JP2004273739A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ＴＥＧが形成されたスクライブ領域を回転刃により切削する際に、ＴＥＧの金属端子から立ち上がる金属箔の小片が生じないようにする。
【解決手段】ウエハ１の表面を無機系材料からなる第１の保護膜５で覆う第１保護層形成工程と、ウエハをチップに切り分ける線を含む領域に形成された試験用半導体装置（ＴＥＧ）３の金属部分３１，３２を露出させて試験を行う工程と、回転刃により前記線に沿った切削溝をウエハに形成する切削工程と、を備えた半導体装置の製造方法において、前記第１保護膜形成工程の後に前記試験用半導体装置の金属部分を露出させて試験を行い、この試験後に前記試験用半導体装置の前記金属部分を合成樹脂からなる第２の保護膜６で覆い、この状態で前記切削工程を行う。
【選択図】 図１
【解決手段】ウエハ１の表面を無機系材料からなる第１の保護膜５で覆う第１保護層形成工程と、ウエハをチップに切り分ける線を含む領域に形成された試験用半導体装置（ＴＥＧ）３の金属部分３１，３２を露出させて試験を行う工程と、回転刃により前記線に沿った切削溝をウエハに形成する切削工程と、を備えた半導体装置の製造方法において、前記第１保護膜形成工程の後に前記試験用半導体装置の金属部分を露出させて試験を行い、この試験後に前記試験用半導体装置の前記金属部分を合成樹脂からなる第２の保護膜６で覆い、この状態で前記切削工程を行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、具体的には、スクライブ領域（ウエハをチップに切り分ける線を含む領域）にＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔａｒｙ Ｇｒｏｕｐ ）と称される試験用半導体装置が形成されているウエハの、チップへの分割方法に関する。
【０００２】
【従来の技術】
近年、ＴＥＧはデッドスペースであるスクライブ領域に形成されるのが一般的である。また、ウエハの表面を窒化シリコン等の無機系材料からなる保護膜で覆うとともに、パッケージングの際の応力緩和を目的として、前記保護膜の上にポリイミド樹脂等からなる第２の保護膜を形成することが行われている（例えば、特許文献１参照）。
【０００３】
ＴＥＧによる試験は、試験装置の端子をＴＥＧの端子と接続して行う。そのため、上述の２層構造の保護膜を形成したウエハでは、図２に示すように、両保護膜（窒化シリコン膜５とポリイミド膜６）をシリコンウエハ１の全面に形成した後に、両保護膜５，６と層間絶縁膜４に開口部５３，６３，４３を形成して、ＴＥＧ（ここでは、ＭＯＳ電界効果トランジスタ３）の上部（金属端子３１，３２）と各チップの端子２の上部を露出させている。
【０００４】
そして、ＴＥＧによる試験を行った後に、ウエハをチップに切り分ける工程が行われる。その方法としては、高速回転するブレード（刃）により、分割線に沿った切削溝をウエハに形成して切断する方法が挙げられる。上述の２層構造の保護膜を形成したウエハでこの方法を採用する場合には、図２に示す状態で、ＴＥＧの部分（符号「７」で示すスクライブ領域）を回転刃により切削することになる。
【０００５】
【特許文献１】
特開２００２−９４００８号公報
【特許文献２】
特開２００１−６０５６８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、図２に示す状態でＴＥＧの部分を回転刃により切削すると、ＴＥＧの金属端子が切削されて、薄く削り取られた金属箔の小片が金属端子から立ち上がった状態となる。この小片は、チップをワイヤボンディングする場合には特に問題にならないが、ＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）やＣＯＦ（ｃｈｉｐ ｏｎ ｆｉｌｍ）等で実装する場合には、チップの端子とテープまたはフィルムとを接続するインナーリードボンディングの際に、前記小片がインナーリードに接触し易い。そして、この接触によって短絡が生じることを防止するために、前記小片が生じないようにする必要がある。
【０００７】
その対策として、上記特許文献２には、ＴＥＧの端子として、ポリシリコン製のパッドを形成すること、およびこのポリシリコン製のパッドだけでなく、その上に切削溝より狭い幅で金属製のパッドを形成することが提案されているが、これらの方法ではウエハの製造工程が煩雑になって、コスト上昇に繋がる。
本発明は、このような従来技術の課題を解決するためになされたものであり、前記切削工程で前記小片が生じないようにできる簡単な方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、ウエハをチップに切り分ける線を含む領域に形成された試験用半導体装置の金属部分を露出させて試験を行う工程と、回転刃により前記線に沿った切削溝をウエハに形成する切削工程と、を備えた半導体装置の製造方法において、前記試験を行った後に、前記試験用半導体装置の前記金属部分を合成樹脂からなる保護膜で覆い、この状態で前記切削工程を行うことを特徴とする半導体装置の製造方法を提供する。
【０００９】
本発明はまた、ウエハの表面を無機系材料からなる第１の保護膜で覆う第１保護層形成工程と、ウエハをチップに切り分ける線を含む領域に形成された試験用半導体装置の金属部分を露出させて試験を行う工程と、回転刃により前記線に沿った切削溝をウエハに形成する切削工程と、を備えた半導体装置の製造方法において、前記第１保護膜形成工程の後に前記試験用半導体装置の金属部分を露出させて試験を行い、この試験後に前記試験用半導体装置の前記金属部分を合成樹脂からなる第２の保護膜で覆い、この状態で前記切削工程を行うことを特徴とする半導体装置の製造方法を提供する。
【００１０】
本発明の方法によれば、試験用半導体装置の露出している金属部分を合成樹脂からなる保護膜で覆った状態で、回転刃によりウエハに切削溝を形成する切削工程を行うため、前記切削工程で前記小片が生じない。合成樹脂からなる保護膜の形成は、合成樹脂を溶剤で希釈した液体を塗布して乾燥させるという簡単な方法で行うことができる。
【００１１】
したがって、本発明の方法によれば、前記切削工程で前記小片が生じないようにすることが簡単にできる。その結果、コスト上昇を招くことなく、前記小片に起因する短絡を防止することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図１は、本発明の一実施形態に相当する方法を説明するためのウエハの断面図である。
図１に示すように、先ず、シリコンウエハ１の上に、各チップ毎の半導体装置とともに、その端子２およびＴＥＧとしてのＭＯＳ電界効果トランジスタ３を形成する。次に、このシリコンウエハ１の上（すなわち、各チップ毎の端子２および層間絶縁膜４の上）に、プラズマＣＶＤ法により、窒化シリコン膜（第１の保護膜）５を約２μｍの厚さで形成する。
【００１３】
次に、層間絶縁膜４および窒化シリコン膜５のトランジスタ３の上部に開口部４３，５３を形成して、トランジスタ３の金属端子（金属部分）３１，３２を露出させる。開口部４３，５３の形成は、通常のフォトリソグラフィ工程およびエッチング工程により行う。図１（ａ）はこの状態を示す。この状態で、ＴＥＧであるトランジスタ３による試験を、試験装置の端子をトランジスタ３の金属端子３１，３２と接続して行う。
【００１４】
次に、このシリコンウエハ１の上に、ポリイミド樹脂を溶剤で希釈した液体をスピンコート法により塗布して乾燥させることにより、ポリイミド膜（第２の保護膜）６を約７μｍの厚さで形成する。このポリイミド膜６により、開口部４３，５３は塞がれて、トランジスタ３の金属端子３１，３２が覆われる。図１（ｂ）はこの状態を示す。
【００１５】
次に、ポリイミド膜６および窒化シリコン膜５のトランジスタ３の上部に開口部６２，５２を形成して、各チップの端子２の上部を露出させる。図１（ｃ）はこの状態を示す。次に、この状態でトランジスタ３の部分に、高速回転するブレードにより分割線に沿った切削溝を形成することにより、シリコンウエハ１を各チップに切り分ける。
【００１６】
したがって、この実施形態の方法では、高速回転するブレードでシリコンウエハ１を切削をする際に、トランジスタ３の金属端子３１，３２がポリイミド膜６により保護されているため、前述のような金属端子３１，３２の切削小片は生じない。
【図面の簡単な説明】
【図１】本発明の一実施形態に相当する方法を説明するウエハ断面図。
【図２】従来技術を説明するウエハ断面図。
【符号の説明】
１…シリコンウエハ、２…各チップ毎の端子、３…ＭＯＳ電界効果トランジスタ（試験用半導体装置）、４…層間絶縁膜、５…窒化シリコン膜（第１の保護膜）、４３…層間絶縁膜の開口部、５２，５３…窒化シリコン膜の開口部、３１，３２…トランジスタの金属端子（試験用半導体装置の金属部分）、６…ポリイミド膜（第２の保護膜）、６２，６３…ポリイミド膜の開口部、７…スクライブ領域。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、具体的には、スクライブ領域（ウエハをチップに切り分ける線を含む領域）にＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔａｒｙ Ｇｒｏｕｐ ）と称される試験用半導体装置が形成されているウエハの、チップへの分割方法に関する。
【０００２】
【従来の技術】
近年、ＴＥＧはデッドスペースであるスクライブ領域に形成されるのが一般的である。また、ウエハの表面を窒化シリコン等の無機系材料からなる保護膜で覆うとともに、パッケージングの際の応力緩和を目的として、前記保護膜の上にポリイミド樹脂等からなる第２の保護膜を形成することが行われている（例えば、特許文献１参照）。
【０００３】
ＴＥＧによる試験は、試験装置の端子をＴＥＧの端子と接続して行う。そのため、上述の２層構造の保護膜を形成したウエハでは、図２に示すように、両保護膜（窒化シリコン膜５とポリイミド膜６）をシリコンウエハ１の全面に形成した後に、両保護膜５，６と層間絶縁膜４に開口部５３，６３，４３を形成して、ＴＥＧ（ここでは、ＭＯＳ電界効果トランジスタ３）の上部（金属端子３１，３２）と各チップの端子２の上部を露出させている。
【０００４】
そして、ＴＥＧによる試験を行った後に、ウエハをチップに切り分ける工程が行われる。その方法としては、高速回転するブレード（刃）により、分割線に沿った切削溝をウエハに形成して切断する方法が挙げられる。上述の２層構造の保護膜を形成したウエハでこの方法を採用する場合には、図２に示す状態で、ＴＥＧの部分（符号「７」で示すスクライブ領域）を回転刃により切削することになる。
【０００５】
【特許文献１】
特開２００２−９４００８号公報
【特許文献２】
特開２００１−６０５６８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、図２に示す状態でＴＥＧの部分を回転刃により切削すると、ＴＥＧの金属端子が切削されて、薄く削り取られた金属箔の小片が金属端子から立ち上がった状態となる。この小片は、チップをワイヤボンディングする場合には特に問題にならないが、ＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）やＣＯＦ（ｃｈｉｐ ｏｎ ｆｉｌｍ）等で実装する場合には、チップの端子とテープまたはフィルムとを接続するインナーリードボンディングの際に、前記小片がインナーリードに接触し易い。そして、この接触によって短絡が生じることを防止するために、前記小片が生じないようにする必要がある。
【０００７】
その対策として、上記特許文献２には、ＴＥＧの端子として、ポリシリコン製のパッドを形成すること、およびこのポリシリコン製のパッドだけでなく、その上に切削溝より狭い幅で金属製のパッドを形成することが提案されているが、これらの方法ではウエハの製造工程が煩雑になって、コスト上昇に繋がる。
本発明は、このような従来技術の課題を解決するためになされたものであり、前記切削工程で前記小片が生じないようにできる簡単な方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、ウエハをチップに切り分ける線を含む領域に形成された試験用半導体装置の金属部分を露出させて試験を行う工程と、回転刃により前記線に沿った切削溝をウエハに形成する切削工程と、を備えた半導体装置の製造方法において、前記試験を行った後に、前記試験用半導体装置の前記金属部分を合成樹脂からなる保護膜で覆い、この状態で前記切削工程を行うことを特徴とする半導体装置の製造方法を提供する。
【０００９】
本発明はまた、ウエハの表面を無機系材料からなる第１の保護膜で覆う第１保護層形成工程と、ウエハをチップに切り分ける線を含む領域に形成された試験用半導体装置の金属部分を露出させて試験を行う工程と、回転刃により前記線に沿った切削溝をウエハに形成する切削工程と、を備えた半導体装置の製造方法において、前記第１保護膜形成工程の後に前記試験用半導体装置の金属部分を露出させて試験を行い、この試験後に前記試験用半導体装置の前記金属部分を合成樹脂からなる第２の保護膜で覆い、この状態で前記切削工程を行うことを特徴とする半導体装置の製造方法を提供する。
【００１０】
本発明の方法によれば、試験用半導体装置の露出している金属部分を合成樹脂からなる保護膜で覆った状態で、回転刃によりウエハに切削溝を形成する切削工程を行うため、前記切削工程で前記小片が生じない。合成樹脂からなる保護膜の形成は、合成樹脂を溶剤で希釈した液体を塗布して乾燥させるという簡単な方法で行うことができる。
【００１１】
したがって、本発明の方法によれば、前記切削工程で前記小片が生じないようにすることが簡単にできる。その結果、コスト上昇を招くことなく、前記小片に起因する短絡を防止することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図１は、本発明の一実施形態に相当する方法を説明するためのウエハの断面図である。
図１に示すように、先ず、シリコンウエハ１の上に、各チップ毎の半導体装置とともに、その端子２およびＴＥＧとしてのＭＯＳ電界効果トランジスタ３を形成する。次に、このシリコンウエハ１の上（すなわち、各チップ毎の端子２および層間絶縁膜４の上）に、プラズマＣＶＤ法により、窒化シリコン膜（第１の保護膜）５を約２μｍの厚さで形成する。
【００１３】
次に、層間絶縁膜４および窒化シリコン膜５のトランジスタ３の上部に開口部４３，５３を形成して、トランジスタ３の金属端子（金属部分）３１，３２を露出させる。開口部４３，５３の形成は、通常のフォトリソグラフィ工程およびエッチング工程により行う。図１（ａ）はこの状態を示す。この状態で、ＴＥＧであるトランジスタ３による試験を、試験装置の端子をトランジスタ３の金属端子３１，３２と接続して行う。
【００１４】
次に、このシリコンウエハ１の上に、ポリイミド樹脂を溶剤で希釈した液体をスピンコート法により塗布して乾燥させることにより、ポリイミド膜（第２の保護膜）６を約７μｍの厚さで形成する。このポリイミド膜６により、開口部４３，５３は塞がれて、トランジスタ３の金属端子３１，３２が覆われる。図１（ｂ）はこの状態を示す。
【００１５】
次に、ポリイミド膜６および窒化シリコン膜５のトランジスタ３の上部に開口部６２，５２を形成して、各チップの端子２の上部を露出させる。図１（ｃ）はこの状態を示す。次に、この状態でトランジスタ３の部分に、高速回転するブレードにより分割線に沿った切削溝を形成することにより、シリコンウエハ１を各チップに切り分ける。
【００１６】
したがって、この実施形態の方法では、高速回転するブレードでシリコンウエハ１を切削をする際に、トランジスタ３の金属端子３１，３２がポリイミド膜６により保護されているため、前述のような金属端子３１，３２の切削小片は生じない。
【図面の簡単な説明】
【図１】本発明の一実施形態に相当する方法を説明するウエハ断面図。
【図２】従来技術を説明するウエハ断面図。
【符号の説明】
１…シリコンウエハ、２…各チップ毎の端子、３…ＭＯＳ電界効果トランジスタ（試験用半導体装置）、４…層間絶縁膜、５…窒化シリコン膜（第１の保護膜）、４３…層間絶縁膜の開口部、５２，５３…窒化シリコン膜の開口部、３１，３２…トランジスタの金属端子（試験用半導体装置の金属部分）、６…ポリイミド膜（第２の保護膜）、６２，６３…ポリイミド膜の開口部、７…スクライブ領域。
Claims (2)
- ウエハをチップに切り分ける線を含む領域に形成された試験用半導体装置の金属部分を露出させて試験を行う工程と、回転刃により前記線に沿った切削溝をウエハに形成する切削工程と、を備えた半導体装置の製造方法において、
前記試験を行った後に、前記試験用半導体装置の前記金属部分を合成樹脂からなる保護膜で覆い、この状態で前記切削工程を行うことを特徴とする半導体装置の製造方法。 - ウエハの表面を無機系材料からなる第１の保護膜で覆う第１保護層形成工程と、ウエハをチップに切り分ける線を含む領域に形成された試験用半導体装置の金属部分を露出させて試験を行う工程と、回転刃により前記線に沿った切削溝をウエハに形成する切削工程と、を備えた半導体装置の製造方法において、
前記第１保護膜形成工程の後に前記試験用半導体装置の金属部分を露出させて試験を行い、この試験後に前記試験用半導体装置の前記金属部分を合成樹脂からなる第２の保護膜で覆い、この状態で前記切削工程を行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003062056A JP2004273739A (ja) | 2003-03-07 | 2003-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003062056A JP2004273739A (ja) | 2003-03-07 | 2003-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004273739A true JP2004273739A (ja) | 2004-09-30 |
Family
ID=33124091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003062056A Withdrawn JP2004273739A (ja) | 2003-03-07 | 2003-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004273739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007084982A2 (en) | 2006-01-19 | 2007-07-26 | International Business Machines Corporation | Dual-damascene process to fabricate thick wire structure |
-
2003
- 2003-03-07 JP JP2003062056A patent/JP2004273739A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007084982A2 (en) | 2006-01-19 | 2007-07-26 | International Business Machines Corporation | Dual-damascene process to fabricate thick wire structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060509 |