JP2004273117A

JP2004273117A - Semiconductor device mounting composite flash memory thereon, and portable device

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Publication number: JP2004273117A
Application number: JP2004149117A
Authority: JP
Inventors: Minoru Fukuda; 実福田; Hiroaki Nakanishi; 啓哲中西; Kunio Matsudaira; 国男松平; Masahiro Matsuo; 正浩松尾; Hirohisa Abe; 浩久阿部
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-05-19
Filing date: 2004-05-19
Publication date: 2004-09-30

Abstract

<P>PROBLEM TO BE SOLVED: To simultaneously execute reading even while data writing or erasing is executed. <P>SOLUTION: This device is provided with a control command memory part 12A constituted of the memory array of flash memory elements as a memory part, and a data memory part 12B constituted of the small sector size group of flash memory elements. A PFE signal enabling the access of the control command memory part 12A and a DFE signal enabling the access of the data memory part 12B are switched to be used in the selected memory part. When the data memory part 12B is selected by the DFE signal to start writing or erasing, the DFE signal is switched to the PFE signal thereafter to enable access of the control command memory part 12A, and thus the information of the control command memory part 12A is read. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

本発明は、電子手帳、電話機、音声認識・記憶装置、コンピュータ等、信号処理回路の記憶装置や携帯用機器の記憶装置などに用いられるフラッシュメモリを搭載した半導体装置と及び携帯用機器に関するものである。 The present invention relates to a semiconductor device equipped with a flash memory used for a storage device of a signal processing circuit or a storage device of a portable device, such as an electronic organizer, a telephone, a voice recognition / storage device, a computer, and a portable device. is there.

電気的に書換え及び消去可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の中で、フラッシュメモリ（フラッシュＥＥＰＲＯＭとも呼ばれる）が近年注目を浴び、業界全体で量産に向けた開発が盛んに行われている。フラッシュメモリは、製造過程でユーザの仕様に従って制御命令の情報を焼き付けていくマスクＲＯＭや紫外線で消去するＥＰＲＯＭとは異なり、電気的に書込み及び消去ができることから、マスクＲＯＭやＥＰＲＯＭに置き代わる製品として広く使用されようとしている。従来のＥＥＰＲＯＭは一般に単ビット消去を基本にしているのに対し、フラッシュメモリはブロック単位での消去を前提としており、使いにくい面もあるが、１ビットの単素子化やブロック消去等の採用により、ＤＲＡＭに匹敵するか、或いはそれ以上の集積度が期待できる次世代のメモリ装置として注目されており、その市場の大きさは計り知れない。
フラッシュメモリは、オンボード（実装状態）で書替えの必要な用途はもとより、ソフトのデバッグが出荷の寸前までできるという利便性からユーザに大きく支持されている。 2. Description of the Related Art Among electrically rewritable and erasable nonvolatile semiconductor memory devices (EEPROMs), flash memories (also referred to as flash EEPROMs) have attracted attention in recent years, and development for mass production has been actively carried out throughout the industry. Flash memory is a product that replaces mask ROM and EPROM because it can be electrically written and erased, unlike mask ROM and EPROM that erase control information in accordance with user specifications in the manufacturing process. It is going to be widely used. Conventional EEPROMs are generally based on single-bit erasure, whereas flash memories are based on the premise of erasing in units of blocks, and are difficult to use. , Which has attracted attention as a next-generation memory device that can be expected to have a degree of integration equal to or higher than that of a DRAM, and its market size is immense.
Flash memories are widely supported by users because of the convenience of being able to debug software on the verge of shipment, as well as applications that require rewriting on-board (in a mounted state).

フラッシュメモリに関して、これまでに各社から種々の構造・方式が提案されており、一般にフローティングゲート型の不揮発性メモリでは、絶縁体で囲まれたフローティングゲート中に電荷を保持し、コントロールゲートにバイアスをかけたときにソース・ドレイン間にチャネルが形成されるしきい値電圧が、フローティングゲート中の電荷量により変化することを利用してデータの記憶を行っているが、書込み、消去方法が各方式によって異なっている。 Various structures and methods have been proposed for flash memory by various companies.Generally, in a floating gate type non-volatile memory, a charge is held in a floating gate surrounded by an insulator, and a bias is applied to a control gate. Data is stored using the fact that the threshold voltage at which a channel is formed between the source and drain when applied is changed by the amount of charge in the floating gate. Is different.

図１は従来のフラッシュメモリ装置の一例を示したものである。メモリ部として一つのメモリアレイ２が設けられている。メモリアレイ２は複数のセクターに分割されており、メモリ素子のデータの消去は、初めからセクター単位で、又は選択された複数のセクター間でセクター単位で順次に消去される。アドレス信号Ａ０〜Ａ１８はアドレスラッチ４を経てＸデコーダ６とＹデコーダ８に供給され、Ｘデコーダ６によりメモリアレイ２中のワードラインが選択され、Ｙデコーダ８によりＹゲート／センスアンプ１０を介してメモリアレイ２中のビット線が選択される。１４は書込みに用いられるプログラム電圧を発生する発生器であり、１６は消去時の消去電圧を発生する発生器であり、プログラム電圧と消去電圧はそれぞれデコーダ６，８とメモリアレイ２に供給される。 FIG. 1 shows an example of a conventional flash memory device. One memory array 2 is provided as a memory unit. The memory array 2 is divided into a plurality of sectors, and data in the memory element is erased in units of sectors from the beginning or sequentially in units of sectors among a plurality of selected sectors. The address signals A0 to A18 are supplied to the X decoder 6 and the Y decoder 8 through the address latch 4, and the word line in the memory array 2 is selected by the X decoder 6, and the Y decoder 8 passes through the Y gate / sense amplifier 10. A bit line in the memory array 2 is selected. 14 is a generator for generating a program voltage used for writing, 16 is a generator for generating an erase voltage at the time of erasing, and the program voltage and the erase voltage are supplied to the decoders 6, 8 and the memory array 2, respectively. .

データの入出力に関し、データを一時ラッチするデータラッチ１８と、入出力バッファ２０が設けられている。
２２はタイマー、２４はシステム制御命令レジスタであり、電源としてＶｃｃとＧＮＤ電位が与えられ、制御命令として書込み動作の開始信号となるライトイネーブル信号（ＷＥ）、読出し動作の開始信号となる出力イネーブル信号（ＯＥ）、及びデバイスの選択信号であるチップイネーブル信号（ＣＥ）がシステム制御命令レジスタ２４に与えられ、システム制御命令レジスタ２４から各部の動作を決める信号が各部に与えられる。 For data input / output, a data latch 18 for temporarily latching data and an input / output buffer 20 are provided.
Reference numeral 22 denotes a timer, reference numeral 24 denotes a system control command register, which is supplied with Vcc and GND potentials as power supplies, and as a control command, a write enable signal (WE) serving as a write operation start signal, and an output enable signal serving as a read operation start signal. (OE) and a chip enable signal (CE), which is a device selection signal, are supplied to the system control instruction register 24, and a signal that determines the operation of each unit is supplied from the system control instruction register 24 to each unit.

フラッシュメモリは読出しに比べて書込みと消去に長い時間がかかる。そのため、オンボードでメモリアレイ２のデータ領域を書き換える場合、そのデータ領域の書込み又は消去の時間中にメモリアレイ２の他の領域から情報（例えばＣＰＵの制御情報など）を読み出すことができれば好都合であるが、図１のように単一のメモリアレイを備えている場合には不可能である。 Flash memory requires a longer time for writing and erasing than for reading. Therefore, when rewriting the data area of the memory array 2 on-board, it is convenient if information (for example, control information of the CPU) can be read from another area of the memory array 2 during writing or erasing of the data area. However, this is not possible when a single memory array is provided as shown in FIG.

メモリアレイとして標準品が使用されている場合、例えば今まで４Ｍビットの容量のフラッシュメモリを使っていたが、ソフトウエアが肥大化して４Ｍビットでは足りず、もう少しメモリ容量が必要であるという状況になると、次は８Ｍビットのフラッシュメモリを使用せざるを得ないことになる。これはユーザにとって大幅なコストアップとなる。このことはデータ格納用のメモリについても同様であり、必要以上の容量を持つことはユーザにとってはコストアップとなり、製造側にとっては原価アップとなる。 When a standard product is used as a memory array, for example, a flash memory with a capacity of 4 Mbits has been used until now. However, the software has become larger and 4 Mbits is not enough, and the situation is that a little more memory capacity is required. Then, the next step is to use an 8 Mbit flash memory. This greatly increases the cost for the user. The same applies to the memory for storing data. Having a memory larger than necessary increases the cost for the user and increases the cost for the manufacturing side.

本発明の第１の目的は、データの書込み又は消去をしながら読出しも同時に行え、制御命令格納用のメモリ部とデータ格納用のメモリ部のサイズを自由に設計でき、所望のサイズの組合わせのフラッシュメモリを実現できるようにして、ユーザにとっても製造側にとっても経済的な容量サイズを持つフラッシュメモリを搭載した半導体装置を提供することである。
本発明の第２の目的は、そのような半導体装置を搭載した携帯用機器を提供することである。 A first object of the present invention is to simultaneously perform reading while writing or erasing data, and to freely design the sizes of a memory unit for storing control instructions and a memory unit for storing data, and to combine a desired size. It is an object of the present invention to provide a semiconductor device equipped with a flash memory having a capacity that is economical for both users and manufacturers.
A second object of the present invention is to provide a portable device equipped with such a semiconductor device.

本発明の半導体装置は複合化フラッシュメモリを搭載し、その複合化フラッシュメモリは、フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、第１のメモリ部と第２のメモリ部は互いにメモリサイズが異なる。第１のメモリ部は、複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されているか、または複数個のメモリ素子からなるセクターに分割され、該セクターが最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んでいる。そして、第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができるようになっている。 The semiconductor device of the present invention includes a composite flash memory, and the composite flash memory includes a first memory unit and a second memory unit each including a flash memory element, and includes a first memory unit and a second memory. The units have different memory sizes. The first memory unit is divided into sectors of a uniform size of a minimum erasing unit composed of a plurality of memory elements or divided into sectors of a plurality of memory elements, and the sector is divided into sectors of a uniform size of a minimum erasing unit. And erasing units of different sizes. The second memory unit can be read when writing or erasing the first memory unit.

本発明の携帯用機器はそのような半導体装置を搭載したものであり、その一例は携帯電話である。 A portable device according to the present invention is provided with such a semiconductor device, and one example is a mobile phone.

第１のメモリ部はデータ格納用のデータメモリ部であり、第２のメモリ部は制御命令格納用の制御命令メモリ部である
両メモリ部は適当な大きさの単位に機能ブロック化されており、かつその両メモリ部は機能ブロックを単位として適当な大きさのメモリサイズに設計されたものであることが好ましい。これにより、両メモリ部を自由な大きさのメモリサイズに設計し、所望の容量サイズの組合せを実現することができるようになる。 The first memory unit is a data memory unit for storing data, and the second memory unit is a control instruction memory unit for storing control instructions. Both memory units are functionally divided into units of appropriate size. It is preferable that both memory units are designed to have an appropriate memory size in units of functional blocks. As a result, both memory sections can be designed to have any desired memory size, and a desired combination of capacity sizes can be realized.

メモリのデータの消去の際、従来はセクターを一つずつ消去する機能のほかに、複数のセクターを選択して順次消去するモードがあるが、いずれにしてもセクター単位で消去するので長時間かかってしまい、ユーザのニーズに合致しない場合がある。フラッシュメモリではチップ全体を一度に消去するモードもあるが、それではデータ部分で残したい情報まで消えてしまうという問題が生じる。
そこで、データメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えていることが好ましい。これにより、例えば携帯電話の電話番号帳のような細かいデータに対してはセクター単位で消去し、また例えば音声録音のような比較的大きなデータに対しては複数のセクターをまとめて同時に消去することにより高速に消去する、というように、用途に応じた消去モードを選択することができるようになる。 Conventionally, when erasing data in memory, there is a mode in which multiple sectors are selected and erased sequentially, in addition to the function of erasing one sector at a time. And may not meet the needs of the user. In the flash memory, there is also a mode in which the entire chip is erased at once, but this causes a problem that information desired to be left in the data portion is erased.
Therefore, it is preferable that the data memory unit includes a selection circuit that can arbitrarily select a mode for erasing data in sector units and a mode for simultaneously erasing a plurality of sectors. Thus, for example, fine data such as a telephone number book of a mobile phone can be erased in units of a sector, and relatively large data such as a voice recording can be simultaneously erased in a plurality of sectors. It is possible to select an erasing mode according to the application, such as erasing at a higher speed.

本発明の半導体装置及びそれを搭載した携帯用機器では、それらに搭載される複合化フラッシュメモリでは、フラッシュメモリ素子からなるメモリ部を制御命令メモリ部とデータメモリ部とに分け、データメモリ部を複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割するか、または複数個のメモリ素子からなるセクターに分割し、そのセクターが最小消去単位の均一なサイズのものとそれとはサイズの異なる消去単位のものとを含んでいるようにしたので、データメモリ部には音声データを初め、従来はＥＥＰＲＯＭに格納していたような電話番号帳や各種コードなど、ユーザのニーズにあった種類のデータを格納することができるようになる。 In the semiconductor device of the present invention and the portable device equipped with the same, in the combined flash memory mounted thereon, the memory unit composed of flash memory elements is divided into a control instruction memory unit and a data memory unit, and the data memory unit is Either divide it into sectors of the same size as the minimum erasure unit consisting of multiple memory elements, or divide it into sectors consisting of multiple memory elements, and the sector has the same size as the minimum erasure unit. Erasing units of different types, so that the data memory section meets the needs of the user, such as voice data, telephone number books and various codes conventionally stored in EEPROM. It becomes possible to store various types of data.

また、制御命令メモリ部とデータメモリ部がアドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされるように切り換えて共用されるようにすれば、データメモリ部の書込み又は消去動作中に制御命令メモリ部の読出しを行なうことができるようになる。
両メモリ部を適当な大きさの単位に機能ブロック化することにより、両メモリ部を自由な大きさのメモリサイズに設計し、所望の容量サイズの組合せを実現することができるようになる。 Further, if the control instruction memory section and the data memory section share the address pins and are switched so as to be accessed using all or a part of the respective address spaces, the data memory section can be written or written. It becomes possible to read the control instruction memory section during the erasing operation.
By forming both memory units into functional blocks in units of appropriate size, both memory units can be designed to have any desired memory size, and a desired combination of capacity sizes can be realized.

また、データメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えていることにより、用途に応じた消去モードを選択することができるようになる。その結果、データメモリ部のある領域に対する消去を高速にできるようになり、ユーザの待ち時間を短縮することができるようになる。 In addition, the data memory unit includes a selection circuit that can arbitrarily select a mode for erasing data on a sector-by-sector basis and a mode for simultaneously erasing a plurality of sectors at the same time. Will be able to As a result, the erasure of a certain area of the data memory unit can be performed at high speed, and the waiting time of the user can be reduced.

図２は一実施例の半導体装置に搭載される複合化フラッシュメモリを示すブロック図である。図１と同じ機能をする部分には同一の符号を付す。
メモリ部として制御命令格納用の制御命令メモリ部１２Ａとデータ格納用のデータメモリ部１２Ｂを備えている。制御命令メモリ部１２Ａはフラッシュメモリ素子のメモリアレイであり、その容量は例えば４Ｍビットで、全体で１つのセクターを構成している。それに対し、データメモリ部１２Ｂもフラッシュメモリ素子のメモリアレイであるが、容量は例えば２.５Ｍビットであり、１２８バイト（１バイトは８ビット）のメモリ素子を１セクターとして、２５６０セクターに分割されている。セクターは消去の最小単位である。 FIG. 2 is a block diagram showing a composite flash memory mounted on the semiconductor device of one embodiment. Parts having the same functions as those in FIG. 1 are denoted by the same reference numerals.
As a memory unit, a control instruction memory unit 12A for storing control instructions and a data memory unit 12B for storing data are provided. The control command memory unit 12A is a memory array of flash memory elements, and has a capacity of, for example, 4 Mbits, and constitutes one sector in total. On the other hand, the data memory unit 12B is also a memory array of flash memory elements, but has a capacity of, for example, 2.5 Mbits, and is divided into 2560 sectors using a memory element of 128 bytes (one byte is 8 bits) as one sector. ing. A sector is the smallest unit of erasure.

アドレスラッチ４、Ｘデコーダ６及びＹデコーダ８は両メモリ部１２Ａ，１２Ｂのワードライン、データラインを選択する。また、制御命令メモリ部１２Ａのアクセスを可能にするＰＦＥ（プログラム・フラッシュ・イネーブル）信号とデータメモリ部１２Ｂのアクセスを可能にするＤＦＥ（データ・フラッシュ・イネーブル）信号を切り換えることによって、選択されるメモリ部を切り換える。 The address latch 4, X decoder 6, and Y decoder 8 select a word line and a data line of both memory sections 12A, 12B. The selection is made by switching between a PFE (program flash enable) signal enabling access to the control instruction memory unit 12A and a DFE (data flash enable) signal enabling access to the data memory unit 12B. Switch the memory section.

それぞれのメモリ部１２Ａ，１２Ｂには、ビット線を選択しセンスするＹゲート／センスアンプ１０Ａ，１０Ｂが設けられており、Ｙゲート／センスアンプ１０Ａ，１０Ｂはそれぞれデータラッチ１８Ａ，１８Ｂを介して入出力バッファ２０に接続されている。
プログラム電圧発生器１４からのプログラム時の電圧及び消去電圧発生器１６からの消去時に用いられる電圧は、それぞれデコーダ６，８及び両メモリ部１２Ａ，１２Ｂに供給される。 Each of the memory sections 12A and 12B is provided with Y gate / sense amplifiers 10A and 10B for selecting and sensing a bit line, and the Y gate / sense amplifiers 10A and 10B are input via data latches 18A and 18B, respectively. It is connected to the output buffer 20.
The voltage at the time of programming from the program voltage generator 14 and the voltage used at the time of erasing from the erase voltage generator 16 are supplied to the decoders 6 and 8 and both the memory units 12A and 12B, respectively.

制御命令として、書込み動作の開始信号となるライトイネーブル信号（ＷＥ）と読出し動作の開始信号となる出力イネーブル信号（ＯＥ）の外に、図１のチップイネーブル信号（ＣＥ）に代るものとして、制御命令メモリ部１２Ａのアクセスを可能にするＰＦＥ信号とデータメモリ部１２Ｂのアクセスを可能にするＤＦＥ信号が用いられている。
３０は出力制御回路であり、デバイスが自動アルゴリズム実行中か終了したかをホストシステムに知らせる信号レディ／ビジィ（ＲＹ／ＢＹ）を発生する。 As a control command, in addition to a write enable signal (WE) serving as a start signal of a write operation and an output enable signal (OE) serving as a start signal of a read operation, in place of the chip enable signal (CE) in FIG. A PFE signal enabling access to the control instruction memory unit 12A and a DFE signal enabling access to the data memory unit 12B are used.
Reference numeral 30 denotes an output control circuit, which generates a signal ready / busy (RY / BY) for informing the host system whether the device is executing or ending the automatic algorithm.

いずれのメモリ部１２Ａ，１２Ｂもメモリ素子をアクセスするためにＸデコーダ６とＹデコーダ８を別々にもっている。書込みが指定された後は書込みアルゴリズムが自動的に実行される。また、消去はセクター単位で又は複数のセクターを含むブロックとしてまとめて行なわれるが、消去の際も消去を行なう最初のセクターと最後のセクターが指定された後、自動消去アルゴリズムによって消去が実行される。そのため、ＤＦＥ信号によってデータメモリ部１２Ｂを選択して書込み又は消去が開始されると、その後はＤＦＥ信号とＰＦＥ信号を切り換えて制御命令メモリ部１２Ａのアクセスを可能にすることにより、制御命令メモリ部１２Ａの情報を読み出すことができるようになる。 Each of the memory sections 12A and 12B has an X decoder 6 and a Y decoder 8 for accessing a memory element. After writing is specified, the writing algorithm is automatically executed. Further, erasing is performed in units of sectors or as a block including a plurality of sectors. In erasing, after the first sector and the last sector to be erased are designated, erasing is performed by an automatic erasing algorithm. . Therefore, when the data memory unit 12B is selected by the DFE signal and writing or erasing is started, thereafter, the DFE signal and the PFE signal are switched to enable access of the control instruction memory unit 12A, thereby allowing the control instruction memory unit 12A to access. The information of 12A can be read.

図３にデータメモリ部１２Ｂの構成を更に具体的に説明する。１２８バイトのメモリ素子を含むセクターが６４個で１ブロックを構成している。１ブロックは８Ｋバイトである。８Ｋバイトのブロックが４０個存在し、全体として２.５Ｍビットの容量をもっている。 FIG. 3 illustrates the configuration of the data memory unit 12B more specifically. One block is composed of 64 sectors including a 128-byte memory element. One block is 8 Kbytes. There are 40 blocks of 8 Kbytes, and the capacity is 2.5 Mbits as a whole.

図４はデータメモリ部１２Ｂの消去に関し、セクター単位での消去とブロック単位での消去が選択できるようになった実施例の選択回路の例を示したものである。８Ｋバイトのブロック４０には符号４２−１〜４２−６４で示されるように６４個のセクターが含まれている。それぞれのセクター４２−１〜４２−６４のメモリ素子に消去用の電圧Ｖerase を印加するためにＭＯＳトランジスタ４４−１〜４４−６４が接続されている。各ＭＯＳトランジスタ４４−１〜４４−６４のゲート電極にはＮＯＲ回路とインバータからなるＯＲ回路４６−１〜４６−６４を介して、セクターを個別に選択して消去用の電圧を印加するためのセクター選択信号と、１つのブロック内の全てのセクター４２−１〜４２−６４をまとめて消去するために一斉に消去用の電圧を印加するためのまとめ消去イネーブル信号とが入力されるようになっている。 FIG. 4 shows an example of a selection circuit according to an embodiment in which erasing in a sector unit and erasing in a block unit can be selected with respect to erasing of the data memory unit 12B. The 8K byte block 40 includes 64 sectors as indicated by reference numerals 42-1 to 42-64. MOS transistors 44-1 to 44-64 are connected to apply the erase voltage Verase to the memory elements of the respective sectors 42-1 to 42-64. The gate electrodes of each of the MOS transistors 44-1 to 44-64 are used for individually selecting a sector and applying an erasing voltage via OR circuits 46-1 to 46-64 each including a NOR circuit and an inverter. A sector select signal and a collective erase enable signal for simultaneously applying an erase voltage to collectively erase all the sectors 42-1 to 42-64 in one block are input. ing.

まとめ消去モードでは、コマンドがコマンドレジスタ５０を経てステートマシーン５２に供給され、それぞれのブロックのレジスタ５４に保持される。コマンドにより、消去する最初のブロック（ビギン・セクター・ブロック）と最後のブロック（エンド・セクター・ブロック）が指示されると、カウンタ５６によりその範囲のブロックが順次指定されて、まとめ消去イネーブル信号が対応するブロックに順次供給されていく。このように、ブロック単位で消去できるようにしたことにより高速消去が可能になる。
セクター単位での消去モードでは、セクター選択信号が所定のブロックの所定のセクターのＯＲ回路に供給されることにより、そのセクターのみのデータが消去される。 In the batch erase mode, a command is supplied to the state machine 52 via the command register 50 and held in the register 54 of each block. When the first block (begin sector block) and the last block (end sector block) to be erased are designated by the command, the blocks in the range are sequentially designated by the counter 56, and the collective erase enable signal is output. It is sequentially supplied to the corresponding block. As described above, erasing in units of blocks enables high-speed erasing.
In the sector-by-sector erase mode, a sector select signal is supplied to an OR circuit of a predetermined sector in a predetermined block, thereby erasing data only in that sector.

制御命令メモリ部１２Ａとデータメモリ部１２Ｂの所望のメモリサイズの組合わせを可能にするために、両メモリ部１２Ａと１２Ｂをそれぞれ適当なサイズの機能ブロックに分割し、両メモリ部１２Ａと１２Ｂに対してＸデコーダ６とＹデコーダ８のアドレス空間の全部又は一部を使用して選択できるようにすることができる。 In order to enable the combination of the desired memory sizes of the control instruction memory section 12A and the data memory section 12B, the two memory sections 12A and 12B are divided into functional blocks of appropriate sizes, respectively. On the other hand, selection can be made using all or a part of the address space of the X decoder 6 and the Y decoder 8.

図５はそのように機能ブロックに分割し、メモリサイズの組合わせを異ならせた例を示したものである。（Ａ）は制御命令メモリ部１２Ａが２.５Ｍビット、データメモリ部１２Ｂが１.５Ｍビットで、全体として４Ｍビットの容量をもたせた例であり、制御命令メモリ部１２Ａに対してはアドレス空間のうちアドレス００〜４ＦＦＦＦを使用し、データメモリ部１２Ｂに対してはアドレス空間のうちアドレス００〜２ＦＦＦＦを使用してアクセスを行なう。 FIG. 5 shows an example in which such division into functional blocks and different combinations of memory sizes are made. (A) shows an example in which the control command memory unit 12A has a capacity of 2.5 Mbits and the data memory unit 12B has a capacity of 1.5 Mbits, so that the control command memory unit 12A has a total capacity of 4 Mbits. Of the address space, and accesses the data memory unit 12B using the addresses 00 to 2FFFF of the address space.

（Ｂ）は制御命令メモリ部１２Ａが４Ｍビット、データメモリ部１２Ｂが２.５Ｍビットで、全体として６.５Ｍビットの容量をもたせた例であり、制御命令メモリ部１２Ａに対してはアドレス空間のうちアドレス００〜７ＦＦＦＦを使用し、データメモリ部１２Ｂに対してはアドレス空間のうちアドレス００〜４ＦＦＦＦを使用してアクセスを行なう。 4B shows an example in which the control command memory unit 12A has a capacity of 4 Mbits and the data memory unit 12B has a capacity of 2.5 Mbits, giving a total capacity of 6.5 Mbits. Of the address space, and accesses to the data memory unit 12B using the addresses 00 to 4FFFF of the address space.

（Ｃ）は制御命令メモリ部１２Ａが７Ｍビット、データメモリ部１２Ｂが３Ｍビットで、全体として１０Ｍビットの容量をもたせた例であり、制御命令メモリ部１２Ａに対してはアドレス空間のうちアドレス００〜ＤＦＦＦＦを使用し、データメモリ部１２Ｂに対してはアドレス空間のうちアドレス００〜５ＦＦＦＦを使用してアクセスを行なう。
データメモリ部１２Ｂのセクターサイズは均一な大きさのものでなくてもよく、サイズの異なる２種類以上のセクターを含む複数のメモリマットをもった構成とすることもできる。 (C) is an example in which the control command memory unit 12A has a capacity of 7 Mbits and the data memory unit 12B has a capacity of 3 Mbits, and has a total capacity of 10 Mbits. To DFFFF, and access to the data memory unit 12B is performed using addresses 00 to 5FFFF in the address space.
The sector size of the data memory unit 12B may not be a uniform size, and may be a configuration having a plurality of memory mats including two or more types of sectors having different sizes.

本発明の半導体装置は、電子手帳、電話機、音声認識・記憶装置、コンピュータ等、信号処理回路や携帯用機器などに用いることができる。 The semiconductor device of the present invention can be used for an electronic organizer, a telephone, a voice recognition / storage device, a computer, a signal processing circuit, a portable device, and the like.

従来のフラッシュメモリ装置を示すブロック図である。FIG. 9 is a block diagram illustrating a conventional flash memory device. 一実施例の半導体装置に搭載されるフラッシュメモリ装置を示すブロック図である。FIG. 2 is a block diagram illustrating a flash memory device mounted on the semiconductor device of one embodiment. 一実施例におけるデータメモリ部の構成を示す概念図である。FIG. 3 is a conceptual diagram illustrating a configuration of a data memory unit according to one embodiment. 一実施例におけるデータメモリ部のデータ消去のための選択回路を示すブロック図である。FIG. 4 is a block diagram illustrating a selection circuit for erasing data in a data memory unit according to one embodiment. （Ａ）から（Ｃ）は制御命令メモリ部とデータメモリ部のメモリサイズの組合わせの例を示す概念図である。(A) to (C) are conceptual diagrams showing examples of combinations of memory sizes of a control instruction memory unit and a data memory unit.

符号の説明Explanation of reference numerals

４アドレスラッチ
６Ｘデコーダ
８Ｙデコーダ
１０Ａ，１０ＢＹゲート／センスアンプ
１２Ａ制御命令メモリ部
１２Ｂデータメモリ部
４０ブロック
４２−１〜４２−６４セクター Reference Signs List 4 address latch 6 X decoder 8 Y decoder 10A, 10B Y gate / sense amplifier 12A control instruction memory unit 12B data memory unit 40 block 42-1 to 42-64 sectors

Claims

複合化フラッシュメモリを搭載した半導体装置において、
前記複合化フラッシュメモリはフラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、
前記第１のメモリ部と第２のメモリ部は互いにメモリサイズが異なり、
前記第１のメモリ部は複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されており、
前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができることを特徴とする半導体装置。 In a semiconductor device equipped with a composite flash memory,
The composite flash memory includes a first memory unit and a second memory unit including a flash memory device,
The first memory unit and the second memory unit have different memory sizes from each other,
The first memory unit is divided into sectors of a uniform size of a minimum erasing unit including a plurality of memory elements,
A semiconductor device capable of reading data from the second memory unit when writing or erasing the first memory unit.

複合化フラッシュメモリを搭載した半導体装置において、
前記複合化フラッシュメモリはフラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、
前記第１のメモリ部と第２のメモリ部は互いにメモリサイズが異なり、
前記第１のメモリ部は複数個のメモリ素子からなるセクターに分割され、該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んでおり、
前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができることを特徴とする半導体装置。 In a semiconductor device equipped with a composite flash memory,
The composite flash memory includes a first memory unit and a second memory unit including a flash memory device,
The first memory unit and the second memory unit have different memory sizes from each other,
The first memory unit is divided into sectors each including a plurality of memory elements, and the sectors include those having a uniform size of a minimum erase unit and those of an erase unit having a different size.
A semiconductor device capable of reading data from the second memory unit when writing or erasing the first memory unit.

前記第１のメモリ部はデータ格納用のデータメモリ部であり、前記第２のメモリ部は制御命令格納用の制御命令メモリ部である請求項１又は２に記載の半導体装置。 The semiconductor device according to claim 1, wherein the first memory unit is a data memory unit for storing data, and the second memory unit is a control instruction memory unit for storing a control instruction.

前記第１のメモリ部と第２のメモリ部はアドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされることにより前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しが行なわれる請求項１から３のいずれかに記載の半導体装置。 The first memory unit and the second memory unit share an address pin and are accessed using all or a part of the respective address spaces, so that the second memory unit is written or erased when the first memory unit is written or erased. 4. The semiconductor device according to claim 1, wherein reading from the memory unit is performed.

前記第１のメモリ部のアクセスを可能にするイネーブル信号と前記第２のメモリ部のアクセスを可能にするイネーブル信号とを備え、
これらのイネーブル信号を切り替えることにより前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しが行なわれる請求項１から４のいずれかに記載の半導体装置。 An enable signal enabling access to the first memory unit and an enable signal enabling access to the second memory unit;
5. The semiconductor device according to claim 1, wherein by switching these enable signals, reading from the second memory unit is performed when writing or erasing the first memory unit. 6.

前記第１のメモリ部と第２のメモリ部は適当な大きさの単位に機能ブロック化されており、かつその両メモリ部は機能ブロックを単位として適当な大きさのメモリサイズに設計されたものである請求項１から５のいずれかに記載の半導体装置。 The first memory unit and the second memory unit are formed into functional blocks in units of an appropriate size, and both memory units are designed to have an appropriate memory size in units of functional blocks. The semiconductor device according to claim 1, wherein:

前記第１のメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えている請求項１から６のいずれかに記載の半導体装置。 The semiconductor according to claim 1, wherein the first memory unit includes a selection circuit that can arbitrarily select a mode for erasing data on a sector-by-sector basis and a mode for simultaneously erasing a plurality of sectors. apparatus.

請求項１から７のいずれかに記載の半導体装置を搭載した携帯用機器。 A portable device equipped with the semiconductor device according to claim 1.

該携帯用機器は携帯電話である請求項８に記載の携帯用機器。
9. The portable device according to claim 8, wherein the portable device is a mobile phone.