【０００１】
【発明の属する技術分野】
この発明は、ＣＭＯＳ集積回路における出力バッファ回路に関し、特に貫通電流を低減できるようにした出力バッファ回路に関する。
【０００２】
【従来の技術】
【特許文献１】特開平６−９０１５９号公報
【特許文献２】特開平７−２２１６２５号公報
【特許文献３】特許２９８５３１９号公報
【特許文献４】特許３０８０７１８号公報
【０００３】
従来の出力バッファ回路について、図５を用いて説明する。図５に示すバッファ回路は、入力端子に入力された信号を駆動能力を大きくして外部へ出力するようにした半導体集積回路用の出力バッファ回路において、一般的なものとして知られている。図５において、１０１ は電源、１０２ はグラウンド、Ｍ１はＰＭＯＳトランジスタ、Ｍ０はＮＭＯＳトランジスタ、１０３ はインバータ回路、Ｔ１は入力端子、Ｔ２は出力端子であり、入力端子Ｔ１はインバータ回路１０３ の入力端子に接続され、インバータ回路１０３ の出力端子はＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ０のゲート端子に共通に接続され、出力端子Ｔ２は、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ０のドレーン端子に共通に接続され、ＰＭＯＳトランジスタＭ１のソース端子は電源１０１ に接続され、ＮＭＯＳトランジスタＭ０のソース端子はグラウンド１０２ に接続されている。
【０００４】
そして、このように構成されたバッファ回路においては、入力端子Ｔ１に入力された論理レベルの信号は、インバータ回路１０３ で反転され、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ０に入力され、そのどちらか一方をＯＮ状態にし、出力端子Ｔ２に入力端子Ｔ１へ入力された論理レベルと等しい信号を伝えるように動作する。
【０００５】
ここで、ＰＭＯＳトランジスタＭ１がＯＮするゲート電圧の範囲は、グラウンド１０２ の電位（ＧＮＤ）から、電源１０１ の電位（ＶＣＣ）よりもＰＭＯＳトランジスタの閾値電圧（Ｖｔｐ）だけ低い電圧（ＶＣＣ−Ｖｔｐ）までの範囲である。一方、ＮＭＯＳトランジスタＭ０がＯＮするゲート電圧の範囲は、ＧＮＤよりもＮＭＯＳトランジスタの閾値電圧（Ｖｔｎ）だけ高い電圧（ＧＮＤ＋Ｖｔｎ）から、ＶＣＣまでの範囲である。したがって、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ０の両方のトランジスタがＯＮするゲート電圧の範囲は、（ＧＮＤ＋Ｖｔｎ）から（ＶＣＣ−Ｖｔｐ）までの範囲である。つまり、インバータ回路１０３ の出力電圧が、この電圧範囲に入る時間範囲において、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ０は共にＯＮ状態となり、両トランジスタを介して電源１０１ からグラウンド１０２ へいわゆる貫通電流を流すことになる。
【０００６】
【発明が解決しようとする課題】
ところで、図５に示すように、出力バッファ回路の出力段に配置されるＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ０とで構成されるようなインバータ回路は、トランジスタの幅を大きくしたり、トランジスタを並列接続して駆動能力を高めている。これに伴って貫通電流が大きくなり、消費電流を増大させたり、電源又はグラウンドの配線の抵抗成分やインダクタンス成分によって決まる雑音を発生させ、同一集積回路基板上の他の回路の動作に悪影響を及ぼす。
【０００７】
従来、この貫通電流の低減を目的とした出力バッファ回路として、例えば、特開平６−９０１５９号公報（特許文献１）、特開平７−２２１６２５号公報（特許文献２）、特許２９８５３１９号公報（特許文献３）、特許３０８０７１８号公報（特許文献４）等において、種々の提案がなされている。
【０００８】
本発明は、従来の出力バッファ回路における上記問題点に鑑みなされたものであって、貫通電流を効率的に確実に低減できるようにした出力バッファ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記問題点を解決するため、請求項１に係る発明は、入力端子に入力される信号に応じて出力端子に接続された負荷を駆動する出力バッファ回路であって、第１のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第１及び第２の信号検出回路と、制御回路と、第１の電位を供給する第１の電源ラインと、前記第１の電位よりも低い第２の電位を供給する第２の電源ラインとで構成され、該出力バッファ回路の入力端子は、前記制御回路の入力端子に接続され、該出力バッファ回路の出力端子は、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの各ドレーン端子に接続され、前記第１のＰＭＯＳトランジスタのソース端子は、前記第１の電源ラインに接続され、前記第１のＮＭＯＳトランジスタのソース端子は、前記第２の電源ラインに接続され、前記第１のＰＭＯＳトランジスタのゲート端子は、前記制御回路の第１の出力端子及び前記第１の信号検出回路の入力端子に接続され、前記第１のＮＭＯＳトランジスタのゲート端子は、前記制御回路の第２の出力端子及び前記第２の信号検出回路の入力端子に接続され、前記第１の信号検出回路の出力端子は、前記制御回路の第２のモニタ端子に接続され、前記第２の信号検出回路の出力端子は、前記制御回路の第１のモニタ端子に接続されて構成される。
【００１０】
また、前記制御回路は、第２のＰＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、第１及び第２のトランスファゲート回路と、インバータ回路と、第１及び第２の論理回路とで構成され、該制御回路の入力端子は、前記インバータ回路の入力端子、前記第１のトランスファゲート回路の第１の入力端子、前記第２のＰＭＯＳトランジスタのゲート端子、前記第２のトランスファゲート回路の第２の入力端子及び前記第２のＮＭＯＳトランジスタのゲート端子に接続され、前記インバータの出力端子は、前記第１のトランスファゲート回路の第２の入力端子、前記第２のトランスファゲート回路の第１の入力端子、前記第１の論理回路の第１の入力端子及び前記第２の論理回路の第１の入力端子に接続され、該制御回路の第１のモニタ端子は、前記第１の論理回路の第２の入力端子に接続され、該制御回路の第２のモニタ端子は、前記第２の論理回路の第２の入力端子に接続され，前記第１の論理回路の出力端子は、前記第１のトランスファゲート回路の第１の出力端子に接続され、前記第２の論理回路の出力端子は、前記第２のトランスファゲート回路の第１の出力端子に接続され、該制御回路の第１の出力端子は、前記第２のＰＭＯＳトランジスタのドレーン端子及び前記第１のトランスファゲート回路の第２の出力端子に接続され、該制御回路の第２の出力端子は、前記第２のＮＭＯＳトランジスタのドレーン端子及び前記第２のトランスファゲート回路の第２の出力端子に接続され、前記第２のＰＭＯＳトランジスタのソース端子は、前記第１の電源ラインに接続され、前記第２のＮＭＯＳトランジスタのソースは、前記第２の電源ラインに接続されて構成されている。
【００１１】
そして、以上のように接続構成された出力バッファ回路において、前記第１の論理回路は、該論理回路の第１の入力端子と第２の入力端子の論理レベルの組み合わせが“Ｌ，Ｈ”の場合にのみ該論理回路の出力端子に論理レベル“Ｌ”を出力し、その他の組み合わせにおいては論理レベル“Ｈ”を出力し、前記第２の論理回路は、該論理回路の第１の入力端子と第２の入力端子の論理レベルの組み合わせが“Ｈ，Ｌ”の場合にのみ該論理回路の出力端子に論理レベル“Ｈ”を出力し、その他の組み合わせにおいては論理レベル“Ｌ”を出力するようにし、また前記第１の信号検出回路は、前記第１のＰＭＯＳトランジスタのゲート端子の電位が所定レベル以下であるときには論理レベル“Ｈ”を出力し所定レベル以上であるときには論理レベル“Ｌ”を出力し、前記第２の信号検出回路は、前記第１のＮＭＯＳトランジスタのゲート端子の電位が所定レベル以上であるときには論理レベル“Ｌ”を出力し所定レベル以下であるときには論理レベル“Ｈ”を出力するようにする。また前記第１及び第２のトランスファゲート回路は、該トランスファゲート回路の第１の入力端子に論理レベル“Ｈ” が入力され、且つ、該トランスファゲート回路の第２の入力端子に論理レベル“Ｌ” が入力された場合に、該トランスファゲート回路の第１の出力端子と第２の出力端子間を導通状態とし、該トランスファゲート回路の第１の入力端子に論理レベル“Ｌ” が入力され、且つ、該トランスファゲート回路の第２の入力端子に論理レベル“Ｈ” が入力された場合に、該トランスファゲート回路の第１の出力端子と第２の出力端子間を遮断状態とするように動作させる。
【００１２】
また前記制御回路は、該制御回路の入力端子に論理レベル“Ｈ” の信号が入力された場合は、該制御回路の第２の出力端子に論理レベル“Ｌ” を出力し、該制御回路の入力端子に論理レベル“Ｈ” の信号が入力され且つ該制御回路の第１のモニタ端子に論理レベル“Ｌ” が入力された場合は、該制御回路の第１の出力端子に論理レベル“Ｈ” を出力し、該制御回路の入力端子に論理レベル“Ｈ” の信号が入力され且つ該制御回路の第１のモニタ端子に論理レベル“Ｈ” が入力された場合は、該制御回路の第１の出力端子に論理レベル“Ｌ” を出力し、該制御回路の入力端子に論理レベル“Ｌ” の信号が入力された場合は、該制御回路の第１の出力端子に論理レベル“Ｈ” を出力し、該制御回路の入力端子に論理レベル“Ｌ” の信号が入力され且つ該制御回路の第２のモニタ端子に論理レベル“Ｈ” が入力された場合は、該制御回路の第２の出力端子に論理レベル“Ｌ” を出力し、該制御回路の入力端子に論理レベル“Ｌ” の信号が入力され且つ該制御回路の第２のモニタ端子に論理レベル“Ｌ” が入力された場合は、該制御回路の第２の出力端子に論理レベル“Ｈ” を出力するように動作させる。
【００１３】
このように動作させることにより、出力バッファ回路の入力端子に入力される信号の論理レベルが反転した際に、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのうち、ＯＦＦ状態であった方のトランジスタが、もう一方のトランジスタの電流駆動能力が減少した後にＯＮ状態に切り替わることとなり、貫通電流を低減させることが可能となる。
【００１４】
更に、このように構成されている出力バッファ回路は、前記したように、出力段を構成する前記第１のＰＭＯＳトランジスタをＯＮさせるための駆動回路として前記第１の論理回路を、ＯＦＦさせるための駆動回路として前記第２のＰＭＯＳトランジスタを備え、前記第１の論理回路が前記第１のＰＭＯＳトランジスタのベース端子の電位を下降させるとき（ＯＮさせるとき） には、前記第２のＰＭＯＳトランジスタはＯＦＦしており、前記第２のＰＭＯＳトランジスタがＯＮして前記第１のＰＭＯＳトランジスタのベース端子の電位を上昇させるとき（ＯＦＦさせるとき）には、前記第１のトランスファゲート回路が働き、前記第１の論理回路の出力端子と前記第２のＰＭＯＳトランジスタのドレーン端子は遮断されているため、前記第１の論理回路と前記第２のＰＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタを駆動する上で干渉せず、別個に作用する。また同様に、出力段を構成する前記第１のＮＭＯＳトランジスタをＯＮさせるための駆動回路として前記第２の論理回路を、ＯＦＦさせるための駆動回路として前記第２のＮＭＯＳトランジスタを備え、前記第２の論理回路と前記第２のＮＭＯＳトランジスタも前記第１のＮＭＯＳトランジスタを駆動する上で干渉せず、別個に作用する。
【００１５】
よって、出力段のトランジスタをＯＦＦするための駆動電流を変更するには、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタの電流駆動能力のみを変更し、出力段のトランジスタをＯＮするための駆動電流を変更するには前記第１の論理回路及び前記第２の論理回路の電流駆動能力のみを変更すればよい。このように、本発明に係る出力バッファ回路は、出力段のトランジスタをＯＮ駆動するための駆動能力とＯＦＦ駆動するための駆動能力を個別に設定できるため、出力信号の遅延時間（入力端子に入力される信号の論理レベルが反転してから出力端子の信号が変動し始めるまでの時間）と、出力信号のスルーレート（出力端子の電位の変動量／時間）を個別に容易に設定することができる。
【００１６】
請求項２に係る発明は、請求項１に係る出力バッファ回路において、前記第１及び第２の信号検出回路をインバータ回路で構成することを特徴とするものであり、前記インバータ回路は、該インバータ回路の入力端子の電位が所定レベル以下であるときには論理レベル“Ｈ” を出力し、所定レベル以上であるときには論理レベル“Ｌ” を出力するように動作する。
【００１７】
このように、前記第１及び第２の信号検出回路として単純なインバータ回路を用いることにより、請求項１に係る出力バッファ回路を容易に構成することができる。
【００１８】
請求項３に係る発明は、請求項１に係る出力バッファ回路において、前記第１の信号検出回路は、第３のＰＭＯＳトランジスタと第１の抵抗とで構成され、該第１の信号検出回路の入力端子は、前記第３のＰＭＯＳトランジスタのゲート端子に接続され、該第１の信号検出回路の出力端子は、前記第３のＰＭＯＳトランジスタのドレーン端子と前記第１の抵抗の一端に接続され、前記第３のＰＭＯＳトランジスタのソース端子は、前記第１の電源ラインに接続され、前記第１の抵抗の他端は、前記第２の電源ラインに接続されており、前記第２の信号検出回路は、第３のＮＭＯＳトランジスタと第２の抵抗とで構成され、該第２の信号検出回路の入力端子は、前記第３のＮＭＯＳトランジスタのゲート端子に接続され、該第２の信号検出回路の出力端子は、前記第３のＮＭＯＳトランジスタのドレーン端子と前記第２の抵抗の一端に接続され、前記第３のＮＭＯＳトランジスタのソース端子は、前記第２の電源ラインに接続され、前記第２の抵抗の他端は、前記第１の電源ラインに接続されていることを特徴とするものである。
【００１９】
以上のように構成された出力バッファ回路においては、前記第１の信号検出回路は、前記第１のＰＭＯＳトランジスタのゲート・ソース間電圧が前記第３のＰＭＯＳトランジスタの閾値電圧より十分に大きいときには論理レベル“Ｈ” を出力し、閾値電圧より十分に小さいときには論理レベル“Ｌ” を出力するように動作し、また前記第２の信号検出回路は、前記第１のＮＭＯＳトランジスタのゲート・ソース間電圧が前記第３のＮＭＯＳトランジスタの閾値電圧より十分に大きいときには論理レベル“Ｌ” を出力し、閾値電圧より十分に小さいときには論理レベル“Ｈ” を出力するように動作する。
【００２０】
ここで、前記第１のＰＭＯＳトランジスタの閾値電圧と、前記第１の信号検出回路の出力端子の信号の論理レベルが切り替わるときの前記第３のＰＭＯＳトランジスタのソース・ゲート間電圧の差が小さくなるように、前記第３のＰＭＯＳトランジスタ及び前記第１の抵抗のサイズを設定し、また前記第１のＮＭＯＳトランジスタの閾値電圧と、前記第２の信号検出回路の出力端子の信号の論理レベルが切り替わるときの前記第３のＮＭＯＳトランジスタのゲート・ソース間電圧の差が小さくなるように、前記第３のＮＭＯＳトランジスタ及び前記第２の抵抗のサイズを設定することにより、貫通電流を微小に抑えることが可能となる。また、前記第１のＰＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタ、前記第１のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタが、それぞれ同一集積回路基板上に配置された同構造のトランジスタである場合には、温度変化や製造バラツキ等による素子特性の変動が貫通電流に与える影響を、小さく留めることが可能となる。
【００２１】
請求項４に係る発明は、請求項１に係る出力バッファ回路において、前記第１の信号検出回路は、第３及び第４のＰＭＯＳトランジスタと、第１の抵抗とで構成され、該第１の信号検出回路の入力端子は、前記第３のＰＭＯＳトランジスタのゲート端子に接続され、該第１の信号検出回路の出力端子は、前記第３のＰＭＯＳトランジスタのドレーン端子と前記第１の抵抗の一端に接続され、前記第３のＰＭＯＳトランジスタのソース端子は、前記第４のＰＭＯＳトランジスタのドレーン端子に接続され、前記第４のＰＭＯＳトランジスタのソース端子は、前記第１の電源ラインに接続され、前記第４のＰＭＯＳトランジスタのゲート端子は、前記制御回路の入力端子に接続され、前記第１の抵抗の他端は、前記第２の電源ラインに接続されており、前記第２の信号検出回路は、第３及び第４のＮＭＯＳトランジスタと、第２の抵抗とで構成され、該第２の信号検出回路の入力端子は、前記第３のＮＭＯＳトランジスタのゲート端子に接続され、該第２の信号検出回路の出力端子は、前記第３のＮＭＯＳトランジスタのドレーン端子と前記第２の抵抗の一端に接続され、前記第３のＮＭＯＳトランジスタのソース端子は、前記第４のＮＭＯＳトランジスタのドレーン端子に接続され、前記第４のＮＭＯＳトランジスタのソース端子は、前記第２の電源ラインに接続され、前記第４のＮＭＯＳトランジスタのゲート端子は、前記制御回路の入力端子に接続され、前記第２の抵抗の他端は、前記第１の電源ラインに接続されていることを特徴とするものである。
【００２２】
以上のように構成された出力バッファ回路においては、前記第１の信号検出回路は、該出力バッファ回路の入力端子に論理レベル“Ｌ” が入力されている場合は、前記第４のＰＭＯＳトランジスタがＯＮしてソース・ドレイン間が短絡されたと同様の状態となり、該信号検出回路は請求項３に係る出力バッファ回路における第１の信号検出回路と同様の動作をし、また該出力バッファ回路の入力端子に論理レベル“Ｈ” が入力されている場合は、前記第４のＰＭＯＳトランジスタがＯＦＦして前記第１の抵抗に流れる電流を遮断するように動作する。また前記第２の信号検出回路は、該出力バッファ回路の入力端子に論理レベル“Ｈ” が入力されている場合は、前記第４のＮＭＯＳトランジスタがＯＮしてソース・ドレイン間が短絡されたと同様の状態となり、該信号検出回路は請求項３に係る出力バッファ回路における第２の信号検出回路と同様の動作をし、また該出力バッファ回路の入力端子に論理レベル“Ｌ” が入力されている場合は、前記第４のＮＭＯＳトランジスタがＯＦＦして前記第２の抵抗に流れる電流を遮断するように動作する。
【００２３】
これにより、請求項３に係る出力バッファ回路の効果を得つつ、前記第１及び第２の信号検出回路の消費電流を低減させることが可能となる。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。図１は、本発明に係る出力バッファ回路の第１の実施の形態を示すブロック図であり、この実施の形態は請求項１に係る発明の実施の形態に対応するものであり、図１において、１は定電圧源、２はグラウンド、３は制御回路、４は第１の信号検出回路、５は第２の信号検出回路、Ｍ１，Ｍ２はＰＭＯＳトランジスタ、Ｍ０，Ｍ３はＮＭＯＳトランジスタ、６，７は第１及び第２のトランスファゲート回路、８はインバータ回路、９はＮＯＲ回路、１０はＯＲ回路、１１はＮＡＮＤ回路、１２はＡＮＤ回路、Ｔ１は入力端子、Ｔ２は出力端子であり、ＮＯＲ回路９とＯＲ回路１０とで第１の論理回路１３を、ＮＡＮＤ回路１１とＡＮＤ回路１２とで第２の論理回路１４を構成しており、またＰＭＯＳトランジスタＭ２，ＮＭＯＳトランジスタＭ３，第１及び第２のトランスファゲート回路６，７，インバータ回路８，並びに第１及び第２の論理回路１３，１４とで制御回路３が構成されている。
【００２５】
このように構成されている出力バッファ回路において、まず、第１の論理回路１３の動作について説明する。第１の論理回路１３の第１の入力端子であるＩＮ１端子の信号が“Ｈ” の場合、ＯＲ回路１０の一方の入力端子Ｂが“Ｈ” となるため、ＯＲ回路１０のＯＵＴ端子である第１の論理回路１３のＯＵＴ端子は“Ｈ” を出力し、第１の論理回路１３のＩＮ１端子と第２の入力端子であるＩＮ２端子の信号の組み合わせが“ＬＬ”の場合も、ＯＲ回路１０の他方の入力端子Ａに繋がるＮＯＲ回路９の出力端子が“Ｈ” となるため、第１の論理回路１３のＯＵＴ端子は“Ｈ” を出力し、第１の論理回路１３のＩＮ１端子とＩＮ２端子の信号の組み合わせが“ＬＨ”の場合、ＯＲ回路１０の入力端子Ａ，Ｂが全て“Ｌ” になるため、第１の論理回路１３のＯＵＴ端子は“Ｌ” を出力する。つまり、第１の論理回路１３は、ＩＮ１端子とＩＮ２端子の信号の組み合わせが“ＬＨ”の場合にのみ“Ｌ” を出力し、その他の組み合わせでは“Ｈ” を出力する。
【００２６】
次に、第２の論理回路１４の動作について説明する。第２の論理回路１４の第１の入力端子であるＩＮ１端子の信号が“Ｌ” の場合、ＡＮＤ回路１２の一方の入力端子Ａが“Ｌ” となるため、ＡＮＤ回路１２のＯＵＴ端子である第２の論理回路１４のＯＵＴ端子は“Ｌ” を出力し、第２の論理回路１４のＩＮ１端子と第２の入力端子であるＩＮ２端子の信号の組み合わせが“ＨＨ”の場合も、ＡＮＤ回路１２の他方の入力端子Ｂに繋がるＮＡＮＤ回路１１の出力端子が“Ｌ” となるため、第２の論理回路１４のＯＵＴ端子は“Ｌ” を出力し、第２の論理回路１４のＩＮ１端子とＩＮ２端子の信号の組み合わせが“ＨＬ”の場合、ＡＮＤ回路１２の入力端子Ａ，Ｂが全て“Ｈ” になるため、第２の論理回路１４のＯＵＴ端子は“Ｈ” を出力する。つまり、第２の論理回路１４は、ＩＮ１端子とＩＮ２端子の信号の組み合わせが“ＨＬ”の場合にのみ“Ｈ” を出力し、その他の組み合わせでは“Ｌ” を出力する。
【００２７】
次に、制御回路３の動作について説明する。制御回路３の入力端子であるＩＮ端子の信号が“Ｌ” の場合、第１のトランスファゲート回路６のＯＵＴ１端子とＯＵＴ２端子間は非導通状態となり、ＰＭＯＳトランジスタＭ２がＯＮするため、制御回路３のＯＵＴ１端子の信号は“Ｈ” となる。
【００２８】
制御回路３のＩＮ端子の信号が“Ｌ” で、第１の信号検出回路４のＯＵＴ端子の信号が“Ｈ” の場合、第２の論理回路１４のＯＵＴ端子の信号は“Ｌ” となり、また、第２のトランスファゲート回路７のＯＵＴ１端子とＯＵＴ２端子間は導通状態となり、またＮＭＯＳトランジスタＭ３がＯＦＦするため、制御回路３のＯＵＴ２端子の信号は第２の論理回路１４のＯＵＴ端子の信号と同じ“Ｌ” となる。
【００２９】
制御回路３のＩＮ端子の信号が“Ｌ” で、第１の信号検出回路４のＯＵＴ端子、すなわち制御回路３のＭＯＮＩＴＯＲ２端子つまり第２の論理回路１４のＩＮ２端子の信号が“Ｌ” の場合、第２の論理回路１４のＯＵＴ端子の信号は“Ｈ” となり、また、第２のトランスファゲート回路７のＯＵＴ１端子とＯＵＴ２端子間は導通状態となり、またＮＭＯＳトランジスタＭ３がＯＦＦするため、制御回路３のＯＵＴ２端子の信号も“Ｈ” となる。
【００３０】
制御回路３のＩＮ端子の信号が“Ｈ” の場合、第２のトランスファゲート回路７のＯＵＴ１端子とＯＵＴ２端子間は非導通状態となり、またＮＭＯＳトランジスタＭ３がＯＮするため、制御回路３のＯＵＴ２端子の信号は“Ｌ” となる。
【００３１】
制御回路３のＩＮ端子の信号が“Ｈ” で、第２の信号検出回路５のＯＵＴ端子、すなわち制御回路３のＭＯＮＩＴＯＲ１端子つまり第１の論理回路１３のＩＮ２端子の信号が“Ｌ” の場合、第１の論理回路１３のＯＵＴ端子の信号は“Ｈ” となり、また、第１のトランスファゲート回路６のＯＵＴ１端子とＯＵＴ２端子間は導通状態となり、またＰＭＯＳトランジスタＭ２がＯＦＦするため、制御回路３のＯＵＴ１端子の信号は第１の論理回路１３のＯＵＴ端子の信号と同じ“Ｈ” となる。
【００３２】
制御回路３のＩＮ端子の信号が“Ｈ” で、第２の信号検出回路５のＯＵＴ端子の信号が“Ｈ” の場合、第１の論理回路１３のＯＵＴ端子の信号は“Ｌ” となり、また、第１のトランスファゲート回路６のＯＵＴ１端子とＯＵＴ２端子間は導通状態となり、またＰＭＯＳトランジスタＭ２がＯＦＦするため、制御回路３のＯＵＴ１端子の信号も“Ｌ” となる。
【００３３】
次に、出力バッファ回路全体の動作について説明する。入力端子Ｔ１の信号が“Ｌ” に安定している場合、制御回路３のＯＵＴ１端子及びＯＵＴ２端子の信号は“Ｈ” ，出力端子Ｔ２の信号は“Ｌ” ，第１及び第２の信号検出回路４，５のＯＵＴ端子は“Ｌ” となる。ここで、入力端子Ｔ１の信号が“Ｌ” から“Ｈ” に切り替わると、まず、制御回路３のＯＵＴ２端子の信号が“Ｈ” から“Ｌ” に切り替わるが、その制御回路３のＯＵＴ２端子の切り替わりの途中で、第２の信号検出回路５のＯＵＴ端子が“Ｌ” から“Ｈ” に切り替わり、次に制御回路３のＯＵＴ１端子が“Ｈ” から“Ｌ” に切り替わり、最終的に制御回路３のＯＵＴ１端子及びＯＵＴ２端子の信号が“Ｌ” となり、出力端子Ｔ２の信号が“Ｈ” に固定される。
【００３４】
ここで、前記したように、制御回路３のＯＵＴ１端子の信号の切り替わりは、制御回路３のＯＵＴ２端子の信号の切り替わりに遅れてはじまることから、制御回路３のＯＵＴ１端子の“Ｌ” への切り替わりが進行して、ＰＭＯＳトランジスタＭ１の電流駆動能力が増加したときには、既にＮＭＯＳトランジスタＭ０の電流駆動能力は低減しており、このため入力端子Ｔ１の信号が“Ｌ” から“Ｈ” に切り替わる過程での貫通電流が低減される。
【００３５】
また、入力端子Ｔ１の信号が“Ｈ” に安定し、制御回路３のＯＵＴ１端子及びＯＵＴ２端子の信号が“Ｌ” ，出力端子Ｔ２の信号が“Ｈ” ，第１及び第２の信号検出回路４，５のＯＵＴ端子が“Ｈ” となった状態から、入力端子Ｔ１の信号が“Ｈ” から“Ｌ” に切り替わると、まず、制御回路１３のＯＵＴ１端子の信号が“Ｌ” から“Ｈ” に切り替わるが、その制御回路１３のＯＵＴ１端子の切り替わりの途中で、第１の信号検出回路４のＯＵＴ端子が“Ｈ” から“Ｌ” に切り替わり、次に制御回路３のＯＵＴ２端子が“Ｌ” から“Ｈ” に切り替わり、最終的に制御回路３のＯＵＴ１端子及びＯＵＴ２端子の信号が“Ｈ” となり、出力端子Ｔ２の信号が“Ｌ” に固定される。
【００３６】
ここで、前記したように、制御回路３のＯＵＴ２端子の信号の切り替わりは、制御回路３のＯＵＴ１端子の信号の切り替わりに遅れてはじまることから、制御回路３のＯＵＴ２端子の“Ｈ” への切り替わりが進行して、ＮＭＯＳトランジスタＭ０の電流駆動能力が増加した時には、既にＰＭＯＳトランジスタＭ１の電流駆動能力は低減しており、このため入力端子Ｔ１の信号が“Ｈ” から“Ｌ” に切り替わる過程での貫通電流が低減される。
【００３７】
更に、ＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ３のＷ／Ｌサイズを大きくして電流駆動能力を大きくした場合、トランジスタＭ１，Ｍ０をＯＦＦするための駆動電流が大きくなるため、入力信号Ｔ１が切り替わってから第１及び第２の信号検出回路４，５の出力端子（ＯＵＴ端子）の信号が切り替わるまでの時間（≒出力バッファ回路の遅延時間）が短くなり、ＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ３の電流駆動能力を小さくした場合には、入力信号Ｔ１が切り替わってから第１及び第２の信号検出回路４，５の出力端子の信号が切り替わるまでの時間が長くなる。また、第１及び第２の論理回路１３，１４の電流駆動能力を大きくした場合、トランジスタＭ１，Ｍ０をＯＮするための駆動電流が大きくなるため、出力端子Ｔ２のスルーレートが増し、第１及び第２の論理回路１３，１４の電流駆動能力を小さくした場合には、出力端子Ｔ２のスルーレートが減少する。
【００３８】
以上のように、本実施の形態の出力バッファ回路によれば、貫通電流を低減すると共に、出力信号の遅延時間とスルーレートを個別に容易に設定することができる。
【００３９】
図２は、第２の実施の形態を示すブロック図で、この実施の形態は請求項１及び請求項２に係る発明に対応する実施の形態であり、図１に示した第１の実施の形態と対応する部分には同一の符号を付している。この実施の形態は、図２に示すように、第１及び第２の信号検出回路４，５を、それぞれインバータ回路２１，２２で構成するものである。
【００４０】
このように第１及び第２の信号検出回路をインバータ回路２１，２２で構成した出力バッファ回路においては、ＰＭＯＳトランジスタＭ１のゲート端子の電圧がインバータ回路２１において任意に設定されたスレッショルド電圧より小さい場合、インバータ回路２１のＯＵＴ端子は“Ｈ” を出力し、スレッショルド電圧より大きい場合、インバータ回路２１のＯＵＴ端子は“Ｌ” を出力する。一方、ＮＭＯＳトランジスタＭ０のゲート端子の電圧がインバータ回路２２において任意に設定されたスレッショルド電圧より小さい場合、インバータ回路２２のＯＵＴ端子は“Ｈ”を出力し、スレッショルド電圧より大きい場合、インバータ回路２２のＯＵＴ端子は“Ｌ” を出力する。
【００４１】
以上のように、本実施の形態によれば、第１及び第２の信号検出回路を単純なインバータ回路で構成し、同等の機能をもたせることができる。
【００４２】
図３は、第３の実施の形態を示すブロック図で、この実施の形態は請求項１，請求項２及び請求項３に係る発明に対応する実施の形態であり、図１に示した第１の実施の形態と対応する部分には同一の符号を付している。この実施の形態は、図３に示すように、第１の信号検出回路４を直列接続のＰＭＯＳトランジスタＭ４と抵抗Ｒ２とで構成し、第２の信号検出回路５を同様に直列接続のＮＭＯＳトランジスタＭ５と抵抗Ｒ３とで構成するものである。
【００４３】
第１及び第２の信号検出回路４，５を上記のように構成した出力バッファ回路においては、ＰＭＯＳトランジスタＭ１のソース・ゲート電圧がＰＭＯＳトランジスタＭ４の閾値電圧より十分に大きい場合、抵抗Ｒ２に電流が供給されて第１の信号検出回路４のＯＵＴ端子は“Ｈ” を出力し、閾値電圧より十分に小さい場合、抵抗Ｒ２に流れる電流が遮断されて第１の信号検出回路４のＯＵＴ端子は“Ｌ” を出力する。一方、ＮＭＯＳトランジスタＭ０のゲート・ソース電圧がＮＭＯＳトランジスタＭ５の閾値電圧より十分に大きい場合、抵抗Ｒ３に電流が供給されて第２の信号検出回路５のＯＵＴ端子は“Ｌ” を出力し、閾値電圧より十分に小さい場合、抵抗Ｒ３に流れる電流が遮断されて第２の信号検出回路５のＯＵＴ端子は“Ｈ” を出力する。
【００４４】
ここで、ＰＭＯＳトランジスタＭ１の閾値電圧と、第１の信号検出回路４のＯＵＴ端子の信号の論理レベルが切り替わるときのＰＭＯＳトランジスタＭ４のソース・ゲート間電圧の差が小さくなるように、ＰＭＯＳトランジスタＭ４と抵抗Ｒ２の素子サイズを設定し、ＮＭＯＳトランジスタＭ０の閾値電圧と、第２の信号検出回路５のＯＵＴ端子の信号の論理レベルが切り替わるときのＮＭＯＳトランジスタＭ５のゲート・ソース間電圧の差が小さくなるように、ＮＭＯＳトランジスタＭ５と抵抗Ｒ３の素子サイズを設定することにより、第１の信号検出回路４及び第２の信号検出回路５の出力信号が切り替わるタイミングを、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ０がＯＮ−ＯＦＦするタイミングに近づけることができるため、貫通電流を微小に抑えることが可能となる。
【００４５】
また、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ４，ＮＭＯＳトランジスタＭ０とＮＭＯＳトランジスタＭ５が、それぞれ同一集積回路基板上に配置された同構造のトランジスタである場合には、温度変化や製造バラツキ等によってＰＭＯＳトランジスタＭ１，ＮＭＯＳトランジスタＭ０の特性が変動したとしても、同様の特性の変動がＰＭＯＳトランジスタＭ４，ＮＭＯＳトランジスタＭ５にも生じることとなり、その特性の変動による貫通電流への影響を小さく留めることが可能となる。
【００４６】
例えば、温度が上昇し、ＰＭＯＳトランジスタＭ１がＯＮするソース・ゲート間電圧が大きく低下した状態で、入力端子Ｔ１の信号が“Ｈ” から“Ｌ” に切り替わった場合を考えると、第１の信号検出回路４の検出電位に変動がなければ、ＰＭＯＳトランジスタＭ１の電流駆動能力が十分に低下する前に、第１の信号検出回路４の出力信号が“Ｈ” から“Ｌ” に切り替わり、ＮＭＯＳトランジスタＭ０がＯＮするときのＰＭＯＳトランジスタＭ１の電流駆動能力が増して、貫通電流が増大してしまうが、ＰＭＯＳトランジスタＭ１がＯＮするソース・ゲート間電圧と共にＰＭＯＳトランジスタＭ４がＯＮするソース・ゲート間電圧も低下した場合には、第１の信号検出回路４の検出電位が上昇し、その分、第１の信号検出回路４の出力信号が“Ｈ” から“Ｌ” に切り替わるときのＰＭＯＳトランジスタＭ１の電流駆動能力は低下するため、ＮＭＯＳトランジスタＭ０がＯＮするときのＰＭＯＳトランジスタＭ１の電流駆動能力への影響が小さくなり、よって貫通電流への影響も小さくなる。
【００４７】
以上のように、本実施の形態の出力バッファ回路によれば、入力信号の切り替わりにおける貫通電流を微小に抑えると共に、温度変化や製造バラツキ等による素子特性の変動が貫通電流に与える影響を小さく留めることができる。
【００４８】
図４は、第４の実施の形態を示すブロック図で、この実施の形態は請求項１，請求項２及び請求項４に係る発明に対応する実施の形態であり、図１に示した第１の実施の形態と対応する部分には同一の符号を付している。この実施の形態は、図４に示すように、第１の信号検出回路４を直列接続のＰＭＯＳトランジスタＭ６とＰＭＯＳトランジスタＭ４と抵抗Ｒ２とで構成し、第２の信号検出回路５を同じく直列接続のＮＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ５と抵抗Ｒ３とで構成し、第１及び第２の信号検出回路４，５のＰＭＯＳトランジスタＭ４，ＮＭＯＳトランジスタＭ５のゲートを、それぞれＰＭＯＳトランジスタＭ１のゲート、ＮＭＯＳトランジスタＭ０のゲートにそれぞれ接続し、ＰＭＯＳトランジスタＭ６のゲート、ＮＭＯＳトランジスタＭ７のゲートを共通に入力端子（制御回路３のＩＮ端子）に接続するものである。
【００４９】
第１及び第２の信号検出回路４，５を上記のように構成した出力バッファ回路においては、入力端子Ｔ１の信号が“Ｈ” の場合、第２の信号検出回路５は、ＮＭＯＳトランジスタＭ７のソース−ドレーン間がＬｏｗインピーダンスとなり、ＮＭＯＳトランジスタＭ７のソース−ドレーン間が短絡されたのと同様の動きをし、第１の信号検出回路４は、ＰＭＯＳトランジスタＭ６のソース−ドレーン間がＨｉｇｈ インピーダンスとなり、ＰＭＯＳトランジスタＭ４，抵抗Ｒ２に供給される電流が遮断されて、消費電流が低減される。一方、このとき、制御回路３のＯＵＴ２端子は、第１の信号検出回路４のＯＵＴ端子の信号に関わらず“Ｌ” を出力するため、第１の信号検出回路４の動作は制御回路３の動作に影響を及ぼさない。
【００５０】
また、入力端子Ｔ１の信号が“Ｌ” の場合、第１の信号検出回路４は、ＰＭＯＳトランジスタＭ６のソース−ドレーン間がＬｏｗインピーダンスとなり、ＰＭＯＳトランジスタＭ６のソース−ドレーン間が短絡されたのと同様の動きをし、第２の信号検出回路５は、ＮＭＯＳトランジスタＭ７のソース−ドレーン間がＨｉｇｈ インピーダンスとなり、ＮＭＯＳトランジスタＭ５，抵抗Ｒ３に供給される電流が遮断され、消費電流が低減される。一方、このとき、制御回路３のＯＵＴ１端子は、第２の信号検出回路５のＯＵＴ端子の信号に関わらず“Ｈ” を出力するため、第２の信号検出回路５の動作は制御回路Ｉ２１の動作に影響を及ぼさない。
【００５１】
以上のように、本実施の形態に係る出力バッファ回路によれば、第３の実施の形態に係る出力バッファ回路の効果を得つつ、信号検出回路の消費電流を低減することができる。
【００５２】
【発明の効果】
以上説明したように、請求項１に係る発明によれば、出力バッファ回路の入力端子に入力される信号の論理レベルが反転した際に、最終出力段を構成しているＰＭＯＳトランジスタとＮＭＯＳトランジスタのうち、ＯＦＦ状態であった方のトランジスタが、もう一方のトランジスタの電流駆動能力が減少した後にＯＮ状態に切り替わることとなり、貫通電流を低減させることが可能となる。また、出力バッファ回路の出力段のトランジスタをＯＮ駆動するための駆動能力と、ＯＦＦ駆動するための駆動能力を個別に設定できるため、出力信号の遅延時間とスルーレートを個別に容易に設定することができる。また請求項２に係る発明によれば、出力バッファ回路の第１及び第２の信号検出回路を単純なインパータ回路で容易に構成することができる。また請求項３に係る発明によれば、貫通電流を微小に抑えることができると共に、温度変化や製造ばらつき等による素子特性の変動が貫通電流に与える影響を、小さくすることが可能となる。また請求項４に係る発明によれば、請求項３に係る発明の効果を得つつ、第１及び第２の信号検出回路の消費電流を低減させることができる。
【図面の簡単な説明】
【図１】本発明に係る出力バッファ回路の第１の実施の形態を示すブロック図である。
【図２】本発明の第２の実施の形態を示すブロック図である。
【図３】本発明の第３の実施の形態を示すブロック図である。
【図４】本発明の第４の実施の形態を示すブロック図である。
【図５】従来の出力バッファ回路の構成例を示すブロック図である。
【符号の説明】
１ 定電圧源
２ グラウンド
３ 制御回路
４ 第１の信号検出回路
５ 第２の信号検出回路
６ 第１のトランスファゲート回路
７ 第２のトランスファゲート回路
８ インバータ回路
９ ＮＯＲ回路
１０ ＯＲ回路
１１ ＮＡＮＤ回路
１２ ＡＮＤ回路
１３ 第１の論理回路
１４ 第２の論理回路
２１，２２ インバータ回路
Ｍ０，Ｍ３，Ｍ５，Ｍ７ ＮＭＯＳトランジスタ
Ｍ１，Ｍ２，Ｍ４，Ｍ６ ＰＭＯＳトランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an output buffer circuit in a CMOS integrated circuit, and more particularly to an output buffer circuit capable of reducing a through current.
[0002]
[Prior art]
[Patent Document 1] JP-A-6-90159
[Patent Document 2] JP-A-7-221625
[Patent Document 3] Japanese Patent No. 2985319
[Patent Document 4] Japanese Patent No. 3080718
[0003]
A conventional output buffer circuit will be described with reference to FIG. The buffer circuit shown in FIG. 5 is generally known as an output buffer circuit for a semiconductor integrated circuit in which a signal input to an input terminal is output to the outside by increasing driving capability. In FIG. 5, 101 is a power supply, 102 is a ground, M1 is a PMOS transistor, M0 is an NMOS transistor, 103 is an inverter circuit, T1 is an input terminal, T2 is an output terminal, and an input terminal T1 is an input terminal of the inverter circuit 103. The output terminal of the inverter circuit 103 is commonly connected to the gate terminals of the PMOS transistor M1 and the NMOS transistor M0. The output terminal T2 is commonly connected to the drain terminals of the PMOS transistor M1 and the NMOS transistor M0. Is connected to the power supply 101, and the source terminal of the NMOS transistor M0 is connected to the ground 102.
[0004]
In the buffer circuit thus configured, the logic level signal input to the input terminal T1 is inverted by the inverter circuit 103, input to the PMOS transistor M1 and the NMOS transistor M0, and one of them is turned on. State, and operates to transmit a signal equal to the logic level input to the input terminal T1 to the output terminal T2.
[0005]
Here, the range of the gate voltage at which the PMOS transistor M1 is turned on ranges from the potential (GND) of the ground 102 to a voltage (VCC-Vtp) lower than the potential (VCC) of the power supply 101 by the threshold voltage (Vtp) of the PMOS transistor. Range. On the other hand, the range of the gate voltage at which the NMOS transistor M0 is turned on is a range from a voltage (GND + Vtn) higher than GND by a threshold voltage (Vtn) of the NMOS transistor to VCC. Accordingly, the range of the gate voltage at which both the PMOS transistor M1 and the NMOS transistor M0 are turned on is from (GND + Vtn) to (VCC-Vtp). That is, in a time range in which the output voltage of the inverter circuit 103 falls within this voltage range, the PMOS transistor M1 and the NMOS transistor M0 are both turned on, so that a so-called through current flows from the power supply 101 to the ground 102 via both transistors. Become.
[0006]
[Problems to be solved by the invention]
By the way, as shown in FIG. 5, an inverter circuit including a PMOS transistor M1 and an NMOS transistor M0 arranged at an output stage of an output buffer circuit has a large transistor width or a parallel connection of transistors. Drive capacity. As a result, the through current increases, thereby increasing the current consumption and generating noise determined by the resistance component and the inductance component of the power supply or ground wiring, thereby adversely affecting the operation of other circuits on the same integrated circuit board. .
[0007]
Conventionally, as an output buffer circuit for the purpose of reducing the through current, for example, Japanese Patent Application Laid-Open Nos. 6-90159 (Patent Document 1), 7-221625 (Patent Document 2), and 2298319 (Patent) Various proposals have been made in Document 3), Japanese Patent No. 3080718 (Patent Document 4), and the like.
[0008]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems in the conventional output buffer circuit, and has as its object to provide an output buffer circuit capable of efficiently and reliably reducing a through current.
[0009]
[Means for Solving the Problems]
In order to solve the above problem, the invention according to claim 1 is an output buffer circuit that drives a load connected to an output terminal according to a signal input to an input terminal, wherein the first buffer circuit includes: a first PMOS transistor; A first NMOS transistor, first and second signal detection circuits, a control circuit, a first power supply line for supplying a first potential, and a second potential lower than the first potential And an input terminal of the output buffer circuit is connected to an input terminal of the control circuit, and an output terminal of the output buffer circuit is connected to the first PMOS transistor and the first PMOS transistor. The drain terminal of the NMOS transistor is connected, the source terminal of the first PMOS transistor is connected to the first power supply line, the source terminal of the first NMOS transistor is A first PMOS transistor connected to the second power supply line, a gate terminal of the first PMOS transistor connected to a first output terminal of the control circuit and an input terminal of the first signal detection circuit; A gate terminal of the transistor is connected to a second output terminal of the control circuit and an input terminal of the second signal detection circuit, and an output terminal of the first signal detection circuit is connected to a second monitor of the control circuit. And an output terminal of the second signal detection circuit is connected to a first monitor terminal of the control circuit.
[0010]
The control circuit includes a second PMOS transistor, a second NMOS transistor, first and second transfer gate circuits, an inverter circuit, and first and second logic circuits. An input terminal of the control circuit is an input terminal of the inverter circuit, a first input terminal of the first transfer gate circuit, a gate terminal of the second PMOS transistor, and a second input of the second transfer gate circuit. A second input terminal of the first transfer gate circuit, a first input terminal of the second transfer gate circuit, an output terminal of the inverter, a first input terminal of the second transfer gate circuit, A first monitor connected to a first input terminal of the first logic circuit and a first input terminal of the second logic circuit; A child is connected to a second input terminal of the first logic circuit; a second monitor terminal of the control circuit is connected to a second input terminal of the second logic circuit; An output terminal of the logic circuit is connected to a first output terminal of the first transfer gate circuit, and an output terminal of the second logic circuit is connected to a first output terminal of the second transfer gate circuit. A first output terminal of the control circuit is connected to a drain terminal of the second PMOS transistor and a second output terminal of the first transfer gate circuit, and a second output terminal of the control circuit is A drain terminal of the second NMOS transistor and a second output terminal of the second transfer gate circuit, and a source terminal of the second PMOS transistor is connected to the first power supply line. The source of the second NMOS transistor is configured by connecting to said second power supply line.
[0011]
In the output buffer circuit connected and configured as described above, the first logic circuit is configured such that the combination of the logic levels of the first input terminal and the second input terminal of the logic circuit is “L, H”. The logic circuit outputs a logic level "L" to the output terminal of the logic circuit only in the case where the logic level is "H" in other combinations, and the second logic circuit outputs a logic level "H" to the first input terminal of the logic circuit. The logic level "H" is output to the output terminal of the logic circuit only when the combination of the logic level of the logic circuit and the second input terminal is "H, L", and the logic level "L" is output in other combinations. The first signal detection circuit outputs a logic level "H" when the potential of the gate terminal of the first PMOS transistor is lower than a predetermined level, and outputs a logic level when the potential is higher than the predetermined level. "L" is output, and the second signal detection circuit outputs a logic level "L" when the potential of the gate terminal of the first NMOS transistor is higher than a predetermined level, and outputs a logic level when the potential is lower than the predetermined level. "H" is output. In the first and second transfer gate circuits, a logic level "H" is inputted to a first input terminal of the transfer gate circuit, and a logic level "L" is inputted to a second input terminal of the transfer gate circuit. Is input, a conductive state is established between the first output terminal and the second output terminal of the transfer gate circuit, and a logical level “L” is input to the first input terminal of the transfer gate circuit. When the logic level "H" is input to the second input terminal of the transfer gate circuit, the transfer gate circuit operates so as to cut off the first output terminal and the second output terminal of the transfer gate circuit. Let it.
[0012]
The control circuit outputs a logic level “L” to a second output terminal of the control circuit when a signal of a logic level “H” is input to an input terminal of the control circuit, and When a signal of logic level "H" is input to the input terminal and a logic level "L" is input to the first monitor terminal of the control circuit, the logic level "H" is applied to the first output terminal of the control circuit. Is output, and when a signal of a logic level “H” is input to an input terminal of the control circuit and a logic level “H” is input to a first monitor terminal of the control circuit, 1 outputs a logic level "L" to the output terminal of the control circuit, and when a signal of the logic level "L" is inputted to the input terminal of the control circuit, the logic level "H" is outputted to the first output terminal of the control circuit. And a signal of logic level “L” is input to the input terminal of the control circuit. When the logic level "H" is input to the second monitor terminal of the control circuit and the logic level "L" is output to the second output terminal of the control circuit, the logic level "L" is output to the second output terminal of the control circuit. When a signal of logic level "L" is input to the control circuit and a logic level "L" is input to the second monitor terminal of the control circuit, the logic level "H" is applied to the second output terminal of the control circuit. Operate to output.
[0013]
By operating in this manner, when the logical level of the signal input to the input terminal of the output buffer circuit is inverted, one of the first PMOS transistor and the first NMOS transistor that is in the OFF state Is switched to the ON state after the current driving capability of the other transistor is reduced, and the through current can be reduced.
[0014]
Further, as described above, the output buffer circuit configured as described above serves as a drive circuit for turning on the first PMOS transistor forming the output stage, and for turning off the first logic circuit. The driving circuit includes the second PMOS transistor. When the first logic circuit lowers (turns on) the potential of the base terminal of the first PMOS transistor, the second PMOS transistor is turned off. When the second PMOS transistor is turned on to increase the potential of the base terminal of the first PMOS transistor (when it is turned off), the first transfer gate circuit operates and the first transfer gate circuit operates. Since the output terminal of the logic circuit and the drain terminal of the second PMOS transistor are cut off, The logic circuit and the second PMOS transistor operate separately without interference in driving the first PMOS transistor. Similarly, the second NMOS transistor is provided as a drive circuit for turning off the second logic circuit as a drive circuit for turning on the first NMOS transistor constituting the output stage, and the second NMOS transistor is provided as a drive circuit for turning off the second NMOS transistor. The logic circuit and the second NMOS transistor also operate independently without driving the first NMOS transistor.
[0015]
Therefore, in order to change the driving current for turning off the transistor in the output stage, only the current driving capability of the second PMOS transistor and the second NMOS transistor is changed, and the driving current for turning on the transistor in the output stage is changed. To change the drive current, only the current drive capability of the first logic circuit and the second logic circuit needs to be changed. As described above, in the output buffer circuit according to the present invention, the driving capability for driving the transistor in the output stage ON and the driving capability for OFF driving can be individually set, so that the delay time of the output signal (input to the input terminal) The time from when the logic level of the signal to be inverted is inverted until the signal at the output terminal starts to fluctuate) and the slew rate of the output signal (the fluctuation amount / time of the potential at the output terminal) can be easily set individually. it can.
[0016]
According to a second aspect of the present invention, in the output buffer circuit according to the first aspect, the first and second signal detection circuits are configured by inverter circuits, and the inverter circuit includes the inverter circuit. When the potential of the input terminal of the circuit is equal to or lower than a predetermined level, the logic level "H" is output, and when the potential is equal to or higher than the predetermined level, the logic level "L" is output.
[0017]
Thus, by using a simple inverter circuit as the first and second signal detection circuits, the output buffer circuit according to claim 1 can be easily configured.
[0018]
According to a third aspect of the present invention, in the output buffer circuit according to the first aspect, the first signal detection circuit includes a third PMOS transistor and a first resistor. An input terminal is connected to a gate terminal of the third PMOS transistor, an output terminal of the first signal detection circuit is connected to a drain terminal of the third PMOS transistor and one end of the first resistor, A source terminal of the third PMOS transistor is connected to the first power supply line, and the other end of the first resistor is connected to the second power supply line; Is composed of a third NMOS transistor and a second resistor, and an input terminal of the second signal detection circuit is connected to a gate terminal of the third NMOS transistor, and the second signal detection circuit An output terminal connected to a drain terminal of the third NMOS transistor and one end of the second resistor; a source terminal of the third NMOS transistor connected to the second power supply line; The other end of the resistor is connected to the first power supply line.
[0019]
In the output buffer circuit configured as described above, the first signal detection circuit performs logic when the gate-source voltage of the first PMOS transistor is sufficiently higher than the threshold voltage of the third PMOS transistor. The second signal detecting circuit operates to output a level “H” and output a logical level “L” when the level is sufficiently lower than the threshold voltage, and the second signal detection circuit outputs a gate-source voltage of the first NMOS transistor. Outputs a logic level "L" when the voltage is sufficiently higher than the threshold voltage of the third NMOS transistor, and outputs a logic level "H" when the voltage is sufficiently lower than the threshold voltage.
[0020]
Here, the difference between the threshold voltage of the first PMOS transistor and the source-gate voltage of the third PMOS transistor when the logic level of the signal at the output terminal of the first signal detection circuit switches is reduced. Thus, the sizes of the third PMOS transistor and the first resistor are set, and the threshold voltage of the first NMOS transistor and the logic level of the signal at the output terminal of the second signal detection circuit are switched. By setting the sizes of the third NMOS transistor and the second resistor so that the difference between the gate-source voltage of the third NMOS transistor at the time becomes small, the through current can be suppressed to a very small value. It becomes possible. Further, in the case where the first PMOS transistor and the third PMOS transistor, and the first NMOS transistor and the third NMOS transistor are transistors having the same structure, which are respectively arranged on the same integrated circuit substrate. In addition, it is possible to minimize the influence of a change in element characteristics due to a temperature change, manufacturing variation, or the like on a through current.
[0021]
According to a fourth aspect of the present invention, in the output buffer circuit according to the first aspect, the first signal detection circuit includes third and fourth PMOS transistors and a first resistor. An input terminal of the signal detection circuit is connected to a gate terminal of the third PMOS transistor, and an output terminal of the first signal detection circuit is connected to a drain terminal of the third PMOS transistor and one end of the first resistor. A source terminal of the third PMOS transistor is connected to a drain terminal of the fourth PMOS transistor, and a source terminal of the fourth PMOS transistor is connected to the first power supply line; A gate terminal of a fourth PMOS transistor is connected to an input terminal of the control circuit, and the other end of the first resistor is connected to the second power supply line. The second signal detection circuit includes third and fourth NMOS transistors and a second resistor, and an input terminal of the second signal detection circuit is connected to a gate of the third NMOS transistor. An output terminal of the second signal detection circuit is connected to a drain terminal of the third NMOS transistor and one end of the second resistor, and a source terminal of the third NMOS transistor is connected to the output terminal of the third NMOS transistor. A drain terminal of the fourth NMOS transistor is connected, a source terminal of the fourth NMOS transistor is connected to the second power supply line, and a gate terminal of the fourth NMOS transistor is connected to an input terminal of the control circuit. , And the other end of the second resistor is connected to the first power supply line.
[0022]
In the output buffer circuit configured as described above, the first signal detection circuit switches the fourth PMOS transistor when the logic level “L” is input to the input terminal of the output buffer circuit. The signal detection circuit operates in the same state as the first signal detection circuit in the output buffer circuit according to claim 3 when the signal is turned on and the source and the drain are short-circuited. When the logic level "H" is input to the terminal, the fourth PMOS transistor is turned off to operate so as to cut off the current flowing through the first resistor. When the logic level "H" is input to the input terminal of the output buffer circuit, the second signal detection circuit is the same as when the fourth NMOS transistor is turned on and the source and the drain are short-circuited. In this state, the signal detection circuit operates in the same manner as the second signal detection circuit in the output buffer circuit according to claim 3, and the logic level "L" is input to the input terminal of the output buffer circuit. In this case, the fourth NMOS transistor is turned off to operate to cut off the current flowing through the second resistor.
[0023]
This makes it possible to reduce the current consumption of the first and second signal detection circuits while obtaining the effect of the output buffer circuit according to the third aspect.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of an output buffer circuit according to the present invention. This embodiment corresponds to the first embodiment of the present invention, and FIG. 1, 1 is a constant voltage source, 2 is ground, 3 is a control circuit, 4 is a first signal detection circuit, 5 is a second signal detection circuit, M1 and M2 are PMOS transistors, M0 and M3 are NMOS transistors, 6, 7 is a first and second transfer gate circuit, 8 is an inverter circuit, 9 is a NOR circuit, 10 is an OR circuit, 11 is a NAND circuit, 12 is an AND circuit, T1 is an input terminal, T2 is an output terminal, NOR The circuit 9 and the OR circuit 10 constitute a first logic circuit 13, the NAND circuit 11 and the AND circuit 12 constitute a second logic circuit 14, and a PMOS transistor M2 and an NMOS transistor 3, first and second transfer gate circuits 6 and 7, the control circuit 3 in the inverter circuit 8 and the first and second logic circuits 13 and 14, is formed.
[0025]
In the output buffer circuit configured as described above, first, the operation of the first logic circuit 13 will be described. When the signal of the IN1 terminal, which is the first input terminal of the first logic circuit 13, is “H”, one input terminal B of the OR circuit 10 becomes “H”, so that it is the OUT terminal of the OR circuit 10. The OUT terminal of the first logic circuit 13 outputs “H”, and the OR circuit also operates when the combination of the signals at the IN1 terminal and the second input terminal IN2 of the first logic circuit 13 is “LL”. Since the output terminal of the NOR circuit 9 connected to the other input terminal A of the first logic circuit 10 becomes “H”, the OUT terminal of the first logic circuit 13 outputs “H” and the IN1 terminal of the first logic circuit 13 When the combination of the signals at the IN2 terminal is “LH”, the input terminals A and B of the OR circuit 10 are all “L”, so that the OUT terminal of the first logic circuit 13 outputs “L”. That is, the first logic circuit 13 outputs "L" only when the combination of the signals at the IN1 terminal and the IN2 terminal is "LH", and outputs "H" in other combinations.
[0026]
Next, the operation of the second logic circuit 14 will be described. When the signal at the IN1 terminal, which is the first input terminal of the second logic circuit 14, is "L", one input terminal A of the AND circuit 12 is at "L", so that it is the OUT terminal of the AND circuit 12. The OUT terminal of the second logic circuit 14 outputs “L”, and when the combination of the signals of the IN1 terminal and the second input terminal IN2 of the second logic circuit 14 is “HH”, the AND circuit 12, the output terminal of the NAND circuit 11 connected to the other input terminal B of the second logic circuit 14 becomes “L”, so that the OUT terminal of the second logic circuit 14 outputs “L”, and the IN1 terminal of the second logic circuit 14 When the combination of the signals at the IN2 terminal is “HL”, the input terminals A and B of the AND circuit 12 all become “H”, so that the OUT terminal of the second logic circuit 14 outputs “H”. That is, the second logic circuit 14 outputs “H” only when the combination of the signals at the IN1 terminal and the IN2 terminal is “HL”, and outputs “L” in other combinations.
[0027]
Next, the operation of the control circuit 3 will be described. When the signal of the IN terminal which is the input terminal of the control circuit 3 is “L”, the OUT1 terminal and the OUT2 terminal of the first transfer gate circuit 6 are turned off, and the PMOS transistor M2 is turned on. OUT1 terminal becomes “H”.
[0028]
When the signal at the IN terminal of the control circuit 3 is “L” and the signal at the OUT terminal of the first signal detection circuit 4 is “H”, the signal at the OUT terminal of the second logic circuit 14 is “L”, In addition, since the OUT1 terminal and the OUT2 terminal of the second transfer gate circuit 7 are conductive and the NMOS transistor M3 is turned off, the signal of the OUT2 terminal of the control circuit 3 is the signal of the OUT terminal of the second logic circuit 14. Becomes "L" which is the same as
[0029]
When the signal at the IN terminal of the control circuit 3 is “L” and the OUT terminal of the first signal detection circuit 4, that is, the MONITOR 2 terminal of the control circuit 3, that is, the signal of the IN 2 terminal of the second logic circuit 14 is “L” , The signal at the OUT terminal of the second logic circuit 14 becomes “H”, the OUT1 terminal and the OUT2 terminal of the second transfer gate circuit 7 become conductive, and the NMOS transistor M3 is turned off. The signal at the OUT2 terminal of No. 3 also becomes “H”.
[0030]
When the signal at the IN terminal of the control circuit 3 is “H”, the OUT1 terminal and the OUT2 terminal of the second transfer gate circuit 7 are turned off, and the NMOS transistor M3 is turned on. Becomes "L".
[0031]
When the signal at the IN terminal of the control circuit 3 is "H" and the signal at the OUT terminal of the second signal detection circuit 5, that is, the MONITOR1 terminal of the control circuit 3, that is, the signal of the IN2 terminal of the first logic circuit 13 is "L" , The signal at the OUT terminal of the first logic circuit 13 becomes “H”, the OUT1 terminal and the OUT2 terminal of the first transfer gate circuit 6 become conductive, and the PMOS transistor M2 is turned off. The signal at the OUT1 terminal of No. 3 becomes “H”, which is the same as the signal of the OUT terminal of the first logic circuit 13.
[0032]
When the signal at the IN terminal of the control circuit 3 is “H” and the signal at the OUT terminal of the second signal detection circuit 5 is “H”, the signal at the OUT terminal of the first logic circuit 13 is “L”, In addition, since the OUT1 terminal and the OUT2 terminal of the first transfer gate circuit 6 are conductive, and the PMOS transistor M2 is turned off, the signal of the OUT1 terminal of the control circuit 3 also becomes "L".
[0033]
Next, the operation of the entire output buffer circuit will be described. When the signal at the input terminal T1 is stable at "L", the signals at the OUT1 and OUT2 terminals of the control circuit 3 are "H", the signal at the output terminal T2 is "L", and the first and second signal detections are performed. OUT terminals of the circuits 4 and 5 become “L”. Here, when the signal at the input terminal T1 switches from "L" to "H", first, the signal at the OUT2 terminal of the control circuit 3 switches from "H" to "L". During the switching, the OUT terminal of the second signal detection circuit 5 switches from “L” to “H”, and then the OUT1 terminal of the control circuit 3 switches from “H” to “L”. 3, the signal at the OUT1 terminal and the signal at the OUT2 terminal become "L", and the signal at the output terminal T2 is fixed at "H".
[0034]
Here, as described above, the switching of the signal of the OUT1 terminal of the control circuit 3 starts later than the switching of the signal of the OUT2 terminal of the control circuit 3, and therefore the switching of the OUT1 terminal of the control circuit 3 to “L”. Progresses and the current driving capability of the PMOS transistor M1 increases, the current driving capability of the NMOS transistor M0 has already been reduced. Therefore, in the process of switching the signal at the input terminal T1 from "L" to "H", Through current is reduced.
[0035]
Also, the signal at the input terminal T1 is stabilized at "H", the signals at the OUT1 and OUT2 terminals of the control circuit 3 are "L", the signal at the output terminal T2 is "H", and the first and second signal detection circuits. When the signal of the input terminal T1 is switched from "H" to "L" from the state where the OUT terminals of the terminals 4 and 5 are set to "H", first, the signal of the OUT1 terminal of the control circuit 13 is changed from "L" to "H". However, during the switching of the OUT1 terminal of the control circuit 13, the OUT terminal of the first signal detection circuit 4 switches from “H” to “L”, and then the OUT2 terminal of the control circuit 3 changes to “L”. "H", the signals at the OUT1 and OUT2 terminals of the control circuit 3 eventually become "H", and the signal at the output terminal T2 is fixed at "L".
[0036]
Here, as described above, the switching of the signal of the OUT2 terminal of the control circuit 3 starts later than the switching of the signal of the OUT1 terminal of the control circuit 3, and therefore, the switching of the OUT2 terminal of the control circuit 3 to “H”. Progresses and the current driving capability of the NMOS transistor M0 increases, the current driving capability of the PMOS transistor M1 has already been reduced. Therefore, in the process of switching the signal of the input terminal T1 from "H" to "L", Through current is reduced.
[0037]
Further, when the current drive capability is increased by increasing the W / L size of the PMOS transistor M2 and the NMOS transistor M3, the drive current for turning off the transistors M1 and M0 increases, so that the drive current after switching the input signal T1 is increased. The time until the signal at the output terminal (OUT terminal) of the first and second signal detection circuits 4 and 5 switches (≒ delay time of the output buffer circuit) is shortened, and the current driving capability of the PMOS transistor M2 and the NMOS transistor M3 is reduced. When the signal is reduced, the time from when the input signal T1 switches to when the signals at the output terminals of the first and second signal detection circuits 4 and 5 switch is lengthened. Further, when the current drive capability of the first and second logic circuits 13 and 14 is increased, the drive current for turning on the transistors M1 and M0 increases, so that the slew rate of the output terminal T2 increases and the first and second logic circuits 13 and 14 increase. When the current driving capability of the second logic circuits 13 and 14 is reduced, the slew rate of the output terminal T2 decreases.
[0038]
As described above, according to the output buffer circuit of the present embodiment, the through current can be reduced, and the delay time and the slew rate of the output signal can be easily set individually.
[0039]
FIG. 2 is a block diagram showing a second embodiment. This embodiment is an embodiment corresponding to the first and second aspects of the present invention, and corresponds to the first embodiment shown in FIG. Portions corresponding to the form are denoted by the same reference numerals. In this embodiment, as shown in FIG. 2, the first and second signal detection circuits 4 and 5 are constituted by inverter circuits 21 and 22, respectively.
[0040]
In the output buffer circuit in which the first and second signal detection circuits are constituted by the inverter circuits 21 and 22 as described above, when the voltage at the gate terminal of the PMOS transistor M1 is smaller than the threshold voltage arbitrarily set in the inverter circuit 21 The OUT terminal of the inverter circuit 21 outputs "H", and when it is larger than the threshold voltage, the OUT terminal of the inverter circuit 21 outputs "L". On the other hand, when the voltage of the gate terminal of the NMOS transistor M0 is smaller than the threshold voltage arbitrarily set in the inverter circuit 22, the OUT terminal of the inverter circuit 22 outputs "H". The OUT terminal outputs "L".
[0041]
As described above, according to the present embodiment, the first and second signal detection circuits can be configured by simple inverter circuits, and can have equivalent functions.
[0042]
FIG. 3 is a block diagram showing a third embodiment. This embodiment is an embodiment corresponding to the inventions according to claims 1, 2 and 3, and corresponds to the third embodiment shown in FIG. Portions corresponding to those of the first embodiment are denoted by the same reference numerals. In this embodiment, as shown in FIG. 3, the first signal detection circuit 4 is constituted by a series-connected PMOS transistor M4 and a resistor R2, and the second signal detection circuit 5 is similarly connected by a series-connected NMOS transistor. M5 and a resistor R3.
[0043]
In the output buffer circuit in which the first and second signal detection circuits 4 and 5 are configured as described above, when the source / gate voltage of the PMOS transistor M1 is sufficiently higher than the threshold voltage of the PMOS transistor M4, the current flows through the resistor R2. Is supplied and the OUT terminal of the first signal detection circuit 4 outputs “H”. When the OUT terminal is sufficiently smaller than the threshold voltage, the current flowing through the resistor R2 is cut off and the OUT terminal of the first signal detection circuit 4 Outputs “L”. On the other hand, when the gate-source voltage of the NMOS transistor M0 is sufficiently higher than the threshold voltage of the NMOS transistor M5, a current is supplied to the resistor R3, and the OUT terminal of the second signal detection circuit 5 outputs "L", When the voltage is sufficiently lower than the voltage, the current flowing through the resistor R3 is cut off, and the OUT terminal of the second signal detection circuit 5 outputs "H".
[0044]
Here, the PMOS transistor M4 is controlled so that the difference between the threshold voltage of the PMOS transistor M1 and the source-gate voltage of the PMOS transistor M4 when the logic level of the signal at the OUT terminal of the first signal detection circuit 4 switches is reduced. And the element size of the resistor R2, the difference between the threshold voltage of the NMOS transistor M0 and the gate-source voltage of the NMOS transistor M5 when the logic level of the signal at the OUT terminal of the second signal detection circuit 5 switches is small. By setting the element sizes of the NMOS transistor M5 and the resistor R3, the timing at which the output signals of the first signal detection circuit 4 and the second signal detection circuit 5 are switched is determined by the PMOS transistor M1 and the NMOS transistor M0. ON-OFF timing can be approached Because, it is possible to suppress the minute through current.
[0045]
Further, when the PMOS transistor M1 and the PMOS transistor M4 and the NMOS transistor M0 and the NMOS transistor M5 are transistors having the same structure arranged on the same integrated circuit board, respectively, the PMOS transistor M1 and the NMOS transistor M1 may be changed due to a temperature change or manufacturing variation. Even if the characteristics of the NMOS transistor M0 fluctuate, similar fluctuations in the characteristics also occur in the PMOS transistor M4 and the NMOS transistor M5, so that the influence of the fluctuation in the characteristics on the through current can be reduced.
[0046]
For example, consider the case where the signal at the input terminal T1 switches from "H" to "L" in a state where the temperature rises and the source-gate voltage at which the PMOS transistor M1 is turned on greatly decreases. If the detection potential of the detection circuit 4 does not fluctuate, the output signal of the first signal detection circuit 4 switches from "H" to "L" before the current driving capability of the PMOS transistor M1 is sufficiently reduced, and the NMOS transistor The current driving capability of the PMOS transistor M1 when M0 is turned on increases, and the through current increases. However, the source-gate voltage at which the PMOS transistor M4 is turned on is the same as the source-gate voltage at which the PMOS transistor M1 is turned on. When the voltage decreases, the detection potential of the first signal detection circuit 4 increases, and the output signal of the first signal detection circuit 4 correspondingly increases. Is switched from "H" to "L", the current driving capability of the PMOS transistor M1 is reduced, so that the influence on the current driving capability of the PMOS transistor M1 when the NMOS transistor M0 is turned on is reduced, and thus the through current is reduced. Influence is also reduced.
[0047]
As described above, according to the output buffer circuit of the present embodiment, the through current at the time of switching the input signal is suppressed to a very small value, and the influence of the change in the element characteristics due to the temperature change, manufacturing variation, and the like on the through current is reduced. be able to.
[0048]
FIG. 4 is a block diagram showing a fourth embodiment. This embodiment is an embodiment corresponding to the inventions according to claims 1, 2 and 4, and the fourth embodiment shown in FIG. Portions corresponding to those of the first embodiment are denoted by the same reference numerals. In this embodiment, as shown in FIG. 4, the first signal detection circuit 4 is composed of a serially connected PMOS transistor M6, a PMOS transistor M4 and a resistor R2, and the second signal detection circuit 5 is similarly connected in series. , An NMOS transistor M7, an NMOS transistor M5, and a resistor R3. The gates of the PMOS transistors M4 and M5 of the first and second signal detection circuits 4 and 5 are respectively connected to the gate of the PMOS transistor M1 and the NMOS transistor M0. , And the gate of the PMOS transistor M6 and the gate of the NMOS transistor M7 are commonly connected to the input terminal (IN terminal of the control circuit 3).
[0049]
In the output buffer circuit in which the first and second signal detection circuits 4 and 5 are configured as described above, when the signal of the input terminal T1 is "H", the second signal detection circuit 5 is connected to the NMOS transistor M7. The source-drain becomes low impedance, and the same operation as the short-circuit between the source and drain of the NMOS transistor M7 is performed. The first signal detecting circuit 4 becomes high impedance between the source and drain of the PMOS transistor M6. , The current supplied to the PMOS transistor M4 and the resistor R2 is cut off, and the current consumption is reduced. On the other hand, at this time, since the OUT2 terminal of the control circuit 3 outputs “L” regardless of the signal of the OUT terminal of the first signal detection circuit 4, the operation of the first signal detection circuit 4 Does not affect operation.
[0050]
When the signal at the input terminal T1 is "L", the first signal detection circuit 4 determines that the source-drain between the PMOS transistor M6 has a low impedance and the source-drain between the PMOS transistor M6 is short-circuited. With the same operation, the second signal detection circuit 5 has a high impedance between the source and the drain of the NMOS transistor M7, cuts off the current supplied to the NMOS transistor M5 and the resistor R3, and reduces current consumption. On the other hand, at this time, since the OUT1 terminal of the control circuit 3 outputs “H” regardless of the signal of the OUT terminal of the second signal detection circuit 5, the operation of the second signal detection circuit 5 is controlled by the control circuit I21. Does not affect operation.
[0051]
As described above, according to the output buffer circuit according to the present embodiment, it is possible to reduce the current consumption of the signal detection circuit while obtaining the effect of the output buffer circuit according to the third embodiment.
[0052]
【The invention's effect】
As described above, according to the first aspect of the present invention, when the logic level of the signal input to the input terminal of the output buffer circuit is inverted, the PMOS transistor and the NMOS transistor constituting the final output stage are switched. The transistor in the OFF state is switched to the ON state after the current driving capability of the other transistor is reduced, so that the through current can be reduced. Further, since the driving capability for driving the transistor at the output stage of the output buffer circuit ON and the driving capability for OFF driving can be individually set, the delay time and the slew rate of the output signal can be easily set individually. Can be. According to the second aspect of the present invention, the first and second signal detection circuits of the output buffer circuit can be easily constituted by a simple inverter circuit. According to the third aspect of the present invention, the through current can be suppressed to a very small value, and the influence on the through current of a change in element characteristics due to a temperature change or manufacturing variation can be reduced. According to the invention of claim 4, it is possible to reduce the current consumption of the first and second signal detection circuits while obtaining the effect of the invention of claim 3.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of an output buffer circuit according to the present invention.
FIG. 2 is a block diagram showing a second embodiment of the present invention.
FIG. 3 is a block diagram showing a third embodiment of the present invention.
FIG. 4 is a block diagram showing a fourth embodiment of the present invention.
FIG. 5 is a block diagram illustrating a configuration example of a conventional output buffer circuit.
[Explanation of symbols]
1 constant voltage source
2 Ground
3 Control circuit
4. First signal detection circuit
5. Second signal detection circuit
6. First transfer gate circuit
7. Second transfer gate circuit
8 Inverter circuit
9 NOR circuit
10 OR circuit
11 NAND circuit
12 AND circuit
13 First logic circuit
14 Second logic circuit
21,22 Inverter circuit
M0, M3, M5, M7 NMOS transistor
M1, M2, M4, M6 PMOS transistors
