JP2004266064A

JP2004266064A - Semiconductor device and manufacturing method therefor

Info

Publication number: JP2004266064A
Application number: JP2003053999A
Authority: JP
Inventors: Hiroyuki Shimada; 浩行島田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-28
Filing date: 2003-02-28
Publication date: 2004-09-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which a threshold can satisfactorily be adjusted when a material in a silicon mid gap is adopted for the gate electrode. <P>SOLUTION: The semiconductor device is formed on an SOI substrate 4 having a support substrate 1, an insulating film 2 formed on the support substrate 1, and a single crystal Si layer 3 formed on the insulating film. The device is provided with epitaxial layers 5 formed on the single crystal Si layer and are composed of Si<SB>x</SB>Ge<SB>1-x</SB>, gate insulating films 6 formed on the epitaxial layers 5, gate electrodes 11a and 11b which are formed on the gate insulating films 6 and have metal layers or conductive metal compound layers, and diffusion layers 16 to 19 of source/drain regions which are formed below both sides of the gate electrodes and formed in the epitaxial layers. Channel regions are formed in the epitaxial layers below the gate electrodes. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、シリコンのミッドギャップにある材料をゲート電極に採用した場合にしきい値の調整を良好に行うことができる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
現在の半導体集積回路に用いられる絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）では、そのゲート電極として、低抵抗化のために不純物を高濃度でドープした多結晶シリコン層が用いられることが多い。具体的なＣＭＯＳ回路（ＣｏｍｐｌｉｍｅｎｔａｒｙＭＯＳＦＥＴ回路）に用いられる半導体プロセスにおいて、特性バランスをとるために、ゲート電極材料としては、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）にはＮ型多結晶シリコンが、ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）にはＰ型多結晶シリコンが採用されている。また、ゲート電極は、さらなる低抵抗化を目的として、前記ゲート電極の上層に高融点金属シリサイド層を有する構造を採るのが一般的である。
【０００３】
しかしながら、ゲート電極を構成する単結晶シリコン層は不純物を高濃度でドープしているにもかかわらず、空乏化を起こしてしまうことが知られている。空乏化が発生してしまうと、ゲート電極と直列に容量が挿入されていることと等価になり、チャネルにかかる実効的に電界が低下してしまう。その結果、ＭＯＳＦＥＴの電流駆動能力が低下する。
【０００４】
これらの問題点を解決するために、低抵抗でゲート空乏化を起こさず、かつ様々な仕事関数を持つゲート電極材料が提案されている。仕事関数がシリコンのバンドギャップの中央にあるミッドギャップ材料をゲート電極に採用することによって完全空乏化ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）−ＣＭＯＳデバイスを構成すると、しきい値電圧を対称な値に制御できることが知られている。このため、非特許文献１では、仕事関数値が中央に比較的近い窒化チタン等をゲート電極材料として用いることが提案されている。
【０００５】
【非特許文献１】
Ｊｅｏｎｇ−ＭｏＨｗａｎｇ（ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ１９９２年、３４５頁）
【０００６】
【発明が解決しようとする課題】
しかしながら、実際には仕事関数が正確にシリコンのミッドギャップにある材料をゲート電極材料として用いることは困難である。さらに、ＭＯＳ構造中における固定電荷等の存在により、トランジスタのしきい値電圧は容易に変動してしまう。従って、シリコンのミッドギャップにある材料をゲート電極に採用した完全空乏型ＳＯＩデバイスを実用化するためには、どうしても微妙に仕事関数値を制御してしきい値を調整しなければならないという問題があった。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、シリコンのミッドギャップにある材料をゲート電極に採用した場合にしきい値の調整を良好に行うことができる半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、半導体基板上に形成されたＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される。
尚、前記金属層又は導電性のある金属化合物層を有するゲート電極は、少なくとも前記ゲート絶縁膜に接する一つの金属層又は導電性のある金属化合物層を有するゲート電極であれば単層構造でも複数層構造でも良いことを意味し、以下も同様である。
【０００９】
本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板に形成された半導体装置であって、
前記単結晶Ｓｉ層上に形成されたＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される。
【００１０】
また、本発明に係る半導体装置において、前記ゲート電極は、第１の窒化タンタル層と、該第１の窒化タンタル層上に形成された体心立法格子相のタンタル層と、該タンタル層上に形成された第２の窒化タンタル層と、から形成されていることも可能である。
【００１１】
本発明に係る半導体装置は、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置であって、
半導体基板上に形成されたＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第１のゲート電極と、
前記第１のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第１ソース領域の拡散層と、
前記第１のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第１ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第２のゲート電極と、
前記第２のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第２ソース領域の拡散層と、
前記第２のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第２ドレイン領域の拡散層と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【００１２】
上記半導体装置によれば、Ｎチャネル絶縁ゲート電界効果トランジスタ及びＰチャネル絶縁ゲート電界効果トランジスタそれぞれのチャネル領域を、ＳｉとＧｅの混合した材料であるＳｉ_ｘＧｅ_{（１−ｘ）}からなるエピタキシャル層により形成し、Ｇｅの含有率を調整する。このことにより、半導体層のバンドギャップが変調され、絶縁ゲート電界効果トランジスタのしきい値を調整することができる。つまり、微妙に仕事関数を制御してしきい値を調整することができる。従って、シリコンのミッドギャップにあるもしくは近い材料をゲート電極に採用した場合にしきい値の調整を良好に行うことが可能となる。
【００１３】
本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板に形成され、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置であって、
前期単結晶Ｓｉ層上に形成されたＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第１のゲート電極と、
前記第１のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第１ソース領域の拡散層と、
前記第１のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第１ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第２のゲート電極と、
前記第２のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第２ソース領域の拡散層と、
前記第２のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第２ドレイン領域の拡散層と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【００１４】
また、本発明に係る半導体装置において、前記第１のゲート電極及び前記第２のゲート電極それぞれは、第１の窒化タンタル層と、該第１の窒化タンタル層上に形成された体心立法格子相のタンタル層と、該タンタル層上に形成された第２の窒化タンタル層と、から同時に形成されていることも可能である。
【００１５】
また、本発明に係る半導体装置において、前記Ｓｉ_ｘＧｅ_１−ｘからなるエピタキシャル層のＧｅの含有率は、ｘが０．３より大きく１より小さい値となるものであることが好ましい。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板上にＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する。
【００１７】
本発明に係る半導体装置の製造方法は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層上にＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する。
【００１８】
また、本発明に係る半導体装置の製造方法において、前記ゲート電極を形成する工程は、第１の窒化タンタル層を形成し、該第１の窒化タンタル層上に体心立法格子相のタンタル層を形成し、該タンタル層上に第２の窒化タンタル層を形成した後、第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層をパターニングすることにより、前記ゲート絶縁膜上に第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層の積層構造からなるゲート電極を形成する工程であることも可能である。
【００１９】
本発明に係る半導体装置の製造方法は、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板上にＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第１のソース領域の拡散層、第１のドレイン領域の拡散層、第２のソース領域の拡散層及び第２のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【００２０】
本発明に係る半導体装置の製造方法は、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法であって、
支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前期単結晶Ｓｉ層上にＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第１のソース領域の拡散層、第１のドレイン領域の拡散層、第２のソース領域の拡散層及び第２のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される。
【００２１】
また、本発明に係る半導体装置の製造方法において、前記金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程は、第１の窒化タンタル層を形成し、該第１の窒化タンタル層上に体心立法格子相のタンタル層を形成し、該タンタル層上に第２の窒化タンタル層を形成した後、第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層をパターニングすることにより、前記ゲート絶縁膜上に第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層の積層構造からなる第１のゲート電極及び第２のゲート電極を同時に形成する工程であることも可能である。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施の形態による半導体装置を示す断面図である。この半導体装置は、完全空乏型ＳＯＩデバイスとしてのＣＭＯＳ型の半導体装置であって、Ｎチャネル絶縁ゲート電界効果トランジスタ（ＮＭＯＳＦＥＴ）１３と、Ｐチャネル絶縁ゲート電界効果トランジスタ（ＰＭＯＳＦＥＴ）１４とを有する。ＮＭＯＳＦＥＴ１３及びＰＭＯＳＦＥＴ１４はＳＯＩ基板４に形成されている。
【００２３】
ＳＯＩ基板４は、単結晶シリコンからなる支持基板１と、この支持基板１上に形成された埋め込み酸化膜（ＢＯＸ層、絶縁膜）２と、この埋め込み酸化膜２上に形成された単結晶Ｓｉ層３と、から構成されている。
【００２４】
単結晶Ｓｉ層３には素子分離酸化膜（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）７が形成されている。また、単結晶Ｓｉ層３の表面上にはＳｉ_０．７Ｇｅ_０．３からなるエピタキシャル層５が形成されており、このエピタキシャル層５は最終的にはチャネル領域を形成するものとなる。
なお、本実施の形態では、Ｓｉ_０．７Ｇｅ_０．３からなるエピタキシャル層５を用いているが、このようなＧｅの含有率は好ましいものではあるけれどこれに限定されるものではなく、Ｓｉ_ｘＧｅ_１−ｘからなるエピタキシャル層を用いることも可能である。この場合、ｘは０．３より大きく１より小さい値であれば、適宜適切な値に変更することが好ましい。
【００２５】
エピタキシャル層５の上にはゲート絶縁膜６が形成されており、このゲート絶縁膜６上には第１及び第２のゲート電極１１ａ，１１ｂが形成されている。第１及び第２のゲート電極１１ａ，１１ｂは、窒化タンタル層８、体心立法格子相のタンタル層９及びキャップ層１０が下から順に積層された積層構造を有している。なお、本実施の形態では、ゲート電極を３層構造としているが、少なくともゲート絶縁膜に接する一つの金属層又は導電性のある金属化合物層を有するゲート電極であれば、他の材料層からなる単層構造でも複数層構造でも良い。
【００２６】
また、第１及び第２のゲート電極１１ａ，１１ｂそれぞれの側壁にはサイドウォール１２が形成されており、このサイドウォール下のＳｉ_０．７Ｇｅ_０．３エピタキシャル層５及び単結晶Ｓｉ層３には低濃度不純物拡散層１５が形成されている。また、Ｓｉ_０．７Ｇｅ_０．３エピタキシャル層５及び単結晶Ｓｉ層３には低濃度不純物拡散層１５に隣接してソース／ドレイン領域の拡散層１６〜１９が形成されている。
【００２７】
上記実施の形態による半導体装置によれば、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴそれぞれのチャネル領域を、ＳｉとＧｅの混合した材料であるＳｉ_ｘＧｅ_{（１−ｘ）}からなるエピタキシャル層により形成し、ｘが０．３より大きく１より小さい範囲でＧｅの含有率を調整する。これにより、それぞれのＭＯＳＦＥＴのしきい値電圧を変動させることができる。つまり、微妙に仕事関数を制御してしきい値を調整することができる。従って、シリコンのミッドギャップにある材料をゲート電極に採用した場合にも、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴでしきい値を完全に対称に設定することが可能となり、その結果、駆動能力の高いＣＭＯＳ型の半導体装置を作製することが可能となる。
【００２８】
上記のＧｅの含有率を調整することにより、それぞれのＭＯＳＦＥＴのしきい値電圧を変動させることができる理由は次の通りである。Ｓｉの伝導帯のエネルギー準位は４．０５ｅＶであり、Ｓｉの価電子帯は５．１５ｅＶ程度である。ところが、Ｇｅの伝導帯は４．０ｅＶであり、Ｇｅの価電子帯は４．６６ｅＶ程度である。そのため、Ｓｉ_ｘＧｅ_{（１−ｘ）}からなるエピタキシャル層をチャネル領域とし、このチャネル領域におけるＧｅの含有率を適切な値に制御することにより、半導体層のバンドギャップが変調され、ＭＯＳＦＥＴのしきい値電圧を変動させることが可能となる。
【００２９】
図２乃至図４は、図１に示す半導体装置を製造する方法であって製造工程を順に示す断面図である。
まず、図２（Ａ）に示すように、ＳＯＩ基板４を準備する。このＳＯＩ基板４は、単結晶シリコンからなる支持基板１と、この支持基板１上に形成された膜厚が１００ｎｍの埋め込み酸化膜（ＢＯＸ層）２と、埋め込み酸化膜２上に形成された膜厚が３０ｎｍの単結晶Ｓｉ層３と、から構成されている。なお、ＳＯＩ基板４は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄｏｘｙｇｅｎ）などにより製造することも可能である。
【００３０】
次いで、単結晶Ｓｉ層３の上に図示せぬシリコン窒化膜をＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）法により形成する。次いで、このシリコン窒化膜をパターニングすることにより、単結晶Ｓｉ層３上にはシリコン窒化膜からなるマスクパターンが形成される。次いで、このマスクパターンをマスクとして単結晶Ｓｉ層３を選択的にエッチングすることにより、単結晶Ｓｉ層３にはトレンチ３ａ〜３ｃが形成される。
【００３１】
次に、トレンチ内及びマスクパターン上にＣＶＤ法で酸化膜を堆積する。次いで、酸化膜及びマスクパターンをＣＭＰにより研磨する。これにより、トレンチ内に酸化膜が埋め込まれ、ＢＯＸ層２上の素子分離領域には酸化膜からなる素子分離酸化膜７が形成される。
【００３２】
この後、図２（Ｂ）に示すように、単結晶Ｓｉ層３の表面に選択エピタキシャル成長法によりＳｉ_０．７Ｇｅ_０．３からなるエピタキシャル層５を例えば１０ｎｍ程度形成する。このエピタキシャル層５は最終的にはチャネル領域を形成するものとなる。
【００３３】
次いで、このエピタキシャル層５の上に選択エピタキシャル成長法によりシリコン層を形成し、このシリコン層を窒素雰囲気で窒化することにより、エピタキシャル層５上にはシリコン窒化膜（Ｓｉ_３Ｎ_４膜）からなるゲート絶縁膜６が形成される。なお、本実施の形態では、ゲート絶縁膜６としてシリコン窒化膜を用いているが、シリコン酸化膜、シリコン窒化酸化膜又はシリコン窒化膜、シリコン酸化膜及びシリコン窒化酸化膜のうち複数の膜を積層したものをゲート絶縁膜として用いることも可能である。
【００３４】
次に、図３（Ｃ）に示すように、このゲート絶縁膜６及び素子分離酸化膜７の上に、キセノンガスを用いたスパッタリング法により窒化タンタル層８、体心立法格子相のタンタル層９、キャップ層１０を順次成膜する。
【００３５】
なお、窒化タンタル層８は、導電性及びしきい値特性などの点を考慮すると、ＴａＮ_ｘで表され、窒素とタンタルの組成比（ｘ）が０．２５〜１．０であることが望ましい。また、キャップ層１０は、ＴａＮ_ｘ、ＴａＳｉ_ｘＮ_ｙ、ＴｉＮ_ｘ、ＴｉＡｌ_ｘＮ_ｙ、Ｓｉ及び遷移金属のシリサイドなどから選択される少なくとも１種からなる材質によって形成することができる。その中でも、洗浄薬品（酸、アルカリ）に非常に強い窒化タンタル（ＴａＮ_ｘ）が好ましい。本実施の形態においては、キャップ層１０として、窒化タンタル層を用いる。キャップ層６ａは、ゲート電極のエッチング後のプロセスでタンタル層９の酸化を防ぐキャップとしての機能を有する。
【００３６】
また、スパッタリングにおいては、通常用いられるアルゴンの代わりに、より質量の大きいキセノンを用いることにより、下地のゲート絶縁膜６並びにエピタキシャル層５に欠陥あるいはダメージを与えることなく、成膜中の層の表面にのみエネルギーを与えることが可能となる。すなわち、アルゴンの原子半径は０．１８８ｎｍであるのに対し、キセノンの原子半径は０．２１７ｎｍと大きく、層の中に進入しにくく、層の表面にのみ効率良くエネルギーを与えることができる。そして、アルゴンの原子量は３９．９５であり、キセノンの原子量は１３１．３であり、キセノンはアルゴンに比べて原子量が大きい。そのため、キセノンは、アルゴンに比べて、層へのエネルギー及び運動量の伝達効率が低く、欠陥やダメージを作りにくいといえる。したがって、キセノンはアルゴンに比べ、ゲート絶縁膜６に欠陥やダメージを与えないで、窒化タンタル層８、タンタル層９、キャップ層１０を形成することができる。この傾向は、クリプトンについてもいえる。
【００３７】
また、本実施の形態においては、上述した成膜方法を採用することで、低抵抗な体心立法格子相のタンタル層９が、窒化タンタル層８上に格子整合によってヘテロエピタキシー成長で形成できることが確認された。体心立法格子相のタンタルは、βタンタルに比べて抵抗が低く、電極材料に適している。具体的には、体心立法格子相のタンタルは、βタンタルに比べて１／１０程度まで抵抗を小さくできる。
【００３８】
さらに、窒化タンタル層８、体心立法格子相のタンタル層９及びキャップ層１０は、大気にさらされることなく、連続的に形成されることが好ましい。成膜の途中で、層を大気にさらすと、水分の付着や層表面への酸化物形成が発生し、好ましくない。
【００３９】
この後、図３（Ｄ）に示すように、キャップ層１０の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、キャップ層１０上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてキャップ層１０、タンタル層９及び窒化タンタル層８をドライエッチングにてパターニングすることにより、ゲート絶縁膜６上には第１のゲート電極１１ａ及び第２のゲート電極１１ｂが同時に形成される。即ち、第１及び第２のゲート電極１１ａ，１１ｂそれぞれは、窒化タンタル層８、体心立法格子相のタンタル層９及びキャップ層１０の積層構造を有する。
【００４０】
前記パターニングの工程において２段階のエッチングを連続して行う。
まず、１段階目のエッチングとして、ＮＦ_３とフルオロカーボン（ＣＦ_４又はＣ_２Ｆ_６）とを含むガスを用いて反応性イオンエッチングを行う。エッチング条件の一例として、ＮＦ_３とＣＦ_４との流量（ｓｃｃｍ）の比（ＣＦ_４／ＮＦ_３）が３０／７０、圧力４ｍＴｏｒｒ、基板温度５０℃、ＲＦバイアス８５ｍＷ／ｃｍ^２を採用できる。このときのタンタルのエッチングレートは、１００ｎｍ／分程度である。この１段階目のエッチングで、キャップ層１０とタンタル層９の大部分（厚さの７０〜８０％程度）をエッチング加工する。このようにタンタルに対するエッチングレートが他のガスに比べて大きいフルオロカーボンと結晶面依存性が小さいＮＦ_３とを用いてタンタル層９をエッチングすることで、エッチングにかかる時間を短縮できる。
【００４１】
次いで、２段階目のエッチングとして、塩素を含む物質とＮＦ_３とを含むガスを用いて反応性イオンエッチングを行う。この２段階目のエッチングでは、塩素を含む物質とＮＦ_３との合計に対するＮＦ_３の流量比（ＮＦ_３／塩素を含む物質＋ＮＦ_３）は、１〜３０％、好ましくは５〜２０％である。尚、塩素を含む物質としては、ＳｉＣｌ_４、Ｃｌ_２及びＢＣｌ_３から選択される少なくとも１種を選択することができる。エッチング条件の一例として、ＳｉＣｌ_４とＮＦ_３との混合ガスに対するＮＦ_３の流量比が１０％、圧力９ｍＴｏｒｒ、基板温度５０℃、ＲＦバイアス５５ｍＷ／ｃｍ^２を採用できる。このときのタンタルのエッチングレートは、４０ｎｍ／分程度である。
【００４２】
２段階目のエッチングでは、タンタル層９及び窒化タンタル層８を良好にエッチングできる。これは、以下のような理由によると推測される。ＮＦ_３の窒素が金属層の側面において窒化物を形成することにより、かかる窒化物が側面の保護膜として機能し、金属層の側面を垂直にエッチングすることができる。また、ＮＦ_３は、タンタルに対する結晶面依存性が少なく、どの結晶面でもほぼ均一のレートでエッチングできる。
【００４３】
この後、図４（Ｅ）に示すように、第１及び第２のゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＰＭＯＳＦＥＴ１４を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン及びＮＭＯＳＦＥＴのゲート電極１１ａをマスクとしてＳｉ_０．７Ｇｅ_０．３エピタキシャル層５及び単結晶Ｓｉ層３のＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）領域に自己整合的に砒素イオンをイオン注入する。
【００４４】
次いで、前記レジストパターンを剥離した後、第１及び第２のゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＮＭＯＳＦＥＴ１３を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン及びＰＭＯＳＦＥＴのゲート電極１１ｂをマスクとしてＳｉ_０．７Ｇｅ_０．３エピタキシャル層５及び単結晶Ｓｉ層３のＬＤＤ領域に自己整合的にホウ素イオン又は二フッ化ホウ素イオンをイオン注入する。
【００４５】
次に、第１及び第２のゲート電極を含む全面上にＣＶＤ法によりシリコン窒化膜を堆積し、このシリコン窒化膜を全面エッチングすることにより、第１及び第２のゲート電極１１ａ，１１ｂそれぞれの側壁にはシリコン窒化膜からなるサイドウォール１２が形成される。次いで、第１及び第２のゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＰＭＯＳＦＥＴ１４を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン、ＮＭＯＳＦＥＴのゲート電極１１ａ及びサイドウォール１２をマスクとしてＳｉ_０．７Ｇｅ_０．３エピタキシャル層５及び単結晶Ｓｉ層３のソース／ドレイン領域に自己整合に砒素イオンをイオン注入する。
【００４６】
次いで、前記レジストパターンを剥離した後、第１及び第２のゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＮＭＯＳＦＥＴ１３を形成する領域上にはレジストパターンが形成される。次いで、このレジストパターン、ＰＭＯＳＦＥＴのゲート電極１１ｂ及びサイドウォール１２をマスクとしてＳｉ_０．７Ｇｅ_０．３エピタキシャル層５及び単結晶Ｓｉ層３のソース／ドレイン領域に自己整合的にホウ素イオン又は二フッ化ホウ素イオンをイオン注入する。次いで、前記レジストパターンを剥離する。
【００４７】
次に、Ｓｉ_０．７Ｇｅ_０．３エピタキシャル層５及び単結晶Ｓｉ層３に熱処理を施すことにより、該エピタキシャル層５及び該単結晶Ｓｉ層３には低濃度不純物拡散層１５及びソース／ドレイン領域の拡散層１６〜１９が形成される。
【００４８】
この後、図４（Ｆ）に示すように、第１及び第２のゲート電極を含む全面上にＣＶＤ法によりシリコン酸化膜などからなる層間絶縁膜２０を形成する。次いで、この層間絶縁膜２０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜２０には第１〜第６のコンタクトホールが形成２０ａ〜２０ｆされる。第１及び第３のコンタクトホール２０ａ，２０ｃはＮＭＯＳＦＥＴ１３のソース／ドレイン領域上に位置し、第２のコンタクトホール２０ｂはＮＭＯＳＦＥＴ１３のゲート電極１１ａ上に位置する。第４及び第６のコンタクトホール２０ｄ，２０ｆはＰＭＯＳＦＥＴ１４のソース／ドレイン領域上に位置し、第５のコンタクトホール２０ｅはＰＭＯＳＦＥＴ１４のゲート電極１１ｂ上に位置する。
【００４９】
次に、第１〜第６のコンタクトホール内及び層間絶縁膜２０上にバリアメタル膜（図示せず）をスパッタリングにより形成する。次いで、第１〜第６のコンタクトホール内及びバリアメタル膜上に高融点金属である例えばＷ膜をスパッタリングにより堆積する。次いで、層間絶縁膜２０上に存在するＷ膜及びバリアメタル膜をＣＭＰ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｉｎｇ）により研磨する。これにより、第１〜第６のコンタクトホール内にはＷ膜が埋め込まれＷプラグ２１ａ〜２１ｆが形成される。
【００５０】
次いで、Ｗプラグ２１ａ〜２１ｆ及び層間絶縁膜２０の上にバリアメタル膜（図示せず）をスパッタリングにより形成する。このバリアメタル膜は、例えばＴｉ膜とその上に形成されたＴｉＮ膜から構成されている。
次いで、このバリアメタル膜上にＡｌ合金膜をスパッタリングにより堆積し、このＡｌ合金膜及びバリアメタル膜をパターニングすることにより、Ｗプラグ及び層間絶縁膜の上にはＡｌ合金配線２２ａ〜２２ｅが形成される。
【００５１】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、ソース／ドレイン領域の拡散層１６〜１９の上に金属シリサイド膜を形成することも可能である。この金属シリサイド膜としては、例えばＴｉシリサイド膜、Ｃｏシリサイド膜、Ｎｉシリサイド膜などを用いることができる。
【００５２】
また、上記実施の形態では、本発明をＳＯＩ基板に適用しているが、これに限定されるものではなく、本発明をシリコン基板などの半導体基板に適用することも可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置を示す断面図。
【図２】図１に示す半導体装置を製造する方法を示す断面図。
【図３】図１に示す半導体装置を製造する方法を示す断面図。
【図４】図１に示す半導体装置を製造する方法を示す断面図。
【符号の説明】
１…支持基板、２…埋め込み酸化膜（ＢＯＸ層）、３…単結晶Ｓｉ層、４…ＳＯＩ基板、５…Ｓｉ_ｘＧｅ_{（１−ｘ）}からなるエピタキシャル層、６…ゲート絶縁膜、７…素子分離酸化膜、８…窒化タンタル層、９…タンタル層、１０…キャップ層、１１ａ…第１のゲート電極、１１ｂ…第２のゲート電極、１２…サイドウォール、１３…Ｎチャネル絶縁ゲート電界効果トランジスタ、１４…Ｐチャネル絶縁ゲート電界効果トランジスタ、１５…低濃度不純物拡散層、１６〜１９…ソース／ドレイン領域の拡散層、２０…層間絶縁膜、２０ａ〜２０ｆ…第１〜第６のコンタクトホール、２１ａ〜２１ｆ…Ｗプラグ、２２ａ〜２２ｅ…Ａｌ合金配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same capable of favorably adjusting a threshold value when a material in a silicon mid gap is used for a gate electrode.
[0002]
[Prior art]
In an insulated gate field effect transistor (MISFET) used in a current semiconductor integrated circuit, a polycrystalline silicon layer doped with a high concentration of impurities is often used as a gate electrode for lowering the resistance. In a semiconductor process used for a specific CMOS circuit (Complementary MOSFET circuit), in order to balance characteristics, an N-channel MOSFET (NMOSFET) is made of N-type polycrystalline silicon, and a P-channel MOSFET (PMOSFET) is used as a gate electrode material. ) Employs P-type polycrystalline silicon. The gate electrode generally has a structure having a refractory metal silicide layer above the gate electrode for the purpose of further lowering the resistance.
[0003]
However, it is known that the single-crystal silicon layer forming the gate electrode is depleted even though the impurity is doped at a high concentration. If depletion occurs, this is equivalent to the insertion of a capacitor in series with the gate electrode, and the electric field applied to the channel is effectively reduced. As a result, the current driving capability of the MOSFET decreases.
[0004]
In order to solve these problems, gate electrode materials having low resistance, not causing gate depletion, and having various work functions have been proposed. When a fully depleted SOI (Silicon On Insulator) -CMOS device is constructed by employing a midgap material having a work function at the center of the band gap of silicon for a gate electrode, the threshold voltage can be controlled to a symmetric value. Are known. For this reason, Non-Patent Document 1 proposes using titanium nitride or the like having a work function value relatively close to the center as a gate electrode material.
[0005]
[Non-patent document 1]
Jeong-Mo Hwang (IEDM Technical Digest 1992, p. 345)
[0006]
[Problems to be solved by the invention]
However, in practice, it is difficult to use a material whose work function is exactly in the mid gap of silicon as a gate electrode material. Further, the threshold voltage of the transistor easily changes due to the presence of fixed charges and the like in the MOS structure. Therefore, in order to put into practical use a fully depleted SOI device in which a material in the mid gap of silicon is used for the gate electrode, there is a problem that the threshold value must be adjusted by delicately controlling the work function value. there were.
[0007]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described circumstances, and has as its object to provide a semiconductor device capable of well adjusting a threshold value when a material in a silicon mid gap is used for a gate electrode. And a method for manufacturing the same.
[0008]
[Means for Solving the Problems]
To solve the above problems, a semiconductor device according to the present invention, an epitaxial layer made of Si _x _Ge 1-x formed on a semiconductor substrate,
A gate insulating film formed on the epitaxial layer,
A gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film,
A diffusion layer of a source region formed under one side of the gate electrode and formed in the epitaxial layer;
A diffusion layer formed under the other side of the gate electrode and formed as a drain region in the epitaxial layer;
With
A channel region is formed in the epitaxial layer below the gate electrode.
The gate electrode having the metal layer or the conductive metal compound layer may have a single-layer structure as long as it has at least one metal layer in contact with the gate insulating film or a gate electrode having a conductive metal compound layer. It means that a layer structure may be used, and the same applies to the following.
[0009]
A semiconductor device according to the present invention is a semiconductor device formed on an SOI substrate including a support substrate, an insulating film formed on the support substrate, and a single-crystal Si layer formed on the insulating film. hand,
Wherein an epitaxial layer made of _Si x _{Ge 1-x} formed on a single crystal Si layer,
A gate insulating film formed on the epitaxial layer,
A gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film,
A diffusion layer of a source region formed under one side of the gate electrode and formed in the epitaxial layer;
A diffusion layer formed under the other side of the gate electrode and formed as a drain region in the epitaxial layer;
With
A channel region is formed in the epitaxial layer below the gate electrode.
[0010]
In the semiconductor device according to the present invention, the gate electrode includes a first tantalum nitride layer, a body-centered cubic tantalum layer formed on the first tantalum nitride layer, and a And the second tantalum nitride layer formed.
[0011]
A semiconductor device according to the present invention is a semiconductor device having an N-channel insulated gate field effect transistor and a P-channel insulated gate field effect transistor,
An epitaxial layer made of _Si _{x Ge 1-x} formed on a semiconductor substrate,
A gate insulating film formed on the epitaxial layer,
A first gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a first source region formed under one side of the first gate electrode and formed in the epitaxial layer;
A diffusion layer of a first drain region formed under the other side of the first gate electrode and formed in the epitaxial layer;
A second gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a second source region formed under one side of the second gate electrode and formed in the epitaxial layer;
A diffusion layer of a second drain region formed under the other side of the second gate electrode and formed in the epitaxial layer;
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A channel region is formed in the epitaxial layer below each of the first gate electrode and the second gate electrode.
[0012]
According to the semiconductor device, an N-channel insulated gate field effect transistor and a P-channel insulated gate field effect transistor respectively of the channel region by an epitaxial layer made of a mixed material of Si and _{_{Ge Si x Ge (1-x}} ) To form and adjust the Ge content. As a result, the band gap of the semiconductor layer is modulated, and the threshold value of the insulated gate field effect transistor can be adjusted. That is, the threshold can be adjusted by finely controlling the work function. Therefore, when a material in or near the silicon mid-gap is used for the gate electrode, the threshold value can be satisfactorily adjusted.
[0013]
A semiconductor device according to the present invention is formed on an SOI substrate having a support substrate, an insulating film formed on the support substrate, and a single-crystal Si layer formed on the insulating film, and includes an N-channel insulated gate. A semiconductor device having a field effect transistor and a P-channel insulated gate field effect transistor,
An epitaxial layer made of _Si x _{Ge 1-x} formed in the previous period monocrystalline Si layer,
A gate insulating film formed on the epitaxial layer,
A first gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a first source region formed under one side of the first gate electrode and formed in the epitaxial layer;
A diffusion layer of a first drain region formed under the other side of the first gate electrode and formed in the epitaxial layer;
A second gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a second source region formed under one side of the second gate electrode and formed in the epitaxial layer;
A diffusion layer of a second drain region formed under the other side of the second gate electrode and formed in the epitaxial layer;
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A channel region is formed in the epitaxial layer below each of the first gate electrode and the second gate electrode.
[0014]
Further, in the semiconductor device according to the present invention, each of the first gate electrode and the second gate electrode includes a first tantalum nitride layer and a body-centered cubic lattice formed on the first tantalum nitride layer. It is also possible that the tantalum layer of the phase and the second tantalum nitride layer formed on the tantalum layer are formed simultaneously.
[0015]
In the semiconductor device according to the present invention, the content of Ge in the Si x _Ge _1-x consisting epitaxial layer preferably x is made smaller than 1 value greater than 0.3.
[0016]
The method of manufacturing a semiconductor device according to the present invention includes the steps of forming an epitaxial layer made of Si _x _Ge 1-x on a semiconductor substrate,
Forming a gate insulating film on the epitaxial layer;
Forming a gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film,
Forming a diffusion layer of a source region and a diffusion layer of a drain region in the epitaxial layer by introducing impurities into a source region and a drain region of the epitaxial layer;
Is provided.
[0017]
A method for manufacturing a semiconductor device according to the present invention includes a step of preparing an SOI substrate having a support substrate, an insulating film formed on the support substrate, and a single-crystal Si layer formed on the insulating film. ,
Forming an epitaxial layer made of _Si x _{Ge 1-x} on the single-crystal Si layer,
Forming a gate insulating film on the epitaxial layer;
Forming a gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film,
Forming a diffusion layer of a source region and a diffusion layer of a drain region in the epitaxial layer by introducing impurities into a source region and a drain region of the epitaxial layer;
Is provided.
[0018]
In the method of manufacturing a semiconductor device according to the present invention, the step of forming the gate electrode includes forming a first tantalum nitride layer, and forming a tantalum layer having a body-centered cubic lattice phase on the first tantalum nitride layer. And forming a second tantalum nitride layer on the tantalum layer, and then patterning the second tantalum nitride layer, the tantalum layer, and the first tantalum nitride layer to form a second tantalum nitride layer on the gate insulating film. The step may be a step of forming a gate electrode having a stacked structure of a tantalum nitride layer, a tantalum layer, and a first tantalum nitride layer.
[0019]
A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device having an N-channel insulated gate field-effect transistor and a P-channel insulated gate field-effect transistor,
Forming an epitaxial layer made of _Si _{x Ge 1-x} on a semiconductor substrate,
Forming a gate insulating film on the epitaxial layer;
Forming a first gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film and a second gate electrode having the metal layer or a conductive metal compound layer;
By introducing an impurity into the source region and the drain region of the epitaxial layer, a first source region diffusion layer, a first drain region diffusion layer, a second source region diffusion layer, and a second source region diffusion layer are formed in the epitaxial layer. Forming a diffusion layer of the drain region of
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A channel region is formed in the epitaxial layer below each of the first gate electrode and the second gate electrode.
[0020]
A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device having an N-channel insulated gate field-effect transistor and a P-channel insulated gate field-effect transistor,
A step of preparing an SOI substrate having a supporting substrate, an insulating film formed on the supporting substrate, and a single crystal Si layer formed on the insulating film;
Forming an epitaxial layer made of _Si x _{Ge 1-x} on year single-crystal Si layer,
Forming a gate insulating film on the epitaxial layer;
Forming a first gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film and a second gate electrode having the metal layer or a conductive metal compound layer;
By introducing an impurity into the source region and the drain region of the epitaxial layer, a first source region diffusion layer, a first drain region diffusion layer, a second source region diffusion layer, and a second source region diffusion layer are formed in the epitaxial layer. Forming a diffusion layer of the drain region of
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A channel region is formed in the epitaxial layer below each of the first gate electrode and the second gate electrode.
[0021]
In the method for manufacturing a semiconductor device according to the present invention, a first gate electrode having the metal layer or the conductive metal compound layer and a second gate electrode having the metal layer or the conductive metal compound layer Forming a first tantalum nitride layer, forming a body-centered cubic tantalum layer on the first tantalum nitride layer, and forming a second tantalum nitride layer on the tantalum layer After that, the second tantalum nitride layer, the tantalum layer, and the first tantalum nitride layer are patterned to form a stacked structure of the second tantalum nitride layer, the tantalum layer, and the first tantalum nitride layer on the gate insulating film. It is also possible to simultaneously form the first gate electrode and the second gate electrode composed of
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a sectional view showing a semiconductor device according to an embodiment of the present invention. This semiconductor device is a CMOS type semiconductor device as a fully depleted SOI device, and includes an N-channel insulated gate field effect transistor (NMOSFET) 13 and a P-channel insulated gate field effect transistor (PMOSFET) 14. The NMOSFET 13 and the PMOSFET 14 are formed on the SOI substrate 4.
[0023]
The SOI substrate 4 includes a support substrate 1 made of single crystal silicon, a buried oxide film (BOX layer, insulating film) 2 formed on the support substrate 1, and a single crystal Si formed on the buried oxide film 2. And a layer 3.
[0024]
An element isolation oxide film (Shallow Trench Isolation) 7 is formed on the single crystal Si layer 3. In addition, an epitaxial layer 5 made of Si _0.7 Ge _0.3 is formed on the surface of the single crystal Si layer 3, and this epitaxial layer 5 finally forms a channel region.
In the present embodiment, the epitaxial layer 5 made of Si _0.7 Ge _0.3 is used. However, such a Ge content is not limited to any one, although it is preferable. it is also possible to use an epitaxial layer composed of _{_x} Ge _{_1-x.} In this case, if x is a value larger than 0.3 and smaller than 1, it is preferable to appropriately change the value to an appropriate value.
[0025]
A gate insulating film 6 is formed on the epitaxial layer 5, and first and second gate electrodes 11a and 11b are formed on the gate insulating film 6. The first and second gate electrodes 11a and 11b have a laminated structure in which a tantalum nitride layer 8, a tantalum layer 9 of a body-centered cubic lattice phase, and a cap layer 10 are laminated in this order from the bottom. Note that in this embodiment, the gate electrode has a three-layer structure; however, the gate electrode is formed using another material layer as long as the gate electrode has at least one metal layer in contact with the gate insulating film or a conductive metal compound layer. It may have a single-layer structure or a multi-layer structure.
[0026]
The first and second gate electrodes 11a, 11b and side walls 12 are formed on the respective side walls, the _Si 0.7 _{Ge 0.3} epitaxial layer 5 and the single-crystal Si layer 3 under the sidewall Has a low-concentration impurity diffusion layer 15 formed therein. Further, diffusion layers 16 to 19 of source / drain regions are formed in the Si _0.7 Ge _0.3 epitaxial layer 5 and the single crystal Si layer 3 adjacent to the low concentration impurity diffusion layer 15.
[0027]
According to the semiconductor device according to the above embodiment, the NMOSFET and PMOSFET respective channel region, is formed by the epitaxial layer made of a mixed material of Si and _{_{Ge Si x Ge (1-x}} ), x is 0.3 The Ge content is adjusted in a range larger than 1 and smaller than 1. Thereby, the threshold voltage of each MOSFET can be changed. That is, the threshold can be adjusted by finely controlling the work function. Therefore, even when a material in the mid gap of silicon is used for the gate electrode, the threshold value can be set completely symmetrically between the NMOSFET and the PMOSFET. As a result, a CMOS type semiconductor device having a high driving capability can be obtained. Can be manufactured.
[0028]
The reason why the threshold voltage of each MOSFET can be changed by adjusting the Ge content described above is as follows. The energy level of the conduction band of Si is 4.05 eV, and the valence band of Si is about 5.15 eV. However, the conduction band of Ge is 4.0 eV, and the valence band of Ge is about 4.66 eV. Therefore, an epitaxial layer made of Si x _Ge _(1-x) as a channel region, by controlling the content of Ge in the channel region to an appropriate value, the semiconductor layer bandgap is modulated, the threshold of MOSFET The value voltage can be changed.
[0029]
2 to 4 are cross-sectional views showing a method of manufacturing the semiconductor device shown in FIG. 1 and sequentially showing manufacturing steps.
First, as shown in FIG. 2A, an SOI substrate 4 is prepared. The SOI substrate 4 includes a support substrate 1 made of single crystal silicon, a buried oxide film (BOX layer) 2 having a thickness of 100 nm formed on the support substrate 1, and a film formed on the buried oxide film 2. And a single-crystal Si layer 3 having a thickness of 30 nm. The SOI substrate 4 can be manufactured by various manufacturing methods, for example, by a bonding method, SIMOX (separation by implanted oxygen), or the like.
[0030]
Next, a silicon nitride film (not shown) is formed on the single-crystal Si layer 3 by a CVD (chemical vapor deposition) method. Next, by patterning the silicon nitride film, a mask pattern made of the silicon nitride film is formed on single crystal Si layer 3. Next, trenches 3a to 3c are formed in single-crystal Si layer 3 by selectively etching single-crystal Si layer 3 using this mask pattern as a mask.
[0031]
Next, an oxide film is deposited in the trench and on the mask pattern by a CVD method. Next, the oxide film and the mask pattern are polished by CMP. As a result, an oxide film is buried in the trench, and an element isolation oxide film 7 made of an oxide film is formed in the element isolation region on the BOX layer 2.
[0032]
Thereafter, as shown in FIG. 2B, an epitaxial layer 5 made of Si _0.7 Ge _0.3 is formed on the surface of the single crystal Si layer 3 by selective epitaxial growth, for example, to a thickness of about 10 nm. This epitaxial layer 5 finally forms a channel region.
[0033]
Next, a silicon layer is formed on the epitaxial layer 5 by a selective epitaxial growth method, and the silicon layer is nitrided in a nitrogen atmosphere to form a gate made of a silicon nitride film (Si ₃ N ₄ film) on the epitaxial layer 5. An insulating film 6 is formed. Although a silicon nitride film is used as the gate insulating film 6 in this embodiment, a plurality of films of a silicon oxide film, a silicon nitride oxide film or a silicon nitride film, a silicon oxide film, and a silicon nitride oxide film are stacked. This can be used as a gate insulating film.
[0034]
Next, as shown in FIG. 3C, a tantalum nitride layer 8 and a body-centered cubic tantalum layer 9 are formed on the gate insulating film 6 and the isolation oxide film 7 by sputtering using xenon gas. Then, the cap layer 10 is sequentially formed.
[0035]
The tantalum nitride layer 8 is represented by TaN _x in consideration of the conductivity and the threshold characteristics, and the composition ratio (x) of nitrogen and tantalum is desirably 0.25 to 1.0. . The cap layer _{_{_{10, TaN x, TaSi x N y}}} , TiN x, can be formed by a material consisting of TiAl _x N _y, at least one selected from such silicide Si and transition metals. Among them, tantalum nitride (TaN _x ), which is very resistant to cleaning chemicals (acid, alkali), is preferable. In the present embodiment, a tantalum nitride layer is used as the cap layer 10. The cap layer 6a has a function as a cap for preventing the oxidation of the tantalum layer 9 in a process after the etching of the gate electrode.
[0036]
In addition, in sputtering, xenon having a larger mass is used in place of argon which is usually used, so that the underlying gate insulating film 6 and the epitaxial layer 5 are not damaged or damaged, and the surface of the layer being formed is not damaged. Energy can be given only to the That is, while the atomic radius of argon is 0.188 nm, the atomic radius of xenon is as large as 0.217 nm, it is difficult to enter the layer, and energy can be efficiently applied only to the surface of the layer. The atomic weight of argon is 39.95, the atomic weight of xenon is 131.3, and xenon has a larger atomic weight than argon. Therefore, it can be said that xenon has a lower efficiency of transmitting energy and momentum to the layer and is less likely to cause defects and damage than argon. Therefore, xenon can form the tantalum nitride layer 8, the tantalum layer 9, and the cap layer 10 without giving a defect or damage to the gate insulating film 6 as compared with argon. The same is true for krypton.
[0037]
Further, in the present embodiment, by employing the above-described film forming method, the tantalum layer 9 having a low-resistance body-centered cubic lattice phase can be formed on the tantalum nitride layer 8 by heteroepitaxial growth by lattice matching. confirmed. Tantalum having a body-centered cubic lattice phase has a lower resistance than β-tantalum and is suitable for an electrode material. Specifically, the resistance of tantalum in the body-centered cubic lattice phase can be reduced to about 1/10 of that of β-tantalum.
[0038]
Further, the tantalum nitride layer 8, the body-centered cubic lattice phase tantalum layer 9, and the cap layer 10 are preferably formed continuously without being exposed to the air. If the layer is exposed to the air during the film formation, it is not preferable because moisture adheres and an oxide is formed on the surface of the layer.
[0039]
Thereafter, as shown in FIG. 3D, a photoresist film (not shown) is applied on the cap layer 10, and the photoresist film is exposed and developed, so that a resist is formed on the cap layer 10. A pattern is formed. Next, the cap layer 10, the tantalum layer 9 and the tantalum nitride layer 8 are patterned by dry etching using the resist pattern as a mask, so that the first gate electrode 11a and the second gate electrode 11b are formed on the gate insulating film 6. Are simultaneously formed. That is, each of the first and second gate electrodes 11a and 11b has a stacked structure of the tantalum nitride layer 8, the tantalum layer 9 of the body-centered cubic lattice phase, and the cap layer 10.
[0040]
In the patterning process, two-stage etching is continuously performed.
First, as the first-stage etching, reactive ion etching is performed using a gas containing NF ₃ and fluorocarbon (CF ₄ or C ₂ F ₆ ). As an example of the etching conditions, a flow rate (sccm) ratio (CF ₄ / NF ₃ ) of NF ₃ and CF ₄ (CF ₄ / NF ₃ ) of 30/70, a pressure of 4 mTorr, a substrate temperature of 50 ° C., and an RF bias of 85 mW / cm ² can be adopted. At this time, the etching rate of tantalum is about 100 nm / min. In the first-stage etching, most of the cap layer 10 and the tantalum layer 9 (about 70 to 80% of the thickness) are etched. By etching the tantalum layer 9 using fluorocarbon having a higher etching rate with respect to tantalum than other gases and NF ₃ having a small crystal plane dependence, the time required for etching can be reduced.
[0041]
Next, as a second etching step, reactive ion etching is performed using a gas containing a substance containing chlorine and NF ₃ . In the second stage etching, the flow rate of NF ₃ to the total of the material and the NF ₃ containing chlorine (NF ₃ / substance + NF ₃ containing chlorine) is 1 to 30%, preferably 5-20% . As the substance containing chlorine, at least one selected from SiCl ₄ , Cl ₂ and BCl ₃ can be selected. As an example of the etching conditions, SiCl ₄ and the flow rate ratio of NF ₃ for the mixed gas of NF ₃ is 10%, the pressure 9 mTorr, substrate temperature 50 ° C., it can be employed RF bias 55 mW / cm ^2. At this time, the etching rate of tantalum is about 40 nm / min.
[0042]
In the second-stage etching, the tantalum layer 9 and the tantalum nitride layer 8 can be favorably etched. This is presumed to be due to the following reasons. When the nitrogen of NF ₃ forms a nitride on the side surface of the metal layer, the nitride functions as a protective film on the side surface, and the side surface of the metal layer can be etched vertically. NF ₃ has little dependence on tantalum in a crystal plane, and can be etched at a substantially uniform rate on any crystal plane.
[0043]
Thereafter, as shown in FIG. 4E, a photoresist film (not shown) is applied over the entire surface including the first and second gate electrodes, and the photoresist film is exposed and developed, A resist pattern is formed on a region where the PMOSFET 14 is formed. Then, arsenic ions are implanted in a self-aligned manner into LDD (lightly doped drain) regions of the Si _0.7 Ge _0.3 epitaxial layer 5 and the single crystal Si layer 3 using the resist pattern and the gate electrode 11 a of the NMOSFET as a mask. .
[0044]
Next, after removing the resist pattern, a photoresist film (not shown) is applied on the entire surface including the first and second gate electrodes, and the photoresist film is exposed and developed to form the NMOSFET 13. A resist pattern is formed on the region to be formed. Next, using this resist pattern and the gate electrode 11b of the PMOSFET as a mask, boron ions or boron difluoride ions are implanted in a self-aligned manner into the LDD regions of the Si _0.7 Ge _0.3 epitaxial layer 5 and the single crystal Si layer 3. I do.
[0045]
Next, a silicon nitride film is deposited on the entire surface including the first and second gate electrodes by the CVD method, and the entire surface of the silicon nitride film is etched to form the first and second gate electrodes 11a and 11b. Sidewalls 12 made of a silicon nitride film are formed on the side walls. Next, a photoresist film (not shown) is applied on the entire surface including the first and second gate electrodes, and the photoresist film is exposed and developed, so that a resist pattern is formed on a region where the PMOSFET 14 is formed. It is formed. Then, arsenic ions are implanted in a self-aligned manner into the source / drain regions of the Si _0.7 Ge _0.3 epitaxial layer 5 and the single crystal Si layer 3 using the resist pattern, the gate electrode 11a of the NMOSFET, and the sidewall 12 as a mask. .
[0046]
Next, after removing the resist pattern, a photoresist film (not shown) is applied on the entire surface including the first and second gate electrodes, and the photoresist film is exposed and developed to form the NMOSFET 13. A resist pattern is formed on the region to be formed. Next, using the resist pattern, the gate electrode 11b of the PMOSFET, and the sidewalls 12 as masks, boron ions or double fluorides are self-aligned with the source / drain regions of the Si _0.7 Ge _0.3 epitaxial layer 5 and the single crystal Si layer 3. Boron oxide ions are implanted. Next, the resist pattern is stripped.
[0047]
Next, a heat treatment is performed on the Si _0.7 Ge _0.3 epitaxial layer 5 and the single crystal Si layer 3 so that the epitaxial layer 5 and the single crystal Si layer 3 have a low concentration impurity diffusion layer 15 and a source / drain. Region diffusion layers 16 to 19 are formed.
[0048]
Thereafter, as shown in FIG. 4F, an interlayer insulating film 20 made of a silicon oxide film or the like is formed on the entire surface including the first and second gate electrodes by a CVD method. Next, a photoresist film (not shown) is applied on the interlayer insulating film 20, and the photoresist film is exposed and developed to form first to sixth contact holes 20a in the interlayer insulating film 20. ~ 20f. The first and third contact holes 20a and 20c are located on the source / drain regions of the NMOSFET 13, and the second contact hole 20b is located on the gate electrode 11a of the NMOSFET 13. The fourth and sixth contact holes 20d and 20f are located on the source / drain regions of the PMOSFET 14, and the fifth contact hole 20e is located on the gate electrode 11b of the PMOSFET 14.
[0049]
Next, a barrier metal film (not shown) is formed in the first to sixth contact holes and on the interlayer insulating film 20 by sputtering. Next, a high-melting-point metal, for example, a W film is deposited in the first to sixth contact holes and on the barrier metal film by sputtering. Next, the W film and the barrier metal film existing on the interlayer insulating film 20 are polished by CMP (chemical mechanical polishing). As a result, the W films are buried in the first to sixth contact holes, and W plugs 21a to 21f are formed.
[0050]
Next, a barrier metal film (not shown) is formed on the W plugs 21a to 21f and the interlayer insulating film 20 by sputtering. This barrier metal film is composed of, for example, a Ti film and a TiN film formed thereon.
Next, an Al alloy film is deposited on the barrier metal film by sputtering, and the Al alloy film and the barrier metal film are patterned to form Al alloy wirings 22a to 22e on the W plug and the interlayer insulating film. You.
[0051]
It should be noted that the present invention is not limited to the above-described embodiment, and can be implemented with various modifications without departing from the gist of the present invention. For example, a metal silicide film can be formed on the diffusion layers 16 to 19 in the source / drain regions. As the metal silicide film, for example, a Ti silicide film, a Co silicide film, a Ni silicide film, or the like can be used.
[0052]
In the above embodiment, the present invention is applied to an SOI substrate, but the present invention is not limited to this, and the present invention can be applied to a semiconductor substrate such as a silicon substrate.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a sectional view showing the method of manufacturing the semiconductor device shown in FIG. 1;
FIG. 3 is a sectional view showing the method of manufacturing the semiconductor device shown in FIG. 1;
FIG. 4 is a sectional view showing the method of manufacturing the semiconductor device shown in FIG. 1;
[Explanation of symbols]
1 ... supporting substrate, 2 ... buried oxide film (BOX layer), 3 ... monocrystalline Si layer, 4 ... SOI _{substrate, 5} ... epitaxial layer made of _{Si x Ge (1-x)} , 6 ... gate insulating film, 7 ... Element isolation oxide film, 8: tantalum nitride layer, 9: tantalum layer, 10: cap layer, 11a: first gate electrode, 11b: second gate electrode, 12: sidewall, 13: N-channel insulated gate field effect Transistor, 14: P-channel insulated gate field effect transistor, 15: low-concentration impurity diffusion layer, 16 to 19: diffusion layer of source / drain region, 20: interlayer insulating film, 20a to 20f: first to sixth contact holes , 21a-21f ... W plug, 22a-22e ... Al alloy wiring

Claims

半導体基板上に形成されたＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される半導体装置。An epitaxial layer made of _Si _{x Ge 1-x} formed on a semiconductor substrate,
A gate insulating film formed on the epitaxial layer,
A gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film,
A diffusion layer of a source region formed under one side of the gate electrode and formed in the epitaxial layer;
A diffusion layer formed under the other side of the gate electrode and formed as a drain region in the epitaxial layer;
With
A semiconductor device in which a channel region is formed in an epitaxial layer below the gate electrode.

支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板に形成された半導体装置であって、
前記単結晶Ｓｉ層上に形成されたＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有するゲート電極と、
前記ゲート電極の一方側下に形成され、前記エピタキシャル層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側下に形成され、前記エピタキシャル層に形成されたドレイン領域の拡散層と、
を具備し、
前記ゲート電極の下方のエピタキシャル層にチャネル領域が形成される半導体装置。A semiconductor device formed on an SOI substrate including a supporting substrate, an insulating film formed over the supporting substrate, and a single-crystal Si layer formed over the insulating film,
Wherein an epitaxial layer made of _Si x _{Ge 1-x} formed on a single crystal Si layer,
A gate insulating film formed on the epitaxial layer,
A gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film,
A diffusion layer of a source region formed under one side of the gate electrode and formed in the epitaxial layer;
A diffusion layer formed under the other side of the gate electrode and formed as a drain region in the epitaxial layer;
With
A semiconductor device in which a channel region is formed in an epitaxial layer below the gate electrode.

前記ゲート電極は、第１の窒化タンタル層と、該第１の窒化タンタル層上に形成された体心立法格子相のタンタル層と、該タンタル層上に形成された第２の窒化タンタル層と、から形成されている請求項１又は２に記載の半導体装置。The gate electrode includes a first tantalum nitride layer, a body-centered cubic tantalum layer formed on the first tantalum nitride layer, and a second tantalum nitride layer formed on the tantalum layer. The semiconductor device according to claim 1, wherein the semiconductor device is formed from:

Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置であって、
半導体基板上に形成されたＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第１のゲート電極と、
前記第１のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第１ソース領域の拡散層と、
前記第１のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第１ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第２のゲート電極と、
前記第２のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第２ソース領域の拡散層と、
前記第２のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第２ドレイン領域の拡散層と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される半導体装置。A semiconductor device having an N-channel insulated gate field effect transistor and a P-channel insulated gate field effect transistor,
An epitaxial layer made of _Si _{x Ge 1-x} formed on a semiconductor substrate,
A gate insulating film formed on the epitaxial layer,
A first gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a first source region formed under one side of the first gate electrode and formed in the epitaxial layer;
A diffusion layer of a first drain region formed under the other side of the first gate electrode and formed in the epitaxial layer;
A second gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a second source region formed under one side of the second gate electrode and formed in the epitaxial layer;
A diffusion layer of a second drain region formed under the other side of the second gate electrode and formed in the epitaxial layer;
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A semiconductor device in which a channel region is formed in an epitaxial layer below each of the first gate electrode and the second gate electrode.

支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板に形成され、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置であって、
前期単結晶Ｓｉ層上に形成されたＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第１のゲート電極と、
前記第１のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第１ソース領域の拡散層と、
前記第１のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第１ドレイン領域の拡散層と、
前記ゲート絶縁膜上に形成された金属層又は導電性のある金属化合物層を有する第２のゲート電極と、
前記第２のゲート電極の一方側下に形成され、前記エピタキシャル層に形成された第２ソース領域の拡散層と、
前記第２のゲート電極の他方側下に形成され、前記エピタキシャル層に形成された第２ドレイン領域の拡散層と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される半導体装置。An N-channel insulated-gate field-effect transistor and a P-channel insulated gate formed on an SOI substrate having a supporting substrate, an insulating film formed on the supporting substrate, and a single-crystal Si layer formed on the insulating film; A semiconductor device having a field effect transistor,
An epitaxial layer made of _Si x _{Ge 1-x} formed in the previous period monocrystalline Si layer,
A gate insulating film formed on the epitaxial layer,
A first gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a first source region formed under one side of the first gate electrode and formed in the epitaxial layer;
A diffusion layer of a first drain region formed under the other side of the first gate electrode and formed in the epitaxial layer;
A second gate electrode having a metal layer or a conductive metal compound layer formed on the gate insulating film;
A diffusion layer of a second source region formed under one side of the second gate electrode and formed in the epitaxial layer;
A diffusion layer of a second drain region formed under the other side of the second gate electrode and formed in the epitaxial layer;
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A semiconductor device in which a channel region is formed in an epitaxial layer below each of the first gate electrode and the second gate electrode.

前記第１のゲート電極及び前記第２のゲート電極それぞれは、第１の窒化タンタル層と、該第１の窒化タンタル層上に形成された体心立法格子相のタンタル層と、該タンタル層上に形成された第２の窒化タンタル層と、から同時に形成されている請求項４又は５に記載の半導体装置。The first gate electrode and the second gate electrode each include a first tantalum nitride layer, a body-centered cubic tantalum layer formed on the first tantalum nitride layer, 6. The semiconductor device according to claim 4, wherein the semiconductor device is formed simultaneously with the second tantalum nitride layer formed.

前記Ｓｉ_ｘＧｅ_１−ｘからなるエピタキシャル層のＧｅの含有率は、ｘが０．３より大きく１より小さい値となるものである請求項１乃至請求項６のうちのいずれか一項に記載の半導体装置。The Si x _Ge _1-x consists content of Ge in the epitaxial layer, x is from any one of the claims 1 to 6 in which the value less than 1 greater than 0.3 Semiconductor device.

半導体基板上にＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する半導体装置の製造方法。Forming an epitaxial layer made of _Si _{x Ge 1-x} on a semiconductor substrate,
Forming a gate insulating film on the epitaxial layer;
Forming a gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film,
Forming a diffusion layer of a source region and a diffusion layer of a drain region in the epitaxial layer by introducing impurities into a source region and a drain region of the epitaxial layer;
A method for manufacturing a semiconductor device comprising:

支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層上にＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有するゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
を具備する半導体装置の製造方法。A step of preparing an SOI substrate having a supporting substrate, an insulating film formed over the supporting substrate, and a single-crystal Si layer formed over the insulating film;
Forming an epitaxial layer made of _Si x _{Ge 1-x} on the single-crystal Si layer,
Forming a gate insulating film on the epitaxial layer;
Forming a gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film,
Forming a diffusion layer of a source region and a diffusion layer of a drain region in the epitaxial layer by introducing impurities into a source region and a drain region of the epitaxial layer;
A method for manufacturing a semiconductor device comprising:

前記ゲート電極を形成する工程は、第１の窒化タンタル層を形成し、該第１の窒化タンタル層上に体心立法格子相のタンタル層を形成し、該タンタル層上に第２の窒化タンタル層を形成した後、第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層をパターニングすることにより、前記ゲート絶縁膜上に第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層の積層構造からなるゲート電極を形成する工程である請求項８又は９に記載の半導体装置の製造方法。The step of forming the gate electrode includes forming a first tantalum nitride layer, forming a body-centered cubic tantalum layer on the first tantalum nitride layer, and forming a second tantalum nitride layer on the tantalum layer. After forming the layers, the second tantalum nitride layer, the tantalum nitride layer, and the first tantalum nitride layer are patterned to form a second tantalum nitride layer, a tantalum layer, and a first tantalum nitride layer on the gate insulating film. 10. The method of manufacturing a semiconductor device according to claim 8, wherein said step is a step of forming a gate electrode having a multilayer structure.

Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板上にＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第１のソース領域の拡散層、第１のドレイン領域の拡散層、第２のソース領域の拡散層及び第２のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される半導体装置の製造方法。A method of manufacturing a semiconductor device having an N-channel insulated gate field effect transistor and a P-channel insulated gate field effect transistor,
Forming an epitaxial layer made of _Si _{x Ge 1-x} on a semiconductor substrate,
Forming a gate insulating film on the epitaxial layer;
Forming a first gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film and a second gate electrode having the metal layer or a conductive metal compound layer;
By introducing an impurity into the source region and the drain region of the epitaxial layer, a first source region diffusion layer, a first drain region diffusion layer, a second source region diffusion layer, and a second source region diffusion layer are formed in the epitaxial layer. Forming a diffusion layer of the drain region of
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A method for manufacturing a semiconductor device, wherein a channel region is formed in an epitaxial layer below each of the first gate electrode and the second gate electrode.

Ｎチャネル絶縁ゲート電界効果トランジスタとＰチャネル絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法であって、
支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前期単結晶Ｓｉ層上にＳｉ_ｘＧｅ_１−ｘからなるエピタキシャル層を形成する工程と、
前記エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程と、
前記エピタキシャル層のソース領域及びドレイン領域に不純物を導入することにより、前記エピタキシャル層に第１のソース領域の拡散層、第１のドレイン領域の拡散層、第２のソース領域の拡散層及び第２のドレイン領域の拡散層を形成する工程と、
を具備し、
前記Ｎチャネル絶縁ゲート電界効果トランジスタが前記第１のゲート電極、第１ソース領域の拡散層及び第１ドレイン領域の拡散層から形成され、
前記Ｐチャネル絶縁ゲート電界効果トランジスタが前記第２のゲート電極、第２ソース領域の拡散層及び第２ドレイン領域の拡散層から形成され、
前記第１のゲート電極及び前記第２のゲート電極それぞれの下方のエピタキシャル層にチャネル領域が形成される半導体装置の製造方法。A method of manufacturing a semiconductor device having an N-channel insulated gate field effect transistor and a P-channel insulated gate field effect transistor,
A step of preparing an SOI substrate having a supporting substrate, an insulating film formed over the supporting substrate, and a single-crystal Si layer formed over the insulating film;
Forming an epitaxial layer made of _Si x _{Ge 1-x} on year single-crystal Si layer,
Forming a gate insulating film on the epitaxial layer;
Forming a first gate electrode having a metal layer or a conductive metal compound layer on the gate insulating film and a second gate electrode having the metal layer or a conductive metal compound layer;
By introducing an impurity into the source region and the drain region of the epitaxial layer, a first source region diffusion layer, a first drain region diffusion layer, a second source region diffusion layer, and a second source region diffusion layer are formed in the epitaxial layer. Forming a diffusion layer of the drain region of
With
The N-channel insulated gate field effect transistor is formed from the first gate electrode, a diffusion layer of a first source region, and a diffusion layer of a first drain region;
The P-channel insulated gate field effect transistor is formed from the second gate electrode, a diffusion layer of a second source region and a diffusion layer of a second drain region;
A method for manufacturing a semiconductor device, wherein a channel region is formed in an epitaxial layer below each of the first gate electrode and the second gate electrode.

前記金属層又は導電性のある金属化合物層を有する第１のゲート電極及び前記金属層又は導電性のある金属化合物層を有する第２のゲート電極を形成する工程は、第１の窒化タンタル層を形成し、該第１の窒化タンタル層上に体心立法格子相のタンタル層を形成し、該タンタル層上に第２の窒化タンタル層を形成した後、第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層をパターニングすることにより、前記ゲート絶縁膜上に第２の窒化タンタル層、タンタル層及び第１の窒化タンタル層の積層構造からなる第１のゲート電極及び第２のゲート電極を同時に形成する工程である請求項１１又は１２に記載の半導体装置の製造方法。The step of forming the first gate electrode having the metal layer or the conductive metal compound layer and the second gate electrode having the metal layer or the conductive metal compound layer includes forming a first tantalum nitride layer. Forming a tantalum layer of a body-centered cubic lattice phase on the first tantalum nitride layer, forming a second tantalum nitride layer on the tantalum layer, and then forming a second tantalum nitride layer, a tantalum layer, By patterning the first tantalum nitride layer, a first gate electrode and a second gate electrode each having a stacked structure of a second tantalum nitride layer, a tantalum layer, and a first tantalum nitride layer on the gate insulating film 13. The method for manufacturing a semiconductor device according to claim 11, wherein said step is a step of simultaneously forming said steps.