JP2004252436A - 映像信号処理装置、および映像信号処理方法 - Google Patents
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Abstract
【解決手段】 第1のクロックS101で処理された映像データ信号S100を第2のクロックS102で処理する際、第2のクロックS102として、基準信号S103に位相が同期したクロックを用いるのではなく、後段の信号処理装置で用いるクロックを使用し、基準信号S103に位相が同期するように補間回路111で映像データ信号S100を補間処理するようにした。
【選択図】 図1
Description
映像信号入力端子100を介して映像データを含んだ映像データ信号S100が、クロック入力端子101を介して第1のクロックS101が、それぞれ入力されると、該映像データは、第1のクロックS101によりメモリ110aに記憶される。
以下に、本発明の実施の形態1による映像信号処理装置、および映像信号処理方法について説明する。
図1は本実施の形態1にかかる映像信号処理装置の構成を示すブロック図である。
まず、遅延回路201はメモリ110からの出力映像データ信号S110を遅延させ、第2のクロックS102の1周期分遅延させた遅延回路出力信号S201を出力する。そして、減算回路202により出力映像データ信号S110と遅延回路出力信号S201との差を算出し、該算出した減算回路出力信号S202と補間係数S109とを乗算回路203により乗算する。さらに、加算回路204において、遅延回路出力信号S201に乗算回路203からの乗算回路出力信号S203を加算し出力映像データを含んだ出力映像データ信号S111として出力する。この演算を式で表すと、
となり、第2のクロックS102の1周期分の時間差を有する2つのデータ間で、位相差の係数(補間係数S109)に応じた補間、すなわち位相合わせを行うことができる。
以下に、本発明の実施の形態2による映像信号処理装置、および映像信号処理方法について説明する。
図7において、100は本映像信号処理装置に映像データを含んだ映像データ信号S100を入力するための映像信号入力端子であり、101は第1のクロックS101を入力するためのクロック入力端子であり、103は基準信号S103を入力するための基準信号入力端子である。
第1のクロックS101はクロック入力端子101を介して入力される。この第1のクロックS101は遅延素子104およびメモリ110に入力されるとともに、クロック出力端子115より出力される。
101,102 クロック入力端子
103 基準信号入力端子
104,105,106,107 遅延素子
108,108a 選択器
109 係数制御回路
110,110a メモリ
111 補間回路
112 位相比較器
113 制御回路
114 映像信号出力端子
115 クロック出力端子
201 遅延回路
202 減算回路
203 乗算回路
204 加算回路
S100 映像データ信号
S101 第1のクロック
S102 第2のクロック
S103 基準信号
S104,S105,S106,S107 遅延クロック
S108 位相情報
S109 補間係数
S110 出力映像データ信号
S111 補間された出力映像データ信号
S112 位相差出力
S113 制御信号
Claims (5)
- 映像データ信号の書き込みに第1のクロックを、読み出しに第2のクロックをそれぞれ使用するメモリと、
複数の遅延素子を有し、上記第2のクロックを遅延させる遅延手段と、
上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、
上記位相情報を補間係数に変換し出力する補間係数出力手段と、
上記メモリから上記第2のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段と、を備えた、
ことを特徴とする映像信号処理装置。 - 映像データ信号の書き込みに第1のクロックを、読み出しに第2のクロックをそれぞれ使用するメモリと、
各々遅延値を変更可能な複数の遅延素子を有し、上記第2のクロックを、該第2のクロックの1クロック分遅延させる遅延手段と、
上記第2のクロック中の注目クロックを上記クロック遅延手段により1クロック分遅延されたクロックの位相と、該注目クロックの1クロック後のクロックの位相とを比較する位相比較手段と、
上記位相比較手段によって検出された位相差に基づき、上記遅延手段の各遅延素子の遅延値を制御する制御手段と、
上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、
上記位相情報を補間係数に変換し出力する補間係数出力手段と、
上記メモリから上記第2のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段と、を備えた、
ことを特徴とする映像信号処理装置。 - 映像データ信号の書き込みおよび読み出しに第1のクロックを使用するメモリと、
複数の遅延素子を有し、上記第1のクロックを遅延させる遅延手段と、
上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、
上記位相情報を補間係数に変換し出力する補間係数出力手段と、
上記メモリから上記第1のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段と、を備えた、
ことを特徴とする映像信号処理装置。 - 映像データ信号の書き込みおよび読み出しに第1のクロックを使用するメモリと、
各々遅延値を変更可能な複数の遅延素子を有し、上記第1のクロックを、該第1のクロックの1クロック分遅延させる遅延手段と、
上記第1のクロック中の注目クロックを上記遅延手段により1クロック分遅延されたクロックの位相と、該注目クロックの1クロック後のクロックの位相とを比較する位相比較手段と、
上記位相比較手段によって検出された位相差に基づき、上記遅延手段の各遅延素子の遅延値を制御する制御手段と、
上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、
上記位相情報を補間係数に変換し出力する補間係数出力手段と、
上記メモリから上記第1のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段と、を備えた、
ことを特徴とする映像信号処理装置。 - 映像データ信号を第1のクロックによりメモリに書き込む書き込みステップと、
複数の遅延素子を有し、第2のクロックを遅延させるクロック遅延ステップと、
上記各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を生成する選択ステップと、
上記位相情報を補間係数に変換し出力する補間係数出力ステップと、
上記メモリから上記第2のクロックにより読み出した映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間ステップと、を含む、
ことを特徴とする映像信号処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004016040A JP2004252436A (ja) | 2003-01-27 | 2004-01-23 | 映像信号処理装置、および映像信号処理方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003017812 | 2003-01-27 | ||
JP2004016040A JP2004252436A (ja) | 2003-01-27 | 2004-01-23 | 映像信号処理装置、および映像信号処理方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004252436A true JP2004252436A (ja) | 2004-09-09 |
Family
ID=33032104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004016040A Pending JP2004252436A (ja) | 2003-01-27 | 2004-01-23 | 映像信号処理装置、および映像信号処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004252436A (ja) |
-
2004
- 2004-01-23 JP JP2004016040A patent/JP2004252436A/ja active Pending
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