JP2004248164A

JP2004248164A - Circuit and system for monitoring clock hangup

Info

Publication number: JP2004248164A
Application number: JP2003038065A
Authority: JP
Inventors: Atsushi Watanabe; 淳渡邊; Makoto Wakamatsu; 誠若松; Yasuyuki Yokota; 泰幸横田; Hiroaki Terakawa; 博昭寺川
Original assignee: Renesas Technology Corp; Hitachi Kokusai Electric Inc
Current assignee: Renesas Technology Corp; Hitachi Kokusai Electric Inc
Priority date: 2003-02-17
Filing date: 2003-02-17
Publication date: 2004-09-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a circuit and a system for monitoring clock hang-up which judge the hang-up of a clock inputted to LSI/FPGA while evading a conventional problem of increase of a configuration scale and cost of the input clock hang-up monitoring circuit of a system having the LSI/FPGA. <P>SOLUTION: A clock hang-up monitoring circuit 10 is provided inside the LSI/FPGA. In the circuit 10, a storage element (1)14 changes to an input-present state by an input clock, and the state is cleared by an inputted clearing instruction. A counter 12 is periodically operated by a unique clock oscillated by an oscillator 11, and outputs the clearing instruction to the storage element (1)14. A storage element (2)15 fetches the state of the storage element (1)14 in timing different from that of the output of a clearing instruction to be outputted by a comparator 13, and outputs the input clock hang-up when the fetched state is a clear state. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ／ＦＰＧＡ等に用いられるクロック停止監視回路係り、特にＬＳＩ／ＦＰＧＡ内部で入力クロック停止を監視し外部に通知できるクロック停止監視回路及びクロック停止監視システムに関する。
【０００２】
【従来の技術】
外部から入力されるクロック（入力ＣＬＫと呼ぶ）に同期して動作するＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）／ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）が正常に動作するための絶対条件として、動作ＣＬＫが入力される事が大前提である。
入力されるＣＬＫが停止している場合には、ＬＳＩ／ＦＰＧＡが正常動作しないので、ＬＳＩ／ＦＰＧＡを一構成要素とするシステムとしてはシステム動作異常となり、表示装置等外部に通知する処理を行わなければならない。
【０００３】
そこで、一般的に考えられる方法として、クロックの監視手段をＬＳＩ／ＦＰＧＡの外部に設け、当該クロックの監視手段でクロック停止を検出したならその旨を報知する方法がある。
【０００４】
尚、外部供給のクロック監視の従来技術としては、平成１２（２０００）年１２月１５日公開の特開２０００−３４９６３１号「クロック発生方法とその装置」（出願人：国際電気株式会社、発明者：川口恒地）がある。
この従来技術は、上位局からの外部基準クロックがある時には、位相比較にこれを入力して基準クロックを発生し、外部基準クロックがなくなると、クロック監視回路はこれを検出して切替器を切り替え、分周器の出力を位相比較器に入力する基地局の基準クロック発生装置毎により、安価に構成できるものである。（特許文献１参照）。
【０００５】
一般的に考えられる外部にクロックの停止監視手段を設けたシステム構成例について、従来技術として図４を使って説明する。図４は、従来のクロック停止監視回路例を設けたシステムを示すブロック図である。
従来技術では、外部から供給されるＣＬＫ２を入力して動作するＬＳＩ／ＦＰＧＡ１′と、コントローラ２と、表示装置３を備えるシステムにおいて、ＬＳＩ／ＦＰＧＡ１′に入力されるクロック（ＣＬＫ２）の停止を監視するクロック停止監視回路１０′として、図４に示すように、ＬＳＩ／ＦＰＧＡ１′への入力ＣＬＫ２を並列に入力し、その正常入力／停止を判別する信号を出力するワンショットタイマの様な外部監視デバイス５を設ける（図中、点線部分）。
【０００６】
そして、外部監視デバイス５の出力をコントローラ２の割り込み端子又はＰＯＲＴに入力し、コントローラ２がその信号状態からクロック（ＣＬＫ２）の入力／停止を判断し、ＣＬＫ２が停止している場合に表示装置３に通知し、表示装置３がコントローラ２からの通知を受けて、クロック停止の表示を行うように構成されている。
【０００７】
図４に示した構成における動作例を図５に示す。図５は、従来のクロック停止監視回路における各部の出力信号を示すタイミングチャート図である。
図４に示した構成例では、ＬＳＩ／ＦＰＧＡ１′に入力されるクロック（ＣＬＫ２）を外部監視デバイス５が並列に入力し、例えば、ＣＬＫ２が正常入力の時には“Ｈ”で、ＣＬＫ２が停止している時には“Ｌ”となるような判別信号（ＣＬＫＳＴＡＴ又はＣＬＫＩＮＴ）が出力される。
【０００８】
そして、当該判別信号がコントローラ２のＰＯＲＴに入力され（ＣＬＫＳＴＡＴ）、コントローラ２でＰＯＲＴを定期的に監視し、その値が”Ｈ”であればＣＬＫ２は正常と判断し、”Ｌ”の時はＣＬＫ２が停止していると判断し、ＣＬＫ２が停止していると判断された場合に、表示装置３に対してＣＬＫ２停止通知を行って表示させるようになっている。
【０００９】
また、外部監視デバイス５出力がコントローラ２の割り込み端子に入力され（ＣＬＫＩＮＴ）、コントローラ２内において、その値が”Ｌ”の時、すなわちＣＬＫ２が停止した場合に割り込みが起動される構成にしておく事により、定期的な監視無しでＣＬＫ２停止を判断し表示装置３に対してＣＬＫ２停止通知を行う事が可能である。
【００１０】
また、複数のＬＳＩ／ＦＰＧＡ１′で構成されるシステムの場合は、図６に示すように、各ＬＳＩ／ＦＰＧＡ１′への入力ＣＬＫが異なる場合、それぞれの入力ＣＬＫを監視することになり、クロック停止監視回路１０″として入力ＣＬＫ数に応じた外部監視デバイス５−１〜５−ｎを必要数設ける必要がある（図中、点線部分）。図６は、従来の複数ＬＳＩ／ＦＰＧＡ構成の場合のクロック停止監視回路例を設けたシステムを示すブロック図である。
【００１１】
そして、通常コントローラ２のＰＯＲＴ及び割り込み端子には数の制限があるので、そのＰＯＲＴ／割り込み端子数以上にデバイスを外部監視デバイス５を設けなければならない場合には、更にＣＬＫ監視用論理ブロック６を設ける。
そして、ＣＬＫ監視用論理ブロック６が、複数の外部監視デバイス５−１〜５−ｎからの判別信号（ＣＬＫ２ＳＴＡＴ〜ＣＬＫｎＳＴＡＴ）を入力し、ひとまとめにしてコントローラ２へ割り込み（ＣＬＫＩＮＴ）として出力したり、又は複数の外部監視デバイス５での監視結果をレジスタ等で表示する等の工夫が必要となってくる。
【００１２】
【特許文献１】
特開２０００−３４９６３１号公報（第３頁）
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のクロック停止監視回路及びクロック停止監視システムでは、ＬＳＩ／ＦＰＧＡ１′への入力ＣＬＫ監視用に外部監視デバイス５を必要数設ける必要があり、更に必要に応じて追加のＣＬＫ監視用論理ブロック６等を設ける必要があったため、外部監視デバイス５やＣＬＫ監視用論理ブロック６のための実装面積を確保するためにシステムの構成が増大し、またコストアップに繋がるという問題点があった。
【００１４】
また、上記で説明した外部監視デバイス５を設けてＬＳＩ／ＦＰＧＡ１′への入力ＣＬＫを監視する手段は、外部監視デバイス５の能力に左右されるため、比較的低速（１ＭＨｚ以下）なクロックが入力される場合にのみ適用可能であり、あらゆる状況で適用できるというわけではないという問題点があった。
【００１５】
本発明は上記実情に鑑みて為されたもので、ＬＳＩ／ＦＰＧＡを備えるシステムの構成増大やコストアップすることなくＬＳＩ／ＦＰＧＡへの入力クロック停止を判断できるクロック停止監視回路及びクロック停止監視システムを提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記従来例の問題点を解決するための本発明は、
集積回路への入力クロックの停止を監視するクロック停止監視回路であって、
クロック停止監視回路を集積回路の内部に設け、
クロック停止監視回路が、
入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされる第１の記憶素子と、
集積回路内で発振された内部クロックにより定期的に動作して、第１の記憶素子へのクリア指示を出力し、クリア指示出力とは異なるタイミングで第１の記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する監視手段とを有するものであり、
システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断できる。
【００１７】
上記従来例の問題点を解決するための本発明は、
集積回路への入力クロックの停止を監視するクロック停止監視回路であって、
クロック停止監視回路を集積回路の内部に設け、
クロック停止監視回路が、
入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされる第１の記憶素子と、
内部クロックを発振する発振器と、
内部クロックにより定期的に動作して、第１の記憶素子へのクリア指示を出力し、クリア指示出力とは異なるタイミングで第１の記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する監視手段とを有するものであり、
システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断できる。
【００１８】
上記従来例の問題点を解決するための本発明は、上記クロック停止監視回路において、
監視手段が、
内部クロックをカウントしカウント値を出力すると共に、カウント値から第１の特定期間毎に第１の記憶素子へのクリア指示を出力するカウンタと、
内部クロックのタイミングでカウント値を入力し、カウント値から第１の特定期間とは異なる第２の特定期間毎に取り込み指示を出力する比較器と、
取り込み指示を入力すると第１の記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する第２の記憶素子とを備えるものであり、
簡単な構成で入力クロック停止を判断できる。
【００１９】
上記従来例の問題点を解決するための本発明は、クロック停止監視システムにおいて、
請求項１乃至請求項３記載のクロック停止監視回路と、
クロック停止監視回路から出力される入力クロック停止を入力すると、外部に通知するコントローラと、
通知を受けてクロック停止の表示を行う表示装置を有するものであり、
システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断し、入力クロック停止を報知する表示を行うことができる。
【００２０】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。
尚、以下で説明する機能実現手段は、当該機能を実現できる手段であれば、どのような回路又は装置であっても構わず、また機能の一部又は全部をソフトウェアで実現することも可能である。更に、機能実現手段を複数の回路によって実現してもよく、複数の機能実現手段を単一の回路で実現してもよい。
【００２１】
本発明に係るクロック停止監視回路は、集積回路への入力クロックの停止を監視するクロック停止監視回路であって、記憶素子が、入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされるようになっていて、監視手段が集積回路内で発振された内部クロック、或いは、発振器で発振した内部クロックにより定期的に動作して、記憶素子へのクリア指示を出力し、クリア指示出力とは異なるタイミングで記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力するクロック停止監視回路を集積回路の内部に設けたものなので、システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断できる。
【００２２】
また、本発明に係るクロック停止監視システムは、上記クロック停止監視回路から入力クロック停止が出力されると、コントローラが外部に通知し、表示装置が当該通知を受けてクロック停止の表示を行うものなので、システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断し、入力クロック停止を報知する表示を行うことができる。
【００２３】
尚、本発明の実施の形態における各手段と図２の各部との対応を示すと、第１の記憶素子は、記憶素子（１）１４に相当し、監視手段は、カウンタ１２、比較器１３、記憶素子（２）１５に相当し、第２の記憶素子は、記憶素子（２）１５に相当している。
【００２４】
まず、本発明の実施の形態に係るクロック停止監視回路を用いたシステム構成について図１を使って説明する。図１は、本発明の実施の形態に係るクロック停止監視回路を用いたシステムの構成例を示すブロック図である。尚、図４と同様の構成をとる部分については同一の符号を付して説明する。
【００２５】
本発明の実施の形態に係るクロック停止監視回路を用いたクロック停止監視システムの構成例としては、従来と同様に、図１に示すように、外部から供給されるＣＬＫ２を入力して動作するＬＳＩ／ＦＰＧＡ１と、ＣＬＫ２の正常入力／停止を判別した判別信号を割り込み端子又はＰＯＲＴに入力し、その信号状態からクロック（ＣＬＫ２）の入力／停止を判断し、ＣＬＫ２が停止している場合に外部に通知するコントローラ２と、コントローラ２からの通知を受けてクロック停止の表示を行う表示装置３とを備えるシステムである。
【００２６】
但し、本発明の特徴部分は、ＬＳＩ／ＦＰＧＡ１が、動作クロックであるＣＬＫ２を入力して本来の動作を行うと共に（当該動作を行う構成は図１のＬＳＩ／ＦＰＧＡ１内部に記載せず、ＣＬＫ２の矢印のみ記載）、内部にクロック停止監視回路１０を設け、クロック停止監視回路１０で入力クロックＣＬＫ２の正常入力／停止を判別し、判別信号を出力する点である。
【００２７】
次に、本発明の実施形態に係るＬＳＩ／ＦＰＧＡ１内のクロック停止監視回路１０について、図２を用いて説明する。図２は、本発明の実施形態に係るＬＳＩ／ＦＰＧＡ１内のクロック停止監視回路１０の内部構成を示すブロック図である。
本発明の実施形態に係るＬＳＩ／ＦＰＧＡ１内のクロック停止監視回路１０は、図２に示すように、発振器１１と、カウンタ１２と、比較器１３と、記憶素子（１）１４と、記憶素子（２）１５とから構成されている。
【００２８】
本実施形態のクロック停止監視回路１０内部の各部について説明する。
発振器１１は、ＬＳＩ／ＦＰＧＡ１の動作クロックである入力ＣＬＫ２に依存しない独自の内部クロック（ｃｌｋｏｓｃ）を発振し出力する一般的な発振器である。
尚、当該内部クロック（ｃｌｋｏｓｃ）の周期は、入力ＣＬＫ２の正常入力／停止を判別するタイミング周期を決定する要因の１つであるので、入力ＣＬＫ２に比べて長い周期の信号でよい。
【００２９】
また、発振器１１は、必ずしも入力クロック停止監視回路１０の内部に設ける必要はなく、ＬＳＩ／ＦＰＧＡ１内部であれば入力クロック停止監視回路１０の外部に設けても良い。
更に、発振器１１は本発明に適用するために新たに設ける必要もなく、ＬＳＩにおいては作成したチップの状態（プロセスばらつきや動作速度）を判断するために通常設けてある発振器を適用しても良い。
【００３０】
カウンタ１２は、発振器１１からの内部クロック（ｃｌｋｏｓｃ）を入力し、ｃｌｋｏｓｃに同期してクロック数をカウントアップすると共に、カウント値を出力するアップカウンタである。そして、カウンタ１２は、カウント値が最大値になり桁上げが発生すると（オーバーフロー時）、その際に一時的に状態が変化する桁上げ信号（キャリ信号と呼ぶ）が出力されている。
【００３１】
カウンタ１２の具体例としては、１２ビットカウンタを想定し、カウントアップの過程でカウント値が“ＦＦＦ”になると、次のタイミングでは桁上げ（オーバーフロー）が発生してカウント値は“０００”にクリアされる。
そして、キャリ信号は、通常状態は“Ｌ”とし、桁上げが発生したときだけ“Ｈ”となるような信号である。但し、“Ｌ”と“Ｈ”の状態は逆であっても構わない。
【００３２】
尚、カウンタ１２は、アップカウンタでキャリ出力を想定して説明するが、ダウンカウンタとして、“０００”から“ＦＦＦ”に桁下げ（アンダーフロー）が発生する際だけ状態が変化するボロウ出力を適用しても構わない。
【００３３】
比較器１３は、発振器１１からの内部クロック（ｃｌｋｏｓｃ）を入力し、ｃｌｋｏｓｃのタイミングでカウンタ１２からのカウント値を入力し、カウント値を外部から与えられる比較値（本説明では例えば“７ＦＦ”とする）と比較し、一致した場合に状態が変化して比較一致を示すような比較状態信号を出力する一般的な比較器である。
比較状態信号は、例えば通常状態は“Ｌ”とし、比較一致を示すときだけ“Ｈ”となるような信号である。但し、“Ｌ”と“Ｈ”の状態は逆であっても構わない。
【００３４】
記憶素子（１）１４は、入力クロックの入力状態を保持するフリップ・フロップ等で構成される記憶素子であり、入力クロックにより入力有状態に変化し、外部から入力されるクリア指示によって状態がクリアされるものである。
【００３５】
具体的に記憶素子（１）１４は、ＬＳＩ／ＦＰＧＡ１の動作クロックである入力ＣＬＫ２（ｃｌｋｉｎ）を入力し、ＣＬＫ２（ｃｌｋｉｎ）のタイミングで外部から与えられるデータ“１”（入力有状態）を記憶し、カウンタ１２からのキャリ信号をクリア端子から入力して、キャリ信号が桁上げ（キャリ）を示した時にデータ“０”（クリア状態）を記憶することになり、記憶状態によりクロック入力状態信号を出力するものである。
尚、状態信号は、例えば、記憶が“１”（入力有状態）の場合に“Ｈ”出力とし、記憶が“０”（クリア状態）の場合に“Ｌ”出力とする。但し、“Ｌ”と“Ｈ”の状態は逆であっても構わない。
【００３６】
記憶素子（２）１５は、外部から指示される取り込み有効時に記憶素子（１）１４からのクロック入力状態信号を取り込んで保持する記憶素子である。
具体的に記憶素子（２）１５は、発振器１１からの内部クロック（ｃｌｋｏｓｃ）を入力し、ｃｌｋｏｓｃのタイミングで、比較器１３出力（比較状態信号）を検知し、比較状態信号において比較一致が検出されたならそれを取り込み有効として認識し、記憶素子（１）１４出力（クロック入力状態信号）を取り込んで記憶し、記憶素子（１）１４と同じ状態を示す信号をＣＬＫ２状態信号として出力するものである。
【００３７】
本実施形態のクロック停止監視回路１０の動作について、図２，図３を用いて具体例で説明する。図３は、本発明のクロック停止監視回路１０の各部の信号状態を示すフローチャート図である。
本実施形態のクロック停止監視回路１０では、動作クロックとして入力ＣＬＫ２（ｃｌｋｉｎ）（図３（ｅ））が入力されており、記憶素子（１）１４では入力ＣＬＫ２（ｃｌｋｉｎ）の正常入力を受けて“１”（入力有り状態）が記憶され、クロック入力状態信号（“Ｈ”）（図３（ｆ））が出力されている。
【００３８】
また、入力ＣＬＫ２状態に依存しない独自の内部クロック（ｃｌｋｏｓｃ）（図３（ａ））が、発振器１１から出力されてカウンタ１２及び比較器１３及び記憶素子（２）１５に供給され、カウンタ１２では、発振器１１からの独自クロックがカウントされ、そのカウント値（図３（ｂ））が比較器１３に出力され、比較器１３において外部からの比較値（図３では、“７ＦＦ”とする）と比較され、比較状態信号（図３（ｄ））が“Ｌ”状態で出力されている。
【００３９】
そして、カウンタ１２でカウントしているカウント値が最大値（図３では“ＦＦＦ”）から最小値（図３では“０００”）になる際に、記憶素子（１）１４に出力しているキャリ信号（図３（ｃ））が桁上げを示し（図３では“Ｈ”）、それを受けて記憶素子（１）１４では、“０”（クリア状態）が記憶され、クロック入力状態信号（図３（ｆ））が“Ｌ”に切り替わり、この時、入力ＣＬＫ２（ｃｌｋｉｎ）（図３（ｅ））が正常に入力されている状態なら、記憶素子（１）１４では入力ＣＬＫ２（ｃｌｋｉｎ）の正常入力を受けて“１”（入力有状態）が再度記憶され、クロック入力状態信号は“Ｈ”に戻ることになる。
【００４０】
そして、カウンタ１２でのカウント値が“７ＦＦ”になったときに、比較器１３では比較値との一致が検出され、比較状態信号（図３（ｄ））は“Ｈ”状態になって比較一致を示し、それを受けて記憶素子（２）１５では、記憶素子（１）１４からのクロック入力状態信号出力を取り込んで記憶し、その状態を示すＣＬＫ２状態信号（図３（ｇ））として“Ｈ”状態、即ちＣＬＫ２正常入力を示す出力が為される。
【００４１】
そして、ある時点で動作クロックである入力ＣＬＫ２（ｃｌｋｉｎ）（図３（ｅ））が停止した状態となった場合、その後カウンタ１２でのカウント値が最大値から最小値になる際に、記憶素子（１）１４に出力しているキャリ信号（図３（ｃ））が桁上げを示し（図３では“Ｈ”）、それを受けて記憶素子（１）１４からのクロック入力状態信号（図３（ｆ））が“Ｌ”（クリア状態）に切り替わり、入力ＣＬＫ２（ｃｌｋｉｎ）（図３（ｅ））が停止状態であるから、記憶素子（１）１４では“１”が再記憶されないままで、クロック入力状態信号は“Ｌ”のままである。
【００４２】
そして、カウンタ１２でのカウント値が“７ＦＦ”になったときに、比較器１３からの比較状態信号（図３（ｄ））は“Ｈ”（比較一致）状態になり、それを受けて記憶素子（２）１５では、記憶素子（１）１４からのクロック入力状態信号出力を取り込んで記憶し、その状態を示すＣＬＫ２状態信号（図３（ｇ））として“Ｌ”（クリア）状態、即ちＣＬＫ２停止状態を示す出力が為されることになる。
【００４３】
図３に示したフローチャート例では、カウンタ１２がアップカウンタでキャリ出力を想定しているが、カウンタ１２がダウンカウンタでボロウ出力を適用しても本発明効果に変わりが無い事は明らかである。
また、上記説明では比較器１３における比較値が一点（“７ＦＦ”）での比較としているが、例えば“７Ｆ０”〜“７ＦＦ”を比較対象とするような窓を設ける構成にしたとしても本発明効果に変わりがない事は明らかである。
【００４４】
本発明に適用した入力ＣＬＫ２に依存しないで独自の内部クロック出力を可能とする発振器１１は、本発明に適用するために新たに設けるのではなく、ＬＳＩにおいては作成したチップの状態（プロセスばらつきや動作速度）を判断するために通常設けてある発振器を適用したに過ぎない。
【００４５】
図２に示した本発明のクロック停止監視回路１０を内蔵するＬＳＩ／ＦＰＧＡ１を用いれば、図１に示すように、クロック停止監視回路１０から出力されるＣＬＫ２状態出力（ＣＬＫＩＮＴ）をＬＳＩ／ＦＰＧＡ１の出力ピンとしてパッケージの外側に出力する。
【００４６】
そして、そのピンをコントローラ２の割り込み端子やＰＯＲＴに接続しておいて、割り込み端子又はＰＯＲＴにて、状態“Ｌ”（クロック停止状態）を検出した場合には、ＬＳＩ／ＦＰＧＡ１に入力されるＣＬＫ２が停止している状態であると判断し、表示装置３に対してＣＬＫ２停止或いはシステム異常を報知する通知を行って表示させるようになっている。
【００４７】
本発明の実施の形態のクロック停止監視回路によれば、ＬＳＩ／ＦＰＧＡ１の内部にクロック停止監視回路１０を設け、入力クロック停止監視回路１０では、監視対象であるＬＳＩ／ＦＰＧＡ１への入力クロックＣＬＫ２に依存しないで独自の内部クロックを出力する発振器１１を設け、発振器１１からの内部クロックにて監視用回路を動作させ、且つ監視用回路が入力クロックＣＬＫ２の状態を取り込む事で、ＬＳＩ／ＦＰＧＡ１への入力クロックＣＬＫ２が停止しているかどうかの判断が可能となるので、従来技術のようにＬＳＩ／ＦＰＧＡ１の外部に入力クロックを監視する外部監視デバイス５を設ける必要が無く、システム構成増大やコストアップすることなくＬＳＩ／ＦＰＧＡ１への入力ＣＬＫ停止を判断できる効果がある。
【００４８】
また、本発明の実施の形態の入力クロック停止監視回路によれば、発振器１１を入力クロック停止監視回路１０の外部に設けるか、又はＬＳＩ／ＦＰＧＡ１内に別用途で存在する発振器の出力を、入力クロック停止監視回路動作用に共用としても良いので、ＬＳＩ／ＦＰＧＡ１内部における入力クロック停止監視回路１０の構成をも、軽減できる効果がある。
【００４９】
また、本発明の実施の形態のクロック停止監視回路によれば、特に複数のＬＳＩ／ＦＰＧＡ１で構成されるシステムにおいて、それぞれの入力ＣＬＫを監視する場合、各ＬＳＩ／ＦＰＧＡ１内部に入力クロック停止監視回路１０が設けられるので、従来技術のようにＬＳＩ／ＦＰＧＡ１の外部にクロックを監視する外部監視デバイス５を入力ＣＬＫ数に応じた数だけ設ける必要が無く、システム構成増大やコストアップすることなく各ＬＳＩ／ＦＰＧＡ１への入力ＣＬＫ停止を判断できる効果がある。
【００５０】
また、本発明の入力クロック停止監視回路は、実現手段構成として、入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされる記憶素子を設け、監視手段が集積回路内で発振されたクロックにより定期的に動作して、記憶素子へのクリア指示を出力し、クリア指示出力とは異なるタイミングで記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力するので、ＬＳＩ／ＦＰＧＡ１の外部にクロックを監視する外部監視デバイス５を設ける必要が無く、システム構成増大やコストアップすることなくＬＳＩ／ＦＰＧＡ１への入力ＣＬＫ停止を判断できる効果がある。
【００５１】
また、入力クロック停止監視回路の具体的構成例として、記憶素子（１）１４が監視対象である入力クロックの入力に従って“１”をセットし、クリア端子からの入力で“０”クリアされるようにして、発振器１１が入力クロックに依存しない独自クロックを発振し、当該独自クロックをカウンタ１２がカウントし、カウンタ１２からのキャリ信号を記憶素子（１）１４のクリア入力として記憶素子（１）１４をクリアさせ、比較器１３がカウンタ１２出力に従って記憶素子（１）１４の状態監視タイミングを指示し、記憶素子（２）１５が、比較器１３からの状態監視タイミングで記憶素子（１）１４の状態を監視するという簡単な構成で、入力クロック停止の監視を実現できる効果がある。
【００５２】
また、本発明のクロック停止監視システムとしては、ＬＳＩ／ＦＰＧＡ１の内部に設けた本発明のクロック停止監視回路１０から入力クロック停止が出力されると、コントローラ２が外部に通知し、表示装置３がクロック停止の表示を行うものなので、システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断し、入力クロック停止を報知する表示を行うことができる効果がある。
【００５３】
【発明の効果】
本発明によれば、クロック停止監視回路を集積回路の内部に設け、クロック停止監視回路において、第１の記憶素子が、入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされるようになっていて、監視手段が集積回路内で発振された内部クロックにより定期的に動作して、第１の記憶素子へのクリア指示を出力し、クリア指示出力とは異なるタイミングで第１の記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する入力クロック停止監視回路としているので、システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断できる効果がある。
【００５４】
本発明によれば、クロック停止監視回路を集積回路の内部に設け、クロック停止監視回路において、第１の記憶素子が、入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされるようになっていて、監視手段が発振器で発振された内部クロックにより定期的に動作して、第１の記憶素子へのクリア指示を出力し、クリア指示出力とは異なるタイミングで第１の記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する入力クロック停止監視回路としているので、システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断できる効果がある。
【００５５】
本発明によれば、監視手段において、カウンタが内部クロックをカウントしカウント値を出力すると共に、カウント値から第１の特定期間毎に第１の記憶素子へのクリア指示を出力し、比較器が内部クロックのタイミングでカウント値を入力し、カウント値から第１の特定期間とは異なる第２の特定期間毎に取り込み指示を出力し、第２の記憶素子が取り込み指示を入力すると第１の記憶素子の状態を取り込み、取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する上記クロック停止監視回路としているので、簡単な構成で入力クロック停止を判断できる効果がある。
【００５６】
本発明によれば、上記クロック停止監視回路から入力クロック停止が出力されると、コントローラが外部に通知し、表示装置が当該通知を受けてクロック停止の表示を行うクロック停止監視システムとしているので、システムの構成増大やコストアップすることなく集積回路への入力クロック停止を判断し、入力クロック停止を報知する表示を行うことができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るクロック停止監視回路を用いたクロック停止監視システムの構成例を示すブロック図である。
【図２】本発明の実施形態に係るＬＳＩ／ＦＰＧＡ１内のクロック停止監視回路１０の内部構成を示すブロック図である。
【図３】本発明のクロック停止監視回路１０の各部の信号状態を示すフローチャート図である。
【図４】従来のクロック停止監視回路例を設けたシステムを示すブロック図である。
【図５】従来のクロック停止監視回路における各部の出力信号を示すタイミングチャート図である。
【図６】従来の複数ＬＳＩ／ＦＰＧＡ構成の場合のクロック停止監視回路例を設けたシステムを示すブロック図である。
【符号の説明】
１，１′…ＬＳＩ／ＦＰＧＡ、２…コントローラ、３…表示装置、５…外部監視デバイス、６…ＣＬＫ監視用論理ブロック、１０，１０′，１０″…入力クロック停止監視回路、１１…発振器、１２…カウンタ、１３…比較器、１４…記憶素子（１）、１５…記憶素子（２）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a clock stop monitoring circuit used for an LSI / FPGA or the like, and more particularly to a clock stop monitoring circuit and a clock stop monitoring system capable of monitoring an input clock stop inside the LSI / FPGA and notifying the input to the outside.
[0002]
[Prior art]
As an absolute condition for normal operation of an LSI (Large Scale Integration) / FPGA (Field Programmable Gate Array) that operates in synchronization with a clock (referred to as an input CLK) input from the outside, an operation CLK must be input. Is a major premise.
When the input CLK is stopped, the LSI / FPGA does not operate normally, so that a system using the LSI / FPGA as a component becomes a system operation abnormality, and a process of notifying the outside such as a display device must be performed. Must.
[0003]
Therefore, as a generally conceivable method, there is a method in which a clock monitoring means is provided outside the LSI / FPGA, and if a clock stop is detected by the clock monitoring means, the fact is notified.
[0004]
As a conventional technique for externally supplied clock monitoring, Japanese Patent Application Laid-Open No. 2000-349631 published on December 15, 2000, “Clock Generation Method and Apparatus” (applicant: Kokusai Electric Inc., inventor) : Tsuneji Kawaguchi).
According to this conventional technique, when an external reference clock is received from an upper station, the reference clock is generated by inputting it to the phase comparison, and when the external reference clock is exhausted, the clock monitoring circuit detects this and switches the switch. , Can be constructed inexpensively by each base station reference clock generator that inputs the output of the frequency divider to the phase comparator. (See Patent Document 1).
[0005]
An example of a system configuration in which a clock stop monitoring unit is generally provided externally will be described with reference to FIG. 4 as a conventional technique. FIG. 4 is a block diagram showing a system provided with a conventional clock stop monitoring circuit example.
In the related art, in a system including an LSI / FPGA 1 ′ that operates by inputting CLK 2 supplied from the outside, a controller 2, and a display device 3, a stop of a clock (CLK 2) input to the LSI / FPGA 1 ′ is monitored. As shown in FIG. 4, an external monitor such as a one-shot timer for inputting the input CLK2 to the LSI / FPGA 1 'in parallel and outputting a signal for determining the normal input / stop is provided as the clock stop monitoring circuit 10' A device 5 is provided (a dotted line portion in the figure).
[0006]
Then, the output of the external monitoring device 5 is input to the interrupt terminal or PORT of the controller 2, and the controller 2 determines the input / stop of the clock (CLK2) based on the signal state, and when the CLK2 is stopped, the display device 3 , And the display device 3 receives the notification from the controller 2 and displays the clock stop.
[0007]
FIG. 5 shows an operation example in the configuration shown in FIG. FIG. 5 is a timing chart showing output signals of respective sections in the conventional clock stop monitoring circuit.
In the configuration example shown in FIG. 4, the clock (CLK2) input to the LSI / FPGA 1 'is input in parallel by the external monitoring device 5. For example, when CLK2 is a normal input, it is "H" and CLK2 stops. In such a case, a discrimination signal (CLKSTAT or CLKINT) which becomes "L" is output.
[0008]
Then, the discrimination signal is input to the PORT of the controller 2 (CLKSTAT), and the PORT is periodically monitored by the controller 2. If the value is “H”, it is determined that the CLK2 is normal. It is determined that CLK2 is stopped, and when it is determined that CLK2 is stopped, the display device 3 is notified of CLK2 stop and displayed.
[0009]
Further, the output of the external monitoring device 5 is input to the interrupt terminal of the controller 2 (CLKINT), and an interrupt is activated in the controller 2 when its value is “L”, that is, when CLK2 is stopped. As a result, it is possible to determine the CLK2 stop without periodic monitoring and to notify the display device 3 of the CLK2 stop.
[0010]
In the case of a system composed of a plurality of LSIs / FPGAs 1 ', as shown in FIG. 6, when the input CLKs to the respective LSIs / FPGAs 1' are different, the respective input CLKs are monitored and the clock is stopped. It is necessary to provide a required number of external monitoring devices 5-1 to 5-n corresponding to the number of input CLKs as the monitoring circuit 10 "(dotted lines in the figure). FIG. 6 shows a conventional multiple LSI / FPGA configuration. It is a block diagram showing a system provided with a clock stop monitoring circuit example.
[0011]
Since the number of PORTs and interrupt terminals of the normal controller 2 is limited, if the external monitoring device 5 needs to be provided in excess of the number of PORT / interrupt terminals, the CLK monitoring logic block 6 is additionally provided. Provide.
Then, the CLK monitoring logic block 6 receives the discrimination signals (CLK2STAT to CLKnSTAT) from the plurality of external monitoring devices 5-1 to 5-n and collectively outputs the signals to the controller 2 as an interrupt (CLKINT). Alternatively, it is necessary to devise a method of displaying the monitoring results of the plurality of external monitoring devices 5 on a register or the like.
[0012]
[Patent Document 1]
JP 2000-349631 A (page 3)
[0013]
[Problems to be solved by the invention]
However, in the conventional clock stop monitoring circuit and clock stop monitoring system, it is necessary to provide a required number of external monitoring devices 5 for monitoring the input CLK to the LSI / FPGA 1 ′, and if necessary, an additional CLK monitoring logic block. However, there is a problem that the system configuration is increased to secure a mounting area for the external monitoring device 5 and the CLK monitoring logic block 6, which leads to an increase in cost.
[0014]
The means for providing the external monitoring device 5 described above and monitoring the input CLK to the LSI / FPGA 1 ′ receives a relatively low-speed (1 MHz or less) clock because the external monitoring device 5 depends on the capability of the external monitoring device 5. There is a problem that it can be applied only when it is done, and not in all situations.
[0015]
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and provides a clock stop monitoring circuit and a clock stop monitoring system that can determine whether to stop input clock to an LSI / FPGA without increasing the configuration of a system including the LSI / FPGA or increasing the cost. The purpose is to provide.
[0016]
[Means for Solving the Problems]
The present invention for solving the problems of the above conventional example,
A clock stop monitoring circuit that monitors stop of an input clock to an integrated circuit,
A clock stop monitoring circuit is provided inside the integrated circuit,
The clock stop monitoring circuit
A first storage element which changes to an input state by an input clock and whose state is cleared by an input clear instruction;
It operates periodically with the internal clock oscillated in the integrated circuit, outputs a clear instruction to the first storage element, and captures and captures the state of the first storage element at a timing different from the clear instruction output. Monitoring means for outputting an input clock stop when the state is a clear state,
It is possible to determine the stop of the input clock to the integrated circuit without increasing the system configuration or increasing the cost.
[0017]
The present invention for solving the problems of the above conventional example,
A clock stop monitoring circuit that monitors stop of an input clock to an integrated circuit,
A clock stop monitoring circuit is provided inside the integrated circuit,
The clock stop monitoring circuit
A first storage element which changes to an input state by an input clock and whose state is cleared by an input clear instruction;
An oscillator that oscillates an internal clock;
It operates periodically by the internal clock, outputs a clear instruction to the first storage element, captures the state of the first storage element at a timing different from the clear instruction output, and outputs the clear state when the captured state is the clear state. Monitoring means for outputting an input clock stop,
It is possible to determine the stop of the input clock to the integrated circuit without increasing the system configuration or increasing the cost.
[0018]
The present invention for solving the problems of the above-described conventional example is characterized in that in the clock stop monitoring circuit,
Monitoring means,
A counter that counts an internal clock and outputs a count value, and outputs a clear instruction to the first storage element from the count value for each first specific period;
A comparator that inputs a count value at the timing of the internal clock, and outputs a capture instruction from the count value at every second specific period different from the first specific period;
When a capture instruction is input, the state of the first storage element is captured, and when the captured state is the clear state, a second storage element that outputs an input clock stop is provided.
The stop of the input clock can be determined with a simple configuration.
[0019]
The present invention for solving the problems of the conventional example described above is a clock stop monitoring system,
A clock stop monitoring circuit according to claim 1,
When the input clock stop output from the clock stop monitoring circuit is input, a controller that notifies the outside to the outside,
It has a display device that displays the clock stop in response to the notification,
It is possible to judge the stop of the input clock to the integrated circuit without increasing the system configuration and the cost, and to perform a display for notifying the stop of the input clock.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to the drawings.
The function realizing means described below may be any circuit or device as long as the function can be realized, and some or all of the functions may be realized by software. is there. Further, the function realizing means may be realized by a plurality of circuits, or the plurality of function realizing means may be realized by a single circuit.
[0021]
A clock stop monitoring circuit according to the present invention is a clock stop monitoring circuit for monitoring stop of an input clock to an integrated circuit, wherein a storage element changes to an input state by an input clock, and a state is changed by an input clear instruction. The monitoring means periodically operates by the internal clock oscillated in the integrated circuit or the internal clock oscillated by the oscillator, and outputs a clear instruction to the storage element to clear the data. A clock stop monitoring circuit that captures the state of the storage element at a different timing from the instruction output and outputs an input clock stop when the captured state is the clear state is provided inside the integrated circuit. The stop of the input clock to the integrated circuit can be determined without increasing the cost.
[0022]
Also, in the clock stop monitoring system according to the present invention, when the input clock stop is output from the clock stop monitoring circuit, the controller notifies the outside to the outside, and the display device receives the notification and displays the clock stop. In addition, it is possible to determine the stop of the input clock to the integrated circuit without increasing the system configuration or increase the cost, and to perform a display for notifying the stop of the input clock.
[0023]
In addition, the correspondence between each unit in the embodiment of the present invention and each unit in FIG. 2 is shown. The first storage element corresponds to the storage element (1) 14, and the monitoring unit includes the counter 12 and the comparator 13 , The storage element (2) 15 and the second storage element corresponds to the storage element (2) 15.
[0024]
First, a system configuration using a clock stop monitoring circuit according to an embodiment of the present invention will be described with reference to FIG. FIG. 1 is a block diagram showing a configuration example of a system using a clock stop monitoring circuit according to an embodiment of the present invention. Parts having the same configuration as in FIG. 4 will be described with the same reference numerals.
[0025]
As an example of a configuration of a clock stop monitoring system using a clock stop monitoring circuit according to an embodiment of the present invention, as shown in FIG. 1, as shown in FIG. / FPGA1 and a discrimination signal for discriminating the normal input / stop of CLK2 is input to the interrupt terminal or PORT, and input / stop of the clock (CLK2) is judged based on the signal state. This is a system including a controller 2 for notifying, and a display device 3 for receiving a notification from the controller 2 and displaying a clock stop.
[0026]
However, the characteristic part of the present invention is that the LSI / FPGA 1 performs an original operation by inputting an operation clock CLK 2 (the configuration for performing the operation is not described inside the LSI / FPGA 1 of FIG. Only the arrows are shown), and the clock stop monitoring circuit 10 is provided inside, and the clock stop monitoring circuit 10 determines whether the input clock CLK2 is normally input / stopped and outputs a determination signal.
[0027]
Next, the clock stop monitoring circuit 10 in the LSI / FPGA 1 according to the embodiment of the present invention will be described with reference to FIG. FIG. 2 is a block diagram showing an internal configuration of the clock stop monitoring circuit 10 in the LSI / FPGA 1 according to the embodiment of the present invention.
As shown in FIG. 2, the clock stop monitoring circuit 10 in the LSI / FPGA 1 according to the embodiment of the present invention includes an oscillator 11, a counter 12, a comparator 13, a storage element (1) 14, and a storage element ( 2) and 15).
[0028]
The components inside the clock stop monitoring circuit 10 according to the present embodiment will be described.
The oscillator 11 is a general oscillator that oscillates and outputs a unique internal clock (clkosc) independent of the input CLK2, which is the operation clock of the LSI / FPGA1.
Note that the cycle of the internal clock (clkosc) is one of the factors that determine the timing cycle for determining the normal input / stop of the input CLK2, and therefore may be a signal having a longer cycle than the input CLK2.
[0029]
Also, the oscillator 11 does not necessarily need to be provided inside the input clock stop monitoring circuit 10 and may be provided outside the input clock stop monitoring circuit 10 as long as it is inside the LSI / FPGA 1.
Further, the oscillator 11 does not need to be newly provided in order to apply the present invention, and an oscillator which is usually provided for judging the state (process variation or operation speed) of a prepared chip may be applied to an LSI. .
[0030]
The counter 12 is an up counter that receives an internal clock (clkosc) from the oscillator 11, counts up the number of clocks in synchronization with the clkosc, and outputs a count value. When the count value reaches the maximum value and a carry occurs (at the time of overflow), the counter 12 outputs a carry signal (referred to as a carry signal) whose state changes temporarily at that time.
[0031]
As a specific example of the counter 12, assuming a 12-bit counter, if the count value becomes “FFF” in the process of counting up, a carry (overflow) occurs at the next timing and the count value is cleared to “000”. Is done.
The carry signal is a signal which is "L" in a normal state and "H" only when a carry occurs. However, the states of “L” and “H” may be reversed.
[0032]
The counter 12 is described assuming a carry output by an up counter. However, as a down counter, a borrow output whose state changes only when a carry-down (underflow) occurs from “000” to “FFF” is applied. It does not matter.
[0033]
The comparator 13 inputs the internal clock (clkosc) from the oscillator 11, inputs the count value from the counter 12 at the timing of clkosc, and outputs the count value as a comparison value (for example, “7FF” in this description) given from the outside. This is a general comparator that outputs a comparison state signal such that the state changes when a match occurs, indicating a comparison match.
The comparison state signal is, for example, a signal that is set to “L” in a normal state and becomes “H” only when a comparison match is indicated. However, the states of “L” and “H” may be reversed.
[0034]
The storage element (1) 14 is a storage element composed of a flip-flop or the like that holds the input state of the input clock, changes to an input state according to the input clock, and the state is cleared by an externally input clear instruction. Is what is done.
[0035]
Specifically, the storage element (1) 14 receives an input CLK2 (clkin), which is an operation clock of the LSI / FPGA1, and stores data “1” (input state) externally provided at the timing of CLK2 (clkin). Then, the carry signal from the counter 12 is input from the clear terminal, and when the carry signal indicates a carry (carry), the data "0" (clear state) is stored. Is output.
The state signal is, for example, an “H” output when the storage is “1” (input state) and an “L” output when the storage is “0” (clear state). However, the states of “L” and “H” may be reversed.
[0036]
The storage element (2) 15 is a storage element that captures and holds the clock input state signal from the storage element (1) 14 when capture is instructed from outside.
Specifically, the storage element (2) 15 receives the internal clock (clkosc) from the oscillator 11, detects the output of the comparator 13 (comparison state signal) at the timing of clkosc, and detects a comparison match in the comparison state signal. If this is done, it is taken as valid and recognized, the output of the storage element (1) 14 is taken in and stored, and a signal indicating the same state as the storage element (1) 14 is output as a CLK2 state signal. It is.
[0037]
The operation of the clock stop monitoring circuit 10 according to the present embodiment will be described using a specific example with reference to FIGS. FIG. 3 is a flow chart showing the signal states of various parts of the clock stop monitoring circuit 10 of the present invention.
In the clock stop monitoring circuit 10 of the present embodiment, the input CLK2 (clkin) (FIG. 3E) is input as the operation clock, and the storage element (1) 14 receives the normal input of the input CLK2 (clkin). "1" (input state) is stored, and a clock input state signal ("H") (FIG. 3 (f)) is output.
[0038]
Further, a unique internal clock (clkosc) (FIG. 3A) independent of the state of the input CLK2 is output from the oscillator 11 and supplied to the counter 12, the comparator 13, and the storage element (2) 15, and the counter 12 The unique clock from the oscillator 11 is counted, and the count value (FIG. 3 (b)) is output to the comparator 13, and the comparator 13 compares the count value from outside with "7FF" in FIG. The comparison is performed, and the comparison state signal (FIG. 3D) is output in the “L” state.
[0039]
When the count value counted by the counter 12 changes from the maximum value (“FFF” in FIG. 3) to the minimum value (“000” in FIG. 3), the carry output to the storage element (1) 14 is output. The signal (FIG. 3 (c)) indicates a carry ("H" in FIG. 3), and in response thereto, "0" (clear state) is stored in the storage element (1) 14, and the clock input state signal ( 3 (f) is switched to “L”. At this time, if the input CLK2 (clkin) (FIG. 3 (e)) is normally input, the input CLK2 (clkin) is input to the storage element (1) 14. "1" (input state) is again stored in response to the normal input, and the clock input state signal returns to "H".
[0040]
Then, when the count value of the counter 12 becomes “7FF”, the comparator 13 detects the coincidence with the comparison value, and the comparison state signal (FIG. 3D) becomes “H” state and In response to this, the storage element (2) 15 receives and stores the clock input state signal output from the storage element (1) 14 and stores it as a CLK2 state signal (FIG. 3 (g)) indicating the state. An output indicating an "H" state, that is, a CLK2 normal input is made.
[0041]
When the input CLK2 (clkin) (FIG. 3E), which is the operation clock, is stopped at a certain point in time, when the count value of the counter 12 changes from the maximum value to the minimum value, the storage element (1) The carry signal (FIG. 3 (c)) output to 14 indicates a carry ("H" in FIG. 3), and in response thereto, a clock input state signal from the storage element (1) 14 (FIG. 3). 3 (f)) is switched to "L" (clear state) and the input CLK2 (clkin) (FIG. 3 (e)) is in a stopped state, so that "1" is not stored again in the storage element (1) 14. Therefore, the clock input state signal remains at "L".
[0042]
Then, when the count value of the counter 12 becomes “7FF”, the comparison state signal (FIG. 3D) from the comparator 13 becomes “H” (comparison match) state, and receives and stores it. The element (2) 15 captures and stores the clock input state signal output from the storage element (1) 14, and stores the state as a CLK2 state signal (FIG. 3 (g)) indicating the state, ie, an "L" (clear) state, that is, An output indicating the CLK2 stop state will be made.
[0043]
In the example of the flowchart shown in FIG. 3, the counter 12 assumes a carry output by an up counter, but it is apparent that the effect of the present invention does not change even if the counter 12 applies a borrow output by a down counter.
Further, in the above description, the comparison is performed at one point (“7FF”) in the comparator 13. However, the present invention may be applied to a configuration in which a window is provided to compare “7F0” to “7FF”. Clearly, the effect remains the same.
[0044]
The oscillator 11 that enables independent internal clock output without depending on the input CLK2 applied to the present invention is not newly provided for application to the present invention, but the state of a chip created (process variation and Only the oscillator normally provided for determining the operating speed is applied.
[0045]
When the LSI / FPGA 1 incorporating the clock stop monitoring circuit 10 of the present invention shown in FIG. 2 is used, as shown in FIG. 1, the CLK2 state output (CLKINT) output from the clock stop monitoring circuit 10 is output from the LSI / FPGA 1. Output to the outside of the package as an output pin.
[0046]
When the pin is connected to the interrupt terminal or PORT of the controller 2 and the state “L” (clock stop state) is detected at the interrupt terminal or PORT, the CLK2 input to the LSI / FPGA 1 is detected. Is determined to be in a stopped state, and a notification is sent to the display device 3 to notify the user of the stop of CLK2 or a system abnormality, and the display device 3 is displayed.
[0047]
According to the clock stop monitoring circuit of the embodiment of the present invention, the clock stop monitoring circuit 10 is provided inside the LSI / FPGA 1, and the input clock stop monitoring circuit 10 uses the clock stop monitoring circuit 10 for the input clock CLK2 to the LSI / FPGA 1 to be monitored. An oscillator 11 that outputs its own internal clock without depending on it is provided, a monitoring circuit is operated by the internal clock from the oscillator 11, and the monitoring circuit captures the state of the input clock CLK2, thereby providing a signal to the LSI / FPGA1. Since it is possible to determine whether or not the input clock CLK2 is stopped, there is no need to provide an external monitoring device 5 for monitoring the input clock outside the LSI / FPGA 1 unlike the related art, and the system configuration increases and the cost increases. There is an effect that the stop of the input CLK to the LSI / FPGA 1 can be determined without any need.
[0048]
According to the input clock stop monitoring circuit of the embodiment of the present invention, the oscillator 11 is provided outside the input clock stop monitoring circuit 10 or the output of the oscillator existing in the LSI / FPGA 1 for another use is input. Since it may be shared for the operation of the clock stop monitoring circuit, the configuration of the input clock stop monitoring circuit 10 inside the LSI / FPGA 1 can be reduced.
[0049]
Further, according to the clock stop monitoring circuit of the embodiment of the present invention, especially when monitoring each input CLK in a system constituted by a plurality of LSIs / FPGAs 1, the input clock stop monitoring circuit is provided inside each LSI / FPGA 1. 10 is provided, it is not necessary to provide an external monitoring device 5 for monitoring a clock outside the LSI / FPGA 1 in a number corresponding to the number of input CLKs as in the prior art, and without increasing the system configuration or increasing the cost of each LSI. There is an effect that it is possible to determine the stop of the input CLK to / FPGA1.
[0050]
Further, the input clock stop monitoring circuit of the present invention includes, as a realizing means configuration, a storage element which is changed to an input state by an input clock and whose state is cleared by an input clear instruction, and the monitoring means is provided within the integrated circuit. Operates periodically with the oscillated clock, outputs a clear instruction to the storage element, captures the state of the storage element at a different timing from the clear instruction output, and stops the input clock if the captured state is clear. Is output, there is no need to provide an external monitoring device 5 for monitoring the clock outside of the LSI / FPGA 1, and there is an effect that the stop of the input CLK to the LSI / FPGA 1 can be determined without increasing the system configuration or increasing the cost.
[0051]
Further, as a specific configuration example of the input clock stop monitoring circuit, the storage element (1) 14 is set to “1” according to the input of the input clock to be monitored, and is cleared to “0” by an input from the clear terminal. Then, the oscillator 11 oscillates a unique clock independent of the input clock, the counter 12 counts the unique clock, and the carry signal from the counter 12 is used as a clear input of the storage element (1) 14 to store the storage element (1) 14 Is cleared, the comparator 13 instructs the state monitoring timing of the storage element (1) 14 in accordance with the output of the counter 12, and the storage element (2) 15 sets the state of the storage element (1) 14 according to the state monitoring timing from the comparator 13. With a simple configuration of monitoring the state, there is an effect that monitoring of the stop of the input clock can be realized.
[0052]
Further, as the clock stop monitoring system of the present invention, when the input clock stop is output from the clock stop monitoring circuit 10 of the present invention provided inside the LSI / FPGA 1, the controller 2 notifies the outside and the display device 3 Since the stop of the clock is displayed, it is possible to determine the stop of the input clock to the integrated circuit and to display the stop of the input clock without increasing the system configuration or increasing the cost.
[0053]
【The invention's effect】
According to the present invention, the clock stop monitoring circuit is provided inside the integrated circuit, and in the clock stop monitoring circuit, the first storage element changes to the input state by the input clock, and the state is cleared by the input clear instruction. The monitoring means periodically operates by an internal clock oscillated in the integrated circuit, outputs a clear instruction to the first storage element, and outputs the clear instruction at a timing different from the clear instruction output. The input clock stop monitoring circuit outputs the stop of the input clock when the state of the storage element is fetched and the fetched state is the clear state, so the input clock to the integrated circuit can be increased without increasing the system configuration or increasing the cost. There is an effect that the stop can be determined.
[0054]
According to the present invention, the clock stop monitoring circuit is provided inside the integrated circuit, and in the clock stop monitoring circuit, the first storage element changes to the input state by the input clock, and the state is cleared by the input clear instruction. The monitoring means periodically operates by the internal clock oscillated by the oscillator, outputs a clear instruction to the first storage element, and outputs the first instruction at a timing different from the clear instruction output. The input clock halt monitoring circuit outputs the input clock halt when the status of the storage element is fetched and the fetched state is clear, so the input clock halt to the integrated circuit can be stopped without increasing the system configuration or increasing the cost. There is an effect that can be judged.
[0055]
According to the present invention, in the monitoring means, the counter counts the internal clock and outputs a count value, and outputs a clear instruction to the first storage element every first specific period from the count value, and the comparator outputs A count value is input at the timing of the internal clock, a capture instruction is output from the count value at every second specific period different from the first specific period, and when the second storage element inputs the capture instruction, the first storage is performed. Since the clock stop monitoring circuit outputs the stop of the input clock when the state of the element is fetched and the fetched state is the clear state, the stop of the input clock can be determined with a simple configuration.
[0056]
According to the present invention, when the input clock halt is output from the clock halt monitoring circuit, the controller notifies the outside to the outside, and the display device receives the notification and displays the clock halt. It is possible to determine the stop of the input clock to the integrated circuit without increasing the configuration of the system or increasing the cost, and to provide a display for notifying the stop of the input clock.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of a clock stop monitoring system using a clock stop monitoring circuit according to an embodiment of the present invention.
FIG. 2 is a block diagram showing an internal configuration of a clock stop monitoring circuit 10 in the LSI / FPGA 1 according to the embodiment of the present invention.
FIG. 3 is a flowchart showing the signal states of various parts of the clock stop monitoring circuit 10 of the present invention.
FIG. 4 is a block diagram showing a system provided with a conventional clock stop monitoring circuit example.
FIG. 5 is a timing chart showing output signals of respective units in a conventional clock stop monitoring circuit.
FIG. 6 is a block diagram showing a system provided with an example of a clock stop monitoring circuit in the case of a conventional multiple LSI / FPGA configuration.
[Explanation of symbols]
1, 1 ': LSI / FPGA, 2: controller, 3: display device, 5: external monitoring device, 6: logic block for monitoring CLK, 10, 10', 10 '': input clock stop monitoring circuit, 11: oscillator, 12 counter, 13 comparator, 14 storage element (1), 15 storage element (2)

Claims

集積回路への入力クロックの停止を監視するクロック停止監視回路であって、
前記クロック停止監視回路を前記集積回路の内部に設け、
前記クロック停止監視回路が、
前記入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされる第１の記憶素子と、
前記集積回路内で発振された内部クロックにより定期的に動作して、前記第１の記憶素子へのクリア指示を出力し、前記クリア指示出力とは異なるタイミングで前記第１の記憶素子の状態を取り込み、前記取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する監視手段とを有することを特徴とするクロック停止監視回路。A clock stop monitoring circuit that monitors stop of an input clock to an integrated circuit,
The clock stop monitoring circuit is provided inside the integrated circuit,
The clock stop monitoring circuit,
A first storage element which changes to an input state by the input clock and whose state is cleared by an input clear instruction;
It operates periodically by an internal clock oscillated in the integrated circuit, outputs a clear instruction to the first storage element, and changes the state of the first storage element at a timing different from the clear instruction output. A clock stop monitoring circuit, comprising: a monitoring unit that captures and outputs an input clock stop when the captured state is a clear state.

集積回路への入力クロックの停止を監視するクロック停止監視回路であって、
前記クロック停止監視回路を前記集積回路の内部に設け、
前記クロック停止監視回路が、
前記入力クロックにより入力有状態に変化し、入力されるクリア指示によって状態がクリアされる第１の記憶素子と、
内部クロックを発振する発振器と、
前記内部クロックにより定期的に動作して、前記第１の記憶素子へのクリア指示を出力し、前記クリア指示出力とは異なるタイミングで前記第１の記憶素子の状態を取り込み、前記取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する監視手段とを有することを特徴とするクロック停止監視回路。A clock stop monitoring circuit that monitors stop of an input clock to an integrated circuit,
The clock stop monitoring circuit is provided inside the integrated circuit,
The clock stop monitoring circuit,
A first storage element which changes to an input state by the input clock and whose state is cleared by an input clear instruction;
An oscillator that oscillates an internal clock;
It operates periodically by the internal clock, outputs a clear instruction to the first storage element, and captures the state of the first storage element at a timing different from the clear instruction output. A clock stop monitoring circuit, comprising: a monitoring unit that outputs an input clock stop in a clear state.

監視手段が、
内部クロックをカウントしカウント値を出力すると共に、前記カウント値から第１の特定期間毎に第１の記憶素子へのクリア指示を出力するカウンタと、
前記内部クロックのタイミングで前記カウント値を入力し、前記カウント値から第１の特定期間とは異なる第２の特定期間毎に取り込み指示を出力する比較器と、
前記取り込み指示を入力すると第１の記憶素子の状態を取り込み、前記取り込んだ状態がクリア状態の場合に、入力クロック停止を出力する第２の記憶素子とを備える監視手段であることを特徴とする請求項１又は請求項２記載のクロック停止監視回路。Monitoring means,
A counter that counts an internal clock and outputs a count value, and outputs a clear instruction to the first storage element from the count value for each first specific period;
A comparator that inputs the count value at the timing of the internal clock, and that outputs a capture instruction from the count value for each second specific period different from the first specific period;
The monitoring means includes a second storage element that captures the state of the first storage element when the capture instruction is input, and outputs an input clock stop when the captured state is the clear state. The clock stop monitoring circuit according to claim 1.

請求項１乃至請求項３記載のクロック停止監視回路と、
前記クロック停止監視回路から出力される入力クロック停止を入力すると、外部に通知するコントローラと、
前記通知を受けてクロック停止の表示を行う表示装置を有することを特徴とするクロック停止監視システム。A clock stop monitoring circuit according to claim 1,
When an input clock stop output from the clock stop monitoring circuit is input, a controller that notifies the outside of the input clock stop,
A clock stop monitoring system comprising a display device for receiving the notification and displaying a clock stop.