JP2004241577A

JP2004241577A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004241577A
Application number: JP2003028671A
Authority: JP
Inventors: Masaru Kikuchi; 勝菊地
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-05
Filing date: 2003-02-05
Publication date: 2004-08-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device or the like which can further reduce an influence which is exerted by noise. <P>SOLUTION: When a sensor cell formed by a second process and a CMOS formed by a MOS process are formed on a p-substrate 11 in which a p-epitaxial layer 12 is formed, a shallow n-well region 18a for P-MOS is formed by the second process surrounded with a p-well region 15a formed by the MOS process, and further surrounded with a deep n-well region 36b formed by the second process, and a triple well structure is formed. As a result, a part between the CMOS and the sensor cell is shielded in impedance, and the transmission of noise is prevented. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、異なる複数種類の回路が形成される半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置としての半導体イメージセンサは、従来より、各種の方式のものが提案されているが、近年、その中で、閾値電圧変調方式のＭＯＳ型固体撮像素子が、ＣＣＤ（電荷結合素子）の高性能画質とＣＭＯＳの低消費電力とを兼ね備えたものとして注目されており、種々の画像入力装置に利用されることが期待されている。
【０００３】
この閾値電圧変調方式のＭＯＳ型固体撮像素子は、画質の劣化を抑制し、高密度化および低コスト化を図ることができる優れた特徴を備えており、具体的な技術例としては、特開平１１−１９５７７８号公報の明細書に開示されたものが挙げられ、深いインプランティングが多数存在するプロセスにより形成される。
【０００４】
固体撮像装置は、一般的に、センサセルアレイを組み込むチップ上に、幾つかの周辺回路も組み込むのが普通であり、閾値電圧変調方式のＭＯＳ型固体撮像素子においても、通常のＭＯＳプロセスにより構成した周辺回路を組み込むようにしている。
【０００５】
【特許文献１】
特開平１１−１９５７７８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、ＭＯＳプロセスにより形成された回路は、比較的多くのノイズを発生させてしまうために、周辺回路で発生したノイズが伝達されて、他の回路に影響を及ぼすことがある。特に、センサセルアレイにノイズの影響が伝達されると、撮像される画像が劣化してしまうために、こうしたノイズの影響を可能な限り回避することが望ましい。
【０００７】
本発明は上記事情に鑑みてなされたものであり、ノイズが及ぼす影響をより低減することができる半導体装置およびその製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明による半導体装置の製造方法は、一導電型の半導体基板上に第１の回路を形成するための第１のプロセスと、上記半導体基板上に第２の回路を形成するためのプロセスであって上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、上記第１の回路用の深い反対導電型のウェル領域を上記第２のプロセスにより形成する第１の工程と、この第１の工程により形成した深い反対導電型のウェル領域内に上記第１のプロセスにより上記第１の回路用の一導電型のウェル領域を形成する第２の工程と、この第２の工程により形成した一導電型のウェル領域内に上記第２のプロセスにより上記第１の回路用の浅い反対導電型のウェル領域を形成する第３の工程と、を具備し、上記第３の工程は、上記第２の回路を構成する浅い反対導電型のウェル領域を形成するための工程を兼ねている。
【０００９】
このような方法によれば、第３の工程が第２の回路を構成する浅い反対導電型のウェル領域を形成するための工程を兼ねているために、工程の簡略化を図ることができる。さらに、深い反対導電型のウェル領域を設けたことにより、第１の回路とそれ以外の部分とのインピーダンスが増大するために、第１の回路からノイズが発生しても伝達され難く、ノイズが及ぼす影響が小さい回路を形成することが可能となる。
【００１０】
また、本発明による半導体装置の製造方法は、上記第２の回路が、フォトダイオードを備えたセンサセルが複数配列されたセンサセルアレイである。
【００１１】
このような方法によれば、第１の回路から発生するノイズがセンサセルアレイに及ぼす影響を小さくする半導体装置を製造することができるために、より高画質な画像を得ることが可能となる。
【００１２】
また、本発明による半導体装置の製造方法は、上記センサセルが、さらに、絶縁ゲート型電界効果トランジスタを備えたものである。
【００１３】
このような方法によれば、第１の回路から発生するノイズが絶縁ゲート型電界効果トランジスタを備えたセンサセルアレイに及ぼす影響を小さくする半導体装置を製造することができるために、より高画質な画像を得ることが可能となる。
【００１４】
また、本発明による半導体装置の製造方法は、上記第１の回路が、上記第２の回路に関する周辺回路である。
【００１５】
このような方法によれば、周辺回路から発生するノイズが第２の回路に及ぼす影響を小さくする半導体装置を製造することができる。
【００１６】
また、本発明による半導体装置の製造方法は、上記周辺回路が、ＭＯＳ電界効果型トランジスタである。
【００１７】
このような方法によれば、ノイズが比較的多く発生するＭＯＳ電界効果型トランジスタからのノイズの影響を効果的に低減する半導体装置を製造することが可能となる。
【００１８】
また、本発明による半導体装置の製造方法は、上記ＭＯＳ電界効果型トランジスタが、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとを組み合わせて構成されたＣＭＯＳ型トランジスタである。
【００１９】
このような方法によれば、ノイズが比較的多く発生するＣＭＯＳ型トランジスタからのノイズの影響を効果的に低減する半導体装置を製造することが可能となる。
【００２０】
また、本発明による半導体装置の製造方法は、上記一導電型のウェル領域が、ＰチャンネルＭＯＳトランジスタにおけるＮ型ウェル領域またはＮチャンネルＭＯＳトランジスタにおけるＰ型ウェル領域の何れか一方であり、上記浅い反対導電型のウェル領域は、ＰチャンネルＭＯＳトランジスタにおけるＮ型ウェル領域またはＮチャンネルＭＯＳトランジスタにおけるＰ型ウェル領域の何れか他方である。
【００２１】
このような方法によれば、ノイズが比較的多く発生するＣＭＯＳ型トランジスタからのノイズの影響を効果的に低減する半導体装置を、Ｐ型半導体基板とＮ型半導体基板との何れにも製造することが可能となる。
【００２２】
また、本発明による半導体装置は、一導電型の半導体基板と、この半導体基板上に第１のプロセスにより形成された第１の回路と、上記半導体基板上に上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスにより形成された第２の回路と、を具備する半導体装置であって、上記第２のプロセスにより形成された上記第１の回路用の深い反対導電型のウェル領域と、この深い反対導電型のウェル領域内に上記第１のプロセスにより形成された上記第１の回路用の一導電型のウェル領域と、この一導電型のウェル領域内に、上記第２の回路を構成する浅い反対導電型のウェル領域を形成するための工程を兼ねて、上記第２のプロセスにより形成された上記第１の回路用の浅い反対導電型のウェル領域と、を具備したものである。
【００２３】
このような装置によれば、第２の回路を構成する浅い反対導電型のウェル領域を形成するための工程を兼ねた第３の工程により製造されるために、工程が簡略化されて、安価な半導体装置とすることが可能となる。さらに、深い反対導電型のウェル領域を設けたことにより、第１の回路とそれ以外の部分とのインピーダンスが増大するために、第１の回路からノイズが発生しても伝達され難く、ノイズが及ぼす影響が小さい回路を形成することが可能となる。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１から図１８は本発明の一実施形態を示したものであり、図１はイメージセンサＬＳＩの構成を示すブロック図、図２から図１８はセンサセルとＭＯＳ型トランジスタを形成するプロセスを示す図であって、（Ａ）は本実施形態、（Ｂ）は本実施形態に対比される従来例を示している。
【００２５】
図１に示すように、このイメージセンサＬＳＩ１は、半導体装置であって、閾値電圧変調方式のＭＯＳ型固体撮像素子であるセンサセルアレイ２と、垂直シフトレジスタ３と、水平シフトレジスタ４と、タイミングジェネレータ５と、出力アンプ６と、バイアス回路７と、昇圧回路８と、を半導体基板９上に一体に構成することにより、１つのセンサチップとして構成されている。
【００２６】
センサセルアレイ２は、例えば特開平１１−１９５７７８号公報に記載されたような、フォトダイオードと光信号検出用絶縁ゲート型電界効果型ＭＯＳトランジスタとを含むセンサセルが、アレイ状（例えば６４０×４８０のセンサセル、オプティカルブラック領域を含めると例えば７１２×５００のセンサセル）に配列されたものである。
【００２７】
センサセルについて、さらに詳述すると、フォトダイオードは、不純物拡散領域とウエル領域とを含んで構成され、光が入射すると、該入射光に応じたホール（正孔）がウエル領域内に発生する。このウエル領域は、光信号検出用ＭＯＳトランジスタと共有されていて、光信号検出用ＭＯＳトランジスタのゲート領域を構成している。フォトダイオードの不純物拡散領域と、光信号検出用ＭＯＳトランジスタのドレイン拡散領域とは、ウエル領域の表層に一体的に形成されている。上記ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。このリング状のゲート電極の中心部にはソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部には、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。このようなセンサのさらに詳細な構造については、上記特開平１１−１９５７７８号公報に記載されている。
【００２８】
垂直シフトレジスタ３は、いわゆるワードラインである読み出しラインを指定するための回路である。水平シフトレジスタ４は、垂直シフトレジスタ３により指定された読み出しラインの内のカラムを順番に指定するための回路である。タイミングジェネレータ５は、各回路へ各種の制御信号をタイミングを合わせて供給するための回路である。出力アンプ６は、読み出されたセンサ信号を増幅して出力するための回路である。バイアス回路７は、イメージセンサＬＳＩ１内で必要とされる各種電圧を生成するための電圧生成回路である。昇圧回路８は、外部から供給される電圧を、センサセルアレイ２、垂直シフトレジスタ３、水平シフトレジスタ４、出力アンプ６、バイアス回路７などの昇圧された電圧が必要なセンサチップ上の各回路に供給するものである。半導体基板９は、上述したような各回路を半導体プロセスにより形成するための基板である。
【００２９】
図２は（Ａ）センサセルおよびトリプルウェル（３層のウェル構造）化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、を示す平面図である。この図２は、閾値電圧変調方式のＭＯＳ型固体撮像素子の製造工程における後述する図１８に示す状態においてフォトレジストを取り除いた状態を平面図としてほぼ示したものである。図２から図１８においては、本実施形態を（Ａ）に、従来例を（Ｂ）に対比させて、差異が明瞭になるように示しているとともに、製造工程数が本実施形態と従来例とで同一であることを示している。
【００３０】
この平面図においては、次のような構成要素が表出している。まず、図２（Ａ）に示す本実施形態のＣＭＯＳは、ＰチャンネルＭＯＳトランジスタ（Ｐ−ＭＯＳ）のゲート電極となるポリシリコン２６ａと、Ｐ−ＭＯＳのソース拡散領域およびドレイン拡散領域となるＰ＋領域３２ａ，３２ｂと、Ｐ−ＭＯＳのサブストレート拡散領域となるＮ＋領域３１ａと、これらの周囲を覆うフィールド絶縁膜となる２酸化シリコン酸化膜１３と、ＮチャンネルＭＯＳトランジスタ（Ｎ−ＭＯＳ）のゲート電極となるポリシリコン２６ｂと、Ｎ−ＭＯＳのソース拡散領域およびドレイン拡散領域となるＮ＋領域３１ｂ，３１ｃと、その周囲を覆うフィールド絶縁膜である上記２酸化シリコン酸化膜１３と、Ｎ−ＭＯＳのサブストレート拡散領域となるＰ＋領域３２ｃと、Ｐ−ＭＯＳおよびＮ−ＭＯＳを取り囲むように覆うＰウェル領域１５ａと、このＰウェル領域１５ａの外側をさらに取り囲むように覆う深いＮウェル領域（ＤｅｅｐＮ−Ｗｅｌｌ）１４と、がこの平面図に現れている。
【００３１】
また、図２（Ａ）に示す本実施形態のセンサセルは、リング状のゲート電極となるポリシリコン２６ｄと、リング状のポリシリコン２６ｄの内部に位置するソース拡散領域となるＮ＋領域２８ｄと、リング状のポリシリコン２６ｄの外部を取り囲むように設けられたドレイン拡散領域となるＮ＋領域２８ｃと、このＮ＋領域２８ｃの図２上の上下を挟むように位置するＮウェル領域１８ｂと、これらの左右に設けられたポリシリコン２６ｃ，２６ｅと、ポリシリコン２６ｃの図２上の左側に位置するＰウェル領域１５ｂと、ポリシリコン２６ｅの図２上の左右に位置するＰウェル領域１５ｃと、がこの平面図に現れている。
【００３２】
一方、図２（Ｂ）に示す従来のＣＭＯＳは、Ｐ−ＭＯＳのゲート電極やソース拡散領域、ドレイン拡散領域等がＮウェル領域９１により取り囲まれ、Ｎ−ＭＯＳのゲート電極やソース拡散領域、ドレイン拡散領域等がＰウェル領域９２により取り囲まれている点が異なっている。また、図２（Ｂ）に示す従来のセンサセルは、図２（Ａ）に示した本実施形態のセンサセルと同様である。
【００３３】
図３から図１８は製造工程を順に示したものであり、図３は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程における初期状態を示す断面図である。図３から図１８の（Ａ）は図２（Ａ）のＡ−Ａ断面を矢印Ａ方向に見た断面図、図３から図１８の（Ｂ）は図２（Ｂ）のＢ−Ｂ断面を矢印Ｂ方向に見た断面図となっている。この初期状態は、シリコンウエーハでなるＰ基板１１上にＰエピタキシャル層１２がエピタキシャル成長により形成されたものとなっている。この初期状態では、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とは同一である。
【００３４】
図４は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程における酸化膜形成の工程を示す断面図である。この工程では、フィールド絶縁膜となる図示のような２酸化シリコン酸化膜１３のパターンを形成している。この工程においても、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とは同一である。
【００３５】
図５は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮウェル領域形成の工程を示す断面図である。図５（Ａ）に示す本実施形態の工程では、フォトレジストＰＲをフォトリソグラフィにより形成した後に、該フォトレジストＰＲによりマスクされていない部分に、閾値電圧変調方式のＭＯＳ型固体撮像素子の製造プロセスを利用したイオンインプランテーション（イオン注入）を行うことによりＭＯＳトランジスタ用の深いＮウェル領域（ＤｅｅｐＮ−Ｗｅｌｌ）１４を形成している。これに対して図５（Ｂ）に示す従来例の工程では、フォトレジストＰＲをフォトリソグラフィにより形成した後に、該フォトレジストＰＲによりマスクされていない部分に、通常のピュアＭＯＳライクなプロセス（第１のプロセスであるＭＯＳプロセス）によりイオンインプランテーションを行ってＰ−ＭＯＳ用のＮウェル領域９１を形成している。
【００３６】
図６は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰウェル領域形成の工程を示す断面図である。図６（Ａ）に示す本実施形態の工程では、フォトレジストＰＲ形成後に、通常のピュアＭＯＳライクなプロセスによりイオンインプランテーションを行ってＰウェル領域１５ａを形成しており、このＰウェル領域１５ａは、図５（Ａ）の工程で形成した深いＮウェル領域１４に周囲を覆われるように形成されている。この工程においては、さらにセンサセル側のＰウェル領域１５ｂ，１５ｃも形成している。これに対して図６（Ｂ）に示す従来例の工程では、フォトレジストＰＲ形成後に、通常のピュアＭＯＳライクなプロセスによりイオンインプランテーションを行ってＮ−ＭＯＳ用のＰウェル領域９２をＰ−ＭＯＳ用のＮウェル領域９１に隣接して形成するとともに、センサセル側のＰウェル領域１５ｂ，１５ｃも形成している。
【００３７】
図７は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるフォトダイオード形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、比較的深いところにＮ型領域１６を形成し、比較的浅いところにＰウェル領域１７を形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００３８】
図８は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるセンサ用Ｎウェル領域形成の工程を示す断面図である。図８（Ａ）に示す本実施形態の工程では、図６（Ａ）の工程で形成したＰウェル領域１５ａ内に、閾値電圧変調方式のＭＯＳ型固体撮像素子の製造プロセスを利用したフォトリソグラフィおよびイオンインプランテーションにより、ＭＯＳトランジスタ用の浅いＮウェル領域（ＳｈａｌｌｏｗＮ−Ｗｅｌｌ）１８ａを形成している。この工程においては、さらに図７（Ａ）の工程で形成したＰウェル領域１７を取り囲むように、センサセル側のＮウェル領域１８ｂを同様に形成している。こうして、トランジスタ用のＮウェル領域１８ａを、センサセルを製造するためのプロセス（閾値電圧変調方式のＭＯＳ型固体撮像素子を製造するためのプロセスであって、上記第１のプロセスであるＭＯＳプロセスに対応して、以下では、第２のプロセスという。）を利用して形成している。これに対して、図８（Ｂ）に示す従来例の工程では、図７（Ｂ）の工程で形成したＰウェル領域１７を取り囲むように、センサセル側のＮウェル領域１８ｂのみをフォトリソグラフィおよびイオンインプランテーションにより、形成している。
【００３９】
図９は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるセンサ用Ｐウェル領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｎウェル領域１８ｂよりも深い部分でＮ型領域１６に隣接するようにＰ型領域１９を形成している。さらにこの工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｎウェル領域１８ｂに取り囲まれながらＰウェル領域１７に隣接するようにＰウェル領域２０を形成し、さらにこのＰウェル領域２０の表層部分にＮ層（Ｎ型不純物をドープした層）２１を形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４０】
図１０は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるホールポケット形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｎ層２１直下のＰウェル領域２０内に、キャリアポケット（高濃度埋込層）としてホールポケット２２を形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４１】
図１１は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮ−ＭＯＳチャンネルドープの工程を示す断面図である。この工程では、図６（Ａ）に示す工程で形成したＰウェル領域１５ａまたは図６（Ｂ）に示す工程で形成したＰウェル領域９２内の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、Ｎ−ＭＯＳチャンネル用のＰ層（Ｐ型不純物をドープした層）２３を形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４２】
図１２は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰ−ＭＯＳチャンネルドープの工程を示す断面図である。この工程では、図８（Ａ）に示す工程で形成した浅いＮウェル領域１８ａまたは図５（Ｂ）に示す工程で形成したＮウェル領域９１内の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、Ｐ−ＭＯＳチャンネル用のＮ層２４を形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４３】
図１３は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるゲート形成の工程を示す断面図である。この工程では、酸化炉で高温スチームにさらすなどによりシリコンと酸素を反応させて２酸化シリコン酸化膜を形成してからエッチングすることにより酸化膜のパターンを形成する。さらに、例えば化学気相成長法によりポリシリコンを堆積して、その後にフォトリソグラフィやドライエッチング等を行うことにより、酸化膜のパターン上にポリシリコンのパターンを重畳する。これにより、Ｐ−ＭＯＳ用のゲートとして２酸化シリコン酸化膜２５ａ（ゲート絶縁膜）とポリシリコン２６ａ（ゲート電極）が、Ｎ−ＭＯＳ用のゲートとして２酸化シリコン酸化膜２５ｂ（ゲート絶縁膜）とポリシリコン２６ｂ（ゲート電極）が、センサ用のゲートとして２酸化シリコン酸化膜２５ｃ，２５ｄ，２５ｅ（ゲート絶縁膜）とポリシリコン２６ｃ，２６ｄ，２６ｅ（ゲート電極）とが、それぞれ形成される。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４４】
図１４は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるセンサ用Ｎ＋層形成の工程を示す断面図である。この工程では、リング状のゲート電極を構成するポリシリコン２６ｄの近傍の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、図示のようにセンサ用のＮ＋層２７を形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４５】
図１５は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮ−ＭＯＳ用Ｎ＋領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｎ−ＭＯＳ用のＰウェル領域１５ａまたはＰウェル領域９２にＮ＋領域２８ａ，２８ｂを形成するとともに、センサ用のポリシリコン２６ｄの近傍にもＮ＋領域２８ｃ，２８ｄを同様に形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４６】
図１６は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰ−ＭＯＳ用Ｐ＋領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｐ−ＭＯＳ用の浅いＮウェル領域１８ａまたはＮウェル領域９１に、Ｐ＋領域２９ａ，２９ｂを形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４７】
図１７は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮ−ＭＯＳ用Ｎ＋領域形成の工程を示す断面図である。この工程では、Ｐ−ＭＯＳトランジスタ用およびＮ−ＭＯＳトランジスタ用のゲート電極にサイドウォール３０を形成した後に、フォトリソグラフィおよびイオンインプランテーションにより、Ｎ＋領域２８ａ，２８ｂにＮ−ＭＯＳ用のＮ＋領域３１ｂ，３１ｃをサイドウォール３０直下の部分を除いてほぼ重畳するように形成するとともに、Ｐ−ＭＯＳの浅いＮウェル領域１８ａまたはＮウェル領域９１に、Ｎ＋領域３１ａを形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４８】
図１８は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰ−ＭＯＳ用Ｐ＋領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｐ＋領域２９ａ，２９ｂにＰ−ＭＯＳ用のＰ＋領域３２ａ，３２ｂをサイドウォール３０直下の部分を除いてほぼ重畳するように形成するとともに、Ｎ−ＭＯＳのＰウェル領域１５ａまたはＰウェル領域９２に、Ｐ＋領域３２ｃを形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４９】
図１８（Ａ）に示す本実施形態の構成と、図１８（Ｂ）に示す従来例の構成とを比較すると、従来例のＣＭＯＳはＰ−ＭＯＳ用のＮウェル領域とＮ−ＭＯＳ用のＰウェル領域との２つのウェル領域を備えるいわゆるツインウェルとして構成されているのに対して、図１８（Ａ）に示す本実施形態のＣＭＯＳは、第２のプロセスで形成したＰ−ＭＯＳ用の浅いＮウェル領域を、ＭＯＳプロセスで形成したＮ−ＭＯＳ用のＰウェル領域で取り囲み、さらにこのＰウェル領域を第２のプロセスで形成した深いＮウェル領域で取り囲むトリプルウェル構造となっている。
【００５０】
これにより、ＰＮ接合面による接合容量や、各ウェル領域自体のインピーダンスにより、ＣＭＯＳとその他の回路との間のトータルのインピーダンスは、図１８（Ｂ）に示す従来例よりも、図１８（Ａ）に示す本実施形態の方が大きくなる。従って、Ｐ−ＭＯＳやＮ−ＭＯＳでノイズが発生したとしても、そのノイズがセンサ側に伝達され難くなる。
【００５１】
こうして、周辺回路を第２のプロセスで形成した深いウェルにより取り囲み、特にトリプルウェル構造とすることにより、該周辺回路でノイズが発生してもセンサ側に及ぼす影響を小さくすることができ、高画質な画像を撮像することが可能となる。
【００５２】
このような実施形態によれば、閾値電圧変調方式のＭＯＳ型固体撮像素子の製造プロセスに存在する深いインプランティングを用いて、製造工程を増加させることなくＣＭＯＳをトリプルウェル化したために、製造コストを抑制しながら、高画質な画像を撮像することができる閾値電圧変調方式のＭＯＳ型固体撮像素子を得ることができる。
【００５３】
なお、本発明は上述した実施形態に限定されるものではなく、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の一実施形態のイメージセンサＬＳＩの構成を示すブロック図。
【図２】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、を示す平面図。
【図３】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程における初期状態を示す断面図。
【図４】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程における酸化膜形成の工程を示す断面図。
【図５】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮウェル領域形成の工程を示す断面図。
【図６】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰウェル領域形成の工程を示す断面図。
【図７】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるフォトダイオード形成の工程を示す断面図。
【図８】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるセンサ用Ｎウェル領域形成の工程を示す断面図。
【図９】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるセンサ用Ｐウェル領域形成の工程を示す断面図。
【図１０】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるホールポケット形成の工程を示す断面図。
【図１１】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮ−ＭＯＳチャンネルドープの工程を示す断面図。
【図１２】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰ−ＭＯＳチャンネルドープの工程を示す断面図。
【図１３】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるゲート形成の工程を示す断面図。
【図１４】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるセンサ用Ｎ＋層形成の工程を示す断面図。
【図１５】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮ−ＭＯＳ用Ｎ＋領域形成の工程を示す断面図。
【図１６】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰ−ＭＯＳ用Ｐ＋領域形成の工程を示す断面図。
【図１７】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮ−ＭＯＳ用Ｎ＋領域形成の工程を示す断面図。
【図１８】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰ−ＭＯＳ用Ｐ＋領域形成の工程を示す断面図。
【符号の説明】
１…イメージセンサＬＳＩ、２…センサセルアレイ、３…垂直シフトレジスタ、４…水平シフトレジスタ、５…タイミングジェネレータ、６…出力アンプ、７…バイアス回路、８…昇圧回路、９…半導体基板、１１…Ｐ基板、１２…Ｐエピタキシャル層、１４…深いＮウェル領域（第２のプロセス）、１５ａ…Ｐウェル領域（ＭＯＳプロセス）、１８ａ…浅いＮウェル領域（第２のプロセス）、２３…Ｐ層（ＭＯＳプロセス）、２４…Ｎ層（ＭＯＳプロセス）、２５ａ，２５ｂ…２酸化シリコン酸化膜（ＭＯＳプロセス）、２６ａ，２６ｂ…ポリシリコン（ＭＯＳプロセス）、３１ａ，３１ｂ，３１ｃ…Ｎ＋領域（ＭＯＳプロセス）、３２ａ，３２ｂ，３２ｃ…Ｐ＋領域（ＭＯＳプロセス）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device in which a plurality of different types of circuits are formed and a method for manufacturing the same.
[0002]
[Prior art]
Conventionally, various types of semiconductor image sensors as semiconductor devices have been proposed. Among them, in recent years, a MOS type solid-state imaging device of a threshold voltage modulation type has been developed to use a CCD (charge-coupled device) having a high performance. It is attracting attention as having both performance image quality and low power consumption of CMOS, and is expected to be used for various image input devices.
[0003]
The MOS type solid-state imaging device of the threshold voltage modulation type has excellent features capable of suppressing deterioration of image quality, achieving high density and low cost. No. 11-195778, which is formed by a process in which many deep implants exist.
[0004]
In general, a solid-state imaging device generally incorporates some peripheral circuits on a chip in which a sensor cell array is incorporated. Even in a threshold voltage modulation type MOS solid-state imaging device, the solid-state imaging device is configured by a normal MOS process. Peripheral circuits are incorporated.
[0005]
[Patent Document 1]
JP-A-11-195778
[0006]
[Problems to be solved by the invention]
However, since a circuit formed by the MOS process generates a relatively large amount of noise, noise generated in a peripheral circuit may be transmitted to affect other circuits. In particular, when the influence of noise is transmitted to the sensor cell array, a captured image is degraded. Therefore, it is desirable to avoid such influence of noise as much as possible.
[0007]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can further reduce the influence of noise.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes a first process for forming a first circuit on a semiconductor substrate of one conductivity type and a second process for forming a first circuit on the semiconductor substrate. A method for manufacturing a semiconductor device, comprising: a second process for forming a circuit, the second process capable of forming an impurity diffusion region deeper than the impurity diffusion region that can be formed by the first process, as a manufacturing process. A first step of forming the deep opposite conductivity type well region for the first circuit by the second process; and forming the deep opposite conductivity type well region in the deep opposite conductivity type well region formed by the first step. A second step of forming the one-conductivity-type well region for the first circuit by the first process, and forming the one-conductivity-type well region in the one-conductivity-type well region formed by the second step by the second process; A third step of forming a shallow opposite conductivity type well region for one circuit, wherein the third step forms a shallow opposite conductivity type well region constituting the second circuit. Process.
[0009]
According to such a method, the third step also serves as a step for forming a shallow opposite conductivity type well region constituting the second circuit, so that the steps can be simplified. Further, since the deep opposite conductivity type well region is provided, the impedance between the first circuit and other parts increases, so that even if noise is generated from the first circuit, it is difficult to be transmitted, and the noise is reduced. A circuit having a small influence can be formed.
[0010]
In the method of manufacturing a semiconductor device according to the present invention, the second circuit is a sensor cell array in which a plurality of sensor cells each having a photodiode are arranged.
[0011]
According to such a method, it is possible to manufacture a semiconductor device in which the influence of noise generated from the first circuit on the sensor cell array is reduced, so that a higher quality image can be obtained.
[0012]
In the method of manufacturing a semiconductor device according to the present invention, the sensor cell further includes an insulated gate field effect transistor.
[0013]
According to such a method, it is possible to manufacture a semiconductor device in which the influence of noise generated from the first circuit on the sensor cell array having the insulated gate field effect transistor can be reduced. Can be obtained.
[0014]
In the method of manufacturing a semiconductor device according to the present invention, the first circuit is a peripheral circuit related to the second circuit.
[0015]
According to such a method, it is possible to manufacture a semiconductor device in which the influence of noise generated from the peripheral circuit on the second circuit is reduced.
[0016]
In the method of manufacturing a semiconductor device according to the present invention, the peripheral circuit is a MOS field effect transistor.
[0017]
According to such a method, it is possible to manufacture a semiconductor device that effectively reduces the influence of noise from a MOS field-effect transistor in which relatively much noise is generated.
[0018]
In the method of manufacturing a semiconductor device according to the present invention, the MOS field-effect transistor is a CMOS transistor configured by combining a P-channel MOS transistor and an N-channel MOS transistor.
[0019]
According to such a method, it is possible to manufacture a semiconductor device that effectively reduces the influence of noise from a CMOS transistor in which relatively large amounts of noise are generated.
[0020]
In the method of manufacturing a semiconductor device according to the present invention, the one conductivity type well region is one of an N-type well region in a P-channel MOS transistor and a P-type well region in an N-channel MOS transistor. The conductivity type well region is the other of the N-type well region in the P-channel MOS transistor and the P-type well region in the N-channel MOS transistor.
[0021]
According to such a method, a semiconductor device capable of effectively reducing the influence of noise from a CMOS transistor in which relatively large amounts of noise occur can be manufactured on both a P-type semiconductor substrate and an N-type semiconductor substrate. Becomes possible.
[0022]
In addition, the semiconductor device according to the present invention can be formed on a semiconductor substrate of one conductivity type, a first circuit formed on the semiconductor substrate by a first process, and on the semiconductor substrate by the first process. A second circuit formed by a second process capable of forming an impurity diffusion region deeper than the impurity diffusion region, wherein the first circuit formed by the second process is provided. A well region of the first conductivity type, a well region of the first conductivity type formed in the well region of the deep opposite conductivity type by the first process, and a well region of the one conductivity type for the first circuit. In the well region, a shallow opposite conductivity type for the first circuit formed by the second process also serves as a step for forming a shallow opposite conductivity type well region constituting the second circuit. No And Le regions, those provided with the.
[0023]
According to such an apparatus, since the device is manufactured by the third process also serving as a process for forming a shallow opposite conductivity type well region constituting the second circuit, the process is simplified and the cost is reduced. Semiconductor device. Further, since the deep opposite conductivity type well region is provided, the impedance between the first circuit and other parts increases, so that even if noise is generated from the first circuit, it is difficult to be transmitted, and the noise is reduced. A circuit having a small influence can be formed.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
1 to 18 show an embodiment of the present invention. FIG. 1 is a block diagram showing a configuration of an image sensor LSI, and FIGS. 2 to 18 are diagrams showing a process for forming a sensor cell and a MOS transistor. (A) shows the present embodiment, and (B) shows a conventional example compared to the present embodiment.
[0025]
As shown in FIG. 1, this image sensor LSI 1 is a semiconductor device, which is a sensor cell array 2 which is a threshold voltage modulation type MOS solid-state image sensor, a vertical shift register 3, a horizontal shift register 4, and a timing generator. 5, an output amplifier 6, a bias circuit 7, and a booster circuit 8 are integrally formed on a semiconductor substrate 9 to form one sensor chip.
[0026]
The sensor cell array 2 includes a sensor cell including a photodiode and an insulated gate field effect MOS transistor for detecting an optical signal as described in, for example, JP-A-11-195778, in an array (for example, a 640 × 480 sensor cell). , 712 × 500 sensor cells including the optical black area).
[0027]
The sensor cell will be described in more detail. The photodiode includes an impurity diffusion region and a well region. When light enters, a hole (hole) corresponding to the incident light is generated in the well region. The well region is shared with the optical signal detecting MOS transistor, and forms a gate region of the optical signal detecting MOS transistor. The impurity diffusion region of the photodiode and the drain diffusion region of the optical signal detection MOS transistor are integrally formed on the surface of the well region. The drain diffusion region is formed so as to surround the outer periphery of the ring-shaped gate electrode. A source diffusion region is formed at the center of the ring-shaped gate electrode. A carrier pocket is formed in the well region below the gate electrode and around the source diffusion region so as to surround the source diffusion region. The more detailed structure of such a sensor is described in Japanese Patent Application Laid-Open No. H11-195778.
[0028]
The vertical shift register 3 is a circuit for designating a read line, which is a so-called word line. The horizontal shift register 4 is a circuit for sequentially specifying columns in the read lines specified by the vertical shift register 3. The timing generator 5 is a circuit for supplying various control signals to each circuit at the same timing. The output amplifier 6 is a circuit for amplifying and outputting the read sensor signal. The bias circuit 7 is a voltage generation circuit for generating various voltages required in the image sensor LSI1. The booster circuit 8 applies a voltage supplied from the outside to each circuit on the sensor chip requiring a boosted voltage, such as the sensor cell array 2, the vertical shift register 3, the horizontal shift register 4, the output amplifier 6, and the bias circuit 7. Supply. The semiconductor substrate 9 is a substrate for forming each circuit as described above by a semiconductor process.
[0029]
FIG. 2 is a plan view showing (A) a sensor cell and a transistor formed into a triple well (three-layer well structure), and (B) a sensor cell and a conventional transistor. FIG. 2 is a plan view schematically showing a state in which a photoresist is removed in a state shown in FIG. 18 described later in a manufacturing process of a threshold voltage modulation type MOS solid-state imaging device. 2 to 18, the present embodiment is compared with (A) and the conventional example is compared with (B), so that the difference is clearly shown. Indicates the same.
[0030]
In this plan view, the following components are exposed. First, the CMOS of this embodiment shown in FIG. 2A has a polysilicon 26a serving as a gate electrode of a P-channel MOS transistor (P-MOS) and a P + region serving as a source diffusion region and a drain diffusion region of the P-MOS. 32a and 32b, an N + region 31a serving as a P-MOS substrate diffusion region, a silicon dioxide oxide film 13 serving as a field insulating film covering the periphery thereof, and a gate electrode of an N-channel MOS transistor (N-MOS) Polysilicon 26b, N + regions 31b and 31c serving as source and drain diffusion regions of the N-MOS, the above-mentioned silicon dioxide oxide film 13 as a field insulating film covering the periphery thereof, P + region 32c serving as a straight diffusion region and P-MOS and N-MOS And the P-well region 15a covering, a deep N-well region (Deep N-Well) 14 covering to further surround the outside of the P-well region 15a, but appearing in the plan view.
[0031]
The sensor cell of the present embodiment shown in FIG. 2A includes a polysilicon 26d serving as a ring-shaped gate electrode, an N + region 28d serving as a source diffusion region located inside the ring-shaped polysilicon 26d, Region 28c serving as a drain diffusion region provided so as to surround the outside of the polysilicon 26d, an N well region 18b positioned so as to sandwich the N + region 28c above and below in FIG. Provided polysilicon 26c, 26e, P well region 15b located on the left side of FIG. 2 of polysilicon 26c, and P well region 15c located on the left and right of FIG. Appears in.
[0032]
On the other hand, in the conventional CMOS shown in FIG. 2B, a P-MOS gate electrode, a source diffusion region, a drain diffusion region, and the like are surrounded by an N-well region 91, and an N-MOS gate electrode, a source diffusion region, and a drain region. The difference is that the diffusion region and the like are surrounded by the P well region 92. The conventional sensor cell shown in FIG. 2B is the same as the sensor cell of the present embodiment shown in FIG.
[0033]
3 to 18 show the manufacturing steps in order. FIG. 3 is a cross-sectional view showing an initial state in the manufacturing steps of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor. is there. 3A to FIG. 18A are cross-sectional views of the AA cross section of FIG. 2A as viewed in the direction of arrow A. FIGS. 3B to 18B are BB cross sections of FIG. In the direction of arrow B. In this initial state, a P epitaxial layer 12 is formed by epitaxial growth on a P substrate 11 made of a silicon wafer. In this initial state, the present embodiment shown in (A) is the same as the conventional example shown in (B).
[0034]
FIG. 4 is a cross-sectional view showing an oxide film forming step in the manufacturing process of (A) the sensor cell and the triple well transistor, and (B) the sensor cell and the conventional transistor. In this step, a pattern of a silicon dioxide oxide film 13 as shown in the figure to be a field insulating film is formed. Also in this step, the present embodiment shown in FIG. 1A is the same as the conventional example shown in FIG.
[0035]
FIG. 5 is a cross-sectional view showing a process of forming an N-well region in the manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor. In the process of the present embodiment shown in FIG. 5A, after a photoresist PR is formed by photolithography, a process of manufacturing a threshold voltage modulation type MOS solid-state imaging device is performed on a portion not masked by the photoresist PR. Is performed to form a deep N-well region (Deep N-Well) 14 for the MOS transistor. On the other hand, in the process of the conventional example shown in FIG. 5B, after a photoresist PR is formed by photolithography, a portion not masked by the photoresist PR is subjected to a normal pure MOS-like process (first process). The N-well region 91 for the P-MOS is formed by performing the ion implantation by the MOS process which is the process (1).
[0036]
FIG. 6 is a cross-sectional view showing a process of forming a P-well region in the manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor. In the process of the present embodiment shown in FIG. 6A, after the photoresist PR is formed, ion implantation is performed by a normal pure MOS-like process to form a P well region 15a. 5A is formed so as to cover the periphery by the deep N-well region 14 formed in the step of FIG. In this step, P-well regions 15b and 15c on the sensor cell side are also formed. On the other hand, in the step of the conventional example shown in FIG. 6B, after the photoresist PR is formed, ion implantation is performed by a normal pure MOS-like process to form the N-MOS P-well region 92 into the P-MOS. In addition to being formed adjacent to the N well region 91 for use, P well regions 15b and 15c on the sensor cell side are also formed.
[0037]
FIG. 7 is a cross-sectional view showing a process of forming a photodiode in a process of manufacturing (A) a sensor cell and a triple well transistor, and (B) a sensor cell and a conventional transistor. In this step, the N-type region 16 is formed at a relatively deep position and the P-well region 17 is formed at a relatively shallow position by photolithography and ion implantation. This step is the same as that of the present embodiment shown in (A) and the conventional example shown in (B).
[0038]
FIG. 8 is a cross-sectional view showing a process of forming an N-well region for a sensor in a manufacturing process of (A) a sensor cell and a triple well transistor, and (B) a sensor cell and a conventional transistor. In the process of the present embodiment shown in FIG. 8A, photolithography utilizing a manufacturing process of a threshold voltage modulation type MOS solid-state imaging device is performed in the P well region 15a formed in the process of FIG. A shallow N-well region (Shallow N-Well) 18a for the MOS transistor is formed by ion implantation. In this step, the N-well region 18b on the sensor cell side is similarly formed so as to surround the P-well region 17 formed in the step of FIG. In this manner, the transistor N-well region 18a is formed by a process for manufacturing a sensor cell (a process for manufacturing a threshold voltage modulation type MOS solid-state imaging device, which corresponds to the above-described MOS process as the first process). In the following, it is formed using the second process.) On the other hand, in the process of the conventional example shown in FIG. 8B, only the N-well region 18b on the sensor cell side is photolithographically and ionized so as to surround the P-well region 17 formed in the process of FIG. It is formed by implantation.
[0039]
FIG. 9 is a cross-sectional view showing a step of forming a sensor P-well region in the manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor. In this step, the P-type region 19 is formed by photolithography and ion implantation so as to be adjacent to the N-type region 16 at a portion deeper than the N-well region 18b. Further, in this step, a P-well region 20 is formed by photolithography and ion implantation so as to be adjacent to the P-well region 17 while being surrounded by the N-well region 18b. (N-type impurity doped layer) 21 is formed. This step is the same as that of the present embodiment shown in (A) and the conventional example shown in (B).
[0040]
FIG. 10 is a cross-sectional view showing a step of forming a hole pocket in a manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor. In this step, a hole pocket 22 is formed as a carrier pocket (high-concentration buried layer) in the P well region 20 immediately below the N layer 21 by photolithography and ion implantation. This step is the same as that of the present embodiment shown in (A) and the conventional example shown in (B).
[0041]
FIG. 11 is a cross-sectional view showing an N-MOS channel doping process in the manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor. In this step, the photolithography and ion implantation are performed on the surface of the P well region 15a formed in the step shown in FIG. 6A or the surface layer portion in the P well region 92 formed in the step shown in FIG. -A P layer (a layer doped with a P-type impurity) 23 for a MOS channel is formed. This step is the same as that of the present embodiment shown in (A) and the conventional example shown in (B).
[0042]
FIG. 12 is a cross-sectional view showing a P-MOS channel doping process in the manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor. In this step, the shallow N-well region 18a formed in the step shown in FIG. 8A or the surface layer portion in the N-well region 91 formed in the step shown in FIG. An N layer 24 for a P-MOS channel is formed. This step is the same as that of the present embodiment shown in (A) and the conventional example shown in (B).
[0043]
FIG. 13 is a cross-sectional view showing a step of forming a gate in a manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor. In this step, a silicon dioxide oxide film is formed by reacting silicon and oxygen by, for example, exposing to high-temperature steam in an oxidation furnace, and then an oxide film pattern is formed by etching. Further, a polysilicon pattern is superimposed on the oxide film pattern by depositing polysilicon by, for example, a chemical vapor deposition method, and then performing photolithography, dry etching, or the like. As a result, the silicon dioxide oxide film 25a (gate insulating film) and the polysilicon 26a (gate electrode) serve as the gate for the P-MOS, and the silicon dioxide oxide film 25b (gate insulating film) serves as the gate for the N-MOS. Polysilicon 26b (gate electrode) is formed with silicon dioxide oxide films 25c, 25d, 25e (gate insulating film) and polysilicon 26c, 26d, 26e (gate electrode) as a sensor gate. This step is the same as that of the present embodiment shown in (A) and the conventional example shown in (B).
[0044]
FIG. 14 is a cross-sectional view showing a process of forming an N + layer for a sensor in a process of manufacturing (A) a sensor cell and a triple well transistor, and (B) a sensor cell and a conventional transistor. In this step, an N + layer 27 for a sensor is formed by photolithography and ion implantation on the surface layer near the polysilicon 26d constituting the ring-shaped gate electrode as shown in the figure. This step is the same as that of the present embodiment shown in (A) and the conventional example shown in (B).
[0045]
FIG. 15 is a cross-sectional view showing a process of forming an N + region for an N-MOS in a process of manufacturing (A) a sensor cell and a triple-well transistor, and (B) a sensor cell and a conventional transistor. In this step, the N + regions 28a and 28b are formed in the N-MOS P-well region 15a or the P-well region 92 by photolithography and ion implantation, and the N + region 28c is also provided near the sensor polysilicon 26d. , 28d are similarly formed. This step is the same as that of the present embodiment shown in (A) and the conventional example shown in (B).
[0046]
FIG. 16 is a cross-sectional view showing a step of forming a P + region for a P-MOS in a manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor. In this step, P + regions 29a and 29b are formed in the shallow N-well region 18a or N-well region 91 for P-MOS by photolithography and ion implantation. This step is the same as that of the present embodiment shown in (A) and the conventional example shown in (B).
[0047]
FIG. 17 is a cross-sectional view showing a step of forming an N + region for an N-MOS in a manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor. In this step, after forming the sidewalls 30 on the gate electrodes for the P-MOS transistor and the N-MOS transistor, the N + regions 28a, 28b are formed in the N + regions 31a, 28b by photolithography and ion implantation. An N + region 31a is formed in the N-well region 18a or the N-well region 91 of the shallow P-MOS while forming the portion 31c so as to substantially overlap except for a portion immediately below the sidewall 30. This step is the same as that of the present embodiment shown in (A) and the conventional example shown in (B).
[0048]
FIG. 18 is a cross-sectional view showing a step of forming a P + region for a P-MOS in a manufacturing process of (A) a sensor cell and a triple well transistor, and (B) a sensor cell and a conventional transistor. In this step, P + regions 32a and 32b for the P-MOS are formed on the P + regions 29a and 29b by photolithography and ion implantation so as to substantially overlap with each other except for a portion immediately below the sidewall 30, and the N-MOS is formed. P + region 32c is formed in P well region 15a or P well region 92 of FIG. This step is the same as that of the present embodiment shown in (A) and the conventional example shown in (B).
[0049]
A comparison between the configuration of the present embodiment shown in FIG. 18A and the configuration of the conventional example shown in FIG. 18B shows that the conventional CMOS has an N-well region for P-MOS and a P-MOS for N-MOS. In contrast to a so-called twin well having two well regions including a well region, the CMOS according to the present embodiment shown in FIG. 18A has a shallow P-MOS formed by the second process. It has a triple well structure in which the N-well region is surrounded by a P-well region for N-MOS formed by a MOS process, and the P-well region is further surrounded by a deep N-well region formed by a second process.
[0050]
As a result, the total impedance between the CMOS and other circuits due to the junction capacitance due to the PN junction surface and the impedance of each well region itself is lower than that of the conventional example shown in FIG. In this embodiment shown in FIG. Therefore, even if noise occurs in the P-MOS or the N-MOS, it is difficult for the noise to be transmitted to the sensor side.
[0051]
In this manner, the peripheral circuit is surrounded by the deep well formed in the second process, and in particular, by forming a triple well structure, even if noise occurs in the peripheral circuit, the influence on the sensor side can be reduced, and high image quality can be obtained. It is possible to capture a simple image.
[0052]
According to such an embodiment, the CMOS is triple-welled without increasing the number of manufacturing steps by using deep implantation that exists in the manufacturing process of the threshold voltage modulation type MOS solid-state imaging device. Thus, it is possible to obtain a threshold voltage modulation type MOS solid-state imaging device capable of capturing a high-quality image while suppressing image quality.
[0053]
It should be noted that the present invention is not limited to the above-described embodiment, and it is needless to say that various modifications and applications can be made without departing from the gist of the invention.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an image sensor LSI according to an embodiment of the present invention.
FIG. 2 is a plan view showing (A) a sensor cell and a triple-welled transistor, and (B) a sensor cell and a conventional transistor of the embodiment.
FIG. 3 is a cross-sectional view showing an initial state in a manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor in the embodiment.
FIG. 4 is a cross-sectional view showing a process of forming an oxide film in the manufacturing process of (A) a sensor cell and a triple well transistor, and (B) a sensor cell and a conventional transistor in the embodiment.
FIG. 5 is a cross-sectional view showing a process of forming an N-well region in the manufacturing process of (A) the sensor cell and the triple well transistor, and (B) the sensor cell and the conventional transistor in the embodiment.
FIG. 6 is a cross-sectional view showing a step of forming a P-well region in the manufacturing steps of (A) a sensor cell and a transistor formed into a triple well and (B) a sensor cell and a conventional transistor in the embodiment.
FIG. 7 is a cross-sectional view showing a process of forming a photodiode in a process of manufacturing (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor in the embodiment.
FIG. 8 is a cross-sectional view showing a process of forming an N-well region for a sensor in the manufacturing process of (A) a sensor cell and a triple well transistor, and (B) a sensor cell and a conventional transistor in the embodiment.
FIG. 9 is a cross-sectional view showing a process of forming a sensor P-well region in the manufacturing process of (A) a sensor cell and a triple-well transistor, and (B) a sensor cell and a conventional transistor in the embodiment.
FIG. 10 is a cross-sectional view showing a step of forming hole pockets in the manufacturing process of (A) the sensor cell and the transistor formed into a triple well, and (B) the sensor cell and the conventional transistor in the embodiment.
FIG. 11 is a cross-sectional view showing an N-MOS channel doping process in the manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor in the embodiment.
FIG. 12 is a cross-sectional view showing a P-MOS channel doping process in the manufacturing process of (A) the sensor cell and the triple well transistor, and (B) the sensor cell and the conventional transistor in the embodiment.
FIG. 13 is a cross-sectional view showing a step of forming a gate in a manufacturing process of (A) a sensor cell and a triple well transistor, and (B) a sensor cell and a conventional transistor in the embodiment.
FIG. 14 is a cross-sectional view showing a process of forming an N + layer for a sensor in a process of manufacturing (A) a sensor cell and a transistor formed into a triple well and (B) a sensor cell and a conventional transistor in the embodiment.
FIG. 15 is a cross-sectional view showing a step of forming an N + region for an N-MOS in a manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor in the embodiment.
FIG. 16 is a cross-sectional view showing a step of forming a P + region for a P-MOS in a manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor in the embodiment.
FIG. 17 is a cross-sectional view showing a process of forming an N + region for an N-MOS in a process of manufacturing (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor in the embodiment.
FIG. 18 is a cross-sectional view showing a step of forming a P + region for a P-MOS in a manufacturing process of (A) a sensor cell and a transistor formed into a triple well, and (B) a sensor cell and a conventional transistor in the embodiment.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Image sensor LSI, 2 ... Sensor cell array, 3 ... Vertical shift register, 4 ... Horizontal shift register, 5 ... Timing generator, 6 ... Output amplifier, 7 ... Bias circuit, 8 ... Boost circuit, 9 ... Semiconductor substrate, 11 ... P substrate, 12 P epitaxial layer, 14 deep N well region (second process), 15 a P well region (MOS process), 18 a shallow N well region (second process), 23 P layer ( MOS process), 24 ... N layer (MOS process), 25a, 25b ... Silicon oxide film (MOS process), 26a, 26b ... Polysilicon (MOS process), 31a, 31b, 31c ... N + region (MOS process) , 32a, 32b, 32c... P + region (MOS process)

Claims

一導電型の半導体基板上に第１の回路を形成するための第１のプロセスと、上記半導体基板上に第２の回路を形成するためのプロセスであって上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、
上記第１の回路用の深い反対導電型のウェル領域を上記第２のプロセスにより形成する第１の工程と、
この第１の工程により形成した深い反対導電型のウェル領域内に上記第１のプロセスにより上記第１の回路用の一導電型のウェル領域を形成する第２の工程と、
この第２の工程により形成した一導電型のウェル領域内に上記第２のプロセスにより上記第１の回路用の浅い反対導電型のウェル領域を形成する第３の工程と、
を具備し、
上記第３の工程は、上記第２の回路を構成する浅い反対導電型のウェル領域を形成するための工程を兼ねていることを特徴とする半導体装置の製造方法。A first process for forming a first circuit on a semiconductor substrate of one conductivity type and a process for forming a second circuit on the semiconductor substrate, which can be formed by the first process. A second process capable of forming an impurity diffusion region deeper than the impurity diffusion region, comprising:
A first step of forming the deep opposite conductivity type well region for the first circuit by the second process;
A second step of forming the one conductivity type well region for the first circuit by the first process in the deep opposite conductivity type well region formed by the first step;
A third step of forming a shallow, opposite-conductivity-type well region for the first circuit by the second process in the one-conductivity-type well region formed by the second step;
With
The method of manufacturing a semiconductor device, wherein the third step also serves as a step for forming a shallow opposite conductivity type well region constituting the second circuit.

上記第２の回路は、フォトダイオードを備えたセンサセルが複数配列されたセンサセルアレイであることを特徴とする請求項１に記載の半導体装置の製造方法。The method according to claim 1, wherein the second circuit is a sensor cell array in which a plurality of sensor cells each having a photodiode are arranged.

上記センサセルは、さらに、絶縁ゲート型電界効果トランジスタを備えたものであることを特徴とする請求項２に記載の半導体装置の製造方法。The method according to claim 2, wherein the sensor cell further includes an insulated gate field effect transistor.

上記第１の回路は、上記第２の回路に関する周辺回路であることを特徴とする請求項１に記載の半導体装置の製造方法。2. The method according to claim 1, wherein the first circuit is a peripheral circuit related to the second circuit.

上記周辺回路は、ＭＯＳ電界効果型トランジスタであることを特徴とする請求項４に記載の半導体装置の製造方法。5. The method according to claim 4, wherein the peripheral circuit is a MOS field effect transistor.

上記ＭＯＳ電界効果型トランジスタは、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとを組み合わせて構成されたＣＭＯＳ型トランジスタであることを特徴とする請求項５に記載の半導体装置の製造方法。6. The method according to claim 5, wherein the MOS field-effect transistor is a CMOS transistor configured by combining a P-channel MOS transistor and an N-channel MOS transistor.

上記一導電型のウェル領域は、ＰチャンネルＭＯＳトランジスタにおけるＮ型ウェル領域またはＮチャンネルＭＯＳトランジスタにおけるＰ型ウェル領域の何れか一方であり、
上記浅い反対導電型のウェル領域は、ＰチャンネルＭＯＳトランジスタにおけるＮ型ウェル領域またはＮチャンネルＭＯＳトランジスタにおけるＰ型ウェル領域の何れか他方であることを特徴とする請求項６に記載の半導体装置の製造方法。The one conductivity type well region is one of an N-type well region in a P-channel MOS transistor and a P-type well region in an N-channel MOS transistor.
7. The semiconductor device according to claim 6, wherein the shallow well region of the opposite conductivity type is one of an N-type well region in a P-channel MOS transistor and a P-type well region in an N-channel MOS transistor. Method.

一導電型の半導体基板と、この半導体基板上に第１のプロセスにより形成された第１の回路と、上記半導体基板上に上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスにより形成された第２の回路と、を具備する半導体装置であって、
上記第２のプロセスにより形成された上記第１の回路用の深い反対導電型のウェル領域と、
この深い反対導電型のウェル領域内に上記第１のプロセスにより形成された上記第１の回路用の一導電型のウェル領域と、
この一導電型のウェル領域内に、上記第２の回路を構成する浅い反対導電型のウェル領域を形成するための工程を兼ねて、上記第２のプロセスにより形成された上記第１の回路用の浅い反対導電型のウェル領域と、
を具備したことを特徴とする半導体装置。A semiconductor substrate of one conductivity type, a first circuit formed on the semiconductor substrate by a first process, and an impurity diffusion region deeper than an impurity diffusion region that can be formed on the semiconductor substrate by the first process A second circuit formed by a second process capable of forming a semiconductor device,
A deep opposite conductivity type well region for the first circuit formed by the second process;
A first conductivity type well region for the first circuit formed in the deep opposite conductivity type well region by the first process;
In the one conductivity type well region, the first circuit formed by the second process is also used as a step of forming a shallow opposite conductivity type well region constituting the second circuit. A well region of opposite conductivity type having a shallow
A semiconductor device comprising: