JP2004214267A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device equipped with a metal interconnect line which is markedly improved in electromigration resistance or stress migration resistance. <P>SOLUTION: A copper interconnect line 107 is composed of a silicon low-concentration region 104 and a silicon solid solution 106 provided on the silicon low-concentration region 104. The silicon solid solution layer 106 has a structure in which silicon is arranged as an interstitial element or a substitutional element in a copper crystal structure forming the copper interconnect line 107. Silicon-containing copper forming the silicon solid solution 106 is kept in a state in which silicon is introduced as an interstitial element or a substitutional element while the silicon-containing copper maintains a copper crystal structure (face-centered cubic lattice;lattice constant 3.6Å). <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、金属配線を備える半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年における半導体装置の高集積化への要請から、配線やプラグの材料として銅が広く用いられるようになってきた。銅は、従来用いられていたアルミニウムに比べ、抵抗が低く、エレクトロマイグレーション耐性にも優れるという特徴を有している。
【０００３】
しかし、素子の微細化がさらに進行するにつれ、こうした銅を用いた配線においてもエレクトロマイグレーションの発生が問題となるようになってきた。銅配線を構成する銅膜は、通常めっき法などにより形成されるが、この場合、銅膜は多数の多結晶構造の銅粒子が集合した形態となる。こうした構造の銅配線に電圧を印加すると、銅粒子の粒界を経由して物質移動が起こり、結果としてエレクトロマイグレーションが発生する。配線幅の小さい配線においては、銅粒子のサイズも小さくなることから、このような粒界を介した物質移動によるマイグレーションの問題はより顕著となる。こうしたエレクトロマイグレーションに対する耐性は素子寿命と密接に関連し、エレクトロマイグレーション耐性に劣る素子は素子寿命が短い。
【０００４】
一方、銅を用いた配線構造において、最近、ストレスマイグレーションの発生が取り沙汰されている。図１は、ダマシン法により形成した銅多層配線の断面模式図である。下層配線１２１ａの上部に上層配線１２１ｂが接続した構成となっており、上層配線１２１ｂは、接続プラグとその上部に形成された配線からなっている。図１（ａ）では、上層配線１２１ｂ側に空洞１２２が発生している。すなわち、上層配線１２１ｂを構成するビアの部分に空洞が生じている。一方、図１（ｂ）では、下層配線１２１ａの上面に空洞１２２が発生している。このような空洞１２２は、半導体プロセス中の熱履歴等により銅配線中に内部応力が生じることが原因と考えられる。図１（ａ）では、上層配線１２１ｂ中に、銅の「吸い上げ」が起こり、ビア中で銅が上方にマイグレートすることにより空洞１２２が発生するものと考えられる。図１（ｂ）では、下層配線１２１ａ中で水平方向に銅がマイグレートし、この結果、空洞１２２が発生するものと考えられる。こうした応力にともなう銅の物質移動の現象をストレスマイグレーションという。このような空洞が生じると、接続プラグと配線との接続不良が生じ、半導体装置の歩留が低下したり、長期の使用により半導体装置の動作が不安定になったりする。
【０００５】
特許文献１には、銅配線中にＭｇ、Ｚｒ、Ｓｎ等の異種元素を導入して銅合金を形成することによりエレクトロマイグレーション耐性を向上できることが記載されている。しかしながら、同文献記載の技術では、銅配線の導電率が上昇する等の問題が生じたることがあった。また、エレクトロマイグレーション耐性の向上にはある程度有効であっても、ストレスマイグレーション耐性の向上を図ることが難しかった。
【０００６】
一方、ストレスマイグレーションの発生を抑制する技術として、従来、銅配線の上部に銅シリサイド層を形成する技術が知られている。特許文献２には、ストレスマイグレーション耐性等を向上する目的で、銅配線上部にＣｕシリサイド層が形成する技術が開示されている。しかしながら、こうしたシリサイド層を形成した場合でも、ストレスマイグレーションを完全に抑制することは困難である。
【０００７】
【特許文献１】
特開平１１−２０４５２４号公報
【特許文献２】
特開平９−３２１０４５号公報
【０００８】
【発明が解決しようとする課題】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、従来技術に比し、エレクトロマイグレーション耐性あるいはストレスマイグレーション耐性を大幅に改善した金属配線を備える半導体装置を提供することにある。
さらに本発明は、こうした半導体装置を安定的に製造できるプロセスを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明によれば、半導体基板と、該半導体基板上に形成された絶縁膜と、該絶縁膜中に埋設された金属配線とを備え、前記金属配線は、固溶原子を含むことを特徴とする半導体装置が提供される。
【００１０】
この半導体装置は、固溶原子を含む金属配線を備えている。ここで、「固溶」とは二種類の物質が固体で互いに溶けた状態をいい、銅シリサイドのようなシリサイド化合物に代表される金属間化合物を含まない。「固溶」は置換型と侵入型の２種類に大別される。置換型固溶とは、結晶を構成する格子が異種原子により置換された形態の固溶状態をいう。侵入型固溶とは、結晶を構成する格子の間の空間に異種原子が配置された形態の固溶をいう。
【００１１】
本発明における金属配線は、固溶原子を含む構成を有し、これにより、優れたエレクトロマイグレーション耐性およびストレスマイグレーション耐性を実現している。
【００１２】
なお、従来技術の項において銅配線の表面にシリサイドを形成した構成を記載したが、これは上述のように金属間化合物に相当する。シリサイドを設けた構成では、後述するように充分なストレスマイグレーション耐性が得られないことがある。
【００１３】
また本発明によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に金属配線を形成する工程と、前記金属配線を構成する金属とは異なる原子を含むガスを前記金属配線に照射し、前記金属配線中に固溶原子を導入する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１４】
本発明の方法によれば、エレクトロマイグレーション耐性やストレスマイグレーション耐性に優れる半導体装置を安定的に得ることができる。
【００１５】
本発明の半導体装置の製造方法において、前記金属配線を形成する前記工程の後、前記金属配線の上部に前記金属配線を構成する金属の酸化層を形成する工程をさらに含み、その後、前記酸化層の表面に前記ガスを照射し、前記金属配線中に固溶原子を導入する構成とすることができる。また、前記酸化層を形成する前記工程は、前記金属配線の表面を有機酸により洗浄した後、純水によりリンスする工程を含む構成とすることができる。こうすることによって、上記特性を有する半導体装置を安定的に得ることができる。
【００１６】
さらに、前記金属配線中に前記固溶原子を導入した後、前記金属配線上にＳｉＣ、ＳｉＮ、ＳｉＯＮまたはＳｉＯＣを含む膜を形成する工程をさらに含む構成とすることができる。こうした材料からなる膜を配線上に形成することによって、隣接配線間の寄生容量の増大を最小限に低減しつつ金属配線を構成する金属が層間絶縁膜へ拡散することを効果的に抑制することができる。
【００１７】
本発明において、金属配線を構成する金属は、銅または銅含有合金とすることができる。固溶原子は、金属配線を構成する金属結晶に対して、侵入型または置換型の形態で導入され得る性状および大きさを有する。構成配線を銅または銅含有合金とする場合、固溶原子の原子半径は１．４オングストローム以下とすることが望ましい。こうすることにより、ストレスマイグレーション耐性に優れる固溶体を安定的に実現することができる。
【００１８】
固溶原子としては、Ｓｉ、Ａｌ、Ｂｅ、Ｚｎ、Ａｕ、Ｇａ、Ｍｇ、Ｎｉ、Ｐｄ、Ｐｔ等を例示することができる。このうち、より優れたストレスマイグレーション耐性を得る観点から、Ｓｉ、Ａｌ、Ｂｅ、Ｚｎ、Ａｕ、Ｇａ、Ｍｇ、Ｎｉ、Ｐｄが好ましく、さらに、高いストレスマイグレーション耐性を安定的にかつ歩留まり良く得る観点から、Ｓｉ、Ａｌ、Ｂｅ、Ｚｎが好ましい。本発明においては、こうした原子を固溶原子として金属配線に導入する。このような金属配線を安定的に得るためには、当該原子を、金属配線を構成する金属と金属間化合物を形成しないように導入することが重要となる。具体的には、当該原子の選択、当該原子を導入する条件、導入対象となる金属配線の表面状態の制御等により、固溶状態を安定的に実現することができる。
【００１９】
なお、ストレスマイグレーション耐性等に優れる固溶状態を安定的に得る観点からは、固溶原子として、金属配線を構成する金属と周期表における異なる族に属するものを選択することが好ましい。
【００２０】
固溶原子は金属配線の表面近傍に導入されていることが好ましい。また、固溶原子の導入された領域は、金属配線表面近傍の固溶層をなすこととすることができる。
【００２１】
固溶層における固溶原子の濃度は、金属配線を構成する金属に対する固溶範囲内とすることが好ましい。たとえばシ銅配線に対してシリコンを導入する場合、０．１原子％以上９原子％以下であることが好ましい。こうすることによって、ストレスマイグレーション耐性やエレクトロマイグレーション耐性を一層顕著に改善することができる。
【００２２】
また上記金属配線中、固溶層を除く領域における固溶原子の濃度は、０．１原子％未満であることが好ましい。また、金属配線中、固溶層の厚みは、金属配線の厚みの４０％以下とすることができる。こうすることによって、配線抵抗の上昇を抑えつつストレスマイグレーション耐性やエレクトロマイグレーション耐性を改善することができる。
【００２３】
【発明の実施の形態】
第一の実施の形態
図２は本実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、不図示のシリコン基板上に成膜された絶縁膜１０１の上に絶縁膜１０２が積層され、絶縁膜１０２に設けられた溝部に銅配線１０７が設けられた構成を有している。銅配線１０７の側面と底面は、バリアメタル膜１０３により覆われている。銅配線１０７の上面は、拡散防止膜１０８により覆われており、更にその上に層間絶縁膜１１０が積層している。
【００２４】
銅配線１０７は、シリコン低濃度領域１０４と、その上部に設けられたシリコン固溶層１０６より構成されている。シリコン固溶層１０６は、銅配線１０７を構成する銅の結晶構造中にシリコンが格子間元素または置換元素として配置された構造となっている。この点、銅およびシリコンが反応して金属間化合物を形成するシリサイドとは、本質的に構造が異なっている。シリコン固溶層１０６を構成するシリコン含有銅は、図３（ａ）のような構造を有しているものと考えられる。すなわち、シリコン固溶層１０６では、銅の結晶構造（面心立方格子；格子定数３．６オングストローム）を維持しつつ格子間元素または置換元素としてシリコンが導入された状態となっている。一方、図３（ｂ）は銅シリサイドの構造を模式的に示したものである。銅シリサイドは、シリコン固溶層と異なり、銅の結晶構造は維持されず、銅とシリコンがともに結晶を構成している。ちなみに銅シリサイドＣｕ５Ｓｉの結晶構造は、β-Mn型構造、格子定数６．２オングストロームである。こうした結晶構造の相違を示すデータについては、実施例にて後述する。
【００２５】
本実施形態では、シリコン低濃度領域１０４により配線の低い抵抗が実現されるとともに、上述した構造のシリコン固溶層１０６によりストレスマイグレーション耐性およびエレクトロマイグレーション耐性が顕著に向上する。
【００２６】
上記構造のシリコン含有銅を安定的に得るためには、銅膜表面に銅酸化膜を形成した状態でモノシランを照射する方法が有効である。この方法により本発明の意図とする固溶層が安定的に得られる理由は必ずしも明らかではないが、銅酸化膜の介在により、銅とシリコンの急激な反応が抑制され、銅シリサイドの形成が抑えられることによるものと考えられる。上記方法では、いったん銅、酸化銅、シリコン化合物層がこの順で積層した構造が形成される。その後、熱処理を行うと、シリコン化合物層へ銅が拡散し、シリコン含有銅層が形成される。これは、銅へのシリコンの拡散に比べシリコン化合物への銅の拡散の方が速いことによるものと思われる。こうした拡散の態様が、シリコン固溶層の形成に寄与しているものと考えられる。なお、銅膜表面に銅酸化膜を形成せず、フレッシュな銅が露出した状態でモノシランを照射した場合、銅シリサイドが形成されやすい。銅表面に堆積したシリコンが速やかに銅と反応し、銅シリサイドを生成するからである。
【００２７】
図４は、上述したシリコン固溶層を安定的に形成するプロセスを示す図である。初めに銅配線をダマシンプロセスにより形成する（Ｓ１０１）。次に、シュウ酸水溶液を用い銅表面の酸化層を除去する（Ｓ１０２）。その後、純水リンスを行い、残存するシュウ酸や不純物を除去する（Ｓ１０３）。
【００２８】
つづいて、防食剤、たとえばベンゾトリアゾール（ＢＴＡ）等のアゾール系化合物を含む液により銅配線の表面を防食処理する（Ｓ１０４）。本実施形態では、ＢＴＡを使用する。この処理により、銅表面にＢＴＡが付着し、銅の酸化が抑制される。
【００２９】
次に、処理した基板を成膜室に移動した後、成膜室を真空雰囲気にし、ＢＴＡを揮発させる（Ｓ１０５）。その後、銅配線に対してシラン照射を行う（Ｓ１０６）。シラン照射は、例えばモノシラン（ＳｉＨ４）を照射する等の方法により行うことができる。この照射により、銅配線中にシリコンが導入される。その後、ＳｉＣＮ等の拡散防止膜をＣＶＤ法により成膜する（Ｓ１０６）。
【００３０】
以上のプロセスにおいて、ステップ１０６におけるシラン照射の条件を最適化することにより、シリコン固溶層を安定的に形成することが可能となる。具体的には、銅表面に薄膜の酸化層を残存させた状態でシランを照射すること、および、シラン原料ガスの流量を過剰とならないよう最適の範囲とすること等である。酸化層の厚みの制御に関しては、ステップ１０２およびステップ１０３の条件を調整することにより、酸化層厚みを好適に制御可能である。
【００３１】
また、固溶層を安定的に形成するためには、配線を構成する金属の結晶格子定数と、導入する異種原子の原子半径との関係が重要となる。格子定数に対して原子半径が大きすぎると、本発明の目的に合致する好ましい固溶体を形成し難くなることがあり、エレクトロマイグレーション耐性およびストレスマイグレーション耐性の改良効果が充分に得られない場合がある。配線金属を銅とした場合、銅の格子定数（面心立方格子；格子定数３．６オングストローム）を考慮すると、原子半径は１．４オングストローム以下であることが好ましい。こうした原子半径の異種原子を選択すれば、侵入型固溶体を比較的安定に形成することができる。
【００３２】
第二の実施の形態
図５は第二の実施の形態の半導体装置の製造工程手順を示す断面図である。トランジスタなどの半導体素子が形成された半導体基板（不図示）上に、下地絶縁膜１０１および膜厚５００ｎｍのＳｉＯ２絶縁膜１０２を成膜した後、ドライエッチングによりＳｉＯ２絶縁膜１０２に溝配線用パターンを形成する（図５（ａ））
次に、図５（ｂ）に示すように、露出した下地絶縁膜１０１およびＳｉＯ２絶縁膜１０２の上に、バリアメタルとしてＴａ／ＴａＮ膜１０５（Ｔａ膜およびＴａＮ膜がこの順で積層した膜）を膜厚３０ｎｍで成膜する。次いで溝配線用パターンを埋め込むように、電解メッキ法によりＣｕ層１０８を形成する。
【００３３】
次に、図５（ｃ）に示すように、溝外部のＣｕ層１０８およびＴａ／ＴａＮ膜１０５をＣＭＰにより除去し、Ｃｕ配線１０７を形成する。このＣｕ配線１０７の表面を、シュウ酸水溶液を用いて洗浄し、銅表面の酸化層を除去する。その後、純水リンスを行い、残存するシュウ酸や不純物を除去する。つづいて、ＢＴＡ水溶液により銅配線の表面を処理する。この処理により、銅表面に防食材であるＢＴＡが付着する。
【００３４】
次に、処理した基板を成膜室に移動した後、成膜室を真空雰囲気にし、ＢＴＡを揮発させる。この処理を終了した時点で、Ｃｕ配線１０７表面には酸化銅薄膜が残存する。この酸化銅薄膜は、上述したシュウ酸処理後のリンス工程で形成されたものである。
【００３５】
この酸化銅薄膜を介してシラン照射することにより、図５（ｄ）に示すように、銅配線上部にシリコン固溶層１０６が形成される。シラン照射は、ここではモノシラン（ＳｉＨ４）を照射する方法を採用する。具体的には、プラズマＣＶＤ装置内において、ＳｉＨ４ガス流量１０〜５００ｓｃｃｍ、Ｎ２ガス流量１００〜１０００ｓｃｃｍ、処理圧力２０Ｔｏｒｒ以下の条件とし、処理時間は各ガスの流量や処理室の圧力にも依存するが、たとえば１５０秒間以下とする。これにより、銅層上部にシリコン含有層を形成する。
【００３６】
次に、図５（ｅ）に示すように、シリコン固溶層１０６およびＳｉＯ２絶縁膜１０２の上にＣｕ拡散防止膜として膜厚５０ｎｍのＳｉＣＮ膜１０９を成膜する。この成膜は、上記プラズマＣＶＤ装置内で、ＳｉＨ（ＣＨ３）３、ＮＨ３、およびＨｅの反応ガスを用いたプラズマＣＶＤ法により行うことができる。
【００３７】
その後、上記プラズマＣＶＤ装置により、膜厚５００ｎｍのＳｉＯ２層間絶縁膜１１０を成膜する。以上により本実施形態に係る配線構造を得ることができる。
【００３８】
本実施形態において、シリコン固溶層１０６の形成に際し、原料ガスとしてＳｉＨ４を用いたが、Ｓｉ２Ｈ６やＳｉＨ２やＳｉＨ２Ｃｌ２といった無機シランガスを用いることもできる。シラン照射は、Ｏ２を含まないガス雰囲気中で、処理温度２００℃以上４５０℃以下、処理圧力２０Ｔｏｒｒ以下として行うことができる。
【００３９】
また、シリコン固溶層１０６にシリコンが拡散されているため、上層のＣｕ拡散防止膜との密着性が良好となる。なお、Ｃｕ拡散防止膜との密着性をより向上させるために、Ｃｕ配線１０７中、シリコンが上部に偏在していることが好ましく、シリコン濃度が配線上部で最も高くなるようにすることが望ましい。
【００４０】
シリコン固溶層１０６中のシリコン濃度は、０．１原子％以上、より好ましくは１原子％以上とすることが好ましい。こうすることにより、ストレスマイグレーション耐性およびエレクトロマイグレーション耐性の改善効果が一層顕著となる。また、シリコン濃度の上限については、シリコンが銅配線中に固溶し得る範囲とすることが必要であり、たとえば、９原子％以下、より好ましくは７原子％以下とする。こうすることにより、銅シリサイドとは異なる固溶体を安定的に得ることができる。シリコン固溶層１０６の厚みは、抵抗上昇を抑制する観点から、ある程度薄くすることが好ましい。たとえば、シリコン濃度０．１原子％以上の領域をシリコン固溶層とし、当該シリコン固溶層を、金属配線の高さの４０％以下、より好ましくは２０％以下とすることにより、配線抵抗やコンタクト抵抗と、ストレスマイグレーション耐性およびエレクトロマイグレーション耐性とのバランスに優れる配線構造を得ることができる。
【００４１】
本実施の形態によれば、エレクトロマイグレーション耐性およびストレスマイグレーション耐性を大幅に改善した金属配線を備える半導体装置が得られる。
【００４２】
第三の実施の形態
図６は本実施形態に係る半導体装置の構造を示す断面図である。この半導体装置は、下層配線２５５がビアプラグを介して上層配線２６０に接続された構成を有する。
【００４３】
下層配線２５５は積層膜に形成された溝部に設けられている。この溝部は、半導体基板（不図示）上に成膜された下地絶縁膜２０１、ＳｉＣＮ膜２０２、梯子型の水素化シロキサンであるＬ−Ｏｘ（日本電気株式会社の商標）膜２０３およびＳｉＯ２膜２０４からなる積層膜に形成されている。下層配線２５５の側面と底面はＴａ／ＴａＮ膜２０８に覆われている。Ｌ−Ｏｘ膜とは、ラダーオキサイドとよばれる梯子型の水素化シロキサンである。
【００４４】
ここで、梯子型水素化シロキサンとは梯子型の分子構造を有するポリマーのことであり、配線遅延防止の観点から誘電率２．９以下のものが好ましく、また膜密度が低いものが好ましい。たとえば、膜密度が1.50ｇ／ｃｍ３以上1.58ｇ／ｃｍ３以下、６３３nmの屈折率が1.38以上1.40以下であることが好ましい。こうした膜材料の具体例としてＬ−Ｏx等を例示することができる。なお、Ｌ−Ｏxのポーラス化した絶縁材料を用いることもできる。
【００４５】
ビアプラグは、ＳｉＯ２膜２０４上のＳｉＣＮ膜２１１およびＳｉＯ２膜２１２からなる積層膜に形成された孔部に設けられている。その孔部の側面と底面はＴａ／ＴａＮ膜２２０に覆われ、その中がシリコン含有銅で埋め込まれている。
【００４６】
上層配線２６０は積層膜に形成された溝部に設けられている。その溝部は、ＳｉＯ２膜２１２、ＳｉＣＮ膜２１３、Ｌ−Ｏｘ膜２１６およびＳｉＯ２膜２１７からなる積層膜に形成されている。上層配線２６０の側面はＴａ／ＴａＮ膜２２０に覆われ、上層配線２６０の上面にはＳｉＣＮ膜２２２が形成されている。
【００４７】
次に、本実施の形態に係る半導体装置の製造方法について説明する。
【００４８】
図７〜図１０は第三の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、すでに述べた実施の形態と同様な工程については、その詳細な説明は省略する。
【００４９】
本実施の形態に係る半導体装置の製造方法では、半導体素子を有する基板上に成膜された下地絶縁膜２０１上に、第１溝配線の溝部形成のためのエッチングストッパー膜としてＳｉＣＮ膜２０２をプラズマＣＶＤ法により５０ｎｍ成膜する。次に、第１の銅溝配線の層間絶縁膜として低誘電率層間絶縁膜であるＬ−Ｏｘ膜２０３を塗布法により３００ｎｍ成膜し、４００℃の焼成をＮ２雰囲気で３０分行う。次に、ＳｉＯ２膜２０４をプラズマＣＶＤ法により１００ｎｍ成膜する。その後、ＳｉＯ２膜２０４とＬ−Ｏｘ膜２０３をドライエッチングして、第１溝配線パターン２０７を形成する。
【００５０】
次に、ドライエッチングによりエッチングストッパー膜であるＳｉＣＮ膜２０２のエッチバックを行い、下地半導体素子との導通面を開口し、エッチング残渣除去のためのウェット剥離を行い、第１溝配線パターン２０７を形成する。次に、バリアメタルとしてＴａ／ＴａＮ膜２０８を３０ｎｍスパッタリング法により成膜し、つづいて、Ｔａ／ＴａＮ膜２０８の上にＣｕ膜２０９を膜厚１００ｎｍでスパッタリング法により成膜する。その後、電解メッキ法によりＣｕ膜２０９を７００ｎｍ成膜し、第１溝配線パターン２０７を埋め込んでから、結晶化のためにＮ２雰囲気で４００℃、３０分の熱処理を行う（図７（ｂ））。
【００５１】
次に、ＳｉＯ２膜２０４上のＣｕ膜２０９およびＴａ／ＴａＮ膜２０８をＣＭＰにより除去し、シュウ酸処理、純水リンスを経て、ＢＴＡ溶液による表面処理を行う。これにより、Ｃｕ表面がＢＴＡ層で酸化防止処理された第１の銅溝配線が形成される（図７（ｃ））。
【００５２】
次に、第1の銅溝配線上のＢＴＡ層を熱分解により除去するため、プラズマＣＶＤ装置内で、処理温度２００〜４５０℃、Ｎ２ガス流量１００〜１０００ｓｃｃｍ、処理圧力２０Ｔｏｒｒ以下の条件で１分間程度、熱処理を行う。さらに、ＢＴＡ層除去後、ＳｉＨ４ガス流量１０〜５００ｓｃｃｍ、Ｎ２ガス流量５０００ｓｃｃｍ、処理圧力２０Ｔｏｒｒ以下の条件で第１の銅溝配線に２４０秒間熱処理を行い、シリコン固溶層２５０を形成する（図７（ｄ））。
【００５３】
その後、Ｃｕ拡散防止膜となるＳｉＣＮ膜２１１（膜厚５０ｎｍ）、層間絶縁膜となるＳｉＯ２膜２１２（膜厚４００ｎｍ）、エッチングストッパー膜となるＳｉＣＮ膜２１３（膜厚５０ｎｍ）を順次成膜する。その上に第２溝配線の層間絶縁膜としてＬ−Ｏｘ膜２１６を３００ｎｍ塗布・焼成し、その上にＳｉＯ２膜２１７を１００ｎｍ成膜する。つづいて反射防止膜２２５とフォトレジスト２１４を塗布し、フォトリソグラフィー技術を用いて、フォトレジストにビア用レジストパターン２１５を形成する（図８（ｅ））。
【００５４】
次に、ビア用レジストパターン２１５を用いてドライエッチングを行い、ＳｉＣＮ膜２１１の上部に到達する孔を形成する（図８（ｆ））。その後、アッシングと剥離液処理により、フォトレジスト２１４、反射防止膜２２５およびレジスト残渣を除去する。
【００５５】
次に、再び反射防止膜２２５を塗布・焼成し、その上にフォトレジスト２１８を塗布し、フォトリソグラフィー技術を用いて、フォトレジストに第２溝配線用レジストパターン２１９を形成する（図９（ｇ））。
【００５６】
つづいて、第２溝配線用レジストパターン２１９から、ＳｉＯ２膜２１７、Ｌ−Ｏｘ膜２１６、および反射防止膜２２５をエッチングストッパー膜となるＳｉＣＮ膜２１３までエッチングする。その後、アッシングを行い、第２溝配線用のフォトレジスト２１８および反射防止膜２２５を除去し、エッチングによりビア底のＳｉＣＮ膜２１１を除去する。次に、剥離液によりエッチング残渣を除去する（図９（ｈ））。
【００５７】
その後、電解メッキ法によりＣｕ膜を７００ｎｍ成膜した後、ＣＭＰを行い、図１０（ｊ）に示すように、上部配線およびビアプラグを構成する銅膜２２３を形成する。
【００５８】
次に、第１の銅溝配線と同様にして、シュウ酸処理、純水リンスおよびＢＴＡによる防食処理を行った後、ＢＴＡ層を除去しＳｉＨ４を照射する。これにより、銅膜２２３およびシリコン固溶層２５０からなる上層配線２６０を形成し（図１０（ｊ））、その後、Ｃｕ拡散防止膜としてＳｉＣＮ膜２２２を膜厚５０ｎｍ成膜し、配線構造を形成する（図１０（ｋ））。この際、シリコン濃度は、配線の表面で最も高く、底面方向に向かうにつれて低くなっている。
【００５９】
第四の実施の形態
本実施形態は、シングルダマシン構造の二層銅配線に本発明を適用した例である。図１１は本実施の形態に係る半導体装置の構造を示す断面図である。本実施の形態に係る半導体装置は、下層配線２５５がシリコン含有銅プラグ２２８を介して上層配線２７０に接続された構成を有している。
【００６０】
下層配線２５５は積層膜に形成された溝部に設けられている。その溝部は、半導体基板（不図示）上に成膜された下地絶縁膜２０１、ＳｉＣＮ膜２０２、Ｌ−Ｏｘ膜２０３およびＳｉＯ２膜２０４からなる積層膜に形成されている。下層配線２５５の側面と底面はＴａ／ＴａＮ膜２０８に覆われている。
【００６１】
シリコン含有銅プラグ２２８は、ＳｉＯ２膜２０４上のＳｉＣＮ膜２１１およびＳｉＯ２膜２１２からなる積層膜に形成された孔部に設けられている。その孔部の側面と底面はＴａ／ＴａＮ膜２２６に覆われている。
【００６２】
上層配線２７０は積層膜に形成された溝部に設けられている。その溝部は、ＳｉＣＮ膜２１３、L−Ｏｘ膜２１６およびＳｉＯ２膜２１７からなる積層膜に形成されている。上層配線２７０の側面と底面はＴａ／ＴａＮ膜２２０に覆われ、上層配線２７０の上面にはＳｉＣＮ膜２２２が形成されている。
【００６３】
次に、本実施の形態に係る半導体装置の製造方法について説明する。
【００６４】
図１２〜図１５は本実施形態に係る半導体装置の製造工程を示す断面図である。
【００６５】
本実施形態では、まず第三の実施の形態と同様にして下層配線２５５まで形成する。この際、シリコン濃度は、配線表面で最も高く、底面方向に向かうにつれて低くなっている。
【００６６】
次に、第三の実施の形態と同様にしてＳｉＣＮ膜２１１、層間絶縁膜であるＳｉＯ２膜２１２までを順に形成する（図１２（ａ））。
【００６７】
次に、成膜したＳｉＯ２膜２１２上に反射防止膜２２５とフォトレジスト２１４を塗布し、フォトリソグラフィー技術を用いて、ビア用レジストパターン２１５を形成する（図１２（ｂ））。
【００６８】
さらに、ドライエッチング技術によりビアレジストパターンからＳｉＯ２膜２１２をエッチングして、ビア用パターンを形成する。その後、アッシングを行い、フォトレジスト２１４と反射防止膜２２５を除去する（図１２（ｃ））。次に、ビア底のＳｉＣＮ膜２１１をエッチバックする。次に、剥離液によりエッチング残渣を除去する（図１２（ｄ））。
【００６９】
その後、スパッタリング法により、膜厚３０ｎｍのＴａ／ＴａＮ膜２２６を成膜し、この上にシード用のＣｕ膜（不図示）を形成した後、電解メッキ法によりＣｕ膜２２７を７００ｎｍ成膜し、ビアパターンに埋め込む。その後、結晶化のために４００℃の熱処理を行う（図１３（ｅ））。
【００７０】
次に、ＳｉＯ２膜２１２上のＣｕ膜２２７およびＴａ／ＴａＮ膜２２６をＣＭＰにより除去し、シュウ酸処理、純水リンス処理を経た後、ＢＴＡ溶液による表面処理によりＣｕ表面がＢＴＡ層で酸化防止処理された銅ビアプラグを形成する（図１３（ｆ））。
【００７１】
次に、第３実施の形態で下層配線２５５を形成した際と同じ工程によりシリコン含有銅プラグ２２８を形成し、第２のＣｕ拡散防止膜としてＳｉＣＮ膜２１３を５０ｎｍ成膜する（図１３（ｇ））。
【００７２】
次に、第２の層間絶縁膜としてＬ−Ｏｘ膜２１６を３００ｎｍ塗布・焼成し、その上にＳｉＯ２膜２１７を１００ｎｍ成膜する。次に、反射防止膜２２５とフォトレジスト２１８を塗布し、フォトリソグラフィー技術を用いて、フォトレジスト２１８に第２溝配線用レジストパターン２１９を形成する（図１４（ｈ））。
【００７３】
次に、フォトレジスト２１８をマスクにして、第２溝配線の層間絶縁膜であるＳｉＯ２膜２１７とＬ−Ｏｘ膜２１６をエッチングする。次に、アッシングによりフォトレジスト２１８と反射防止膜２２５を除去する。次に、全面エッチバックにより、第２のＣｕ拡散防止膜のＳｉＣＮ膜２１３を除去する。次に、剥離液によりエッチング残渣を除去する（図１４（ｉ））。
【００７４】
その後、スパッタリング法により、Ｔａ／ＴａＮ膜２２０を３０ｎｍ成膜し、Ｔａ／ＴａＮ膜２２０の上にシード用のＣｕ膜（不図示）を１００ｎｍ成膜する。次に、電解メッキ法によりＣｕ膜２２１を７００ｎｍ成膜し、次いでＣＭＰにより、上部配線を形成する。その後、配線表面をシュウ酸水溶液を用いて洗浄し、銅表面の酸化層を除去し、純水リンスを行い、残存するシュウ酸や不純物を除去する。つづいて、ＢＴＡ水溶液により銅配線の表面を処理する。この処理により、銅表面に防食材であるＢＴＡが付着する図１４（ｊ））。
【００７５】
次に、下層配線２５５およびシリコン含有銅プラグ２２８の形成工程と同様にして、ＢＴＡ層を除去し、ＳｉＨ４を照射することにより上層配線２７０を形成し（図１５（ｋ））、Ｃｕ拡散防止膜としてＳｉＣＮ膜２２２を膜厚５０ｎｍで成膜する（図１５（ｌ））。上層配線２７０中のシリコン濃度は、配線表面で最も高く、底面方向に向かうにつれて低くなっている。
【００７６】
上述のように、本実施の形態にて形成された配線は、配線全体にシリコンを拡散させ、シリコン含有金属配線を形成することにより、最表面のみにシリサイド層を形成する場合よりも、金属配線の金属粒子の移動を抑制する効果が向上できる。
【００７７】
さらに、本実施形態では、シングルダマシン構造を採用しているため、ビアと上層配線の間にバリアメタル膜が介在する構造となるため、ストレスマイグレーション耐性が向上する。
【００７８】
以上、実施の形態に基づいて本発明を説明したが、これらは例示であり、その構成やプロセスを適宜変更することができる。
【００７９】
たとえば、上記実施の形態において、層間絶縁膜にＳｉＯ２膜を用いた実施の形態において、溝配線層間絶縁膜と同様にＬ−Ｏｘ膜とＳｉＯ２膜の積層構造を用いてもよい。また、Ｌ−Ｏｘ膜のマスク絶縁膜としてＳｉＯ２膜を用いているが、Ｌ−Ｏｘとのエッチング選択性に優れ、アッシングおよびウェット剥離液に対する耐性が優れていれば、ＳｉＣ膜、ＳｉＣＮ膜、およびＳｉＯＣ膜などの絶縁膜を用いても良い。さらに、低誘電率層間絶縁膜としてＬ−Ｏｘを用いているが、ＳｉＯＦ膜、ＳｉＯＣ膜、および有機膜などの、ＳｉＯ２膜より比誘電率が低い絶縁膜であればよい。
【００８０】
上記実施の形態では銅配線を用いたが、配線中にＡｌ、Ａｇ（銀）、Ｗ（タングステン）、Ｍｇ（マグネシウム）、Ｂｅ（ベリリウム）、Ｚｎ（亜鉛）、Ｐｃ（パラジウム）、Ｃｄ（カドミウム）、Ａｕ（金）、Ｈｇ（水銀）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｎ（スズ）、Ｎｉ（ニッケル）、Ｎｄ（ネオジウム）およびＦｅ（鉄）といった異種元素のうち少なくとも一つと合金を形成した銅合金配線とすることもできる。
【００８１】
また上記実施の形態ではバリアメタルにＴａ／ＴａＮ膜を用いたが、バリアメタルは、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、およびＴａＳｉＮのうち少なくとも一つ有する構成とすることもできる。
【００８２】
また、配線表面に酸化防止膜を形成するためにＢＴＡを用いているが、他のアゾール系化合物等を用いることもできる。ＢＴＡより溶解度の高いＢＴＡ誘導体であってもよい。
【００８３】
また、第四の実施の形態において、ビアプラグの表面にシリコン固溶層を形成してもよい。この場合、図１３（ｆ）の段階でビアの表面処理を適宜行い、その後、シラン照射する。これにより、ストレスマイグレーション耐性やエレクトロマイグレーション耐性をさらに向上させることができる。
【００８４】
【実施例】
実施例１
シリコン基板上にメッキ法により銅膜を形成し、その後、アニール、シュウ酸処理、純水リンスおよびＢＴＡ（ベンゾトリアゾール）処理を行った。以上の処理を行った銅膜を複数用意し、その一つを試料１とする。
【００８５】
さらに、真空雰囲気下、上記銅膜に対して３５０℃〜４００℃に昇温してＢＴＡを揮発させ、その後、モノシランを照射し、試料２を得た。シラン照射条件は、ＳｉＨ４ガス流量１０〜５００ｓｃｃｍ、Ｎ２ガス流量１００〜１０００ｓｃｃｍ、処理圧力２０Ｔｏｒｒ以下、処理時間１００秒間とした。
【００８６】
また、真空雰囲気下、上記銅膜に対して３５０℃〜４００℃に昇温してＢＴＡを揮発させた後、アンモニアプラズマ処理を行った後、モノシランを照射し、試料３を得た。アンモニアプラズマ処理条件は、アンモニア５０〜５００sccm、ＲＦパワー５０Ｗ〜３００Ｗ、処理時間５〜３０secとした。モノシランの照射は、ＳｉＨ４ガス流量１０〜５００sccm、処理時間１００secとした。
【００８７】
得られた試料について電子線回折分析を行った。図１６〜図１８は、試料１〜３に対応し、その格子定数等から、それぞれ、銅、シリコン含有銅（シリコン固溶体）および銅シリサイドであることが確認された。分析条件は以下のようにした。
【００８８】
TEM観察：電子線加速電圧200kV
電子回折：電子線加速電圧200kV、電子線プローブ径 約3nm
EDX分析：電子線加速電圧200kV、STEM-EDX分析時電子線プローブ径 約1nm
図１６〜図１８の結果から、試料２は試料１（純銅）と同じ格子定数を有し同じ結晶構造をとることが明らかになった。また、試料３は、これらと異なる格子定数、結晶構造をとることが明らかになった。以下、結晶構造の解析結果を示す。
試料１、２
Cuおよびシリコン含有銅 立方晶(面心立方構造) a=3.6オングストローム
試料３
Cu5Si 立方晶(β-Ｍｎ型構造) a=6.2オングストローム
【００８９】
実施例２
本実施例では、図１９に示すような、下層のＭ１配線および上層のＭ２配線がビアで接続された２層銅配線構造を作製し、歩留試験を行った。配線構造は、以下の２点の試料を用意し評価した。
【００９０】
(i)第二の実施の形態と同様の方法で作製したもの。下層のＭ１配線および上層のＭ２配線の表面を、実施例１の試料２と同様にして処理した。
【００９１】
(ii)第二の実施の形態で説明したプロセスにおいて、シラン照射条件、シュウ酸処理およびその後のリンス工程等における条件を変更し、銅シリサイドを形成したもの。下層のＭ１配線および上層のＭ２配線の表面を、実施例１の試料３と同様にして処理した。
【００９２】
これらの処理により得られた配線表面について、その結晶構造を電子線回折により確認したところ、試料(i)がシリコン固溶体、(ii)が銅シリサイドであることが確認された。
【００９３】
この２層配線構造は、ビアチェーンとよばれるものであり、５０万本のビアと、その上部および下部に設けられた配線とからなる。配線およびビアはいずれも銅からなる。ビアチェーンの端部２点に所定の電圧を印加することにより、これらの配線およびビアからなる配線の電気抵抗が測定される。これをチェーン抵抗とよぶ。チェーン抵抗は、ビアの接続状態の良否を判別するのに有効な手法である。本実施例では、シリコンウエハ上に設けられた各チップに上記ビアチェーンを形成し、各ビアチェーンの抵抗値を測定した。測定値が基準値以下の場合は合格、基準値を超える場合は不合格とした。全チップ数のうち合格したチップの占める割合をビア歩留りとした。
【００９４】
評価結果を図２０に示す。第二の実施の形態で記載した方法で作製した素子は、銅シリサイドを形成したものに比べ、歩留まりが向上した。
【００９５】
実施例３
図２１は二層配線によるビアチェーンの歩留まりの評価結果を示すグラフである。銅中にシリコンが固溶した(i)の試料は、シリサイド銅配線よりも良好な歩留まりを示すことが確認された。
【００９６】
【発明の効果】
以上説明したように本発明によれば、エレクトロマイグレーション耐性あるいはストレスマイグレーション耐性を大幅に改善した金属配線を備える半導体装置を提供することができる。したがって、素子寿命の長い半導体装置を得ることができる。
【図面の簡単な説明】
【図１】ストレスマイグレーションの発生状況を説明するための図である。
【図２】実施の形態に係る配線構造を示す図である。
【図３】シリコン固溶層および銅シリサイドの結晶構造の相違を示す図である。
【図４】実施の形態における銅配線形成プロセスのフローチャートである。
【図５】実施の形態における銅配線形成プロセスを示す工程断面図である。
【図６】実施の形態における銅配線形成プロセスを示す工程断面図である。
【図７】実施の形態における銅配線形成プロセスを示す工程断面図である。
【図８】実施の形態における銅配線形成プロセスを示す工程断面図である。
【図９】実施の形態における銅配線形成プロセスを示す工程断面図である。
【図１０】実施の形態における銅配線形成プロセスを示す工程断面図である。
【図１１】実施の形態における銅配線形成プロセスを示す工程断面図である。
【図１２】実施の形態における銅配線形成プロセスを示す工程断面図である。
【図１３】実施の形態における銅配線形成プロセスを示す工程断面図である。
【図１４】実施の形態における銅配線形成プロセスを示す工程断面図である。
【図１５】実施の形態における銅配線形成プロセスを示す工程断面図である。
【図１６】銅の電子回折図形である。
【図１７】シリコン固溶層の電子回折図形である。
【図１８】銅シリサイドの電子回折図形である。
【図１９】実施例で用いた２層配線の構造を説明するための図である。
【図２０】実施例におけるストレスマイグレーション耐性の評価結果を示す図である。
【図２１】実施例におけるエレクトロマイグレーション耐性の評価結果を示す図である。
【符号の説明】
１０１ 絶縁膜
１０２ 絶縁膜
１０３ バリアメタル膜
１０４ シリコン低濃度領域
１０５ Ｔａ／ＴａＮ膜
１０６ シリコン固溶層
１０７ 銅配線
１０８ 拡散防止膜
１０９ ＳｉＣＮ膜
１１０ 層間絶縁膜
１２１ａ 下層配線
１２１ｂ 上層配線
１２２ 空洞
２０１ 下地絶縁膜
２０２ ＳｉＣＮ膜
２０３ Ｌ−Ｏｘ膜
２０４ ＳｉＯ２膜
２０５ フォトレジスト
２０７ 第1溝配線パターン
２０８ Ｔａ／ＴａＮ膜
２０９ Ｃｕ膜
２１１ ＳｉＣＮ膜
２１２ ＳｉＯ２膜
２１３ ＳｉＣＮ膜
２１４ フォトレジスト
２１５ ビア用レジストパターン
２１６ Ｌ−Ｏｘ膜
２１７ ＳｉＯ２膜
２１８ フォトレジスト
２１９ 第２溝配線用レジストパターン
２２０ Ｔａ／ＴａＮ膜
２２１ Ｃｕ膜
２２２ ＳｉＣＮ膜
２２３ 銅膜
２２５ 反射防止膜
２２６ Ｔａ／ＴａＮ膜
２２７ Ｃｕ膜
２２８ シリコン含有銅プラグ
２５０ シリコン固溶層
２５５ 下層配線
２６０ 上層配線
２７０ 上層配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having a metal wiring and a method for manufacturing the same.
[0002]
[Prior art]
Due to recent demands for higher integration of semiconductor devices, copper has been widely used as a material for wirings and plugs. Copper has characteristics of lower resistance and superior electromigration resistance as compared with conventionally used aluminum.
[0003]
However, with further progress in miniaturization of elements, the occurrence of electromigration has become a problem even in such wiring using copper. The copper film constituting the copper wiring is usually formed by a plating method or the like. In this case, the copper film has a form in which a large number of polycrystalline copper particles are aggregated. When a voltage is applied to the copper wiring having such a structure, mass transfer occurs via a grain boundary of copper particles, and as a result, electromigration occurs. In a wiring having a small wiring width, the size of copper particles also becomes small, so that the problem of migration due to mass transfer through a grain boundary becomes more prominent. Such resistance to electromigration is closely related to the element life, and an element having poor electromigration resistance has a short element life.
[0004]
On the other hand, in a wiring structure using copper, occurrence of stress migration has recently been reported. FIG. 1 is a schematic cross-sectional view of a copper multilayer wiring formed by a damascene method. The upper wiring 121b is configured to be connected to the upper part of the lower wiring 121a, and the upper wiring 121b includes a connection plug and a wiring formed thereon. In FIG. 1A, a cavity 122 is generated on the upper layer wiring 121b side. That is, a cavity is formed in a portion of the via forming the upper layer wiring 121b. On the other hand, in FIG. 1B, a cavity 122 is formed on the upper surface of the lower wiring 121a. It is considered that such a cavity 122 is caused by an internal stress generated in the copper wiring due to a heat history during the semiconductor process. In FIG. 1A, it is considered that "sucking up" of copper occurs in the upper layer wiring 121b, and that the copper migrates upward in the via, so that the cavity 122 is generated. In FIG. 1B, it is considered that copper migrates in the horizontal direction in the lower wiring 121a, and as a result, a cavity 122 is generated. The phenomenon of mass transfer of copper due to such stress is called stress migration. When such a cavity is generated, a connection failure between the connection plug and the wiring occurs, and the yield of the semiconductor device is reduced, or the operation of the semiconductor device becomes unstable due to long-term use.
[0005]
Patent Literature 1 describes that electromigration resistance can be improved by introducing a different element such as Mg, Zr, or Sn into a copper wiring to form a copper alloy. However, in the technique described in the document, problems such as an increase in the conductivity of the copper wiring may occur. Further, even if it is effective to some extent in improving electromigration resistance, it has been difficult to improve stress migration resistance.
[0006]
On the other hand, as a technique for suppressing the occurrence of stress migration, a technique for forming a copper silicide layer on a copper wiring has been conventionally known. Patent Document 2 discloses a technique in which a Cu silicide layer is formed on a copper wiring for the purpose of improving stress migration resistance and the like. However, even when such a silicide layer is formed, it is difficult to completely suppress stress migration.
[0007]
[Patent Document 1]
JP-A-11-204524
[Patent Document 2]
JP-A-9-321045
[0008]
[Problems to be solved by the invention]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device having a metal wiring with significantly improved electromigration resistance or stress migration resistance as compared with the related art. is there.
Another object of the present invention is to provide a process capable of stably manufacturing such a semiconductor device.
[0009]
[Means for Solving the Problems]
According to the present invention, a semiconductor substrate, an insulating film formed on the semiconductor substrate, and a metal wiring buried in the insulating film, wherein the metal wiring contains a solid solution atom, Semiconductor device is provided.
[0010]
This semiconductor device includes a metal wiring including a solid solution atom. Here, “solid solution” refers to a state in which two types of substances are solid and dissolved with each other, and does not include an intermetallic compound represented by a silicide compound such as copper silicide. “Solid solution” is roughly classified into two types: substitution type and interstitial type. The substitution type solid solution refers to a solid solution state in which a lattice constituting a crystal is replaced by hetero atoms. The interstitial solid solution refers to a solid solution in which different atoms are arranged in spaces between lattices constituting a crystal.
[0011]
The metal wiring according to the present invention has a configuration including solid solution atoms, and thereby achieves excellent electromigration resistance and stress migration resistance.
[0012]
Note that, in the section of the prior art, a configuration in which silicide is formed on the surface of a copper wiring is described, but this corresponds to an intermetallic compound as described above. In the configuration provided with silicide, sufficient stress migration resistance may not be obtained as described later.
[0013]
Further, according to the present invention, a step of forming an insulating film on a semiconductor substrate, a step of forming a metal wiring on the insulating film, and a step of forming a gas containing an atom different from a metal constituting the metal wiring on the metal wiring And introducing a solid solution atom into the metal wiring.
[0014]
According to the method of the present invention, a semiconductor device having excellent electromigration resistance and stress migration resistance can be stably obtained.
[0015]
In the method for manufacturing a semiconductor device according to the present invention, after the step of forming the metal wiring, the method further includes a step of forming an oxide layer of a metal constituting the metal wiring on the metal wiring, and thereafter, the oxide layer May be configured to irradiate the gas on the surface of the metal wiring to introduce solid solution atoms into the metal wiring. Further, the step of forming the oxide layer may include a step of cleaning the surface of the metal wiring with an organic acid and then rinsing with a pure water. By doing so, a semiconductor device having the above characteristics can be stably obtained.
[0016]
Further, the method may further include a step of forming a film containing SiC, SiN, SiON, or SiOC on the metal wiring after introducing the solid solution atoms into the metal wiring. By forming a film made of such a material on the wiring, it is possible to effectively suppress the diffusion of the metal constituting the metal wiring into the interlayer insulating film while minimizing an increase in parasitic capacitance between adjacent wirings. Can be.
[0017]
In the present invention, the metal constituting the metal wiring may be copper or a copper-containing alloy. The solid solution atoms have properties and sizes that can be introduced into the metal crystal constituting the metal wiring in an interstitial or substitutional form. When the constituent wiring is made of copper or a copper-containing alloy, it is desirable that the atomic radius of the solid solution atoms be 1.4 Å or less. This makes it possible to stably realize a solid solution having excellent stress migration resistance.
[0018]
Examples of the solid solution atoms include Si, Al, Be, Zn, Au, Ga, Mg, Ni, Pd, and Pt. Among them, Si, Al, Be, Zn, Au, Ga, Mg, Ni, and Pd are preferable from the viewpoint of obtaining better stress migration resistance, and further, from the viewpoint of obtaining high stress migration resistance stably and with high yield. , Si, Al, Be and Zn are preferred. In the present invention, such atoms are introduced into the metal wiring as solid solution atoms. In order to stably obtain such a metal wiring, it is important to introduce the atoms so as not to form an intermetallic compound with the metal constituting the metal wiring. Specifically, a solid solution state can be stably realized by selecting the atom, conditions for introducing the atom, control of the surface state of the metal wiring to be introduced, and the like.
[0019]
From the viewpoint of stably obtaining a solid solution state having excellent stress migration resistance and the like, it is preferable to select, as the solid solution atoms, those belonging to a different group from the metal constituting the metal wiring in the periodic table.
[0020]
The solid solution atoms are preferably introduced near the surface of the metal wiring. Further, the region into which the solid solution atoms are introduced can form a solid solution layer near the surface of the metal wiring.
[0021]
It is preferable that the concentration of the solid solution atoms in the solid solution layer be within a range of solid solution for the metal constituting the metal wiring. For example, when silicon is introduced into a copper wiring, it is preferable that the concentration be 0.1 atomic% or more and 9 atomic% or less. By doing so, the stress migration resistance and the electromigration resistance can be further remarkably improved.
[0022]
In the metal wiring, the concentration of solid solution atoms in a region excluding the solid solution layer is preferably less than 0.1 atomic%. In the metal wiring, the thickness of the solid solution layer can be 40% or less of the thickness of the metal wiring. By doing so, stress migration resistance and electromigration resistance can be improved while suppressing an increase in wiring resistance.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
First embodiment
FIG. 2 is a sectional view showing the configuration of the semiconductor device according to the present embodiment. This semiconductor device has a configuration in which an insulating film 102 is stacked on an insulating film 101 formed on a silicon substrate (not shown), and a copper wiring 107 is provided in a groove provided in the insulating film 102. I have. The side and bottom surfaces of the copper wiring 107 are covered with the barrier metal film 103. The upper surface of the copper wiring 107 is covered with a diffusion prevention film 108, and an interlayer insulating film 110 is further laminated thereon.
[0024]
The copper wiring 107 is composed of the low-concentration silicon region 104 and the silicon solid solution layer 106 provided thereon. The silicon solid solution layer 106 has a structure in which silicon is arranged as an interstitial element or a substitution element in the crystal structure of copper constituting the copper wiring 107. In this regard, the structure is essentially different from silicide, in which copper and silicon react to form an intermetallic compound. It is considered that the silicon-containing copper constituting the silicon solid solution layer 106 has a structure as shown in FIG. That is, in the silicon solid solution layer 106, silicon is introduced as an interstitial element or a substitution element while maintaining the copper crystal structure (face-centered cubic lattice; lattice constant of 3.6 Å). FIG. 3B schematically shows the structure of copper silicide. Copper silicide differs from a silicon solid solution layer in that the crystal structure of copper is not maintained, and both copper and silicon form crystals. By the way, copper silicide Cu 5 The crystal structure of Si has a β-Mn type structure and a lattice constant of 6.2 Å. Data showing such a difference in crystal structure will be described later in Examples.
[0025]
In the present embodiment, low resistance of the wiring is realized by the low silicon concentration region 104, and stress migration resistance and electromigration resistance are significantly improved by the silicon solid solution layer 106 having the above-described structure.
[0026]
In order to stably obtain silicon-containing copper having the above structure, a method of irradiating monosilane with a copper oxide film formed on the surface of the copper film is effective. The reason why the solid solution layer intended by the present invention can be stably obtained by this method is not necessarily clear, but the presence of the copper oxide film suppresses a rapid reaction between copper and silicon and suppresses the formation of copper silicide. It is considered to be due to being done. In the above method, a structure in which copper, copper oxide, and a silicon compound layer are once laminated in this order is formed. Thereafter, when heat treatment is performed, copper diffuses into the silicon compound layer, and a silicon-containing copper layer is formed. This seems to be due to the fact that the diffusion of copper into the silicon compound is faster than the diffusion of silicon into copper. It is considered that such a mode of diffusion contributes to the formation of the silicon solid solution layer. Note that when monosilane is irradiated in a state where fresh copper is exposed without forming a copper oxide film on the copper film surface, copper silicide is easily formed. This is because silicon deposited on the copper surface quickly reacts with copper to generate copper silicide.
[0027]
FIG. 4 is a view showing a process for stably forming the above-mentioned silicon solid solution layer. First, a copper wiring is formed by a damascene process (S101). Next, the oxide layer on the copper surface is removed using an oxalic acid aqueous solution (S102). Thereafter, pure water rinsing is performed to remove remaining oxalic acid and impurities (S103).
[0028]
Subsequently, the surface of the copper wiring is subjected to anticorrosion treatment with a liquid containing an anticorrosive, for example, an azole compound such as benzotriazole (BTA) (S104). In the present embodiment, BTA is used. This treatment causes BTA to adhere to the copper surface and suppresses oxidation of copper.
[0029]
Next, after moving the processed substrate to the film formation chamber, the film formation chamber is set in a vacuum atmosphere to volatilize BTA (S105). Then, silane irradiation is performed on the copper wiring (S106). The silane irradiation is performed, for example, using monosilane (SiH 4 ) Can be performed. This irradiation introduces silicon into the copper wiring. Thereafter, a diffusion prevention film such as SiCN is formed by the CVD method (S106).
[0030]
In the above process, the silicon solid solution layer can be stably formed by optimizing the silane irradiation conditions in step 106. Specifically, irradiating silane with the thin oxide layer remaining on the copper surface and adjusting the flow rate of the silane raw material gas to an optimal range so as not to be excessive. Regarding the control of the thickness of the oxide layer, the thickness of the oxide layer can be suitably controlled by adjusting the conditions of Steps 102 and 103.
[0031]
Further, in order to form a solid solution layer stably, the relationship between the crystal lattice constant of the metal constituting the wiring and the atomic radius of the heteroatom to be introduced is important. If the atomic radius is too large relative to the lattice constant, it may be difficult to form a preferred solid solution that meets the purpose of the present invention, and the effect of improving electromigration resistance and stress migration resistance may not be sufficiently obtained. When copper is used as the wiring metal, it is preferable that the atomic radius be 1.4 Å or less in consideration of the lattice constant of copper (face-centered cubic lattice; lattice constant of 3.6 Å). By selecting a different atom having such an atomic radius, an interstitial solid solution can be formed relatively stably.
[0032]
Second embodiment
FIG. 5 is a cross-sectional view illustrating a manufacturing process procedure of the semiconductor device according to the second embodiment. A base insulating film 101 and a 500-nm-thick SiO 2 film are formed on a semiconductor substrate (not shown) on which semiconductor elements such as transistors are formed. 2 After the insulating film 102 is formed, dry etching is used to form SiO 2. 2 A groove wiring pattern is formed on the insulating film 102 (FIG. 5A).
Next, as shown in FIG. 5B, the exposed underlying insulating film 101 and SiO 2 A Ta / TaN film 105 (a film in which a Ta film and a TaN film are stacked in this order) is formed as a barrier metal on the insulating film 102 to a thickness of 30 nm. Next, a Cu layer 108 is formed by an electrolytic plating method so as to bury the groove wiring pattern.
[0033]
Next, as shown in FIG. 5C, the Cu layer 108 and the Ta / TaN film 105 outside the groove are removed by CMP to form a Cu wiring 107. The surface of the Cu wiring 107 is washed with an oxalic acid aqueous solution to remove an oxide layer on the copper surface. Thereafter, pure water rinsing is performed to remove remaining oxalic acid and impurities. Subsequently, the surface of the copper wiring is treated with a BTA aqueous solution. This treatment causes BTA, which is an anticorrosive material, to adhere to the copper surface.
[0034]
Next, after moving the processed substrate to the film formation chamber, the film formation chamber is set in a vacuum atmosphere to volatilize BTA. At the end of this process, a copper oxide thin film remains on the surface of the Cu wiring 107. This copper oxide thin film is formed in the rinsing step after the oxalic acid treatment described above.
[0035]
By irradiating silane through this copper oxide thin film, a silicon solid solution layer 106 is formed on the copper wiring as shown in FIG. Here, silane irradiation is performed using monosilane (SiH 4 ) Is adopted. Specifically, in a plasma CVD apparatus, SiH 4 Gas flow rate 10-500sccm, N 2 The conditions are a gas flow rate of 100 to 1000 sccm and a processing pressure of 20 Torr or less, and the processing time is, for example, 150 seconds or less, depending on the flow rate of each gas and the pressure of the processing chamber. Thus, a silicon-containing layer is formed on the copper layer.
[0036]
Next, as shown in FIG. 5E, the silicon solid solution layer 106 and the SiO 2 2 A 50 nm-thick SiCN film 109 is formed as a Cu diffusion preventing film on the insulating film 102. This film is formed by using SiH (CH 3 ) 3 , NH 3 , And He by a plasma CVD method using a reaction gas.
[0037]
Then, the 500-nm thick SiO 2 An interlayer insulating film 110 is formed. As described above, the wiring structure according to the present embodiment can be obtained.
[0038]
In the present embodiment, when forming the silicon solid solution layer 106, SiH is used as a source gas. 4 Was used, but Si 2 H 6 And SiH 2 And SiH 2 Cl 2 Such inorganic silane gas can also be used. Silane irradiation is O 2 In a gas atmosphere containing no, at a processing temperature of 200 ° C. to 450 ° C. and a processing pressure of 20 Torr or less.
[0039]
Further, since silicon is diffused in the silicon solid solution layer 106, the adhesion to the upper Cu diffusion preventing film is improved. In order to further improve the adhesion with the Cu diffusion preventing film, it is preferable that silicon is unevenly distributed in the upper part of the Cu wiring 107, and it is desirable that the silicon concentration be highest in the upper part of the wiring.
[0040]
The silicon concentration in the silicon solid solution layer 106 is preferably at least 0.1 atomic%, more preferably at least 1 atomic%. By doing so, the effect of improving the stress migration resistance and the electromigration resistance becomes more remarkable. Also, the upper limit of the silicon concentration needs to be in a range in which silicon can form a solid solution in the copper wiring, and is, for example, 9 at% or less, and more preferably 7 at% or less. By doing so, a solid solution different from copper silicide can be stably obtained. The thickness of the silicon solid solution layer 106 is preferably reduced to some extent from the viewpoint of suppressing an increase in resistance. For example, by setting a region having a silicon concentration of 0.1 atomic% or more as a silicon solid solution layer and making the silicon solid solution layer 40% or less, more preferably 20% or less of the height of the metal wiring, the wiring resistance and A wiring structure having an excellent balance between contact resistance, stress migration resistance, and electromigration resistance can be obtained.
[0041]
According to the present embodiment, it is possible to obtain a semiconductor device including a metal wiring with significantly improved electromigration resistance and stress migration resistance.
[0042]
Third embodiment
FIG. 6 is a sectional view showing the structure of the semiconductor device according to the present embodiment. This semiconductor device has a configuration in which a lower wiring 255 is connected to an upper wiring 260 via a via plug.
[0043]
The lower wiring 255 is provided in a groove formed in the laminated film. The grooves are formed on a base insulating film 201, a SiCN film 202, an L-Ox (trademark of NEC Corporation) film 203 which is a ladder-type hydrogenated siloxane, 2 It is formed in a laminated film composed of the film 204. The side and bottom surfaces of the lower wiring 255 are covered with a Ta / TaN film 208. The L-Ox film is a ladder-type hydrogenated siloxane called ladder oxide.
[0044]
Here, the ladder-type hydrogenated siloxane is a polymer having a ladder-type molecular structure, and preferably has a dielectric constant of 2.9 or less and has a low film density from the viewpoint of preventing wiring delay. For example, if the film density is 1.50 g / cm 3 1.58g / cm or more 3 Hereinafter, the refractive index at 633 nm is preferably from 1.38 to 1.40. Specific examples of such a film material include L-Ox. Note that a porous insulating material of L-Ox can also be used.
[0045]
The via plug is made of SiO 2 SiCN film 211 on film 204 and SiO 2 It is provided in a hole formed in the laminated film composed of the film 212. The side and bottom surfaces of the hole are covered with a Ta / TaN film 220, and the inside is filled with silicon-containing copper.
[0046]
The upper wiring 260 is provided in a groove formed in the laminated film. The groove is made of SiO 2 Film 212, SiCN film 213, L-Ox film 216 and SiO 2 The film 217 is formed as a laminated film. The side surface of the upper wiring 260 is covered with the Ta / TaN film 220, and the SiCN film 222 is formed on the upper surface of the upper wiring 260.
[0047]
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described.
[0048]
7 to 10 are cross-sectional views illustrating the steps of manufacturing the semiconductor device according to the third embodiment. Note that detailed description of the same steps as those in the above-described embodiment will be omitted.
[0049]
In the method of manufacturing a semiconductor device according to the present embodiment, a SiCN film 202 is formed on a base insulating film 201 formed on a substrate having a semiconductor element as an etching stopper film for forming a groove portion of a first trench wiring by plasma. A 50 nm film is formed by a CVD method. Next, an L-Ox film 203, which is a low dielectric constant interlayer insulating film, is formed to a thickness of 300 nm by an application method as an interlayer insulating film of the first copper trench wiring. 2 Perform for 30 minutes in an atmosphere. Next, SiO 2 2 A film 204 is formed to a thickness of 100 nm by a plasma CVD method. After that, the SiO 2 The film 204 and the L-Ox film 203 are dry-etched to form a first trench wiring pattern 207.
[0050]
Next, the SiCN film 202 serving as an etching stopper film is etched back by dry etching, a conductive surface with the underlying semiconductor element is opened, and wet stripping for removing etching residues is performed to form a first grooved wiring pattern 207. I do. Next, a Ta / TaN film 208 is formed as a barrier metal by a 30-nm sputtering method, and then a Cu film 209 is formed on the Ta / TaN film 208 by a sputtering method to a thickness of 100 nm. After that, a Cu film 209 is formed to a thickness of 700 nm by electrolytic plating, and the first trench wiring pattern 207 is buried. 2 A heat treatment is performed in an atmosphere at 400 ° C. for 30 minutes (FIG. 7B).
[0051]
Next, SiO 2 2 The Cu film 209 and the Ta / TaN film 208 on the film 204 are removed by CMP, and a surface treatment with a BTA solution is performed through oxalic acid treatment and pure water rinsing. As a result, a first copper trench wiring whose Cu surface has been subjected to the oxidation prevention treatment by the BTA layer is formed (FIG. 7C).
[0052]
Next, in order to remove the BTA layer on the first copper trench wiring by thermal decomposition, a processing temperature of 200 to 450 ° C. 2 The heat treatment is performed for about one minute at a gas flow rate of 100 to 1000 sccm and a processing pressure of 20 Torr or less. Furthermore, after removing the BTA layer, the SiH 4 Gas flow rate 10-500sccm, N 2 A heat treatment is performed on the first copper trench wiring for 240 seconds under the conditions of a gas flow rate of 5000 sccm and a processing pressure of 20 Torr or less to form a silicon solid solution layer 250 (FIG. 7D).
[0053]
Thereafter, a SiCN film 211 (50 nm thick) serving as a Cu diffusion preventing film and a SiON film serving as an interlayer insulating film are formed. 2 A film 212 (thickness: 400 nm) and a SiCN film 213 (thickness: 50 nm) serving as an etching stopper film are sequentially formed. An L-Ox film 216 is applied thereon as an interlayer insulating film of the second trench wiring to a thickness of 300 nm and baked thereon. 2 A film 217 is formed to a thickness of 100 nm. Subsequently, an antireflection film 225 and a photoresist 214 are applied, and a resist pattern 215 for vias is formed in the photoresist using a photolithography technique (FIG. 8E).
[0054]
Next, dry etching is performed using the via resist pattern 215 to form a hole reaching the upper portion of the SiCN film 211 (FIG. 8F). Thereafter, the photoresist 214, the antireflection film 225, and the resist residue are removed by ashing and stripping solution treatment.
[0055]
Next, an anti-reflection film 225 is applied and baked again, a photoresist 218 is applied thereon, and a second groove wiring resist pattern 219 is formed in the photoresist by using photolithography technology (FIG. 9 (g)). )).
[0056]
Subsequently, from the second trench wiring resist pattern 219, the SiO 2 2 The film 217, the L-Ox film 216, and the antireflection film 225 are etched up to the SiCN film 213 serving as an etching stopper film. Thereafter, ashing is performed to remove the photoresist 218 and the antireflection film 225 for the second trench wiring, and the SiCN film 211 at the bottom of the via is removed by etching. Next, the etching residue is removed with a stripping solution (FIG. 9H).
[0057]
Then, after a Cu film is formed to a thickness of 700 nm by electrolytic plating, CMP is performed to form a copper film 223 forming the upper wiring and the via plug, as shown in FIG.
[0058]
Next, after performing oxalic acid treatment, pure water rinsing, and anticorrosion treatment using BTA in the same manner as in the first copper groove wiring, the BTA layer is removed and SiH 4 Is irradiated. As a result, an upper wiring 260 composed of the copper film 223 and the silicon solid solution layer 250 is formed (FIG. 10 (j)). Thereafter, a 50 nm-thick SiCN film 222 is formed as a Cu diffusion preventing film to form a wiring structure. (FIG. 10 (k)). At this time, the silicon concentration is highest on the surface of the wiring, and decreases toward the bottom surface.
[0059]
Fourth embodiment
This embodiment is an example in which the present invention is applied to a two-layer copper wiring having a single damascene structure. FIG. 11 is a sectional view showing the structure of the semiconductor device according to the present embodiment. The semiconductor device according to the present embodiment has a configuration in which lower wiring 255 is connected to upper wiring 270 via silicon-containing copper plug 228.
[0060]
The lower wiring 255 is provided in a groove formed in the laminated film. The grooves are formed on a base insulating film 201, a SiCN film 202, an L-Ox film 203, and a SiO 2 film formed on a semiconductor substrate (not shown). 2 It is formed in a laminated film composed of the film 204. The side and bottom surfaces of the lower wiring 255 are covered with a Ta / TaN film 208.
[0061]
The silicon-containing copper plug 228 is made of SiO 2 SiCN film 211 on film 204 and SiO 2 It is provided in a hole formed in the laminated film composed of the film 212. The side and bottom surfaces of the hole are covered with a Ta / TaN film 226.
[0062]
The upper wiring 270 is provided in a groove formed in the laminated film. The grooves are formed by SiCN film 213, L-Ox film 216 and SiO 2 The film 217 is formed as a laminated film. The side and bottom surfaces of the upper wiring 270 are covered with a Ta / TaN film 220, and an SiCN film 222 is formed on the upper surface of the upper wiring 270.
[0063]
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described.
[0064]
12 to 15 are cross-sectional views illustrating the steps of manufacturing the semiconductor device according to the present embodiment.
[0065]
In this embodiment, first, the lower wiring 255 is formed in the same manner as in the third embodiment. At this time, the silicon concentration is highest on the surface of the wiring and becomes lower toward the bottom surface.
[0066]
Next, in the same manner as in the third embodiment, the SiCN film 211 and the SiO 2 2 The layers up to the film 212 are formed in order (FIG. 12A).
[0067]
Next, the formed SiO 2 An anti-reflection film 225 and a photoresist 214 are applied on the film 212, and a resist pattern 215 for a via is formed by using a photolithography technique (FIG. 12B).
[0068]
Furthermore, dry etching technology is used to remove SiO 2 The film 212 is etched to form a via pattern. Thereafter, ashing is performed to remove the photoresist 214 and the antireflection film 225 (FIG. 12C). Next, the SiCN film 211 at the bottom of the via is etched back. Next, the etching residue is removed with a stripping solution (FIG. 12D).
[0069]
Thereafter, a Ta / TaN film 226 having a thickness of 30 nm is formed by a sputtering method, a Cu film (not shown) for seeds is formed thereon, and a Cu film 227 is formed to a thickness of 700 nm by an electrolytic plating method. Embed in via pattern. Thereafter, a heat treatment at 400 ° C. is performed for crystallization (FIG. 13E).
[0070]
Next, SiO 2 2 After removing the Cu film 227 and the Ta / TaN film 226 on the film 212 by CMP, performing an oxalic acid treatment and a pure water rinsing treatment, and then performing a surface treatment with a BTA solution, a Cu via plug whose Cu surface is subjected to an antioxidation treatment with a BTA layer is provided. Is formed (FIG. 13F).
[0071]
Next, a silicon-containing copper plug 228 is formed in the same process as when the lower wiring 255 is formed in the third embodiment, and a 50 nm-thick SiCN film 213 is formed as a second Cu diffusion preventing film (FIG. 13 (g)). )).
[0072]
Next, a 300 nm L-Ox film 216 is applied and baked as a second interlayer insulating film. 2 A film 217 is formed to a thickness of 100 nm. Next, an anti-reflection film 225 and a photoresist 218 are applied, and a second groove wiring resist pattern 219 is formed on the photoresist 218 by using a photolithography technique (FIG. 14H).
[0073]
Next, using the photoresist 218 as a mask, the SiO 2 that is an interlayer insulating film of the second trench wiring is formed. 2 The film 217 and the L-Ox film 216 are etched. Next, the photoresist 218 and the antireflection film 225 are removed by ashing. Next, the SiCN film 213 as the second Cu diffusion preventing film is removed by etch back on the entire surface. Next, the etching residue is removed with a stripping solution (FIG. 14 (i)).
[0074]
Thereafter, a Ta / TaN film 220 is formed to a thickness of 30 nm by a sputtering method, and a seed Cu film (not shown) is formed to a thickness of 100 nm on the Ta / TaN film 220. Next, a Cu film 221 is formed to a thickness of 700 nm by electrolytic plating, and then an upper wiring is formed by CMP. Thereafter, the wiring surface is washed with an oxalic acid aqueous solution to remove an oxide layer on the copper surface, and rinsed with pure water to remove remaining oxalic acid and impurities. Subsequently, the surface of the copper wiring is treated with a BTA aqueous solution. By this treatment, BTA as an anticorrosive material adheres to the copper surface (FIG. 14 (j)).
[0075]
Next, the BTA layer is removed in the same manner as in the step of forming the lower wiring 255 and the silicon-containing copper plug 228, and the SiH 4 To form an upper wiring 270 (FIG. 15 (k)), and a 50 nm-thick SiCN film 222 is formed as a Cu diffusion preventing film (FIG. 15 (l)). The silicon concentration in the upper wiring 270 is highest on the wiring surface, and decreases toward the bottom surface.
[0076]
As described above, the wiring formed in the present embodiment is formed by diffusing silicon into the entire wiring and forming a silicon-containing metal wiring, so that the metal wiring can be formed more easily than when the silicide layer is formed only on the outermost surface. The effect of suppressing the movement of metal particles can be improved.
[0077]
Furthermore, in this embodiment, since a single damascene structure is employed, a barrier metal film is interposed between the via and the upper wiring, so that stress migration resistance is improved.
[0078]
As described above, the present invention has been described based on the embodiments. However, these are mere examples, and the configurations and processes thereof can be appropriately changed.
[0079]
For example, in the above embodiment, the interlayer insulating film is made of SiO. 2 In the embodiment using the film, the L-Ox film and the SiO 2 A stacked structure of films may be used. Further, SiO 2 is used as a mask insulating film of the L-Ox film. 2 Although a film is used, an insulating film such as a SiC film, a SiCN film, or a SiOC film may be used as long as it has excellent etching selectivity with L-Ox and excellent resistance to ashing and a wet stripping solution. Furthermore, although L-Ox is used as the low dielectric constant interlayer insulating film, SiO-films such as SiOF films, SiOC films, and organic films can be used. 2 Any insulating film having a lower dielectric constant than the film may be used.
[0080]
Although copper wiring is used in the above embodiment, Al, Ag (silver), W (tungsten), Mg (magnesium), Be (beryllium), Zn (zinc), Pc (palladium), Cd (cadmium) are used in the wiring. ), Au (gold), Hg (mercury), Pt (platinum), Zr (zirconium), Ti (titanium), Sn (tin), Ni (nickel), Nd (neodymium) and Fe (iron). A copper alloy wiring in which an alloy is formed with at least one of them can also be used.
[0081]
In the above embodiment, the Ta / TaN film is used as the barrier metal. However, the barrier metal may be configured to have at least one of Ti, TiN, TiSiN, Ta, TaN, and TaSiN.
[0082]
Further, although BTA is used to form an antioxidant film on the wiring surface, other azole compounds can be used. A BTA derivative having higher solubility than BTA may be used.
[0083]
Further, in the fourth embodiment, a silicon solid solution layer may be formed on the surface of the via plug. In this case, the surface treatment of the via is appropriately performed at the stage shown in FIG. Thereby, stress migration resistance and electromigration resistance can be further improved.
[0084]
【Example】
Example 1
A copper film was formed on the silicon substrate by a plating method, and thereafter, an annealing, an oxalic acid treatment, a pure water rinse, and a BTA (benzotriazole) treatment were performed. A plurality of copper films subjected to the above processing are prepared, and one of them is used as a sample 1.
[0085]
Further, in a vacuum atmosphere, the temperature of the copper film was raised to 350 ° C. to 400 ° C. to volatilize BTA, and then irradiated with monosilane to obtain Sample 2. The silane irradiation condition is SiH 4 Gas flow rate 10-500sccm, N 2 The gas flow rate was 100 to 1000 sccm, the processing pressure was 20 Torr or less, and the processing time was 100 seconds.
[0086]
In a vacuum atmosphere, the temperature of the copper film was raised to 350 ° C. to 400 ° C. to volatilize BTA, and then ammonia plasma treatment was performed, followed by irradiation with monosilane to obtain Sample 3. Ammonia plasma processing conditions were ammonia 50 to 500 sccm, RF power 50 W to 300 W, and processing time 5 to 30 sec. Irradiation of monosilane is SiH 4 The gas flow rate was 10 to 500 sccm, and the processing time was 100 sec.
[0087]
The obtained sample was subjected to electron diffraction analysis. FIGS. 16 to 18 correspond to Samples 1 to 3, and it was confirmed from their lattice constants and the like that they were copper, silicon-containing copper (silicon solid solution), and copper silicide, respectively. The analysis conditions were as follows.
[0088]
TEM observation: electron beam acceleration voltage 200kV
Electron diffraction: electron beam acceleration voltage 200kV, electron beam probe diameter about 3nm
EDX analysis: electron beam acceleration voltage 200 kV, electron beam probe diameter about 1 nm for STEM-EDX analysis
From the results of FIGS. 16 to 18, it was clarified that Sample 2 has the same lattice constant and the same crystal structure as Sample 1 (pure copper). It was also found that Sample 3 had a different lattice constant and crystal structure from these. Hereinafter, the analysis results of the crystal structure are shown.
Sample 1, 2
Cu and silicon-containing copper Cubic (face-centered cubic structure) a = 3.6 Å
Sample 3
Cu Five Si cubic (β-Mn type structure) a = 6.2 angstrom
[0089]
Example 2
In this example, as shown in FIG. 19, a two-layer copper wiring structure in which a lower-layer M1 wiring and an upper-layer M2 wiring were connected by a via was manufactured, and a yield test was performed. The wiring structure was evaluated by preparing the following two samples.
[0090]
(i) Fabricated by the same method as in the second embodiment. The surfaces of the lower M1 wiring and the upper M2 wiring were treated in the same manner as in Sample 2 of Example 1.
[0091]
(ii) In the process described in the second embodiment, copper silicide is formed by changing the silane irradiation conditions, oxalic acid treatment, and subsequent conditions in the rinsing step and the like. The surfaces of the lower M1 wiring and the upper M2 wiring were treated in the same manner as in Sample 3 of Example 1.
[0092]
When the crystal structure of the wiring surface obtained by these treatments was confirmed by electron beam diffraction, it was confirmed that the sample (i) was a silicon solid solution and the sample (ii) was a copper silicide.
[0093]
This two-layer wiring structure is called a via chain, and includes 500,000 vias and wirings provided above and below the vias. Both the wiring and the via are made of copper. By applying a predetermined voltage to the two ends of the via chain, the electrical resistance of these wirings and the wiring composed of vias is measured. This is called chain resistance. The chain resistance is an effective method for determining whether the connection state of the via is good or not. In this example, the via chains were formed on each chip provided on the silicon wafer, and the resistance value of each via chain was measured. If the measured value was less than the reference value, it passed, and if it exceeded the reference value, it was rejected. The percentage of passed chips out of the total number of chips was defined as via yield.
[0094]
FIG. 20 shows the evaluation results. The device manufactured by the method described in the second embodiment has an improved yield as compared with the device formed with copper silicide.
[0095]
Example 3
FIG. 21 is a graph showing the results of evaluating the yield of via chains using two-layer wiring. It was confirmed that the sample of (i) in which silicon was dissolved in copper exhibited better yield than the silicide copper wiring.
[0096]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a semiconductor device having a metal wiring with significantly improved electromigration resistance or stress migration resistance. Therefore, a semiconductor device having a long element life can be obtained.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining a situation of occurrence of stress migration.
FIG. 2 is a diagram showing a wiring structure according to an embodiment.
FIG. 3 is a diagram showing a difference in crystal structure between a silicon solid solution layer and copper silicide.
FIG. 4 is a flowchart of a copper wiring forming process in the embodiment.
FIG. 5 is a process sectional view illustrating a copper wiring forming process in the embodiment.
FIG. 6 is a process cross-sectional view showing a copper wiring forming process in the embodiment.
FIG. 7 is a process cross-sectional view showing a copper wiring forming process in the embodiment.
FIG. 8 is a process sectional view illustrating a copper wiring forming process in the embodiment.
FIG. 9 is a process cross-sectional view showing a copper wiring forming process in the embodiment.
FIG. 10 is a process cross-sectional view showing a copper wiring forming process in the embodiment.
FIG. 11 is a process cross-sectional view showing a copper wiring forming process in the embodiment.
FIG. 12 is a process cross-sectional view showing a copper wiring forming process in the embodiment.
FIG. 13 is a process cross-sectional view showing a copper wiring forming process in the embodiment.
FIG. 14 is a process sectional view illustrating a copper wiring forming process in the embodiment.
FIG. 15 is a process cross-sectional view showing a copper wiring forming process in the embodiment.
FIG. 16 is an electron diffraction pattern of copper.
FIG. 17 is an electron diffraction pattern of a silicon solid solution layer.
FIG. 18 is an electron diffraction pattern of copper silicide.
FIG. 19 is a diagram for explaining a structure of a two-layer wiring used in the example.
FIG. 20 is a diagram showing evaluation results of stress migration resistance in the example.
FIG. 21 is a diagram showing evaluation results of electromigration resistance in the examples.
[Explanation of symbols]
101 insulating film
102 insulating film
103 Barrier metal film
104 Silicon low concentration area
105 Ta / TaN film
106 Silicon solid solution layer
107 Copper wiring
108 Anti-diffusion film
109 SiCN film
110 interlayer insulating film
121a Lower layer wiring
121b Upper layer wiring
122 cavity
201 Base insulating film
202 SiCN film
203 L-Ox film
204 SiO 2 film
205 Photoresist
207 First groove wiring pattern
208 Ta / TaN film
209 Cu film
211 SiCN film
212 SiO 2 film
213 SiCN film
214 Photoresist
215 Via resist pattern
216 L-Ox film
217 SiO 2 film
218 Photoresist
219 Resist pattern for second trench wiring
220 Ta / TaN film
221 Cu film
222 SiCN film
223 copper film
225 Anti-reflective coating
226 Ta / TaN film
227 Cu film
228 Silicon-containing copper plug
250 Silicon solid solution layer
255 lower layer wiring
260 Upper layer wiring
270 Upper layer wiring

Claims (16)

半導体基板と、該半導体基板上に形成された絶縁膜と、該絶縁膜中に埋設された金属配線とを備え、前記金属配線は、固溶原子を含むことを特徴とする半導体装置。A semiconductor device, comprising: a semiconductor substrate; an insulating film formed on the semiconductor substrate; and a metal wiring buried in the insulating film, wherein the metal wiring contains a solid solution atom. 請求項１に記載の半導体装置において、
前記金属配線を構成する金属が銅または銅含有合金であることを特徴とする半導体装置。The semiconductor device according to claim 1,
A semiconductor device, wherein the metal constituting the metal wiring is copper or a copper-containing alloy. 請求項１または２に記載の半導体装置において、
前記固溶原子の原子半径が１．４オングストローム以下であることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein
A semiconductor device, wherein the solid solution atom has an atomic radius of 1.4 angstroms or less. 請求項１乃至３いずれかに記載の半導体装置において、
前記固溶原子はシリコンであることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein
The semiconductor device, wherein the solid solution atoms are silicon. 請求項１乃至４いずれかに記載の半導体装置において、
前記固溶原子は前記金属配線の上部に偏在していることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein
The semiconductor device according to claim 1, wherein the solid solution atoms are unevenly distributed above the metal wiring. 請求項１乃至５いずれかに記載の半導体装置において、
前記固溶原子の導入された領域が、前記金属配線表面近傍において固溶層を形成していることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein
A semiconductor device, wherein the region into which the solid solution atoms are introduced forms a solid solution layer near the surface of the metal wiring. 請求項６に記載の半導体装置において、
前記固溶層における前記固溶原子の濃度は、０．１原子％以上９原子％以下であることを特徴とする半導体装置。The semiconductor device according to claim 6,
The semiconductor device according to claim 1, wherein a concentration of the solid solution atoms in the solid solution layer is 0.1 atom% or more and 9 atom% or less. 請求項６または７に記載の半導体装置において、
前記金属配線中、前記固溶層を除く領域における前記固溶原子の濃度は、０．１原子％未満であることを特徴とする半導体装置。The semiconductor device according to claim 6, wherein
The semiconductor device according to claim 1, wherein a concentration of the solid solution atoms in a region excluding the solid solution layer in the metal wiring is less than 0.1 at%. 請求項６乃至８いずれかに記載の半導体装置において、
前記固溶層の厚みは、前記金属配線の厚みの４０％以下であることを特徴とする半導体装置。The semiconductor device according to claim 6, wherein
The semiconductor device according to claim 1, wherein a thickness of the solid solution layer is 40% or less of a thickness of the metal wiring. 請求項１乃至９いずれかに記載の半導体装置において、
前記金属配線の上部に、ＳｉＣ、ＳｉＮ、ＳｉＯＮまたはＳｉＯＣを含む膜をさらに備えることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein
A semiconductor device further comprising a film containing SiC, SiN, SiON or SiOC on the metal wiring. 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に金属配線を形成する工程と、
前記金属配線を構成する金属とは異なる原子を含むガスを前記金属配線に照射し、前記金属配線中に固溶原子を導入する工程と、
を含むことを特徴とする半導体装置の製造方法。Forming an insulating film on the semiconductor substrate;
Forming a metal wiring on the insulating film;
Irradiating the metal wiring with a gas containing an atom different from the metal constituting the metal wiring, and introducing a solid solution atom into the metal wiring;
A method for manufacturing a semiconductor device, comprising: 請求項１１に記載の半導体装置の製造方法において、
前記金属配線を形成する前記工程の後、前記金属配線の上部に前記金属配線を構成する金属の酸化層を形成する工程をさらに含み、その後、前記酸化層の表面に前記ガスを照射し、前記金属配線中に固溶原子を導入することを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 11,
After the step of forming the metal wiring, the method further includes a step of forming an oxide layer of a metal constituting the metal wiring on the metal wiring, and thereafter, irradiating the gas to the surface of the oxide layer, A method for manufacturing a semiconductor device, wherein a solid solution atom is introduced into a metal wiring. 請求項１１または１２に記載の半導体装置の製造方法において、
前記酸化層を形成する前記工程は、前記金属配線の表面を有機酸により洗浄した後、純水によりリンスする工程を含むことを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 11,
The method of manufacturing a semiconductor device, wherein the step of forming the oxide layer includes a step of cleaning the surface of the metal wiring with an organic acid and rinsing with a pure water. 請求項１１乃至１３いずれかに記載の半導体装置の製造方法において、
前記金属配線中に前記固溶原子を導入した後、前記金属配線上にＳｉＣ、ＳｉＮ、ＳｉＯＮまたはＳｉＯＣを含む膜を形成する工程をさらに含むことを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 11,
A method of manufacturing a semiconductor device, further comprising the step of forming a film containing SiC, SiN, SiON or SiOC on the metal wiring after introducing the solid solution atoms into the metal wiring. 請求項１１乃至１４いずれかに記載の半導体装置の製造方法において、
前記金属配線を構成する金属とは異なる前記原子は、シリコンであることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 11,
The method for manufacturing a semiconductor device, wherein the atom different from the metal constituting the metal wiring is silicon. 請求項１１乃至１５いずれかに記載の半導体装置の製造方法において、
前記金属配線を構成する金属は、銅または銅含有金属であることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 11,
A method for manufacturing a semiconductor device, wherein the metal constituting the metal wiring is copper or a copper-containing metal.
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