JP2004207697A - ひずみ依存導電素子を備えた圧電アレイおよびその方法 - Google Patents

Abstract

【課題】 従来の方法および構造の上記その他の問題、欠点、短所を考慮して、ナノチューブ構造に応力を加え、ナノチューブの導電率の変化を容易に決定できる方法および構造を提供すること。
【解決手段】 圧電材料の層を含む、圧電デバイスのための構造（および方法）である。圧電材料の形状の変化によってナノチューブ構造に応力の変化が発生するようにナノチューブ構造が取り付けられる。
【選択図】 図１

Description

本発明は一般に、導電ナノ構造に局部的被制御応力を提供し、加えた応力から導出した電子伝達特性の変化を測定するための手段を提供するように設計された圧電デバイスのアーキテクチャおよび製作に関する。このアーキテクチャの応用例としては、強誘電体のレムナント(remnant)性が不揮発性導電率の変化を引き起こす不揮発性メモリ・デバイスを含む。

新規の自己集合型導電性有機構造およびカーボン・ナノチューブは、ナノサイエンスおよびナノテクノロジの分野と関連しているため、広範囲にわたって研究されている。ナノスケール構造の電子伝達は、局部ひずみおよび応力に対して非常に敏感であると考えられている。これらの分野を局部的に制御する可能性により、新たな電子デバイスの設計に関して新たな可能性が開拓されることになるが、このような推測された特性を探求または利用するための技法および工夫は現在、十分に発達していない。

ナノチューブの場合、その独特な電子的および機械的性質は、ひずみおよび応力に対して敏感であると知られている。しかし、現在のナノチューブの操作方法、たとえば、原子間力顕微鏡（ＡＦＭ）の先端を使用することは、加えた応力を円滑かつ被制御方式で変化させるのに特に適しているわけではない。

現在、ナノチューブ構造に円滑に応力を加えるための良好な技法として存在が知られているものはまったくない。

従来の方法および構造の上記その他の問題、欠点、短所を考慮して、本発明の一目的は、ナノチューブ構造に応力を加え、ナノチューブの導電率の変化を容易に決定できる方法および構造を提供することにある。

したがって、本発明の一目的は、応力およびひずみの関数としてナノチューブ構造の導電率を測定するための構造および方法を提供することにある。

本発明の他の目的は、圧電材料とナノチューブ構造を組み合わせ、高密度に対するスケーラビリティが改善された不揮発性メモリ・セルを提供するための構造および方法を提供することにある。

すなわち、本明細書では、導電ナノ構造に局部的被制御応力を提供し、加えた応力から導出した電子伝達特性の変化を測定するための手段を提供するように設計された圧電デバイスのアーキテクチャおよび製作について記載する。この応力は、剪断応力、引張り応力、圧縮応力、またはねじり応力にすることができる。

そのうえ、圧電材料の強誘電体態様により、応力依存導電材料にレムナント応力を付与することが可能になる。このようにして、強誘電体材料のレムナント性により、たとえば不揮発性メモリ・セルとして有用な不揮発性導電率の変化が発生するような、たとえば不揮発性メモリ・デバイスを構築することができるだろう。

代替実施形態では、本明細書に記載した基本概念を修正して、発光のための諸機構を取り入れることができる。

本発明の第１の態様として、上記の目的および目標を達成するために、圧電材料の層を含む圧電デバイス用の構造（および方法）について本明細書に記載する。圧電材料の形状の変化によってナノチューブ構造に応力の変化が発生するように、ナノチューブ構造を取り付ける。

本発明の第２の態様では、それぞれが圧電材料の層を１つずつ有する少なくとも１つの不揮発性メモリ・セルを含む不揮発性メモリ・デバイスについても本明細書に記載する。圧電材料の形状の変化によってナノチューブ構造に応力の変化が発生するように、ナノチューブ構造を取り付ける。

上記その他の目的、態様、利点については、添付図面に関連して、以下に示す本発明の好ましい実施形態の詳細な説明から、より十分に理解されるだろう。

以下、本発明の実施例について、説明する。

次に、添付図面、より具体的には図１を参照すると、導電素子がナノチューブ１０１である実施例が使用されている。例示的なデバイス１００は、多層フィルム構造と、例示的に炭素からなるナノチューブ半導体１０１とを含む。電極１０２、１０４は圧電フィルム１０６を分極するために設けられ、電極１０２、１０３はナノチューブ構造１０１を通る電流を測定するために使用され、それにより、ナノチューブ構造上の応力の関数として導電率を測定するための方法を提供する。添付図面および以下の説明では多層構造用の様々な例示的な材料を示しているが、本発明は、当業者には既知であるように、このような材料に限定されるものではないことに留意されたい。

図２は、図１に示すデバイスの好ましい実施形態の製作ステップ２００を示している。図示の例示的なデバイスの各材料および各構造コンポーネントの目的を認識すると、図１および図２に示すものとは異なるその他の材料および構造上の変形形態が使用可能であることは、当業者には明らかであるはずである。

初めに、基板１１５上に最下部電極層１０５を付着させる。基板は支持部として機能し、導体または絶縁体、たとえば、ＮｂドープのＳｒＴｉＯ₃、ＳｒＴｉＯ₃（チタン酸ストロンチウム、ＳＴＯ）、Ｓｉなどにすることができる。図１に示す例示的な構造では最下部電極層１０５は電極１０２を通して印加された電圧用の圧電フィルム１０６の底面への電気的接点として機能するので導電材料であるが、そのうえ最下部電極層１０５は、その後、選択した圧電層（ＰＺＴなど）をその上にしっかりと付着させることができる支持層として機能するので、材料の選択においていくらか制限される。

この最下部電極層１０５用の材料の１つはＳｒＲｕＯ₃（ルテニウム酸ストロンチウム、ＳＲＯ）である。第２の材料はＰｔである。そのうえ、ＳＲＯは、金属酸化物導体であり、容易に化学エッチングされないという性質を有する。また、Ｐｔもエッチングに強い導体である。ＳＲＯは、通常は２０〜５０ｎｍの膜厚までパルス・レーザ蒸着（ＰＬＤ）またはスパッタリングによって付着させることができる。Ｐｔは、同様の膜厚まで蒸着またはスパッタリングすることができる。

したがって、図１の例示的な構造では、ＳＲＯは、電極１０２に印加された電圧がそれを通って圧電材料１０６に接触できる導電路として、圧電層１０６用の基礎層として、また、その後の製作ステップ用のエッチング液ストップとして機能する。

ステップ２０１では、マスキングおよび材料付着のために当技術分野で周知の定型化した方法を使用して、一連のフィルム１０６〜１０９を最下部電極層１０５の上に以下の順序で順に付着させる。

まず、圧電材料の層１０６を付着させる。好ましい実施形態では、この材料も、この層が不揮発性メモリ・セルとして機能できるようにするための強誘電体ヒステリシスを有することになる。強誘電体および圧電特性を有するこのような材料の１つは、ジルコン酸チタン酸鉛（ＰＺＴ）である。ＰＺＴは、通常は２００〜６００ｎｍの範囲の層厚までＰＬＤまたはスパッタリングによって付着させることができる。

次に、上部電極層１０７を付着させて、（接点１０４を介して）圧電層１０６への上部接点を設ける。前述の通り、ルテニウム酸ストロンチウム（ＳＲＯ）は金属酸化物導体であり、したがって、特に化学エッチングに対してより安定しているので、この層に適している（この層１０７が接点１０４用のバイアの形成のためのエッチングストップとして作用できるようにする）。ＳＲＯは、通常は２０〜５０ｎｍの膜厚までＰＬＤまたはスパッタリングによって付着させることができる。

次に、分離層１０８を上部電極層１０７の上に付着させる。この層１０８は、電極１０４に印加した電圧からナノチューブ１０１を電気的に分離するように機能し、それにより、接点１０２および１０４を介して圧電層１０６にバイアス電圧が印加されたときにナノチューブ構造１０１への損害を防止する。絶縁酸化物層として適当なこのような材料の１つはチタン酸ストロンチウム（ＳＴＯ）である。ＳＴＯは、通常は５０〜２００ｎｍの膜厚までＰＬＤまたはスパッタリングによって付着させることができる。

次に、分離層１０８の上に導電材料の層１０９を付着させて、ナノチューブ構造１０１への上部接点として機能する電極１０３との電気的接触を可能にする。図１の例示的な構造を形成するために、この導電層もエッチング可能であることが好ましい。導電層１０９に適した材料の１つは、酸化コバルトストロンチウムランタン（ＬＳＣＯ）である。というのは、ＬＳＣＯも金属酸化物であり、化学エッチング可能であるからである。ＬＳＣＯは、２０〜５０ｎｍの膜厚までＰＬＤまたはスパッタリングによって付着させることができる。

ステップ２０２では、第１のリソグラフィック・マスクを使用して、たとえば化学エッチングによりＬＳＣＯ層にパターンを形成する。

ステップ２０３では、第２のマスクを使用して、ＳＴＯ層を貫通するエッチングでバイアを形成することができ、それにより、下にあるＳＲＯ層１０７との接触を可能にして圧電材料１０６の上部表面への電気的接触を達成する。また、このマスクは、ＳＲＯフィルムと接触するためにメタライゼーション（ステップ２０６を参照、たとえば、Ｐｔ蒸着を使用する）の間、所定の位置に残存することになる。

ステップ２０４では、第３のマスクを形成し、すべての層１０６〜１０９を貫通するイオンミリングまたは反応性イオン・エッチング（ＲＩＥ）のエッチング・プロセスにより最下部のＳＲＯ導電層１０５までのバイアを作成する。アスペクト比は通常は１程度であって重大なものではないが、この実施形態ではステップの高さがナノチューブの長さＬより小さい。

このステップの場合、アンダカットを発生するように調整した異方性エッチングが好ましい。アンダカットはナノチューブ１０１と層１０７との間の接触を防止することになる。通常は３〜１０ｎｍというアンダカットの量は、当業者には知られているように、エッチング条件を選択することによって達成することができる。

ステップ２０５では、第４のマスクを使用し、たとえば層１０６〜１０９を貫通するイオンミリングまたはＲＩＥによりデバイスの周りにトレンチを形成する。このトレンチは、そのデバイスの伸長を他のデバイスの伸長から分離し、圧電デバイスの圧電反応を最大限にする（たとえば、図３の分離領域３０１を参照）。

ステップ２０６では、最終マスクを使用して、ＳＲＯ基板１０５とＬＳＣＯ最上部電極１０９との間のカーボン・ナノチューブの付着を可能にする。この場合、ナノチューブはジクロロエタン（ＤＣＥ）溶液で分散させる。付着させたナノチューブの密度は、溶液内のナノチューブの密度を調整することによって調節することができる。溶剤蒸発後、ナノチップ、たとえば、原子間力顕微鏡（ＡＦＭ）などによってドラッグすることにより、ナノチューブをさらに適応させることができる。この最終ＡＦＭ適応は本質的なものではない。ナノチューブ用の好ましい材料は炭素であるが、窒化ホウ素またはその半導体特性がひずみによって変化する可能性がある材料など、他の材料を使用することもできる。別法として、成長条件によって隣接する圧電構造の機能性を不能にすることがなければ、デバイス側で直接ナノチューブを成長させることもできる。

ステップ２０７では、ある角度（通常は１０°）でメタライゼーション（たとえば、白金Ｐｔ蒸着による）を行う。好ましい角度はステップの高さによって決まるが、このシャドー蒸着技法を使用する意図は、そのステップによって投影されたシャドーによってナノチューブの両端の上だけにＰｔを付着できるようにすることである。このステップでは、同じ最終マスクを使用して、ナノチューブの端部とＳＲＯ基板１０５を接触させるための電極１０２、１０３を形成し、ＳＲＯ層１０７に接触する電極１０４を形成する。

変形形態として、ナノチューブ１０１と層１０７との分離は、ナノチューブに面する層１０７のエッジ上の金属の選択的電着とその後の酸化（たとえば、図６の酸化物キャップ６０１）によって達成することができる。電着用の接触は接点１０４を介して行うことができる。電着用の第２の電極は電解液に接触している。

図１に示す例示的なデバイスの動作は以下の通りである。電極１０２と１０４との間の電位は、強誘電体の分極状態を変更することによるナノチューブ上の応力の制御を可能にする。本明細書のこの実施例では、スタックの垂直運動は、強誘電体材料の分極がナノチューブのひずみの変化をもたらしたことによって発生するだろう。ナノチューブの導電率は、電極１０２と１０３の間の電流から独立して測定される。

スタックの垂直膨張は、（たとえば、非分極強誘電体と、ＰＺＴの保持電圧より高い電圧によって分極された強誘電体との間の）強誘電体のレムナント分極によるヒステリシスを有するだろう。カーボン・ナノチューブ上の応力に差があるので、垂直膨張ヒステリシスに関連してカーボン・ナノチューブの導電率ヒステリシスが発生する。

したがって、例示的なデバイスは新規の方法で不揮発性メモリ・セルとして動作し、この単純な製作技法により潜在的に非常に高い密度にまでこのメモリ・セルをスケーリングすることができる。

図４は、本発明により構築された１つまたは複数のメモリ・セル４０１が不揮発性メモリ・ユニットを提供する、汎用メモリ・デバイス４００を示している。

強誘電体キャパシタ、磁気ランダム・アクセス・メモリ（「ＭａｇＲＡＭ」）、ミリピードを含む、不揮発性メモリに対する既知の手法がいくつかある。上記の手法は、導体の伝達特性を変化させるために導体の不揮発性の機械的ゆがみを伴うという点で独特のものである。

本発明のシステムの利点は、強誘電体が単位面積当たりの分極および圧電膨張に関してナノスケール寸法に合わせてスケーリングすることである。しかし、デバイスの状態の感知が強誘電体キャパシタ上の電荷の測定をあてにしており、デバイスを小さくするほど電荷の量が減少するので、従来の強誘電体キャパシタ手法は高密度での実現が困難だろう。本明細書に記載するデバイスでは、カーボン・ナノチューブの導電率を感知してデバイスの状態を決定するので、スケーリング時に電荷の制限は実質的にまったくない。

ナノチューブ構造の導電率を使用して、圧電層によって引き起こされる応力を決定するという図１に示す例示的な構造によって示される基本概念にいくつかの変形形態を容易に組み込めることは明らかであるはずである。対応する機能を達成する限り、材料は図１の好ましい実施形態の材料と異なってもよい。例としては、ＳＲＯの代わりとしてＰｔを使用することができるだろう。ＰＺＴの代わりとしてＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ）を使用することができるだろう。最上部絶縁体層の材料は二者択一的にＡｌ₂Ｏ₃またはＳｉＯ₂にすることができるだろう。そのうえ、図１の基本構造は、たとえば、ＬＳＣＯ層１０９を除去し、絶縁層１０８のすぐ上に電極１０３を配置するように修正することができるだろう。

第２の実施形態では、そのうえ、分子システムからの発光を達成するように本発明を修正することができる。この実施形態では、任意選択のステップ２０６Ａに示すように、選択的ドーピングによってナノチューブ１０１にｐ領域およびｎ領域を作成し、それにより、順方向バイアスをかけたｐｎ接合を作成し、そこで空間電荷領域全域にわたって正孔および電子が注入される。このようにして、分子内にｐｎ接合を作成し、次にその分子に順方向バイアスをかけて再結合放射を作成する。再結合放射の周波数はナノチューブ１０１のバンドギャップによって決まる。

図１に示すように１つまたは複数のナノチューブに被制御応力を加えることにより、１つまたは複数の同様の分子によって放出される光の周波数をバンドギャップの変化により変化させることができる。したがって、スタックの垂直膨張に関連して、後者の特性を使用して不揮発性メモリ・デバイスを生成することもでき、そこで放出される光は圧電性物質のレムナント状態と、その結果、スタックの伸長によって決まる。発光デバイスを作成するためのナノチューブ構造の選択的ドーピングについては、参照により本明細書に組み込まれる同時係属出願（US出願番号１０／２５５３５１）にさらに述べられている。

図５の断面図に示すさらに他の実施形態では、ドーピングなしのナノチューブ１０１とともに本発明を使用することができ、追加のゲート絶縁体５０１およびゲート電極５０２を形成して、再結合放射による光の生成のために単一分子内で電子と正孔の両方を注入するための電界ドーピングを可能にすることができる。ゲート絶縁体５０１は、酸化物である必要はないが、伸長に対する機械抵抗がより小さい可能性のある有機複合材料にすることもできるだろう。図５の実施形態は第４の接点５０２を有するが、印加された電圧は強誘電体層に印加されたものとは無関係である。

図５に示すゲートベースのデバイス５００については、同時係属出願にさらに記載されている。放射の周波数はナノチューブ１０１上の応力の影響を受けることになるが、それは本発明の技法を使用して制御可能である。

別法として、図６に示す他の実施形態では、接点１０４を使用して層１０７に電圧を提供し、その結果、酸化物キャップ６０１が付いた層１０７のエッジに面する領域内のナノチューブにゲート電界を提供し、再結合放射による光の生成のために単一分子内で電子と正孔の両方を注入するための電界ドーピングを可能にすることにより、ドーピングなしのナノチューブとともに本発明を使用することができる。というのは、そのエッジは一実施形態では絶縁層６０１を有するからである。この場合の電圧は、強誘電体層の保持電界を決定するものより小さい値を有するはずである。

本発明では、減極電界をスクリーニングするのに十分なキャリアを提供する条件下で強誘電体のスケーリング特性と良好な保持力をもたらすという利点と、ＦｅｒｒｏＦＥＴの非破壊読取りとを組み合わせる。

本発明の第２の実施形態は、光学読取りを備えた不揮発性メモリ・デバイスを可能にする。この光学読取りは、第１の導電層用としてインジウム錫酸化物（ＩＴＯ）などの透明の導電酸化物と、ＳＴＯ、石英、サファイアなどの透明基板を使用することにより、さらに容易にすることができるだろう。そのうえ、本明細書の考察は不揮発性メモリ・セルとしての本発明の使用に集中しているが、本発明はこのような使用に制限されるものではない。たとえば、このデバイスは容易にディスプレイ内のコンポーネントにすることができるだろう。

したがって、主に具体的な好ましい実施形態に関して本発明を説明してきたが、当業者であれば、特許請求の範囲の精神および範囲内の修正を加えて本発明を実施可能であることが分かるだろう。

さらに、出願人の意図は、遂行中に後で補正した場合でもすべての請求要素と同等のものを包含することであることに留意されたい。

まとめとして、本発明の構成に関して以下の事項を開示する。

（１）圧電材料の層と、
前記圧電材料の形状の変化によってナノチューブ構造に応力の変化が発生するように取り付けられたナノチューブ構造とを具備する、圧電デバイス。
（２）前記圧電材料の層を支持する基板をさらに具備する、上記（１）に記載の圧電デバイス。
（３）第１の電極と、
第２の電極とをさらに具備し、前記第１の電極と前記第２の電極により前記ナノチューブ構造に電圧を印加することができる、上記（１）に記載の圧電デバイス。
（４）前記第１の電極が前記ナノチューブ構造の第１の端部に接触し、前記第２の電極が前記ナノチューブ構造の第２の端部に接触する、上記（３）に記載の圧電デバイス。
（５）電極対に印加された電圧によって前記圧電材料の前記形状の変化が発生するように位置する電極対をさらに具備する、上記（１）に記載の圧電デバイス。
（６）前記ナノチューブ構造に電圧を印加するための第２の電極対をさらに具備する、上記（５）に記載の圧電デバイス。
（７）前記第２の電極対の一方の電極が、前記圧電材料の形状を変化させるために使用する前記電極対の一方の電極を具備する、上記（６）に記載の圧電デバイス。
（８）前記ナノチューブ構造が、
第１のタイプのドーピングを有する第１のセクションと、
第２のタイプのドーピングを有する第２のセクションとを具備する、上記（１）に記載の圧電デバイス。
（９）前記圧電材料の層の下に形成された第１の導電層と、
前記圧電材料の層の上に形成された第２の導電層とをさらに具備し、前記第１の導電層と前記第２の導電層により前記圧電材料に電圧を印加することができる、上記（１）に記載の圧電デバイス。
（１０）前記第１の導電層が前記圧電材料の層の第１の表面に接触し、前記第２の導電層が前記圧電材料の層の第２の表面に接触する、上記（９）に記載の圧電デバイス。
（１１）前記電圧を印加して前記形状の変化を発生させたときに前記ナノチューブ構造に電気的分離をもたらすための少なくとも１つの絶縁材料の層をさらに具備する、上記（５）に記載の圧電デバイス。
（１２）前記ナノチューブ構造の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成されたゲート電極とをさらに具備する、上記（１）に記載の圧電デバイス。
（１３）圧電デバイスを製作する方法であって、前記方法が、
電気的導電材料の第１の領域を付着させるステップと、
前記電気的導電材料の領域の上に圧電材料の層を付着させるステップと、
前記圧電材料の上に電気的導電材料の第２の層を付着させるステップと、
前記圧電材料の変化によってナノチューブ構造に応力の変化が発生するようにナノチューブ構造を取り付けるステップとを具備する方法。
（１４）前記電気的導電材料の第１の領域が前記圧電材料の層の底面に接触するように配置され、前記電気的導電材料の第２の層が前記圧電材料の上部表面に接触するように配置される、上記（１３）に記載の方法。
（１５）前記電気的導電材料の第１の領域に接触するための第１の電極を設けるステップと、
前記電気的導電材料の第２の層に接触するための第２の電極を設けるステップとをさらに具備する、上記（４）に記載の方法。
（１６）前記ナノチューブ構造との電気的接触をもたらすために第１の電極対を設けるステップをさらに具備する、上記（１３）に記載の方法。
（１７）前記第１の電極対の第１の電極が前記ナノチューブ構造の第１の端部に接触するように配置され、
前記第１の電極対の第２の電極が前記ナノチューブ構造の第２の端部に接触するように配置される、上記（１６）に記載の方法。
（１８）前記圧電材料の層の形状を変化させるように作用し、前記圧電材料の層に電圧を提供するために第２の電極対を設けるステップをさらに具備する、上記（１６）に記載の方法。
（１９）前記ナノチューブ構造を前記圧電材料から電気的に分離するために少なくとも１つの絶縁層を加えるステップをさらに具備する、上記（１８）に記載の方法。
（２０）前記ナノチューブ構造の第１の領域に第１のタイプのドーパントを加えるステップと、
前記ナノチューブ構造の第２の領域に第２のタイプのドーパントを加えるステップとをさらに具備する、上記（１３）に記載の方法。
（２１）圧電材料の層と、
前記圧電材料の形状の変化によってナノチューブ構造に応力の変化が発生するように取り付けられたナノチューブ構造とを具備する、少なくとも１つのメモリ・セルを具備する、メモリ・デバイス。
（２２）前記圧電材料に電圧を印加できるようにするための第１の接続部と、
前記ナノチューブ構造の両端間に電圧を印加できるようにするための第２の接続部とをさらに具備する、上記（２１）に記載のメモリ・デバイス。
（２３）前記少なくとも１つのメモリ・セルが、
前記圧電材料に前記電圧を印加したときに前記ナノチューブ構造の電気的分離をもたらすための少なくとも１つの絶縁層をさらに具備する、上記（２２）に記載のメモリ・デバイス。
（２４）前記ナノチューブ構造を通過する電流の量と前記ナノチューブ構造からの発光のうちの一方を決定することにより、前記少なくとも１つのメモリ・セルの内容が感知可能である、上記（２１）に記載のメモリ・デバイス。

本発明の例示的な実施形態の断面図である。 図１に示す構造を製作するための例示的な方法２００を示す図である。 分離後の例示的な実施形態の構造３００の上面図である。 本発明による不揮発性メモリ・セルを使用する汎用メモリ・デバイス４００を示す図である。 同時係属出願に記載された構造に基づく代替実施形態の構造５００の断面図である。 追加の酸化物キャップ６０１を備えた代替実施形態を示す図である。

符号の説明

１００ デバイス
１０１ ナノチューブ構造
１０２、１０３、１０４ 電極
１０５ 最下部電極層
１０６ 圧電フィルム
１０７ 上部電極層
１０８ 分離層
１０９ 導電層
１１５ 基板

Claims (24)

1. 圧電材料の層と、
   前記圧電材料の形状の変化によってナノチューブ構造に応力の変化が発生するように取り付けられたナノチューブ構造とを具備する、圧電デバイス。
2. 前記圧電材料の層を支持する基板をさらに具備する、請求項１に記載の圧電デバイス。
3. 第１の電極と、
   第２の電極とをさらに具備し、前記第１の電極と前記第２の電極により前記ナノチューブ構造に電圧を印加することができる、請求項１に記載の圧電デバイス。
4. 前記第１の電極が前記ナノチューブ構造の第１の端部に接触し、前記第２の電極が前記ナノチューブ構造の第２の端部に接触する、請求項３に記載の圧電デバイス。
5. 電極対に印加された電圧によって前記圧電材料の前記形状の変化が発生するように位置する電極対をさらに具備する、請求項１に記載の圧電デバイス。
6. 前記ナノチューブ構造に電圧を印加するための第２の電極対をさらに具備する、請求項５に記載の圧電デバイス。
7. 前記第２の電極対の一方の電極が、前記圧電材料の形状を変化させるために使用する前記電極対の一方の電極を具備する、請求項６に記載の圧電デバイス。
8. 前記ナノチューブ構造が、
   第１のタイプのドーピングを有する第１のセクションと、
   第２のタイプのドーピングを有する第２のセクションとを具備する、請求項１に記載の圧電デバイス。
9. 前記圧電材料の層の下に形成された第１の導電層と、
   前記圧電材料の層の上に形成された第２の導電層とをさらに具備し、前記第１の導電層と前記第２の導電層により前記圧電材料に電圧を印加することができる、請求項１に記載の圧電デバイス。
10. 前記第１の導電層が前記圧電材料の層の第１の表面に接触し、前記第２の導電層が前記圧電材料の層の第２の表面に接触する、請求項９に記載の圧電デバイス。
11. 前記電圧を印加して前記形状の変化を発生させたときに前記ナノチューブ構造に電気的分離をもたらすための少なくとも１つの絶縁材料の層をさらに具備する、請求項５に記載の圧電デバイス。
12. 前記ナノチューブ構造の上に形成されたゲート絶縁層と、
    前記ゲート絶縁層の上に形成されたゲート電極とをさらに具備する、請求項１に記載の圧電デバイス。
13. 圧電デバイスを製作する方法であって、前記方法が、
    電気的導電材料の第１の領域を付着させるステップと、
    前記電気的導電材料の領域の上に圧電材料の層を付着させるステップと、
    前記圧電材料の上に電気的導電材料の第２の層を付着させるステップと、
    前記圧電材料の変化によってナノチューブ構造に応力の変化が発生するようにナノチューブ構造を取り付けるステップとを具備する方法。
14. 前記電気的導電材料の第１の領域が前記圧電材料の層の底面に接触するように配置され、前記電気的導電材料の第２の層が前記圧電材料の上部表面に接触するように配置される、請求項１３に記載の方法。
15. 前記電気的導電材料の第１の領域に接触するための第１の電極を設けるステップと、
    前記電気的導電材料の第２の層に接触するための第２の電極を設けるステップとをさらに具備する、請求項１４に記載の方法。
16. 前記ナノチューブ構造との電気的接触をもたらすために第１の電極対を設けるステップをさらに具備する、請求項１３に記載の方法。
17. 前記第１の電極対の第１の電極が前記ナノチューブ構造の第１の端部に接触するように配置され、
    前記第１の電極対の第２の電極が前記ナノチューブ構造の第２の端部に接触するように配置される、請求項１６に記載の方法。
18. 前記圧電材料の層の形状を変化させるように作用し、前記圧電材料の層に電圧を提供するために第２の電極対を設けるステップをさらに具備する、請求項１６に記載の方法。
19. 前記ナノチューブ構造を前記圧電材料から電気的に分離するために少なくとも１つの絶縁層を加えるステップをさらに具備する、請求項１８に記載の方法。
20. 前記ナノチューブ構造の第１の領域に第１のタイプのドーパントを加えるステップと、
    前記ナノチューブ構造の第２の領域に第２のタイプのドーパントを加えるステップとをさらに具備する、請求項１３に記載の方法。
21. 圧電材料の層と、
    前記圧電材料の形状の変化によってナノチューブ構造に応力の変化が発生するように取り付けられたナノチューブ構造とを具備する、少なくとも１つのメモリ・セルを具備する、メモリ・デバイス。
22. 前記圧電材料に電圧を印加できるようにするための第１の接続部と、
    前記ナノチューブ構造の両端間に電圧を印加できるようにするための第２の接続部とをさらに具備する、請求項２１に記載のメモリ・デバイス。
23. 前記少なくとも１つのメモリ・セルが、
    前記圧電材料に前記電圧を印加したときに前記ナノチューブ構造の電気的分離をもたらすための少なくとも１つの絶縁層をさらに具備する、請求項２２に記載のメモリ・デバイス。
24. 前記ナノチューブ構造を通過する電流の量と前記ナノチューブ構造からの発光のうちの一方を決定することにより、前記少なくとも１つのメモリ・セルの内容が感知可能である、請求項２１に記載のメモリ・デバイス。

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