JP2004200446A - Semiconductor device and its manufacturing method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To enhance reliability of a semiconductor device having a bipolar transistor. <P>SOLUTION: A p<SP>+</SP>-type semiconductor region 14 is provided at a portion of a surface layer of a p-type base region 4B1 in the npn-type high pressure bipolar transistor Q so as not to be in contact with an emitter region 4E. This p<SP>+</SP>-type semiconductor region 14 is specifically arranged at a boundary between a field insulating film and an active region where the region 14 is at least superposed, in plane, with an emitter electrode 10E. When a reverse bias is applied to the bipolar transistor Q to produce positive holes in a depletion layer, a portion where a base is bonded to a collector, and the positive holes are then trapped by an insulating layer on a semiconductor substrate 1; the p<SP>+</SP>-type semiconductor region 14 exerts function of suppressing or preventing a surface layer of the base region 4B1 from being inverted due to an influence of positive electric charge caused by the positive holes. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、高耐圧のバイポーラトランジスタを有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討した半導体装置の製造方法においては、例えばバイポーラトランジスタのベース領域を、半導体基板に不純物をイオン注入した後、その不純物を熱処理によって半導体基板の厚さ方向に引き伸ばし拡散することで形成している。
【０００３】
なお、バイポーラトランジスタについては、例えば特開平８−３０６７９２号公報に記載があり、高耐圧バイポーラトランジスタのエミッタ層、ベース層およびコレクタ層を同心円状に配置する構成が開示されている（例えば特許文献１参照）。
【０００４】
【特許文献１】
特開平８−３０６７９２号公報
【０００５】
【発明が解決しようとする課題】
ところが、上記ベース領域をイオン注入と引き伸ばし拡散とで形成する技術においては、以下の課題があることを本発明者が初めて見出した。
【０００６】
すなわち、半導体装置の信頼度試験においてバイポーラトランジスタのコレクタ−エミッタ間でリーク電流が発生する問題である。原因は、高耐圧を確保する目的でベース領域を深く拡散させたために半導体基板表面の不純物濃度が薄くなり、逆バイアス印加中にベース−コレクタ接合の空乏層で発生した正孔が半導体基板上の酸化膜にトラップされて、その正電荷の影響を受けてベース領域の表層が反転するためと想定される。
【０００７】
本発明の目的は、バイポーラトランジスタを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、バイポーラトランジスタのエミッタ電極に平面的に重なるベース領域の少なくとも一部に、ベース領域と同一導電型で、ベース領域よりも高不純物濃度で浅い半導体領域をベース領域に内包されるように形成するものである。
【００１１】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１２】
（実施の形態１）
まず、本発明者が初めて見出した問題について説明する。図１は本発明者が検討したバイポーラトランジスタＱ50を有する半導体装置の部分平面図、図２は図１のＸ１−Ｘ１線の断面図を示している。
【００１３】
半導体基板５０のエピタキシャル層５０Epiは、ｎ型のシリコン（Ｓｉ）単結晶からなり、その一部には、ｎ型のコレクタ領域５１Ｃが形成されている。このコレクタ領域５１Ｃは、ｎ⁺型のコレクタ引出領域５２Ｃを通じてコレクタ電極５３Ｃと電気的に接続されている。上記コレクタ領域５１Ｃ内には、ｐ型のベース領域５１Ｂが形成されている。ｐ型のベース領域５１Ｂは、バイポーラトランジスタの耐圧を確保するため熱拡散によって深く引き伸ばされた状態で形成されている。このため、ベース領域５１Ｂの表面の不純物濃度は、例えば３×１０¹⁷ｃｍ^-3程度と低濃度となっている。このベース領域５１Ｂは、ｐ⁺型のベース引出領域５２Ｂを通じてベース電極５３Ｂと電気的に接続されている。上記ベース領域５１Ｂ内には、ｎ⁺型のエミッタ領域５１Ｅが形成されている。ｎ⁺型のエミッタ領域５１Ｅは、エミッタ電極５３Ｅと電気的に接続されている。上記エピタキシャル層５０Epiの主面には素子分離用のフィールド絶縁膜５４が形成されている。これにより、バイポーラトランジスタＱ50の活性領域が規定されている。上記コレクタ電極５３Ｃ、ベース電極５３Ｂおよびエミッタ電極５３Ｅは、半導体基板５０上の第１層目のメタル配線で形成されている。ここで例示している製品は、メタル配線層が１層のみの製品であり、この第１層目のメタル配線でボンディングパッドも形成されている。上記各電極のうち、エミッタ電極５３Ｅは、平面（半導体基板５０の主面に沿う面）で見たときに、中央のエミッタ領域５１Ｅからその外周のコレクタ領域５１Ｃに向かって延在し、エミッタ領域５１Ｅとコレクタ領域５１Ｃとを橋渡すように配置されている。半導体基板５０の断面で見ると半導体基板５０とエミッタ電極５３Ｅとの間には、絶縁膜５５が介在されているので、エミッタ電極５３Ｅとコレクタ領域５１Ｃとは絶縁されている。ところで、この半導体装置に対して高温動作試験を行うと、バイポーラトランジスタＱ50のコレクタ−ベース接合に、例えば３６Ｖ程度の逆バイアスが印加され続ける（コレクタ電極５３ＣにＶｃｃ＝３６Ｖ程度が印加され、エミッタ電極５３Ｅが接地電位ＧＮＤに接続された状態となる）。この時、コレクタ−ベース接合の空乏層内で電子−正孔対が発生する。しかも高温であるから、その発生量は常温に比べ過剰に発生する。空乏層内で発生したこの電子−正孔対は、電圧の関係から電子はコレクタ電極５３Ｃ側に、正孔はエミッタ電極５３Ｅ側に引き寄せられる。しかし、コレクタ−ベース接合が酸化膜に接しているデバイス表面上においては、電子はコレクタ領域５１Ｃ上の酸化膜５５中にトラップされる一方、正孔はエミッタ電極５３Ｅ下部の酸化膜５５中にトラップされる。酸化膜５５中の電子はシリコンとの結合エネルギーが小さいため容易に放出されるが、正孔はシリコンとの結合エネルギーが大きいため放出−蓄積を繰り返しながら酸化膜５５中にトラップされ正電荷を形成する。しかし、この構造では上記のようにｐ型のベース領域５１Ｂの表面濃度が薄いため、酸化膜５５中にトラップされた正孔の正電荷の影響を受けてｐ型のベース領域５１Ｂの表面がｎ型に反転してしまう。この反転現象は、エミッタ電極５３Ｅがベース領域５１Ｂに平面的に重なる部分で生じやすい。これは、エミッタ電極５３Ｅが接地電位ＧＮＤとなっているため、空乏層内で発生した正孔がエミッタ電極５３Ｅに引き寄せられ、エミッタ電極５３Ｅとベース領域５１Ｂが平面的に重なる領域の酸化膜中に最もトラップされ易いからである。すなわち、正孔はエミッタ電極５３Ｅのパターン下に蓄積され易いからである。そして、特にこの反転現象は、活性領域とフィールド絶縁膜５４との境界領域においてエミッタ電極５３Ｅが平面的に重なる領域Ａで生じ易い。これは、特に活性領域とフィールド５４との境界領域ではベース領域５１Ｂの表面不純物濃度が低くなっているため、空乏層内における電子−正孔対の発生量が多くなるからである。しかし、上記のバイポーラトランジスタの構造では、第１配線層に形成されたエミッタ電極がエミッタ領域からコレクタ領域に向かって延在し、エミッタ領域とコレクタ領域とを橋渡すように配置されているので、特に上記のような反転層がエミッタ電極５３Ｅの延在方向に沿ってエミッタ領域からコレクタ領域に達するように形成されてしまう結果、その反転層、すなわち、電流経路に沿ってコレクタ−エミッタ間にリーク電流が流れてしまう。このようなリーク電流の問題は、エミッタ電極５３Ｅが完全にコレクタ領域側まで延在していなくてもエミッタ電極５３Ｅの下の酸化膜には正孔が蓄積され易いので発生してしまうが、特に上記のようにエミッタ領域からコレクタ領域に向かってエミッタ電極５３Ｅが延在している部分で生じ易い。
【００１４】
そこで、本実施の形態では、バイポーラトランジスタ（以下、トランジスタという）のベース領域の表層においてエミッタ電極と平面的に重なる領域の少なくとも一部に、ベース領域と同一導電型で、かつベース領域よりも高不純物濃度で浅い半導体領域をベース領域に内包されるように設ける。これにより、上記逆バイアス印加中にベース−コレクタ接合の空乏層で発生した正孔がエミッタ電極パターン直下の半導体基板上の酸化膜にトラップされてもベース領域の表層が反転するのを抑制または防止することができるので、上記コレクタ−エミッタ間のリーク電流の発生を抑制または防止できる。その結果、トランジスタを有する半導体装置の信頼性を向上させることができる。
【００１５】
次に、本実施の形態の半導体装置の具体例を説明する。本実施の形態の半導体装置は、例えば３０Ｖ程度またはそれ以上のＢＶ_CEO（ベース開放のコレクタ−エミッタ間ブレークダウン電圧）が要求される高耐圧のｎｐｎ型のトランジスタを有する標準リニアＩＣ（Integrated circuit）である。
【００１６】
図３はそのトランジスタＱの平面図、図４は図３から配線等を除いて示した平面図、図５は図３のＸ２−Ｘ２線の断面図、図６は図３のＹ１−Ｙ１線の断面図を示している。半導体基板（以下、基板という）１は、基板部１Subとその上に堆積されたエピタキシャル層１Epiとを有している。基板部１Subは、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、例えばチョクラルスキー法等のような単結晶成長法により形成されている。エピタキシャル層１Epiは、例えばｎ型のシリコン単結晶からなり、エピタキシャル法により形成されている。エピタキシャル層１Epiの厚さは、例えば１１μｍ程度である。素子形成領域における基板部１Subとエピタキシャル層１Epiとの境界部にはｎ型の埋込領域２ｎが形成され、分離領域における上記境界部にはｐ型の埋込領域２ｐが上記埋込領域２ｎを取り囲むように形成されている。埋込領域２ｎは、トランジスタＱの埋込コレクタ領域を形成する部分である。この埋込領域２ｎには、例えばアンチモン（Ｓｂ）が含まれている。一方、埋込領域２ｐは分離領域を形成する部分である。この埋込領域２ｐには、例えばホウ素（Ｂ）が含まれている。また、エピタキシャル層１Epiには、ｐ型の分離領域３ｐが形成されている。この分離領域３ｐは、断面的にはエピタキシャル層１Epiの主面（デバイス形成面）からｐ型の埋込領域２ｐに到るように、平面的には上記埋込領域２ｐに沿うように形成されている。分離領域３ｐには、例えばホウ素が含まれている。分離領域３ｐの表面濃度は、例えば３×１０¹⁸／ｃｍ³程度である。この分離領域３ｐに囲まれた領域に高耐圧で縦型のトランジスタＱが形成されている。
【００１７】
トランジスタＱは、ｎ型のコレクタ領域４Ｃ１、ｎ型のコレクタ引出領域４Ｃ２、ｎ⁺型のコレクタ引出領域４Ｃ３、ｐ型のベース領域（第１半導体領域）４Ｂ１、ｐ⁺型のベース引出領域４Ｂ２およびｎ型のエミッタ領域４Ｅを有している。コレクタ領域４Ｃ１は、分離領域３ｐに囲まれたｎ型のエピタキシャル層１Epi部分で形成されている。コレクタ引出領域４Ｃ２，４Ｃ３は、いずれもコレクタ領域４Ｃ１に内包されるように形成されている。コレクタ領域４Ｃ２は、エピタキシャル層１Epiの主面から埋込領域２ｎに達するように延在形成され、コレクタ引出領域４Ｃ３は、埋込領域２ｎには達しないが、エピタキシャル層１Epiの主面から所望の深さに及ぶように形成されている。コレクタ領域４Ｃ１およびコレクタ引出領域４Ｃ２，４Ｃ３には、例えばリン（Ｐ）が含まれている。コレクタ引出領域４Ｃ２の表面濃度は、例えば８×１０¹⁸／ｃｍ³程度である。また、コレクタ引出領域４Ｃ３の表面濃度は、例えば７×１０¹⁹／ｃｍ³程度である。上記ベース領域４Ｂ１は、埋込領域２ｎに達しないが、エピタキシャル層１Epiの主面から所望の深さに及ぶように形成されている。ベース領域４Ｂ１の深さは、例えば２．５μｍ程度の深い位置まで達している。このように深い位置まで延在されている理由は、ベース領域４Ｂ１の曲率半径を大きくすることにより、トランジスタＱの耐圧を高くするためである。ベース領域４Ｂ１には、例えばホウ素（Ｂ）が含まれている。ベース領域４Ｂ１の表面濃度は、例えば３×１０¹⁷／ｃｍ³程度である。上記ベース引出領域４Ｂ２は、ベース領域４Ｂ１の表層部に、ベース領域４Ｂ１よりも浅く、かつ、ベース領域４Ｂ１に内包されるように形成されている。ベース引出領域４Ｂ２には、例えば二フッ化ホウ素（ＢＦ₂）が含まれている。ベース引出領域４Ｂ２の表面濃度は、例えば４×１０¹⁹／ｃｍ³程度である。上記エミッタ領域４Ｅは、ベース領域４Ｂ１の表層部に、ベース領域４Ｂ１よりも浅く、かつ、ベース領域４Ｂ１に内包されるように形成されている。エミッタ領域４Ｅには、例えばリン含まれている。エミッタ領域４Ｅの表面濃度は、例えば７×１０¹⁹／ｃｍ³程度である。エミッタ領域４Ｅの平面寸法は、例えば４μｍ×４μｍ程度である。なお、エピタキシャル層１Epiに形成された半導体領域５は、ベース−基板間でのリーク電流の発生を抑制または防止するためのｎ型の半導体領域である。半導体領域５は、平面的には分離領域３ｐの内周に沿うように形成され、断面的にはエピタキシャル層１Epiの主面から埋込領域２ｎ等に達しない所望の深さに及ぶように形成されている。半導体領域５の表面濃度は、例えば５×１０¹⁵／ｃｍ³程度である。
【００１８】
このエピタキシャル層１Epiの主面には分離用のフィールド絶縁膜６が形成されている。フィールド絶縁膜６は、例えば酸化シリコン（ＳｉＯ₂等）からなり、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成されている。このフィールド絶縁膜６によりトランジスタＱの活性領域が規定されている。フィールド絶縁膜６上には、ガードリング７が形成されている。このガードリング７は、例えば低抵抗多結晶シリコン膜からなり、平面的にｐ型のベース領域４Ｂ１とｐ型の分離領域３ｐとの間に介在されるように形成されている。フィールド絶縁膜６上にメタル配線が形成された場合に、コレクタの電位が正の高電位になると（ｐチャネル型のＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）でゲート電極に負電位が印加されたのと等しい）、コレクタの基板表面側に正孔が蓄積され、コレクタのｎ型がｐ型に反転し、そのメタル配線をゲート電極、その下のフィールド絶縁膜６をゲート絶縁膜、ｐ型のベース領域４Ｂ１およびｐ型の分離領域３ｐをソースおよびドレイン領域とする寄生のｐチャネル型のＭＯＳ・ＦＥＴ（以下、寄生ｐＭＯＳという）が形成され、ベース領域４Ｂ１−分離領域３ｐ間でリーク電流が発生する場合がある。上記ガードリング７は、その寄生ｐＭＯＳの形成を抑制または防止する機能を有している。
【００１９】
上記フィールド絶縁膜６に囲まれたエピタキシャル層１Epi上には、例えば酸化シリコン膜からなる薄い絶縁膜８が形成され、さらに、その絶縁膜８およびフィールド絶縁膜６上には、例えばＣＶＤ（Chemical Vapor Deposition）法により堆積された絶縁膜９が上記ガードリング７を覆うように堆積されている。この絶縁膜９上には、例えばアルミニウムまたはアルミニウム合金からなるコレクタ電極１０Ｃ、ベース電極１０Ｂ、エミッタ電極１０Ｅおよびボンディングパッド（外部端子、以下、単にパッドという）ＰＤが形成されている。コレクタ電極１０Ｃ、ベース電極１０Ｂおよびエミッタ電極１０Ｅは、絶縁膜８，９に開口されたコンタクトホール１１ａを通じてそれぞれ上記コレクタ引出領域４Ｃ３、ベース引出領域４Ｂ２、エミッタ領域４Ｅと電気的に接続されている。エミッタ電極１０Ｅとエミッタ領域４Ｅとを接続するコンタクトホール１１ａの直径は、例えば１．３μｍ程度である。また、コレクタ電極１０Ｃは、絶縁膜９に開口されたコンタクトホール１１ｂを通じて上記ガードリング７と接続されている。これにより、コレクタとガードリング７とを常に同電位に保つことができ、上記寄生ｐＭＯＳのゲート電極とバックゲートとが短絡された状態になるので、寄生ｐＭＯＳにチャネルが形成されないようにすることができる。したがって、ガードリング７を設けておくことにより、ガードリング７上の配線と、コレクタとの間に電位差が生じても、ベース領域４Ｂ１と分離領域３ｐとの間でリーク電流が流れるのを抑制または防止できる。上記パッドＰＤは、基板１の主面に形成された素子の電極を引き出すための端子であり、ボンディングワイヤまたはバンプ電極が接合される。ここではコレクタ電極１０Ｃに一体的に形成されたパッドＰＤのみが図示されている。上記コレクタ電極１０Ｃおよびベース電極１０Ｂは同一方向に引き出され並んで配置されている。上記エミッタ電極１０Ｅは、コレクタ電極１０Ｃやベース電極１０Ｂとは交差する方向（ここではコレクタ電極１０Ｃおよびベース電極１０Ｂの引出方向に対して垂直な方向）に引き出されている。基板１の主面上には、これらコレクタ電極１０Ｃ、ベース電極１０Ｂおよびエミッタ電極１０Ｅを覆うように表面保護膜１２が堆積されている。表面保護膜１２は、例えば絶縁膜１２ａ，１２ｂ，１２ｃが下層から順に堆積されてなる。最下の絶縁膜１２ａは、例えば酸化シリコン膜からなり、その上の絶縁膜１２ｂは、例えば窒化シリコン膜からなり、最上の絶縁膜１２ｃは、例えばポリイミド樹脂等からなる。表面保護膜１２の一部には、パッドＰＤの表面一部が露出されるような開口部１３が形成されている。このように本実施の形態１においては、コレクタ電極１０Ｃ、ベース電極１０Ｂ、エミッタ電極１０ＥおよびパッドＰＤを含む電極配線が、同一の第１層配線のみで形成されている。すなわち、配線構造が単層の第１配線層のみで形成されている。
【００２０】
ところで、本実施の形態１においては、上記ベース領域４Ｂ１の表層部において、少なくともエミッタ電極１０Ｅが平面的に重なる部分に、ベース領域４Ｂ１と同一導電型で、かつベース領域４Ｂ１よりも高不純物濃度で浅いｐ⁺型の半導体領域（第２半導体領域）１４がベース領域４Ｂ１に内包されるように設けられている。これにより、上記逆バイアス印加中にベース−コレクタ接合の空乏層で発生した正孔が基板１上の絶縁膜８，９にトラップされてもベース領域４Ｂ１の表層がエミッタ領域とコレクタ領域とを繋ぐように反転するのを抑制または防止することができる。このため、上記コレクタ−エミッタ間のリーク電流の発生を抑制または防止できるので、半導体装置の歩留まりおよび信頼性を向上させることができる。また、半導体領域１４を設けたからといってトランジスタＱの耐圧低下や電流増幅率（ｈFE）が変動することもない。したがって、トランジスタＱを有する半導体装置の信頼性を向上させることができる。このような半導体領域１４には、例えば二フッ化ホウ素（ＢＦ₂）が含まれている。半導体領域１４の表面濃度は、例えば４．０×１０¹⁹／ｃｍ³程度である。図３および図４では、半導体領域１４が、図３および図４の方向Ｂに沿って延在し、活性領域の方向Ｂの端から端までに及ぶように形成されている。ただし、上記半導体領域１４は、エミッタ電極１０Ｅ下に蓄積された正孔の影響によりエミッタ領域４Ｅとコレクタ領域４Ｃ１とを繋ぐようにベース領域４Ｂ１の表層に形成されるｎ型反転層の経路を遮断するように設けてあれば良い。例えば図７に示すように、少なくともエミッタ電極１０Ｅが平面的に重なる部分に設けられていれば良い。ここでは特に活性領域とフィールド絶縁膜６との境界部ＢＤに設けられている場合を例示している。活性領域とフィールド絶縁膜６との境界部ＢＤに半導体領域１４を設ける理由は、その境界部ＢＤ下が最もベース領域４Ｂ１の不純物濃度が低くなる可能性があるからである。ただし、半導体領域１４はエミッタ電極１０Ｅが重なる部分に設けられていれば上記の効果を得ることができるので、後述のように、図７の半導体領域１４をエミッタ領域４Ｅの方向に移動させて境界部ＢＤから離して配置しても良い。また、この図７では、エミッタ電極１０Ｅの方向Ｂの長さ（短方向寸法＝幅）と半導体領域１４の方向Ｂの長さとが等しくされているが、その場合、エミッタ電極１０Ｅが方向Ｂにずれて配置されてしまうと、エミッタ電極１０Ｅ下に半導体領域１４が存在しない部分が生じてしまう場合がある。そこで、図８に示すように、半導体領域１４の方向Ｂの長さをエミッタ電極１０Ｅの方向Ｂの長さ（幅）よりも、エミッタ電極１０Ｅの合わせずれを考慮した分だけ長くしても良い。すなわち、半導体領域１４はエミッタ電極１０Ｅの重なり領域からはみ出した領域に配置されている。ここでは半導体領域１４の方向Ｂの長さはエミッタ領域４Ｅの方向Ｂの長さより長いが、ベース引出領域４Ｂ２の方向Ｂの長さよりは短い。これにより、エミッタ電極１０Ｅの配置位置が方向Ｂに若干ずれてしまってもエミッタ電極１０Ｅ下には常に半導体領域１４が存在するようにできる。この効果は、前記図３および図４の場合も同様に得られる。この場合も、上記と同様の理由から後述のように、図８の半導体領域１４をエミッタ領域４Ｅの方向に移動させて境界部ＢＤから離して配置しても良い。
【００２１】
また、配線層を多層配線構造とするで上記の正孔蓄積によるリーク電流を生じ難くすることも考えられる。すなわち、断面で見てエミッタ領域をコンタクトホールを通じて直上の第１配線層に引き出し、さらにスルーホールを通じて直上の第２配線層に引き出し、平面（基板１の主面に沿う面）で見て第２配線層でエミッタ領域からコレクタ領域に向かってエミッタ電極を延在させるようにすれば、エミッタ電極１０Ｅと基板１との間の絶縁膜が厚くなりエミッタ電極１０Ｅの電位の影響が小さくなるので、上記反転層がエミッタ電極に沿ってエミッタ領域からコレクタ領域に達するように形成され難くできるからである。しかし、配線層を多層にすることは、製造工程の増加を招くので半導体装置のコストが増大する。また、半導体装置の製造時間の増大も招く。これに対して、本実施の形態１では、上記のようにメタル配線層を第１配線層の単層にすることにより、半導体装置の構造および製造方法の簡略化が可能となるので、トランジスタＱを有する半導体装置のコストを低減できる。
【００２２】
次に、図９は、本実施の形態１の半導体装置の具体的な適用例を示している。ここでは、例えばコンパレータ回路に適用した場合を示している。コンパレータ回路は、トランジスタＱ１〜Ｑ８を有している。トランジスタＱ１，Ｑ２は差動増幅部を形成し、トランジスタＱ５，Ｑ６は入力用のトランジスタを形成し、トランジスタＱ７，Ｑ８は出力用のトランジスタを形成している。トランジスタＱ８はオープン・コレクタ型になっており、デジタル・インターフェイスに最適な形になっている。非反転入力端子ＩＮ（＋）に基準電圧を印加し、反転入力端子ＩＮ（−）に入力信号（アナログ信号）を入力する場合、基準電圧と入力信号電位とを比較し、入力信号の電位が基準電圧よりも高い場合は出力端子Ｏｕｔにロー（Ｌｏｗ）を出力し、入力信号の電位が基準電圧よりも低い場合は出力端子Ｏｕｔにハイ（Ｈｉｇｈ）を出力する。逆に反転入力端子ＩＮ（−）に基準電圧を印加し、非反転入力端子ＩＮ（＋）に入力信号を入力する場合、入力信号の電位が基準電圧よりも高い場合は出力端子Ｏｕｔにハイを出力し、入力信号の電位が基準電圧よりも低い場合は出力端子Ｏｕｔにローを出力する。電源電位Ｖｃｃ＝３６Ｖで使用した場合、動作状態によっては出力用のトランジスタＱ８の出力（コレクタ）とベースとの間に３６Ｖ程度の逆バイアスが印加されるため、何ら対策しないとコレクタ−エミッタ間にリーク電流が流れる場合がある。そこで、本実施の形態１ではトランジスタＱ１〜Ｑ８を、上記トランジスタＱのような構造にする。すなわち、トランジスタＱ１〜Ｑ８のベース領域４Ｂ１の表層部を上記のように高不純物濃度にする。これにより、上記リーク電流の発生を抑制または防止できる。ここでは安全のためトランジスタＱ１〜Ｑ８の全てを上記トランジスタＱと同様の構造としたが、ベース−コレクタ間に３６Ｖの逆バイアスが印加されるのはトランジスタＱ８なので、トランジスタＱ８のみを上記トランジスタＱと同様の構造としても良い。この場合、上記コレクタ−エミッタ間のリーク電流の発生を抑制または防止できる上、他のトランジスタＱ１〜Ｑ７の面積を縮小できるので、全体的なサイズを縮小することができる。
【００２３】
次に、本実施の形態の半導体装置の製造方法の一例を図１０〜図３３により説明する。図１０〜図３３の偶数番号は本実施の形態の半導体装置の製造工程中のトランジスタ形成領域の平面図、図１０〜図３３の奇数番号は直前の偶数番号の図のＸ２−Ｘ２線の断面図を示している。
【００２４】
まず、図１０および図１１に示すように、例えば直径８〜１０インチ（約２０〜２５ｃｍ）程度の大口径のウエハ１Ｗを用意する。大口径のウエハ１Ｗを用いることにより１枚のウエハ１Ｗから取得できる半導体チップの数を増やすことができるので半導体チップのコストを低減できる。ウエハ１Ｗの基板部１Subは、ｐ型のシリコン単結晶からなり、例えば上記チョクラルスキー法等のような単結晶成長法により形成されている。続いて、そのウエハ１Ｗの主面上に、例えば酸化シリコン膜からなる絶縁膜１５を熱酸化法等により形成した後、その絶縁膜１５のｎ型の埋込領域を形成する部分をフォトリソグラフィ（以下、リソグラフィという）技術およびエッチング技術により除去する。その後、ウエハ１Ｗに対してライト酸化処理を施して絶縁膜１５の開口領域の基板１Sub上に、例えば酸化シリコン膜からなる薄い絶縁膜１６を形成する。その後、アンチモン等のような不純物を含むソース源をウエハ１Ｗの主面上に堆積した後、そのソース源中のアンチモンを基板１Subに熱拡散することにより、基板１Subの主面から所望の深さに延びるｎ型の埋込領域２ｎを形成する。
【００２５】
次いで、絶縁膜１５，１６を除去した後、図１２および図１３に示すように、ウエハ１Ｗに対して熱酸化処理を施すことにより、基板１Subの主面上に、例えば酸化シリコン膜からなる薄い絶縁膜１７を形成する。続いて、ウエハ１Ｗの主面上にリソグラフィ技術によりｎ型の埋込領域２ｎを覆い、それ以外が露出されるようにフォトレジスト（以下、レジストという）パターンを形成した後、これをマスクとして基板１Subに、例えばホウ素等をイオン注入する。その後、上記レジストパターンを除去した後、ウエハ１Ｗに対して熱処理を施すことにより、基板１Subの主面から所望の深さに延びるｐ型の埋込領域２ｐを形成する。
【００２６】
次いで、絶縁膜１７を除去した後、図１４および図１５に示すように、基板部１Subの主面上に、例えば厚さ１１μｍ程度のｎ型のエピタキシャル層１Epiをエピタキシャル法により形成した後、ウエハ１Ｗに対して熱酸化処理を施すことにより、エピタキシャル層１Epiの主面（デバイス形成面、平面）上に、例えば酸化シリコン膜からなる絶縁膜１８を形成する。その後、図１６および図１７に示すように、分離領域、分離領域の内周側のベース−基板間リーク防止用の半導体領域およびコレクタ引出領域の絶縁膜１８をリソグラフィ技術およびエッチング技術により除去した後、ウエハ１Ｗに対してライト酸化処理を施すことにより、絶縁膜１８の開口部のエピタキシャル層１Epi上に、例えば酸化シリコン膜からなる薄い絶縁膜１９を形成する。その後、分離領域、ベース−基板間リーク防止用の半導体領域およびコレクタ引出領域にそれぞれ別々のレジストパターンをマスクとして、それぞれの不純物を導入した後、ウエハ１Ｗに対して熱処理を施すことにより、エピタキシャル層１Epiに、ｐ型の分離領域３ｐ、ｎ型の半導体領域５およびｎ型のコレクタ引出領域４Ｃ２を形成する。分離領域３ｐの形成では、例えばホウ素等のような不純物をイオン注入する。その時のホウ素のドーズ量は、例えば２×１０¹⁵／ｃｍ²程度である。分離領域３ｐの下部は、イオン注入後の熱処理による分離領域用の不純物とｐ型の埋込領域２ｐの不純物との拡散により埋込領域２ｐに接続されている。ｎ型の半導体領域５は、低不純物濃度のエピタキシャル層１Epiの表面濃度を高くすることで、ベース−基板間のリーク電流の発生を抑制または防止するための領域であり、例えばリン（Ｐ）がイオン注入されている。この場合のリンのドーズ量は、例えば１．５×１０¹²／ｃｍ²程度である。ｎ型のコレクタ引出領域４Ｃ２は、コレクタ抵抗を低減する機能を有しており、例えばリンがイオン注入されている。この場合のリンのドーズ量は、例えば５×１０¹⁵／ｃｍ²程度である。
【００２７】
次いで、絶縁膜１８，１９を除去した後、図１８および図１９に示すように、ウエハ１Ｗに対して熱酸化処理を施すことによりエピタキシャル層１Epi上に、例えば薄い酸化シリコン膜からなる絶縁膜２０を形成した後、その上に、例えば窒化シリコン膜からなる絶縁膜２１をＣＶＤ法により堆積する。続いて、トランジスタの活性領域（フィールド絶縁膜の形成領域以外の領域）のみに絶縁膜２１が残されるように絶縁膜２１をリソグラフィ技術およびエッチング技術によりパターニングする。その後、ウエハ１Ｗに対して熱酸化処理を施すことにより絶縁膜２１の無い領域に、図２０および図２１に示すように、例えば酸化シリコン膜からなるフィールド絶縁膜６を選択的に形成する。その後、図１９に示した絶縁膜２１を除去した後、活性領域のエピタキシャル層１Epi上に熱酸化処理により薄い絶縁膜８を形成する。その後、ウエハ１Ｗの主面上に、例えば低抵抗多結晶シリコン膜をＣＶＤ（Chemical Vapor Deposition）法等によって堆積した後、これをリソグラフィ技術およびエッチング技術によりパターニングすることにより、フィールド絶縁膜６上にガードリング７を形成する。ガードリング７は、後述の配線形成工程でコレクタ電極と電気的に接続され、コレクタの電位と等しくなるようにされる。これにより、コレクタと電位差を持った配線がｎ型のコレクタ領域上を通過した場合に、そのコレクタ領域の表面がｐ型に反転する（寄生ｐＭＯＳが動作する）のを抑制または防止でき、ベース−基板間のリーク電流の発生を抑制または防止できる。
【００２８】
次いで、図２２および図２３に示すように、ウエハ１Ｗのエピタキシャル層１Epiの主面上に、ベース領域が開口され、それ以外が覆われるようなレジストパターンＰＲ１を形成した後、これをマスクとしてエピタキシャル層１Epiの表層に、例えばホウ素を選択的にイオン注入する。この時のホウ素のドーズ量は、例えば６×１０¹³／ｃｍ²程度である。続いて、レジストパターンＰＲ１を除去した後、ウエハ１Ｗに対して熱処理を施すことにより、ベース領域形成用の不純物を約２．５μｍ程度の深さに引き伸ばし拡散する。これにより、図２４および図２５に示すように、高耐圧トランジスタのベース領域４Ｂ１を形成する。ベース領域４Ｂ１を拡散深さで２．５μｍ程度と深く形成する理由は、高耐圧トランジスタを実現するためにベース領域４Ｂ１の曲率半径を大きくするためである。ただし、この引き伸ばし拡散により、ベース領域４Ｂ１の表層の不純物濃度は必然的に低くなる。この段階のベース領域４Ｂ１の表面濃度は、例えば３×１０¹⁷ｃｍ^-3程度である。
【００２９】
次いで、図２６および図２７に示すように、ウエハ１Ｗのエピタキシャル層１Epi上にベース領域４Ｂ１のベース引出領域および上記半導体領域１４（図３および図４参照）の形成領域が露出され、それ以外が覆われるようなレジストパターンＰＲ２を形成した後、これをマスクとしてエピタキシャル層１Epiの表層に、例えば二フッ化ホウ素（ＢＦ₂）をイオン注入する。二フッ化ホウ素を選択した理由は浅い位置に高い不純物濃度の領域を形成できるからである。イオン注入条件は、その後の熱処理で形成されるｐ⁺型の半導体領域１４の拡散層深さがベース領域よりも浅くなるように決定されている。この時のドーズ量は、例えば２×１０¹⁵／ｃｍ²程度である。
【００３０】
続いて、レジストパターンＰＲ２を除去した後、図２８および図２９に示すように、ウエハ１Ｗのエピタキシャル層１Epi上にエミッタ領域およびコレクタ引出領域が露出され、それ以外が覆われるようなレジストパターンＰＲ３を形成した後、これをマスクとしてエピタキシャル層１Epiの表層に、例えばリンまたはヒ素をイオン注入する。この時の不純物のドーズ量は、例えば５×１０¹⁵／ｃｍ²程度である。上記図２６、図２７、図２８および図２９で説明した不純物導入工程では、その後の熱処理による不純物の横方向拡がりを考慮した上で、その各々の不純物が熱処理後に接触しないように導入されている。
【００３１】
その後、レジストパターンＰＲ３を除去した後、ウエハ１Ｗに対して熱処理を施すことにより、図３０および図３１に示すように、ｐ型のベース領域４Ｂ１内に、ｐ⁺型のベース引出領域４Ｂ２、ｐ⁺型の半導体領域１４、ｎ⁺型のエミッタ領域４Ｅを形成し、ｎ型のコレクタ引出領域４Ｃ２の表層にｎ⁺型のコレクタ引出領域４Ｃ３を形成する。上記ｐ⁺型の半導体領域１４は、その不純物濃度が、ベース領域４Ｂ１の不純物濃度よりも高くなるように形成されている。このように、ｐ型のベース領域４Ｂ１の表層にｐ⁺型の半導体領域１４を形成することにより、ｐ型のベース領域４Ｂ１の表層の不純物濃度の低下を補うことができる。このため、上記逆バイアス印加中にベース−コレクタ接合の空乏層で発生した正孔が基板１上の絶縁膜８，９にトラップされてもベース領域４Ｂ１の表層が反転するのを抑制または防止することができる。したがって、半導体装置の歩留まりおよび信頼性を向上させることができる。また、ｐ⁺型の半導体領域１４の形成のための不純物導入工程は、ｐ⁺型のベース引出領域４Ｂ２の形成のための不純物導入と同工程で行うので、半導体領域１４を形成するからといって半導体装置の製造工程や製造時間が増えることもない。以上のようにしてｎｐｎ型のトランジスタＱの基本デバイス構造が完成する。
【００３２】
次いで、図３２および図３３に示すように、ウエハ１Ｗの主面上に、上記絶縁膜９をＣＶＤ法によって堆積した後、リソグラフィ技術およびエッチング技術により絶縁膜８，９にコンタクトホール１１ａ，１１ｂ（図６参照）を形成する。続いて、ウエハ１Ｗの主面上に、例えばアルミニウムまたはアルミニウム合金からなるメタル膜をスパッタリング法によって堆積した後、このメタル膜をリソグラフィ技術およびエッチング技術によりパターニングすることにより、前記図３、図５および図６に示したように、コレクタ電極１０Ｃ、コレクタ用のパッド（外部端子）ＰＤ、ベース電極１０Ｂ、およびエミッタ電極１０Ｅを形成する。すなわち、本実施の形態１では、コレクタ電極１０Ｃ、ベース電極１０Ｂ、エミッタ電極１０ＥおよびパッドＰＤが同一の第１層配線で形成されている。このように第１層配線のみで半導体装置の電極配線構造を完成させることにより、半導体装置の製造工程の簡略化が可能となり、半導体装置のコストを低減できる。その後、ウエハ１Ｗの主面上に、例えば酸化シリコン膜等からなる絶縁膜１２ａ、窒化シリコン膜等からなる絶縁膜１２ｂおよびポリイミド樹脂等からなる絶縁膜１２ｃを下層から順に堆積して表面保護膜１２を形成した後、この表面保護膜１２に下層のパッドＰＤが露出されるような開口部１３を形成する。これ以降は通常の半導体装置のプロセスを経て、トランジスタＱを有する半導体装置を製造する。なお、パッドＰＤにはボンディングワイヤまたはバンプ電極が接合される。
【００３３】
（実施の形態２）
図３４は本実施の形態２の半導体装置のトランジスタ部分の平面図、図３５は図３４から配線等を除いて示した平面図を示している。
【００３４】
本実施の形態２では、エミッタ電極１０Ｅの先端部分が他の部分に比べて幅広とされている。エミッタ電極１０Ｅの先端部分を幅広としない場合、水分の侵入により電流増幅率（ｈFE）が変動する場合がある。その原因は、基板１の主面側まで侵入した水素の影響であると想定される。そこで、本実施の形態２では、水分の侵入による電流増幅率の変動の対策のために、エミッタ電極１０Ｅの先端部分を幅広とすることにより基板１の主面側を覆うようにされている。ここでは、トランジスタＱの活性領域（ベース領域４Ｂ１）のほぼ全体がエミッタ電極１０Ｅとベース電極１０Ｂとにより覆われている。これにより、水分やイオン等の侵入を抑制または防止することができるので、電流増幅率の変動を抑制または防止でき、半導体装置の信頼性を向上させることが可能となる。また、エミッタ電極１０Ｅの先端部分を幅広としたことにより、エミッタ電極１０Ｅとエミッタ領域４Ｅとの位置が多少ずれても双方の接続を良好に行うことができる。
【００３５】
また、本実施の形態２では、ｐ⁺型の半導体領域１４が、エミッタ領域４Ｅを取り囲むように形成されている。そして、ｐ⁺型の半導体領域１４は、ｐ⁺型のベース引出領域４Ｂ２と一体的になり、互いに接続されている。図３５の場合、エミッタ電極１０Ｅの幅広部分の外周全体の下にｐ⁺型の半導体領域１４が形成されている。これは、エミッタ電極１０Ｅを幅広としたことにより、エミッタ電極１０Ｅの幅広部はコレクタ領域までは達していないもののコレクタ領域に近くなったので、エミッタ電極１０Ｅの幅広領域下のベース領域４Ｂ１にもｎ型の反転層が形成されてエミッタ電極１０Ｅの幅広領域およびその近傍部分でも、上記したエミッタ−コレクタ間のリークの問題が発生するので、それを抑制または防止するためである。これ以外は前記実施の形態１と同様である。
【００３６】
このように本実施の形態２によれば、エミッタ領域４Ｅの周辺全てがｐ⁺型の半導体領域（半導体領域１４，ベース引出領域４Ｂ２）となるので、上記コレクタ−エミッタ間のリーク電流の発生を阻止する能力をさらに向上させることができ、半導体装置の信頼性をさらに向上させることができる。
【００３７】
（実施の形態３）
図３６は本実施の形態３の半導体装置のトランジスタ部分の平面図、図３７は図３６に前記実施の形態１のエミッタ電極１０Ｅを配置した平面図を示している。ｐ⁺型の半導体領域１４は、エミッタ領域４Ｅを取り囲むように形成されており、ｐ⁺型のベース引出領域４Ｂ２と一体的になり、互いに接続されている。
【００３８】
このような構造を持つ本実施の形態３においても、半導体領域１４はエミッタ電極１０Ｅと平面的に重なるため、前記実施の形態１と同様の信頼度向上を図ることができる。
【００３９】
（実施の形態４）
図３８は本実施の形態４の半導体装置のトランジスタ部分の平面図を示している。本実施の形態４では、図３８に示すように、エミッタ電極１０Ｅの引出方向が、コレクタ電極１０Ｃおよびベース電極１０Ｂの引出方向と同一方向とされている。すなわち、コレクタ電極１０Ｃ、ベース電極１０Ｂおよびエミッタ電極１０Ｅが並んで配置されている。この場合、ｐ⁺型の半導体領域１４は、エミッタ電極１０Ｅの幅方向（短方向、図３８の方向Ｃ）に沿って延在され、ｐ⁺型のベース引出領域４Ｂ２と一体的になるように接続されている。この場合も半導体領域１４は、エミッタ電極１０Ｅと平面的に重なる領域の一部に配置されていれば良い。したがって、半導体領域１４は、ベース引出領域４Ｂ２と離れていても良い。これ以外は前記実施の形態１と同様である。
【００４０】
（実施の形態５）
図３９は本実施の形態５の半導体装置のトランジスタ部分の平面図、図４０は図３９から配線等を除いて示した平面図を示している。本実施の形態５では、ｐ⁺型の半導体領域１４がフィールド絶縁膜と活性領域との境界部ＢＤから離れて形成されている。これ以外は前記実施の形態２と同様である。
【００４１】
このような構造を持つ本実施の形態５においても、半導体領域１４がエミッタ電極１０Ｅと平面的に重なるためベース領域４Ｂ１の表面の反転を防止または抑制できるので、上記コレクタ−エミッタ間のリーク電流の発生を阻止することができ、半導体装置の信頼性を向上させることができる。
【００４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４３】
例えば前記実施の形態ではメタル一層の配線層の半導体装置に適用した場合について説明したが、これに限定されるものではなく、メタル二層以上の配線層を有する半導体装置に適用することもできる。
【００４４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である標準リニアＩＣに適用した場合について説明したが、それに限定されるものではなく、例えば自動車やテレビ等に用いる専用ＩＣに適用することもできる。また、コンパレータ回路以外にもオペアンプ、差動増幅回路または電源回路等のような種々の標準リニアＩＣに適用することもできる。
【００４５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００４６】
すなわち、バイポーラトランジスタのエミッタ電極に平面的に重なるベース領域の少なくとも一部に、ベース領域と同一導電型で、ベース領域よりも高不純物濃度で浅い半導体領域をベース領域に内包されるように形成することにより、逆バイアス印加中にベース−コレクタ接合の空乏層で発生した正孔が半導体基板上の酸化膜にトラップされてもベース領域の表層が反転するのを抑制または防止することができるので、バイポーラトランジスタを有する半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明者が検討したバイポーラトランジスタを有する半導体装置の部分平面図である。
【図２】図１のＸ１−Ｘ１線の断面図である。
【図３】本発明の一実施の形態である半導体装置のバイポーラトランジスタの平面図である。
【図４】図３から配線等を除いて示した平面図である。
【図５】図３のＸ２−Ｘ２線の断面図である。
【図６】図３のＹ１−Ｙ１線の断面図である。
【図７】本発明の一実施の形態である半導体装置のバイポーラトランジスタの要部拡大平面図である。
【図８】本発明の一実施の形態である半導体装置のバイポーラトランジスタの要部拡大平面図である。
【図９】本発明の一実施の形態である半導体装置の具体的な一例であるコンパレータ回路の回路図である。
【図１０】図３の半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図１１】図１０のＸ２−Ｘ２線の断面図である。
【図１２】図１０に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図１３】図１２のＸ２−Ｘ２線の断面図である。
【図１４】図１２に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図１５】図１４のＸ２−Ｘ２線の断面図である。
【図１６】図１４に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図１７】図１６のＸ２−Ｘ２線の断面図である。
【図１８】図１６に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図１９】図１８のＸ２−Ｘ２線の断面図である。
【図２０】図１８に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図２１】図２０のＸ２−Ｘ２線の断面図である。
【図２２】図２０に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図２３】図２２のＸ２−Ｘ２線の断面図である。
【図２４】図２２に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図２５】図２４のＸ２−Ｘ２線の断面図である。
【図２６】図２４に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図２７】図２６のＸ２−Ｘ２線の断面図である。
【図２８】図２６に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図２９】図２８のＸ２−Ｘ２線の断面図である。
【図３０】図２８に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図３１】図３０のＸ２−Ｘ２線の断面図である。
【図３２】図３０に続く半導体装置の製造工程中のバイポーラトランジスタ形成領域の平面図である。
【図３３】図３２のＸ２−Ｘ２線の断面図である。
【図３４】本発明の他の実施の形態である半導体装置のバイポーラトランジスタ形成領域の平面図である。
【図３５】図３４から配線等を除いて示した平面図である。
【図３６】本発明のさらに他の実施の形態である半導体装置のバイポーラトランジスタ形成領域の平面図である。
【図３７】本発明のさらに他の実施の形態である半導体装置のバイポーラトランジスタ形成領域の平面図である。
【図３８】本発明のさらに他の実施の形態である半導体装置のバイポーラトランジスタ形成領域の平面図である。
【図３９】本発明のさらに他の実施の形態である半導体装置のバイポーラトランジスタ形成領域の平面図である。
【図４０】図３９から配線等を除いて示した半導体装置のバイポーラトランジスタ形成領域の平面図である。
【符号の説明】
１Ｗ ウエハ
１ 半導体基板
１Sub 半導体基板部
１Epi エピタキシャル層
２ｎ，２ｐ 埋込領域
３ｐ 分離領域
４Ｃ１ コレクタ領域
４Ｃ２，４Ｃ３ コレクタ引出領域
４Ｂ１ ベース領域
４Ｂ２ ベース引出領域
４Ｅ エミッタ領域
５ 半導体領域
６ フィールド絶縁膜
７ ガードリング
８，９ 絶縁膜
１０Ｃ コレクタ電極
１０Ｂ ベース電極
１０Ｅ エミッタ電極
１１ａ，１１ｂ コンタクトホール
１２ 表面保護膜
１２ａ〜１２ｃ 絶縁膜
１３ 開口部
１４ 半導体領域
１５、１６，１７，１８，１９，２０，２１ 絶縁膜
Ｑ，Ｑ１〜Ｑ８ バイポーラトランジスタ
ＧＮＤ 接地電位
Ｖｃｃ 電源電位
ＩＮ（＋） 非反転入力端子
ＩＮ（−） 反転入力端子
Ｏｕｔ 出力端子
ＰＲ１，ＰＲ２，ＰＲ３ フォトレジストパターン
５０ 半導体基板
５０Epi エピタキシャル層
５１Ｃ コレクタ領域
５１Ｂ ベース領域
５１Ｅ エミッタ領域
５２Ｃ コレクタ引出領域
５２Ｂ ベース引出領域
５３Ｃ コレクタ電極
５３Ｂ ベース電極
５３Ｅ エミッタ電極
５４ フィールド絶縁膜
５５ 酸化膜
Ｑ50 バイポーラトランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technique which is effective when applied to a semiconductor device having a high breakdown voltage bipolar transistor.
[0002]
[Prior art]
In the method of manufacturing a semiconductor device studied by the present inventors, for example, a base region of a bipolar transistor is formed by ion-implanting an impurity into a semiconductor substrate and then stretching and diffusing the impurity in a thickness direction of the semiconductor substrate by heat treatment. are doing.
[0003]
A bipolar transistor is described in, for example, Japanese Patent Application Laid-Open No. 8-306792, and discloses a configuration in which an emitter layer, a base layer, and a collector layer of a high breakdown voltage bipolar transistor are arranged concentrically. reference).
[0004]
[Patent Document 1]
JP-A-8-306792
[0005]
[Problems to be solved by the invention]
However, the present inventor has found for the first time that the following problems are involved in the technique of forming the base region by ion implantation and stretching and diffusion.
[0006]
That is, there is a problem that a leak current occurs between the collector and the emitter of the bipolar transistor in the reliability test of the semiconductor device. The cause is that the impurity concentration on the surface of the semiconductor substrate was reduced due to the deep diffusion of the base region for the purpose of securing a high withstand voltage, and holes generated in the depletion layer of the base-collector junction during the application of the reverse bias caused holes on the semiconductor substrate. It is assumed that the surface layer of the base region is inverted by being trapped by the oxide film and affected by the positive charge.
[0007]
An object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device having a bipolar transistor.
[0008]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0009]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0010]
That is, according to the present invention, a semiconductor region having the same conductivity type as the base region and having a higher impurity concentration and shallower than the base region is included in at least a part of the base region planarly overlapping the emitter electrode of the bipolar transistor. It is formed as follows.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
In the following embodiments, when necessary for the sake of convenience, the description will be made by dividing into a plurality of sections or embodiments, but unless otherwise specified, they are not unrelated to each other and one is the other. In some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, amount, range, etc.), a case where it is particularly specified, and a case where it is clearly limited to a specific number in principle, etc. However, the number is not limited to the specific number, and may be more than or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps, etc.) are not necessarily essential unless otherwise specified, and when it is deemed essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, and the like of the constituent elements, the shapes are substantially the same unless otherwise specified and in cases where it is considered that it is not clearly apparent in principle. And the like. This is the same for the above numerical values and ranges. In all the drawings for describing the present embodiment, components having the same function are denoted by the same reference numerals, and repeated description thereof will be omitted. Further, in some drawings used in the present embodiment, hatching is used even in a plan view so as to make the drawings easy to see. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0012]
(Embodiment 1)
First, a problem first found by the inventor will be described. FIG. 1 is a partial plan view of a semiconductor device having a bipolar transistor Q50 studied by the present inventors, and FIG. 2 is a sectional view taken along line X1-X1 in FIG.
[0013]
The epitaxial layer 50Epi of the semiconductor substrate 50 is made of an n-type silicon (Si) single crystal, and an n-type collector region 51C is formed in a part thereof. This collector region 51C has n ⁺ It is electrically connected to the collector electrode 53C through the collector extraction region 52C of the mold. A p-type base region 51B is formed in the collector region 51C. The p-type base region 51B is formed in a state where the p-type base region 51B is deeply extended by thermal diffusion in order to secure a withstand voltage of the bipolar transistor. Therefore, the impurity concentration on the surface of the base region 51B is, for example, 3 × 10 ¹⁷ cm ^-3 It has a low concentration. This base region 51B has p ⁺ It is electrically connected to the base electrode 53B through the base extraction region 52B. In the base region 51B, n ⁺ A mold emitter region 51E is formed. n ⁺ The type emitter region 51E is electrically connected to the emitter electrode 53E. A field insulating film 54 for element isolation is formed on the main surface of the epitaxial layer 50Epi. Thus, the active region of bipolar transistor Q50 is defined. The collector electrode 53C, the base electrode 53B, and the emitter electrode 53E are formed of a first-layer metal wiring on the semiconductor substrate 50. The product exemplified here is a product having only one metal wiring layer, and a bonding pad is also formed by the first-layer metal wiring. Among the above electrodes, the emitter electrode 53E extends from the central emitter region 51E toward the outer peripheral collector region 51C when viewed in a plane (a surface along the main surface of the semiconductor substrate 50). It is arranged so as to bridge 51E and collector region 51C. When viewed from the cross section of the semiconductor substrate 50, the emitter electrode 53E is insulated from the collector region 51C because the insulating film 55 is interposed between the semiconductor substrate 50 and the emitter electrode 53E. By the way, when a high-temperature operation test is performed on this semiconductor device, a reverse bias of, for example, about 36 V is continuously applied to the collector-base junction of the bipolar transistor Q50 (approximately Vcc = 36 V is applied to the collector electrode 53C, and the emitter electrode is applied). 53E is connected to the ground potential GND). At this time, electron-hole pairs are generated in the depletion layer of the collector-base junction. Moreover, since the temperature is high, the amount of generation is excessive compared to normal temperature. In the electron-hole pairs generated in the depletion layer, electrons are attracted to the collector electrode 53C side and holes are attracted to the emitter electrode 53E side due to voltage. However, on the device surface where the collector-base junction is in contact with the oxide film, electrons are trapped in oxide film 55 on collector region 51C, while holes are trapped in oxide film 55 below emitter electrode 53E. Is done. The electrons in the oxide film 55 are easily released because of a low binding energy with silicon, but the holes are trapped in the oxide film 55 while repeating emission-accumulation due to a large binding energy with silicon to form a positive charge. I do. However, in this structure, since the surface concentration of the p-type base region 51B is low as described above, the surface of the p-type base region 51B becomes n-type under the influence of the positive charges of the holes trapped in the oxide film 55. Inverts to the mold. This inversion phenomenon is likely to occur at a portion where the emitter electrode 53E planarly overlaps the base region 51B. This is because, since the emitter electrode 53E is at the ground potential GND, holes generated in the depletion layer are attracted to the emitter electrode 53E, and the emitter electrode 53E and the base region 51B are planarly overlapped with each other in the oxide film. This is because they are most easily trapped. That is, holes are easily accumulated under the pattern of the emitter electrode 53E. This inversion phenomenon is particularly likely to occur in a region A where the emitter electrode 53E overlaps in a plane at the boundary region between the active region and the field insulating film 54. This is because the surface impurity concentration of the base region 51B is low particularly in the boundary region between the active region and the field 54, so that the amount of electron-hole pairs generated in the depletion layer increases. However, in the above structure of the bipolar transistor, the emitter electrode formed in the first wiring layer extends from the emitter region toward the collector region and is arranged so as to bridge the emitter region and the collector region. In particular, as described above, the inversion layer is formed so as to extend from the emitter region to the collector region along the extending direction of the emitter electrode 53E. As a result, leakage occurs between the collector and the emitter along the inversion layer, that is, the current path. Electric current flows. Such a problem of the leakage current occurs because holes are easily accumulated in the oxide film under the emitter electrode 53E even if the emitter electrode 53E does not completely extend to the collector region side. As described above, this is likely to occur in a portion where the emitter electrode 53E extends from the emitter region toward the collector region.
[0014]
Therefore, in the present embodiment, at least a part of the surface of the base region of the bipolar transistor (hereinafter, referred to as a transistor) that overlaps the emitter electrode in a plane is at least partially of the same conductivity type as the base region and higher than the base region. A semiconductor region having a shallow impurity concentration is provided so as to be included in the base region. Thereby, even if holes generated in the depletion layer of the base-collector junction during the application of the reverse bias are trapped in the oxide film on the semiconductor substrate immediately below the emitter electrode pattern, the surface layer of the base region is suppressed or prevented from being inverted. Therefore, generation of the leak current between the collector and the emitter can be suppressed or prevented. As a result, the reliability of a semiconductor device having a transistor can be improved.
[0015]
Next, a specific example of the semiconductor device of the present embodiment will be described. The semiconductor device of the present embodiment has a BV of, for example, about 30 V or more. _CEO This is a standard linear IC (Integrated circuit) having a high breakdown voltage npn-type transistor requiring a base-open collector-emitter breakdown voltage.
[0016]
3 is a plan view of the transistor Q, FIG. 4 is a plan view of FIG. 3 excluding wiring and the like, FIG. 5 is a cross-sectional view taken along line X2-X2 of FIG. 3, and FIG. 6 is a line Y1-Y1 of FIG. FIG. A semiconductor substrate (hereinafter, referred to as a substrate) 1 has a substrate portion 1Sub and an epitaxial layer 1Epi deposited thereon. The substrate portion 1Sub is made of, for example, a p-type silicon (Si) single crystal, and is formed by a single crystal growth method such as a Czochralski method. The epitaxial layer 1Epi is made of, for example, an n-type silicon single crystal and is formed by an epitaxial method. The thickness of the epitaxial layer 1Epi is, for example, about 11 μm. An n-type buried region 2n is formed at the boundary between the substrate portion 1Sub and the epitaxial layer 1Epi in the element forming region, and the p-type buried region 2p is connected to the buried region 2n at the boundary in the isolation region. It is formed so as to surround it. The buried region 2n is a portion that forms a buried collector region of the transistor Q. The buried region 2n contains, for example, antimony (Sb). On the other hand, the buried region 2p is a portion forming an isolation region. The buried region 2p contains, for example, boron (B). Further, a p-type isolation region 3p is formed in the epitaxial layer 1Epi. The isolation region 3p is formed so as to extend from the main surface (device formation surface) of the epitaxial layer 1Epi to the p-type buried region 2p in cross section, and to extend along the buried region 2p in plan view. ing. The isolation region 3p contains, for example, boron. The surface concentration of the isolation region 3p is, for example, 3 × 10 ¹⁸ / Cm ^Three It is about. A vertical transistor Q having a high withstand voltage is formed in a region surrounded by the isolation region 3p.
[0017]
The transistor Q includes an n-type collector region 4C1, an n-type collector extraction region 4C2, n ⁺ Collector extraction region 4C3, p-type base region (first semiconductor region) 4B1, p ⁺ And a n-type emitter region 4E. The collector region 4C1 is formed of an n-type epitaxial layer 1Epi surrounded by the isolation region 3p. Each of the collector extraction regions 4C2 and 4C3 is formed so as to be included in the collector region 4C1. The collector region 4C2 is formed to extend from the main surface of the epitaxial layer 1Epi to reach the buried region 2n. It is formed to extend to the depth. The collector region 4C1 and the collector extraction regions 4C2 and 4C3 contain, for example, phosphorus (P). The surface concentration of the collector extraction region 4C2 is, for example, 8 × 10 ¹⁸ / Cm ^Three It is about. The surface concentration of the collector extraction region 4C3 is, for example, 7 × 10 ¹⁹ / Cm ^Three It is about. The base region 4B1 is formed so as not to reach the buried region 2n but to reach a desired depth from the main surface of the epitaxial layer 1Epi. The depth of the base region 4B1 reaches a deep position of, for example, about 2.5 μm. The reason for extending to such a deep position is to increase the withstand voltage of the transistor Q by increasing the radius of curvature of the base region 4B1. The base region 4B1 contains, for example, boron (B). The surface concentration of the base region 4B1 is, for example, 3 × 10 ¹⁷ / Cm ^Three It is about. The base extraction region 4B2 is formed in the surface portion of the base region 4B1 so as to be shallower than the base region 4B1 and to be included in the base region 4B1. In the base extraction region 4B2, for example, boron difluoride (BF _Two )It is included. The surface concentration of the base extraction region 4B2 is, for example, 4 × 10 ¹⁹ / Cm ^Three It is about. The emitter region 4E is formed in the surface layer of the base region 4B1 so as to be shallower than the base region 4B1 and to be included in the base region 4B1. The emitter region 4E contains, for example, phosphorus. The surface concentration of the emitter region 4E is, for example, 7 × 10 ¹⁹ / Cm ^Three It is about. The plane size of the emitter region 4E is, for example, about 4 μm × 4 μm. The semiconductor region 5 formed in the epitaxial layer 1Epi is an n-type semiconductor region for suppressing or preventing the occurrence of a leak current between the base and the substrate. The semiconductor region 5 is formed so as to extend along the inner periphery of the isolation region 3p in plan view, and to form a cross-section extending to a desired depth from the main surface of the epitaxial layer 1Epi to the buried region 2n or the like. Have been. The surface concentration of the semiconductor region 5 is, for example, 5 × 10 ^Fifteen / Cm ^Three It is about.
[0018]
On the main surface of the epitaxial layer 1Epi, a field insulating film 6 for isolation is formed. The field insulating film 6 is made of, for example, silicon oxide (SiO _Two Etc.), and is formed, for example, by the LOCOS (Local Oxidization of Silicon) method. The field insulating film 6 defines the active region of the transistor Q. A guard ring 7 is formed on the field insulating film 6. The guard ring 7 is made of, for example, a low-resistance polycrystalline silicon film, and is formed so as to be planarly interposed between the p-type base region 4B1 and the p-type isolation region 3p. When a metal wiring is formed on the field insulating film 6 and the potential of the collector becomes a positive high potential (a negative potential is applied to the gate electrode by a p-channel MOS / FET (Metal Oxide Semiconductor Field Effect Transistor)). The holes are accumulated on the substrate surface side of the collector, the n-type of the collector is inverted to the p-type, the metal wiring is a gate electrode, the underlying field insulating film 6 is a gate insulating film, and the p-type A parasitic p-channel type MOS-FET (hereinafter referred to as a parasitic pMOS) having the base region 4B1 and the p-type isolation region 3p as source and drain regions is formed, and a leak current is generated between the base region 4B1 and the isolation region 3p. May occur. The guard ring 7 has a function of suppressing or preventing the formation of the parasitic pMOS.
[0019]
On the epitaxial layer 1Epi surrounded by the field insulating film 6, a thin insulating film 8 made of, for example, a silicon oxide film is formed, and further on the insulating film 8 and the field insulating film 6, for example, CVD (Chemical Vapor). An insulating film 9 deposited by a deposition method is deposited so as to cover the guard ring 7. On the insulating film 9, a collector electrode 10C, a base electrode 10B, an emitter electrode 10E and a bonding pad (external terminal, hereinafter simply referred to as a pad) PD made of, for example, aluminum or an aluminum alloy are formed. The collector electrode 10C, the base electrode 10B, and the emitter electrode 10E are electrically connected to the collector lead region 4C3, the base lead region 4B2, and the emitter region 4E through contact holes 11a opened in the insulating films 8, 9, respectively. The diameter of the contact hole 11a connecting the emitter electrode 10E and the emitter region 4E is, for example, about 1.3 μm. The collector electrode 10C is connected to the guard ring 7 through a contact hole 11b opened in the insulating film 9. Thereby, the collector and the guard ring 7 can be always kept at the same potential, and the gate electrode and the back gate of the parasitic pMOS are short-circuited, so that no channel is formed in the parasitic pMOS. it can. Therefore, by providing guard ring 7, even if a potential difference occurs between the wiring on guard ring 7 and the collector, it is possible to suppress or prevent the flow of a leak current between base region 4B1 and isolation region 3p. Can be prevented. The pad PD is a terminal for leading out an electrode of an element formed on the main surface of the substrate 1, and is bonded to a bonding wire or a bump electrode. Here, only the pad PD formed integrally with the collector electrode 10C is shown. The collector electrode 10C and the base electrode 10B are drawn out in the same direction and arranged side by side. The emitter electrode 10E is extended in a direction crossing the collector electrode 10C and the base electrode 10B (here, a direction perpendicular to the direction in which the collector electrode 10C and the base electrode 10B are extended). On the main surface of the substrate 1, a surface protective film 12 is deposited so as to cover the collector electrode 10C, the base electrode 10B, and the emitter electrode 10E. The surface protection film 12 is formed by, for example, sequentially depositing insulating films 12a, 12b, and 12c from a lower layer. The lowermost insulating film 12a is made of, for example, a silicon oxide film, the upper insulating film 12b is made of, for example, a silicon nitride film, and the uppermost insulating film 12c is made of, for example, a polyimide resin. An opening 13 is formed in a part of the surface protection film 12 so that a part of the surface of the pad PD is exposed. As described above, in the first embodiment, the electrode wiring including the collector electrode 10C, the base electrode 10B, the emitter electrode 10E, and the pad PD is formed only by the same first layer wiring. That is, the wiring structure is formed of only a single first wiring layer.
[0020]
By the way, in the first embodiment, in the surface layer portion of the base region 4B1, at least a portion where the emitter electrode 10E overlaps in a plane has the same conductivity type as the base region 4B1 and a higher impurity concentration than the base region 4B1. Shallow p ⁺ The semiconductor region (second semiconductor region) 14 is provided so as to be included in the base region 4B1. Thereby, even if holes generated in the depletion layer of the base-collector junction during the application of the reverse bias are trapped in the insulating films 8 and 9 on the substrate 1, the surface layer of the base region 4B1 connects the emitter region and the collector region. Inversion can be suppressed or prevented. Therefore, the generation of the leak current between the collector and the emitter can be suppressed or prevented, and the yield and reliability of the semiconductor device can be improved. Further, the provision of the semiconductor region 14 does not cause a decrease in the withstand voltage of the transistor Q or a change in the current amplification factor (hFE). Therefore, the reliability of the semiconductor device having the transistor Q can be improved. In such a semiconductor region 14, for example, boron difluoride (BF _Two )It is included. The surface concentration of the semiconductor region 14 is, for example, 4.0 × 10 ¹⁹ / Cm ^Three It is about. 3 and 4, the semiconductor region 14 extends along the direction B in FIGS. 3 and 4 and is formed to extend from one end of the active region in the direction B. However, the semiconductor region 14 cuts off the path of the n-type inversion layer formed on the surface of the base region 4B1 so as to connect the emitter region 4E and the collector region 4C1 under the influence of holes accumulated under the emitter electrode 10E. What is necessary is just to be provided. For example, as shown in FIG. 7, it is sufficient that at least the emitter electrode 10E is provided in a portion overlapping in a plane. Here, an example is shown, in particular, where it is provided at the boundary portion BD between the active region and the field insulating film 6. The reason why the semiconductor region 14 is provided at the boundary portion BD between the active region and the field insulating film 6 is that the impurity concentration of the base region 4B1 may be lowest below the boundary portion BD. However, if the semiconductor region 14 is provided in a portion where the emitter electrode 10E overlaps, the above-described effect can be obtained. Therefore, as described later, the semiconductor region 14 in FIG. It may be arranged away from the part BD. In FIG. 7, the length of the emitter electrode 10E in the direction B (small dimension = width) is equal to the length of the semiconductor region 14 in the direction B. In this case, the emitter electrode 10E is If they are shifted, a portion where the semiconductor region 14 does not exist below the emitter electrode 10E may occur. Therefore, as shown in FIG. 8, the length of the semiconductor region 14 in the direction B may be made longer than the length (width) of the emitter electrode 10E in the direction B by considering the misalignment of the emitter electrode 10E. . That is, the semiconductor region 14 is disposed in a region protruding from the overlapping region of the emitter electrode 10E. Here, the length of the semiconductor region 14 in the direction B is longer than the length of the emitter region 4E in the direction B, but is shorter than the length of the base extraction region 4B2 in the direction B. Thereby, even if the arrangement position of the emitter electrode 10E is slightly shifted in the direction B, the semiconductor region 14 can always be present under the emitter electrode 10E. This effect is similarly obtained in the case of FIGS. Also in this case, for the same reason as described above, the semiconductor region 14 in FIG. 8 may be moved in the direction of the emitter region 4E so as to be separated from the boundary portion BD, as described later.
[0021]
In addition, it is conceivable that the leakage current due to the above-described hole accumulation is less likely to occur due to the multilayer wiring structure of the wiring layer. That is, the emitter region is drawn out to the first wiring layer directly above through the contact hole as viewed in the cross section, and further drawn out to the second wiring layer immediately above through the through hole, and the emitter region is drawn out in a plane (surface along the main surface of the substrate 1). If the wiring layer extends the emitter electrode from the emitter region toward the collector region, the insulating film between the emitter electrode 10E and the substrate 1 becomes thicker, and the influence of the potential of the emitter electrode 10E is reduced. This is because the inversion layer can be hardly formed along the emitter electrode from the emitter region to the collector region. However, increasing the number of wiring layers leads to an increase in the number of manufacturing steps, so that the cost of the semiconductor device increases. In addition, the manufacturing time of the semiconductor device is increased. On the other hand, in the first embodiment, since the metal wiring layer is a single layer of the first wiring layer as described above, the structure and manufacturing method of the semiconductor device can be simplified. The cost of the semiconductor device having the above can be reduced.
[0022]
Next, FIG. 9 shows a specific application example of the semiconductor device of the first embodiment. Here, for example, a case where the present invention is applied to a comparator circuit is shown. The comparator circuit has transistors Q1 to Q8. The transistors Q1 and Q2 form a differential amplifier, the transistors Q5 and Q6 form an input transistor, and the transistors Q7 and Q8 form an output transistor. The transistor Q8 is of an open collector type, which is optimal for a digital interface. When a reference voltage is applied to the non-inverting input terminal IN (+) and an input signal (analog signal) is input to the inverting input terminal IN (-), the reference voltage is compared with the input signal potential, and the potential of the input signal is If the input signal is higher than the reference voltage, a low signal is output to the output terminal Out. If the potential of the input signal is lower than the reference voltage, a high signal is output to the output terminal Out. Conversely, when a reference voltage is applied to the inverting input terminal IN (−) and an input signal is input to the non-inverting input terminal IN (+), when the potential of the input signal is higher than the reference voltage, a high is applied to the output terminal Out. And outputs low to the output terminal Out when the potential of the input signal is lower than the reference voltage. When the power supply potential Vcc = 36 V is used, a reverse bias of about 36 V is applied between the output (collector) of the output transistor Q8 and the base depending on the operation state. Leak current may flow. Therefore, in the first embodiment, the transistors Q1 to Q8 have a structure like the transistor Q. That is, the surface layer of the base region 4B1 of the transistors Q1 to Q8 is made to have a high impurity concentration as described above. Thereby, generation of the leak current can be suppressed or prevented. Here, for the sake of safety, all of the transistors Q1 to Q8 have the same structure as the transistor Q. However, since a reverse bias of 36 V is applied between the base and the collector, the transistor Q8 is applied. A similar structure may be used. In this case, the generation of the leak current between the collector and the emitter can be suppressed or prevented, and the area of the other transistors Q1 to Q7 can be reduced, so that the overall size can be reduced.
[0023]
Next, an example of a method for manufacturing a semiconductor device of the present embodiment will be described with reference to FIGS. The even-numbered figures in FIGS. 10 to 33 are plan views of the transistor formation region during the manufacturing process of the semiconductor device of the present embodiment, and the odd-numbered figures in FIGS. 10 to 33 are cross sections taken along the line X2-X2 in the immediately preceding even-numbered figures. FIG.
[0024]
First, as shown in FIGS. 10 and 11, a large-diameter wafer 1W having a diameter of, for example, about 8 to 10 inches (about 20 to 25 cm) is prepared. By using the large-diameter wafer 1W, the number of semiconductor chips that can be obtained from one wafer 1W can be increased, so that the cost of the semiconductor chips can be reduced. The substrate portion 1Sub of the wafer 1W is made of a p-type silicon single crystal, and is formed by a single crystal growth method such as the above-described Czochralski method. Subsequently, an insulating film 15 made of, for example, a silicon oxide film is formed on the main surface of the wafer 1W by a thermal oxidation method or the like, and a portion of the insulating film 15 where an n-type buried region is to be formed is formed by photolithography. This is removed by a lithography technique and an etching technique. Thereafter, a light oxidation process is performed on the wafer 1W to form a thin insulating film 16 made of, for example, a silicon oxide film on the substrate 1Sub in the opening region of the insulating film 15. Then, after depositing a source source containing impurities such as antimony on the main surface of the wafer 1W, the antimony in the source source is thermally diffused to the substrate 1Sub to obtain a desired depth from the main surface of the substrate 1Sub. Is formed to form an n-type buried region 2n.
[0025]
Next, after the insulating films 15 and 16 are removed, as shown in FIGS. 12 and 13, the wafer 1W is subjected to a thermal oxidation process to form a thin film made of, for example, a silicon oxide film on the main surface of the substrate 1Sub. An insulating film 17 is formed. Subsequently, a photoresist (hereinafter, referred to as a resist) pattern is formed on the main surface of the wafer 1W so as to cover the n-type buried region 2n by a lithography technique so that the other portion is exposed, and then uses the photoresist as a mask as a mask. For example, boron is ion-implanted into 1 Sub. After removing the resist pattern, the wafer 1W is subjected to a heat treatment to form a p-type buried region 2p extending to a desired depth from the main surface of the substrate 1Sub.
[0026]
Next, after removing the insulating film 17, as shown in FIGS. 14 and 15, an n-type epitaxial layer 1Epi having a thickness of, for example, about 11 μm is formed on the main surface of the substrate 1Sub by an epitaxial method. By performing a thermal oxidation process on 1W, an insulating film 18 made of, for example, a silicon oxide film is formed on the main surface (device formation surface, plane) of the epitaxial layer 1Epi. After that, as shown in FIGS. 16 and 17, the isolation region, the semiconductor region for preventing leakage between the base and the substrate on the inner peripheral side of the isolation region, and the insulating film 18 in the collector extraction region are removed by lithography and etching. By performing a light oxidation process on the wafer 1W, a thin insulating film 19 made of, for example, a silicon oxide film is formed on the epitaxial layer 1Epi in the opening of the insulating film 18. Thereafter, the respective impurities are introduced into the isolation region, the semiconductor region for preventing leakage between the base and the substrate, and the collector lead-out region using respective resist patterns as masks. A p-type isolation region 3p, an n-type semiconductor region 5, and an n-type collector extraction region 4C2 are formed in 1 Epi. In forming the isolation region 3p, an impurity such as boron is ion-implanted. The dose amount of boron at that time is, for example, 2 × 10 ^Fifteen / Cm ^Two It is about. The lower portion of the isolation region 3p is connected to the buried region 2p by diffusion of the impurity for the isolation region and the impurity of the p-type buried region 2p by heat treatment after ion implantation. The n-type semiconductor region 5 is a region for suppressing or preventing the occurrence of a leak current between the base and the substrate by increasing the surface concentration of the low impurity concentration epitaxial layer 1Epi. Ions have been implanted. The dose of phosphorus in this case is, for example, 1.5 × 10 ¹² / Cm ^Two It is about. The n-type collector lead-out region 4C2 has a function of reducing collector resistance, and for example, phosphorus is ion-implanted. The dose of phosphorus in this case is, for example, 5 × 10 ^Fifteen / Cm ^Two It is about.
[0027]
Next, after removing the insulating films 18 and 19, as shown in FIGS. 18 and 19, a thermal oxidation process is performed on the wafer 1W to form an insulating film 20 made of, for example, a thin silicon oxide film on the epitaxial layer 1Epi. Is formed thereon, an insulating film 21 made of, for example, a silicon nitride film is deposited thereon by a CVD method. Subsequently, the insulating film 21 is patterned by a lithography technique and an etching technique so that the insulating film 21 is left only in the active region (region other than the field insulating film forming region) of the transistor. Thereafter, by subjecting the wafer 1W to a thermal oxidation process, a field insulating film 6 made of, for example, a silicon oxide film is selectively formed in a region where there is no insulating film 21, as shown in FIGS. Thereafter, after removing the insulating film 21 shown in FIG. 19, a thin insulating film 8 is formed on the epitaxial layer 1Epi in the active region by thermal oxidation. After that, for example, a low-resistance polycrystalline silicon film is deposited on the main surface of the wafer 1W by a CVD (Chemical Vapor Deposition) method or the like, and is then patterned by a lithography technique and an etching technique, so that it is formed on the field insulating film 6. A guard ring 7 is formed. The guard ring 7 is electrically connected to a collector electrode in a later-described wiring forming step so that the guard ring 7 has the same potential as the collector. Thereby, when a wiring having a potential difference from the collector passes over the n-type collector region, the surface of the collector region can be suppressed or prevented from being inverted to p-type (the parasitic pMOS operates), and Generation of a leak current between the substrates can be suppressed or prevented.
[0028]
Then, as shown in FIGS. 22 and 23, a resist pattern PR1 is formed on the main surface of the epitaxial layer 1Epi of the wafer 1W so that the base region is opened and the other portions are covered, and then the resist pattern PR1 is used as a mask to form the epitaxial pattern. For example, boron is selectively ion-implanted into the surface of the layer 1Epi. The dose of boron at this time is, for example, 6 × 10 ¹³ / Cm ^Two It is about. Subsequently, after removing the resist pattern PR1, a heat treatment is performed on the wafer 1W to extend and diffuse the impurity for forming the base region to a depth of about 2.5 μm. Thereby, as shown in FIGS. 24 and 25, the base region 4B1 of the high breakdown voltage transistor is formed. The reason why the base region 4B1 is formed as deep as about 2.5 μm in diffusion depth is to increase the radius of curvature of the base region 4B1 in order to realize a high breakdown voltage transistor. However, the impurity concentration in the surface layer of the base region 4B1 is inevitably reduced due to the extension diffusion. The surface concentration of the base region 4B1 at this stage is, for example, 3 × 10 ¹⁷ cm ^-3 It is about.
[0029]
Next, as shown in FIGS. 26 and 27, the base extraction region of the base region 4B1 and the formation region of the semiconductor region 14 (see FIGS. 3 and 4) are exposed on the epitaxial layer 1Epi of the wafer 1W. After forming a resist pattern PR2 to be covered, the resist pattern PR2 is used as a mask on the surface of the epitaxial layer 1Epi to form, for example, boron difluoride (BF). _Two ) Is ion-implanted. The reason why boron difluoride was selected is that a region having a high impurity concentration can be formed at a shallow position. The ion implantation conditions are p ⁺ The depth of the diffusion layer of the semiconductor region 14 is determined to be shallower than that of the base region. The dose at this time is, for example, 2 × 10 ^Fifteen / Cm ^Two It is about.
[0030]
Subsequently, after removing the resist pattern PR2, as shown in FIGS. 28 and 29, a resist pattern PR3 is formed on the epitaxial layer 1Epi of the wafer 1W so that the emitter region and the collector extraction region are exposed and the other regions are covered. After the formation, using this as a mask, for example, phosphorus or arsenic is ion-implanted into the surface layer of the epitaxial layer 1Epi. At this time, the dose of the impurity is, for example, 5 × 10 ^Fifteen / Cm ^Two It is about. In the impurity introduction steps described with reference to FIGS. 26, 27, 28 and 29, the respective impurities are introduced so as not to come into contact after the heat treatment, in consideration of the lateral spread of the impurities due to the subsequent heat treatment. .
[0031]
Then, after removing the resist pattern PR3, a heat treatment is performed on the wafer 1W, so that the p-type base region 4B1 has a p-type base region 4B1 as shown in FIGS. ⁺ Mold base extraction area 4B2, p ⁺ Semiconductor region 14, n ⁺ An n-type emitter region 4E is formed, and n-type collector extraction region 4C2 is formed on the surface layer. ⁺ The collector extraction region 4C3 of the mold is formed. The above p ⁺ The semiconductor region 14 is formed such that its impurity concentration is higher than that of the base region 4B1. Thus, the p-type base region 4B1 has p ⁺ By forming the semiconductor region 14 of the p-type, a decrease in the impurity concentration in the surface layer of the p-type base region 4B1 can be compensated. For this reason, even if holes generated in the depletion layer of the base-collector junction during the application of the reverse bias are trapped in the insulating films 8 and 9 on the substrate 1, the surface layer of the base region 4B1 is suppressed or prevented from being inverted. be able to. Therefore, the yield and reliability of the semiconductor device can be improved. Also, p ⁺ The impurity introduction process for forming the semiconductor region 14 of the ⁺ Since the impurity introduction for forming the mold base extraction region 4B2 is performed in the same step, the manufacturing process and the manufacturing time of the semiconductor device do not increase even if the semiconductor region 14 is formed. As described above, the basic device structure of the npn transistor Q is completed.
[0032]
Next, as shown in FIGS. 32 and 33, after the insulating film 9 is deposited on the main surface of the wafer 1W by the CVD method, the contact holes 11a, 11b ( (See FIG. 6). Subsequently, a metal film made of, for example, aluminum or an aluminum alloy is deposited on the main surface of the wafer 1W by a sputtering method, and then the metal film is patterned by a lithography technique and an etching technique, so that the above-described FIGS. As shown in FIG. 6, a collector electrode 10C, a collector pad (external terminal) PD, a base electrode 10B, and an emitter electrode 10E are formed. That is, in the first embodiment, the collector electrode 10C, the base electrode 10B, the emitter electrode 10E, and the pad PD are formed by the same first layer wiring. By thus completing the electrode wiring structure of the semiconductor device using only the first layer wiring, the manufacturing process of the semiconductor device can be simplified, and the cost of the semiconductor device can be reduced. Thereafter, an insulating film 12a made of, for example, a silicon oxide film, an insulating film 12b made of a silicon nitride film or the like, and an insulating film 12c made of a polyimide resin or the like are sequentially deposited on the main surface of the wafer 1W from the bottom to form a surface protective film 12 Is formed, an opening 13 is formed in the surface protection film 12 such that the lower pad PD is exposed. Thereafter, a semiconductor device having the transistor Q is manufactured through a normal semiconductor device process. Note that a bonding wire or a bump electrode is bonded to the pad PD.
[0033]
(Embodiment 2)
FIG. 34 is a plan view of a transistor portion of the semiconductor device according to the second embodiment, and FIG. 35 is a plan view of FIG. 34 except for wirings and the like.
[0034]
In the second embodiment, the tip portion of the emitter electrode 10E is wider than other portions. If the tip portion of the emitter electrode 10E is not widened, the current amplification factor (hFE) may fluctuate due to intrusion of moisture. It is assumed that the cause is the influence of hydrogen that has penetrated to the main surface side of the substrate 1. Therefore, in the second embodiment, the main surface of the substrate 1 is covered by widening the tip portion of the emitter electrode 10E in order to cope with the fluctuation of the current amplification factor due to the intrusion of moisture. Here, almost the entire active region (base region 4B1) of transistor Q is covered with emitter electrode 10E and base electrode 10B. Accordingly, intrusion of moisture, ions, and the like can be suppressed or prevented, so that a change in the current amplification factor can be suppressed or prevented, and the reliability of the semiconductor device can be improved. In addition, since the distal end portion of the emitter electrode 10E is wide, even if the position between the emitter electrode 10E and the emitter region 4E is slightly shifted, the connection between the two can be made well.
[0035]
In the second embodiment, p ⁺ The semiconductor region 14 of the mold is formed so as to surround the emitter region 4E. And p ⁺ Type semiconductor region 14 ⁺ It is integrated with the mold base extraction region 4B2 and is connected to each other. In the case of FIG. 35, p is located below the entire outer periphery of the wide portion of the emitter electrode 10E. ⁺ A semiconductor region 14 is formed. This is because the widened portion of the emitter electrode 10E did not reach the collector region but became closer to the collector region because the emitter electrode 10E was widened, so that the base region 4B1 below the widened region of the emitter electrode 10E also has n. The above-described problem of the leak between the emitter and the collector also occurs in the wide region of the emitter electrode 10E and the vicinity thereof where the mold inversion layer is formed, so that the problem is suppressed or prevented. The rest is the same as the first embodiment.
[0036]
As described above, according to the second embodiment, the entire area around emitter region 4E is p ⁺ Semiconductor region (semiconductor region 14 and base extraction region 4B2), so that the ability to prevent the generation of the leak current between the collector and the emitter can be further improved, and the reliability of the semiconductor device can be further improved. Can be.
[0037]
(Embodiment 3)
FIG. 36 is a plan view of a transistor portion of the semiconductor device of the third embodiment, and FIG. 37 is a plan view of FIG. 36 in which the emitter electrode 10E of the first embodiment is arranged. p ⁺ Type semiconductor region 14 is formed so as to surround emitter region 4E. ⁺ It is integrated with the mold base extraction region 4B2 and is connected to each other.
[0038]
Also in the third embodiment having such a structure, the semiconductor region 14 overlaps the emitter electrode 10E in a plane, so that the reliability can be improved as in the first embodiment.
[0039]
(Embodiment 4)
FIG. 38 is a plan view of a transistor portion of the semiconductor device according to the fourth embodiment. In the fourth embodiment, as shown in FIG. 38, the direction in which emitter electrode 10E is drawn is the same as the direction in which collector electrode 10C and base electrode 10B are drawn. That is, the collector electrode 10C, the base electrode 10B, and the emitter electrode 10E are arranged side by side. In this case, p ⁺ The semiconductor region 14 extends along the width direction (short direction, direction C in FIG. 38) of the emitter electrode 10E, ⁺ It is connected so as to be integral with the base extraction region 4B2 of the mold. Also in this case, the semiconductor region 14 may be arranged in a part of the region overlapping the emitter electrode 10E in a plane. Therefore, the semiconductor region 14 may be separated from the base extraction region 4B2. The rest is the same as the first embodiment.
[0040]
(Embodiment 5)
FIG. 39 is a plan view of a transistor portion of the semiconductor device of the fifth embodiment, and FIG. 40 is a plan view of FIG. 39 except for wiring and the like. In the fifth embodiment, p ⁺ The semiconductor region 14 is formed apart from the boundary portion BD between the field insulating film and the active region. The rest is the same as the second embodiment.
[0041]
Also in the fifth embodiment having such a structure, since the semiconductor region 14 overlaps the emitter electrode 10E in a plane, the inversion of the surface of the base region 4B1 can be prevented or suppressed. Generation can be prevented, and the reliability of the semiconductor device can be improved.
[0042]
As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.
[0043]
For example, in the above-described embodiment, the case where the present invention is applied to a semiconductor device having a single metal wiring layer is described. However, the present invention is not limited to this, and the present invention can be applied to a semiconductor device having two or more metal wiring layers.
[0044]
In the above description, the case where the invention made by the inventor is mainly applied to a standard linear IC which is the application field as the background has been described. However, the present invention is not limited to this case. It can also be applied to ICs. In addition to the comparator circuit, the present invention can be applied to various standard linear ICs such as an operational amplifier, a differential amplifier circuit, and a power supply circuit.
[0045]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0046]
That is, a semiconductor region having the same conductivity type as the base region and having a higher impurity concentration and shallower than the base region is formed in at least a part of the base region planarly overlapping the emitter electrode of the bipolar transistor. Thus, even if holes generated in the depletion layer of the base-collector junction during the application of the reverse bias are trapped in the oxide film on the semiconductor substrate, the surface layer of the base region can be suppressed or prevented from being inverted. The reliability of a semiconductor device having a bipolar transistor can be improved.
[Brief description of the drawings]
FIG. 1 is a partial plan view of a semiconductor device having a bipolar transistor studied by the present inventors.
FIG. 2 is a sectional view taken along line X1-X1 of FIG.
FIG. 3 is a plan view of a bipolar transistor of the semiconductor device according to one embodiment of the present invention;
FIG. 4 is a plan view of FIG. 3 excluding wiring and the like.
FIG. 5 is a sectional view taken along line X2-X2 in FIG. 3;
FIG. 6 is a sectional view taken along line Y1-Y1 of FIG. 3;
FIG. 7 is an enlarged plan view of a main part of the bipolar transistor of the semiconductor device according to one embodiment of the present invention;
FIG. 8 is an enlarged plan view of a main part of the bipolar transistor of the semiconductor device according to one embodiment of the present invention;
FIG. 9 is a circuit diagram of a comparator circuit as a specific example of a semiconductor device according to an embodiment of the present invention;
10 is a plan view of a bipolar transistor formation region during a manufacturing step of the semiconductor device of FIG. 3;
11 is a sectional view taken along line X2-X2 in FIG.
FIG. 12 is a plan view of the bipolar transistor formation region during the manufacturing process of the semiconductor device, following FIG. 10;
FIG. 13 is a sectional view taken along line X2-X2 of FIG.
FIG. 14 is a plan view of the bipolar transistor formation region during the manufacturing process of the semiconductor device, following FIG. 12;
15 is a sectional view taken along line X2-X2 in FIG.
FIG. 16 is a plan view of the bipolar transistor formation region during the manufacturing process of the semiconductor device, following FIG. 14;
FIG. 17 is a sectional view taken along line X2-X2 in FIG. 16;
FIG. 18 is a plan view of the bipolar transistor formation region during the manufacturing process of the semiconductor device, following FIG. 16;
19 is a sectional view taken along line X2-X2 in FIG.
FIG. 20 is a plan view of the bipolar transistor formation region in the manufacturing process of the semiconductor device, following FIG. 18;
21 is a sectional view taken along line X2-X2 in FIG.
FIG. 22 is a plan view of the bipolar transistor formation region in the manufacturing process of the semiconductor device, following FIG. 20;
FIG. 23 is a sectional view taken along line X2-X2 in FIG. 22;
FIG. 24 is a plan view of the bipolar transistor formation region during the manufacturing process of the semiconductor device, following FIG. 22;
25 is a sectional view taken along line X2-X2 in FIG.
FIG. 26 is a plan view of the bipolar transistor formation region in the manufacturing process of the semiconductor device, following FIG. 24;
FIG. 27 is a sectional view taken along line X2-X2 in FIG. 26;
FIG. 28 is a plan view of the bipolar transistor formation region in the manufacturing process of the semiconductor device, following FIG. 26;
29 is a sectional view taken along line X2-X2 in FIG.
30 is a plan view of the bipolar transistor formation region during the manufacturing process of the semiconductor device, following FIG. 28;
FIG. 31 is a sectional view taken along line X2-X2 of FIG. 30;
FIG. 32 is a plan view of the bipolar transistor formation region in the manufacturing process of the semiconductor device, following FIG. 30;
FIG. 33 is a sectional view taken along line X2-X2 of FIG. 32;
FIG. 34 is a plan view of a bipolar transistor formation region of a semiconductor device according to another embodiment of the present invention.
FIG. 35 is a plan view of FIG. 34 excluding wiring and the like.
FIG. 36 is a plan view of a bipolar transistor forming region of a semiconductor device according to still another embodiment of the present invention.
FIG. 37 is a plan view of a bipolar transistor formation region of a semiconductor device according to still another embodiment of the present invention.
FIG. 38 is a plan view of a bipolar transistor forming region of a semiconductor device according to still another embodiment of the present invention.
FIG. 39 is a plan view of a bipolar transistor formation region of a semiconductor device according to still another embodiment of the present invention.
40 is a plan view of a bipolar transistor formation region of the semiconductor device shown in FIG. 39 except for wirings and the like.
[Explanation of symbols]
1W wafer
1 semiconductor substrate
1Sub semiconductor substrate
1 Epi epitaxial layer
2n, 2p embedded area
3p separation area
4C1 Collector area
4C2, 4C3 Collector extraction area
4B1 Base area
4B2 Base withdrawal area
4E Emitter region
5 Semiconductor area
6 Field insulation film
7 Guard ring
8,9 Insulating film
10C Collector electrode
10B base electrode
10E Emitter electrode
11a, 11b Contact hole
12 Surface protective film
12a-12c insulating film
13 Opening
14 Semiconductor area
15, 16, 17, 18, 19, 20, 21 insulating film
Q, Q1-Q8 Bipolar transistor
GND Ground potential
Vcc power supply potential
IN (+) Non-inverting input terminal
IN (-) Inverting input terminal
Out output terminal
PR1, PR2, PR3 Photoresist pattern
50 Semiconductor substrate
50Epi epitaxial layer
51C Collector area
51B Base area
51E emitter area
52C Collector extraction area
52B Base withdrawal area
53C Collector electrode
53B base electrode
53E Emitter electrode
54 Field insulation film
55 oxide film
Q50 bipolar transistor

Claims (22)

第１面を有する半導体基板、
前記第１面に配置された第１導電型のコレクタ領域、
前記第１面の前記コレクタ領域内に配置され、前記第１導電型とは反対の第２導電型の第１半導体領域で形成されたベース領域、
前記第１面の前記ベース領域内に配置された第１導電型のエミッタ領域、
前記第１面のエミッタ領域およびベース領域に対して平面的に重なるように、前記エミッタ領域からその外周の前記コレクタ領域に向かって延在するエミッタ電極、
前記第１面の前記ベース領域内に配置され、前記ベース領域と同一導電型で、かつ、前記ベース領域よりも高不純物濃度で浅く形成された第２半導体領域を有し、
前記第２半導体領域を、前記エミッタ電極が前記第１面のベース領域に平面的に重なる領域の一部に設けたことを特徴とする半導体装置。A semiconductor substrate having a first surface,
A collector region of a first conductivity type disposed on the first surface;
A base region disposed in the collector region of the first surface and formed of a first semiconductor region of a second conductivity type opposite to the first conductivity type;
An emitter region of a first conductivity type disposed in the base region on the first surface;
An emitter electrode extending from the emitter region toward the collector region on the outer periphery thereof so as to overlap the emitter region and the base region on the first surface in a plane;
A second semiconductor region that is disposed in the base region on the first surface, has the same conductivity type as the base region, and is formed with a higher impurity concentration and shallower than the base region;
A semiconductor device, wherein the second semiconductor region is provided in a part of a region where the emitter electrode planarly overlaps a base region of the first surface. 請求項１記載の半導体装置において、前記第２半導体領域は前記エミッタ電極下のベース領域の導電型が反転するのを防止する機能を有していることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein said second semiconductor region has a function of preventing a conductivity type of a base region below said emitter electrode from being inverted. （ａ）半導体基板に形成された第１導電型のコレクタ領域、
（ｂ）前記コレクタ領域内に、前記第１導電型とは反対の第２導電型の第１半導体領域で形成され、前記コレクタ領域よりも浅く形成された第２導電型のベース領域、
（ｃ）前記ベース領域内に、前記ベース領域よりも高不純物濃度で浅く形成されたベース引出領域、
（ｄ）前記ベース領域内に、前記ベース領域よりも浅く形成された第１導電型のエミッタ領域、
（ｅ）前記コレクタ領域に電気的に接続されたコレクタ電極、
（ｆ）前記ベース引出領域に電気的に接続されたベース電極、
（ｇ）前記エミッタ領域に電気的に接続されたエミッタ電極を有するバイポーラトランジスタを含み、
前記エミッタ電極は、前記ベース領域および前記コレクタ領域上にも延在し、
前記エミッタ電極が、前記半導体基板の平面において平面的に重なる前記ベース領域の一部に、前記ベース領域よりも高不純物濃度で、かつ浅い第２導電型の第２半導体領域を前記ベース領域に内包されるように設けたことを特徴とする半導体装置。(A) a first conductivity type collector region formed on a semiconductor substrate;
(B) a second conductivity type base region formed in the collector region with a first semiconductor region of a second conductivity type opposite to the first conductivity type and formed shallower than the collector region;
(C) a base extraction region formed at a higher impurity concentration and shallower than the base region in the base region;
(D) a first conductivity type emitter region formed shallower than the base region in the base region;
(E) a collector electrode electrically connected to the collector region;
(F) a base electrode electrically connected to the base extraction region;
(G) a bipolar transistor having an emitter electrode electrically connected to the emitter region;
The emitter electrode also extends over the base region and the collector region;
The emitter electrode includes a second conductive type second semiconductor region having a higher impurity concentration and shallower than the base region in a part of the base region that overlaps two-dimensionally in the plane of the semiconductor substrate. A semiconductor device characterized by being provided as follows. 請求項３記載の半導体装置において、前記第２半導体領域は、前記半導体基板の平面において前記エミッタ電極と前記ベース領域とが重なる重なり領域の他に、その重なり領域の外にも形成されていることを特徴とする半導体装置。4. The semiconductor device according to claim 3, wherein the second semiconductor region is formed outside of the overlapping region in addition to the overlapping region where the emitter electrode and the base region overlap in a plane of the semiconductor substrate. A semiconductor device characterized by the above-mentioned. 請求項４記載の半導体装置において、前記第１導電型はｎ型であり、前記第２導電型はｐ型であり、前記バイポーラトランジスタはｎｐｎ型であることを特徴とする半導体装置。5. The semiconductor device according to claim 4, wherein said first conductivity type is n-type, said second conductivity type is p-type, and said bipolar transistor is npn-type. 請求項４において、前記半導体装置は、前記半導体基板上に第１配線層を有し、前記エミッタ電極は前記第１配線層で形成されていることを特徴とする半導体装置。5. The semiconductor device according to claim 4, wherein the semiconductor device has a first wiring layer on the semiconductor substrate, and the emitter electrode is formed of the first wiring layer. 請求項４記載の半導体装置において、前記エミッタ電極と前記ベース電極とが同一配線層であることを特徴とする半導体装置。5. The semiconductor device according to claim 4, wherein said emitter electrode and said base electrode are in the same wiring layer. 請求項７おいて、前記半導体装置はさらにボンディングパッドを有し、前記エミッタ電極、前記ベース電極および前記ボンディングパッドが同一配線層であることを特徴とする半導体装置。8. The semiconductor device according to claim 7, wherein the semiconductor device further has a bonding pad, and the emitter electrode, the base electrode, and the bonding pad are on the same wiring layer. 請求項４記載の半導体装置において、前記第２半導体領域と、前記ベース引出領域との間に前記ベース領域が介在され、前記第２半導体領域と、前記ベース引出領域とは物理的に離れていることを特徴とする半導体装置。5. The semiconductor device according to claim 4, wherein said base region is interposed between said second semiconductor region and said base extraction region, and said second semiconductor region is physically separated from said base extraction region. A semiconductor device characterized by the above-mentioned. 請求項４記載の半導体装置において、前記第２半導体領域と、前記ベース引出領域とが一体的になるように接続されていることを特徴とする半導体装置。5. The semiconductor device according to claim 4, wherein said second semiconductor region and said base extraction region are connected so as to be integrated. （ａ）半導体基板に形成された第１導電型のコレクタ領域、
（ｂ）前記コレクタ領域内に、前記第１導電型とは反対の第２導電型の半導体領域で形成され、前記コレクタ領域よりも浅く形成された第２導電型のベース領域、
（ｃ）前記ベース領域内に、前記ベース領域よりも高不純物濃度で浅く形成された第２導電型のベース引出領域、
（ｄ）前記ベース領域内に、前記ベース領域よりも浅く形成された第１導電型のエミッタ領域、
（ｅ）前記コレクタ領域に接続されたコレクタ電極、
（ｆ）前記第２導電型のベース引出領域に接続されたベース電極、
（ｇ）前記第１導電型のエミッタ領域に接続されたエミッタ電極を有するバイポーラトランジスタを含み、
前記エミッタ電極が、前記半導体基板の平面において平面的に重なる前記ベース領域の一部に、前記エミッタ電極下の前記ベース領域の導電型が反転するのを防止する機能を有する第２導電型の第２半導体領域を、前記ベース領域よりも高不純物濃度でかつ浅く、前記ベース領域内に内包されるように設けたことを特徴とする半導体装置。(A) a first conductivity type collector region formed on a semiconductor substrate;
(B) a base region of a second conductivity type formed in the collector region with a semiconductor region of a second conductivity type opposite to the first conductivity type and formed shallower than the collector region;
(C) a second conductive type base extraction region formed in the base region with a higher impurity concentration and shallower than the base region;
(D) a first conductivity type emitter region formed shallower than the base region in the base region;
(E) a collector electrode connected to the collector region,
(F) a base electrode connected to the second conductive type base extraction region;
(G) a bipolar transistor having an emitter electrode connected to the first conductivity type emitter region,
The emitter electrode has a second conductivity type having a function of preventing the conductivity type of the base region under the emitter electrode from being inverted on a part of the base region which overlaps in a plane of the semiconductor substrate. 2. A semiconductor device, wherein two semiconductor regions are provided with a higher impurity concentration and shallower than the base region so as to be included in the base region. 請求項１１記載の半導体装置において、前記第２半導体領域は、前記半導体基板の平面において前記エミッタ電極と前記ベース領域とが重なる重なり領域の他に、その重なり領域の外にも形成されていることを特徴とする半導体装置。12. The semiconductor device according to claim 11, wherein the second semiconductor region is formed outside the overlap region in addition to the overlap region where the emitter electrode and the base region overlap in a plane of the semiconductor substrate. A semiconductor device characterized by the above-mentioned. 請求項１２記載の半導体装置において、前記第１導電型はｎ型であり、前記第２導電型はｐ型であり、前記バイポーラトランジスタはｎｐｎ型であることを特徴とする半導体装置。13. The semiconductor device according to claim 12, wherein said first conductivity type is n-type, said second conductivity type is p-type, and said bipolar transistor is npn-type. 請求項１２記載の半導体装置において、前記半導体装置はさらにボンディングパッドを有し、前記エミッタ電極、前記ベース電極および前記ボンディングパッドが同一配線層であることを特徴とする半導体装置。13. The semiconductor device according to claim 12, wherein the semiconductor device further has a bonding pad, and the emitter electrode, the base electrode, and the bonding pad are on the same wiring layer. 請求項１２記載の半導体装置において、前記第２半導体領域と、前記ベース引出領域との間に前記ベース領域が介在され、前記第２半導体領域と、前記ベース引出領域とが物理的に離れていることを特徴とする半導体装置。13. The semiconductor device according to claim 12, wherein the base region is interposed between the second semiconductor region and the base extraction region, and the second semiconductor region is physically separated from the base extraction region. A semiconductor device characterized by the above-mentioned. 請求項１２記載の半導体装置において、前記第２半導体領域と、前記ベース引出領域とが一体的になるように接続されていることを特徴とする半導体装置。13. The semiconductor device according to claim 12, wherein the second semiconductor region and the base extraction region are connected so as to be integrated. 第１面を有する半導体基板、
前記第１面に配置された第１導電型のコレクタ領域、
前記第１面の前記コレクタ領域内に配置され、前記第１導電型とは反対の第２導電型の第１半導体領域で形成されたベース領域、
前記第１面の前記ベース領域内に配置された第１導電型のエミッタ領域、
前記第１面のエミッタ領域およびベース領域に対して平面的に重なるように、前記エミッタ領域からその外周の前記コレクタ領域に向かって延在するエミッタ電極、
前記第１面の前記ベース領域内に配置され、前記ベース領域と同一導電型で、かつ、前記ベース領域よりも高不純物濃度で浅く形成された第２半導体領域を有し、
前記エミッタ電極が前記第１面のベース領域に平面的に重なる領域の一部に、前記第１面のエミッタ領域とコレクタ領域との間に介在されるように前記第２半導体領域を設けたことを特徴とする半導体装置。A semiconductor substrate having a first surface,
A collector region of a first conductivity type disposed on the first surface;
A base region disposed in the collector region of the first surface and formed of a first semiconductor region of a second conductivity type opposite to the first conductivity type;
An emitter region of a first conductivity type disposed in the base region on the first surface;
An emitter electrode extending from the emitter region toward the collector region on the outer periphery thereof so as to overlap the emitter region and the base region on the first surface in a plane;
A second semiconductor region that is disposed in the base region on the first surface, has the same conductivity type as the base region, and is formed with a higher impurity concentration and shallower than the base region;
The second semiconductor region is provided in a part of a region where the emitter electrode planarly overlaps the base region on the first surface so as to be interposed between the emitter region and the collector region on the first surface. A semiconductor device characterized by the above-mentioned. 第１面を有する半導体基板、
前記第１面に配置された第１導電型のコレクタ領域、
前記第１面の前記コレクタ領域内に配置され、前記第１導電型とは反対の第２導電型の第１半導体領域で形成されたベース領域、
前記第１面の前記ベース領域内に配置された第１導電型のエミッタ領域、
前記第１面のエミッタ領域およびベース領域に対して平面的に重なるように、前記エミッタ領域からその外周の前記コレクタ領域に向かって延在するエミッタ電極、
前記第１面の前記ベース領域内に配置され、前記ベース領域と同一導電型で、かつ、前記ベース領域よりも高不純物濃度で浅く形成された第２半導体領域を有し、
前記第２半導体領域は、前記エミッタ電極が前記第１面に平面的に重なるベース領域部分を前記エミッタ電極の延在方向に対して横切るように配置され、かつ、前記エミッタ電極が前記第１面に平面的に重なるベース領域部分からはみ出して配置されていることを特徴とする半導体装置。A semiconductor substrate having a first surface,
A collector region of a first conductivity type disposed on the first surface;
A base region disposed in the collector region of the first surface and formed of a first semiconductor region of a second conductivity type opposite to the first conductivity type;
An emitter region of a first conductivity type disposed in the base region on the first surface;
An emitter electrode extending from the emitter region toward the collector region on the outer periphery thereof so as to overlap the emitter region and the base region on the first surface in a plane;
A second semiconductor region that is disposed in the base region on the first surface, has the same conductivity type as the base region, and is formed with a higher impurity concentration and shallower than the base region;
The second semiconductor region is disposed so as to cross a base region portion where the emitter electrode planarly overlaps the first surface in a direction in which the emitter electrode extends, and the emitter electrode is disposed on the first surface. A semiconductor device, wherein the semiconductor device is arranged so as to protrude from a base region portion which overlaps a plane in a plane. （ａ）半導体基板に第１導電型のコレクタ領域を形成する工程、
（ｂ）前記コレクタ領域内に、前記第１導電型とは反対の第２導電型の第１半導体領域で形成されたベース領域を、前記コレクタ領域よりも浅く形成する工程、
（ｃ）前記ベース領域内に、前記ベース領域よりも高不純物濃度で浅い第２導電型のベース引出領域を形成する工程、
（ｄ）前記ベース領域内に、前記ベース領域よりも浅い第１導電型のエミッタ領域を形成する工程、
（ｅ）前記コレクタ領域に接続されるコレクタ電極を形成する工程、
（ｆ）前記ベース引出領域に接続されるベース電極を形成する工程、
（ｇ）前記エミッタ領域に接続されるエミッタ電極を形成する工程を有し、
前記エミッタ電極が平面的に重なる前記ベース領域の一部に、前記ベース領域よりも高不純物濃度で浅い第２導電型の第２半導体領域を前記ベース領域に内包されるように形成する工程を有することを特徴とする半導体装置の製造方法。(A) forming a collector region of a first conductivity type on a semiconductor substrate;
(B) forming, in the collector region, a base region formed of a first semiconductor region of a second conductivity type opposite to the first conductivity type, shallower than the collector region;
(C) forming a second conductivity type base extraction region having a higher impurity concentration and shallower than the base region in the base region;
(D) forming a first conductivity type emitter region shallower than the base region in the base region;
(E) forming a collector electrode connected to the collector region;
(F) forming a base electrode connected to the base extraction region;
(G) forming an emitter electrode connected to the emitter region;
Forming a second conductive type second semiconductor region having a higher impurity concentration and shallower than the base region in a part of the base region where the emitter electrode overlaps in a plane so as to be included in the base region. A method for manufacturing a semiconductor device, comprising: 請求項１９記載の半導体装置の製造方法において、前記ベース引出領域と、前記第２半導体領域とを同一工程で形成することを特徴とする半導体装置の製造方法。20. The method of manufacturing a semiconductor device according to claim 19, wherein the base extraction region and the second semiconductor region are formed in the same step. 請求項２０記載の半導体装置の製造方法において、前記第２導電型のベース領域をイオン注入法と熱処理による引き延ばし拡散法とにより形成することを特徴とする半導体装置の製造方法。21. The method for manufacturing a semiconductor device according to claim 20, wherein the base region of the second conductivity type is formed by an ion implantation method and an extension diffusion method by a heat treatment. 請求項１９記載の半導体装置の製造方法は、さらにボンディングパッドの形成工程を含み、前記コレクタ電極、ベース電極、エミッタ電極およびボンディングパッドの形成は同一工程で行われることを特徴とする半導体装置の製造方法。20. The method of manufacturing a semiconductor device according to claim 19, further comprising a step of forming a bonding pad, wherein the formation of the collector electrode, the base electrode, the emitter electrode, and the bonding pad is performed in the same step. Method.

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