JP2004200197A - 半導体装置 - Google Patents
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Abstract
【課題】表面実装時における電極接合バンプの接続精度および２次実装接合品質の向上および信頼性を向上させる。
【解決手段】インターポーザ基板１の裏面にダミーボールもしくはダミーバンプ８を設け、ダミーボールもしくはダミーバンプ８をインターポーザ基板１の最外周に配置するとともに、ダミーボールもしくはダミーバンプ８の内側にハンダボールもしくはバンプ６を配置する。ダミーボールもしくはバンプの構造・配置は前述の限りではない。
【選択図】 図１
【解決手段】インターポーザ基板１の裏面にダミーボールもしくはダミーバンプ８を設け、ダミーボールもしくはダミーバンプ８をインターポーザ基板１の最外周に配置するとともに、ダミーボールもしくはダミーバンプ８の内側にハンダボールもしくはバンプ６を配置する。ダミーボールもしくはバンプの構造・配置は前述の限りではない。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、チップサイズパッケージ（ＣＳＰ）またはボールグリッドアレイ（ＢＧＡ）などに適用して好適なものである。
【０００２】
【従来の技術】
従来のボールグリッドアレイおよびＣＳＰの電極構造では、フルグリッド配列によってボールバンプ、電極が配置され、このボールバンプ、電極を介してマザー基板への接合が行なわれていた。
図５（ａ）は、従来のボールグリッドアレイの概略構成を示す平面図、図５（ｂ）は、図５（ａ）のＣ−Ｃ線で切断した断面図である。
【０００３】
図５において、インターポーザ基板６１の両面には配線６２ａ、６２ｃがそれぞれ形成され、各面に形成された配線６２ａ、６２ｃは、インターポーザ基板６１に形成されたスルーホール配線６２ｂを介して接続されている。
そして、インターポーザ基板６１の表面にはＩＣチップ６３が実装され、ＩＣチップ６３は、バンプ６４を介して配線６２ａと接続されるとともに、モールド樹脂６５により封止されている。
【０００４】
また、インターポーザ基板６１の裏面には、ハンダボール６６がフルグリッド状に配置され、ハンダボール６６は配線６２ｃに接続されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のボールグリッドアレイでは、ハンダボール６６を介して実装が行われるため、実装時および環境下においてハンダボール６６が残留応力を受け、接合品質が劣化するという問題があった。
また、従来のボールグリッドアレイでは、実装時および環境下の歪み応力によって、接合強度が劣化し、特に、外周部に配置されたハンダボール６６の接合部異常、接合不良が激しいという問題があった。
【０００６】
そこで、本発明の第１の目的は、表面実装時における電極接合バンプの接合精度を向上させることが可能な半導体装置を提供することである。
また、本発明の第２の目的は、表面実装時における電極接合バンプの接合不良を低減することが可能な半導体装置を提供することである。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の半導体装置によれば、基板上もしくはＩＣチップ上に形成された配線層と、前記配線層に接続され、前記基板上もしくはＩＣチップ上に配置された電極接合バンプと、前記電極接合バンプの外側に配置され、前記電極接合バンプに加わる応力を緩和するダミー接合バンプとを備えることを特徴とする。
【０００８】
これにより、電極接合バンプに加わる応力歪みを低減することが可能となり、表面実装時における電極接合バンプの接合不良を低減することが可能となる。
また、請求項２記載の半導体装置によれば、前記ダミー接合バンプは、前記電極接合バンプよりも融点の高い材質で構成されたコアと、前記電極接合バンプと同じ材質で構成され、前記コアの表面を覆う被膜とを備えることを特徴とする。
【０００９】
これにより、ダミー接合バンプで基板を支えつつ、電極接合バンプを融着させることが可能となり、実装時の電極接合バンプの変形を抑制して、電極接合バンプの接合精度を向上させることが可能となるとともに、応力緩和効果も備えることができる。
また、請求項３記載の半導体装置によれば、前記ダミー接合バンプは、いずれかの電極接合バンプと共通電位であることを特徴とする。
【００１０】
また、請求項４記載の半導体装置によれば、前記ダミー接合バンプは、前記電極接合バンプの外側に限定されず、前記電極接合バンプの外周辺、中央辺、またはチップ・基板の接合エリア中心からの点対称位置に配置されることを特徴とする。
また、請求項５記載の半導体装置によれば、基板上もしくはＩＣチップ上に形成された配線層と、前記配線層に接続され、実装時および環境条件下の応力歪みを吸収するように、配置位置、配置方法、サイズまたは形状が設定された電極接合バンプとを備えることを特徴とする。
【００１１】
これにより、実装時の応力歪みを吸収するように、電極接合バンプの配置位置、配置方法、サイズまたは形状を最適化することが可能となり、表面実装時における電極接合バンプの接合品質不良を低減することが可能となる。
また、請求項６記載の半導体装置によれば、前記電極接合バンプのサイズは、前記基板もしくはＩＣチップの外周部で大きくなっていることを特徴とする。
【００１２】
これにより、応力歪みの大きい領域の接合力を強化することができ、表面実装時における電極接合バンプの接合品質不良を低減することが可能となる。
また、請求項７記載の半導体装置によれば、前記電極接合バンプのサイズは、前記基板もしくはＩＣチップの内周部から外周部に向かうに従って徐々に大きくなっていることを特徴とする。
【００１３】
これにより、応力歪みの大きい領域の接合力を強化することが可能となるとともに、応力歪みの小さい領域の電極接合バンプのサイズを小さくして、電極接合バンプの配置密度を増加させることが可能となり、電極接合バンプの配置数の低下を抑制しつつ、電極接合バンプの接合不良を低減することが可能となる。
また、請求項８記載の半導体装置によれば、前記電極接合バンプは、前記基板もしくはＩＣチップの外周部で配置密度が大きくなっていることを特徴とする。
【００１４】
これにより、電極接合バンプの大きさを変えることなく、応力歪みの大きい領域の接合力を強化することができ、表面実装時における電極接合バンプの接合不良を低減することが可能となる。
また、請求項９記載の半導体装置によれば、前記電極接合バンプの形状は、真円、楕円、多角形または方形状であること、もしくは１個の電極接合バンプの中で外周部に近い側の面積が内周部側より大であることを特徴とする。
【００１５】
これにより、応力歪みの発生方向に一致するように、電極接合バンプの形状を合わせることが可能となり、応力歪みを電極接合バンプで効率よく吸収することを可能として、電極接合バンプの接合不良を低減することが可能となる。
また、請求項１０記載の半導体装置によれば、前記電極接合バンプの配置方法は、放射状または群状であることを特徴とする。
【００１６】
これにより、応力歪みの発生方向に沿って、電極接合バンプを配置することが可能となり、応力歪みを電極接合バンプで効率よく吸収することを可能として、電極接合バンプの接合不良を低減することが可能となる。
また、請求項１１記載の半導体装置によれば、前記電極接合バンプの配置位置は、前記基板もしくはＩＣチップの各辺の中心点を結んだ領域内、あるいは前記基板もしくはＩＣチップの各辺の内接円または内接楕円内、あるいは前記基板もしくはＩＣチップの中央から面積にして５０〜８０％の範囲内の領域であることを特徴とする。
【００１７】
これにより、応力歪みの大きい領域を避けながら、電極接合バンプを配置することが可能となり、電極接合バンプの接合不良を低減することが可能となる。
また、請求項１２記載の半導体装置によれば、前記ダミー接合バンプもしくは前記電極接合バンプを接合する基板のランドの大きさは、それぞれに対応して大きさが変えられていることを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係るボールグリッドアレイの概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図である。
【００１９】
図１において、インターポーザ基板１の表面には配線２ａが形成されるとともに、インターポーザ基板１の表面には配線２ｃおよびダミーボールもしくはダミーバンプ８を配置するランド７が形成され、各面に形成された配線２ａ、２ｃは、インターポーザ基板１に形成されたスルーホール配線２ｂを介して接続されている。
【００２０】
ここで、インターポーザ基板１の裏面に設けられた配線２ｃは、インターポーザ基板１の内側に向かうように配置され、ダミーボールもしくはダミーバンプ８を配置するランド７は、インターポーザ基板の最外周に配置されている。
そして、インターポーザ基１の表面にはＩＣチップ３が実装され、ＩＣチップ３は、バンプ４を介して配線２ａと接続されるとともに、モールド樹脂５により封止されている。
【００２１】
また、インターポーザ基板１の裏面に設けられたランド７上には、ダミーボールもしくはダミーバンプ８が形成され、ダミーボール８もしくはダミーバンプは、インターポーザ基板１の最外周に配置されている。
ここで、ダミーボールもしくはダミーバンプ８は、コア８ａとコア８ｂを覆うハンダ・Ｓｎ等の被膜８ｂとから構成され、コア８ａは、ハンダボール６より融点の高い硬質ボール・バンプから構成することができ、コア８ａの材質としては、例えば、Ｃｕ、Ｎｉ、Ｐｄ、Ｗ、Ｔｉなどを用いることができる。
【００２２】
さらに、ダミーボールもしくはダミーバンプ８の内側には、ハンダボールもしくはバンプ６が配置され、ハンダボールもしくはバンプ６は、配線２ｃに接続されている。
これにより、ハンダボールもしくはバンプ６が形成されたインターポーザ基板１をマザー基板上に実装することで、ハンダボールもしくはバンプ６の接続状態をダミーボールもしくはダミーバンプ８で補強することが可能となる。
【００２３】
このため、ボールグリッドアレイが大型化した場合においても、実装時の工程数を増加させることなく、ハンダボールもしくはバンプ６の接続不良を低減することが可能となり、スループットの低下を抑制しつつ、ボールグリッドアレイの二次実装時の信頼性を向上させることができる。
また、ダミーボールもしくはダミーバンプ８のコア８ａをハンダボールもしくはバンプ６より融点の高い硬質ボールもしくはバンプで構成することにより、ダミーボールもしくはダミーバンプ８でインターポーザ基板１を支えつつ、ハンダボールもしくはバンプ６を融着させることが可能となる。
【００２４】
このため、実装時のハンダボールもしくはバンプ６の変形を抑制して、接合平面度を確保しつつ、接合間隔を一定に保つことが可能となり、ハンダボールもしくはバンプ６の接合精度を向上させることが可能となるとともに、樹脂封止の信頼性を向上させることが可能となる。
さらに、ダミーボールもしくはダミーバンプ８のコア８ａをハンダ・Ｓｎ等の被膜８ｂで被覆することにより、ダミーボールもしくはダミーバンプ８の内側に配置されたハンダボールもしくはバンプ６の融着を行いつつ、ダミーボールもしくはダミーバンプ８を融着することが可能となり、ダミーボールもしくはダミーバンプ８の接続をハンダボールもしくはバンプ６の接続とともに一括して行うことができる。
【００２５】
このため、実装時の工程数を増加させることなく、ダミーボールもしくはダミーバンプ８を接続することが可能となり、スループットの低下を抑制しつつ、二次実装時の信頼性を向上させることができる。
なお、上述した第１実施形態では、インターポーザ基板１の四隅にダミーボールもしくはダミーバンプ８をそれぞれ配置する方法について説明したが、インターポーザ基板１の外周部、中央部、外周辺中央部などに配置するようにしてもよい。
【００２６】
また、ダミーボールもしくはダミーバンプ８の形状は、円のほか、楕円、多角形または方形状などでもよい。
図２（ａ）は、本発明の第２実施形態に係るチップサイズパッケージの概略構成を示す平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ線で切断した断面図である。
【００２７】
図２において、半導体基板１１上には、能動領域に接続された配線層１２が形成され、配線層１２にはパッド１３が形成されている。
また、半導体基板１１上に形成された能動領域上には、例えば、パッド１３が露出するようにして応力緩和層１４が形成され、パッド１３上には、応力緩和層１４上に延伸された再配置配線１５が形成されている。
【００２８】
ここで、再配置配線１５は、例えば、ＴｉＷスパッタ配線層、Ｃｕスパッタ配線層およびＣｕメッキ配線層の３層構造から構成することができる。
また、再配置配線１５上にはソルダレジスト膜１６等が形成され、ソルダレジスト膜１６等には、応力緩和層１４上において再配置配線１５を露出させる開口部１７が形成されている。
【００２９】
そして、ソルダレジスト膜１６等上には、ダミーボールもしくはダミーバンプ１９が形成され、ダミーボールもしくはダミーバンプ１９は、応力緩和層１４の最外周に配置されている。
ここで、ダミーボールもしくはダミーバンプ１９は、コア１９ａとコア１９ｂを覆うハンダ・Ｓｎ等の被膜１８ｂとから構成され、コア１９ａは、ハンダボールもしくはバンプ１８より融点の高い硬質ボールもしくはバンプから構成することができ、コア１９ａの材質としては、例えば、Ｃｕ、Ｎｉ、Ｐｄ、Ｗ、Ｔｉなどを用いることができる。
【００３０】
さらに、ダミーボールもしくはダミーバンプ１９の内側には、ハンダボールもしくはバンプ１８が配置され、ハンダボールもしくはバンプ１８は、ソルダレジスト膜１６等に形成された開口部１７を介して再配置配線１５と接続されている。
これにより、ハンダボールもしくはバンプ１８が形成された半導体基板１１をマザー基板上に実装することで、ハンダボールもしくはバンプ１８の接続状態をダミーボールもしくはダミーバンプ１９で補強することが可能となる。
【００３１】
このため、チップサイズパッケージが大型化した場合においても、実装時の工程数を増加させることなく、ハンダボールもしくはバンプ１８の接続不良を低減することが可能となり、スループットの低下を抑制しつつ、チップサイズパッケージの二次実装時の信頼性を向上させることができる。
また、ダミーボールもしくはダミーバンプ１９のコア１９ａをハンダボールもしくはバンプ１８より融点の高い硬質ボールもしくはバンプで構成することにより、ダミーボールもしくはダミーバンプ１９で半導体基板１１を支えつつ、ハンダボールもしくはバンプ１８を融着させることが可能となる。
【００３２】
このため、実装時のハンダボールもしくはバンプ１８の変形を抑制して、接合平面度を確保しつつ、接合間隔を一定に保つことが可能となり、ハンダボールもしくはバンプ１８の接合精度を向上させることが可能となるとともに、樹脂封止の信頼性を向上させることが可能となる。
さらに、ダミーボールもしくはダミーバンプ１９のコア１９ａをハンダ・Ｓｎ等の被膜１９ｂで被覆することにより、ダミーボールもしくはダミーバンプ１９の内側に配置されたハンダボールもしくはバンプ１８の融着を行いつつ、ダミーボールもしくはダミーバンプ１９を融着することが可能となり、ダミーボールもしくはダミーバンプ１９の接続をハンダボールもしくはバンプ１８の接続とともに一括して行うことができる。
【００３３】
このため、実装時の工程数を増加させることなく、ダミーボールもしくはダミーバンプ１９を接続することが可能となり、スループットの低下を抑制しつつ、二次実装時の信頼性を向上させることができる。
図３（ａ）は、本発明の第３実施形態に係るボールグリッドアレイの概略構成を示す平面図である。
【００３４】
図３（ａ）において、インターポーザ基板２１の裏面には、ハンダボールもしくはバンプ２２が放射上に配置されている。
これにより、ハンダボールもしくはバンプ２２にかかる応力歪みの発生方向に沿って、ハンダボールもしくはバンプ２２を配置することが可能となり、ハンダボールもしくはバンプ２２自体で応力歪みを効率よく吸収することを可能として、ハンダボールもしくはバンプ２２の接合不良を低減することが可能となる。
【００３５】
図３（ｂ）は、本発明の第４実施形態に係るボールグリッドアレイの概略構成を示す平面図である。
図３（ｂ）において、インターポーザ基板３１の裏面には、楕円状のハンダボールもしくはバンプ３２が配置されている。
ここで、ハンダボールもしくはバンプ３２の長手方向が応力歪の発生方向に向くように、ハンダボールもしくはバンプ３２がインターポーザ基板３１上にそれぞれ配置される。例えば、ハンダボールもしくはバンプ３２には、インターポーザ基板３１の周りの円周方向に沿って応力歪がかかるものとすると、ハンダボールもしくはバンプ３２の長手方向がインターポーザ基板３１の周りの円周方向に沿うように、ハンダボールもしくはバンプ３２をそれぞれ配置する。
【００３６】
これにより、ハンダボールもしくはバンプ３２の向きを変えることで、応力歪みの発生方向に沿ってハンダボールもしくはバンプ３２を配置することが可能となる。
このため、ハンダボールもしくはバンプ３２の配置密度の低下を抑制しつつ、ハンダボールもしくはバンプ３２自体で応力歪みを効率よく吸収することが可能となり、チップサイズの増加を抑制しつつ、ハンダボールもしくはバンプ３２の接合不良を低減することが可能となる。
【００３７】
図４（ａ）は、本発明の第５実施形態に係るボールグリッドアレイの概略構成を示す平面図である。
図４（ａ）において、インターポーザ基板４１の裏面には、ハンダボールもしくはバンプ４２が設けられ、ハンダボールもしくはバンプ４２は、インターポーザ基板４１の各辺の内接楕円４３内に配置されている。
【００３８】
これにより、応力歪みの大きい領域にハンダボールもしくはバンプ４２が配置されることを防止することが可能となり、ハンダボールもしくはバンプ４２の接合不良を低減することが可能となる。
図４（ｂ）は、本発明の第６実施形態に係るボールグリッドアレイの概略構成を示す平面図である。
【００３９】
図４（ｂ）において、インターポーザ基板５１の裏面には、ハンダボールもしくはバンプ５２が設けられ、ハンダボールもしくはバンプ５２は、インターポーザ基板５１の各辺の中心点を結んだ領域５３内に配置されている。
これにより、応力歪みの大きい領域にハンダボールもしくはバンプ５２が配置されることを防止することが可能となり、ハンダボールもしくはバンプ５２の接合不良を低減することが可能となる。
【００４０】
なお、上述した第６実施形態では、インターポーザ基板４１の各辺の内接楕円４３内またはインターポーザ基板５１の各辺の中心点を結んだ領域５３内にハンダボールもしくはバンプ４２、５２をそれぞれ配置する方法について説明したが、インターポーザ基板の中央から面積にして５０〜８０％の範囲内の領域にハンダボールもしくはバンプを配置するようにしてもよい。
【００４１】
また、上述した第３〜第６実施形態では、ハンダボールもしくはバンプの大きさが一定の場合について説明したが、ハンダボールもしくはバンプの大きさは必ずしも一定である必要はなく、ハンダボールもしくはバンプの大きさが異なっていてもよい。例えば、ハンダボールもしくはバンプの大きさが基板の外周部で大きくなるようにしてもよいし、内周部から外周部に向かうに従って徐々に大きくなるようにしてもよい。
【００４２】
また、ハンダボールもしくはバンプの配置密度が基板の外周部で大きくなるようにしてもよいし、内周部から外周部に向かうに従って徐々に大きくなるようにしてもよい。
さらに、ハンダボールもしくはバンプの形状は、真円や楕円のほか、多角形または方形状であってもよいし、様々の形状が混在していてもよい。
【００４３】
また、ハンダボールもしくはバンプの配置方法は、格子状や放射状のほか、群状であってもよいし、様々の配置方法が混在していてもよい。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、電極接合バンプに加わる応力歪みを低減することが可能となり、実装精度の向上とともに、表面実装時および環境下における電極接合バンプの接合不良、ひいては信頼性不良を低減することが可能となる。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の第１実施形態に係るボールグリッドアレイの概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図である。
【図２】図２（ａ）は、本発明の第２実施形態に係るチップサイズパッケージの概略構成を示す平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ線で切断した断面図である。
【図３】図３（ａ）は、本発明の第３実施形態に係るボールグリッドアレイの概略構成を示す平面図、図３（ｂ）は、本発明の第４実施形態に係るボールグリッドアレイの概略構成を示す平面図である。
【図４】図４（ａ）は、本発明の第５実施形態に係るボールグリッドアレイの概略構成を示す平面図、図４（ｂ）は、本発明の第６実施形態に係るボールグリッドアレイの概略構成を示す平面図である。
【図５】図５（ａ）は、従来のボールグリッドアレイの概略構成を示す平面図、図５（ｂ）は、図５（ａ）のＣ−Ｃ線で切断した断面図である。
【符号の説明】
１、２１、３１、４１、５１ インターポーザ基板、２ａ、２ｃ 配線、２ｂスルーホール配線、３ ＩＣチップ、４ バンプ、５ 樹脂、 ６、４８、２２、３２、４２、５２ ハンダボールもしくはバンプ、７ ランド、８、１９ ダミーボールもしくはダミーバンプ、８ａ、１９ａ、コア ８ｂ、１９ｂ ハンダ・Ｓｎ等の被膜、１１ 半導体基板、１２ 配線層、１３ パッド、１４ 応力緩和層、１５ 再配置配線、１６ ソルダレジスト層、１７ 開口部、４３ 内接楕円、５３ 内接菱形
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、チップサイズパッケージ（ＣＳＰ）またはボールグリッドアレイ（ＢＧＡ）などに適用して好適なものである。
【０００２】
【従来の技術】
従来のボールグリッドアレイおよびＣＳＰの電極構造では、フルグリッド配列によってボールバンプ、電極が配置され、このボールバンプ、電極を介してマザー基板への接合が行なわれていた。
図５（ａ）は、従来のボールグリッドアレイの概略構成を示す平面図、図５（ｂ）は、図５（ａ）のＣ−Ｃ線で切断した断面図である。
【０００３】
図５において、インターポーザ基板６１の両面には配線６２ａ、６２ｃがそれぞれ形成され、各面に形成された配線６２ａ、６２ｃは、インターポーザ基板６１に形成されたスルーホール配線６２ｂを介して接続されている。
そして、インターポーザ基板６１の表面にはＩＣチップ６３が実装され、ＩＣチップ６３は、バンプ６４を介して配線６２ａと接続されるとともに、モールド樹脂６５により封止されている。
【０００４】
また、インターポーザ基板６１の裏面には、ハンダボール６６がフルグリッド状に配置され、ハンダボール６６は配線６２ｃに接続されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のボールグリッドアレイでは、ハンダボール６６を介して実装が行われるため、実装時および環境下においてハンダボール６６が残留応力を受け、接合品質が劣化するという問題があった。
また、従来のボールグリッドアレイでは、実装時および環境下の歪み応力によって、接合強度が劣化し、特に、外周部に配置されたハンダボール６６の接合部異常、接合不良が激しいという問題があった。
【０００６】
そこで、本発明の第１の目的は、表面実装時における電極接合バンプの接合精度を向上させることが可能な半導体装置を提供することである。
また、本発明の第２の目的は、表面実装時における電極接合バンプの接合不良を低減することが可能な半導体装置を提供することである。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の半導体装置によれば、基板上もしくはＩＣチップ上に形成された配線層と、前記配線層に接続され、前記基板上もしくはＩＣチップ上に配置された電極接合バンプと、前記電極接合バンプの外側に配置され、前記電極接合バンプに加わる応力を緩和するダミー接合バンプとを備えることを特徴とする。
【０００８】
これにより、電極接合バンプに加わる応力歪みを低減することが可能となり、表面実装時における電極接合バンプの接合不良を低減することが可能となる。
また、請求項２記載の半導体装置によれば、前記ダミー接合バンプは、前記電極接合バンプよりも融点の高い材質で構成されたコアと、前記電極接合バンプと同じ材質で構成され、前記コアの表面を覆う被膜とを備えることを特徴とする。
【０００９】
これにより、ダミー接合バンプで基板を支えつつ、電極接合バンプを融着させることが可能となり、実装時の電極接合バンプの変形を抑制して、電極接合バンプの接合精度を向上させることが可能となるとともに、応力緩和効果も備えることができる。
また、請求項３記載の半導体装置によれば、前記ダミー接合バンプは、いずれかの電極接合バンプと共通電位であることを特徴とする。
【００１０】
また、請求項４記載の半導体装置によれば、前記ダミー接合バンプは、前記電極接合バンプの外側に限定されず、前記電極接合バンプの外周辺、中央辺、またはチップ・基板の接合エリア中心からの点対称位置に配置されることを特徴とする。
また、請求項５記載の半導体装置によれば、基板上もしくはＩＣチップ上に形成された配線層と、前記配線層に接続され、実装時および環境条件下の応力歪みを吸収するように、配置位置、配置方法、サイズまたは形状が設定された電極接合バンプとを備えることを特徴とする。
【００１１】
これにより、実装時の応力歪みを吸収するように、電極接合バンプの配置位置、配置方法、サイズまたは形状を最適化することが可能となり、表面実装時における電極接合バンプの接合品質不良を低減することが可能となる。
また、請求項６記載の半導体装置によれば、前記電極接合バンプのサイズは、前記基板もしくはＩＣチップの外周部で大きくなっていることを特徴とする。
【００１２】
これにより、応力歪みの大きい領域の接合力を強化することができ、表面実装時における電極接合バンプの接合品質不良を低減することが可能となる。
また、請求項７記載の半導体装置によれば、前記電極接合バンプのサイズは、前記基板もしくはＩＣチップの内周部から外周部に向かうに従って徐々に大きくなっていることを特徴とする。
【００１３】
これにより、応力歪みの大きい領域の接合力を強化することが可能となるとともに、応力歪みの小さい領域の電極接合バンプのサイズを小さくして、電極接合バンプの配置密度を増加させることが可能となり、電極接合バンプの配置数の低下を抑制しつつ、電極接合バンプの接合不良を低減することが可能となる。
また、請求項８記載の半導体装置によれば、前記電極接合バンプは、前記基板もしくはＩＣチップの外周部で配置密度が大きくなっていることを特徴とする。
【００１４】
これにより、電極接合バンプの大きさを変えることなく、応力歪みの大きい領域の接合力を強化することができ、表面実装時における電極接合バンプの接合不良を低減することが可能となる。
また、請求項９記載の半導体装置によれば、前記電極接合バンプの形状は、真円、楕円、多角形または方形状であること、もしくは１個の電極接合バンプの中で外周部に近い側の面積が内周部側より大であることを特徴とする。
【００１５】
これにより、応力歪みの発生方向に一致するように、電極接合バンプの形状を合わせることが可能となり、応力歪みを電極接合バンプで効率よく吸収することを可能として、電極接合バンプの接合不良を低減することが可能となる。
また、請求項１０記載の半導体装置によれば、前記電極接合バンプの配置方法は、放射状または群状であることを特徴とする。
【００１６】
これにより、応力歪みの発生方向に沿って、電極接合バンプを配置することが可能となり、応力歪みを電極接合バンプで効率よく吸収することを可能として、電極接合バンプの接合不良を低減することが可能となる。
また、請求項１１記載の半導体装置によれば、前記電極接合バンプの配置位置は、前記基板もしくはＩＣチップの各辺の中心点を結んだ領域内、あるいは前記基板もしくはＩＣチップの各辺の内接円または内接楕円内、あるいは前記基板もしくはＩＣチップの中央から面積にして５０〜８０％の範囲内の領域であることを特徴とする。
【００１７】
これにより、応力歪みの大きい領域を避けながら、電極接合バンプを配置することが可能となり、電極接合バンプの接合不良を低減することが可能となる。
また、請求項１２記載の半導体装置によれば、前記ダミー接合バンプもしくは前記電極接合バンプを接合する基板のランドの大きさは、それぞれに対応して大きさが変えられていることを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係るボールグリッドアレイの概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図である。
【００１９】
図１において、インターポーザ基板１の表面には配線２ａが形成されるとともに、インターポーザ基板１の表面には配線２ｃおよびダミーボールもしくはダミーバンプ８を配置するランド７が形成され、各面に形成された配線２ａ、２ｃは、インターポーザ基板１に形成されたスルーホール配線２ｂを介して接続されている。
【００２０】
ここで、インターポーザ基板１の裏面に設けられた配線２ｃは、インターポーザ基板１の内側に向かうように配置され、ダミーボールもしくはダミーバンプ８を配置するランド７は、インターポーザ基板の最外周に配置されている。
そして、インターポーザ基１の表面にはＩＣチップ３が実装され、ＩＣチップ３は、バンプ４を介して配線２ａと接続されるとともに、モールド樹脂５により封止されている。
【００２１】
また、インターポーザ基板１の裏面に設けられたランド７上には、ダミーボールもしくはダミーバンプ８が形成され、ダミーボール８もしくはダミーバンプは、インターポーザ基板１の最外周に配置されている。
ここで、ダミーボールもしくはダミーバンプ８は、コア８ａとコア８ｂを覆うハンダ・Ｓｎ等の被膜８ｂとから構成され、コア８ａは、ハンダボール６より融点の高い硬質ボール・バンプから構成することができ、コア８ａの材質としては、例えば、Ｃｕ、Ｎｉ、Ｐｄ、Ｗ、Ｔｉなどを用いることができる。
【００２２】
さらに、ダミーボールもしくはダミーバンプ８の内側には、ハンダボールもしくはバンプ６が配置され、ハンダボールもしくはバンプ６は、配線２ｃに接続されている。
これにより、ハンダボールもしくはバンプ６が形成されたインターポーザ基板１をマザー基板上に実装することで、ハンダボールもしくはバンプ６の接続状態をダミーボールもしくはダミーバンプ８で補強することが可能となる。
【００２３】
このため、ボールグリッドアレイが大型化した場合においても、実装時の工程数を増加させることなく、ハンダボールもしくはバンプ６の接続不良を低減することが可能となり、スループットの低下を抑制しつつ、ボールグリッドアレイの二次実装時の信頼性を向上させることができる。
また、ダミーボールもしくはダミーバンプ８のコア８ａをハンダボールもしくはバンプ６より融点の高い硬質ボールもしくはバンプで構成することにより、ダミーボールもしくはダミーバンプ８でインターポーザ基板１を支えつつ、ハンダボールもしくはバンプ６を融着させることが可能となる。
【００２４】
このため、実装時のハンダボールもしくはバンプ６の変形を抑制して、接合平面度を確保しつつ、接合間隔を一定に保つことが可能となり、ハンダボールもしくはバンプ６の接合精度を向上させることが可能となるとともに、樹脂封止の信頼性を向上させることが可能となる。
さらに、ダミーボールもしくはダミーバンプ８のコア８ａをハンダ・Ｓｎ等の被膜８ｂで被覆することにより、ダミーボールもしくはダミーバンプ８の内側に配置されたハンダボールもしくはバンプ６の融着を行いつつ、ダミーボールもしくはダミーバンプ８を融着することが可能となり、ダミーボールもしくはダミーバンプ８の接続をハンダボールもしくはバンプ６の接続とともに一括して行うことができる。
【００２５】
このため、実装時の工程数を増加させることなく、ダミーボールもしくはダミーバンプ８を接続することが可能となり、スループットの低下を抑制しつつ、二次実装時の信頼性を向上させることができる。
なお、上述した第１実施形態では、インターポーザ基板１の四隅にダミーボールもしくはダミーバンプ８をそれぞれ配置する方法について説明したが、インターポーザ基板１の外周部、中央部、外周辺中央部などに配置するようにしてもよい。
【００２６】
また、ダミーボールもしくはダミーバンプ８の形状は、円のほか、楕円、多角形または方形状などでもよい。
図２（ａ）は、本発明の第２実施形態に係るチップサイズパッケージの概略構成を示す平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ線で切断した断面図である。
【００２７】
図２において、半導体基板１１上には、能動領域に接続された配線層１２が形成され、配線層１２にはパッド１３が形成されている。
また、半導体基板１１上に形成された能動領域上には、例えば、パッド１３が露出するようにして応力緩和層１４が形成され、パッド１３上には、応力緩和層１４上に延伸された再配置配線１５が形成されている。
【００２８】
ここで、再配置配線１５は、例えば、ＴｉＷスパッタ配線層、Ｃｕスパッタ配線層およびＣｕメッキ配線層の３層構造から構成することができる。
また、再配置配線１５上にはソルダレジスト膜１６等が形成され、ソルダレジスト膜１６等には、応力緩和層１４上において再配置配線１５を露出させる開口部１７が形成されている。
【００２９】
そして、ソルダレジスト膜１６等上には、ダミーボールもしくはダミーバンプ１９が形成され、ダミーボールもしくはダミーバンプ１９は、応力緩和層１４の最外周に配置されている。
ここで、ダミーボールもしくはダミーバンプ１９は、コア１９ａとコア１９ｂを覆うハンダ・Ｓｎ等の被膜１８ｂとから構成され、コア１９ａは、ハンダボールもしくはバンプ１８より融点の高い硬質ボールもしくはバンプから構成することができ、コア１９ａの材質としては、例えば、Ｃｕ、Ｎｉ、Ｐｄ、Ｗ、Ｔｉなどを用いることができる。
【００３０】
さらに、ダミーボールもしくはダミーバンプ１９の内側には、ハンダボールもしくはバンプ１８が配置され、ハンダボールもしくはバンプ１８は、ソルダレジスト膜１６等に形成された開口部１７を介して再配置配線１５と接続されている。
これにより、ハンダボールもしくはバンプ１８が形成された半導体基板１１をマザー基板上に実装することで、ハンダボールもしくはバンプ１８の接続状態をダミーボールもしくはダミーバンプ１９で補強することが可能となる。
【００３１】
このため、チップサイズパッケージが大型化した場合においても、実装時の工程数を増加させることなく、ハンダボールもしくはバンプ１８の接続不良を低減することが可能となり、スループットの低下を抑制しつつ、チップサイズパッケージの二次実装時の信頼性を向上させることができる。
また、ダミーボールもしくはダミーバンプ１９のコア１９ａをハンダボールもしくはバンプ１８より融点の高い硬質ボールもしくはバンプで構成することにより、ダミーボールもしくはダミーバンプ１９で半導体基板１１を支えつつ、ハンダボールもしくはバンプ１８を融着させることが可能となる。
【００３２】
このため、実装時のハンダボールもしくはバンプ１８の変形を抑制して、接合平面度を確保しつつ、接合間隔を一定に保つことが可能となり、ハンダボールもしくはバンプ１８の接合精度を向上させることが可能となるとともに、樹脂封止の信頼性を向上させることが可能となる。
さらに、ダミーボールもしくはダミーバンプ１９のコア１９ａをハンダ・Ｓｎ等の被膜１９ｂで被覆することにより、ダミーボールもしくはダミーバンプ１９の内側に配置されたハンダボールもしくはバンプ１８の融着を行いつつ、ダミーボールもしくはダミーバンプ１９を融着することが可能となり、ダミーボールもしくはダミーバンプ１９の接続をハンダボールもしくはバンプ１８の接続とともに一括して行うことができる。
【００３３】
このため、実装時の工程数を増加させることなく、ダミーボールもしくはダミーバンプ１９を接続することが可能となり、スループットの低下を抑制しつつ、二次実装時の信頼性を向上させることができる。
図３（ａ）は、本発明の第３実施形態に係るボールグリッドアレイの概略構成を示す平面図である。
【００３４】
図３（ａ）において、インターポーザ基板２１の裏面には、ハンダボールもしくはバンプ２２が放射上に配置されている。
これにより、ハンダボールもしくはバンプ２２にかかる応力歪みの発生方向に沿って、ハンダボールもしくはバンプ２２を配置することが可能となり、ハンダボールもしくはバンプ２２自体で応力歪みを効率よく吸収することを可能として、ハンダボールもしくはバンプ２２の接合不良を低減することが可能となる。
【００３５】
図３（ｂ）は、本発明の第４実施形態に係るボールグリッドアレイの概略構成を示す平面図である。
図３（ｂ）において、インターポーザ基板３１の裏面には、楕円状のハンダボールもしくはバンプ３２が配置されている。
ここで、ハンダボールもしくはバンプ３２の長手方向が応力歪の発生方向に向くように、ハンダボールもしくはバンプ３２がインターポーザ基板３１上にそれぞれ配置される。例えば、ハンダボールもしくはバンプ３２には、インターポーザ基板３１の周りの円周方向に沿って応力歪がかかるものとすると、ハンダボールもしくはバンプ３２の長手方向がインターポーザ基板３１の周りの円周方向に沿うように、ハンダボールもしくはバンプ３２をそれぞれ配置する。
【００３６】
これにより、ハンダボールもしくはバンプ３２の向きを変えることで、応力歪みの発生方向に沿ってハンダボールもしくはバンプ３２を配置することが可能となる。
このため、ハンダボールもしくはバンプ３２の配置密度の低下を抑制しつつ、ハンダボールもしくはバンプ３２自体で応力歪みを効率よく吸収することが可能となり、チップサイズの増加を抑制しつつ、ハンダボールもしくはバンプ３２の接合不良を低減することが可能となる。
【００３７】
図４（ａ）は、本発明の第５実施形態に係るボールグリッドアレイの概略構成を示す平面図である。
図４（ａ）において、インターポーザ基板４１の裏面には、ハンダボールもしくはバンプ４２が設けられ、ハンダボールもしくはバンプ４２は、インターポーザ基板４１の各辺の内接楕円４３内に配置されている。
【００３８】
これにより、応力歪みの大きい領域にハンダボールもしくはバンプ４２が配置されることを防止することが可能となり、ハンダボールもしくはバンプ４２の接合不良を低減することが可能となる。
図４（ｂ）は、本発明の第６実施形態に係るボールグリッドアレイの概略構成を示す平面図である。
【００３９】
図４（ｂ）において、インターポーザ基板５１の裏面には、ハンダボールもしくはバンプ５２が設けられ、ハンダボールもしくはバンプ５２は、インターポーザ基板５１の各辺の中心点を結んだ領域５３内に配置されている。
これにより、応力歪みの大きい領域にハンダボールもしくはバンプ５２が配置されることを防止することが可能となり、ハンダボールもしくはバンプ５２の接合不良を低減することが可能となる。
【００４０】
なお、上述した第６実施形態では、インターポーザ基板４１の各辺の内接楕円４３内またはインターポーザ基板５１の各辺の中心点を結んだ領域５３内にハンダボールもしくはバンプ４２、５２をそれぞれ配置する方法について説明したが、インターポーザ基板の中央から面積にして５０〜８０％の範囲内の領域にハンダボールもしくはバンプを配置するようにしてもよい。
【００４１】
また、上述した第３〜第６実施形態では、ハンダボールもしくはバンプの大きさが一定の場合について説明したが、ハンダボールもしくはバンプの大きさは必ずしも一定である必要はなく、ハンダボールもしくはバンプの大きさが異なっていてもよい。例えば、ハンダボールもしくはバンプの大きさが基板の外周部で大きくなるようにしてもよいし、内周部から外周部に向かうに従って徐々に大きくなるようにしてもよい。
【００４２】
また、ハンダボールもしくはバンプの配置密度が基板の外周部で大きくなるようにしてもよいし、内周部から外周部に向かうに従って徐々に大きくなるようにしてもよい。
さらに、ハンダボールもしくはバンプの形状は、真円や楕円のほか、多角形または方形状であってもよいし、様々の形状が混在していてもよい。
【００４３】
また、ハンダボールもしくはバンプの配置方法は、格子状や放射状のほか、群状であってもよいし、様々の配置方法が混在していてもよい。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、電極接合バンプに加わる応力歪みを低減することが可能となり、実装精度の向上とともに、表面実装時および環境下における電極接合バンプの接合不良、ひいては信頼性不良を低減することが可能となる。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の第１実施形態に係るボールグリッドアレイの概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図である。
【図２】図２（ａ）は、本発明の第２実施形態に係るチップサイズパッケージの概略構成を示す平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ線で切断した断面図である。
【図３】図３（ａ）は、本発明の第３実施形態に係るボールグリッドアレイの概略構成を示す平面図、図３（ｂ）は、本発明の第４実施形態に係るボールグリッドアレイの概略構成を示す平面図である。
【図４】図４（ａ）は、本発明の第５実施形態に係るボールグリッドアレイの概略構成を示す平面図、図４（ｂ）は、本発明の第６実施形態に係るボールグリッドアレイの概略構成を示す平面図である。
【図５】図５（ａ）は、従来のボールグリッドアレイの概略構成を示す平面図、図５（ｂ）は、図５（ａ）のＣ−Ｃ線で切断した断面図である。
【符号の説明】
１、２１、３１、４１、５１ インターポーザ基板、２ａ、２ｃ 配線、２ｂスルーホール配線、３ ＩＣチップ、４ バンプ、５ 樹脂、 ６、４８、２２、３２、４２、５２ ハンダボールもしくはバンプ、７ ランド、８、１９ ダミーボールもしくはダミーバンプ、８ａ、１９ａ、コア ８ｂ、１９ｂ ハンダ・Ｓｎ等の被膜、１１ 半導体基板、１２ 配線層、１３ パッド、１４ 応力緩和層、１５ 再配置配線、１６ ソルダレジスト層、１７ 開口部、４３ 内接楕円、５３ 内接菱形
Claims (12)
- 基板上もしくはＩＣチップ上に形成された配線層と、
前記配線層に接続され、前記基板上もしくはＩＣチップ上に配置された電極接合バンプと、
前記電極接合バンプの外側に配置され、前記電極接合バンプに加わる応力を緩和するダミー接合バンプとを備えることを特徴とする半導体装置。 - 前記ダミー接合バンプは、
前記電極接合バンプよりも融点の高い材質で構成されたコアと、
前記電極接合バンプと同じ材質で構成され、前記コアの表面を覆う被膜とを備えることを特徴とする請求項１記載の半導体装置。 - 前記ダミー接合バンプは、いずれかの電極接合バンプと共通電位であることを特徴とする請求項１または２記載の半導体装置。
- 前記ダミー接合バンプは、前記電極接合バンプの外側に限定されず、前記電極接合バンプの外周辺、中央辺、またはチップ・基板の接合エリア中心からの点対称位置に配置されることを特徴とする請求項１〜３のいずれか１項記載の半導体装置。
- 基板上もしくはＩＣチップ上に形成された配線層と、
前記配線層に接続され、実装時および環境条件下の応力歪みを吸収するように、配置位置、配置方法、サイズまたは形状が設定された電極接合バンプとを備えることを特徴とする半導体装置。 - 前記電極接合バンプのサイズは、前記基板もしくはＩＣチップの外周部で大きくなっていることを特徴とする請求項５記載の半導体装置。
- 前記電極接合バンプのサイズは、前記基板もしくはＩＣチップの内周部から外周部に向かうに従って徐々に大きくなっていることを特徴とする請求項５記載の半導体装置。
- 前記電極接合バンプは、前記基板もしくはＩＣチップの外周部で配置密度が大きくなっていることを特徴とする請求項５〜７のいずれか１項記載の半導体装置。
- 前記電極接合バンプの形状は、真円、楕円、多角形または方形状であること、もしくは１個の電極接合バンプの中で外周部に近い側の面積が内周部側より大であることを特徴とする請求項５〜８のいずれか１項記載の半導体装置。
- 前記電極接合バンプの配置方法は、放射状または群状であることを特徴とする請求項５〜９のいずれか１項記載の半導体装置。
- 前記電極接合バンプの配置位置は、前記基板もしくはＩＣチップの各辺の中心点を結んだ領域内、あるいは前記基板もしくはＩＣチップの各辺の内接円または内接楕円内、あるいは前記基板もしくはＩＣチップの中央から面積にして５０〜８０％の範囲内の領域であることを特徴とする請求項５〜１０のいずれか１項記載の半導体装置。
- 前記ダミー接合バンプもしくは前記電極接合バンプを接合する基板のランドの大きさは、それぞれに対応して大きさが変えられていることを特徴とする請求項１〜１１のいずれか１項記載の半導体装置。
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100593923B1 (ko) | 2004-08-13 | 2006-06-30 | 삼성전기주식회사 | 블루투스 모듈 |
| KR100691488B1 (ko) | 2004-12-28 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 패키지 |
| JP2007305753A (ja) * | 2006-05-10 | 2007-11-22 | Denso Corp | 半導体装置及びその実装構造 |
| CN100416807C (zh) * | 2004-10-20 | 2008-09-03 | 力晶半导体股份有限公司 | 半导体封装结构及其制造方法 |
| JP2010283404A (ja) * | 2010-09-27 | 2010-12-16 | Rohm Co Ltd | 半導体装置 |
| JP2012114345A (ja) * | 2010-11-26 | 2012-06-14 | Murata Mfg Co Ltd | セラミック多層基板 |
| JP2013062388A (ja) * | 2011-09-14 | 2013-04-04 | Canon Inc | 半導体装置及びプリント回路板 |
| US8525333B2 (en) | 2008-03-17 | 2013-09-03 | Renesas Electronics Corporation | Electronic device and manufacturing method therefor |
| JP2013219170A (ja) * | 2012-04-09 | 2013-10-24 | Yokogawa Electric Corp | 基板装置 |
| WO2021088379A1 (zh) * | 2019-11-07 | 2021-05-14 | 长鑫存储技术有限公司 | 半导体结构、制备方法及半导体封装结构 |
-
2002
- 2002-12-16 JP JP2002363309A patent/JP2004200197A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100593923B1 (ko) | 2004-08-13 | 2006-06-30 | 삼성전기주식회사 | 블루투스 모듈 |
| CN100416807C (zh) * | 2004-10-20 | 2008-09-03 | 力晶半导体股份有限公司 | 半导体封装结构及其制造方法 |
| KR100691488B1 (ko) | 2004-12-28 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 패키지 |
| JP2007305753A (ja) * | 2006-05-10 | 2007-11-22 | Denso Corp | 半導体装置及びその実装構造 |
| JP4665827B2 (ja) * | 2006-05-10 | 2011-04-06 | 株式会社デンソー | 半導体装置及びその実装構造 |
| US8525333B2 (en) | 2008-03-17 | 2013-09-03 | Renesas Electronics Corporation | Electronic device and manufacturing method therefor |
| JP2010283404A (ja) * | 2010-09-27 | 2010-12-16 | Rohm Co Ltd | 半導体装置 |
| JP2012114345A (ja) * | 2010-11-26 | 2012-06-14 | Murata Mfg Co Ltd | セラミック多層基板 |
| JP2013062388A (ja) * | 2011-09-14 | 2013-04-04 | Canon Inc | 半導体装置及びプリント回路板 |
| JP2013219170A (ja) * | 2012-04-09 | 2013-10-24 | Yokogawa Electric Corp | 基板装置 |
| WO2021088379A1 (zh) * | 2019-11-07 | 2021-05-14 | 长鑫存储技术有限公司 | 半导体结构、制备方法及半导体封装结构 |
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