JP2004194346A

JP2004194346A - Pulse width control circuit

Info

Publication number: JP2004194346A
Application number: JP2004014675A
Authority: JP
Inventors: Koji Hayashi; 浩二林; Toru Akiyama; 徹秋山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-01-22
Filing date: 2004-01-22
Publication date: 2004-07-08
Anticipated expiration: 2018-03-26
Also published as: JP3843103B2

Abstract

<P>PROBLEM TO BE SOLVED: To realize highly accurate pulse width control without using a high-speed clock and to realize suited recording corresponding to the media class or the rotating speed when recording onto a disk. <P>SOLUTION: The present invention is provided with an AND gate 12 for connecting first and second selectors 11, 31 for selecting and outputting the output signals of delay element steps for each of first and second delay circuits 10, 30 and inputting the input signal of the delay circuit and the delay signal of the selector 11, and an OR gate 32 for inputting the input signal of the second delay circuit and the delay signal of the selector 31, and the output of the AND gate is defined as an input signal of the delay circuit. Further, each of the delay circuits is composed of a delay line 2 to which a plurality of delay elements are connected, and a PLL circuit 3, a VCO 3 and the delay line 2 in the PLL circuit are composed of the same delay element, and the same control voltage is supplied. In application to a disk recording apparatus, the selector is selected in accordance with the media class and rotating speed. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

本発明は、遅延素子を複数段接続した遅延回路を用いて構成したパルス幅制御回路、及びディスク記録装置においてこのパルス幅制御回路を利用して記録マークの記録タイミングを調整可能なディスク記録制御回路に関する。 The present invention relates to a pulse width control circuit configured by using a delay circuit in which delay elements are connected in a plurality of stages, and a disk recording control circuit capable of adjusting the recording timing of a recording mark using the pulse width control circuit in a disk recording device About.

光ディスク装置や光磁気ディスク装置においては、データを再生するだけでなく書き込み可能なものがあり、このような装置では、データの変調信号に対応する記録マークをレーザー装置でディスク上に記録することによって、データの記録媒体への書き込みを行っている。 Some optical disk devices and magneto-optical disk devices can not only read data but also write data.In such a device, a recording mark corresponding to a data modulation signal is recorded on a disk by a laser device. And writing data to the recording medium.

たとえば、ＣＤ−Ｒでは、まず、書き込もうとするデータをＥＦＭエンコーダでＥＦＭ信号に変調し、このＥＦＭ信号をレーザー装置に送出してＥＦＭ信号に対応する記録マークをディスクに記録するようにしている。 For example, in a CD-R, first, data to be written is modulated into an EFM signal by an EFM encoder, and the EFM signal is sent to a laser device to record a recording mark corresponding to the EFM signal on a disk.

ところが、データを記録するメディアの種類やディスクの回転速度によって記録状態が変化するため、単純にＥＦＭ信号をレーザー装置に送出するだけでは、所望の記録マークを記録することはできない。そこで、ＥＦＭ信号の立ち上がりや立ち下がりのタイミングを遅延させることによって、所望の記録マークを記録する試みが従来より行われていた。そして、このようにＥＦＭ信号を遅延させるためには、一般に、クロックに同期して動作するＤフリップフロップ等のロジック回路を複数段接続して使用していた。 However, since the recording state changes depending on the type of media on which data is recorded and the rotational speed of the disc, it is not possible to record a desired recording mark by simply sending an EFM signal to the laser device. Therefore, attempts have been made to record a desired recording mark by delaying the rising and falling timings of the EFM signal. In order to delay the EFM signal, a plurality of logic circuits such as D flip-flops that operate in synchronization with a clock are generally connected and used.

ＥＦＭ信号は、ＥＦＭクロックと呼ばれる基準信号に同期した信号であって、このクロックの３〜１１周期分のパルス幅を有している。従って、上述の如くクロックに同期して動作するＤフリップフロップで遅延回路を構成する場合には、Ｄフリップフロップに印加するクロックとして、ＥＦＭクロックより高速のクロックを用いなければならず、たとえば、遅延回路の分解能を１６段階とすればＥＦＭクロックの１６倍の速さのクロックが必要となる。 The EFM signal is a signal synchronized with a reference signal called an EFM clock, and has a pulse width of 3 to 11 periods of the clock. Therefore, when the delay circuit is configured by the D flip-flop operating in synchronization with the clock as described above, a clock higher than the EFM clock must be used as the clock applied to the D flip-flop. If the resolution of the circuit is 16 steps, a clock 16 times faster than the EFM clock is required.

しかしながら、このＥＦＭクロックは元々相当周波数の高いクロックであり、４倍速では「１７．２８ＭＨｚ」、８倍速では「３４．５６ＭＨｚ」である。従って、上記Ｄフリップフロップに印加するクロックとしては、４倍速では「２７６．４８ＭＨｚ」、８倍速では「５５２．９６ＭＨｚ」ときわめて高速となってしまう。このため、実際にはこのような高速のクロックを供給することは不可能であり、且つこのような高速クロックに同期して安定して動作するロジック回路を作ることもきわめて難しい。 However, this EFM clock is originally a clock with a considerably high frequency, and is “17.28 MHz” at 4 × speed and “34.56 MHz” at 8 × speed. Therefore, the clock applied to the D flip-flop becomes extremely high at "276.48 MHz" at 4 * speed and "552.96 MHz" at 8 * speed. For this reason, it is actually impossible to supply such a high-speed clock, and it is extremely difficult to produce a logic circuit that operates stably in synchronization with such a high-speed clock.

更に、ロジック回路は、電源変動や温度変化などの外的要因を受けやすいので、コントロールしたいパルス幅が非常に短い場合は、精度良くコントロールすることは困難である。 Furthermore, since the logic circuit is susceptible to external factors such as power supply fluctuations and temperature changes, it is difficult to control with high accuracy if the pulse width to be controlled is very short.

本発明は、遅延素子を複数段接続して入力信号を遅延させる第１及び第２の遅延回路と、第１及び第２の遅延回路毎に各遅延素子段の出力信号のいずれかを選択して遅延信号として出力する第１及び第２のセレクタと、各遅延回路毎に入力信号と前記遅延信号との論理演算を行う第１及び第２の論理回路を有し、第１の論理回路の出力信号を第２の遅延回路の入力信号とすると共に、第１及び第２の論理回路の一方を論理積回路とし他方を論理和回路とするパルス幅制御回路であって、前記遅延回路は、遅延素子を複数段リング状に接続して構成され、各段の遅延量が入力される制御電圧により制御されるＶＣＯと、該ＶＣＯの出力信号もしくはその分周信号と基準信号もしくはその分周信号とを入力し両信号の位相を比較する位相比較器と、該位相比較器で検出された位相差に応じた前記制御電圧を発生するローパスフィルタと、前記ＶＣＯの遅延素子と同一構成の遅延素子を複数段接続して構成され、各段の遅延量が前記制御電圧により制御されるディレイラインと、を備え、前記位相比較器に入力される前記ＶＣＯの出力信号もしくはその分周信号及び前記基準信号もしくはその分周信号の周波数を可変とすることを特徴とする。 According to the present invention, first and second delay circuits for connecting a plurality of delay elements to delay an input signal, and selecting one of output signals of each delay element stage for each of the first and second delay circuits. First and second selectors for outputting a delay signal as a delay signal, and first and second logic circuits for performing a logical operation on an input signal and the delay signal for each delay circuit. A pulse width control circuit including an output signal as an input signal of a second delay circuit, one of the first and second logic circuits as an AND circuit, and the other as an OR circuit, wherein the delay circuit includes: A VCO which is constituted by connecting a plurality of delay elements in a ring shape and in which the delay amount of each stage is controlled by a control voltage to be inputted, an output signal of the VCO or its divided signal and a reference signal or its divided signal And a phase comparator for comparing the phases of both signals A low-pass filter that generates the control voltage according to the phase difference detected by the phase comparator, and a delay element having the same configuration as the delay element of the VCO are connected in a plurality of stages. And a delay line controlled by a control voltage, wherein a frequency of an output signal of the VCO or a frequency-divided signal thereof and a frequency of the reference signal or the frequency-divided signal input to the phase comparator are variable. I do.

本発明によれば、高速のクロックを用いることなく所望のパルス波形を得ることが可能となり、特に、ＰＬＬ回路を用いた場合には遅延量を高精度で設定できるようになる。また、ディスク記録装置に適用すれば、メディア種別や回転速度に対応した適切な記録を実現できるようになる。 According to the present invention, a desired pulse waveform can be obtained without using a high-speed clock. In particular, when a PLL circuit is used, a delay amount can be set with high accuracy. Further, if the present invention is applied to a disk recording device, it becomes possible to realize appropriate recording corresponding to the type of media and the rotation speed.

図１は、本発明によるパルス幅制御回路の実施形態を示すブロック図であり、入力信号の立ち上がりと立ち下がりの遅延量を独立して設定できるように、２つの遅延回路１０，３０を用いている。各遅延回路１０，３０は、インバータよりなる遅延素子４０を複数段直列に接続して構成され、各段の出力信号のいずれか一つをセレクト信号ＳＥＬ１，ＳＥＬ２に応じて選択するセレクタ１１，３１が、各遅延回路１０，３０に各々接続されている。更に、セレクタ１１で選択された遅延信号と遅延回路１０への入力信号を入力するＡＮＤゲート１２と、セレクタ３１で選択された遅延信号と遅延回路３０への入力信号を入力するＯＲゲート３２が設けられ、ＡＮＤゲート１２の出力信号が遅延回路３０の入力信号として供給されている。 FIG. 1 is a block diagram showing an embodiment of a pulse width control circuit according to the present invention. The pulse width control circuit uses two delay circuits 10 and 30 so that the delay amounts of the rise and fall of an input signal can be set independently. I have. Each of the delay circuits 10 and 30 is configured by connecting a plurality of delay elements 40 formed of inverters in series, and selectors 11 and 31 for selecting any one of the output signals of each stage according to select signals SEL1 and SEL2. Are connected to the delay circuits 10 and 30, respectively. Further, an AND gate 12 for inputting the delay signal selected by the selector 11 and the input signal to the delay circuit 10 and an OR gate 32 for inputting the delay signal selected by the selector 31 and the input signal to the delay circuit 30 are provided. The output signal of the AND gate 12 is supplied as an input signal of the delay circuit 30.

ここで、各遅延回路１０，３０は、遅延素子４０が１６段接続されて構成されており、１つの遅延素子の遅延量ｄｔは、基準クロックであるEFMCKの周期Ｔの１／１６に設定されている。 Here, each of the delay circuits 10 and 30 is configured by connecting the delay elements 40 in 16 stages, and the delay amount dt of one delay element is set to 1/16 of the period T of the EFMCK as the reference clock. ing.

そこで、図６ｂに示すように、遅延回路１０にEFMCK（図６ａ）６周期分である６ＴのEFM信号が入力されたとすると、遅延回路１０では各遅延素子が入力EFM信号を順次Ｔ／１６づつ遅延させていく。そして、セレクタ１１はSEL1により指定された段数ｎの遅延信号EFMD1（図６ｃ）を選択し、ＡＮＤゲート１２に出力する。今SEL1により指定された段数ｎが「１０」ならば、立ち上がりの遅延量Ｔｄｆは、Ｔｄｆ＝１０・Ｔ／１６に設定される。また、ＡＮＤゲート１２の他方の入力端には入力信号EFMがそのまま印加されているので、ＡＮＤゲート１２の出力信号は、図６ｄに示すようになり、この信号が次段の遅延回路３０の入力信号となる。遅延回路３０においても遅延回路１０と同様、各遅延素子によりＡＮＤゲート１２の出力信号が順次Ｔ／１６づつ遅延されてゆき、SEL2により指定された段数ｎの遅延信号EFMD2（図６ｅ）がセレクタ３１で選択され、ＯＲゲート３２に出力される。SEL2により指定された段数ｎが「８」ならば、立ち下がりの遅延量Ｔｄｂは、Ｔｄｂ＝８・Ｔ／１６に設定される。そして、ＯＲゲート３２では、ＡＮＤゲートの出力信号と遅延信号EFMD2の論理和がとられるので、その出力WDATとしては図６ｆに示すように、入力されたEFM信号と比べると、立ち上がりがＴｄｆ（１０・Ｔ／１６）だけ遅延され、立ち下がりがＴｄｂ（８・Ｔ／１６）だけ遅延され、パルス幅が２Ｔ／１６短くなった信号が出力されることとなる。 Thus, as shown in FIG. 6B, assuming that a 6T EFM signal corresponding to six EFMCK cycles (FIG. 6A) is input to the delay circuit 10, in the delay circuit 10, each delay element sequentially converts the input EFM signal by T / 16. I will delay it. Then, the selector 11 selects the delay signal EFMD1 (FIG. 6C) of the number n of stages specified by SEL1, and outputs the signal to the AND gate 12. If the number of stages n specified by SEL1 is “10”, the rising delay amount Tdf is set to Tdf = 10 · T / 16. Since the input signal EFM is directly applied to the other input terminal of the AND gate 12, the output signal of the AND gate 12 becomes as shown in FIG. 6D. Signal. In the delay circuit 30, similarly to the delay circuit 10, the output signal of the AND gate 12 is sequentially delayed by T / 16 by each delay element, and the delay signal EFMD2 (FIG. 6e) of the number n of stages specified by SEL2 is selected by the selector 31. And is output to the OR gate 32. If the number n of stages specified by SEL2 is “8”, the falling delay amount Tdb is set to Tdb = 8 · T / 16. In the OR gate 32, the logical sum of the output signal of the AND gate and the delay signal EFMD2 is obtained, and as shown in FIG. .T / 16), the fall is delayed by Tdb (8.T / 16), and a signal having a pulse width reduced by 2T / 16 is output.

このように、立ち上がりと立ち下がりの遅延量Ｔｄｆ，Ｔｄｂは、セレクト信号SEL1,2により各々独立に設定することができる。尚、遅延回路３０にEFM信号を入力し、ＯＲゲート３２の出力を遅延回路１０に入力して、ＡＮＤゲート１２の出力を最終的な出力信号WDATとしても、図１と全く同様の出力を得ることができる。また、遅延素子４０としてインバータの代わりにコンパレータを用いても良い。 As described above, the rising and falling delay amounts Tdf and Tdb can be independently set by the select signals SEL1 and SEL2. It is to be noted that, even when the EFM signal is input to the delay circuit 30, the output of the OR gate 32 is input to the delay circuit 10, and the output of the AND gate 12 is used as the final output signal WDAT, the same output as in FIG. be able to. Further, a comparator may be used instead of the inverter as the delay element 40.

次に、以上説明したパルス幅制御回路をＣＤ−Ｒ用のディスク記録制御回路に適用した例を、図７を参照して説明する。 Next, an example in which the pulse width control circuit described above is applied to a disk recording control circuit for a CD-R will be described with reference to FIG.

図７は、ＣＤ−Ｒ用のディスク記録装置全体の構成を示すブロック図であり、ディスク５０に書き込むべきデータは、まずＥＦＭエンコーダ５１でEFM信号に変調され、図１に示したパルス幅制御回路５２にEFMCKと共に供給される。ディスク記録制御回路５４は、このパルス幅制御回路５２とレジスタ５３から成り、パルス幅制御回路５２の出力信号がレーザーピックアップ等のレーザー装置５５に供給され、ディスクにEFM信号に対応する記録マークが記録される。また、ディスク記録装置全体をコントロールするマイコン５６には、使用するディスクのメディア種別及び回転速度を示す情報が入力されており、マイコン５６に接続されたテーブル５７には図８に示すように、メディア種別及び回転速度に各々対応して、立ち上がり遅延量Ｔｄｆと立ち下がり遅延量Ｔｄｂがあらかじめ記憶されている。尚、記憶されている遅延量は、単位遅延量Ｔ／１６の何倍であるかを示す数値で記憶されており、このためこの数値そのものがSEL1,2となる。 FIG. 7 is a block diagram showing the configuration of the entire disc recording apparatus for CD-R. Data to be written to the disc 50 is first modulated into an EFM signal by an EFM encoder 51, and the pulse width control circuit shown in FIG. 52 is supplied with EFMCK. The disk recording control circuit 54 includes the pulse width control circuit 52 and a register 53. An output signal of the pulse width control circuit 52 is supplied to a laser device 55 such as a laser pickup, and a recording mark corresponding to the EFM signal is recorded on the disk. Is done. Further, information indicating the type of media and the rotation speed of the disk to be used is input to the microcomputer 56 that controls the entire disk recording device, and a table 57 connected to the microcomputer 56 stores the media as shown in FIG. A rise delay amount Tdf and a fall delay amount Tdb are stored in advance corresponding to the type and the rotation speed, respectively. Note that the stored delay amount is stored as a numerical value indicating how many times the unit delay amount T / 16, and therefore this numerical value itself becomes SEL1,2.

マイコンは、メディア種別及び回転速度が指定されると、テーブルから対応する立ち上がり及び立ち下がりの遅延量を読み出し、この数値をレジスタ５３にセットする。そして、レジスタ５３にセットされた数値がSEL1,2として、パルス幅制御回路５２に入力される。パルス幅制御回路５２では、上述したように入力されたEFM信号をSEL1により指定された遅延量だけ立ち上がりを遅延し、SEL2により指定された遅延量だけ立ち下がりを遅延して、レーザー装置５５に送出する。従って、レーザー装置５５では、EFM信号の記録タイミングがメディアの種別及び回転速度に応じて調整され、適切な記録マークが記録される。 When the media type and the rotation speed are designated, the microcomputer reads the corresponding rising and falling delay amounts from the table, and sets these values in the register 53. Then, the numerical value set in the register 53 is input to the pulse width control circuit 52 as SEL1,2. The pulse width control circuit 52 delays the rising of the input EFM signal by the delay amount specified by SEL1, delays the falling by the delay amount specified by SEL2, and sends the signal to the laser device 55 as described above. I do. Therefore, in the laser device 55, the recording timing of the EFM signal is adjusted according to the type and rotation speed of the medium, and an appropriate recording mark is recorded.

ところで、図１に示した遅延回路１０，３０を構成する遅延素子４０は、製造ばらつきにより遅延素子を構成するトランジスタの特性が均一にならないために、遅延量にばらつきが生じる。そこで、遅延量を高精度に設定したい場合は、遅延回路１０，３０として、図２に示す遅延回路１を用いればよい。 By the way, in the delay elements 40 constituting the delay circuits 10 and 30 shown in FIG. 1, since the characteristics of the transistors constituting the delay elements are not uniform due to manufacturing variations, the delay amount varies. Therefore, when it is desired to set the delay amount with high accuracy, the delay circuit 1 shown in FIG.

図２は示す遅延回路１は、入力信号を遅延するためのディレイライン２と、このディレイライン２の遅延量を制御するためのＰＬＬ回路３から成る。ＰＬＬ回路３は、入力される制御電圧Ｖｔにより出力信号周波数が変化するＶＣO４と、ＶＣＯ４の出力信号を１／Ｎに分周するプログラマブルデバイダ５と、入力される基準信号RFCKを１／Ｍに分周するリファレンスデバイダ６と、両デバイダ５，６の出力信号の位相を比較する位相比較器７と、位相比較器７により検出された位相差に応じた制御電圧ＶｔをＶＣＯ３に供給するローパスフィルタ８とを備えており、両デバイダ５，６とも分周比が変更可能なデバイダである。また位相比較器７の出力段にはチャージポンプが設けられている。 The delay circuit 1 shown in FIG. 2 includes a delay line 2 for delaying an input signal, and a PLL circuit 3 for controlling a delay amount of the delay line 2. The PLL circuit 3 includes a VCO 4 whose output signal frequency changes according to an input control voltage Vt, a programmable divider 5 that divides the output signal of the VCO 4 by 1 / N, and a divides the input reference signal RFCK by 1 / M. A reference divider 6 that circulates, a phase comparator 7 that compares the phases of the output signals of the two dividers 5 and 6, and a low-pass filter 8 that supplies a control voltage Vt corresponding to the phase difference detected by the phase comparator 7 to the VCO 3. , And both dividers 5 and 6 are dividers whose division ratios can be changed. The output stage of the phase comparator 7 is provided with a charge pump.

このＰＬＬ回路３中のＶＣＯ４は、図２に示すように、遅延セル４０を複数段直列に接続し、更に最終段の遅延セル４１の出力を初段に負帰還するリング状の構成であって、最終段の出力をバッファ４５を介してプログラマブルデバイダ５に送出している。また、各遅延セルは第１及び第２の制御端子を有し、第１の制御端子にバイアス回路４６からの一定バイアスＶｂが供給され、第２の制御端子にローパスフィルタ８からの制御電圧Ｖｔが供給されている。 As shown in FIG. 2, the VCO 4 in the PLL circuit 3 has a ring-shaped configuration in which a plurality of delay cells 40 are connected in series, and the output of the last-stage delay cell 41 is negatively fed back to the first stage. The output of the last stage is sent to the programmable divider 5 via the buffer 45. Each of the delay cells has first and second control terminals. The first control terminal is supplied with a constant bias Vb from the bias circuit 46, and the second control terminal is supplied with the control voltage Vt from the low-pass filter 8. Is supplied.

一方、ディレイライン２は、ＶＣＯ４を構成する遅延セルと同一構成の遅延セル４０を、複数段直列に接続して構成され、ＶＣＯ４とは異なり初段の遅延セルには外部から入力信号SINが印加されている。そして、セレクタ２０で各段の遅延セルからの出力のいずれか一つを選択し、遅延信号SOUTとして取り出すようにしている。このセレクタ２０は、図１におけるセレクタ１１，３１に相当するセレクタである。尚、図２に示す回路は同一チップ内の近傍に構成されており、このため遅延セルの遅延特性は、ＶＣＯ４とディレイラインとでほぼ同一となる。 On the other hand, the delay line 2 is configured by connecting a plurality of delay cells 40 having the same configuration as the delay cells constituting the VCO 4 in series, and unlike the VCO 4, the input signal SIN is applied to the first delay cell from the outside. ing. Then, the selector 20 selects any one of the outputs from the delay cells in each stage, and extracts it as the delay signal SOUT. The selector 20 is a selector corresponding to the selectors 11 and 31 in FIG. The circuit shown in FIG. 2 is configured in the vicinity of the same chip, so that the delay characteristics of the delay cell are almost the same between the VCO 4 and the delay line.

ここで、図３を参照して、遅延セル４０の具体構成について説明する。 Here, a specific configuration of the delay cell 40 will be described with reference to FIG.

遅延セル４０は、基本的には、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを縦続接続してなるインバータ１０１，１０２を２段直列に接続して構成されており、各インバータ１０１，１０２の後ろにバッファ１０３，１０４が接続されている。また、インバータ１０１，１０２の電源電位との間には電流制御用のＰチャンネルＭＯＳトランジスタ１０５，１０６が接続され、インバータ１０１，１０２の接地電位との間には電流制御用のＮチャンネルＭＯＳトランジスタ１０７，１０８が接続されている。この電流制御用のＰチャンネルＭＯＳトランジスタ１０５のゲートは第１の制御端子１１０に接続され，電流制御用のＮチャンネルＭＯＳトランジスタ１０７のゲートは第２の制御端子１１１に接続されている。尚、１０９は寄生容量を示す。 The delay cell 40 is basically configured by connecting two stages of inverters 101 and 102 in which a P-channel MOS transistor and an N-channel MOS transistor are cascade-connected. Buffers 103 and 104 are connected. Current control P-channel MOS transistors 105 and 106 are connected between the power supply potentials of inverters 101 and 102, and current control N-channel MOS transistor 107 is connected between the power supply potentials of inverters 101 and 102. , 108 are connected. The gate of the current control P-channel MOS transistor 105 is connected to the first control terminal 110, and the gate of the current control N-channel MOS transistor 107 is connected to the second control terminal 111. Incidentally, reference numeral 109 denotes a parasitic capacitance.

そして、本実施形態においては、第１の制御端子１１０にバイアス回路４６からの一定バイアスＶｂが供給され、第２の制御端子１１１にローパスフィルタ８からの制御電圧Ｖｔが供給されている。よって、制御電圧Ｖｔが大きくなるとインバータ１０１，１０２に流れる電流が増加して入力信号INの遅延量ｄｔは減少し、制御電圧Ｖｔが小さくなるとインバータ１０１，１０２に流れる電流が減少して入力信号INの遅延量ｄｔは増加する。このように、遅延セル４０の遅延量ｄｔは制御電圧Ｖｔの大きさに応じて変化する。 In the present embodiment, the constant bias Vb from the bias circuit 46 is supplied to the first control terminal 110, and the control voltage Vt from the low-pass filter 8 is supplied to the second control terminal 111. Therefore, when the control voltage Vt increases, the current flowing through the inverters 101 and 102 increases and the delay dt of the input signal IN decreases. When the control voltage Vt decreases, the current flowing through the inverters 101 and 102 decreases and the input signal IN increases. Dt increases. Thus, the delay amount dt of the delay cell 40 changes according to the magnitude of the control voltage Vt.

ところで、ＶＣＯ４の最終段は負帰還をかけるために、遅延セル４０の前半部分のみ、即ちインバータ１０１，バッファ１０３，制御用トランジスタ１０５，１０７で構成されており、インバータ１０１の出力がＶＣＯ４の初段の遅延セル４０に入力されている。 By the way, the last stage of the VCO 4 includes only the first half of the delay cell 40, that is, the inverter 101, the buffer 103, and the control transistors 105 and 107 in order to apply negative feedback. The output of the inverter 101 is the first stage of the VCO 4 It is input to the delay cell 40.

以下、図２に示す実施形態の動作を説明する。 Hereinafter, the operation of the embodiment shown in FIG. 2 will be described.

まず、ＶＣＯ４の出力信号周波数ｆ１はプログラマブルデバイダ５によって１／Ｎに分周されｆ１／Ｎになり、基準信号周波数ｆ０はリファレンスデバイダ６により分周されｆ０／Ｍになる。これらの分周信号は位相比較器７でその位相が比較され、ローパスフィルタ８からは位相差に応じた制御電圧ＶｔがＶＣＯ４に供給される。これによって、両デバイダの出力信号の位相差をなくすようにＰＬＬ回路３が動作し、ＰＬＬがロックすると式（１）が成り立つ。 First, the output signal frequency f1 of the VCO 4 is divided by the programmable divider 5 into 1 / N to become f1 / N, and the reference signal frequency f0 is divided by the reference divider 6 to become f0 / M. The phase of these frequency-divided signals is compared by a phase comparator 7, and a control voltage Vt corresponding to the phase difference is supplied from the low-pass filter 8 to the VCO 4. As a result, the PLL circuit 3 operates so as to eliminate the phase difference between the output signals of the two dividers, and when the PLL is locked, the equation (1) holds.

一方、ＶＣＯ４では、上述したようにローパスフィルタ８からの制御電圧Ｖｔにより各遅延セルの遅延量ｄｔが決定され、初段の遅延セル４０に入力された信号ｄｔ０は、図４に示すように各遅延セル４０で順次ｄｔづつ遅延されていく。そして、最終段の遅延セル４１では信号が反転され、この反転信号が折り返し遅延ｄαの後に初段に帰還される。つまり、折り返し遅延ｄαがｄｔに比べて十分小さいとすれば、ＶＣＯ４の周期Ｔの半周期Ｔ／２は、遅延量ｄｔを遅延セル４０の段数Ｄ分だけ加算した長さとなる。従って、遅延量ｄｔは式（２）で表される。 On the other hand, in the VCO 4, the delay amount dt of each delay cell is determined by the control voltage Vt from the low-pass filter 8 as described above, and the signal dt0 input to the first-stage delay cell 40 becomes the delay dt as shown in FIG. The cells 40 are sequentially delayed by dt. Then, the signal is inverted in the delay cell 41 at the last stage, and the inverted signal is fed back to the first stage after the return delay dα. That is, assuming that the return delay dα is sufficiently smaller than dt, the half cycle T / 2 of the cycle T of the VCO 4 is a length obtained by adding the delay amount dt by the number D of stages of the delay cell 40. Therefore, the delay amount dt is represented by the equation (2).

ここで、周期Ｔは１／ｆ１であって、上述したようにＰＬＬ回路３がロックすると式（１）が成立するので、ロック状態では、遅延量ｄｔは式（３）で表される。 Here, the period T is 1 / f1, and when the PLL circuit 3 locks as described above, the equation (1) is established. Therefore, in the locked state, the delay amount dt is expressed by the equation (3).

つまり、ＶＣＯの遅延セル段数Ｄと分周比Ｍ，Ｎを決定すれば、遅延セル４０の遅延量ｄｔは、基準信号RFCKの周波数ｆ０のみに依存する一定値となる。 That is, if the number of delay cell stages D of the VCO and the division ratios M and N are determined, the delay amount dt of the delay cell 40 becomes a constant value that depends only on the frequency f0 of the reference signal RFCK.

ところで、図２に示す回路では、上述したようにディレイライン２を構成する遅延セルはＶＣＯ４の遅延セルと全く同一の構成であり、しかもディレイライン２中の遅延セルに供給される制御電圧もＶＣＯ４の遅延セル４０に供給される制御電圧Ｖｔと全く同一である。このため、ディレイライン２中の遅延セルの遅延量は、ＶＣＯ４の遅延セル４０の遅延量ｄｔと全く同一となり、ＰＬＬのロック時には基準信号周波数ｆ０に依存した一定値となる。 By the way, in the circuit shown in FIG. 2, as described above, the delay cells constituting the delay line 2 have exactly the same configuration as the delay cells of the VCO 4, and the control voltage supplied to the delay cells in the delay line 2 is also VCO 4 Is exactly the same as the control voltage Vt supplied to the delay cell 40 of FIG. For this reason, the delay amount of the delay cell in the delay line 2 becomes exactly the same as the delay amount dt of the delay cell 40 of the VCO 4, and becomes a constant value depending on the reference signal frequency f0 when the PLL is locked.

ディレイライン２は、入力信号SINを遅延セル４０で順次遅延して、セレクタ２０により所望の段の遅延出力を選択して、遅延信号SOUTとして出力する構成であり、この各遅延セル段の遅延量ｄｔがＰＬＬロック時には一定値となるので、ディレイライン２においてセレクタ２０から出力する遅延信号の遅延量も所望の一定値となる。つまり、このディレイライン２では、製造時の調整は不要となり、且つＰＬＬ回路３で保証される精度で遅延量を設定でき、このためpsecオーダーでの高精度の設定が可能となる。しかも、ＰＬＬでは電源変動や温度変動に対しても保証されるので、ディレイライン２の遅延量もこれら変動の影響を受けなくなる。 The delay line 2 has a configuration in which the input signal SIN is sequentially delayed by the delay cell 40, a delay output of a desired stage is selected by the selector 20, and the delay output is output as the delay signal SOUT. Since dt has a constant value when the PLL is locked, the delay amount of the delay signal output from the selector 20 in the delay line 2 also has a desired constant value. In other words, the delay line 2 does not require adjustment at the time of manufacture, and can set the delay amount with the accuracy guaranteed by the PLL circuit 3, so that high-precision setting on the order of psec is possible. Moreover, since the PLL is guaranteed against power supply fluctuations and temperature fluctuations, the delay amount of the delay line 2 is not affected by these fluctuations.

また、基準信号RFCKの周波数ｆ０や分周比Ｍ，Ｎを変更するだけで、遅延量ｄｔを用意に変更できるので、ディレイライン２の分解能の設定が容易となる。たとえば、ＶＣＯ４の段数Ｄが「１６段」である場合、分周比Ｍ，Ｎを各々「２」とし、ｆ０を「１７．２８ＭＨｚ」とすれば、式（３）より遅延量ｄｔは「１．８１nsec」となる。そして、分周比
Ｍ，Ｎを各々「４」に変更し、ｆ０を「３４．５６ＭＨｚ」に変更すれば、式（３）より遅延量ｄｔは「０．９０nsec」とpsecオーダーの分解能となる。 Further, since the delay amount dt can be easily changed only by changing the frequency f0 of the reference signal RFCK and the frequency division ratios M and N, the resolution of the delay line 2 can be easily set. For example, when the number of stages D of the VCO 4 is “16”, if the frequency division ratios M and N are each “2” and f0 is “17.28 MHz”, the delay amount dt is “1” from Expression (3). .81 nsec. " Then, if the frequency division ratios M and N are changed to “4” and f0 is changed to “34.56 MHz”, the delay amount dt becomes “0.90 nsec” and the resolution on the order of psec according to the equation (3). .

更に、図５のＶＣＯ特性に示すように、ＰＬＬがロックする周波数範囲は広く、この範囲内で遅延セルの遅延量ｄｔを変更できるので、ディレイライン２の遅延量可変範囲を広帯域とすることができる。 Further, as shown in the VCO characteristic of FIG. 5, the frequency range in which the PLL locks is wide, and the delay amount dt of the delay cell can be changed within this range. it can.

以上説明した実施形態は、遅延セル内の遅延素子をインバータで構成する例を示したが、インバータの代わりにコンパレータを用いる構成でも良い。また、遅延セル内の一方の電流制御用トランジスタ１０５，１０６には一定バイアスを印加し、他方の電流制御用トランジスタ１０７，１０８のみにローパスフィルタ８からの制御電圧Ｖｔを供給するようにしたが、双方の電流制御用トランジスタに制御電圧Ｖｔを供給するようにしてもよい。 In the embodiment described above, an example is shown in which the delay element in the delay cell is configured by an inverter, but a configuration using a comparator instead of the inverter may be used. Further, a constant bias is applied to one of the current control transistors 105 and 106 in the delay cell, and the control voltage Vt from the low-pass filter 8 is supplied only to the other current control transistors 107 and 108. The control voltage Vt may be supplied to both current control transistors.

本発明によるパルス幅制御回路の実施形態を示すブロック図である。FIG. 2 is a block diagram illustrating an embodiment of a pulse width control circuit according to the present invention. 遅延回路の他の実施形態を示すブロック図である。FIG. 14 is a block diagram illustrating another embodiment of the delay circuit. 実施形態における遅延セルの具体構成を示す回路図である。FIG. 3 is a circuit diagram illustrating a specific configuration of a delay cell according to the embodiment. 実施形態におけるＶＣＯの動作を説明するためのタイミングチャートである。5 is a timing chart for explaining an operation of the VCO in the embodiment. 実施形態におけるＶＣＯ特性及び遅延特性を示す特性図である。FIG. 4 is a characteristic diagram illustrating VCO characteristics and delay characteristics according to the embodiment. 図１に示す実施形態の動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the embodiment shown in FIG. 本発明によるディスク記録制御回路の実施形態を示すブロック図である。FIG. 2 is a block diagram showing an embodiment of a disk recording control circuit according to the present invention. 実施形態におけるテーブルの記憶内容を示す説明図である。FIG. 4 is an explanatory diagram illustrating storage contents of a table according to the embodiment.

符号の説明Explanation of reference numerals

１、１０、３０遅延回路
２ディレイライン
３ＰＬＬ回路
４ＶＣＯ
５プログラマブルデバイダ
６リファレンスデバイダ
７位相比較器
８ローパスフィルタ
１２ＡＮＤゲート
２０、１１、３１セレクタ
３２ＯＲゲート
４０遅延セル
５０ディスク
５１ＥＦＭエンコーダ
５２パルス幅制御回路
５４ディスク記録制御回路
５５レーザー装置
１０１、１０２インバータ
１０５、１０６、１０７、１０８電流制御用トランジスタ
１１０第１制御端子
１１１第２制御端子

1, 10, 30 delay circuit 2 delay line 3 PLL circuit 4 VCO
Reference Signs List 5 Programmable divider 6 Reference divider 7 Phase comparator 8 Low-pass filter 12 AND gate 20, 11, 31 Selector 32 OR gate 40 Delay cell 50 Disk 51 EFM encoder 52 Pulse width control circuit 54 Disk recording control circuit 55 Laser device 101, 102 Inverter 105, 106, 107, 108 Current control transistor 110 First control terminal 111 Second control terminal

Claims

遅延素子を複数段接続して入力信号を遅延させる第１及び第２の遅延回路と、
第１及び第２の遅延回路毎に各遅延素子段の出力信号のいずれかを選択して遅延信号として出力する第１及び第２のセレクタと、
各遅延回路毎に入力信号と前記遅延信号との論理演算を行う第１及び第２の論理回路を有し、第１の論理回路の出力信号を第２の遅延回路の入力信号とすると共に、第１及び第２の論理回路の一方を論理積回路とし他方を論理和回路とするパルス幅制御回路であって、
前記遅延回路は、
遅延素子を複数段リング状に接続して構成され、各段の遅延量が入力される制御電圧により制御されるＶＣＯと、該ＶＣＯの出力信号もしくはその分周信号と基準信号もしくはその分周信号とを入力し両信号の位相を比較する位相比較器と、該位相比較器で検出された位相差に応じた前記制御電圧を発生するローパスフィルタと、前記ＶＣＯの遅延素子と同一構成の遅延素子を複数段接続して構成され、各段の遅延量が前記制御電圧により制御されるディレイラインと、を備え、
前記位相比較器に入力される前記ＶＣＯの出力信号もしくはその分周信号及び前記基準信号もしくはその分周信号の周波数を可変とすることを特徴とするパルス幅制御回路。 First and second delay circuits for delaying an input signal by connecting a plurality of delay elements,
First and second selectors for selecting one of the output signals of each delay element stage for each of the first and second delay circuits and outputting the selected signal as a delay signal;
Each of the delay circuits has first and second logic circuits for performing a logical operation on an input signal and the delay signal, and an output signal of the first logic circuit is used as an input signal of the second delay circuit. A pulse width control circuit in which one of the first and second logic circuits is an AND circuit and the other is an OR circuit,
The delay circuit includes:
A VCO which is constituted by connecting a plurality of delay elements in a ring shape and in which the delay amount of each stage is controlled by a control voltage to be inputted, an output signal of the VCO or its divided signal and a reference signal or its divided signal , A phase comparator for comparing the phases of both signals, a low-pass filter for generating the control voltage according to the phase difference detected by the phase comparator, and a delay element having the same configuration as the delay element of the VCO And a delay line in which the delay amount of each stage is controlled by the control voltage,
A pulse width control circuit, wherein the frequency of the output signal of the VCO or the frequency-divided signal thereof and the frequency of the reference signal or the frequency-divided signal input to the phase comparator are variable.