JP2004193303A - Semiconductor laser element and its manufacturing method - Google Patents

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JP2004193303A
JP2004193303A JP2002359026A JP2002359026A JP2004193303A JP 2004193303 A JP2004193303 A JP 2004193303A JP 2002359026 A JP2002359026 A JP 2002359026A JP 2002359026 A JP2002359026 A JP 2002359026A JP 2004193303 A JP2004193303 A JP 2004193303A
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Kiyoshi Ota
潔 太田
Daijiro Inoue
大二朗 井上
Ryoji Hiroyama
良治 廣山
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Sanyo Electric Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing semiconductor laser element by which the cracking of a substrate can be prevented in manufacturing a semiconductor laser element by suppressing the deterioration of laser characteristics and the fall of current injecting efficiency. <P>SOLUTION: This method of manufacturing the semiconductor laser element includes a step of forming a first semiconductor laser layer 10 containing a ridge 10a and a second semiconductor laser layer 20 containing another ridge 20a on an n-type GaAs substrate 1, a step of forming a non-doped GaAs layer 3 so as to cover the top faces and side faces of the ridges 10a and 20a, and a step of forming ion-implanted portions 3a reaching the top faces of the ridges 10a and 20a by implanting zinc (Zn) ions into the areas corresponding to the ridges 10a and 20a of the non-doped GaAs layer 3. This method also includes a step of forming p-side ohmic electrodes 4 on the ion-implanted portions 3a of the GaAs layer 3. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体レーザ素子およびその製造方法に関し、特に、複数の半導体レーザ素子部を有する半導体レーザ素子およびその製造方法に関する。
【０００２】
【従来の技術】
従来、１チップ内に複数の半導体レーザ素子部をモノリシックに集積した集積型半導体レーザ素子が知られている。
【０００３】
図２０は、従来の集積型半導体レーザ素子の一例を示した断面図である。図２０を参照して、この従来の一例による集積型半導体レーザ素子では、赤外光を発振する第１半導体レーザ素子部と、赤色光を発振する第２半導体レーザ素子部とがモノリシックに集積されている。
【０００４】
すなわち、従来の一例による集積型半導体レーザ素子では、図２０に示すように、ｎ型ＧａＡｓ基板１０１上に、赤外光を発振するための第１半導体レーザ層１１０が形成されている。また、第１半導体レーザ層１１０と素子分離溝１４０を挟むように所定の間隔を隔てて、赤色光を発振するための第２半導体レーザ層１２０が形成されている。また、第１半導体レーザ層１１０および第２半導体レーザ層１２０には、それぞれ、電流通路領域であるメサ形状（台形形状）の凸部（リッジ部１１０ａおよび１２０ａ）が形成されている。
【０００５】
また、第１半導体レーザ層１１０は、ｎ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｎ型クラッド層１１１と、ＡｌＧａＡｓ系の半導体層を含む発光層１１２と、メサ形状（台形形状）の凸部を有するとともに、ｐ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｐ型クラッド層１１３と、ｐ型ＧａＡｓからなるｐ型コンタクト層１１４とを含んでいる。そして、ｐ型クラッド層１１３の凸部とｐ型コンタクト層１１４とによって、リッジ部１１０ａが構成されている。
【０００６】
また、第２半導体レーザ層１２０は、ｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｎ型クラッド層１２１と、ＡｌＧａＩｎＰ系の半導体層を含む発光層１２２と、メサ形状（台形形状）の凸部を有するとともに、ｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｐ型クラッド層１２３とを含んでいる。そして、ｐ型クラッド層１２３の凸部によって、リッジ部１２０ａが構成されている。
【０００７】
そして、第１半導体レーザ層１１０のリッジ部１１０ａおよび第２半導体レーザ層１２０のリッジ部１２０ａの側面を覆うように、ｎ型ＧａＡｓからなるｎ型電流ブロック層１０２が形成されている。ｎ型電流ブロック層１０２上には、リッジ部１１０ａおよび１２０ａの上面上にそれぞれ接触するように、ｐ型ＧａＡｓからなる２つのｐ型コンタクト層１０３が形成されている。２つのｐ型コンタクト層１０３の上面上には、それぞれ、下層から上層に向かって、ＡｕＺｎ層と、Ａｕ層とからなるｐ側オーミック電極１０４が形成されている。また、ｎ型ＧａＡｓ基板１０１の裏面上には、ｎ型ＧａＡｓ基板１０１の裏面に近い方から順に、ＡｕＧｅ層と、Ａｕ層とからなるｎ側オーミック電極１０５が形成されている。
【０００８】
図２１〜図３２は、図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図２０〜図３２を参照して、従来の一例による集積型半導体レーザ素子の製造プロセスについて説明する。
【０００９】
まず、図２１に示すように、ｎ型ＧａＡｓ基板１０１上の全面に、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長）法を用いて、赤外光を発振するための第１半導体レーザ層１１０を形成する。
【００１０】
具体的には、ｎ型ＧａＡｓ基板１０１を、約８００℃の成長温度に保持した状態で、ｎ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｎ型クラッド層１１１と、ＡｌＧａＡｓ系の半導体層を含む発光層１１２と、ｐ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｐ型クラッド層１１３と、ｐ型ＧａＡｓからなるｐ型コンタクト層１１４とを順次形成する。この後、ｐ型コンタクト層１１４上の所定領域に、レジスト１５１を形成する。
【００１１】
次に、図２２に示すように、レジスト１５１をマスクとして、第１半導体レーザ層１１０の所定領域を、リン酸と過酸化水素水との混合液によりウェットエッチングする。この後、レジスト１５１を除去する。
【００１２】
次に、図２３に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１０１および第１半導体レーザ層１１０の全面上に、赤色光を発振するための第２半導体レーザ層１２０を形成する。
【００１３】
具体的には、ｎ型ＧａＡｓ基板１０１を、約７７０℃の成長温度に保持した状態で、ｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｎ型クラッド層１２１と、ＡｌＧａＩｎＰ系の半導体層を含む発光層１２２と、ｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｐ型クラッド層１２３とを順次形成する。続いて、チャンバ（図示せず）内に残留しているリン（Ｐ）を除去するために、ｐ型クラッド層１２３上に、ＧａＡｓ層１２４を形成する。この後、ＧａＡｓ層１２４を、リン酸と過酸化水素水との混合液によりウェットエッチングすることにより除去する。
【００１４】
次に、図２４に示すように、ｐ型クラッド層１２３上の所定領域に、レジスト１５２を形成する。
【００１５】
次に、図２５に示すように、レジスト１５２をマスクとして、第２半導体レーザ層１２０の所定領域を、臭化水素酸と塩酸と水との混合液によりウェットエッチングする。これにより、素子分離領域１４０ａを隔てて、第１半導体レーザ層１１０と第２半導体レーザ層１２０とが形成された構造が得られる。この後、レジスト１５２を除去する。
【００１６】
次に、図２６に示すように、プラズマＣＶＤ法を用いて、第１半導体レーザ層１１０および第２半導体レーザ層１２０上のリッジ部形成領域に、それぞれ、ＳｉＯ２膜１５３ａおよび１５３ｂを形成する。
【００１７】
次に、図２７に示すように、ＳｉＯ２膜１５３ａをマスクとして、まず、第１半導体レーザ層１１０を構成するｐ型クラッド層１１３およびｐ型コンタクト層１１４の所定領域を、リン酸と過酸化水素水との混合液によりウェットエッチングする。これにより、第１半導体レーザ層１１０にメサ形状（台形形状）のリッジ部１１０ａが形成される。続いて、ＳｉＯ２膜１５３ｂをマスクとして、第２半導体レーザ層１２０を構成するｐ型クラッド層１２３の所定領域を、臭化水素酸と塩酸との混合液によりウェットエッチングする。これにより、第２半導体レーザ層１２０にメサ形状（台形形状）のリッジ部１２０ａが形成される。
【００１８】
次に、図２８に示すように、ＭＯＣＶＤ法を用いて、基板温度を約６３０℃に保持した状態で、ＳｉＯ２膜１５３ａおよび１５３ｂをマスクとして、ｎ型ＧａＡｓからなるｎ型電流ブロック層１０２を選択的に成長させる。この後、ＳｉＯ２膜１５３ａおよび１５３ｂを除去する。
【００１９】
次に、図２９に示すように、ＭＯＣＶＤ法を用いて、ｎ型電流ブロック層１０２上に、リッジ部１１０ａおよび１２０ａの上面を覆うように、ｐ型ＧａＡｓからなるｐ型コンタクト層１０３を形成する。
【００２０】
次に、図３０に示すように、蒸着法を用いて、ｐ型コンタクト層１０３上のリッジ部１１０ａおよび１２０ａに対応する領域に、それぞれ、下層から上層に向かって、ＡｕＺｎ層と、Ａｕ層とからなるｐ側オーミック電極１０４を形成する。
【００２１】
次に、図３１に示すように、ｐ型コンタクト層１０３上の所定領域に、レジスト１５６を形成する。
【００２２】
次に、図３２に示すように、レジスト１５６をマスクとして、ｎ型電流ブロック層１０２、ｐ型コンタクト層１０３、第１半導体レーザ層１１０および第２半導体レーザ層１２０の所定領域を、臭化水素酸と過酸化水素水との混合液によりウェットエッチングする。これにより、ｎ型ＧａＡｓ基板１０１の上面にまで達する素子分離溝１４０が形成される。そして、この素子分離溝１４０によって、第１半導体レーザ層１１０と第２半導体レーザ層１２０とが電気的に分離される。
【００２３】
最後に、図２０に示したように、ｎ型ＧａＡｓ基板１０１の裏面を硫酸と過酸化水素水との混合液によりエッチングして所望の厚みにした後、蒸着法を用いて、ｎ型ＧａＡｓ基板１０１の裏面上に、ｎ型ＧａＡｓ基板１０１の裏面に近い方から順に、ＡｕＧｅ層と、Ａｕ層とからなるｎ側オーミック電極１０５を形成する。このようにして、従来の一例による集積型半導体レーザ素子が製造される。
【００２４】
しかしながら、図２０に示した従来の一例による集積型半導体レーザ素子では、ｎ型ＧａＡｓ基板１０１の上面にまで達する素子分離溝１４０を形成しているために、ｎ型ＧａＡｓ基板１０１の裏面上にｎ側オーミック電極１０５を形成する際の電極形成工程やチップ化する際のへき開工程で、ｎ型ＧａＡｓ基板１０１が素子分離溝１４０に沿って割れてしまう場合があるという不都合があった。
【００２５】
そこで、従来、集積型半導体レーザ素子において、リッジ部上に設けられたｎ型半導体層に、拡散法を用いて選択的にｐ型不純物拡散領域を形成することにより、素子分離溝を設けることなく素子間の分離を行う構造が提案されている（たとえば、特許文献１参照）。
【００２６】
すなわち、上記特許文献１には、リッジ部上に順次形成されたｐ型半導体層およびｎ型半導体層のリッジ部に対応する領域に、ｎ型半導体層の上面からｐ型半導体層の途中にまで達するｐ型のＺｎ拡散領域が形成された集積型半導体レーザ素子が開示されている。この特許文献１に開示された構造では、ｎ型半導体層のリッジ部に対応する領域にｐ型のＺｎ拡散領域を形成することによって、ｎ型半導体層のリッジ部に対応する領域のみをｐ型の電流通路領域として機能させる。これにより、素子分離溝を設けることなく、素子間を分離することが可能になるので、素子分離溝に起因する基板の割れなどが抑制される。
【００２７】
【特許文献１】
特開昭５６−１５８４９５号公報
【発明が解決しようとする課題】
しかしながら、上記特許文献１では、Ｚｎ拡散領域を形成する場合、エピタキシャル成長法を用いてｐ型半導体層およびｎ型半導体層を形成した後に、ｐ型半導体層およびｎ型半導体層の成長温度よりも高い温度で拡散熱処理を行う必要があった。このため、高温で行われる拡散熱処理が、エピタキシャル成長法により形成されたｐ型半導体層およびｎ型半導体層に悪影響を及ぼすという不都合がある。その結果、レーザ特性が劣化するという問題点がある。
【００２８】
また、上記特許文献１では、Ｚｎ拡散領域がリッジ部の上面にまで達していないので、Ｚｎ拡散領域とリッジ部の上面との間で電流が横方向に分散するという不都合がある。その結果、電流注入効率が低下するという問題点もある。
【００２９】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、レーザ特性の劣化や電流注入効率の低下を抑制しながら、素子を製造する際に、基板が割れるのを防止することが可能な半導体レーザ素子を提供することである。
【００３０】
この発明のもう１つの目的は、レーザ特性の劣化や電流注入効率の低下を抑制しながら、素子を製造する際に、基板が割れるのを防止することが可能な半導体レーザ素子の製造方法を提供することである。
【００３１】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の第１の局面による半導体レーザ素子の製造方法は、基板上に、第１リッジ部を含む第１半導体レーザ素子部および第２リッジ部を含む第２半導体レーザ素子部を形成する工程と、第１リッジ部および第２リッジ部を覆うように、半導体層を形成する工程と、その後、半導体層の第１リッジ部および第２リッジ部に対応する領域に、不純物をイオン注入することによって、リッジ部の上面に達する電流通路領域を形成する工程と、電流通路領域上に電極層を形成する工程とを備えている。
【００３２】
この第１の局面による半導体レーザ素子の製造方法では、上記のように、第１リッジ部および第２リッジ部を覆うように半導体層を形成した後、半導体層の第１リッジ部および第２リッジ部に対応する領域に、不純物をイオン注入することにより、リッジ部の上面に達する電流通路領域を形成することによって、第１リッジ部および第２リッジ部の上方にのみ電流通路領域を設けることができるので、第１半導体レーザ素子部と第２半導体レーザ素子部とを電気的に分離するための素子分離溝を形成する必要がない。これにより、基板の裏面上に電極を形成する際の電極工程やチップ化する際のへき開工程で、基板が素子分離溝に沿って割れるなどの不都合が生じない。また、電流通路領域をリッジ部の上面に達するように設けることによって、リッジ部と電極層との間で電流が横方向に分散するのを抑制することができるので、電流注入効率が低下するのを抑制することができる。また、電流通路領域をイオン注入により形成することによって、イオン注入後に注入した不純物を活性化させるための熱処理は、通常、第１半導体レーザ素子部を構成する半導体層の成長温度および第２半導体レーザ素子部を構成する半導体層の成長温度の少なくとも一方よりも低い温度で行うことができるので、高温の熱処理による半導体層への影響を低減することができる。その結果、レーザ特性が劣化するのを抑制することができる。また、イオン注入は、拡散に比べて制御性が高いので、電流通路領域を制御性よく形成することができる。
【００３３】
上記第１の局面による半導体レーザ素子の製造方法において、好ましくは、電流通路領域を形成する工程は、不純物をイオン注入した後、不純物のイオン注入領域の表面に位置する低キャリア濃度領域を除去することによって、高キャリア濃度領域を露出させる工程を含み、電極層を形成する工程は、高キャリア濃度領域の表面に接触するように電極層を形成する工程を含む。このように構成すれば、イオン注入により電流通路領域を形成する場合に、電極層と電流通路領域とのコンタクト抵抗が大きくなるのを抑制することができるので、電極層と電流通路領域との良好なコンタクトを得ることができる。
【００３４】
上記第１の局面による半導体レーザ素子の製造方法において、好ましくは、電流通路領域を形成した後、第１半導体レーザ素子部を構成する半導体層の成長温度および第２半導体レーザ素子部を構成する半導体層の成長温度の少なくとも一方よりも低い温度で、イオン注入した不純物を活性化する工程をさらに備える。このように構成すれば、容易に、熱処理がレーザ特性に及ぼす影響を低減することができる。
【００３５】
この発明の第２の局面による半導体レーザ素子は、基板上に形成され、第１リッジ部を含む第１半導体レーザ素子部および第２リッジ部を含む第２半導体レーザ素子部と、第１リッジ部および第２リッジ部を覆うように形成された半導体層と、半導体層の第１リッジ部および第２リッジ部に対応する領域に、不純物を導入することにより形成され、リッジ部の上面に達する電流通路領域と、電流通路領域上に形成された電極層とを備えている。
【００３６】
この第２の局面による半導体レーザ素子では、上記のように、第１リッジ部および第２リッジ部を覆うように形成された半導体層の第１リッジ部および第２リッジ部に対応する領域に、不純物を導入することによりリッジ部の上面に達する電流通路領域を形成することによって、第１リッジ部および第２リッジ部の上方にのみ電流通路領域を設けることができるので、第１半導体レーザ素子部と第２半導体レーザ素子部とを電気的に分離するための素子分離溝を形成する必要がない。これにより、基板の裏面上に電極を形成する際の電極工程やチップ化する際のへき開工程で、基板が素子分離溝に沿って割れるなどの不都合が生じない。また、電流通路領域をリッジ部の上面に達するように設けることによって、リッジ部と電極層との間で電流が横方向に分散するのを抑制することができるので、電流注入効率が低下するのを抑制することができる。
【００３７】
上記第２の局面による半導体レーザ素子において、好ましくは、半導体層は、ノンドープの半導体層を含む。このように構成すれば、容易に、不純物が導入された領域のみに導電性を持たせることができるので、不純物が導入された領域のみを電流通路領域とすることができる。
【００３８】
上記第２の局面による半導体レーザ素子において、好ましくは、少なくとも第１リッジ部の側面および第２リッジ部の側面を覆うように形成され、ノンドープの半導体からなる電流ブロック層をさらに備える。このように構成すれば、容易に、第１半導体レーザ素子部と第２半導体レーザ素子部との間を電気的に絶縁することができる。
【００３９】
上記第２の局面による半導体レーザ素子において、好ましくは、電流通路領域は、第１リッジ部の上面および第２リッジ部の上面の幅よりも大きい幅の電流通路領域を含む。このように構成すれば、電流通路領域の上面と電極層との接触面積が増加されるので、電流通路領域の上面と電極層とのコンタクト抵抗をより小さくすることができる。
【００４０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００４１】
（第１実施形態）
図１は、本発明の第１実施形態による集積型半導体レーザ素子の構造を示した断面図である。図２および図３は、図１に示した第１実施形態による集積型半導体レーザ素子の２つの発光層の拡大断面図である。まず、図１〜図３を参照して、第１実施形態による集積型半導体レーザ素子の構造について説明する。
【００４２】
第１実施形態による集積型半導体レーザ素子では、図１に示すように、赤外光を発振する第１半導体レーザ素子部と、赤色光を発振する第２半導体レーザ素子部とがモノリシックに集積されている。具体的には、ｎ型ＧａＡｓ基板１上に、赤外光を発振するための第１半導体レーザ層１０が形成されている。また、第１半導体レーザ層１０と素子分離領域４０を挟むように所定の間隔を隔てて、赤色光を発振するための第２半導体レーザ層２０が形成されている。また、第１半導体レーザ層１０および第２半導体レーザ層２０には、それぞれ、電流通路領域であるメサ形状（台形形状）の凸部（リッジ部１０ａおよび２０ａ）が形成されている。
【００４３】
なお、ｎ型ＧａＡｓ基板１は、本発明の「基板」の一例である。また、第１半導体レーザ層１０は、本発明の「第１半導体レーザ素子部」の一例であり、第２半導体レーザ層２０は、本発明の「第２半導体レーザ素子部」の一例である。また、リッジ部１０ａは、本発明の「第１リッジ部」の一例であり、リッジ部２０ａは、本発明の「第２リッジ部」の一例である。
【００４４】
具体的には、赤外光を発振するための第１半導体レーザ層１０は、約１．５μｍの厚みを有するｎ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｎ型クラッド層１１と、ＡｌＧａＡｓ系の半導体層を含む発光層１２と、メサ形状（台形形状）の凸部を有するとともに、約１μｍの厚みを有するｐ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｐ型クラッド層１３と、約０．１μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層１４とを含んでいる。そして、ｐ型クラッド層１３の凸部とｐ型コンタクト層１４とによって、リッジ部１０ａが構成されている。
【００４５】
また、発光層１２は、図２に示すように、約５０ｎｍの厚みを有するＡｌ０．３５Ｇａ０．６５Ａｓからなるｎ側光ガイド層１２ａと、約７ｎｍの厚みを有するＡｌ０．３５Ｇａ０．６５Ａｓからなる４つの障壁層１２ｂおよび約７ｎｍの厚みを有するＡｌ０．１Ｇａ０．９Ａｓからなる５つの井戸層１２ｃが交互に積層されたＭＱＷ活性層１２ｅと、約５０ｎｍの厚みを有するＡｌ０．３５Ｇａ０．６５Ａｓからなるｐ側光ガイド層１２ｄとから構成されている。
【００４６】
また、赤色光を発振するための第２半導体レーザ層２０は、約１．５μｍの厚みを有するｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｎ型クラッド層２１と、ＡｌＧａＩｎＰ系の半導体層を含む発光層２２と、メサ形状（台形形状）の凸部を有するとともに、約１μｍの厚みを有するｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｐ型クラッド層２３とを含んでいる。そして、ｐ型クラッド層２３の凸部によって、リッジ部２０ａが構成されている。
【００４７】
また、発光層２２は、図３に示すように、約５０ｎｍの厚みを有する（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなるｎ側光ガイド層２２ａと、約６ｎｍの厚みを有する（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなる２つの障壁層２２ｂおよび約６ｎｍの厚みを有するＩｎ０．５Ｇａ０．５Ｐからなる３つの井戸層２２ｃが交互に積層されたＭＱＷ活性層２２ｅと、約５０ｎｍの厚みを有する（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなるｐ側光ガイド層２２ｄとから構成されている。
【００４８】
ここで、第１実施形態では、図１に示すように、第１半導体レーザ層１０のリッジ部１０ａおよび第２半導体レーザ層２０のリッジ部２０ａの側面を覆うように、かつ、第１半導体レーザ層１０と第２半導体レーザ層２０との間の素子分離領域４０を埋めるように、約１μｍの厚みを有するノンドープＧａＡｓからなるノンドープ電流ブロック層２が形成されている。なお、このノンドープ電流ブロック層２は、本発明の「電流ブロック層」の一例である。
【００４９】
また、第１実施形態では、ノンドープ電流ブロック層２上に、約２μｍの厚みを有するノンドープＧａＡｓ層３が形成されている。なお、このノンドープＧａＡｓ層３は、本発明の「半導体層」の一例である。そして、リッジ部１０ａおよび２０ａ上には、それぞれ、ノンドープＧａＡｓ層３に亜鉛（Ｚｎ）がイオン注入されることにより形成されたｐ型のイオン注入層３ａが、リッジ部１０ａおよび２０ａの上面に達するように設けられている。このイオン注入層３ａは、リッジ部１０ａおよび２０ａの幅と実質的に同じ幅を有するとともに、約１μｍの厚みを有している。なお、このイオン注入層３ａは、本発明の「電流通路領域」の一例であり、亜鉛（Ｚｎ）は、本発明の「不純物」の一例である。
【００５０】
この２つのｐ型のイオン注入層３ａの不純物濃度のピーク深さは、イオン注入層３ａの上面から約０．５μｍの領域に位置する。また、後述する製造プロセスにおいて、イオン注入後に２つのイオン注入層３ａの上面の低キャリア濃度領域が除去されることによって、イオン注入層３ａの上面には、高キャリア濃度領域が露出されている。また、ノンドープＧａＡｓ層３の上面上には、２つのイオン注入層３ａの高キャリア濃度領域を有する表面にそれぞれ接触するように、下層から上層に向かって、約１５０ｎｍの厚みを有するＡｕＺｎ層と、約５００ｎｍの厚みを有するＡｕ層とからなる２つのｐ側オーミック電極４が形成されている。なお、ｐ側オーミック電極４は、本発明の「電極層」の一例である。
【００５１】
また、ｎ型ＧａＡｓ基板１の裏面上には、ｎ型ＧａＡｓ基板１の裏面に近い方から順に、約１５０ｎｍの厚みを有するＡｕＧｅ層と、約５００ｎｍの厚みを有するＡｕ層とからなるｎ側オーミック電極５が形成されている。
【００５２】
第１実施形態では、上記のように、リッジ部１０ａおよび２０ａの上面を覆うように、ノンドープＧａＡｓ層３を形成するとともに、ノンドープＧａＡｓ層３のリッジ部１０ａおよび２０ａに対応する領域に、それぞれ、亜鉛（Ｚｎ）をイオン注入することにより、リッジ部１０ａおよび２０ａの上面に達するｐ型のイオン注入層３ａを形成することによって、リッジ部１０ａおよび２０ａの上方にのみｐ型の電流通路領域（イオン注入層３ａ）を設けることができるので、第１半導体レーザ層１０と第２半導体レーザ層２０とを電気的に分離するための素子分離溝を形成する必要がない。これにより、ｎ型ＧａＡｓ基板１の裏面上にｎ側電極５を形成する際の電極形成工程やチップ化する際のへき開工程で、ｎ型ＧａＡｓ基板１が素子分離溝に沿って割れるなどの不都合が生じない。また、電流通路領域（イオン注入層３ａ）をリッジ部１０ａおよび２０ａの上面に達するように設けることによって、リッジ部１０ａおよび２０ａとｐ側電極４との間で電流が横方向に分散するのを抑制することができるので、電流注入効率が低下するのを抑制することができる。
【００５３】
また、２つのイオン注入層３ａの高キャリア濃度領域を有する表面にそれぞれ接触するように、２つのｐ側オーミック電極４を形成することによって、ｐ側電極４と電流通路領域としてのイオン注入層３ａとのコンタクト抵抗が大きくなるのを抑制することができるので、ｐ側電極４とイオン注入層３ａとの良好なコンタクトを得ることができる。
【００５４】
図４〜図１６は、図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図１〜図１６を参照して、第１実施形態による集積型半導体レーザ素子の製造プロセスについて説明する。
【００５５】
まず、図４に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１上の全面に、赤外光を発振するための第１半導体レーザ層１０を形成する。
【００５６】
具体的には、ｎ型ＧａＡｓ基板１を、約８００℃の成長温度に保持した状態で、約１．５μｍの厚みを有するｎ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｎ型クラッド層１１と、ＡｌＧａＡｓ系の半導体層を含む発光層１２と、約１μｍの厚みを有するｐ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｐ型クラッド層１３と、約０．１μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層１４とを順次形成する。この後、ｐ型コンタクト層１４上の所定領域に、レジスト５１を形成する。
【００５７】
なお、発光層１２を形成する際には、図２に示すように、ｎ型クラッド層１１（図４参照）上に、約５０ｎｍの厚みを有するＡｌ０．３５Ｇａ０．６５Ａｓからなるｎ側光ガイド層１２ａと、約７ｎｍの厚みを有するＡｌ０．３５Ｇａ０．６５Ａｓからなる４つの障壁層１２ｂおよび約７ｎｍの厚みを有するＡｌ０．１Ｇａ０．９Ａｓからなる５つの井戸層１２ｃが交互に積層されたＭＱＷ活性層１２ｅと、約５０ｎｍの厚みを有するＡｌ０．３５Ｇａ０．６５Ａｓからなるｐ側光ガイド層１２ｄとを順次形成する。
【００５８】
次に、図５に示すように、レジスト５１をマスクとして、第１半導体レーザ層１０の所定領域を、リン酸と過酸化水素水との混合液によりウェットエッチングする。この後、レジスト５１を除去する。
【００５９】
次に、図６に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１および第１半導体レーザ層１０の全面上に、赤色光を発振するための第２半導体レーザ層２０を形成する。
【００６０】
具体的には、ｎ型ＧａＡｓ基板１を、約７７０℃の成長温度に保持した状態で、約１．５μｍの厚みを有するｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｎ型クラッド層２１と、ＡｌＧａＩｎＰ系の半導体層を含む発光層２２と、約１μｍの厚みを有するｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｐ型クラッド層２３とを順次形成する。続いて、チャンバ（図示せず）内に残留しているリン（Ｐ）を除去するために、ｐ型クラッド層２３上に、ＧａＡｓ層２４を形成する。
【００６１】
なお、発光層２２を形成する際には、図３に示すように、約５０ｎｍの厚みを有する（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなるｎ側光ガイド層２２ａと、約６ｎｍの厚みを有する（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなる２つの障壁層２２ｂおよび約６ｎｍの厚みを有するＩｎ０．５Ｇａ０．５Ｐからなる３つの井戸層２２ｃが交互に積層されたＭＱＷ活性層２２ｅと、約５０ｎｍの厚みを有する（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなるｐ側光ガイド層２２ｄとを順次形成する。
【００６２】
この後、ＧａＡｓ層２４を、リン酸と過酸化水素水との混合液によりウェットエッチングすることにより除去する。そして、図７に示すように、ｐ型クラッド層２３上の所定領域に、レジスト５２を形成する。
【００６３】
次に、図８に示すように、レジスト５２をマスクとして、第２半導体レーザ層２０の所定領域を、臭化水素酸と塩酸と水との混合液によりウェットエッチングする。これにより、素子分離領域４０を隔てて、第１半導体レーザ層１０と第２半導体レーザ層２０とが形成された構造が得られる。この後、レジスト５２を除去する。
【００６４】
次に、図９に示すように、プラズマＣＶＤ法を用いて、第１半導体レーザ層１０および第２半導体レーザ層２０上のリッジ部形成領域に、それぞれ、ＳｉＯ２膜５３ａおよび５３ｂを形成する。
【００６５】
次に、図１０に示すように、ＳｉＯ２膜５３ａをマスクとして、まず、第１半導体レーザ層１０を構成するｐ型クラッド層１３およびｐ型コンタクト層１４の所定領域を、リン酸と過酸化水素水との混合液によりウェットエッチングする。これにより、第１半導体レーザ層１０に、メサ形状（台形形状）のリッジ部１０ａが形成される。続いて、ＳｉＯ２膜５３ｂをマスクとして、第２半導体レーザ層２０を構成するｐ型クラッド層２３の所定領域を、臭化水素酸と塩酸との混合液によりウェットエッチングする。これにより、第２半導体レーザ層２０にメサ形状（台形形状）のリッジ部２０ａが形成される。
【００６６】
次に、第１実施形態では、図１１に示すように、ＭＯＣＶＤ法を用いて、基板温度を約６３０℃に保持した状態で、ＳｉＯ２膜５３ａおよび５３ｂをマスクとして、第１半導体レーザ層１０のリッジ部１０ａおよび第２半導体レーザ層２０のリッジ部２０ａの側面を覆うように、かつ、第１半導体レーザ層１０と第２半導体レーザ層２０との間の素子分離領域４０を埋めるように、約１μｍの厚みを有するノンドープＧａＡｓからなるノンドープ電流ブロック層２を選択的に成長させる。この後、ＳｉＯ２膜５３ａおよび５３ｂを除去する。
【００６７】
次に、図１２に示すように、ＭＯＣＶＤ法を用いて、ノンドープ電流ブロック層２上に、リッジ部１０ａおよび２０ａの上面を覆うように、約２μｍの厚みを有するノンドープＧａＡｓ層３を形成する。そして、プラズマＣＶＤ法を用いて、ノンドープＧａＡｓ層３上の全面に、ＳｉＯ２膜５４を形成した後、バッファードフッ酸によるウェットエッチングにより、ＳｉＯ２膜５４のリッジ部１０ａおよび２０ａに対応する領域を除去する。この際、ＳｉＯ２膜５４の除去される領域の幅を、リッジ部１０ａおよび２０ａの上面の幅と実質的に同じ幅にする。
【００６８】
次に、第１実施形態では、図１３に示すように、ＳｉＯ２膜５４をマスクとして、亜鉛（Ｚｎ）をイオン注入する。これにより、ノンドープＧａＡｓ層３のリッジ部１０ａおよび２０ａに対応する領域に、それぞれ、約２μｍの注入深さ（厚み）を有するとともに、リッジ部１０ａおよび２０ａの上面の幅と実質的に同じ幅を有するイオン注入層３ａが形成される。この場合、２つのイオン注入層３ａの不純物濃度のピーク深さが、イオン注入層３ａの上面から約１．５μｍの領域に位置するように、イオン注入条件を設定する。具体的には、イオン注入条件は、注入エネルギ：約４５０ｋｅＶ、ドーズ量：約２×１０１９ｃｍ−２に設定する。この後、ＳｉＯ２膜５４を除去する。
【００６９】
次に、図１４に示すように、プラズマＣＶＤ法を用いて、全面に、ＳｉＯ２膜５５を形成した後、２つのイオン注入層３ａの注入された不純物を活性化させるために、熱処理を行う。この際、第１実施形態では、第１半導体レーザ層１０の成長温度（約８００℃）および第２半導体レーザ層２０の成長温度（約７７０℃）よりも低い温度で、活性化率が約７０％〜約８０％になるように熱処理を行う。具体的な熱処理条件は、温度：約７５０℃、時間：約１５分である。
【００７０】
次に、図１５に示すように、バッファードフッ酸によるウェットエッチングにより、ＳｉＯ２膜５５の２つのイオン注入層３ａに対応する領域を除去することによって、イオン注入層３ａの表面を露出させる。この際、ＳｉＯ２膜５５の除去される領域の幅を、イオン注入層３ａの幅と実質的に同じ幅にする。
【００７１】
次に、第１実施形態では、図１６に示すように、ＳｉＯ２膜５５をマスクとして、リン酸と過酸化水素水との混合液によるウェットエッチングにより、ＧａＡｓからなる２つのイオン注入層３ａの上面から約１μｍの深さまでを除去することによって、２つのイオン注入層３ａの表面に位置する低キャリア濃度領域を除去する。これにより、２つのイオン注入層３ａの表面に、高キャリア濃度領域が露出される。また、２つのイオン注入層３ａの不純物濃度のピーク深さが、イオン注入層３ａの上面から約０．５μｍの深さに位置することになる。
【００７２】
最後に、第１実施形態では、図１に示したように、蒸着法を用いて、ノンドープＧａＡｓ層３の上面上に、２つのイオン注入層３ａの高キャリア濃度領域を有する表面にそれぞれ接触するように、下層から上層に向かって、約１５０ｎｍの厚みを有するＡｕＺｎ層と、約５００ｎｍの厚みを有するＡｕ層とからなる２つのｐ側オーミック電極４を形成する。また、ｎ型ＧａＡｓ基板１の裏面を硫酸と過酸化水素水との混合液によりエッチングして所望の厚みにした後、蒸着法を用いて、ｎ型ＧａＡｓ基板１の裏面上に、ｎ型ＧａＡｓ基板１の裏面に近い方から順に、約１５０ｎｍの厚みを有するＡｕＧｅ層と、約５００ｎｍの厚みを有するＡｕ層とからなるｎ側オーミック電極５を形成する。このようにして、第１実施形態による集積型半導体レーザ素子が製造される。
【００７３】
第１実施形態による集積型半導体レーザ素子の製造プロセスでは、上記のように、電流通路領域としてのイオン注入層３ａを、ノンドープＧａＡｓ層３に亜鉛（Ｚｎ）をイオン注入することにより形成することによって、亜鉛（Ｚｎ）をイオン注入した後に注入した不純物を活性化させるための熱処理は、通常、第１半導体レーザ層１０を構成する半導体各層（１１〜１４）の成長温度（約８００℃）、および、第２半導体レーザ層２０を構成する半導体各層（２１〜２３）の成長温度（約７７０℃）よりも低い温度（約７５０℃）で行うことができるので、高温の熱処理による半導体各層への影響を低減することができる。その結果、レーザ特性が劣化するのを抑制することができる。また、イオン注入は、拡散に比べて制御性が高いので、電流通路領域としてのイオン注入層３ａを制御性よく形成することができる。
【００７４】
（第２実施形態）
図１７は、本発明の第２実施形態による集積型半導体レーザ素子の構造を示した断面図である。この第２実施形態では、上記第１実施形態と異なり、リッジ部の上面の幅よりも大きい幅を有する電流通路領域としてのイオン注入層を形成する場合の例について説明する。第２実施形態のその他の構成は、第１実施形態と同様である。
【００７５】
図１７を参照して、この第２実施形態では、上記第１実施形態と同様、ｎ型ＧａＡｓ基板１上に、赤外光を発振するための第１半導体レーザ層１０（ｎ型クラッド層１１、発光層１２、ｐ型クラッド層１３およびｐ型コンタクト層１４）が形成されている。また、第１半導体レーザ層１０と素子分離領域４０を挟むように所定の間隔を隔てて、赤色光を発振するための第２半導体レーザ層２０（ｎ型クラッド層２１、発光層２２およびｐ型クラッド層２３）が形成されている。また、第１半導体レーザ層１０および第２半導体レーザ層２０には、それぞれ、電流通路領域であるメサ形状（台形形状）の凸部（リッジ部１０ａおよび２０ａ）が形成されている。また、第２実施形態では、第１実施形態と同様、第１半導体レーザ層１０のリッジ部１０ａおよび第２半導体レーザ層２０のリッジ部２０ａの側面を覆うように、かつ、第１半導体レーザ層１０と第２半導体レーザ層２０との間の素子分離領域４０を埋めるように、ノンドープ電流ブロック層２が形成されている。
【００７６】
ここで、第２実施形態では、ノンドープ電流ブロック層２上に、約２μｍの厚みを有するノンドープＧａＡｓ層３３が形成されている。なお、このノンドープＧａＡｓ層３３は、本発明の「半導体層」の一例である。そして、リッジ部１０ａおよび２０ａ上には、それぞれ、ノンドープＧａＡｓ層３に亜鉛（Ｚｎ）がイオン注入されることにより形成されたｐ型のイオン注入層３３ａが、リッジ部１０ａおよび２０ａの上面に達するように形成されている。このイオン注入層３３ａは、約１μｍの厚みを有するとともに、リッジ部１０ａの上面およびリッジ部２０ａの上面の幅よりも大きい幅を有している。なお、このイオン注入層３３ａは、本発明の「電流通路領域」の一例である。
【００７７】
この２つのｐ型のイオン注入層３３ａの不純物濃度のピーク深さは、イオン注入層３３ａの上面から、約０．５μｍの領域に位置する。また、後述するプロセスにおいて、イオン注入後に２つのイオン注入層３３ａの上面の低キャリア濃度領域が除去されることによって、イオン注入層３３ａの上面には、高キャリア濃度領域が露出されている。また、ノンドープＧａＡｓ層３３の上面上には、２つのイオン注入層３３ａの高キャリア濃度領域を有する表面にそれぞれ接触するように、下層から上層に向かって、約１５０ｎｍの厚みを有するＡｕＺｎ層と、約５００ｎｍの厚みを有するＡｕ層とからなる２つのｐ側オーミック電極３４が形成されている。なお、ｐ側オーミック電極３４は、本発明の「電極層」の一例である。
【００７８】
なお、ｎ型ＧａＡｓ基板１の裏面上には、上記第１実施形態と同様、ｎ側オーミック電極５が形成されている。
【００７９】
第２実施形態では、上記のように、電流通路領域としての２つのイオン注入層３３ａの幅を、それぞれ、リッジ部１０ａの上面およびリッジ部２０ａの上面の幅よりも大きい幅にすることによって、イオン注入層３３ａの上面とｐ側オーミック電極３４との接触面積が増加されるので、イオン注入層３３ａの上面とｐ側オーミック電極３４とのコンタクト抵抗をより小さくすることができる。
【００８０】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００８１】
図１８および図１９は、図１７に示した第２実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図１７〜図１９を参照して、第２実施形態による集積型半導体レーザ素子の製造プロセスについて説明する。
【００８２】
まず、図４〜図１１に示した第１実施形態と同様の製造プロセスを用いて、図１８に示すように、ノンドープ電流ブロック層２までを形成する。次に、ＭＯＣＶＤ法を用いて、ノンドープ電流ブロック層２上に、リッジ部１０ａおよび２０ａの上面を覆うように、約２μｍの厚みを有するノンドープＧａＡｓ層３３を形成する。そして、プラズマＣＶＤ法を用いて、ノンドープＧａＡｓ層３３上に、ＳｉＯ２膜６４を形成した後、バッファードフッ酸によるウェットエッチングにより、ＳｉＯ２膜６４のリッジ部１０ａおよび２０ａに対応する領域を除去する。この際、ＳｉＯ２膜６４の除去される領域の幅を、リッジ部１０ａの上面およびリッジ部２０ａの上面の幅よりも大きい幅にする。
【００８３】
次に、図１９に示すように、ＳｉＯ２膜６４をマスクとして、上記第１実施形態と同様の条件で、亜鉛（Ｚｎ）をイオン注入する。これにより、ノンドープＧａＡｓ層３３のリッジ部１０ａおよび２０ａに対応する領域に、それぞれ、約２μｍの注入深さ（厚み）を有するとともに、リッジ部１０ａの上面およびリッジ部２０ａの上面の幅よりも大きい幅を有するイオン注入層３３ａが形成される。この２つのイオン注入層３３ａの不純物濃度のピーク深さは、イオン注入層３３ａの上面から約１．５μｍの領域に位置する。この後、ＳｉＯ２膜６４を除去する。
【００８４】
この後、図１４〜図１６に示した第１実施形態と同様の製造プロセスを用いて、イオン注入層３３ａの表面に、高キャリア濃度領域を露出させる工程までを行う。
【００８５】
最後に、第２実施形態では、図１７に示したように、蒸着法を用いて、ノンドープＧａＡｓ層３３の上面上に、リッジ部１０ａおよび２０ａの上面の幅よりも大きい幅を有する２つのイオン注入層３３ａ上の全面にそれぞれ接触するように、下層から上層に向かって、約１５０ｎｍの厚みを有するＡｕＺｎ層と、約５００ｎｍの厚みを有するＡｕ層とからなる２つのｐ側オーミック電極３４を形成する。また、蒸着法を用いて、ｎ型ＧａＡｓ基板１の裏面上に、ｎ側オーミック電極５を形成する。このようにして、第２実施形態による集積型半導体レーザ素子が製造される。
【００８６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８７】
たとえば、上記第１および第２実施形態では、赤外光を発振する第１半導体レーザ素子部と、赤色光を発振する第２半導体レーザ素子部とがモノリシックに集積された半導体レーザ素子の例について説明したが、本発明はこれに限らず、他の異なる波長のレーザ光を発振する素子部がモノリシックに集積された半導体レーザ素子にも適用可能である。また、同じ波長のレーザ光を発振する素子部がモノリシックに集積された半導体レーザ素子にも適用可能である。具体的には、活性層がＡｌＧａＩｎＮからなる窒化物系半導体レーザ素子（たとえば、発振波長３５０〜５００ｎｍ）や、活性層がＺｎＯやＭｇＺｎＳＳｅＴｅからなるＩＩ−ＶＩ族半導体レーザ素子や、ＧａＩｎＡｓからなる半導体レーザ素子（たとえば、発振波長９８０ｎｍや１．３μｍ帯や１．５５μｍ帯）、ＧａＩｎＡｓＮＰからなる半導体レーザ素子（たとえば、１．３μｍ帯や１．５５μｍ帯）などの同一または異なる半導体レーザがモノリシックに集積された半導体レーザ素子にも適用可能である。
【００８８】
また、上記第１および第２実施形態では、ノンドープＧａＡｓ層に亜鉛（Ｚｎ）をイオン注入することにより、電流通路領域としてのｐ型のイオン注入層を形成するようにしたが、本発明はこれに限らず、マグネシウム（Ｍｇ）をイオン注入することにより、電流通路領域としてのｐ型のイオン注入層を形成するようにしてもよい。
【００８９】
また、上記第１および第２実施形態では、イオン注入層の表面に位置する低キャリア濃度領域を除去することにより、高キャリア濃度領域を露出させた後に、イオン注入層の高キャリア濃度領域を有する表面に接触するように、ｐ側オーミック電極を形成するようにしたが、本発明はこれに限らず、イオン注入層の高キャリア濃度領域を露出させずに、ｐ側オーミック電極を、イオン注入層の低キャリア濃度領域の表面に接触するように形成してもよい。
【００９０】
また、上記第１および第２実施形態では、第１半導体レーザ層１０の成長温度（約８００℃）および第２半導体レーザ層２０の成長温度（約７７０℃）よりも低い温度（約７５０℃）で、不純物を活性化させるための熱処理を行うようにしたが、本発明はこれに限らず、熱処理の温度が、第１半導体レーザ層の成長温度および第２半導体レーザ層の成長温度の少なくとも一方の成長温度よりも低い温度であればよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による集積型半導体レーザ素子の構造を示した断面図である。
【図２】図１に示した第１実施形態による集積型半導体レーザ素子の発光層の拡大断面図である。
【図３】図１に示した第１実施形態による集積型半導体レーザ素子の発光層の拡大断面図である。
【図４】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図５】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図６】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図７】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図８】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図９】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１０】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１１】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１２】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１３】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１４】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１５】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１６】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１７】本発明の第２実施形態による集積型半導体レーザ素子の構造を示した断面図である。
【図１８】図１７に示した第２実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１９】図１７に示した第２実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２０】従来の集積型半導体レーザ素子の一例を示した断面図である。
【図２１】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２２】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２３】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２４】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２５】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２６】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２７】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２８】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２９】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３０】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３１】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３２】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【符号の説明】
１ ｎ型ＧａＡｓ基板（基板）
２ ノンドープ電流ブロック層（電流ブロック層）
３、３３ ノンドープＧａＡｓ層（半導体層）
３ａ、３３ａ イオン注入層（電流通路領域）
４、３４ ｐ側オーミック電極（電極層）
１０ 第１半導体レーザ層（第１半導体レーザ素子部）
１０ａ リッジ部（第１リッジ部）
２０ 第２半導体レーザ層（第２半導体レーザ素子部）
２０ａ リッジ部（第２リッジ部）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor laser device and a method for manufacturing the same, and more particularly, to a semiconductor laser device having a plurality of semiconductor laser device sections and a method for manufacturing the same.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, an integrated semiconductor laser device in which a plurality of semiconductor laser device units are monolithically integrated in one chip is known.
[0003]
FIG. 20 is a sectional view showing an example of a conventional integrated semiconductor laser device. Referring to FIG. 20, in an integrated semiconductor laser device according to this conventional example, a first semiconductor laser device portion oscillating infrared light and a second semiconductor laser device portion oscillating red light are monolithically integrated. ing.
[0004]
That is, in an integrated semiconductor laser device according to a conventional example, as shown in FIG. 20, a first semiconductor laser layer 110 for oscillating infrared light is formed on an n-type GaAs substrate 101. Further, a second semiconductor laser layer 120 for oscillating red light is formed at a predetermined interval so as to sandwich the element isolation groove 140 with the first semiconductor laser layer 110. In addition, the first semiconductor laser layer 110 and the second semiconductor laser layer 120 are each formed with a mesa-shaped (trapezoidal) convex portion (ridge portion 110a and 120a) that is a current path region.
[0005]
The first semiconductor laser layer 110 is made of n-type Al 0.45 Ga 0.55 An n-type cladding layer 111 made of As, a light-emitting layer 112 including an AlGaAs-based semiconductor layer, and a p-type Al 0.45 Ga 0.55 It includes a p-type cladding layer 113 made of As and a p-type contact layer 114 made of p-type GaAs. The ridge 110a is formed by the protrusion of the p-type cladding layer 113 and the p-type contact layer 114.
[0006]
The second semiconductor laser layer 120 is formed of an n-type (Al 0.7 Ga 0.3 ) 0.5 In 0.5 An n-type cladding layer 121 made of P, a light-emitting layer 122 containing an AlGaInP-based semiconductor layer, a mesa-shaped (trapezoidal) projection, and a p-type 0.7 Ga 0.3 ) 0.5 In 0.5 And a p-type cladding layer 123 made of P. The ridge 120a is formed by the protrusion of the p-type cladding layer 123.
[0007]
An n-type current blocking layer 102 made of n-type GaAs is formed so as to cover the side surfaces of the ridge 110a of the first semiconductor laser layer 110 and the ridge 120a of the second semiconductor laser layer 120. On the n-type current block layer 102, two p-type contact layers 103 made of p-type GaAs are formed so as to be in contact with the upper surfaces of the ridge portions 110a and 120a, respectively. On the upper surfaces of the two p-type contact layers 103, p-side ohmic electrodes 104 each composed of an AuZn layer and an Au layer are formed from the lower layer to the upper layer. On the back surface of the n-type GaAs substrate 101, an n-side ohmic electrode 105 composed of an AuGe layer and an Au layer is formed in order from the side closer to the back surface of the n-type GaAs substrate 101.
[0008]
21 to 32 are cross-sectional views for explaining a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG. Next, a manufacturing process of an integrated semiconductor laser device according to a conventional example will be described with reference to FIGS.
[0009]
First, as shown in FIG. 21, a first semiconductor laser for oscillating infrared light is formed on the entire surface of an n-type GaAs substrate 101 by using MOCVD (Metal Organic Chemical Vapor Deposition). A layer 110 is formed.
[0010]
Specifically, the n-type GaAs substrate 101 is kept at a growth temperature of about 800 ° C. 0.45 Ga 0.55 An n-type cladding layer 111 made of As, a light emitting layer 112 including an AlGaAs-based semiconductor layer, and a p-type Al 0.45 Ga 0.55 A p-type cladding layer 113 made of As and a p-type contact layer 114 made of p-type GaAs are sequentially formed. Thereafter, a resist 151 is formed in a predetermined region on the p-type contact layer 114.
[0011]
Next, as shown in FIG. 22, using the resist 151 as a mask, a predetermined region of the first semiconductor laser layer 110 is wet-etched with a mixed solution of phosphoric acid and hydrogen peroxide solution. After that, the resist 151 is removed.
[0012]
Next, as shown in FIG. 23, a second semiconductor laser layer 120 for oscillating red light is formed on the entire surface of the n-type GaAs substrate 101 and the first semiconductor laser layer 110 by using the MOCVD method.
[0013]
Specifically, while the n-type GaAs substrate 101 is maintained at a growth temperature of about 770 ° C., the n-type (Al 0.7 Ga 0.3 ) 0.5 In 0.5 An n-type cladding layer 121 made of P, a light emitting layer 122 including an AlGaInP-based semiconductor layer, and a p-type (Al 0.7 Ga 0.3 ) 0.5 In 0.5 A p-type cladding layer 123 made of P is sequentially formed. Subsequently, a GaAs layer 124 is formed on the p-type cladding layer 123 to remove phosphorus (P) remaining in a chamber (not shown). Thereafter, the GaAs layer 124 is removed by wet etching with a mixed solution of phosphoric acid and hydrogen peroxide.
[0014]
Next, as shown in FIG. 24, a resist 152 is formed in a predetermined region on the p-type cladding layer 123.
[0015]
Next, as shown in FIG. 25, using the resist 152 as a mask, a predetermined region of the second semiconductor laser layer 120 is wet-etched with a mixed solution of hydrobromic acid, hydrochloric acid, and water. Thus, a structure in which the first semiconductor laser layer 110 and the second semiconductor laser layer 120 are formed with the element isolation region 140a interposed therebetween is obtained. After that, the resist 152 is removed.
[0016]
Next, as shown in FIG. 26, using a plasma CVD method, SiO 2 is formed on the ridge portion forming regions on the first semiconductor laser layer 110 and the second semiconductor laser layer 120, respectively. 2 The films 153a and 153b are formed.
[0017]
Next, as shown in FIG. 2 First, using the film 153a as a mask, predetermined regions of the p-type cladding layer 113 and the p-type contact layer 114 constituting the first semiconductor laser layer 110 are wet-etched with a mixed solution of phosphoric acid and hydrogen peroxide. As a result, a mesa-shaped (trapezoidal) ridge 110a is formed in the first semiconductor laser layer 110. Subsequently, the SiO 2 Using the film 153b as a mask, a predetermined region of the p-type cladding layer 123 constituting the second semiconductor laser layer 120 is wet-etched with a mixed solution of hydrobromic acid and hydrochloric acid. As a result, a mesa-shaped (trapezoidal) ridge portion 120a is formed in the second semiconductor laser layer 120.
[0018]
Next, as shown in FIG. 28, using the MOCVD method, while maintaining the substrate temperature at about 630 ° C., 2 Using the films 153a and 153b as a mask, the n-type current blocking layer 102 made of n-type GaAs is selectively grown. After this, the SiO 2 The films 153a and 153b are removed.
[0019]
Next, as shown in FIG. 29, a p-type contact layer 103 made of p-type GaAs is formed on the n-type current block layer 102 by MOCVD so as to cover the upper surfaces of the ridge portions 110a and 120a. .
[0020]
Next, as shown in FIG. 30, an AuZn layer and an Au layer are respectively formed in the regions corresponding to the ridge portions 110a and 120a on the p-type contact layer 103 from the lower layer to the upper layer by using a vapor deposition method. A p-side ohmic electrode 104 is formed.
[0021]
Next, as shown in FIG. 31, a resist 156 is formed in a predetermined region on the p-type contact layer 103.
[0022]
Next, as shown in FIG. 32, predetermined regions of the n-type current blocking layer 102, the p-type contact layer 103, the first semiconductor laser layer 110, and the second semiconductor laser layer 120 are formed using the resist 156 as a mask. Wet etching is performed with a mixed solution of an acid and a hydrogen peroxide solution. As a result, an element isolation groove 140 reaching the upper surface of the n-type GaAs substrate 101 is formed. Then, the first semiconductor laser layer 110 and the second semiconductor laser layer 120 are electrically separated by the element isolation groove 140.
[0023]
Finally, as shown in FIG. 20, the back surface of the n-type GaAs substrate 101 is etched to a desired thickness by using a mixed solution of sulfuric acid and hydrogen peroxide solution, and then the n-type GaAs substrate 101 is formed using a vapor deposition method. An n-side ohmic electrode 105 made of an AuGe layer and an Au layer is formed on the back surface of the n-type GaAs substrate 101 in order from the side closer to the back surface of the n-type GaAs substrate 101. Thus, an integrated semiconductor laser device according to a conventional example is manufactured.
[0024]
However, in the integrated semiconductor laser device according to the conventional example shown in FIG. 20, the device isolation groove 140 reaching the upper surface of the n-type GaAs substrate 101 is formed. There is a disadvantage that the n-type GaAs substrate 101 may be broken along the element isolation groove 140 in an electrode forming step for forming the side ohmic electrode 105 or a cleavage step for forming a chip.
[0025]
Therefore, conventionally, in an integrated semiconductor laser device, a p-type impurity diffusion region is selectively formed in an n-type semiconductor layer provided on a ridge portion by using a diffusion method, so that an element isolation groove is not provided. A structure for separating elements has been proposed (for example, see Patent Document 1).
[0026]
That is, in the above Patent Document 1, the p-type semiconductor layer and the n-type semiconductor layer which are sequentially formed on the ridge portion correspond to the ridge portion from the upper surface of the n-type semiconductor layer to the middle of the p-type semiconductor layer. An integrated semiconductor laser device in which a p-type Zn diffusion region is formed is disclosed. In the structure disclosed in Patent Document 1, by forming a p-type Zn diffusion region in a region corresponding to the ridge portion of the n-type semiconductor layer, only the region corresponding to the ridge portion of the n-type semiconductor layer is p-type. As a current path region. This makes it possible to separate the elements without providing an element isolation groove, thereby suppressing cracking of the substrate due to the element isolation groove.
[0027]
[Patent Document 1]
JP-A-56-158495
[Problems to be solved by the invention]
However, in Patent Document 1, when the Zn diffusion region is formed, after forming the p-type semiconductor layer and the n-type semiconductor layer using the epitaxial growth method, the temperature is higher than the growth temperature of the p-type semiconductor layer and the n-type semiconductor layer. It was necessary to perform a diffusion heat treatment at a temperature. For this reason, there is a disadvantage that the diffusion heat treatment performed at a high temperature adversely affects the p-type semiconductor layer and the n-type semiconductor layer formed by the epitaxial growth method. As a result, there is a problem that the laser characteristics deteriorate.
[0028]
Further, in Patent Document 1, since the Zn diffusion region does not reach the upper surface of the ridge portion, there is a disadvantage that the current is dispersed in the lateral direction between the Zn diffusion region and the upper surface of the ridge portion. As a result, there is a problem that the current injection efficiency is reduced.
[0029]
The present invention has been made to solve the above problems,
An object of the present invention is to provide a semiconductor laser device capable of preventing a substrate from breaking when manufacturing the device, while suppressing deterioration in laser characteristics and reduction in current injection efficiency. .
[0030]
Another object of the present invention is to provide a method of manufacturing a semiconductor laser device capable of preventing a substrate from breaking when manufacturing the device while suppressing deterioration in laser characteristics and reduction in current injection efficiency. It is to be.
[0031]
Means for Solving the Problems and Effects of the Invention
In order to achieve the above object, a method of manufacturing a semiconductor laser device according to a first aspect of the present invention is directed to a method of manufacturing a semiconductor laser device including a first semiconductor laser device portion including a first ridge portion and a second semiconductor device including a second ridge portion on a substrate. Forming a laser element portion, forming a semiconductor layer so as to cover the first ridge portion and the second ridge portion, and then forming a semiconductor layer in a region corresponding to the first ridge portion and the second ridge portion of the semiconductor layer. Forming a current path region reaching the upper surface of the ridge portion by ion-implanting an impurity; and forming an electrode layer on the current path region.
[0032]
In the method of manufacturing a semiconductor laser device according to the first aspect, as described above, after forming the semiconductor layer so as to cover the first ridge portion and the second ridge portion, the first ridge portion and the second ridge portion of the semiconductor layer are formed. By forming a current path region reaching the upper surface of the ridge portion by ion-implanting impurities into a region corresponding to the portion, the current path region is provided only above the first ridge portion and the second ridge portion. Since it is possible, there is no need to form an element isolation groove for electrically isolating the first semiconductor laser element from the second semiconductor laser element. Thus, in the electrode step for forming electrodes on the back surface of the substrate and the cleavage step for forming chips, there is no inconvenience such as the substrate being broken along the element isolation groove. Further, by providing the current path region so as to reach the upper surface of the ridge portion, it is possible to suppress the current from being dispersed in the lateral direction between the ridge portion and the electrode layer, so that the current injection efficiency is reduced. Can be suppressed. The heat treatment for activating the impurities implanted after the ion implantation by forming the current path region by the ion implantation is usually performed at the growth temperature of the semiconductor layer constituting the first semiconductor laser element portion and the second semiconductor laser. Since the heat treatment can be performed at a temperature lower than at least one of the growth temperatures of the semiconductor layer included in the element portion, the influence of the high-temperature heat treatment on the semiconductor layer can be reduced. As a result, it is possible to suppress the laser characteristics from deteriorating. In addition, since ion implantation has higher controllability than diffusion, the current path region can be formed with good controllability.
[0033]
In the method of manufacturing a semiconductor laser device according to the first aspect, the step of forming the current path region preferably includes removing the low carrier concentration region located on the surface of the impurity ion-implanted region after ion-implanting the impurity. Accordingly, the step of exposing the high carrier concentration region includes the step of exposing the high carrier concentration region, and the step of forming the electrode layer includes the step of forming the electrode layer so as to contact the surface of the high carrier concentration region. With this configuration, when the current path region is formed by ion implantation, it is possible to suppress an increase in contact resistance between the electrode layer and the current path region. Contact can be obtained.
[0034]
In the method of manufacturing a semiconductor laser device according to the first aspect, preferably, after forming a current path region, a growth temperature of a semiconductor layer forming the first semiconductor laser device portion and a semiconductor forming the second semiconductor laser device portion Activating the ion-implanted impurities at a temperature lower than at least one of the layer growth temperatures. With this configuration, it is possible to easily reduce the influence of the heat treatment on the laser characteristics.
[0035]
A semiconductor laser device according to a second aspect of the present invention is formed on a substrate, and includes a first semiconductor laser device portion including a first ridge portion, a second semiconductor laser device portion including a second ridge portion, and a first ridge portion. And a semiconductor layer formed so as to cover the second ridge portion, and a current reaching the upper surface of the ridge portion formed by introducing impurities into regions corresponding to the first ridge portion and the second ridge portion of the semiconductor layer. It has a passage area and an electrode layer formed on the current passage area.
[0036]
In the semiconductor laser device according to the second aspect, as described above, the region corresponding to the first ridge portion and the second ridge portion of the semiconductor layer formed so as to cover the first ridge portion and the second ridge portion is By forming the current path region reaching the upper surface of the ridge portion by introducing impurities, the current path region can be provided only above the first ridge portion and the second ridge portion, so that the first semiconductor laser device portion There is no need to form an element isolation groove for electrically isolating the semiconductor laser element portion from the second semiconductor laser element portion. Thus, in the electrode step for forming electrodes on the back surface of the substrate and the cleavage step for forming chips, there is no inconvenience such as the substrate being broken along the element isolation groove. Further, by providing the current path region so as to reach the upper surface of the ridge portion, it is possible to suppress the current from being dispersed in the lateral direction between the ridge portion and the electrode layer, so that the current injection efficiency is reduced. Can be suppressed.
[0037]
In the semiconductor laser device according to the second aspect, preferably, the semiconductor layer includes a non-doped semiconductor layer. With this configuration, only the region into which the impurity is introduced can be easily made conductive, so that only the region into which the impurity is introduced can be used as the current path region.
[0038]
The semiconductor laser device according to the second aspect preferably further includes a current blocking layer formed so as to cover at least a side surface of the first ridge portion and a side surface of the second ridge portion, and made of a non-doped semiconductor. According to this structure, it is possible to easily electrically insulate the first semiconductor laser device from the second semiconductor laser device.
[0039]
In the semiconductor laser device according to the second aspect, the current path region preferably includes a current path region having a width larger than the width of the upper surface of the first ridge portion and the upper surface of the second ridge portion. According to this structure, the contact area between the upper surface of the current path region and the electrode layer is increased, so that the contact resistance between the upper surface of the current path region and the electrode layer can be further reduced.
[0040]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0041]
(1st Embodiment)
FIG. 1 is a sectional view showing the structure of the integrated semiconductor laser device according to the first embodiment of the present invention. 2 and 3 are enlarged sectional views of two light emitting layers of the integrated semiconductor laser device according to the first embodiment shown in FIG. First, the structure of the integrated semiconductor laser device according to the first embodiment will be described with reference to FIGS.
[0042]
In the integrated semiconductor laser device according to the first embodiment, as shown in FIG. 1, a first semiconductor laser device that oscillates infrared light and a second semiconductor laser device that oscillates red light are monolithically integrated. ing. Specifically, a first semiconductor laser layer 10 for oscillating infrared light is formed on an n-type GaAs substrate 1. In addition, a second semiconductor laser layer 20 for oscillating red light is formed at a predetermined interval so as to sandwich the first semiconductor laser layer 10 and the element isolation region 40. In addition, the first semiconductor laser layer 10 and the second semiconductor laser layer 20 are each formed with a mesa-shaped (trapezoidal) convex portion (ridge portion 10a and 20a) that is a current path region.
[0043]
The n-type GaAs substrate 1 is an example of the “substrate” of the present invention. The first semiconductor laser layer 10 is an example of the “first semiconductor laser element section” of the present invention, and the second semiconductor laser layer 20 is an example of the “second semiconductor laser element section” of the present invention. The ridge 10a is an example of the “first ridge” of the present invention, and the ridge 20a is an example of the “second ridge” of the present invention.
[0044]
Specifically, the first semiconductor laser layer 10 for oscillating infrared light is made of n-type Al having a thickness of about 1.5 μm. 0.45 Ga 0.55 An n-type cladding layer 11 of As, a light emitting layer 12 including an AlGaAs-based semiconductor layer, and a p-type Al having a mesa-shaped (trapezoidal) projection and a thickness of about 1 μm. 0.45 Ga 0.55 It includes a p-type cladding layer 13 made of As and a p-type contact layer 14 made of p-type GaAs having a thickness of about 0.1 μm. The ridge 10a is formed by the projection of the p-type cladding layer 13 and the p-type contact layer 14.
[0045]
Further, as shown in FIG. 2, the light emitting layer 12 has an Al thickness of about 50 nm. 0.35 Ga 0.65 N-side light guide layer 12a made of As and Al having a thickness of about 7 nm 0.35 Ga 0.65 Four barrier layers 12b made of As and Al having a thickness of about 7 nm 0.1 Ga 0.9 An MQW active layer 12e in which five well layers 12c made of As are alternately stacked, and an Al layer having a thickness of about 50 nm 0.35 Ga 0.65 And a p-side light guide layer 12d made of As.
[0046]
In addition, the second semiconductor laser layer 20 for oscillating red light has an n-type (Al 0.7 Ga 0.3 ) 0.5 In 0.5 An n-type cladding layer 21 made of P, a light emitting layer 22 including an AlGaInP-based semiconductor layer, and a p-type (Al) having a mesa-shaped (trapezoidal) projection and a thickness of about 1 μm. 0.7 Ga 0.3 ) 0.5 In 0.5 And a p-type cladding layer 23 made of P. The ridge 20a is formed by the projection of the p-type cladding layer 23.
[0047]
Further, the light emitting layer 22 has a thickness of about 50 nm (Al 0.5 Ga 0.5 ) 0.5 In 0.5 An n-side light guide layer 22a made of P and a thickness of about 6 nm (Al 0.5 Ga 0.5 ) 0.5 In 0.5 Two barrier layers 22b of P and In having a thickness of about 6 nm. 0.5 Ga 0.5 An MQW active layer 22e in which three well layers 22c made of P are alternately stacked, and an approximately 50 nm thick (Al 0.5 Ga 0.5 ) 0.5 In 0.5 And a p-side light guide layer 22d made of P.
[0048]
Here, in the first embodiment, as shown in FIG. 1, the first semiconductor laser layer covers the side surfaces of the ridge portion 10a of the first semiconductor laser layer 10 and the ridge portion 20a of the second semiconductor laser layer 20. A non-doped current blocking layer 2 of non-doped GaAs having a thickness of about 1 μm is formed so as to fill an element isolation region 40 between the layer 10 and the second semiconductor laser layer 20. The non-doped current blocking layer 2 is an example of the “current blocking layer” of the present invention.
[0049]
In the first embodiment, the non-doped GaAs layer 3 having a thickness of about 2 μm is formed on the non-doped current blocking layer 2. The non-doped GaAs layer 3 is an example of the “semiconductor layer” of the present invention. Then, on the ridge portions 10a and 20a, p-type ion-implanted layers 3a formed by ion-implanting zinc (Zn) into the non-doped GaAs layer 3 reach the upper surfaces of the ridge portions 10a and 20a, respectively. It is provided as follows. This ion implantation layer 3a has substantially the same width as the width of the ridge portions 10a and 20a, and has a thickness of about 1 μm. The ion implantation layer 3a is an example of the “current path region” of the present invention, and zinc (Zn) is an example of the “impurity” of the present invention.
[0050]
The peak depth of the impurity concentration of the two p-type ion implantation layers 3a is located in a region of about 0.5 μm from the upper surface of the ion implantation layer 3a. In a manufacturing process described later, the low carrier concentration regions on the upper surfaces of the two ion implantation layers 3a are removed after the ion implantation, so that the high carrier concentration regions are exposed on the upper surface of the ion implantation layer 3a. On the upper surface of the non-doped GaAs layer 3, an AuZn layer having a thickness of about 150 nm from the lower layer to the upper layer so as to be in contact with the surfaces of the two ion implantation layers 3a having the high carrier concentration region, respectively. Two p-side ohmic electrodes 4 made of an Au layer having a thickness of about 500 nm are formed. The p-side ohmic electrode 4 is an example of the “electrode layer” of the present invention.
[0051]
On the back surface of the n-type GaAs substrate 1, an n-side ohmic layer comprising an AuGe layer having a thickness of about 150 nm and an Au layer having a thickness of about 500 nm is arranged in order from the side closer to the back surface of the n-type GaAs substrate 1. An electrode 5 is formed.
[0052]
In the first embodiment, as described above, the non-doped GaAs layer 3 is formed so as to cover the upper surfaces of the ridge portions 10a and 20a, and the regions corresponding to the ridge portions 10a and 20a of the non-doped GaAs layer 3 are respectively formed. By forming a p-type ion implantation layer 3a reaching the upper surfaces of the ridges 10a and 20a by ion-implanting zinc (Zn), a p-type current path region (ion) is formed only above the ridges 10a and 20a. Since the injection layer 3a) can be provided, there is no need to form an element isolation groove for electrically isolating the first semiconductor laser layer 10 and the second semiconductor laser layer 20. This causes inconveniences such as the n-type GaAs substrate 1 being broken along the element isolation groove in an electrode forming step for forming the n-side electrode 5 on the back surface of the n-type GaAs substrate 1 or a cleavage step for forming a chip. Does not occur. By providing the current path region (ion implantation layer 3a) so as to reach the upper surfaces of the ridge portions 10a and 20a, the current is dispersed in the lateral direction between the ridge portions 10a and 20a and the p-side electrode 4. As a result, the current injection efficiency can be prevented from lowering.
[0053]
Further, by forming two p-side ohmic electrodes 4 so as to be in contact with the surfaces of the two ion-implanted layers 3a having the high carrier concentration regions, respectively, the p-side electrode 4 and the ion-implanted layer 3a as a current path region are formed. The contact resistance between the p-side electrode 4 and the ion-implanted layer 3a can be improved.
[0054]
4 to 16 are cross-sectional views for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG. Next, the manufacturing process of the integrated semiconductor laser device according to the first embodiment will be described with reference to FIGS.
[0055]
First, as shown in FIG. 4, a first semiconductor laser layer 10 for oscillating infrared light is formed on the entire surface of an n-type GaAs substrate 1 by MOCVD.
[0056]
Specifically, while maintaining the n-type GaAs substrate 1 at a growth temperature of about 800 ° C., an n-type Al 0.45 Ga 0.55 An n-type cladding layer 11 of As, a light emitting layer 12 including an AlGaAs-based semiconductor layer, and a p-type Al having a thickness of about 1 μm. 0.45 Ga 0.55 A p-type cladding layer 13 made of As and a p-type contact layer 14 made of p-type GaAs having a thickness of about 0.1 μm are sequentially formed. After that, a resist 51 is formed in a predetermined region on the p-type contact layer 14.
[0057]
When the light emitting layer 12 is formed, as shown in FIG. 2, an Al layer having a thickness of about 50 nm is formed on the n-type cladding layer 11 (see FIG. 4). 0.35 Ga 0.65 N-side light guide layer 12a made of As and Al having a thickness of about 7 nm 0.35 Ga 0.65 Four barrier layers 12b made of As and Al having a thickness of about 7 nm 0.1 Ga 0.9 An MQW active layer 12e in which five well layers 12c made of As are alternately stacked, and an Al layer having a thickness of about 50 nm 0.35 Ga 0.65 A p-side light guide layer 12d made of As is sequentially formed.
[0058]
Next, as shown in FIG. 5, using the resist 51 as a mask, a predetermined region of the first semiconductor laser layer 10 is wet-etched with a mixed solution of phosphoric acid and hydrogen peroxide solution. Thereafter, the resist 51 is removed.
[0059]
Next, as shown in FIG. 6, a second semiconductor laser layer 20 for oscillating red light is formed on the entire surface of the n-type GaAs substrate 1 and the first semiconductor laser layer 10 by MOCVD.
[0060]
More specifically, while maintaining the n-type GaAs substrate 1 at a growth temperature of about 770 ° C., an n-type (Al 0.7 Ga 0.3 ) 0.5 In 0.5 An n-type cladding layer 21 made of P, a light emitting layer 22 including an AlGaInP-based semiconductor layer, and a p-type (Al 0.7 Ga 0.3 ) 0.5 In 0.5 A p-type cladding layer 23 made of P is sequentially formed. Subsequently, a GaAs layer 24 is formed on the p-type cladding layer 23 to remove phosphorus (P) remaining in a chamber (not shown).
[0061]
When the light emitting layer 22 is formed, as shown in FIG. 0.5 Ga 0.5 ) 0.5 In 0.5 An n-side light guide layer 22a made of P and a thickness of about 6 nm (Al 0.5 Ga 0.5 ) 0.5 In 0.5 Two barrier layers 22b of P and In having a thickness of about 6 nm. 0.5 Ga 0.5 An MQW active layer 22e in which three well layers 22c made of P are alternately stacked, and an approximately 50 nm thick (Al 0.5 Ga 0.5 ) 0.5 In 0.5 A p-side light guide layer 22d made of P is sequentially formed.
[0062]
Thereafter, the GaAs layer 24 is removed by wet etching with a mixed solution of phosphoric acid and hydrogen peroxide. Then, as shown in FIG. 7, a resist 52 is formed in a predetermined region on the p-type cladding layer 23.
[0063]
Next, as shown in FIG. 8, using the resist 52 as a mask, a predetermined region of the second semiconductor laser layer 20 is wet-etched with a mixed solution of hydrobromic acid, hydrochloric acid, and water. Thereby, a structure in which the first semiconductor laser layer 10 and the second semiconductor laser layer 20 are formed with the element isolation region 40 interposed therebetween is obtained. After that, the resist 52 is removed.
[0064]
Next, as shown in FIG. 9, SiO 2 is formed on the ridge portion forming regions on the first semiconductor laser layer 10 and the second semiconductor laser layer 20 by using the plasma CVD method. 2 The films 53a and 53b are formed.
[0065]
Next, as shown in FIG. 2 First, using the film 53a as a mask, predetermined regions of the p-type cladding layer 13 and the p-type contact layer 14 constituting the first semiconductor laser layer 10 are wet-etched with a mixed solution of phosphoric acid and hydrogen peroxide. As a result, a mesa-shaped (trapezoidal) ridge portion 10a is formed in the first semiconductor laser layer 10. Subsequently, the SiO 2 Using the film 53b as a mask, a predetermined region of the p-type cladding layer 23 constituting the second semiconductor laser layer 20 is wet-etched with a mixed solution of hydrobromic acid and hydrochloric acid. As a result, a mesa-shaped (trapezoidal) ridge portion 20a is formed in the second semiconductor laser layer 20.
[0066]
Next, in the first embodiment, as shown in FIG. 11, using a MOCVD method, while keeping the substrate temperature at about 630 ° C., 2 Using the films 53a and 53b as masks, the first semiconductor laser layer 10 and the second semiconductor laser layer are covered so as to cover the side surfaces of the ridge 10a of the first semiconductor laser layer 10 and the ridge 20a of the second semiconductor laser layer 20. The non-doped current blocking layer 2 made of non-doped GaAs having a thickness of about 1 μm is selectively grown so as to fill the element isolation region 40 between them. After this, the SiO 2 The films 53a and 53b are removed.
[0067]
Next, as shown in FIG. 12, a non-doped GaAs layer 3 having a thickness of about 2 μm is formed on the non-doped current blocking layer 2 by MOCVD so as to cover the upper surfaces of the ridge portions 10a and 20a. Then, the entire surface of the non-doped GaAs layer 3 is coated with SiO 2 by a plasma CVD method. 2 After the formation of the film 54, SiO 2 is formed by wet etching with buffered hydrofluoric acid. 2 The region corresponding to the ridge portions 10a and 20a of the film 54 is removed. At this time, SiO 2 The width of the region where the film 54 is removed is made substantially equal to the width of the upper surfaces of the ridge portions 10a and 20a.
[0068]
Next, in the first embodiment, as shown in FIG. 2 Using the film 54 as a mask, zinc (Zn) is ion-implanted. Thereby, the regions corresponding to the ridge portions 10a and 20a of the non-doped GaAs layer 3 have an implantation depth (thickness) of about 2 μm and a width substantially equal to the width of the upper surfaces of the ridge portions 10a and 20a. Is formed. In this case, the ion implantation conditions are set such that the peak depth of the impurity concentration of the two ion implantation layers 3a is located in a region of about 1.5 μm from the upper surface of the ion implantation layer 3a. Specifically, the ion implantation conditions are as follows: implantation energy: about 450 keV, dose: about 2 × 10 19 cm -2 Set to. After this, the SiO 2 The film 54 is removed.
[0069]
Next, as shown in FIG. 14, SiO 2 After forming the film 55, heat treatment is performed to activate the impurities implanted in the two ion-implanted layers 3a. At this time, in the first embodiment, the activation rate is about 70 at a temperature lower than the growth temperature of the first semiconductor laser layer 10 (about 800 ° C.) and the growth temperature of the second semiconductor laser layer 20 (about 770 ° C.). % To about 80%. Specific heat treatment conditions are temperature: about 750 ° C. and time: about 15 minutes.
[0070]
Next, as shown in FIG. 15, wet etching with buffered hydrofluoric acid 2 By removing regions of the film 55 corresponding to the two ion-implanted layers 3a, the surface of the ion-implanted layer 3a is exposed. At this time, SiO 2 The width of the region where the film 55 is removed is made substantially equal to the width of the ion implantation layer 3a.
[0071]
Next, in the first embodiment, as shown in FIG. 2 Using the film 55 as a mask, the two ion-implanted layers are removed from the upper surface of the two GaAs ion-implanted layers 3a to a depth of about 1 μm by wet etching with a mixed solution of phosphoric acid and hydrogen peroxide. The low carrier concentration region located on the surface of 3a is removed. As a result, a high carrier concentration region is exposed on the surfaces of the two ion implantation layers 3a. Further, the peak depth of the impurity concentration of the two ion implantation layers 3a is located at a depth of about 0.5 μm from the upper surface of the ion implantation layer 3a.
[0072]
Lastly, in the first embodiment, as shown in FIG. 1, the two ion-implanted layers 3 a are respectively brought into contact with the surfaces having the high carrier concentration regions on the upper surface of the non-doped GaAs layer 3 by using an evaporation method. As described above, from the lower layer to the upper layer, two p-side ohmic electrodes 4 each including an AuZn layer having a thickness of about 150 nm and an Au layer having a thickness of about 500 nm are formed. Further, after the back surface of the n-type GaAs substrate 1 is etched to a desired thickness by a mixed solution of sulfuric acid and hydrogen peroxide solution, the n-type GaAs substrate 1 is deposited on the back surface of the n-type GaAs substrate 1 by vapor deposition. An n-side ohmic electrode 5 composed of an AuGe layer having a thickness of about 150 nm and an Au layer having a thickness of about 500 nm is formed in order from the side closer to the back surface of the substrate 1. Thus, the integrated semiconductor laser device according to the first embodiment is manufactured.
[0073]
In the manufacturing process of the integrated semiconductor laser device according to the first embodiment, as described above, the ion implantation layer 3a as the current path region is formed by ion-implanting zinc (Zn) into the non-doped GaAs layer 3. The heat treatment for activating the impurities implanted after the ion implantation of zinc (Zn) is usually performed at the growth temperature (about 800 ° C.) of each semiconductor layer (11 to 14) constituting the first semiconductor laser layer 10, and , Which can be performed at a temperature (about 750 ° C.) lower than the growth temperature (about 770 ° C.) of each of the semiconductor layers (21 to 23) constituting the second semiconductor laser layer 20, so that the high-temperature heat treatment affects each of the semiconductor layers. Can be reduced. As a result, it is possible to suppress the laser characteristics from deteriorating. In addition, since ion implantation has higher controllability than diffusion, the ion implantation layer 3a as a current passage region can be formed with good controllability.
[0074]
(2nd Embodiment)
FIG. 17 is a sectional view showing the structure of the integrated semiconductor laser device according to the second embodiment of the present invention. In the second embodiment, unlike the first embodiment, an example in which an ion implantation layer is formed as a current passage region having a width larger than the width of the upper surface of the ridge will be described. Other configurations of the second embodiment are the same as those of the first embodiment.
[0075]
Referring to FIG. 17, in the second embodiment, a first semiconductor laser layer 10 (an n-type cladding layer 11) for oscillating infrared light is provided on an n-type GaAs substrate 1 as in the first embodiment. , A light-emitting layer 12, a p-type cladding layer 13, and a p-type contact layer 14). Further, the second semiconductor laser layer 20 (the n-type cladding layer 21, the light-emitting layer 22, and the p-type semiconductor laser layer 20) for oscillating red light is separated by a predetermined distance so as to sandwich the first semiconductor laser layer 10 and the element isolation region 40. A cladding layer 23) is formed. In addition, the first semiconductor laser layer 10 and the second semiconductor laser layer 20 are each formed with a mesa-shaped (trapezoidal) convex portion (ridge portion 10a and 20a) that is a current path region. Further, in the second embodiment, as in the first embodiment, the first semiconductor laser layer covers the side surfaces of the ridge portion 10a of the first semiconductor laser layer 10 and the ridge portion 20a of the second semiconductor laser layer 20. The non-doped current blocking layer 2 is formed so as to fill the element isolation region 40 between the semiconductor laser layer 10 and the second semiconductor laser layer 20.
[0076]
Here, in the second embodiment, a non-doped GaAs layer 33 having a thickness of about 2 μm is formed on the non-doped current blocking layer 2. The non-doped GaAs layer 33 is an example of the “semiconductor layer” of the present invention. On the ridges 10a and 20a, p-type ion-implanted layers 33a formed by ion-implanting zinc (Zn) into the non-doped GaAs layer 3 reach the upper surfaces of the ridges 10a and 20a, respectively. It is formed as follows. The ion implantation layer 33a has a thickness of about 1 μm and a width larger than the width of the upper surface of the ridge 10a and the upper surface of the ridge 20a. The ion implantation layer 33a is an example of the “current path region” of the present invention.
[0077]
The peak depth of the impurity concentration of the two p-type ion implantation layers 33a is located in a region of about 0.5 μm from the upper surface of the ion implantation layer 33a. In a process described later, the low carrier concentration region on the upper surface of the two ion implantation layers 33a is removed after the ion implantation, so that the high carrier concentration region is exposed on the upper surface of the ion implantation layer 33a. On the upper surface of the non-doped GaAs layer 33, an AuZn layer having a thickness of about 150 nm from the lower layer to the upper layer so as to be in contact with the surfaces of the two ion implantation layers 33a having the high carrier concentration regions, respectively. Two p-side ohmic electrodes 34 made of an Au layer having a thickness of about 500 nm are formed. The p-side ohmic electrode 34 is an example of the “electrode layer” of the present invention.
[0078]
The n-side ohmic electrode 5 is formed on the back surface of the n-type GaAs substrate 1 as in the first embodiment.
[0079]
In the second embodiment, as described above, the width of each of the two ion implantation layers 33a as the current passage region is set to be larger than the width of the upper surface of the ridge portion 10a and the width of the upper surface of the ridge portion 20a. Since the contact area between the upper surface of the ion implantation layer 33a and the p-side ohmic electrode 34 is increased, the contact resistance between the upper surface of the ion implantation layer 33a and the p-side ohmic electrode 34 can be further reduced.
[0080]
The other effects of the second embodiment are similar to those of the first embodiment.
[0081]
FIGS. 18 and 19 are cross-sectional views for explaining the manufacturing process of the integrated semiconductor laser device according to the second embodiment shown in FIG. Next, the manufacturing process of the integrated semiconductor laser device according to the second embodiment will be described with reference to FIGS.
[0082]
First, using the same manufacturing process as in the first embodiment shown in FIGS. 4 to 11, as shown in FIG. 18, up to the non-doped current blocking layer 2 is formed. Next, a non-doped GaAs layer 33 having a thickness of about 2 μm is formed on the non-doped current blocking layer 2 by MOCVD so as to cover the upper surfaces of the ridge portions 10a and 20a. Then, the SiO 2 is deposited on the non-doped GaAs layer 33 by using the plasma CVD method. 2 After the film 64 is formed, SiO 2 is formed by wet etching with buffered hydrofluoric acid. 2 The regions corresponding to the ridge portions 10a and 20a of the film 64 are removed. At this time, SiO 2 The width of the region where the film 64 is removed is set to be larger than the width of the upper surface of the ridge portion 10a and the upper surface of the ridge portion 20a.
[0083]
Next, as shown in FIG. 2 Using the film 64 as a mask, zinc (Zn) is ion-implanted under the same conditions as in the first embodiment. Thereby, the regions corresponding to the ridge portions 10a and 20a of the non-doped GaAs layer 33 each have an implantation depth (thickness) of about 2 μm and are larger than the width of the upper surface of the ridge portion 10a and the upper surface of the ridge portion 20a. An ion implantation layer 33a having a width is formed. The peak depth of the impurity concentration of the two ion implantation layers 33a is located in a region of about 1.5 μm from the upper surface of the ion implantation layer 33a. After this, the SiO 2 The film 64 is removed.
[0084]
Thereafter, the steps up to the step of exposing the high carrier concentration region on the surface of the ion implantation layer 33a are performed using the same manufacturing process as that of the first embodiment shown in FIGS.
[0085]
Finally, in the second embodiment, as shown in FIG. 17, two ions having a width larger than the widths of the upper surfaces of the ridge portions 10a and 20a are formed on the upper surface of the non-doped GaAs layer 33 by using an evaporation method. Two p-side ohmic electrodes 34 each including an AuZn layer having a thickness of about 150 nm and an Au layer having a thickness of about 500 nm are formed from the lower layer to the upper layer so as to be in contact with the entire surface on the injection layer 33a. I do. Further, an n-side ohmic electrode 5 is formed on the back surface of the n-type GaAs substrate 1 by using a vapor deposition method. Thus, the integrated semiconductor laser device according to the second embodiment is manufactured.
[0086]
It should be noted that the embodiments disclosed this time are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description of the embodiments, and includes all modifications within the scope and meaning equivalent to the terms of the claims.
[0087]
For example, in the first and second embodiments, an example of a semiconductor laser device in which a first semiconductor laser device unit that oscillates infrared light and a second semiconductor laser device unit that oscillates red light are monolithically integrated. Although the present invention has been described, the present invention is not limited to this, and is also applicable to a semiconductor laser device in which a device unit that oscillates laser light of another different wavelength is monolithically integrated. Further, the present invention is also applicable to a semiconductor laser device in which a device section that oscillates laser light of the same wavelength is monolithically integrated. Specifically, a nitride-based semiconductor laser device having an active layer made of AlGaInN (e.g., an oscillation wavelength of 350 to 500 nm), a II-VI group semiconductor laser device having an active layer made of ZnO or MgZnSSeTe, or a semiconductor laser made of GaInAs The same or different semiconductor lasers such as an element (for example, an oscillation wavelength of 980 nm, a 1.3 μm band, or a 1.55 μm band) and a semiconductor laser element made of GaInAsNP (for example, a 1.3 μm band or a 1.55 μm band) are monolithically integrated. The present invention can also be applied to a semiconductor laser device.
[0088]
In the first and second embodiments, the p-type ion-implanted layer as the current path region is formed by ion-implanting zinc (Zn) into the non-doped GaAs layer. The present invention is not limited to this, and a p-type ion-implanted layer serving as a current passage region may be formed by ion-implanting magnesium (Mg).
[0089]
In the first and second embodiments, the high carrier concentration region of the ion implantation layer is formed after the high carrier concentration region is exposed by removing the low carrier concentration region located on the surface of the ion implantation layer. Although the p-side ohmic electrode is formed so as to be in contact with the surface, the present invention is not limited to this, and the p-side ohmic electrode may be formed without exposing the high carrier concentration region of the ion implantation layer. May be formed so as to contact the surface of the low carrier concentration region.
[0090]
In the first and second embodiments, the temperature is lower (about 750 ° C.) than the growth temperature (about 800 ° C.) of the first semiconductor laser layer 10 and the growth temperature (about 770 ° C.) of the second semiconductor laser layer 20. Thus, the heat treatment for activating the impurities is performed. However, the present invention is not limited to this, and the temperature of the heat treatment is at least one of the growth temperature of the first semiconductor laser layer and the growth temperature of the second semiconductor laser layer. The temperature may be lower than the growth temperature.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a structure of an integrated semiconductor laser device according to a first embodiment of the present invention.
FIG. 2 is an enlarged sectional view of a light emitting layer of the integrated semiconductor laser device according to the first embodiment shown in FIG.
FIG. 3 is an enlarged sectional view of a light emitting layer of the integrated semiconductor laser device according to the first embodiment shown in FIG.
FIG. 4 is a cross-sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG.
FIG. 5 is a sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG. 1;
FIG. 6 is a sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG. 1;
FIG. 7 is a sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG. 1;
FIG. 8 is a cross-sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG.
FIG. 9 is a sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG. 1;
FIG. 10 is a sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG. 1;
FIG. 11 is a sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG. 1;
FIG. 12 is a sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG. 1;
FIG. 13 is a sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG. 1;
FIG. 14 is a cross-sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG.
FIG. 15 is a sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG. 1;
FIG. 16 is a sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the first embodiment shown in FIG. 1;
FIG. 17 is a sectional view showing the structure of an integrated semiconductor laser device according to a second embodiment of the present invention.
FIG. 18 is a cross-sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the second embodiment shown in FIG.
FIG. 19 is a cross-sectional view for explaining the manufacturing process of the integrated semiconductor laser device according to the second embodiment shown in FIG.
FIG. 20 is a sectional view showing an example of a conventional integrated semiconductor laser device.
21 is a cross-sectional view for explaining a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG.
22 is a cross-sectional view for explaining a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG.
FIG. 23 is a cross-sectional view for explaining a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG. 20;
24 is a cross-sectional view for explaining a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG.
FIG. 25 is a cross-sectional view for explaining a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG.
FIG. 26 is a cross-sectional view for describing a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG.
FIG. 27 is a cross-sectional view for explaining a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG. 20;
FIG. 28 is a cross-sectional view for explaining a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG.
FIG. 29 is a cross-sectional view for explaining a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG. 20;
FIG. 30 is a cross-sectional view for explaining a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG.
FIG. 31 is a cross-sectional view for explaining a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG. 20;
FIG. 32 is a cross-sectional view for explaining a manufacturing process of the integrated semiconductor laser device according to the conventional example shown in FIG. 20;
[Explanation of symbols]
1 n-type GaAs substrate (substrate)
2 Non-doped current blocking layer (current blocking layer)
3,33 non-doped GaAs layer (semiconductor layer)
3a, 33a Ion implantation layer (current path region)
4, 34 p-side ohmic electrode (electrode layer)
10 First semiconductor laser layer (first semiconductor laser element section)
10a Ridge part (first ridge part)
20 Second semiconductor laser layer (second semiconductor laser element section)
20a Ridge part (second ridge part)

Claims (7)

基板上に、第１リッジ部を含む第１半導体レーザ素子部および第２リッジ部を含む第２半導体レーザ素子部を形成する工程と、
前記第１リッジ部および前記第２リッジ部を覆うように、半導体層を形成する工程と、
その後、前記半導体層の前記第１リッジ部および前記第２リッジ部に対応する領域に、不純物をイオン注入することによって、前記リッジ部の上面に達する電流通路領域を形成する工程と、
前記半導体層の電流通路領域上に電極層を形成する工程とを備えた、半導体レーザ素子の製造方法。Forming a first semiconductor laser device portion including a first ridge portion and a second semiconductor laser device portion including a second ridge portion on a substrate;
Forming a semiconductor layer so as to cover the first ridge portion and the second ridge portion;
Forming a current path region reaching the upper surface of the ridge portion by ion-implanting an impurity into a region corresponding to the first ridge portion and the second ridge portion of the semiconductor layer;
Forming an electrode layer on the current path region of the semiconductor layer. 前記電流通路領域を形成する工程は、
前記不純物をイオン注入した後、前記不純物のイオン注入領域の表面に位置する低キャリア濃度領域を除去することによって、高キャリア濃度領域を露出させる工程を含み、
前記電極層を形成する工程は、
前記高キャリア濃度領域の表面上に前記電極層を形成する工程を含む、請求項１に記載の半導体レーザ素子の製造方法。The step of forming the current path region includes:
After the ion implantation of the impurity, comprises removing the low carrier concentration region located on the surface of the ion implantation region of the impurity, thereby exposing a high carrier concentration region,
The step of forming the electrode layer,
2. The method according to claim 1, further comprising forming the electrode layer on a surface of the high carrier concentration region. 3. 前記電流通路領域を形成した後、前記第１半導体レーザ素子部を構成する半導体層の成長温度および前記第２半導体レーザ素子部を構成する半導体層の成長温度の少なくとも一方よりも低い温度で、前記イオン注入した不純物を活性化する工程をさらに備える、請求項１または２に記載の半導体レーザ素子の製造方法。After forming the current path region, the temperature is lower than at least one of a growth temperature of a semiconductor layer forming the first semiconductor laser device portion and a growth temperature of a semiconductor layer forming the second semiconductor laser device portion. 3. The method for manufacturing a semiconductor laser device according to claim 1, further comprising a step of activating the implanted impurities. 基板上に形成され、第１リッジ部を含む第１半導体レーザ素子部および第２リッジ部を含む第２半導体レーザ素子部と、
前記第１リッジ部および前記第２リッジ部を覆うように形成された半導体層と、
前記半導体層の前記第１リッジ部および前記第２リッジ部に対応する領域に、不純物を導入することにより形成され、前記リッジ部の上面に達する電流通路領域と、
前記電流通路領域上に形成された電極層とを備えた、半導体レーザ素子。A first semiconductor laser device portion formed on a substrate and including a first ridge portion and a second semiconductor laser device portion including a second ridge portion;
A semiconductor layer formed so as to cover the first ridge portion and the second ridge portion;
A current path region formed by introducing an impurity into a region of the semiconductor layer corresponding to the first ridge portion and the second ridge portion and reaching an upper surface of the ridge portion;
A semiconductor laser device comprising: an electrode layer formed on the current path region. 前記半導体層は、ノンドープの半導体層を含む、請求項４に記載の半導体レーザ素子。The semiconductor laser device according to claim 4, wherein the semiconductor layer includes a non-doped semiconductor layer. 少なくとも前記第１リッジ部の側面および前記第２リッジ部の側面を覆うように形成され、ノンドープの半導体からなる電流ブロック層をさらに備える、請求項４または５に記載の半導体レーザ素子。The semiconductor laser device according to claim 4, further comprising a current blocking layer formed to cover at least a side surface of the first ridge portion and a side surface of the second ridge portion, the current blocking layer being made of a non-doped semiconductor. 前記電流通路領域は、
前記第１リッジ部の上面および前記第２リッジ部の上面の幅よりも大きい幅の電流通路領域を含む、請求項４〜６のいずれか１項に記載の半導体レーザ素子。The current path region includes:
The semiconductor laser device according to claim 4, further comprising a current path region having a width larger than a width of an upper surface of said first ridge portion and an upper surface of said second ridge portion.
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