JP2004193156A

JP2004193156A - Method of manufacturing semiconductor device

Info

Publication number: JP2004193156A
Application number: JP2002355590A
Authority: JP
Inventors: Masabumi Kubota; 正文久保田; Shigenori Hayashi; 重徳林
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-12-06
Filing date: 2002-12-06
Publication date: 2004-07-08
Anticipated expiration: 2022-12-06
Also published as: JP3795010B2

Abstract

<P>PROBLEM TO BE SOLVED: To ensure etching selectivity for a dielectric thin film used for a semiconductor device and to prevent the disused part of the deposited film from contaminating the production line of the following processes. <P>SOLUTION: A gate insulating film 11 of hafnium oxide as high-dielectric material is deposited a few nm thick on the main surface of a substrate 10. In succession, a gate electrode forming film 12 of titanium nitride is deposited 150 nm thick on the gate insulating film 11. Thereafter, laser rays are shaped into a laser beam 30 mm square, and the laser beam irradiates the substrate 10 scanning it successively, whereby a laser-irradiated region 100A and a laser non-radiated region 100B are formed on the surface of the substrate 10. Thereafter, the gate insulating film 11 is etched with an etching solution that hardly dissolves the laser-irradiated region 100A and dissolves the laser non-irradiated region 100B. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、酸化ハフニウム（ＨｆＯ_２）又は酸化ジルコニウム（ＺｒＯ_２）等の高誘電体からなる絶縁膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＩＳ型トランジスタの一層の微細化によって、該トランジスタに設けられるゲート絶縁膜を薄膜化することにより、トランジスタの高駆動力化が図られようとしている。しかしながら、このゲート絶縁膜の薄膜化は、ゲートチャネル間に直接トンネル電流をもたらし、この直接トンネル電流の増大によりトランジスタの消費電力が大きくなるという問題がある。
【０００３】
一般に、ゲート長が０．１０μｍ以下となる微細なＭＯＳ集積回路においては、シリコン酸化膜換算膜厚値Ｅｏｔが２ｎｍ以下となる極薄ゲート絶縁膜が必要となる。ここで、シリコン酸化膜換算膜厚とは、ある絶縁膜がシリコン酸化膜と同等の容量を得るのに要する膜厚をいう。酸化シリコン（ＳｉＯ_２）では、その膜厚が２ｎｍ以下となると、トンネル電流が支配的となり、とりわけ１．２ｎｍ以下では実用素子としての使用ができなくなると考えられる。
【０００４】
そこで、高駆動能力と低消費電力とを同時に実現するため、酸化シリコンと比べて誘電率が高い高誘電率絶縁膜がゲート絶縁膜に用いられようとしている。
【０００５】
また、携帯機器向けのＬＳＩ装置においては、ゲート絶縁膜がほぼ３ｎｍよりも薄膜化すると、ゲート絶縁膜を貫通する電流が許容できない範囲にまで大きくなる。このような超低消費電力機器市場向けのＬＳＩ装置の場合は、既存の３ｎｍ前後の酸化シリコンからなるゲート絶縁膜が高誘電率材料からなるゲート絶縁膜に代わることも予想される。
【０００６】
また、ＤＲＡＭ部とロジック部とが１チップに混載される混載型ＬＳＩ等に含まれるキャパシタには、従来から容量絶縁膜として酸化シリコンが用いられているが、やはり薄膜化の進展によりトンネル電流が大きくなる。このため、キャパシタの電荷保持時間が短くなるというおそれがあり、容量絶縁膜として高誘電率材料を用いる検討がなされている。
【０００７】
例えば、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）等の金属酸化物からなる高誘電体薄膜は、一般には、スパッタ法、有機金属気相堆積（ＭＯＣＶＤ）法、原子層ＣＶＤ（ＡＬＣＶＤ）法、又は電子線エピタキシ（ＭＢＥ）法等の成膜方法により形成される。
【０００８】
ところで、高誘電体からなるゲート絶縁膜を堆積し、さらにゲート電極を形成した後に、ソース・ドレイン不純物接合を形成する、いわゆる自己整合プロセスによってトランジスタを形成する場合には、リーク電流が少ない不純物接合を得るために、ソース・ドレインへの不純物の導入後に、９００℃前後に加熱する熱処理が必要である。
【０００９】
自己整合プロセスに代えて、ゲート絶縁膜を形成するよりも前に、ソース・ドレイン領域を先に形成する、いわゆるリプレースメントプロセスを採用した場合であっても、超高真空中で高誘電体薄膜をエピタキシャル成長するＭＢＥ法を除くと、ゲート絶縁膜に良好な絶縁特性を得るためには７００℃以上の熱処理が不可欠となる。
【００１０】
これらの高誘電率材料は、一般に、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）のような金属を含む酸化物であるため、これらの金属原子が半導体製造ラインを汚染すると、例えばｐｎ接合においてリーク電流が増加したり、少数キャリアの寿命の低下の原因となったりするおそれがあるので、製造中にこれらの高誘電率材料をなるべく露出しないようにする考慮がなされている。
【００１１】
【非特許文献１】
Ｈ．Ｒ．Ｈｕｆｆほか、「ＩＷＧＩ２００１予稿集」、ｐ．２−１１
”ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓｏｆＩｎｔｅｒｎａｔｉｏｎａｌＷｏｒｋｓｈｏｐｏｎＧａｔｅＩｎｓｕｌａｔｏｒ”
【００１２】
【発明が解決しようとする課題】
しかしながら、これらの高誘電率材料は、堆積した直後は、一般にフッ酸を含む溶液に可溶であり、高誘電率材料の不要部分はフッ酸を含む溶液で容易に除去できるが、いったん６００℃以上の熱処理を受けるとフッ酸を含む溶液に対して難溶となってしまう。その結果、熱処理を受けた高誘電体材料薄膜にエッチング選択性が得られなくなるという問題がある。
【００１３】
従って、熱処理を受けた高誘電体材料薄膜が、フッ酸による洗浄後も基板（ウエハ）の表面や裏面の周縁部に残留し、残留した高誘電体材料薄膜がその後の処理工程で搬送系やステージとの接触により物理的にはがれて汚染源となり、他のウエハの金属汚染を引き起こすことにもなる。
【００１４】
また、キャパシタ絶縁膜として高誘電率材料を用いる場合にも同様の金属汚染の問題が生じる。キャパシタ絶縁膜に良好な絶縁特性を得るには、やはり７００℃以上の熱処理が必要となるが、このような熱処理により高誘電率材料がフッ酸を含む液に対して難溶となってしまい、次工程で金属汚染を引き起こす原因となる。
【００１５】
本発明は、前記従来の問題に鑑み、半導体装置に用いる誘電体薄膜、特に、酸化ハフニウム（ＨｆＯ_２）や酸化ジルコニウム（ＺｒＯ_２）等からなる高誘電体薄膜のエッチング選択性を確保すると共に、成膜後の不要部分が後工程の製造ラインを汚染しないにようすることを目的とする。
【００１６】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、成膜後の薄膜における不要部分のみが可溶となるように選択的な熱処理を行なう構成とする。
【００１７】
具体的に、本発明に係る半導体装置の製造方法は、基板の上に薄膜を形成する第１の工程と、薄膜に対して選択的に熱処理を行なうことにより、薄膜に熱処理を受けた熱処理部と熱処理を受けていない非熱処理部とを形成する第２の工程と、熱処理部に対しては難溶で、且つ非熱処理部に対しては可溶なエッチング液を用いて薄膜をエッチングすることにより、薄膜における非熱処理部を除去する第３の工程とを備えている。
【００１８】
本発明の半導体装置の製造方法によると、薄膜に対して選択的に熱処理を行なうことにより、薄膜に熱処理を受けた熱処理部と熱処理を受けていない非熱処理部とを形成しておき、熱処理部に対しては難溶で且つ非熱処理部に対しては可溶なエッチング液を用いて薄膜をエッチングすることにより、薄膜における非熱処理を除去する。このため、薄膜に対してエッチング選択性を確保できると共に、薄膜におけるウエハの周縁部に対して熱処理を施さない非熱処理部とすると、成膜後の不要部分が後工程の製造ラインを汚染することがない。
【００１９】
本発明の半導体装置の製造方法は、第１の工程及び第２の工程との間に、薄膜の上に電極形成膜を形成する工程と、第２の工程及び第３の工程との間に、電極形成膜から所定形状を有する複数の電極パターンを形成することにより、薄膜における基板の周縁部分の領域を露出する工程とをさらに備えていることが好ましい。
【００２０】
一般に薄膜をＣＶＤ法により成膜すると、成膜された薄膜は基板の周縁部の裏面にまで堆積する。従って、本発明によると、ウエットエッチング法を用いているため、基板の表面の周縁部のみならず裏面に堆積した不要の薄膜を除去できるため、該薄膜が金属酸化物からなる場合には、金属酸化物を構成する金属による製造ラインの汚染を防止することができる。
【００２１】
本発明の半導体装置の製造方法において、薄膜は金属酸化物からなることが好ましい。
【００２２】
この場合に、金属酸化物は、ハフニウム、ジルコニウム、ランタン、セリウム、プラセオジム、ネオジム、イットリウム及びアルミニウムのうちの少なくとも１つを含むことが好ましい。これらの金属を含む酸化物又はシリケートは比較的に大きい誘電率持つと共に、酸素との結合が強いため、安定な薄膜を形成することができる。また、これらの材料は、スパッタ法又はＣＶＤ法等で堆積した状態ではフッ化水素酸の薄い水溶液等により選択的にエッチングでき、６００℃以上の温度で熱処理するとそのエッチング速度は数十分の１以下となるので、本発明を確実に実施することができる。
【００２３】
本発明の半導体装置の製造方法において、薄膜はトランジスタにおけるゲート絶縁膜を構成することが好ましい。
【００２４】
また、本発明の半導体装置の製造方法において、薄膜はキャパシタにおける容量絶縁膜を構成することが好ましい。
【００２５】
本発明の半導体装置の製造方法において、エッチング液はフッ素を含むことが好ましい。
【００２６】
本発明の半導体装置の製造方法において、熱処理はその熱源に光を用いることが好ましい。
【００２７】
この場合に、レーザ光であることが好ましい。
【００２８】
また、この場合の光は基板に吸収される波長を有していることが好ましい。このようにすると、基板に光を吸収させ、特にその表面近傍のみを極めて短時間で且つ高温の熱処理を行なうことができるため、薄膜を高誘電体により形成したとして、該薄膜には相変化や結晶化によるリーク電流の増加が抑制される。さらに、基板の表面近傍に対して選択的に加熱されるため、０．１秒以下という極めて短時間の熱処理が可能となるので、エネルギーの利用効率が向上する。
【００２９】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【００３０】
図１（ａ）〜図１（ｃ）、図２（ａ）及び図２（ｂ）は本発明の一実施形態に係る半導体装置の製造方法の工程順の構成を示している。
【００３１】
まず、図示はしないが、例えばｐ型シリコン（Ｓｉ）からなる基板１０の上に、公知の方法により、酸化シリコン等からなる絶縁膜を溝に埋め込んでトレンチ分離領域を形成する。
【００３２】
次に、基板１０の上に、塩化ハフニウム（ＨｆＣｌ_４）と水蒸気（Ｈ_２Ｏ）とを交互に供給する原子層ＣＶＤ（ＡＬＣＶＤ）法を用いて、基板１０の主面上に、厚さが数ｎｍで高誘電体材料である酸化ハフニウム（ＨｆＯ_２）からなるゲート絶縁膜１１を堆積する。このとき、基板１０には、主面上だけではなくその裏面の周縁部にも、ゲート絶縁膜１１が回り込んで堆積する。続いて、ＣＶＤ法又はスパッタ法により、ゲート絶縁膜１１の上に、厚さが約１５０ｎｍの窒化チタン（ＴｉＮ）からなるゲート電極形成膜１２を堆積する。続いて、堆積したゲート絶縁膜１１に対して、レーザ光を用いた局所的で且つ超短時間の熱処理を行なう。具体的には、酸素の分圧が約０．１Ｐａ以下のアルゴン（Ａｒ）雰囲気で、ゲート絶縁膜１１及びゲート電極形成膜１２Ａが堆積した基板１１を３００℃程度に加熱しながら、光出力が約７０Ｗで、パルス幅が約１０ｎｓの塩化キセノン（ＸｅＣｌ_２）によるエキシマレーザ光をゲート電極形成膜１２Ａに照射することにより、基板１０の表面近傍のみを選択的に加熱する。
【００３３】
ＸｅＣｌ_２エキシマレーザ光は、フォトンのエネルギーがシリコンのバンドギャップよりも大きいため、シリコンによる吸収係数が大きい。その結果、基板１０の表面から深さが数十ｎｍまでの領域が高温となる。さらに、該レーザ光は、窒化チタンによる吸収係数も大きく且つ熱伝導性が良好であるため、熱処理のパターン密度依存性が極めて小さくなる。
【００３４】
本実施形態においては、図２（ａ）に示すように、レーザ光をビームエクスパンダによって拡大し、画角可変のスリットを通して一辺が３０ｍｍ角程度のレーザビームに整形した後、基板１０を順次走査しながら照射する。これにより、基板１０の表面に、レーザ光照射領域１００Ａとレーザ未照射領域１００Ｂとを形成する。ここで、基板１０の走査速度、レーザ光のパルス間隔及びそのピーク電力を調整して、加熱温度を８５０℃〜９５０℃程度とし、照射エネルギーを０．１Ｊ／ｃｍ^２〜０．４Ｊ／ｃｍ^２とし、照射時間を約０．０５秒としている。これにより、図１（ａ）に示すように、ゲート絶縁膜１１は、加熱処理が選択的に施された加熱領域１１ａと加熱処理が施されていない非加熱領域１１ｂの状態を得る。
【００３５】
ここで、例えば、レーザ光を用いないで、基板１０の全体又は基板１０を支えるホルダ自体をも高温にすると、極めて大きな熱源が必要であり、いったん基板１０やホルダが高温になってしまうとこれらの熱容量が大きいため、容易には温度が下がらず、短時間の熱処理が困難となる。
【００３６】
続いて、図２（ｂ）に示すように、リソグラフィ法により、ゲート電極形成膜１２Ａの上にゲート電極パターン１３ａ（ゲートの詳細パターンは不図示）を持つレジストパターン１３を形成する。このとき、同時にレジストパターン１３の周縁部をも３ｍｍ程度の幅で除去することにより、レジストパターン１３からエッジカット領域１３ｂとしてゲート電極形成膜１２Ａを露出する。
【００３７】
続いて、レジストパターン１３をマスクとして、塩素（Ｃｌ_２）ガスを主成分とするプラズマを用いたドライエッチングにより、ゲート電極形成膜１２Ａに対してエッチングを行なう。これにより、図１（ｂ）に示すように、ゲート電極形成膜１２Ａから複数のゲート電極膜１２Ｂが形成されると共に、ゲート電極形成膜１２Ａのエッジカット領域１３ｂがエッチングにより除去される結果、基板１０上のエッジカット領域１３ｂにはゲート絶縁膜１１が露出した状態で完了する。
【００３８】
次に、図１（ｃ）に示すように、枚葉式のスピンエッチャによりフッ化水素酸（ＨＦ）の３０分の１希釈水溶液を用いて、基板１０に露出しているゲート絶縁膜１１をエッチングにより除去する。ここで、図３に示すように、熱処理をしていないＨｆＯ_２からなる高誘電体膜と、約９００℃の窒素雰囲気で５分間の熱処理を行なった後のＨｆＯ_２からなる高誘電体膜とのエッチング速度は２０倍以上も異なる。また、熱処理をしていない高誘電体膜は、熱酸化膜と比べても１０倍以上もエッチング速度が大きい。
【００３９】
その結果、図１（ｂ）に示したゲート絶縁膜１１のエッジカット領域１３ｂに露出する非加熱領域１１ｂは、レーザ光による熱処理を受けていないため、速やかに除去される。このとき、基板１０の裏面に回りこんで堆積したゲート絶縁膜１１も同時に除去される。
【００４０】
このように、本実施形態によると、基板１０の裏面を含め周縁部（エッジカット領域１３ｂに堆積する高誘電体膜（ゲート絶縁膜１１）を容易に除去できるため、高誘電体膜に含まれる金属、ここでは金属ハフニウム（Ｈｆ）によるラインの汚染が生じるおそれが確実に小さくなる。
【００４１】
続いて、従来の半導体装置の製造工程と同様に、図示はしていないが、ゲート電極膜１２Ｂの各側面上に側壁絶縁膜を形成し、その後、ゲート電極膜１２Ｂ及び側壁絶縁膜をマスクとして、基板１０のソースドレイン領域に対してヒ素（Ａｓ）イオンを注入する。さらに、窒素雰囲気において温度が約９５０℃で３分間のＲＴＡ（ラピッドサーマルアニーリング）処理を行なう。
【００４２】
その後、基板１０の上に各ゲート電極膜１２Ｂを含む全面にわたって層間絶縁膜を形成し、その後、所定の配線を形成して、ｎチャネルＭＯＳトランジスタが形成される。
【００４３】
このようにして得られた本実施形態に係るＭＯＳトランジスタは、ゲート電極膜１２Ｂに金属化合物（ＴｉＮ）を用いており、ゲート電極自体に空乏化が生じないため、電気的なシリコン酸化膜換算膜厚値Ｅｏｔも最小で０．９ｎｍを得ている。
【００４４】
また、ゲート電極膜１２Ｂと基板１０との間に、１Ｖの電圧を印加した場合のリーク電流は、厚さが０．９ｎｍのシリコン酸化膜のそれと比べて２桁以上も小さいことを確認している。
【００４５】
なお、本実施形態においては、金属酸化物からなる高誘電体材料に酸化ハフニウム（ＨｆＯ_２）用いたが、これに限られず、金属元素として、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、イットリウム（Ｙ）及びアルミニウム（Ａｌ）のうちの少なくとも１つを含むことが好ましい。
【００４６】
また、高誘電率材料膜を単層膜としたが、複数の高誘電体膜が積層された、いわゆるスタック構造や、極薄膜が多層に積層されたラミネート構造であっても良い。
【００４７】
さらに、金属酸化物からなる高誘電体材料をゲート絶縁膜１１として用いたが、ＤＲＡＭキャパシタにおける容量絶縁膜に用いても、本発明は有効である。すなわち、ゲート絶縁膜１１の場合と同様に、基板１０の周縁部に堆積した容量絶縁膜にはレーザ光を照射せずに非加熱部分を形成し、形成した非加熱部分をフッ酸により除去することにより、容量絶縁膜を構成する高誘電体材料に含まれる金属によるライン汚染を確実に防止することができる。
【００４８】
以上説明したように、本実施形態によると、高誘電体からなる絶縁膜の特性を熱処理により損なうことなく、良好な特性を維持しながら、絶縁膜の不要部分を確実に且つ容易に除去することができる。
【００４９】
【発明の効果】
本発明に係る半導体装置の製造方法によると、薄膜に対するエッチング選択性を確保できると共に、薄膜におけるウエハの周縁部に対して熱処理を施さない非熱処理部を形成すると、成膜後の不要部分が後工程の製造ラインを汚染することがない。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図２】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の平面図である。
【図３】ＨＦ水溶液によるＨｆＯ_２からなる高誘電体膜のエッチング速度の熱処理依存性を示すグラフである。
【符号の説明】
１０基板（ウエハ）
１１ゲート絶縁膜
１１ａ加熱領域
１１ｂ非加熱領域
１２Ａゲート電極形成膜
１２Ｂゲート電極膜
１３レジストパターン
１３ａゲート電極パターン
１３ｂエッジカット領域
１００Ａレーザ光照射領域
１００Ｂレーザ未照射領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having an insulating film made of a high dielectric substance such as hafnium oxide (HfO ₂ ) or zirconium oxide (ZrO ₂ ).
[0002]
[Prior art]
In recent years, with further miniaturization of the MIS transistor, the gate insulating film provided in the transistor has been made thinner, so that a higher driving force of the transistor has been achieved. However, the thinning of the gate insulating film causes a direct tunnel current between the gate channels, and there is a problem that the power consumption of the transistor increases due to the increase of the direct tunnel current.
[0003]
Generally, in a fine MOS integrated circuit having a gate length of 0.10 μm or less, an ultra-thin gate insulating film having a silicon oxide equivalent film thickness value Eot of 2 nm or less is required. Here, the silicon oxide film equivalent film thickness means a film thickness required for a certain insulating film to obtain a capacity equivalent to that of the silicon oxide film. With silicon oxide (SiO ₂ ), when the film thickness is 2 nm or less, the tunnel current becomes dominant, and especially when it is 1.2 nm or less, it is considered that it cannot be used as a practical element.
[0004]
Therefore, in order to simultaneously achieve high driving capability and low power consumption, a high dielectric constant insulating film having a higher dielectric constant than silicon oxide is being used for a gate insulating film.
[0005]
Further, in an LSI device for a portable device, when the gate insulating film is thinner than approximately 3 nm, a current passing through the gate insulating film increases to an unacceptable range. In the case of such an LSI device for the ultra-low power consumption equipment market, it is expected that an existing gate insulating film made of silicon oxide of about 3 nm will be replaced with a gate insulating film made of a high dielectric constant material.
[0006]
In addition, silicon oxide has conventionally been used as a capacitor insulating film for a capacitor included in an embedded LSI or the like in which a DRAM unit and a logic unit are mounted on one chip. growing. For this reason, there is a possibility that the charge retention time of the capacitor may be shortened, and the use of a high dielectric constant material as the capacitor insulating film has been studied.
[0007]
For example, a high dielectric thin film made of a metal oxide such as hafnium (Hf) or zirconium (Zr) is generally formed by sputtering, metal organic chemical vapor deposition (MOCVD), atomic layer CVD (ALCVD), or electron deposition. It is formed by a film forming method such as a line epitaxy (MBE) method.
[0008]
By the way, when a transistor is formed by a so-called self-alignment process in which a gate insulating film made of a high dielectric material is deposited and a gate electrode is formed, and then a source-drain impurity junction is formed, an impurity junction having a small leak current is used. In order to obtain this, a heat treatment of heating to about 900 ° C. after introducing impurities into the source / drain is required.
[0009]
Even if a so-called replacement process, in which the source / drain regions are formed before the gate insulating film is formed, instead of the self-alignment process, a high dielectric thin film is formed in an ultra-high vacuum. Except for the MBE method of epitaxial growth, a heat treatment at 700 ° C. or higher is indispensable to obtain good insulating properties for the gate insulating film.
[0010]
Since these high dielectric constant materials are generally oxides containing metals such as aluminum (Al), zirconium (Zr) or hafnium (Hf), if these metal atoms contaminate the semiconductor production line, for example, pn Since there is a possibility that a leak current may increase at the junction or a life of the minority carrier may be shortened, it is considered that these high dielectric materials are not exposed as much as possible during manufacturing.
[0011]
[Non-patent document 1]
H. R. Huff et al., "IWGI 2001 Proceedings", p. 2-11
"Extended Abstracts of International Works on Gate Insulator"
[0012]
[Problems to be solved by the invention]
However, these high dielectric constant materials are generally soluble in a solution containing hydrofluoric acid immediately after deposition, and unnecessary portions of the high dielectric constant material can be easily removed with a solution containing hydrofluoric acid. When the above heat treatment is performed, it becomes hardly soluble in a solution containing hydrofluoric acid. As a result, there is a problem that the etching selectivity cannot be obtained in the high-dielectric-constant material thin film that has been subjected to the heat treatment.
[0013]
Therefore, the heat-treated high-dielectric-constant material thin film remains on the periphery of the front and back surfaces of the substrate (wafer) even after the cleaning with hydrofluoric acid, and the remaining high-dielectric-constant thin film is transported in a subsequent processing step. The contact with the stage physically separates the wafer and becomes a contamination source, which may cause metal contamination of other wafers.
[0014]
The same problem of metal contamination also occurs when a high dielectric constant material is used as the capacitor insulating film. In order to obtain good insulating properties for the capacitor insulating film, a heat treatment at 700 ° C. or higher is still necessary. However, such heat treatment makes the high dielectric constant material hardly soluble in a solution containing hydrofluoric acid, It may cause metal contamination in the next process.
[0015]
In view of the above problems, the present invention ensures etching selectivity of a dielectric thin film used for a semiconductor device, particularly, a high dielectric thin film made of hafnium oxide (HfO ₂ ) or zirconium oxide (ZrO ₂ ). An object is to prevent unnecessary portions after film formation from contaminating a manufacturing line in a later process.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device in which a selective heat treatment is performed so that only an unnecessary portion in a thin film after film formation becomes soluble.
[0017]
Specifically, the method for manufacturing a semiconductor device according to the present invention includes a first step of forming a thin film on a substrate, and a heat treatment section in which the thin film is heat-treated by selectively performing heat treatment on the thin film. And a second step of forming a non-heat-treated portion that has not been subjected to heat treatment, and etching the thin film using an etching solution that is hardly soluble in the heat-treated portion and soluble in the non-heat-treated portion. And a third step of removing a non-heat-treated portion in the thin film.
[0018]
According to the method for manufacturing a semiconductor device of the present invention, by selectively performing heat treatment on the thin film, a heat-treated portion that has undergone heat treatment on the thin film and a non-heat-treated portion that has not been subjected to heat treatment are formed. The non-heat treatment in the thin film is removed by etching the thin film using an etching solution that is hardly soluble in the thin film and is soluble in the non-heat-treated portion. For this reason, the etching selectivity for the thin film can be ensured, and if the heat treatment is not performed on the peripheral portion of the wafer in the thin film, an unnecessary portion after the film formation contaminates a manufacturing line in a later process. There is no.
[0019]
In the method of manufacturing a semiconductor device according to the present invention, the step of forming an electrode forming film on the thin film between the first step and the second step, and the step of forming the electrode forming film on the thin film Forming a plurality of electrode patterns having a predetermined shape from the electrode forming film, thereby exposing a region of a peripheral portion of the substrate in the thin film.
[0020]
Generally, when a thin film is formed by a CVD method, the formed thin film is deposited on the back surface of the peripheral portion of the substrate. Therefore, according to the present invention, since the wet etching method is used, unnecessary thin films deposited not only on the periphery of the front surface of the substrate but also on the back surface can be removed. It is possible to prevent the production line from being contaminated by the metal constituting the oxide.
[0021]
In the method for manufacturing a semiconductor device according to the present invention, the thin film is preferably made of a metal oxide.
[0022]
In this case, the metal oxide preferably contains at least one of hafnium, zirconium, lanthanum, cerium, praseodymium, neodymium, yttrium, and aluminum. Oxides or silicates containing these metals have a relatively large dielectric constant and a strong bond with oxygen, so that a stable thin film can be formed. These materials can be selectively etched by a thin aqueous solution of hydrofluoric acid when deposited by a sputtering method, a CVD method, or the like. When heat-treated at a temperature of 600 ° C. or more, the etching rate is several tens of minutes. As described below, the present invention can be reliably implemented.
[0023]
In the method for manufacturing a semiconductor device according to the present invention, the thin film preferably forms a gate insulating film in the transistor.
[0024]
In the method for manufacturing a semiconductor device according to the present invention, the thin film preferably forms a capacitance insulating film in the capacitor.
[0025]
In the method for manufacturing a semiconductor device of the present invention, the etching solution preferably contains fluorine.
[0026]
In the method for manufacturing a semiconductor device of the present invention, it is preferable that light be used as a heat source for the heat treatment.
[0027]
In this case, it is preferably a laser beam.
[0028]
Further, the light in this case preferably has a wavelength that can be absorbed by the substrate. By doing so, light can be absorbed by the substrate, and particularly only in the vicinity of the surface, heat treatment can be performed in a very short time and at a high temperature. An increase in leakage current due to crystallization is suppressed. Further, since heat is selectively heated to the vicinity of the surface of the substrate, heat treatment can be performed in a very short time of 0.1 second or less, and the energy use efficiency is improved.
[0029]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to the drawings.
[0030]
1 (a) to 1 (c), 2 (a) and 2 (b) show a configuration in a process order of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
[0031]
First, although not shown, an insulating film made of silicon oxide or the like is buried in a groove on a substrate 10 made of, for example, p-type silicon (Si) by a known method to form a trench isolation region.
[0032]
Next, by using an atomic layer CVD (ALCVD) method of alternately supplying hafnium chloride (HfCl ₄ ) and water vapor (H ₂ O) on the substrate 10, a thickness is formed on the main surface of the substrate 10. A gate insulating film 11 made of hafnium oxide (HfO ₂ ) which is a high dielectric material with a thickness of several nm is deposited. At this time, the gate insulating film 11 wraps around and deposits not only on the main surface but also on the peripheral portion of the back surface of the substrate 10. Subsequently, a gate electrode forming film 12 made of titanium nitride (TiN) having a thickness of about 150 nm is deposited on the gate insulating film 11 by a CVD method or a sputtering method. Subsequently, the deposited gate insulating film 11 is subjected to local and ultra-short heat treatment using laser light. Specifically, the light output is increased while heating the substrate 11 on which the gate insulating film 11 and the gate electrode forming film 12A are deposited to about 300 ° C. in an argon (Ar) atmosphere in which the partial pressure of oxygen is about 0.1 Pa or less. By irradiating the gate electrode forming film 12A with an excimer laser beam of xenon chloride (XeCl ₂ ) having a pulse width of about 10 ns at about 70 W, only the vicinity of the surface of the substrate 10 is selectively heated.
[0033]
XeCl ₂ excimer laser light has a large absorption coefficient due to silicon because the energy of photons is larger than the band gap of silicon. As a result, the temperature of the region from the surface of the substrate 10 to a depth of several tens nm is high. Further, since the laser light has a large absorption coefficient by titanium nitride and good thermal conductivity, the pattern density dependence of the heat treatment is extremely small.
[0034]
In this embodiment, as shown in FIG. 2A, the laser beam is expanded by a beam expander, shaped into a laser beam having a side of about 30 mm square through a slit with a variable angle of view, and then the substrate 10 is sequentially scanned. While irradiating. Thus, a laser beam irradiation area 100A and a laser non-irradiation area 100B are formed on the surface of the substrate 10. Here, the heating speed is adjusted to about 850 ° C. to 950 ° C., and the irradiation energy is adjusted to 0.1 J / cm ^{2 to} 0.4 J / cm ² by adjusting the scanning speed of the substrate 10, the pulse interval of the laser beam, and the peak power thereof. And the irradiation time is about 0.05 seconds. Thus, as shown in FIG. 1A, the gate insulating film 11 has a state of a heated region 11a to which heat treatment is selectively performed and a non-heated region 11b to which heat treatment is not performed.
[0035]
Here, for example, if the entire substrate 10 or the holder itself supporting the substrate 10 is heated to a high temperature without using laser light, an extremely large heat source is required. Because of its large heat capacity, the temperature does not easily drop, making it difficult to perform a short-time heat treatment.
[0036]
Subsequently, as shown in FIG. 2B, a resist pattern 13 having a gate electrode pattern 13a (a detailed pattern of a gate is not shown) is formed on the gate electrode forming film 12A by lithography. At this time, the gate electrode forming film 12A is exposed as the edge cut region 13b from the resist pattern 13 by simultaneously removing the peripheral portion of the resist pattern 13 with a width of about 3 mm.
[0037]
Subsequently, using the resist pattern 13 as a mask, the gate electrode formation film 12A is etched by dry etching using plasma containing chlorine (Cl ₂ ) gas as a main component. As a result, as shown in FIG. 1B, a plurality of gate electrode films 12B are formed from the gate electrode formation film 12A, and the edge cut region 13b of the gate electrode formation film 12A is removed by etching. The process is completed in a state where the gate insulating film 11 is exposed in the edge cut region 13b on 10.
[0038]
Next, as shown in FIG. 1C, the gate insulating film 11 exposed on the substrate 10 is etched by a single-wafer spin etcher using a 1/30 diluted aqueous solution of hydrofluoric acid (HF). To remove. Here, as shown in FIG. 3, a high dielectric film made of HfO ₂ that is not heat treated, a high dielectric film made of HfO ₂ after performing a heat treatment for 5 minutes in a nitrogen atmosphere at about 900 ° C. The etching rates differ by more than 20 times. In addition, a high dielectric film that has not been subjected to a heat treatment has an etching rate that is 10 times or more higher than that of a thermal oxide film.
[0039]
As a result, the non-heated region 11b exposed in the edge cut region 13b of the gate insulating film 11 shown in FIG. At this time, the gate insulating film 11 deposited around the back surface of the substrate 10 is also removed at the same time.
[0040]
As described above, according to the present embodiment, the peripheral portion including the back surface of the substrate 10 (the high dielectric film (gate insulating film 11) deposited on the edge cut region 13b) can be easily removed, and is included in the high dielectric film. The risk of line contamination by metal, here metal hafnium (Hf), is reliably reduced.
[0041]
Subsequently, similarly to the conventional semiconductor device manufacturing process, although not shown, a side wall insulating film is formed on each side surface of the gate electrode film 12B, and thereafter, the gate electrode film 12B and the side wall insulating film are used as a mask. Then, arsenic (As) ions are implanted into the source / drain region of the substrate 10. Further, RTA (rapid thermal annealing) treatment is performed at a temperature of about 950 ° C. for 3 minutes in a nitrogen atmosphere.
[0042]
After that, an interlayer insulating film is formed over the entire surface including the respective gate electrode films 12B on the substrate 10, and thereafter, a predetermined wiring is formed to form an n-channel MOS transistor.
[0043]
The MOS transistor according to the present embodiment obtained in this manner uses a metal compound (TiN) for the gate electrode film 12B and does not cause depletion in the gate electrode itself. The thickness value Eot is also as small as 0.9 nm.
[0044]
Further, it was confirmed that the leak current when a voltage of 1 V was applied between the gate electrode film 12B and the substrate 10 was smaller than that of the silicon oxide film having a thickness of 0.9 nm by two digits or more. I have.
[0045]
In this embodiment, hafnium oxide (HfO ₂ ) is used as a high dielectric material made of a metal oxide. However, the present invention is not limited to this. Hafnium (Hf), zirconium (Zr), and lanthanum (La) are used as metal elements. ), Cerium (Ce), praseodymium (Pr), neodymium (Nd), yttrium (Y) and aluminum (Al).
[0046]
Further, the high dielectric constant material film is a single layer film, but may be a so-called stack structure in which a plurality of high dielectric films are stacked, or a laminated structure in which ultra-thin films are stacked in multiple layers.
[0047]
Further, although a high dielectric material made of a metal oxide is used as the gate insulating film 11, the present invention is also effective when used as a capacitive insulating film in a DRAM capacitor. That is, as in the case of the gate insulating film 11, a non-heated portion is formed on the capacitive insulating film deposited on the peripheral portion of the substrate 10 without irradiating a laser beam, and the formed non-heated portion is removed with hydrofluoric acid. Thus, line contamination by a metal contained in the high dielectric material constituting the capacitive insulating film can be reliably prevented.
[0048]
As described above, according to the present embodiment, it is possible to reliably and easily remove unnecessary portions of an insulating film while maintaining favorable characteristics without impairing the characteristics of the insulating film made of a high dielectric substance by heat treatment. Can be.
[0049]
【The invention's effect】
According to the method of manufacturing a semiconductor device according to the present invention, etching selectivity to a thin film can be ensured, and a non-heat-treated portion in which a heat treatment is not performed on a peripheral portion of a wafer in a thin film can reduce unnecessary portions after film formation. There is no contamination of the production line of the process.
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views in the order of steps showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 2A and 2B are plan views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
FIG. 3 is a graph showing a heat treatment dependency of an etching rate of a high dielectric film made of HfO ₂ by an aqueous HF solution.
[Explanation of symbols]
10 Substrate (wafer)
11 Gate insulating film 11a Heated area 11b Non-heated area 12A Gate electrode forming film 12B Gate electrode film 13 Resist pattern 13a Gate electrode pattern 13b Edge cut area 100A Laser light irradiated area 100B Laser non-irradiated area

Claims

基板の上に薄膜を形成する第１の工程と、
前記薄膜に対して選択的に熱処理を行なうことにより、前記薄膜に、前記熱処理を受けた熱処理部と前記熱処理を受けていない非熱処理部とを形成する第２の工程と、
前記熱処理部に対しては難溶で、且つ前記非熱処理部に対しては可溶なエッチング液を用いて前記薄膜をエッチングすることにより、前記薄膜における前記非熱処理部を除去する第３の工程とを備えていることを特徴とする半導体装置の製造方法。A first step of forming a thin film on a substrate;
A second step of selectively performing a heat treatment on the thin film to form a heat-treated portion subjected to the heat treatment and a non-heat-treated portion not subjected to the heat treatment on the thin film;
A third step of removing the non-heat-treated portion of the thin film by etching the thin film with an etchant that is hardly soluble in the heat-treated portion and soluble in the non-heat-treated portion; And a method of manufacturing a semiconductor device.

前記第１の工程及び第２の工程との間に、前記薄膜の上に電極形成膜を形成する工程と、
前記第２の工程及び第３の工程との間に、前記電極形成膜から所定形状を有する複数の電極パターンを形成することにより、前記薄膜における前記基板の周縁部分の領域を露出する工程とをさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。Forming an electrode formation film on the thin film between the first step and the second step;
Exposing a region of a peripheral portion of the substrate in the thin film by forming a plurality of electrode patterns having a predetermined shape from the electrode forming film between the second step and the third step. The method according to claim 1, further comprising:

前記薄膜は金属酸化物からなることを特徴とする請求項１に記載の半導体装置の製造方法。2. The method according to claim 1, wherein the thin film is made of a metal oxide.

前記金属酸化物は、ハフニウム、ジルコニウム、ランタン、セリウム、プラセオジム、ネオジム、イットリウム及びアルミニウムのうちの少なくとも１つを含むことを特徴とする請求項３に記載の半導体装置の製造方法。The method according to claim 3, wherein the metal oxide includes at least one of hafnium, zirconium, lanthanum, cerium, praseodymium, neodymium, yttrium, and aluminum.

前記薄膜は、トランジスタにおけるゲート絶縁膜を構成することを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置の製造方法。The method according to claim 1, wherein the thin film forms a gate insulating film in a transistor.

前記薄膜は、キャパシタにおける容量絶縁膜を構成することを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置の製造方法。The method according to any one of claims 1 to 4, wherein the thin film forms a capacitance insulating film in a capacitor.

前記エッチング液はフッ素を含むことを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1, wherein the etching solution contains fluorine.

前記熱処理は、その熱源に光を用いることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1, wherein the heat treatment uses light as a heat source.

前記光はレーザ光であることを特徴とする請求項８に記載の半導体装置の製造方法。9. The method according to claim 8, wherein the light is laser light.

前記光は、前記基板に吸収される波長を有していることを特徴とする請求項８又は９に記載の半導体装置の製造方法。The method according to claim 8, wherein the light has a wavelength that is absorbed by the substrate.