JP2004192202A - クロック信号分配回路および半導体集積回路 - Google Patents
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Abstract
【課題】半導体集積回路においてクロック信号に同期して発生する貫通電流を抑制し、電源電圧低下およびＥＭＩを防止する。
【解決手段】クロック信号に同期して動作する回路ブロックＡ、Ｂ、Ｃに、遅延クロック信号生成部３によりクロック信号供給源から供給されるクロック信号Ｃ０を遅延し、分配部４により互いに遅延値の異なる複数の遅延クロック信号Ｃ１、Ｃ２、Ｃ３を生成出力する遅延クロック信号生成部３と、クロック信号Ｃ０に基づいて、遅延クロック信号Ｃ１、Ｃ２、Ｃ３を選択的に切り換えて回路ブロックＡ、Ｂ、Ｃにそれぞれ分配する。
【選択図】 図１
【解決手段】クロック信号に同期して動作する回路ブロックＡ、Ｂ、Ｃに、遅延クロック信号生成部３によりクロック信号供給源から供給されるクロック信号Ｃ０を遅延し、分配部４により互いに遅延値の異なる複数の遅延クロック信号Ｃ１、Ｃ２、Ｃ３を生成出力する遅延クロック信号生成部３と、クロック信号Ｃ０に基づいて、遅延クロック信号Ｃ１、Ｃ２、Ｃ３を選択的に切り換えて回路ブロックＡ、Ｂ、Ｃにそれぞれ分配する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号を複数の回路ブロックに分配供給するクロック信号分配回路およびこのクロック信号分配回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向けＩＣ）は、特定のユーザの特定用途に使用するために設計される集積回路である。ＡＳＩＣ内部回路は、複数のＣＭＯＳトランジスタ（以下、「トランジスタ」という。）を組み合わせた論理和（ＯＲ）、論理積（ＡＮＤ）、論理否定（ＮＯＴ）やクロック信号に同期して動作するフリップフロップ等の理論セルから構成されている。
【０００３】
近年、単一のＡＳＩＣにユーザの欲するシステムの全ての機能が組み込まれたものもあり、そのようなＡＳＩＣは１つのチップ上にマイクロプロセッサ、メモリ、インターフェース等の回路ブロックを備えて構成される。各回路ブロックを構成するトランジスタは、クロック供給源から供給されるクロック信号に同期してスイッチングされ、ドレイン−ソース間に電流が流れたり、回路ブロック内のコンデンサが充放電したりすることになる。
【０００４】
トランジスタはその構成上、状態遷移時に電源からＧＮＤに向かって電流が流れる。この電流を貫通電流と言うが、回路を構成する理論セルの中でも特にフリップフロップは、クロック信号の立ち上がりエッジに同期して状態遷移を行うため、高集積化が進むにつれ、クロックの変化と同時に莫大な数のトランジスタが遷移することになり、図４に示すように、大きな貫通電流がＡＳＩＣ内を流れる事になる。
【０００５】
貫通電流の発生はＡＳＩＣ内の電源電圧の低下を招き、消費電力の増加やＡＳＩＣと同一の回路基板上に設けられた他の回路の誤動作の原因となる。また、貫通電流の高調波成分はノイズ源にもなり、他の回路や機器等に放射電磁雑音（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｆｅｒｅｎｃｅ、以下、「ＥＭＩ」と言う。）を及ぼす恐れがある。このため、ＥＭＩをＶＣＣＩなどの国内規格、ＩＥＣなどの国際規格等で定められた規格値以下に低減しなければならない。
【０００６】
これらの貫通電流に起因する影響を低減するため、クロック供給源から供給されるクロック信号を回路ブロック毎に異なるタイミングで与えるクロック信号分配回路をＡＳＩＣに備えるようにしたものがある。一例として、図５に示すように、ＡＳＩＣが３つの回路ブロックＸ、Ｙ、Ｚを有する場合、クロック供給源から供給されるクロック信号Ｃを遅延する３つの遅延素子を直列に接続してなる遅延クロック信号生成部を設け、１段目の遅延素子から出力される遅延クロック信号ＣＸを回路ブロックＸに、２段目の遅延素子から出力される遅延ブロック信号ＣＹを回路ブロックＹに、３段目の遅延素子から出力される遅延クロック信号ＣＺを回路ブロックＺに供給するようにしたものが知られている（例えば、特許文献１参照。）。
【０００７】
各遅延クロック信号ＣＸ、ＣＹ、ＣＺの遅延値はそれぞれ異なるので、各回路ブロックＸ、Ｙ、Ｚの動作を開始するタイミングもずれる。その結果、図６に示すように、各遅延クロック信号ＣＸ、ＣＹ、ＣＺのタイミングに応じて、各回路ブロックＸ、Ｙ、Ｚ内で貫通電流が発生するタイミングが異なり、図４に示した場合と比較すると貫通電流発生量のピーク値を大きく減少させることができる。なお、各遅延クロック信号ＣＸ、ＣＹ、ＣＺの遅延値は、各回路ブロックに設けられるフリップフロップのセットアップタイムやホールドタイムを保証する範囲内に設定されており、外部から供給されるクロック信号に対するＡＳＩＣの同期性は保たれている。
【０００８】
【特許文献１】
特開平１１−１１１８５４号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のクロック信号分配回路（特許文献１）では、回路ブロックＸに遅延クロック信号Ｃｘ、回路ブロックＹに遅延クロック信号ＣＹ、回路ブロックＺに遅延クロック信号ＣＺをそれぞれ供給するようにしており、各回路ブロックＸ、Ｙ、Ｚに供給されるクロック信号は固定されていた。このため、図６に示すように、クロック供給源からＡＳＩＣにクロック信号が供給される毎に常に同じ位相で貫通電流が発生することになる。例えば、回路ブロックの集積度に差があり、回路ブロックＺのように他の回路ブロックと比較すると貫通電流の発生量が大きい場合、回路ブロックＺから発生する貫通電流により電源電圧低下やＥＭＩが依然として生じる恐れがあり、これを緩和するのは非常に困難であった。
本発明の課題は、集積度の高い大規模な回路ブロックを備えた半導体集積回路であっても、電源電圧低下やＥＭＩを効果的に低減することができるクロック信号分配回路およびこれを備えた半導体集積回路を提供することである。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の発明は、クロック信号に同期して動作する複数の回路ブロックに、クロック信号供給源から供給されるクロック信号を分配供給するクロック信号分配回路であって、前記クロック信号供給源から供給されるクロック信号を遅延し、互いに遅延値の異なる複数の遅延クロック信号を生成出力する遅延クロック信号生成部と、前記クロック信号に基づいて、異なる遅延値を有する複数の遅延クロック信号を選択的に切り換えて前記各回路ブロックにそれぞれ分配する分配部と、を備えていることを特徴とする。
【００１１】
請求項１に記載の発明によれば、クロック信号分配回路はそれぞれの回路ブロックに異なる遅延値を有する遅延クロック信号を供給し、かつ、クロック信号供給源から供給されるクロック信号に基づいて、各回路ブロックに供給する遅延クロック信号を異なる遅延値を有する遅延クロック信号に選択的に切り換えるので、各回路ブロックが動作するタイミングをクロック供給源からクロック信号が入力される毎に異なるタイミングにすることができる。クロック信号はｎ秒の単位で入力されるので、巨視的に見ると、各回路ブロック内で動作開始時に発生する貫通電流は平均化して現れることになり、集積度が高い大規模な回路ブロックを有していてもそれが発生する貫通電流の影響を緩和することができる。したがって回路全体としての貫通電流のピーク値を低減することができ、これにより電源電圧低下を防止しＥＭＩを低減することができる。
【００１２】
請求項２に記載の発明は、請求項１に記載のクロック信号分配回路において、前記分配部は、最大の遅延値を有する遅延クロック信号の反転信号に同期して、各回路ブロックにそれぞれ供給する遅延クロック信号を選択的に切り換えることを特徴とする。
【００１３】
請求項２に記載の発明によれば、分配部は最大の遅延値を有する遅延クロック信号の反転信号に同期して、各回路ブロックにそれぞれ供給する遅延クロック信号を選択的に切り換えて、他の遅延値を有する遅延クロック信号にする際に、この切換動作のタイミングと、各回路ブロックが遅延クロック信号により動作を開始するタイミングとをずらすことができる。これにより各回路ブロックの誤動作を防止することができる。
【００１４】
請求項３に記載の発明の半導体集積回路は、クロック信号に同期して動作する複数の回路ブロックを備えた半導体集積回路において、請求項１または２に記載のクロック信号分配回路を備えたことを特徴とする。
【００１５】
請求項３に記載の発明によれば、１つのチップ上に独立した機能を有する回路ブロックを複数備えた半導体集積回路であっても、上記請求項１または２に記載のクロック信号分配回路によって、各回路ブロックが動作するタイミングをずらし、かつ、各回路ブロックが動作するタイミングをクロック信号が入力される毎に変化させることができる。よって、貫通電流発生量のピーク値を低減し、電源電圧低下を防止し、ＥＭＩを低減することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
まず、構成を説明する。
図１に本実施の形態における半導体集積回路としてのＡＳＩＣ１を示す。ＡＳＩＣ１は、上記したように、特定のユーザの特定用途に使用するために設計される集積回路であり、複数の回路ブロックＡ、Ｂ、Ｃを備えている。
各回路ブロックＡ、Ｂ、Ｃは、ＡＮＤ、ＯＲ、ＮＯＴやクロック信号に同期して動作するフリップフロップの理論セル等から構成されている。
【００１７】
なお、本実施の形態においては、図１に模式的に示すように、各回路ブロックＡ、Ｂ、Ｃの集積度（規模）には差があるものとし、それぞれの集積度を回路ブロックＣ＞回路ブロックＡ＞回路ブロックＢとして説明する。
【００１８】
ＡＳＩＣ１は、上記回路ブロックＡ、Ｂ、Ｃの他、クロック供給源（図示略）から供給されたクロック信号Ｃ０を各回路ブロックＡ、Ｂ、Ｃに分配供給するクロック信号分配回路２を備えている。
【００１９】
クロック信号分配回路２は、クロック信号Ｃ０を遅延して遅延値の異なる複数の遅延クロック信号Ｃ１、Ｃ２、Ｃ３を生成出力する遅延クロック信号生成部３と、遅延クロック信号生成部３により生成された遅延クロック信号Ｃ１、Ｃ２、Ｃ３を内部クロック信号（Ｄ１、Ｄ２、Ｄ３）として各回路ブロックＡ、Ｂ、Ｃにそれぞれ分配する分配部４とを有している。
【００２０】
遅延クロック信号生成部３は、３つの遅延素子３１、３２、３３が直列に接続されて構成されている。クロック信号Ｃ０は、３つの遅延素子３１、３２、３３のうち１段目の遅延素子３１に供給される。遅延素子３１はクロック信号Ｃ０を遅延して第１の遅延クロック信号Ｃ１を生成し、２段目の遅延素子３２および分配部４に出力する。
【００２１】
２段目の遅延素子３２は第１の遅延クロック信号Ｃ１をさらに遅延して第２の遅延クロック信号Ｃ２を生成し、３段目の遅延素子３３および分配部４に出力する。３段目の遅延素子３３は第２の遅延クロック信号Ｃ２をさらに遅延して第３の遅延クロック信号Ｃ３を生成し、分配部４に出力する。
【００２２】
なお、各遅延クロック信号Ｃ１、Ｃ２、Ｃ３のクロック信号からの遅延値は、第１の遅延クロック信号Ｃ１＜第２の遅延クロック信号Ｃ２＜第３の遅延クロック信号Ｃ３であり、いずれも各回路ブロックＡ、Ｂ、Ｃに備えられるフリップフロップのセットアップタイムおよびホールドタイムを満たす範囲内に設定されている。
【００２３】
分配部４は、第３の遅延クロック信号Ｃ３の反転信号Ｕを生成出力するインバータ４１と、反転信号Ｕの入力に応じて選択信号Ｓを生成出力する選択信号生成カウンタ４２と、選択信号Ｓに応じて各回路ブロックＡ、Ｂ、Ｃに分配する遅延クロック信号Ｃ１、Ｃ２、Ｃ３を選択的に切り換えて所定の遅延クロック信号を所定の回路ブロックに分配供給するセレクタ４３とを有している。
【００２４】
インバータ４１は、３段目の遅延素子３３の出力端と選択信号生成カウンタ４２の入力端の間に接続されている。インバータ４１は、遅延素子３３から入力される第３の遅延クロック信号Ｃ３を反転し、生成した反転信号Ｕを選択信号生成カウンタ４２に供給する。
【００２５】
選択信号生成カウンタ４２は、供給される反転信号Ｕの立ち上がりエッジに同期して選択信号Ｓを生成出力するものである。
【００２６】
選択信号生成カウンタ４２は、反転信号Ｕが入力される毎に０から１、２の順でカウント値を増加し、２までカウントすると次に入力される反転信号Ｕによりカウント値が０に戻る。選択信号Ｓは選択信号生成カウンタ４２のカウント値を示すもので０、１、２のいずれかの値を示す。この選択信号Ｓは、セレクタ４３に、入力された遅延クロック信号Ｃ１、Ｃ２、Ｃ３をどの回路ブロックＡ、Ｂ、Ｃに分配するかを指示するものである。なお、選択信号Ｓの詳細は後述する。
【００２７】
セレクタ４３は、各遅延クロック信号Ｃ１、Ｃ２、Ｃ３および選択信号Ｓが入力される入力端と、各回路ブロックＡ、Ｂ、Ｃの入力端に接続される出力端を備えている。セレクタ４３は選択信号Ｓが指示する内容に応じて、セレクタ４３内部において各遅延クロック信号Ｃ１、Ｃ２、Ｃ３が入力される入力端と出力端との接続を切り換える。
【００２８】
セレクタ４３から回路ブロックＡに供給される出力信号は回路ブロックＡの選択遅延クロック信号Ｄ１であり、セレクタ４３から回路ブロックＢに供給される出力信号は回路ブロックＢの選択遅延クロック信号Ｄ２であり、セレクタ４３から回路ブロックＣに供給される出力信号は回路ブロックＣの選択遅延クロック信号Ｄ３となる。
【００２９】
ここで、選択信号Ｓおよび選択遅延クロック信号Ｄ１、Ｄ２、Ｄ３について説明する。選択信号が示す選択信号生成カウンタ４２のカウント値が０のとき、例えば、第１の遅延クロック信号Ｃ１を回路ブロックＡに、第２の遅延クロック信号Ｃ２を回路ブロックＢに、第３の遅延クロック信号Ｃ３を回路ブロックＣに供給するようにセレクタ４３の接続を切り換えるように指示するものとなる。これを図２においてデータ列「Ａ、Ｂ、Ｃ」と表示している。
【００３０】
したがって、選択信号Ｓが「Ａ、Ｂ、Ｃ」で表示されるものであるとき、回路ブロックＡの選択遅延クロック信号Ｄ１は第１の遅延クロック信号Ｃ１になり、回路ブロックＢの選択遅延クロック信号Ｄ２は第２の遅延クロック信号Ｃ２になり、回路ブロックＣの選択遅延クロック信号Ｄ３は第３の遅延クロック信号Ｃ３となる。
【００３１】
選択信号Ｓが示すカウント値が１のとき、図２において、例えば、「Ｃ、Ａ、Ｂ」で表示される。これは、第１の遅延クロック信号Ｃ１を回路ブロックＣに、第２の遅延クロック信号Ｃ２を回路ブロックＡに、第３の遅延クロック信号Ｃ３を回路ブロックＢに供給するようにセレクタ４３の接続を切り換えるように指示するものである。
【００３２】
これにより、回路ブロックＡの選択遅延クロック信号Ｄ１は第２の遅延クロック信号Ｃ２になり、回路ブロックＢの選択遅延クロック信号Ｄ２は第３の遅延クロック信号Ｃ３になり、回路ブロックＣの選択遅延クロック信号Ｄ３は第１の遅延クロック信号Ｃ１になる。
【００３３】
選択信号Ｓが示すカウント値が２のとき、例えば、図２において「Ｂ、Ｃ、Ａ」で表示される。これは、上記と同様に、第１の遅延クロック信号Ｃ１を回路ブロックＢに、第２の遅延クロック信号Ｃ２を回路ブロックＣに、第３の遅延クロック信号Ｃ３を回路ブロックＡに供給するようにセレクタ４３の接続を切り換えるように指示するものである。
【００３４】
これにより、回路ブロックＡの選択遅延クロック信号Ｄ１は第３の遅延クロック信号Ｃ３になり、回路ブロックＢの選択遅延クロック信号Ｄ２は第１の遅延クロック信号Ｃ１になり、回路ブロックＣの選択遅延クロック信号Ｄ３は第２の遅延クロック信号Ｃ２になる。
【００３５】
次に、以上説明したＡＳＩＣ１の動作について説明する。
クロック信号供給源からクロック信号分配回路２にクロック信号Ｃ０が供給されると、遅延部３の各遅延素子３１、３２、３３により、図２に示すように互いに遅延値の異なる第１の遅延クロック信号Ｃ１、第２の遅延クロック信号Ｃ２、第３の遅延クロック信号Ｃ３が生成される。これらの遅延クロック信号Ｃ１、Ｃ２、Ｃ３はセレクタ４３に入力される。
【００３６】
また、第３の遅延クロック信号Ｃ３は、セレクタ４３と共にインバータ４１に入力される。インバータ４１は、この第３の遅延クロック信号Ｃ３を反転し、図２に示すような反転信号Ｕを生成する。生成された反転信号Ｕは選択信号生成カウンタ４２に出力される。
【００３７】
選択信号生成カウンタ４２は、反転信号Ｕの立ち上がりエッジに同期してカウントし、カウント値に対応した値を有する選択信号Ｓを生成してセレクタ４３に出力する。
【００３８】
選択信号Ｓが示すカウント値が０のとき、上記したように選択信号Ｓは「Ａ、Ｂ、Ｃ」で表示されるものになる。これによりセレクタ４３は回路ブロックＡに選択遅延クロック信号Ｄ１として第１の遅延クロック信号Ｃ１を供給し、回路ブロックＡはこの選択遅延クロック信号Ｄ１の立ち上がりエッジに同期して動作する。
【００３９】
同様に、回路ブロックＢには第２の遅延クロック信号Ｃ２が供給され、回路ブロックＢは第２の遅延クロック信号Ｃ２の立ち上がりエッジに同期して動作する。さらに回路ブロックＣには第３の遅延クロック信号Ｃ３が供給され、回路ブロックＣは第３の遅延クロック信号Ｃ３の立ち上がりエッジに同期して動作する。各回路ブロックＡ、Ｂ、Ｃの動作に伴って、図２に示すように回路ブロックＡ、回路ブロックＢ、回路ブロックＣの順に貫通電流が発生する。
【００４０】
クロック供給源から次のクロック信号がクロック信号分配回路２に入力されると、選択信号生成カウンタ４２のカウント値は１になり、選択信号Ｓは「Ｃ、Ａ、Ｂ」で表示されるものになる。
【００４１】
セレクタ４３はこの選択信号Ｓに応じて内部の接続を切り換え、第１の遅延クロック信号Ｃ１を回路ブロックＣに、第２の遅延クロック信号Ｃ２を回路ブロックＡに、第３の遅延クロック信号Ｃ３を回路ブロックＢにそれぞれ分配する。各回路ブロックＡ、Ｂ、Ｃは入力された遅延クロック信号Ｃ２、Ｃ３、Ｃ１に応じて、順次、動作する。これに伴って、回路ブロックＣ、回路ブロックＡ、回路ブロックＢの順に貫通電流が発生する。
【００４２】
クロック供給源からさらにクロック信号Ｃ０が供給されると、選択信号生成カウンタ４２のカウント値は２になり、選択信号Ｓは「Ｂ、Ｃ、Ａ」で表示されるものになる。セレクタ４３はこの選択信号Ｓに応じて、順次、第１の遅延クロック信号Ｃ１を回路ブロックＢに、第２の遅延クロック信号Ｃ２を回路ブロックＣに、第３の遅延クロック信号Ｃ３を回路ブロックＡに供給するように内部の接続を切り換える。
各回路ブロックＡ、Ｂ、Ｃは供給された各遅延クロック信号Ｃ３、Ｃ１、Ｃ２に応じて動作し、これに伴って、回路ブロックＢ、回路ブロックＣ、回路ブロックＡの順に貫通電流が発生する。
【００４３】
以上説明したＡＳＩＣ１によれば、クロック信号分配回路２を備えることにより、各回路ブロックＡ、Ｂ、Ｃに異なる遅延値の遅延クロック信号を選択遅延クロック信号Ｄ１、Ｄ２、Ｄ３として供給することにより、各回路ブロックＡ、Ｂ、Ｃが同時に動作を開始することを防止し、これにより貫通電流の発生量を分散させることができる。
【００４４】
さらに、上記クロック供給源から供給されるクロック信号Ｃ０に基づいて選択遅延クロック信号Ｄ１、Ｄ２、Ｄ３の発生タイミングを変化させることができる。すなわち、回路ブロックＡの選択遅延クロック信号Ｄ１は第１の遅延クロック信号Ｃ１、第２の遅延クロック信号Ｃ２、第３の遅延クロック信号Ｃ３の順に変化し、回路ブロックＢの選択遅延クロック信号Ｄ２は第２の遅延クロック信号Ｃ２、第３の遅延クロック信号Ｃ３、第１の遅延クロック信号Ｃ１の順に変化し、回路ブロックＣの選択遅延クロック信号Ｄ３は第３の遅延クロック信号Ｃ３、第１の遅延クロック信号Ｃ１、第２の遅延クロック信号Ｃ３の順に変化する。
【００４５】
毎クロックごとに各遅延クロック信号Ｃ１、Ｃ２、Ｃ３に同期する回路ブロックが切り換わり、図３に示すように、巨視的に見ると各遅延クロック信号Ｃ１、Ｃ２、Ｃ３の立ち上がりエッジ（変化点）において各回路ブロック内で発生する貫通電流が平均化されて現れることになる。したがって、ＡＳＩＣ１が回路ブロックＣのような集積度の高い大規模ブロックを有する場合であっても、回路ブロックＣが発生する貫通電流による影響を他の回路ブロックＡ、Ｂにより緩和することができる。このため、ＡＳＩＣ１全体としてみたときの貫通電流のピーク値の低減により、電源電圧の低下を防止し、ＥＭＩを低減することができる。
【００４６】
また、選択信号生成カウンタ４２を遅延値が最大となる第３の遅延クロック信号Ｃ３の反転信号Ｕと同期させて選択信号Ｓを生成することにより、各遅延クロック信号Ｃ１、Ｃ２、Ｃ３の信号レベルが“ロー“のときにセレクタ４３の内部の接続を切り換えて、各回路ブロックＡ、Ｂ、Ｃに供給する遅延クロック信号を切り換えている。このため、接続を切り換える際にセレクタ４３が誤動作するのを防ぐことができ、入力端に入力した各遅延クロック信号Ｃ１、Ｃ２、Ｃ３を選択信号Ｓの内容に応じて確実に所定の回路ブロックに分配することができる。
【００４７】
また、セレクタ４３の内部の接続を切り換えるタイミングと、各回路ブロックＡ、Ｂ、Ｃが遅延クロック信号により動作を開始するタイミングとをずらすことができるので、同時スイッチングによるノイズの発生を防ぐことができるとともに各回路ブロックＡ、Ｂ、Ｃの誤動作を防止することができる。
【００４８】
また、各遅延クロック信号Ｃ１、Ｃ２、Ｃ３の遅延値は、各回路ブロックＡ、Ｂ、Ｃに備えられるフリップフロップのセットアップタイムおよびホールドタイムを満たす範囲内であるので、各回路ブロックＡ、Ｂ、Ｃの動作タイミングをずらしても、ＡＳＩＣ１全体としての同期性を保つことができる。
【００４９】
なお、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において適宜変更可能であるのは勿論である。
例えば、ＡＳＩＣ１が備える回路ブロックの数や遅延部３が備える遅延素子の数は限定されるものではない。また、遅延部３の構成は、クロック信号供給源から供給されるクロック信号Ｃ０から遅延値の異なる複数の遅延クロック信号を生成することができるものであれば、上記構成に限定されるものではない。
【００５０】
また、選択信号Ｓが示すカウント値と、セレクタ４３が各回路ブロックＡ、Ｂ、Ｃにそれぞれ供給する遅延クロック信号Ｃ１、Ｃ２、Ｃ３とを所定のものとしたが、これに限定されるものではない。分配部４は、遅延クロック生成部３により生成された遅延値の異なる複数の遅延クロック信号Ｃ１、Ｃ２、Ｃ３を、選択信号Ｓに基づいて各回路ブロックＡ、Ｂ、Ｃに分配される遅延クロック信号を異なる遅延値を有する遅延クロック信号に選択的に切り換えることができるものであれば如何なる構成であってもよい。
【００５１】
【発明の効果】
請求項１に記載の発明によれば、各回路ブロックに遅延値の異なる遅延クロック信号をそれぞれ供給し、かつ、クロック信号供給源から供給されるクロック信号に基づいて各回路ブロックに供給する遅延クロック信号を他の遅延値を有する遅延クロック信号に選択的に切り換えるので、各回路ブロックが動作するタイミングをクロック供給源からクロック信号が入力される毎に異なるタイミングにすることができる。クロック信号を巨視的に見ると、各回路ブロック内で動作開始時に発生する貫通電流は平均化して現れることになり、集積度が高い大規模な回路ブロックを有していてもそれが発生する貫通電流の影響を緩和することができる。したがって回路全体としての貫通電流のピーク値を低減することができ、これにより電源電圧低下を防止しＥＭＩを低減することができる。
【００５２】
請求項２に記載の発明によれば、請求項１と同様の効果が得られるのは勿論のこと、遅延値が最大の遅延クロック信号の反転信号と同期させて、分配部が各回路ブロックに供給する遅延クロック信号を他の遅延値を有する遅延クロック信号に切り換えるので、この分配部の切換動作のタイミングと、各回路ブロックが遅延クロック信号により動作を開始するタイミングとをずらすことができる。これにより各回路ブロックの誤動作を防止することができる。
【００５３】
請求項３に記載の発明によれば、独立した機能を有する回路ブロックを複数備えた半導体集積回路であっても、上記請求項１または２に記載のクロック信号分配回路によって、各回路ブロックが動作するタイミングをずらし、かつ、各回路ブロックが動作するタイミングをクロック信号が入力される毎に変化させることができる。よって、貫通電流発生量のピーク値を低減し、電源電圧低下を防止し、ＥＭＩを低減することができる。
【図面の簡単な説明】
【図１】本発明に係るクロック信号分配回路および半導体集積回路の一例の回路構成を示すブロック図である。
【図２】図１のクロック信号分配回路により生成される各種信号の波形を示した図である。
【図３】各遅延クロック信号Ｃ１、Ｃ２、Ｃ３に伴って発生する貫通電流の波形を巨視的に示した図である。
【図４】従来の貫通電流の発生状況を示した波形図である。
【図５】従来のクロック信号分配回路を示したブロック図である。
【図６】従来のクロック信号分配回路により生成される各種信号の波形を示した図である。
【符号の説明】
１ ＡＳＩＣ（半導体集積回路）
２ クロック信号分配回路
３ 遅延クロック信号生成部
３１ 遅延素子
３２ 遅延素子
３３ 遅延素子
４ 分配部
４１ インバータ
４２ 選択信号生成カウンタ
４３ セレクタ
Ｃ０ クロック信号
Ｃ１ 遅延クロック信号
Ｃ２ 遅延クロック信号
Ｃ３ 遅延クロック信号
Ｄ１ 選択遅延クロック信号
Ｄ２ 選択遅延クロック信号
Ｄ３ 選択遅延クロック信号
Ｓ 選択信号
【発明の属する技術分野】
本発明は、クロック信号を複数の回路ブロックに分配供給するクロック信号分配回路およびこのクロック信号分配回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向けＩＣ）は、特定のユーザの特定用途に使用するために設計される集積回路である。ＡＳＩＣ内部回路は、複数のＣＭＯＳトランジスタ（以下、「トランジスタ」という。）を組み合わせた論理和（ＯＲ）、論理積（ＡＮＤ）、論理否定（ＮＯＴ）やクロック信号に同期して動作するフリップフロップ等の理論セルから構成されている。
【０００３】
近年、単一のＡＳＩＣにユーザの欲するシステムの全ての機能が組み込まれたものもあり、そのようなＡＳＩＣは１つのチップ上にマイクロプロセッサ、メモリ、インターフェース等の回路ブロックを備えて構成される。各回路ブロックを構成するトランジスタは、クロック供給源から供給されるクロック信号に同期してスイッチングされ、ドレイン−ソース間に電流が流れたり、回路ブロック内のコンデンサが充放電したりすることになる。
【０００４】
トランジスタはその構成上、状態遷移時に電源からＧＮＤに向かって電流が流れる。この電流を貫通電流と言うが、回路を構成する理論セルの中でも特にフリップフロップは、クロック信号の立ち上がりエッジに同期して状態遷移を行うため、高集積化が進むにつれ、クロックの変化と同時に莫大な数のトランジスタが遷移することになり、図４に示すように、大きな貫通電流がＡＳＩＣ内を流れる事になる。
【０００５】
貫通電流の発生はＡＳＩＣ内の電源電圧の低下を招き、消費電力の増加やＡＳＩＣと同一の回路基板上に設けられた他の回路の誤動作の原因となる。また、貫通電流の高調波成分はノイズ源にもなり、他の回路や機器等に放射電磁雑音（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｆｅｒｅｎｃｅ、以下、「ＥＭＩ」と言う。）を及ぼす恐れがある。このため、ＥＭＩをＶＣＣＩなどの国内規格、ＩＥＣなどの国際規格等で定められた規格値以下に低減しなければならない。
【０００６】
これらの貫通電流に起因する影響を低減するため、クロック供給源から供給されるクロック信号を回路ブロック毎に異なるタイミングで与えるクロック信号分配回路をＡＳＩＣに備えるようにしたものがある。一例として、図５に示すように、ＡＳＩＣが３つの回路ブロックＸ、Ｙ、Ｚを有する場合、クロック供給源から供給されるクロック信号Ｃを遅延する３つの遅延素子を直列に接続してなる遅延クロック信号生成部を設け、１段目の遅延素子から出力される遅延クロック信号ＣＸを回路ブロックＸに、２段目の遅延素子から出力される遅延ブロック信号ＣＹを回路ブロックＹに、３段目の遅延素子から出力される遅延クロック信号ＣＺを回路ブロックＺに供給するようにしたものが知られている（例えば、特許文献１参照。）。
【０００７】
各遅延クロック信号ＣＸ、ＣＹ、ＣＺの遅延値はそれぞれ異なるので、各回路ブロックＸ、Ｙ、Ｚの動作を開始するタイミングもずれる。その結果、図６に示すように、各遅延クロック信号ＣＸ、ＣＹ、ＣＺのタイミングに応じて、各回路ブロックＸ、Ｙ、Ｚ内で貫通電流が発生するタイミングが異なり、図４に示した場合と比較すると貫通電流発生量のピーク値を大きく減少させることができる。なお、各遅延クロック信号ＣＸ、ＣＹ、ＣＺの遅延値は、各回路ブロックに設けられるフリップフロップのセットアップタイムやホールドタイムを保証する範囲内に設定されており、外部から供給されるクロック信号に対するＡＳＩＣの同期性は保たれている。
【０００８】
【特許文献１】
特開平１１−１１１８５４号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のクロック信号分配回路（特許文献１）では、回路ブロックＸに遅延クロック信号Ｃｘ、回路ブロックＹに遅延クロック信号ＣＹ、回路ブロックＺに遅延クロック信号ＣＺをそれぞれ供給するようにしており、各回路ブロックＸ、Ｙ、Ｚに供給されるクロック信号は固定されていた。このため、図６に示すように、クロック供給源からＡＳＩＣにクロック信号が供給される毎に常に同じ位相で貫通電流が発生することになる。例えば、回路ブロックの集積度に差があり、回路ブロックＺのように他の回路ブロックと比較すると貫通電流の発生量が大きい場合、回路ブロックＺから発生する貫通電流により電源電圧低下やＥＭＩが依然として生じる恐れがあり、これを緩和するのは非常に困難であった。
本発明の課題は、集積度の高い大規模な回路ブロックを備えた半導体集積回路であっても、電源電圧低下やＥＭＩを効果的に低減することができるクロック信号分配回路およびこれを備えた半導体集積回路を提供することである。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の発明は、クロック信号に同期して動作する複数の回路ブロックに、クロック信号供給源から供給されるクロック信号を分配供給するクロック信号分配回路であって、前記クロック信号供給源から供給されるクロック信号を遅延し、互いに遅延値の異なる複数の遅延クロック信号を生成出力する遅延クロック信号生成部と、前記クロック信号に基づいて、異なる遅延値を有する複数の遅延クロック信号を選択的に切り換えて前記各回路ブロックにそれぞれ分配する分配部と、を備えていることを特徴とする。
【００１１】
請求項１に記載の発明によれば、クロック信号分配回路はそれぞれの回路ブロックに異なる遅延値を有する遅延クロック信号を供給し、かつ、クロック信号供給源から供給されるクロック信号に基づいて、各回路ブロックに供給する遅延クロック信号を異なる遅延値を有する遅延クロック信号に選択的に切り換えるので、各回路ブロックが動作するタイミングをクロック供給源からクロック信号が入力される毎に異なるタイミングにすることができる。クロック信号はｎ秒の単位で入力されるので、巨視的に見ると、各回路ブロック内で動作開始時に発生する貫通電流は平均化して現れることになり、集積度が高い大規模な回路ブロックを有していてもそれが発生する貫通電流の影響を緩和することができる。したがって回路全体としての貫通電流のピーク値を低減することができ、これにより電源電圧低下を防止しＥＭＩを低減することができる。
【００１２】
請求項２に記載の発明は、請求項１に記載のクロック信号分配回路において、前記分配部は、最大の遅延値を有する遅延クロック信号の反転信号に同期して、各回路ブロックにそれぞれ供給する遅延クロック信号を選択的に切り換えることを特徴とする。
【００１３】
請求項２に記載の発明によれば、分配部は最大の遅延値を有する遅延クロック信号の反転信号に同期して、各回路ブロックにそれぞれ供給する遅延クロック信号を選択的に切り換えて、他の遅延値を有する遅延クロック信号にする際に、この切換動作のタイミングと、各回路ブロックが遅延クロック信号により動作を開始するタイミングとをずらすことができる。これにより各回路ブロックの誤動作を防止することができる。
【００１４】
請求項３に記載の発明の半導体集積回路は、クロック信号に同期して動作する複数の回路ブロックを備えた半導体集積回路において、請求項１または２に記載のクロック信号分配回路を備えたことを特徴とする。
【００１５】
請求項３に記載の発明によれば、１つのチップ上に独立した機能を有する回路ブロックを複数備えた半導体集積回路であっても、上記請求項１または２に記載のクロック信号分配回路によって、各回路ブロックが動作するタイミングをずらし、かつ、各回路ブロックが動作するタイミングをクロック信号が入力される毎に変化させることができる。よって、貫通電流発生量のピーク値を低減し、電源電圧低下を防止し、ＥＭＩを低減することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
まず、構成を説明する。
図１に本実施の形態における半導体集積回路としてのＡＳＩＣ１を示す。ＡＳＩＣ１は、上記したように、特定のユーザの特定用途に使用するために設計される集積回路であり、複数の回路ブロックＡ、Ｂ、Ｃを備えている。
各回路ブロックＡ、Ｂ、Ｃは、ＡＮＤ、ＯＲ、ＮＯＴやクロック信号に同期して動作するフリップフロップの理論セル等から構成されている。
【００１７】
なお、本実施の形態においては、図１に模式的に示すように、各回路ブロックＡ、Ｂ、Ｃの集積度（規模）には差があるものとし、それぞれの集積度を回路ブロックＣ＞回路ブロックＡ＞回路ブロックＢとして説明する。
【００１８】
ＡＳＩＣ１は、上記回路ブロックＡ、Ｂ、Ｃの他、クロック供給源（図示略）から供給されたクロック信号Ｃ０を各回路ブロックＡ、Ｂ、Ｃに分配供給するクロック信号分配回路２を備えている。
【００１９】
クロック信号分配回路２は、クロック信号Ｃ０を遅延して遅延値の異なる複数の遅延クロック信号Ｃ１、Ｃ２、Ｃ３を生成出力する遅延クロック信号生成部３と、遅延クロック信号生成部３により生成された遅延クロック信号Ｃ１、Ｃ２、Ｃ３を内部クロック信号（Ｄ１、Ｄ２、Ｄ３）として各回路ブロックＡ、Ｂ、Ｃにそれぞれ分配する分配部４とを有している。
【００２０】
遅延クロック信号生成部３は、３つの遅延素子３１、３２、３３が直列に接続されて構成されている。クロック信号Ｃ０は、３つの遅延素子３１、３２、３３のうち１段目の遅延素子３１に供給される。遅延素子３１はクロック信号Ｃ０を遅延して第１の遅延クロック信号Ｃ１を生成し、２段目の遅延素子３２および分配部４に出力する。
【００２１】
２段目の遅延素子３２は第１の遅延クロック信号Ｃ１をさらに遅延して第２の遅延クロック信号Ｃ２を生成し、３段目の遅延素子３３および分配部４に出力する。３段目の遅延素子３３は第２の遅延クロック信号Ｃ２をさらに遅延して第３の遅延クロック信号Ｃ３を生成し、分配部４に出力する。
【００２２】
なお、各遅延クロック信号Ｃ１、Ｃ２、Ｃ３のクロック信号からの遅延値は、第１の遅延クロック信号Ｃ１＜第２の遅延クロック信号Ｃ２＜第３の遅延クロック信号Ｃ３であり、いずれも各回路ブロックＡ、Ｂ、Ｃに備えられるフリップフロップのセットアップタイムおよびホールドタイムを満たす範囲内に設定されている。
【００２３】
分配部４は、第３の遅延クロック信号Ｃ３の反転信号Ｕを生成出力するインバータ４１と、反転信号Ｕの入力に応じて選択信号Ｓを生成出力する選択信号生成カウンタ４２と、選択信号Ｓに応じて各回路ブロックＡ、Ｂ、Ｃに分配する遅延クロック信号Ｃ１、Ｃ２、Ｃ３を選択的に切り換えて所定の遅延クロック信号を所定の回路ブロックに分配供給するセレクタ４３とを有している。
【００２４】
インバータ４１は、３段目の遅延素子３３の出力端と選択信号生成カウンタ４２の入力端の間に接続されている。インバータ４１は、遅延素子３３から入力される第３の遅延クロック信号Ｃ３を反転し、生成した反転信号Ｕを選択信号生成カウンタ４２に供給する。
【００２５】
選択信号生成カウンタ４２は、供給される反転信号Ｕの立ち上がりエッジに同期して選択信号Ｓを生成出力するものである。
【００２６】
選択信号生成カウンタ４２は、反転信号Ｕが入力される毎に０から１、２の順でカウント値を増加し、２までカウントすると次に入力される反転信号Ｕによりカウント値が０に戻る。選択信号Ｓは選択信号生成カウンタ４２のカウント値を示すもので０、１、２のいずれかの値を示す。この選択信号Ｓは、セレクタ４３に、入力された遅延クロック信号Ｃ１、Ｃ２、Ｃ３をどの回路ブロックＡ、Ｂ、Ｃに分配するかを指示するものである。なお、選択信号Ｓの詳細は後述する。
【００２７】
セレクタ４３は、各遅延クロック信号Ｃ１、Ｃ２、Ｃ３および選択信号Ｓが入力される入力端と、各回路ブロックＡ、Ｂ、Ｃの入力端に接続される出力端を備えている。セレクタ４３は選択信号Ｓが指示する内容に応じて、セレクタ４３内部において各遅延クロック信号Ｃ１、Ｃ２、Ｃ３が入力される入力端と出力端との接続を切り換える。
【００２８】
セレクタ４３から回路ブロックＡに供給される出力信号は回路ブロックＡの選択遅延クロック信号Ｄ１であり、セレクタ４３から回路ブロックＢに供給される出力信号は回路ブロックＢの選択遅延クロック信号Ｄ２であり、セレクタ４３から回路ブロックＣに供給される出力信号は回路ブロックＣの選択遅延クロック信号Ｄ３となる。
【００２９】
ここで、選択信号Ｓおよび選択遅延クロック信号Ｄ１、Ｄ２、Ｄ３について説明する。選択信号が示す選択信号生成カウンタ４２のカウント値が０のとき、例えば、第１の遅延クロック信号Ｃ１を回路ブロックＡに、第２の遅延クロック信号Ｃ２を回路ブロックＢに、第３の遅延クロック信号Ｃ３を回路ブロックＣに供給するようにセレクタ４３の接続を切り換えるように指示するものとなる。これを図２においてデータ列「Ａ、Ｂ、Ｃ」と表示している。
【００３０】
したがって、選択信号Ｓが「Ａ、Ｂ、Ｃ」で表示されるものであるとき、回路ブロックＡの選択遅延クロック信号Ｄ１は第１の遅延クロック信号Ｃ１になり、回路ブロックＢの選択遅延クロック信号Ｄ２は第２の遅延クロック信号Ｃ２になり、回路ブロックＣの選択遅延クロック信号Ｄ３は第３の遅延クロック信号Ｃ３となる。
【００３１】
選択信号Ｓが示すカウント値が１のとき、図２において、例えば、「Ｃ、Ａ、Ｂ」で表示される。これは、第１の遅延クロック信号Ｃ１を回路ブロックＣに、第２の遅延クロック信号Ｃ２を回路ブロックＡに、第３の遅延クロック信号Ｃ３を回路ブロックＢに供給するようにセレクタ４３の接続を切り換えるように指示するものである。
【００３２】
これにより、回路ブロックＡの選択遅延クロック信号Ｄ１は第２の遅延クロック信号Ｃ２になり、回路ブロックＢの選択遅延クロック信号Ｄ２は第３の遅延クロック信号Ｃ３になり、回路ブロックＣの選択遅延クロック信号Ｄ３は第１の遅延クロック信号Ｃ１になる。
【００３３】
選択信号Ｓが示すカウント値が２のとき、例えば、図２において「Ｂ、Ｃ、Ａ」で表示される。これは、上記と同様に、第１の遅延クロック信号Ｃ１を回路ブロックＢに、第２の遅延クロック信号Ｃ２を回路ブロックＣに、第３の遅延クロック信号Ｃ３を回路ブロックＡに供給するようにセレクタ４３の接続を切り換えるように指示するものである。
【００３４】
これにより、回路ブロックＡの選択遅延クロック信号Ｄ１は第３の遅延クロック信号Ｃ３になり、回路ブロックＢの選択遅延クロック信号Ｄ２は第１の遅延クロック信号Ｃ１になり、回路ブロックＣの選択遅延クロック信号Ｄ３は第２の遅延クロック信号Ｃ２になる。
【００３５】
次に、以上説明したＡＳＩＣ１の動作について説明する。
クロック信号供給源からクロック信号分配回路２にクロック信号Ｃ０が供給されると、遅延部３の各遅延素子３１、３２、３３により、図２に示すように互いに遅延値の異なる第１の遅延クロック信号Ｃ１、第２の遅延クロック信号Ｃ２、第３の遅延クロック信号Ｃ３が生成される。これらの遅延クロック信号Ｃ１、Ｃ２、Ｃ３はセレクタ４３に入力される。
【００３６】
また、第３の遅延クロック信号Ｃ３は、セレクタ４３と共にインバータ４１に入力される。インバータ４１は、この第３の遅延クロック信号Ｃ３を反転し、図２に示すような反転信号Ｕを生成する。生成された反転信号Ｕは選択信号生成カウンタ４２に出力される。
【００３７】
選択信号生成カウンタ４２は、反転信号Ｕの立ち上がりエッジに同期してカウントし、カウント値に対応した値を有する選択信号Ｓを生成してセレクタ４３に出力する。
【００３８】
選択信号Ｓが示すカウント値が０のとき、上記したように選択信号Ｓは「Ａ、Ｂ、Ｃ」で表示されるものになる。これによりセレクタ４３は回路ブロックＡに選択遅延クロック信号Ｄ１として第１の遅延クロック信号Ｃ１を供給し、回路ブロックＡはこの選択遅延クロック信号Ｄ１の立ち上がりエッジに同期して動作する。
【００３９】
同様に、回路ブロックＢには第２の遅延クロック信号Ｃ２が供給され、回路ブロックＢは第２の遅延クロック信号Ｃ２の立ち上がりエッジに同期して動作する。さらに回路ブロックＣには第３の遅延クロック信号Ｃ３が供給され、回路ブロックＣは第３の遅延クロック信号Ｃ３の立ち上がりエッジに同期して動作する。各回路ブロックＡ、Ｂ、Ｃの動作に伴って、図２に示すように回路ブロックＡ、回路ブロックＢ、回路ブロックＣの順に貫通電流が発生する。
【００４０】
クロック供給源から次のクロック信号がクロック信号分配回路２に入力されると、選択信号生成カウンタ４２のカウント値は１になり、選択信号Ｓは「Ｃ、Ａ、Ｂ」で表示されるものになる。
【００４１】
セレクタ４３はこの選択信号Ｓに応じて内部の接続を切り換え、第１の遅延クロック信号Ｃ１を回路ブロックＣに、第２の遅延クロック信号Ｃ２を回路ブロックＡに、第３の遅延クロック信号Ｃ３を回路ブロックＢにそれぞれ分配する。各回路ブロックＡ、Ｂ、Ｃは入力された遅延クロック信号Ｃ２、Ｃ３、Ｃ１に応じて、順次、動作する。これに伴って、回路ブロックＣ、回路ブロックＡ、回路ブロックＢの順に貫通電流が発生する。
【００４２】
クロック供給源からさらにクロック信号Ｃ０が供給されると、選択信号生成カウンタ４２のカウント値は２になり、選択信号Ｓは「Ｂ、Ｃ、Ａ」で表示されるものになる。セレクタ４３はこの選択信号Ｓに応じて、順次、第１の遅延クロック信号Ｃ１を回路ブロックＢに、第２の遅延クロック信号Ｃ２を回路ブロックＣに、第３の遅延クロック信号Ｃ３を回路ブロックＡに供給するように内部の接続を切り換える。
各回路ブロックＡ、Ｂ、Ｃは供給された各遅延クロック信号Ｃ３、Ｃ１、Ｃ２に応じて動作し、これに伴って、回路ブロックＢ、回路ブロックＣ、回路ブロックＡの順に貫通電流が発生する。
【００４３】
以上説明したＡＳＩＣ１によれば、クロック信号分配回路２を備えることにより、各回路ブロックＡ、Ｂ、Ｃに異なる遅延値の遅延クロック信号を選択遅延クロック信号Ｄ１、Ｄ２、Ｄ３として供給することにより、各回路ブロックＡ、Ｂ、Ｃが同時に動作を開始することを防止し、これにより貫通電流の発生量を分散させることができる。
【００４４】
さらに、上記クロック供給源から供給されるクロック信号Ｃ０に基づいて選択遅延クロック信号Ｄ１、Ｄ２、Ｄ３の発生タイミングを変化させることができる。すなわち、回路ブロックＡの選択遅延クロック信号Ｄ１は第１の遅延クロック信号Ｃ１、第２の遅延クロック信号Ｃ２、第３の遅延クロック信号Ｃ３の順に変化し、回路ブロックＢの選択遅延クロック信号Ｄ２は第２の遅延クロック信号Ｃ２、第３の遅延クロック信号Ｃ３、第１の遅延クロック信号Ｃ１の順に変化し、回路ブロックＣの選択遅延クロック信号Ｄ３は第３の遅延クロック信号Ｃ３、第１の遅延クロック信号Ｃ１、第２の遅延クロック信号Ｃ３の順に変化する。
【００４５】
毎クロックごとに各遅延クロック信号Ｃ１、Ｃ２、Ｃ３に同期する回路ブロックが切り換わり、図３に示すように、巨視的に見ると各遅延クロック信号Ｃ１、Ｃ２、Ｃ３の立ち上がりエッジ（変化点）において各回路ブロック内で発生する貫通電流が平均化されて現れることになる。したがって、ＡＳＩＣ１が回路ブロックＣのような集積度の高い大規模ブロックを有する場合であっても、回路ブロックＣが発生する貫通電流による影響を他の回路ブロックＡ、Ｂにより緩和することができる。このため、ＡＳＩＣ１全体としてみたときの貫通電流のピーク値の低減により、電源電圧の低下を防止し、ＥＭＩを低減することができる。
【００４６】
また、選択信号生成カウンタ４２を遅延値が最大となる第３の遅延クロック信号Ｃ３の反転信号Ｕと同期させて選択信号Ｓを生成することにより、各遅延クロック信号Ｃ１、Ｃ２、Ｃ３の信号レベルが“ロー“のときにセレクタ４３の内部の接続を切り換えて、各回路ブロックＡ、Ｂ、Ｃに供給する遅延クロック信号を切り換えている。このため、接続を切り換える際にセレクタ４３が誤動作するのを防ぐことができ、入力端に入力した各遅延クロック信号Ｃ１、Ｃ２、Ｃ３を選択信号Ｓの内容に応じて確実に所定の回路ブロックに分配することができる。
【００４７】
また、セレクタ４３の内部の接続を切り換えるタイミングと、各回路ブロックＡ、Ｂ、Ｃが遅延クロック信号により動作を開始するタイミングとをずらすことができるので、同時スイッチングによるノイズの発生を防ぐことができるとともに各回路ブロックＡ、Ｂ、Ｃの誤動作を防止することができる。
【００４８】
また、各遅延クロック信号Ｃ１、Ｃ２、Ｃ３の遅延値は、各回路ブロックＡ、Ｂ、Ｃに備えられるフリップフロップのセットアップタイムおよびホールドタイムを満たす範囲内であるので、各回路ブロックＡ、Ｂ、Ｃの動作タイミングをずらしても、ＡＳＩＣ１全体としての同期性を保つことができる。
【００４９】
なお、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において適宜変更可能であるのは勿論である。
例えば、ＡＳＩＣ１が備える回路ブロックの数や遅延部３が備える遅延素子の数は限定されるものではない。また、遅延部３の構成は、クロック信号供給源から供給されるクロック信号Ｃ０から遅延値の異なる複数の遅延クロック信号を生成することができるものであれば、上記構成に限定されるものではない。
【００５０】
また、選択信号Ｓが示すカウント値と、セレクタ４３が各回路ブロックＡ、Ｂ、Ｃにそれぞれ供給する遅延クロック信号Ｃ１、Ｃ２、Ｃ３とを所定のものとしたが、これに限定されるものではない。分配部４は、遅延クロック生成部３により生成された遅延値の異なる複数の遅延クロック信号Ｃ１、Ｃ２、Ｃ３を、選択信号Ｓに基づいて各回路ブロックＡ、Ｂ、Ｃに分配される遅延クロック信号を異なる遅延値を有する遅延クロック信号に選択的に切り換えることができるものであれば如何なる構成であってもよい。
【００５１】
【発明の効果】
請求項１に記載の発明によれば、各回路ブロックに遅延値の異なる遅延クロック信号をそれぞれ供給し、かつ、クロック信号供給源から供給されるクロック信号に基づいて各回路ブロックに供給する遅延クロック信号を他の遅延値を有する遅延クロック信号に選択的に切り換えるので、各回路ブロックが動作するタイミングをクロック供給源からクロック信号が入力される毎に異なるタイミングにすることができる。クロック信号を巨視的に見ると、各回路ブロック内で動作開始時に発生する貫通電流は平均化して現れることになり、集積度が高い大規模な回路ブロックを有していてもそれが発生する貫通電流の影響を緩和することができる。したがって回路全体としての貫通電流のピーク値を低減することができ、これにより電源電圧低下を防止しＥＭＩを低減することができる。
【００５２】
請求項２に記載の発明によれば、請求項１と同様の効果が得られるのは勿論のこと、遅延値が最大の遅延クロック信号の反転信号と同期させて、分配部が各回路ブロックに供給する遅延クロック信号を他の遅延値を有する遅延クロック信号に切り換えるので、この分配部の切換動作のタイミングと、各回路ブロックが遅延クロック信号により動作を開始するタイミングとをずらすことができる。これにより各回路ブロックの誤動作を防止することができる。
【００５３】
請求項３に記載の発明によれば、独立した機能を有する回路ブロックを複数備えた半導体集積回路であっても、上記請求項１または２に記載のクロック信号分配回路によって、各回路ブロックが動作するタイミングをずらし、かつ、各回路ブロックが動作するタイミングをクロック信号が入力される毎に変化させることができる。よって、貫通電流発生量のピーク値を低減し、電源電圧低下を防止し、ＥＭＩを低減することができる。
【図面の簡単な説明】
【図１】本発明に係るクロック信号分配回路および半導体集積回路の一例の回路構成を示すブロック図である。
【図２】図１のクロック信号分配回路により生成される各種信号の波形を示した図である。
【図３】各遅延クロック信号Ｃ１、Ｃ２、Ｃ３に伴って発生する貫通電流の波形を巨視的に示した図である。
【図４】従来の貫通電流の発生状況を示した波形図である。
【図５】従来のクロック信号分配回路を示したブロック図である。
【図６】従来のクロック信号分配回路により生成される各種信号の波形を示した図である。
【符号の説明】
１ ＡＳＩＣ（半導体集積回路）
２ クロック信号分配回路
３ 遅延クロック信号生成部
３１ 遅延素子
３２ 遅延素子
３３ 遅延素子
４ 分配部
４１ インバータ
４２ 選択信号生成カウンタ
４３ セレクタ
Ｃ０ クロック信号
Ｃ１ 遅延クロック信号
Ｃ２ 遅延クロック信号
Ｃ３ 遅延クロック信号
Ｄ１ 選択遅延クロック信号
Ｄ２ 選択遅延クロック信号
Ｄ３ 選択遅延クロック信号
Ｓ 選択信号
Claims (3)
- クロック信号に同期して動作する複数の回路ブロックに、クロック信号供給源から供給されるクロック信号を分配供給するクロック信号分配回路であって、
前記クロック信号供給源から供給されるクロック信号を遅延し、互いに遅延値の異なる複数の遅延クロック信号を生成出力する遅延クロック信号生成部と、
前記クロック信号に基づいて、異なる遅延値を有する複数の遅延クロック信号を選択的に切り換えて前記各回路ブロックにそれぞれ分配する分配部と、
を備えていることを特徴とするクロック信号分配回路。 - 請求項１に記載のクロック信号分配回路において、
前記分配部は、最大の遅延値を有する遅延クロック信号の反転信号に同期して、各回路ブロックにそれぞれ供給する遅延クロック信号を選択的に切り換えることを特徴とするクロック信号分配回路。 - クロック信号に同期して動作する複数の回路ブロックを備えた半導体集積回路において、
請求項１または２に記載のクロック信号分配回路を備えたことを特徴とする半導体集積回路。
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