JP2004192202A - クロック信号分配回路および半導体集積回路 - Google Patents
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Abstract
【課題】半導体集積回路においてクロック信号に同期して発生する貫通電流を抑制し、電源電圧低下およびEMIを防止する。
【解決手段】クロック信号に同期して動作する回路ブロックA、B、Cに、遅延クロック信号生成部3によりクロック信号供給源から供給されるクロック信号C0を遅延し、分配部4により互いに遅延値の異なる複数の遅延クロック信号C1、C2、C3を生成出力する遅延クロック信号生成部3と、クロック信号C0に基づいて、遅延クロック信号C1、C2、C3を選択的に切り換えて回路ブロックA、B、Cにそれぞれ分配する。
【選択図】 図1
【解決手段】クロック信号に同期して動作する回路ブロックA、B、Cに、遅延クロック信号生成部3によりクロック信号供給源から供給されるクロック信号C0を遅延し、分配部4により互いに遅延値の異なる複数の遅延クロック信号C1、C2、C3を生成出力する遅延クロック信号生成部3と、クロック信号C0に基づいて、遅延クロック信号C1、C2、C3を選択的に切り換えて回路ブロックA、B、Cにそれぞれ分配する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、クロック信号を複数の回路ブロックに分配供給するクロック信号分配回路およびこのクロック信号分配回路を備えた半導体集積回路に関する。
【0002】
【従来の技術】
ASIC(Application Specific Integrated Circuit:特定用途向けIC)は、特定のユーザの特定用途に使用するために設計される集積回路である。ASIC内部回路は、複数のCMOSトランジスタ(以下、「トランジスタ」という。)を組み合わせた論理和(OR)、論理積(AND)、論理否定(NOT)やクロック信号に同期して動作するフリップフロップ等の理論セルから構成されている。
【0003】
近年、単一のASICにユーザの欲するシステムの全ての機能が組み込まれたものもあり、そのようなASICは1つのチップ上にマイクロプロセッサ、メモリ、インターフェース等の回路ブロックを備えて構成される。各回路ブロックを構成するトランジスタは、クロック供給源から供給されるクロック信号に同期してスイッチングされ、ドレイン−ソース間に電流が流れたり、回路ブロック内のコンデンサが充放電したりすることになる。
【0004】
トランジスタはその構成上、状態遷移時に電源からGNDに向かって電流が流れる。この電流を貫通電流と言うが、回路を構成する理論セルの中でも特にフリップフロップは、クロック信号の立ち上がりエッジに同期して状態遷移を行うため、高集積化が進むにつれ、クロックの変化と同時に莫大な数のトランジスタが遷移することになり、図4に示すように、大きな貫通電流がASIC内を流れる事になる。
【0005】
貫通電流の発生はASIC内の電源電圧の低下を招き、消費電力の増加やASICと同一の回路基板上に設けられた他の回路の誤動作の原因となる。また、貫通電流の高調波成分はノイズ源にもなり、他の回路や機器等に放射電磁雑音(Electromagnetic Inference、以下、「EMI」と言う。)を及ぼす恐れがある。このため、EMIをVCCIなどの国内規格、IECなどの国際規格等で定められた規格値以下に低減しなければならない。
【0006】
これらの貫通電流に起因する影響を低減するため、クロック供給源から供給されるクロック信号を回路ブロック毎に異なるタイミングで与えるクロック信号分配回路をASICに備えるようにしたものがある。一例として、図5に示すように、ASICが3つの回路ブロックX、Y、Zを有する場合、クロック供給源から供給されるクロック信号Cを遅延する3つの遅延素子を直列に接続してなる遅延クロック信号生成部を設け、1段目の遅延素子から出力される遅延クロック信号CXを回路ブロックXに、2段目の遅延素子から出力される遅延ブロック信号CYを回路ブロックYに、3段目の遅延素子から出力される遅延クロック信号CZを回路ブロックZに供給するようにしたものが知られている(例えば、特許文献1参照。)。
【0007】
各遅延クロック信号CX、CY、CZの遅延値はそれぞれ異なるので、各回路ブロックX、Y、Zの動作を開始するタイミングもずれる。その結果、図6に示すように、各遅延クロック信号CX、CY、CZのタイミングに応じて、各回路ブロックX、Y、Z内で貫通電流が発生するタイミングが異なり、図4に示した場合と比較すると貫通電流発生量のピーク値を大きく減少させることができる。なお、各遅延クロック信号CX、CY、CZの遅延値は、各回路ブロックに設けられるフリップフロップのセットアップタイムやホールドタイムを保証する範囲内に設定されており、外部から供給されるクロック信号に対するASICの同期性は保たれている。
【0008】
【特許文献1】
特開平11−111854号公報
【0009】
【発明が解決しようとする課題】
しかしながら、上記従来のクロック信号分配回路(特許文献1)では、回路ブロックXに遅延クロック信号Cx、回路ブロックYに遅延クロック信号CY、回路ブロックZに遅延クロック信号CZをそれぞれ供給するようにしており、各回路ブロックX、Y、Zに供給されるクロック信号は固定されていた。このため、図6に示すように、クロック供給源からASICにクロック信号が供給される毎に常に同じ位相で貫通電流が発生することになる。例えば、回路ブロックの集積度に差があり、回路ブロックZのように他の回路ブロックと比較すると貫通電流の発生量が大きい場合、回路ブロックZから発生する貫通電流により電源電圧低下やEMIが依然として生じる恐れがあり、これを緩和するのは非常に困難であった。
本発明の課題は、集積度の高い大規模な回路ブロックを備えた半導体集積回路であっても、電源電圧低下やEMIを効果的に低減することができるクロック信号分配回路およびこれを備えた半導体集積回路を提供することである。
【0010】
【課題を解決するための手段】
上記課題を解決するために、請求項1に記載の発明は、クロック信号に同期して動作する複数の回路ブロックに、クロック信号供給源から供給されるクロック信号を分配供給するクロック信号分配回路であって、前記クロック信号供給源から供給されるクロック信号を遅延し、互いに遅延値の異なる複数の遅延クロック信号を生成出力する遅延クロック信号生成部と、前記クロック信号に基づいて、異なる遅延値を有する複数の遅延クロック信号を選択的に切り換えて前記各回路ブロックにそれぞれ分配する分配部と、を備えていることを特徴とする。
【0011】
請求項1に記載の発明によれば、クロック信号分配回路はそれぞれの回路ブロックに異なる遅延値を有する遅延クロック信号を供給し、かつ、クロック信号供給源から供給されるクロック信号に基づいて、各回路ブロックに供給する遅延クロック信号を異なる遅延値を有する遅延クロック信号に選択的に切り換えるので、各回路ブロックが動作するタイミングをクロック供給源からクロック信号が入力される毎に異なるタイミングにすることができる。クロック信号はn秒の単位で入力されるので、巨視的に見ると、各回路ブロック内で動作開始時に発生する貫通電流は平均化して現れることになり、集積度が高い大規模な回路ブロックを有していてもそれが発生する貫通電流の影響を緩和することができる。したがって回路全体としての貫通電流のピーク値を低減することができ、これにより電源電圧低下を防止しEMIを低減することができる。
【0012】
請求項2に記載の発明は、請求項1に記載のクロック信号分配回路において、前記分配部は、最大の遅延値を有する遅延クロック信号の反転信号に同期して、各回路ブロックにそれぞれ供給する遅延クロック信号を選択的に切り換えることを特徴とする。
【0013】
請求項2に記載の発明によれば、分配部は最大の遅延値を有する遅延クロック信号の反転信号に同期して、各回路ブロックにそれぞれ供給する遅延クロック信号を選択的に切り換えて、他の遅延値を有する遅延クロック信号にする際に、この切換動作のタイミングと、各回路ブロックが遅延クロック信号により動作を開始するタイミングとをずらすことができる。これにより各回路ブロックの誤動作を防止することができる。
【0014】
請求項3に記載の発明の半導体集積回路は、クロック信号に同期して動作する複数の回路ブロックを備えた半導体集積回路において、請求項1または2に記載のクロック信号分配回路を備えたことを特徴とする。
【0015】
請求項3に記載の発明によれば、1つのチップ上に独立した機能を有する回路ブロックを複数備えた半導体集積回路であっても、上記請求項1または2に記載のクロック信号分配回路によって、各回路ブロックが動作するタイミングをずらし、かつ、各回路ブロックが動作するタイミングをクロック信号が入力される毎に変化させることができる。よって、貫通電流発生量のピーク値を低減し、電源電圧低下を防止し、EMIを低減することができる。
【0016】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
まず、構成を説明する。
図1に本実施の形態における半導体集積回路としてのASIC1を示す。ASIC1は、上記したように、特定のユーザの特定用途に使用するために設計される集積回路であり、複数の回路ブロックA、B、Cを備えている。
各回路ブロックA、B、Cは、AND、OR、NOTやクロック信号に同期して動作するフリップフロップの理論セル等から構成されている。
【0017】
なお、本実施の形態においては、図1に模式的に示すように、各回路ブロックA、B、Cの集積度(規模)には差があるものとし、それぞれの集積度を回路ブロックC>回路ブロックA>回路ブロックBとして説明する。
【0018】
ASIC1は、上記回路ブロックA、B、Cの他、クロック供給源(図示略)から供給されたクロック信号C0を各回路ブロックA、B、Cに分配供給するクロック信号分配回路2を備えている。
【0019】
クロック信号分配回路2は、クロック信号C0を遅延して遅延値の異なる複数の遅延クロック信号C1、C2、C3を生成出力する遅延クロック信号生成部3と、遅延クロック信号生成部3により生成された遅延クロック信号C1、C2、C3を内部クロック信号(D1、D2、D3)として各回路ブロックA、B、Cにそれぞれ分配する分配部4とを有している。
【0020】
遅延クロック信号生成部3は、3つの遅延素子31、32、33が直列に接続されて構成されている。クロック信号C0は、3つの遅延素子31、32、33のうち1段目の遅延素子31に供給される。遅延素子31はクロック信号C0を遅延して第1の遅延クロック信号C1を生成し、2段目の遅延素子32および分配部4に出力する。
【0021】
2段目の遅延素子32は第1の遅延クロック信号C1をさらに遅延して第2の遅延クロック信号C2を生成し、3段目の遅延素子33および分配部4に出力する。3段目の遅延素子33は第2の遅延クロック信号C2をさらに遅延して第3の遅延クロック信号C3を生成し、分配部4に出力する。
【0022】
なお、各遅延クロック信号C1、C2、C3のクロック信号からの遅延値は、第1の遅延クロック信号C1<第2の遅延クロック信号C2<第3の遅延クロック信号C3であり、いずれも各回路ブロックA、B、Cに備えられるフリップフロップのセットアップタイムおよびホールドタイムを満たす範囲内に設定されている。
【0023】
分配部4は、第3の遅延クロック信号C3の反転信号Uを生成出力するインバータ41と、反転信号Uの入力に応じて選択信号Sを生成出力する選択信号生成カウンタ42と、選択信号Sに応じて各回路ブロックA、B、Cに分配する遅延クロック信号C1、C2、C3を選択的に切り換えて所定の遅延クロック信号を所定の回路ブロックに分配供給するセレクタ43とを有している。
【0024】
インバータ41は、3段目の遅延素子33の出力端と選択信号生成カウンタ42の入力端の間に接続されている。インバータ41は、遅延素子33から入力される第3の遅延クロック信号C3を反転し、生成した反転信号Uを選択信号生成カウンタ42に供給する。
【0025】
選択信号生成カウンタ42は、供給される反転信号Uの立ち上がりエッジに同期して選択信号Sを生成出力するものである。
【0026】
選択信号生成カウンタ42は、反転信号Uが入力される毎に0から1、2の順でカウント値を増加し、2までカウントすると次に入力される反転信号Uによりカウント値が0に戻る。選択信号Sは選択信号生成カウンタ42のカウント値を示すもので0、1、2のいずれかの値を示す。この選択信号Sは、セレクタ43に、入力された遅延クロック信号C1、C2、C3をどの回路ブロックA、B、Cに分配するかを指示するものである。なお、選択信号Sの詳細は後述する。
【0027】
セレクタ43は、各遅延クロック信号C1、C2、C3および選択信号Sが入力される入力端と、各回路ブロックA、B、Cの入力端に接続される出力端を備えている。セレクタ43は選択信号Sが指示する内容に応じて、セレクタ43内部において各遅延クロック信号C1、C2、C3が入力される入力端と出力端との接続を切り換える。
【0028】
セレクタ43から回路ブロックAに供給される出力信号は回路ブロックAの選択遅延クロック信号D1であり、セレクタ43から回路ブロックBに供給される出力信号は回路ブロックBの選択遅延クロック信号D2であり、セレクタ43から回路ブロックCに供給される出力信号は回路ブロックCの選択遅延クロック信号D3となる。
【0029】
ここで、選択信号Sおよび選択遅延クロック信号D1、D2、D3について説明する。選択信号が示す選択信号生成カウンタ42のカウント値が0のとき、例えば、第1の遅延クロック信号C1を回路ブロックAに、第2の遅延クロック信号C2を回路ブロックBに、第3の遅延クロック信号C3を回路ブロックCに供給するようにセレクタ43の接続を切り換えるように指示するものとなる。これを図2においてデータ列「A、B、C」と表示している。
【0030】
したがって、選択信号Sが「A、B、C」で表示されるものであるとき、回路ブロックAの選択遅延クロック信号D1は第1の遅延クロック信号C1になり、回路ブロックBの選択遅延クロック信号D2は第2の遅延クロック信号C2になり、回路ブロックCの選択遅延クロック信号D3は第3の遅延クロック信号C3となる。
【0031】
選択信号Sが示すカウント値が1のとき、図2において、例えば、「C、A、B」で表示される。これは、第1の遅延クロック信号C1を回路ブロックCに、第2の遅延クロック信号C2を回路ブロックAに、第3の遅延クロック信号C3を回路ブロックBに供給するようにセレクタ43の接続を切り換えるように指示するものである。
【0032】
これにより、回路ブロックAの選択遅延クロック信号D1は第2の遅延クロック信号C2になり、回路ブロックBの選択遅延クロック信号D2は第3の遅延クロック信号C3になり、回路ブロックCの選択遅延クロック信号D3は第1の遅延クロック信号C1になる。
【0033】
選択信号Sが示すカウント値が2のとき、例えば、図2において「B、C、A」で表示される。これは、上記と同様に、第1の遅延クロック信号C1を回路ブロックBに、第2の遅延クロック信号C2を回路ブロックCに、第3の遅延クロック信号C3を回路ブロックAに供給するようにセレクタ43の接続を切り換えるように指示するものである。
【0034】
これにより、回路ブロックAの選択遅延クロック信号D1は第3の遅延クロック信号C3になり、回路ブロックBの選択遅延クロック信号D2は第1の遅延クロック信号C1になり、回路ブロックCの選択遅延クロック信号D3は第2の遅延クロック信号C2になる。
【0035】
次に、以上説明したASIC1の動作について説明する。
クロック信号供給源からクロック信号分配回路2にクロック信号C0が供給されると、遅延部3の各遅延素子31、32、33により、図2に示すように互いに遅延値の異なる第1の遅延クロック信号C1、第2の遅延クロック信号C2、第3の遅延クロック信号C3が生成される。これらの遅延クロック信号C1、C2、C3はセレクタ43に入力される。
【0036】
また、第3の遅延クロック信号C3は、セレクタ43と共にインバータ41に入力される。インバータ41は、この第3の遅延クロック信号C3を反転し、図2に示すような反転信号Uを生成する。生成された反転信号Uは選択信号生成カウンタ42に出力される。
【0037】
選択信号生成カウンタ42は、反転信号Uの立ち上がりエッジに同期してカウントし、カウント値に対応した値を有する選択信号Sを生成してセレクタ43に出力する。
【0038】
選択信号Sが示すカウント値が0のとき、上記したように選択信号Sは「A、B、C」で表示されるものになる。これによりセレクタ43は回路ブロックAに選択遅延クロック信号D1として第1の遅延クロック信号C1を供給し、回路ブロックAはこの選択遅延クロック信号D1の立ち上がりエッジに同期して動作する。
【0039】
同様に、回路ブロックBには第2の遅延クロック信号C2が供給され、回路ブロックBは第2の遅延クロック信号C2の立ち上がりエッジに同期して動作する。さらに回路ブロックCには第3の遅延クロック信号C3が供給され、回路ブロックCは第3の遅延クロック信号C3の立ち上がりエッジに同期して動作する。各回路ブロックA、B、Cの動作に伴って、図2に示すように回路ブロックA、回路ブロックB、回路ブロックCの順に貫通電流が発生する。
【0040】
クロック供給源から次のクロック信号がクロック信号分配回路2に入力されると、選択信号生成カウンタ42のカウント値は1になり、選択信号Sは「C、A、B」で表示されるものになる。
【0041】
セレクタ43はこの選択信号Sに応じて内部の接続を切り換え、第1の遅延クロック信号C1を回路ブロックCに、第2の遅延クロック信号C2を回路ブロックAに、第3の遅延クロック信号C3を回路ブロックBにそれぞれ分配する。各回路ブロックA、B、Cは入力された遅延クロック信号C2、C3、C1に応じて、順次、動作する。これに伴って、回路ブロックC、回路ブロックA、回路ブロックBの順に貫通電流が発生する。
【0042】
クロック供給源からさらにクロック信号C0が供給されると、選択信号生成カウンタ42のカウント値は2になり、選択信号Sは「B、C、A」で表示されるものになる。セレクタ43はこの選択信号Sに応じて、順次、第1の遅延クロック信号C1を回路ブロックBに、第2の遅延クロック信号C2を回路ブロックCに、第3の遅延クロック信号C3を回路ブロックAに供給するように内部の接続を切り換える。
各回路ブロックA、B、Cは供給された各遅延クロック信号C3、C1、C2に応じて動作し、これに伴って、回路ブロックB、回路ブロックC、回路ブロックAの順に貫通電流が発生する。
【0043】
以上説明したASIC1によれば、クロック信号分配回路2を備えることにより、各回路ブロックA、B、Cに異なる遅延値の遅延クロック信号を選択遅延クロック信号D1、D2、D3として供給することにより、各回路ブロックA、B、Cが同時に動作を開始することを防止し、これにより貫通電流の発生量を分散させることができる。
【0044】
さらに、上記クロック供給源から供給されるクロック信号C0に基づいて選択遅延クロック信号D1、D2、D3の発生タイミングを変化させることができる。すなわち、回路ブロックAの選択遅延クロック信号D1は第1の遅延クロック信号C1、第2の遅延クロック信号C2、第3の遅延クロック信号C3の順に変化し、回路ブロックBの選択遅延クロック信号D2は第2の遅延クロック信号C2、第3の遅延クロック信号C3、第1の遅延クロック信号C1の順に変化し、回路ブロックCの選択遅延クロック信号D3は第3の遅延クロック信号C3、第1の遅延クロック信号C1、第2の遅延クロック信号C3の順に変化する。
【0045】
毎クロックごとに各遅延クロック信号C1、C2、C3に同期する回路ブロックが切り換わり、図3に示すように、巨視的に見ると各遅延クロック信号C1、C2、C3の立ち上がりエッジ(変化点)において各回路ブロック内で発生する貫通電流が平均化されて現れることになる。したがって、ASIC1が回路ブロックCのような集積度の高い大規模ブロックを有する場合であっても、回路ブロックCが発生する貫通電流による影響を他の回路ブロックA、Bにより緩和することができる。このため、ASIC1全体としてみたときの貫通電流のピーク値の低減により、電源電圧の低下を防止し、EMIを低減することができる。
【0046】
また、選択信号生成カウンタ42を遅延値が最大となる第3の遅延クロック信号C3の反転信号Uと同期させて選択信号Sを生成することにより、各遅延クロック信号C1、C2、C3の信号レベルが“ロー“のときにセレクタ43の内部の接続を切り換えて、各回路ブロックA、B、Cに供給する遅延クロック信号を切り換えている。このため、接続を切り換える際にセレクタ43が誤動作するのを防ぐことができ、入力端に入力した各遅延クロック信号C1、C2、C3を選択信号Sの内容に応じて確実に所定の回路ブロックに分配することができる。
【0047】
また、セレクタ43の内部の接続を切り換えるタイミングと、各回路ブロックA、B、Cが遅延クロック信号により動作を開始するタイミングとをずらすことができるので、同時スイッチングによるノイズの発生を防ぐことができるとともに各回路ブロックA、B、Cの誤動作を防止することができる。
【0048】
また、各遅延クロック信号C1、C2、C3の遅延値は、各回路ブロックA、B、Cに備えられるフリップフロップのセットアップタイムおよびホールドタイムを満たす範囲内であるので、各回路ブロックA、B、Cの動作タイミングをずらしても、ASIC1全体としての同期性を保つことができる。
【0049】
なお、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において適宜変更可能であるのは勿論である。
例えば、ASIC1が備える回路ブロックの数や遅延部3が備える遅延素子の数は限定されるものではない。また、遅延部3の構成は、クロック信号供給源から供給されるクロック信号C0から遅延値の異なる複数の遅延クロック信号を生成することができるものであれば、上記構成に限定されるものではない。
【0050】
また、選択信号Sが示すカウント値と、セレクタ43が各回路ブロックA、B、Cにそれぞれ供給する遅延クロック信号C1、C2、C3とを所定のものとしたが、これに限定されるものではない。分配部4は、遅延クロック生成部3により生成された遅延値の異なる複数の遅延クロック信号C1、C2、C3を、選択信号Sに基づいて各回路ブロックA、B、Cに分配される遅延クロック信号を異なる遅延値を有する遅延クロック信号に選択的に切り換えることができるものであれば如何なる構成であってもよい。
【0051】
【発明の効果】
請求項1に記載の発明によれば、各回路ブロックに遅延値の異なる遅延クロック信号をそれぞれ供給し、かつ、クロック信号供給源から供給されるクロック信号に基づいて各回路ブロックに供給する遅延クロック信号を他の遅延値を有する遅延クロック信号に選択的に切り換えるので、各回路ブロックが動作するタイミングをクロック供給源からクロック信号が入力される毎に異なるタイミングにすることができる。クロック信号を巨視的に見ると、各回路ブロック内で動作開始時に発生する貫通電流は平均化して現れることになり、集積度が高い大規模な回路ブロックを有していてもそれが発生する貫通電流の影響を緩和することができる。したがって回路全体としての貫通電流のピーク値を低減することができ、これにより電源電圧低下を防止しEMIを低減することができる。
【0052】
請求項2に記載の発明によれば、請求項1と同様の効果が得られるのは勿論のこと、遅延値が最大の遅延クロック信号の反転信号と同期させて、分配部が各回路ブロックに供給する遅延クロック信号を他の遅延値を有する遅延クロック信号に切り換えるので、この分配部の切換動作のタイミングと、各回路ブロックが遅延クロック信号により動作を開始するタイミングとをずらすことができる。これにより各回路ブロックの誤動作を防止することができる。
【0053】
請求項3に記載の発明によれば、独立した機能を有する回路ブロックを複数備えた半導体集積回路であっても、上記請求項1または2に記載のクロック信号分配回路によって、各回路ブロックが動作するタイミングをずらし、かつ、各回路ブロックが動作するタイミングをクロック信号が入力される毎に変化させることができる。よって、貫通電流発生量のピーク値を低減し、電源電圧低下を防止し、EMIを低減することができる。
【図面の簡単な説明】
【図1】本発明に係るクロック信号分配回路および半導体集積回路の一例の回路構成を示すブロック図である。
【図2】図1のクロック信号分配回路により生成される各種信号の波形を示した図である。
【図3】各遅延クロック信号C1、C2、C3に伴って発生する貫通電流の波形を巨視的に示した図である。
【図4】従来の貫通電流の発生状況を示した波形図である。
【図5】従来のクロック信号分配回路を示したブロック図である。
【図6】従来のクロック信号分配回路により生成される各種信号の波形を示した図である。
【符号の説明】
1 ASIC(半導体集積回路)
2 クロック信号分配回路
3 遅延クロック信号生成部
31 遅延素子
32 遅延素子
33 遅延素子
4 分配部
41 インバータ
42 選択信号生成カウンタ
43 セレクタ
C0 クロック信号
C1 遅延クロック信号
C2 遅延クロック信号
C3 遅延クロック信号
D1 選択遅延クロック信号
D2 選択遅延クロック信号
D3 選択遅延クロック信号
S 選択信号
【発明の属する技術分野】
本発明は、クロック信号を複数の回路ブロックに分配供給するクロック信号分配回路およびこのクロック信号分配回路を備えた半導体集積回路に関する。
【0002】
【従来の技術】
ASIC(Application Specific Integrated Circuit:特定用途向けIC)は、特定のユーザの特定用途に使用するために設計される集積回路である。ASIC内部回路は、複数のCMOSトランジスタ(以下、「トランジスタ」という。)を組み合わせた論理和(OR)、論理積(AND)、論理否定(NOT)やクロック信号に同期して動作するフリップフロップ等の理論セルから構成されている。
【0003】
近年、単一のASICにユーザの欲するシステムの全ての機能が組み込まれたものもあり、そのようなASICは1つのチップ上にマイクロプロセッサ、メモリ、インターフェース等の回路ブロックを備えて構成される。各回路ブロックを構成するトランジスタは、クロック供給源から供給されるクロック信号に同期してスイッチングされ、ドレイン−ソース間に電流が流れたり、回路ブロック内のコンデンサが充放電したりすることになる。
【0004】
トランジスタはその構成上、状態遷移時に電源からGNDに向かって電流が流れる。この電流を貫通電流と言うが、回路を構成する理論セルの中でも特にフリップフロップは、クロック信号の立ち上がりエッジに同期して状態遷移を行うため、高集積化が進むにつれ、クロックの変化と同時に莫大な数のトランジスタが遷移することになり、図4に示すように、大きな貫通電流がASIC内を流れる事になる。
【0005】
貫通電流の発生はASIC内の電源電圧の低下を招き、消費電力の増加やASICと同一の回路基板上に設けられた他の回路の誤動作の原因となる。また、貫通電流の高調波成分はノイズ源にもなり、他の回路や機器等に放射電磁雑音(Electromagnetic Inference、以下、「EMI」と言う。)を及ぼす恐れがある。このため、EMIをVCCIなどの国内規格、IECなどの国際規格等で定められた規格値以下に低減しなければならない。
【0006】
これらの貫通電流に起因する影響を低減するため、クロック供給源から供給されるクロック信号を回路ブロック毎に異なるタイミングで与えるクロック信号分配回路をASICに備えるようにしたものがある。一例として、図5に示すように、ASICが3つの回路ブロックX、Y、Zを有する場合、クロック供給源から供給されるクロック信号Cを遅延する3つの遅延素子を直列に接続してなる遅延クロック信号生成部を設け、1段目の遅延素子から出力される遅延クロック信号CXを回路ブロックXに、2段目の遅延素子から出力される遅延ブロック信号CYを回路ブロックYに、3段目の遅延素子から出力される遅延クロック信号CZを回路ブロックZに供給するようにしたものが知られている(例えば、特許文献1参照。)。
【0007】
各遅延クロック信号CX、CY、CZの遅延値はそれぞれ異なるので、各回路ブロックX、Y、Zの動作を開始するタイミングもずれる。その結果、図6に示すように、各遅延クロック信号CX、CY、CZのタイミングに応じて、各回路ブロックX、Y、Z内で貫通電流が発生するタイミングが異なり、図4に示した場合と比較すると貫通電流発生量のピーク値を大きく減少させることができる。なお、各遅延クロック信号CX、CY、CZの遅延値は、各回路ブロックに設けられるフリップフロップのセットアップタイムやホールドタイムを保証する範囲内に設定されており、外部から供給されるクロック信号に対するASICの同期性は保たれている。
【0008】
【特許文献1】
特開平11−111854号公報
【0009】
【発明が解決しようとする課題】
しかしながら、上記従来のクロック信号分配回路(特許文献1)では、回路ブロックXに遅延クロック信号Cx、回路ブロックYに遅延クロック信号CY、回路ブロックZに遅延クロック信号CZをそれぞれ供給するようにしており、各回路ブロックX、Y、Zに供給されるクロック信号は固定されていた。このため、図6に示すように、クロック供給源からASICにクロック信号が供給される毎に常に同じ位相で貫通電流が発生することになる。例えば、回路ブロックの集積度に差があり、回路ブロックZのように他の回路ブロックと比較すると貫通電流の発生量が大きい場合、回路ブロックZから発生する貫通電流により電源電圧低下やEMIが依然として生じる恐れがあり、これを緩和するのは非常に困難であった。
本発明の課題は、集積度の高い大規模な回路ブロックを備えた半導体集積回路であっても、電源電圧低下やEMIを効果的に低減することができるクロック信号分配回路およびこれを備えた半導体集積回路を提供することである。
【0010】
【課題を解決するための手段】
上記課題を解決するために、請求項1に記載の発明は、クロック信号に同期して動作する複数の回路ブロックに、クロック信号供給源から供給されるクロック信号を分配供給するクロック信号分配回路であって、前記クロック信号供給源から供給されるクロック信号を遅延し、互いに遅延値の異なる複数の遅延クロック信号を生成出力する遅延クロック信号生成部と、前記クロック信号に基づいて、異なる遅延値を有する複数の遅延クロック信号を選択的に切り換えて前記各回路ブロックにそれぞれ分配する分配部と、を備えていることを特徴とする。
【0011】
請求項1に記載の発明によれば、クロック信号分配回路はそれぞれの回路ブロックに異なる遅延値を有する遅延クロック信号を供給し、かつ、クロック信号供給源から供給されるクロック信号に基づいて、各回路ブロックに供給する遅延クロック信号を異なる遅延値を有する遅延クロック信号に選択的に切り換えるので、各回路ブロックが動作するタイミングをクロック供給源からクロック信号が入力される毎に異なるタイミングにすることができる。クロック信号はn秒の単位で入力されるので、巨視的に見ると、各回路ブロック内で動作開始時に発生する貫通電流は平均化して現れることになり、集積度が高い大規模な回路ブロックを有していてもそれが発生する貫通電流の影響を緩和することができる。したがって回路全体としての貫通電流のピーク値を低減することができ、これにより電源電圧低下を防止しEMIを低減することができる。
【0012】
請求項2に記載の発明は、請求項1に記載のクロック信号分配回路において、前記分配部は、最大の遅延値を有する遅延クロック信号の反転信号に同期して、各回路ブロックにそれぞれ供給する遅延クロック信号を選択的に切り換えることを特徴とする。
【0013】
請求項2に記載の発明によれば、分配部は最大の遅延値を有する遅延クロック信号の反転信号に同期して、各回路ブロックにそれぞれ供給する遅延クロック信号を選択的に切り換えて、他の遅延値を有する遅延クロック信号にする際に、この切換動作のタイミングと、各回路ブロックが遅延クロック信号により動作を開始するタイミングとをずらすことができる。これにより各回路ブロックの誤動作を防止することができる。
【0014】
請求項3に記載の発明の半導体集積回路は、クロック信号に同期して動作する複数の回路ブロックを備えた半導体集積回路において、請求項1または2に記載のクロック信号分配回路を備えたことを特徴とする。
【0015】
請求項3に記載の発明によれば、1つのチップ上に独立した機能を有する回路ブロックを複数備えた半導体集積回路であっても、上記請求項1または2に記載のクロック信号分配回路によって、各回路ブロックが動作するタイミングをずらし、かつ、各回路ブロックが動作するタイミングをクロック信号が入力される毎に変化させることができる。よって、貫通電流発生量のピーク値を低減し、電源電圧低下を防止し、EMIを低減することができる。
【0016】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
まず、構成を説明する。
図1に本実施の形態における半導体集積回路としてのASIC1を示す。ASIC1は、上記したように、特定のユーザの特定用途に使用するために設計される集積回路であり、複数の回路ブロックA、B、Cを備えている。
各回路ブロックA、B、Cは、AND、OR、NOTやクロック信号に同期して動作するフリップフロップの理論セル等から構成されている。
【0017】
なお、本実施の形態においては、図1に模式的に示すように、各回路ブロックA、B、Cの集積度(規模)には差があるものとし、それぞれの集積度を回路ブロックC>回路ブロックA>回路ブロックBとして説明する。
【0018】
ASIC1は、上記回路ブロックA、B、Cの他、クロック供給源(図示略)から供給されたクロック信号C0を各回路ブロックA、B、Cに分配供給するクロック信号分配回路2を備えている。
【0019】
クロック信号分配回路2は、クロック信号C0を遅延して遅延値の異なる複数の遅延クロック信号C1、C2、C3を生成出力する遅延クロック信号生成部3と、遅延クロック信号生成部3により生成された遅延クロック信号C1、C2、C3を内部クロック信号(D1、D2、D3)として各回路ブロックA、B、Cにそれぞれ分配する分配部4とを有している。
【0020】
遅延クロック信号生成部3は、3つの遅延素子31、32、33が直列に接続されて構成されている。クロック信号C0は、3つの遅延素子31、32、33のうち1段目の遅延素子31に供給される。遅延素子31はクロック信号C0を遅延して第1の遅延クロック信号C1を生成し、2段目の遅延素子32および分配部4に出力する。
【0021】
2段目の遅延素子32は第1の遅延クロック信号C1をさらに遅延して第2の遅延クロック信号C2を生成し、3段目の遅延素子33および分配部4に出力する。3段目の遅延素子33は第2の遅延クロック信号C2をさらに遅延して第3の遅延クロック信号C3を生成し、分配部4に出力する。
【0022】
なお、各遅延クロック信号C1、C2、C3のクロック信号からの遅延値は、第1の遅延クロック信号C1<第2の遅延クロック信号C2<第3の遅延クロック信号C3であり、いずれも各回路ブロックA、B、Cに備えられるフリップフロップのセットアップタイムおよびホールドタイムを満たす範囲内に設定されている。
【0023】
分配部4は、第3の遅延クロック信号C3の反転信号Uを生成出力するインバータ41と、反転信号Uの入力に応じて選択信号Sを生成出力する選択信号生成カウンタ42と、選択信号Sに応じて各回路ブロックA、B、Cに分配する遅延クロック信号C1、C2、C3を選択的に切り換えて所定の遅延クロック信号を所定の回路ブロックに分配供給するセレクタ43とを有している。
【0024】
インバータ41は、3段目の遅延素子33の出力端と選択信号生成カウンタ42の入力端の間に接続されている。インバータ41は、遅延素子33から入力される第3の遅延クロック信号C3を反転し、生成した反転信号Uを選択信号生成カウンタ42に供給する。
【0025】
選択信号生成カウンタ42は、供給される反転信号Uの立ち上がりエッジに同期して選択信号Sを生成出力するものである。
【0026】
選択信号生成カウンタ42は、反転信号Uが入力される毎に0から1、2の順でカウント値を増加し、2までカウントすると次に入力される反転信号Uによりカウント値が0に戻る。選択信号Sは選択信号生成カウンタ42のカウント値を示すもので0、1、2のいずれかの値を示す。この選択信号Sは、セレクタ43に、入力された遅延クロック信号C1、C2、C3をどの回路ブロックA、B、Cに分配するかを指示するものである。なお、選択信号Sの詳細は後述する。
【0027】
セレクタ43は、各遅延クロック信号C1、C2、C3および選択信号Sが入力される入力端と、各回路ブロックA、B、Cの入力端に接続される出力端を備えている。セレクタ43は選択信号Sが指示する内容に応じて、セレクタ43内部において各遅延クロック信号C1、C2、C3が入力される入力端と出力端との接続を切り換える。
【0028】
セレクタ43から回路ブロックAに供給される出力信号は回路ブロックAの選択遅延クロック信号D1であり、セレクタ43から回路ブロックBに供給される出力信号は回路ブロックBの選択遅延クロック信号D2であり、セレクタ43から回路ブロックCに供給される出力信号は回路ブロックCの選択遅延クロック信号D3となる。
【0029】
ここで、選択信号Sおよび選択遅延クロック信号D1、D2、D3について説明する。選択信号が示す選択信号生成カウンタ42のカウント値が0のとき、例えば、第1の遅延クロック信号C1を回路ブロックAに、第2の遅延クロック信号C2を回路ブロックBに、第3の遅延クロック信号C3を回路ブロックCに供給するようにセレクタ43の接続を切り換えるように指示するものとなる。これを図2においてデータ列「A、B、C」と表示している。
【0030】
したがって、選択信号Sが「A、B、C」で表示されるものであるとき、回路ブロックAの選択遅延クロック信号D1は第1の遅延クロック信号C1になり、回路ブロックBの選択遅延クロック信号D2は第2の遅延クロック信号C2になり、回路ブロックCの選択遅延クロック信号D3は第3の遅延クロック信号C3となる。
【0031】
選択信号Sが示すカウント値が1のとき、図2において、例えば、「C、A、B」で表示される。これは、第1の遅延クロック信号C1を回路ブロックCに、第2の遅延クロック信号C2を回路ブロックAに、第3の遅延クロック信号C3を回路ブロックBに供給するようにセレクタ43の接続を切り換えるように指示するものである。
【0032】
これにより、回路ブロックAの選択遅延クロック信号D1は第2の遅延クロック信号C2になり、回路ブロックBの選択遅延クロック信号D2は第3の遅延クロック信号C3になり、回路ブロックCの選択遅延クロック信号D3は第1の遅延クロック信号C1になる。
【0033】
選択信号Sが示すカウント値が2のとき、例えば、図2において「B、C、A」で表示される。これは、上記と同様に、第1の遅延クロック信号C1を回路ブロックBに、第2の遅延クロック信号C2を回路ブロックCに、第3の遅延クロック信号C3を回路ブロックAに供給するようにセレクタ43の接続を切り換えるように指示するものである。
【0034】
これにより、回路ブロックAの選択遅延クロック信号D1は第3の遅延クロック信号C3になり、回路ブロックBの選択遅延クロック信号D2は第1の遅延クロック信号C1になり、回路ブロックCの選択遅延クロック信号D3は第2の遅延クロック信号C2になる。
【0035】
次に、以上説明したASIC1の動作について説明する。
クロック信号供給源からクロック信号分配回路2にクロック信号C0が供給されると、遅延部3の各遅延素子31、32、33により、図2に示すように互いに遅延値の異なる第1の遅延クロック信号C1、第2の遅延クロック信号C2、第3の遅延クロック信号C3が生成される。これらの遅延クロック信号C1、C2、C3はセレクタ43に入力される。
【0036】
また、第3の遅延クロック信号C3は、セレクタ43と共にインバータ41に入力される。インバータ41は、この第3の遅延クロック信号C3を反転し、図2に示すような反転信号Uを生成する。生成された反転信号Uは選択信号生成カウンタ42に出力される。
【0037】
選択信号生成カウンタ42は、反転信号Uの立ち上がりエッジに同期してカウントし、カウント値に対応した値を有する選択信号Sを生成してセレクタ43に出力する。
【0038】
選択信号Sが示すカウント値が0のとき、上記したように選択信号Sは「A、B、C」で表示されるものになる。これによりセレクタ43は回路ブロックAに選択遅延クロック信号D1として第1の遅延クロック信号C1を供給し、回路ブロックAはこの選択遅延クロック信号D1の立ち上がりエッジに同期して動作する。
【0039】
同様に、回路ブロックBには第2の遅延クロック信号C2が供給され、回路ブロックBは第2の遅延クロック信号C2の立ち上がりエッジに同期して動作する。さらに回路ブロックCには第3の遅延クロック信号C3が供給され、回路ブロックCは第3の遅延クロック信号C3の立ち上がりエッジに同期して動作する。各回路ブロックA、B、Cの動作に伴って、図2に示すように回路ブロックA、回路ブロックB、回路ブロックCの順に貫通電流が発生する。
【0040】
クロック供給源から次のクロック信号がクロック信号分配回路2に入力されると、選択信号生成カウンタ42のカウント値は1になり、選択信号Sは「C、A、B」で表示されるものになる。
【0041】
セレクタ43はこの選択信号Sに応じて内部の接続を切り換え、第1の遅延クロック信号C1を回路ブロックCに、第2の遅延クロック信号C2を回路ブロックAに、第3の遅延クロック信号C3を回路ブロックBにそれぞれ分配する。各回路ブロックA、B、Cは入力された遅延クロック信号C2、C3、C1に応じて、順次、動作する。これに伴って、回路ブロックC、回路ブロックA、回路ブロックBの順に貫通電流が発生する。
【0042】
クロック供給源からさらにクロック信号C0が供給されると、選択信号生成カウンタ42のカウント値は2になり、選択信号Sは「B、C、A」で表示されるものになる。セレクタ43はこの選択信号Sに応じて、順次、第1の遅延クロック信号C1を回路ブロックBに、第2の遅延クロック信号C2を回路ブロックCに、第3の遅延クロック信号C3を回路ブロックAに供給するように内部の接続を切り換える。
各回路ブロックA、B、Cは供給された各遅延クロック信号C3、C1、C2に応じて動作し、これに伴って、回路ブロックB、回路ブロックC、回路ブロックAの順に貫通電流が発生する。
【0043】
以上説明したASIC1によれば、クロック信号分配回路2を備えることにより、各回路ブロックA、B、Cに異なる遅延値の遅延クロック信号を選択遅延クロック信号D1、D2、D3として供給することにより、各回路ブロックA、B、Cが同時に動作を開始することを防止し、これにより貫通電流の発生量を分散させることができる。
【0044】
さらに、上記クロック供給源から供給されるクロック信号C0に基づいて選択遅延クロック信号D1、D2、D3の発生タイミングを変化させることができる。すなわち、回路ブロックAの選択遅延クロック信号D1は第1の遅延クロック信号C1、第2の遅延クロック信号C2、第3の遅延クロック信号C3の順に変化し、回路ブロックBの選択遅延クロック信号D2は第2の遅延クロック信号C2、第3の遅延クロック信号C3、第1の遅延クロック信号C1の順に変化し、回路ブロックCの選択遅延クロック信号D3は第3の遅延クロック信号C3、第1の遅延クロック信号C1、第2の遅延クロック信号C3の順に変化する。
【0045】
毎クロックごとに各遅延クロック信号C1、C2、C3に同期する回路ブロックが切り換わり、図3に示すように、巨視的に見ると各遅延クロック信号C1、C2、C3の立ち上がりエッジ(変化点)において各回路ブロック内で発生する貫通電流が平均化されて現れることになる。したがって、ASIC1が回路ブロックCのような集積度の高い大規模ブロックを有する場合であっても、回路ブロックCが発生する貫通電流による影響を他の回路ブロックA、Bにより緩和することができる。このため、ASIC1全体としてみたときの貫通電流のピーク値の低減により、電源電圧の低下を防止し、EMIを低減することができる。
【0046】
また、選択信号生成カウンタ42を遅延値が最大となる第3の遅延クロック信号C3の反転信号Uと同期させて選択信号Sを生成することにより、各遅延クロック信号C1、C2、C3の信号レベルが“ロー“のときにセレクタ43の内部の接続を切り換えて、各回路ブロックA、B、Cに供給する遅延クロック信号を切り換えている。このため、接続を切り換える際にセレクタ43が誤動作するのを防ぐことができ、入力端に入力した各遅延クロック信号C1、C2、C3を選択信号Sの内容に応じて確実に所定の回路ブロックに分配することができる。
【0047】
また、セレクタ43の内部の接続を切り換えるタイミングと、各回路ブロックA、B、Cが遅延クロック信号により動作を開始するタイミングとをずらすことができるので、同時スイッチングによるノイズの発生を防ぐことができるとともに各回路ブロックA、B、Cの誤動作を防止することができる。
【0048】
また、各遅延クロック信号C1、C2、C3の遅延値は、各回路ブロックA、B、Cに備えられるフリップフロップのセットアップタイムおよびホールドタイムを満たす範囲内であるので、各回路ブロックA、B、Cの動作タイミングをずらしても、ASIC1全体としての同期性を保つことができる。
【0049】
なお、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において適宜変更可能であるのは勿論である。
例えば、ASIC1が備える回路ブロックの数や遅延部3が備える遅延素子の数は限定されるものではない。また、遅延部3の構成は、クロック信号供給源から供給されるクロック信号C0から遅延値の異なる複数の遅延クロック信号を生成することができるものであれば、上記構成に限定されるものではない。
【0050】
また、選択信号Sが示すカウント値と、セレクタ43が各回路ブロックA、B、Cにそれぞれ供給する遅延クロック信号C1、C2、C3とを所定のものとしたが、これに限定されるものではない。分配部4は、遅延クロック生成部3により生成された遅延値の異なる複数の遅延クロック信号C1、C2、C3を、選択信号Sに基づいて各回路ブロックA、B、Cに分配される遅延クロック信号を異なる遅延値を有する遅延クロック信号に選択的に切り換えることができるものであれば如何なる構成であってもよい。
【0051】
【発明の効果】
請求項1に記載の発明によれば、各回路ブロックに遅延値の異なる遅延クロック信号をそれぞれ供給し、かつ、クロック信号供給源から供給されるクロック信号に基づいて各回路ブロックに供給する遅延クロック信号を他の遅延値を有する遅延クロック信号に選択的に切り換えるので、各回路ブロックが動作するタイミングをクロック供給源からクロック信号が入力される毎に異なるタイミングにすることができる。クロック信号を巨視的に見ると、各回路ブロック内で動作開始時に発生する貫通電流は平均化して現れることになり、集積度が高い大規模な回路ブロックを有していてもそれが発生する貫通電流の影響を緩和することができる。したがって回路全体としての貫通電流のピーク値を低減することができ、これにより電源電圧低下を防止しEMIを低減することができる。
【0052】
請求項2に記載の発明によれば、請求項1と同様の効果が得られるのは勿論のこと、遅延値が最大の遅延クロック信号の反転信号と同期させて、分配部が各回路ブロックに供給する遅延クロック信号を他の遅延値を有する遅延クロック信号に切り換えるので、この分配部の切換動作のタイミングと、各回路ブロックが遅延クロック信号により動作を開始するタイミングとをずらすことができる。これにより各回路ブロックの誤動作を防止することができる。
【0053】
請求項3に記載の発明によれば、独立した機能を有する回路ブロックを複数備えた半導体集積回路であっても、上記請求項1または2に記載のクロック信号分配回路によって、各回路ブロックが動作するタイミングをずらし、かつ、各回路ブロックが動作するタイミングをクロック信号が入力される毎に変化させることができる。よって、貫通電流発生量のピーク値を低減し、電源電圧低下を防止し、EMIを低減することができる。
【図面の簡単な説明】
【図1】本発明に係るクロック信号分配回路および半導体集積回路の一例の回路構成を示すブロック図である。
【図2】図1のクロック信号分配回路により生成される各種信号の波形を示した図である。
【図3】各遅延クロック信号C1、C2、C3に伴って発生する貫通電流の波形を巨視的に示した図である。
【図4】従来の貫通電流の発生状況を示した波形図である。
【図5】従来のクロック信号分配回路を示したブロック図である。
【図6】従来のクロック信号分配回路により生成される各種信号の波形を示した図である。
【符号の説明】
1 ASIC(半導体集積回路)
2 クロック信号分配回路
3 遅延クロック信号生成部
31 遅延素子
32 遅延素子
33 遅延素子
4 分配部
41 インバータ
42 選択信号生成カウンタ
43 セレクタ
C0 クロック信号
C1 遅延クロック信号
C2 遅延クロック信号
C3 遅延クロック信号
D1 選択遅延クロック信号
D2 選択遅延クロック信号
D3 選択遅延クロック信号
S 選択信号
Claims (3)
- クロック信号に同期して動作する複数の回路ブロックに、クロック信号供給源から供給されるクロック信号を分配供給するクロック信号分配回路であって、
前記クロック信号供給源から供給されるクロック信号を遅延し、互いに遅延値の異なる複数の遅延クロック信号を生成出力する遅延クロック信号生成部と、
前記クロック信号に基づいて、異なる遅延値を有する複数の遅延クロック信号を選択的に切り換えて前記各回路ブロックにそれぞれ分配する分配部と、
を備えていることを特徴とするクロック信号分配回路。 - 請求項1に記載のクロック信号分配回路において、
前記分配部は、最大の遅延値を有する遅延クロック信号の反転信号に同期して、各回路ブロックにそれぞれ供給する遅延クロック信号を選択的に切り換えることを特徴とするクロック信号分配回路。 - クロック信号に同期して動作する複数の回路ブロックを備えた半導体集積回路において、
請求項1または2に記載のクロック信号分配回路を備えたことを特徴とする半導体集積回路。
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