JP2004186842A

JP2004186842A - Differential amplifier circuit

Info

Publication number: JP2004186842A
Application number: JP2002349321A
Authority: JP
Inventors: Toshiyuki Shinozuka; 利幸篠塚
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2002-12-02
Filing date: 2002-12-02
Publication date: 2004-07-02

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem of a conventional differential amplifier circuit having a resistor and an inductor for a load impedance that variations are caused in the cut-off frequency and the flatness of an in-band gain in the frequency characteristics due to a change in the resistance of the load resistor. <P>SOLUTION: The differential amplifier circuit is configured with: a pair of transistors 1a, 1b whose sources are connected in common and whose gates are respectively connected to input terminals 5a, 5b; load resistors 2a, 2b whose one-side ends are respectively connected to the drains of the pair of transistors 1a, 1b and the other-side ends of which are respectively connected to a positive power supply terminal 7 via inductors 3a, 3b; a constant current source 4 connected between a negative power supply terminal 8 and a source common connecting point of a pair of the transistors 1a, 1b; signal output terminals 6a, 6b respectively connected to the drains of the pair of transistors 1a, 1b; and a resistive impedance 9 connected between the connecting point of the load resistor 2a and the inductor 3a and the connecting point of the load resistor 2b and the inductor 3b. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を含む電子回路に関し、特に抵抗とインダクタを負荷インピーダンスとして用いた差動増幅回路に関する。
【０００２】
【従来の技術】
従来、一般的に広く利用されている差動増幅回路の構成例として電解効果トランジスタを用いた差動増幅回路の構成例を図１１に示す。
【０００３】
作動増幅回路は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続した電解効果トランジスタ対１ａ，１ｂと、トランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端を正電源端子７に接続した負荷抵抗２ａ，２ｂと、トランジスタ対１ａ，１ｂの両ソースの接続点と負電源端子８との間に接続された定電流源４と、トランジスタ対１ａ，１ｂのドレインにそれぞれ接続された信号出力端子６ａ，６ｂによって構成されている。
【０００４】
図１２は、図１１に示した差動増幅回路の一方のゲート回路における等価回路であり、例としてトランジスタ１ａにおける等価回路を示している。この図１２の中で、容量ＣＬは配線など回路の浮遊容量を全て含むものとする。なお、図１２の等価回路は、トランジスタ１ａの一方について示しているが、トランジスタ１ｂについても同じ等価回路となることは言うまでもなく、説明は割愛する。
【０００５】
図１２に示した等価回路において、トランジスタ１ａの負荷インピーダンスＺＬは、負荷抵抗２ａの抵抗値をＲ、容量ＣＬの容量値をＣとすれば、次式で表される。
【０００６】
【数１】

（１）式に示されるように、図１２の等価回路における負荷インピーダンスＺＬは、低周波領域においてはＲとなり、高周波領域においては容量ＣＬの存在により小さくなる。したがって、高周波領域における利得が低下し、図１１の一般的な差動増幅回路は、ある遮断周波数を有する。
【０００７】
一方、図１１に示す差動増幅回路を改善し、より高い遮断周波数を実現した差動増幅回路の従来例として、特開平２−２６１２１８号公報「ディジタル集積回路」に記載の技術を図１３に示す。
【０００８】
この従来技術はトランジスタ対１ａ、１ｂの負荷抵抗２ａ、２ｂに直列にインダクタ３ａ，３ｂが挿入されたことを特徴としている。
【０００９】
図１４は、図１３に示した差動増幅回路の一方のゲート回路における等価回路を示したものであり、例としてトランジスタ１ａにおける等価回路を挙げている。図１４の中で、容量ＣＬは配線など回路の浮遊容量を全て含むものとする。なお、図１４の等価回路についても、トランジスタ１ａの一方について示しているが、容量ＣＬに対してインダクタ３ａが並列に挿入されているため、並列共振回路が構成される。図１４に示した等価回路において、トランジスタ１ａの負荷インピーダンスＺＬは、負荷抵抗２ａの抵抗値をＲ、容量ＣＬの容量値をＣ、インダクタ３ａのインダクタンス値をＬとすれば、次式で表される。
【００１０】
【数２】

（２）式に表されるよう、差動対の負荷インピーダンスＺＬは、低周波領域ではＲとなり、図１１に示した一般的な差動増幅回路と変わらないが、高周波領域においては容量ＣＬにより低下する項とインダクタ３ａにより増加する項が存在するため、インダクタ３ａのインダクタンス値Ｌを適切な値とすることにより、回路の遮断周波数領域において回路利得を上昇させることが可能となる。
【００１１】
図１４に示した等価回路における周波数特性を図１５に示す。図１５はインダクタ３ａのインダクタンス値Ｌを変化させたときの、それぞれの周波数特性を示している。
【００１２】
図１５の特性図から、インダクタンス値Ｌが小さいときには遮断周波数が低く、インダクタンス値Ｌが大きくなるに従い遮断周波数が高くなっていることがわかる。しかし、インダクタンス値Ｌがある値以上になると、ピーキングが生じて帯域内利得の平坦性が損なわれていることが見て取れる。このピーキングが生じる直前のインダクタンス値、すなわち帯域内の平坦性が保たれ、かつ遮断周波数が最も高く高くなるときのインダクタンス値を、最適なインダクタンス値Ｌｂとすると、この値は、負荷抵抗２ａの抵抗値をＲ、容量ＣＬの容量値をＣとすると、次式により近似的に表すことができる。
【００１３】
【数３】

式（３）にて表されるように、インダクタ３ａの最適なインダクタンス値Ｌｂは、負荷抵抗２ａの抵抗値Ｒの自乗と、容量ＣＬの容量値Ｃに比例する。
【００１４】
ここで、図１１及び図１３に示した従来技術の差動増幅回路における周波数特性を図１６に示す。
【００１５】
図１６は、図１１及び図１３の回路構成において、トランジスタ１ａ，１ｂ及び負荷抵抗２ａ，２ｂがそれぞれ同じ特性であった場合の周波数特性を示しており、点線ａはインダクタがない場合の回路の周波数特性を、実線ｂは最適なインダクタンス値を有するインダクタとした場合の回路の周波数特性をそれぞれ示している。
【００１６】
図１１及び図１３の回路におけるトランジスタ１ａ、１ｂ及び負荷抵抗２ａ，２ｂがそれぞれ同じ特性であった場合、低周波数領域での利得は一致する。
【００１７】
高周波数領域において、図１１の回路は（１）式で表したように容量ＣＬによって利得が低下し、ある遮断周波数を有する。一方、図１３の回路は（２）式で示したように容量ＣＬとインダクタ３ａまたは３ｂとの並列共振によって利得が上昇するため、図１１の回路と比較するとより高い遮断周波数を有することがわかる。
【００１８】
しかし、図１３に示した従来技術の差動増幅回路では、素子値の変動、特に負荷抵抗２ａ，２ｂの抵抗値の変動により、遮断周波数が大きく変化してしまうという欠点を有する。これは（３）式に示すように、最適なインダクタンス値が負荷抵抗の抵抗値の自乗に比例してしまうためである。図１３の差動増幅回路において、負荷抵抗２ａ，２ｂの抵抗値が増減した場合の周波数特性を図１７に示す。
【００１９】
図１７には３つの周波数特性が示されており、実線ａは抵抗値の変動がなくインダクタンス値が最適な値に設定された場合の周波数特性であり、点線ｂは抵抗値が増減した場合の周波数特性を、一点鎖線ｃは抵抗値が増加した場合の周波数特性を示している。点線ｂに示したように、負荷抵抗２ａ，２ｂの抵抗値が減少すると、低周波領域における回路利得が低下し、また（３）式により求まる最適なインダクタンス値より、インダクタ３ａ，３ｂのインダクタンス値が大きくなるため、遮断周波数は高くなるが、ピーキングが生じて利得の平坦性が損なわれる。
【００２０】
逆に一点鎖線ｃに着目すれば、負荷抵抗２ａ、２ｂの抵抗値が増加すると低周波領域における回路利得が上昇し、また（３）式により求まる最適なインダクタンス値より、インダクタ３ａ，３ｂのインダクタンス値が小さくなり、インダクタ３ａ，３ｂと容量ＣＬとの並列共振による帯域改善効果が少なくなり、遮断周波数は低くなる。
【００２１】
以上のように、図１３に示した従来技術の差動増幅回路では、負荷抵抗の抵抗値が変動した場合、その抵抗と直列に挿入されるインダクタの最適なインダクタンス値が変化するため、回路の遮断周波数が大きく変化してしまう。特に図１３の回路を半導体集積回路として用いる場合は、抵抗値の製造ばらつきが比較的大きいこと、インダクタ等の素子の入れ替えが困難なことから、必要とする遮断周波数が得られない、帯域内における利得の平坦性が得られないなどの問題が生じる。
【００２２】
また、図１１に示した一般的な差動増幅回路と比較し、より高い遮断周波数を実現した例として、特許第３１４７０９６号公報に示される技術について図１８を用いて説明する。
【００２３】
この公報記載の従来技術においては、インダクタ３ａ，３ｂを互いに逆位相で誘導結合させたことを特徴としており、その他の構成は図１３に示す従来技術と同じである。この回路例は、インダクタ３ａ，３ｂが誘導結合によって相互に補われるため、図１３のようにインダクタ３ａおよび３ｂをそれぞれ独立に設けた場合と比較して、インダクタンス値を小さく、すなわちインダクタの面積を小さくすることができることを特徴とする回路例である。差動増幅回路の一方のゲート回路における等価回路は図１４と同じとなるため、動作としては図１３の回路例と同一となる。つまり負荷抵抗２ａ，２ｂの抵抗値の変動による周波数特性の変化も図１３に示した従来技術の差動増幅回路と同じとなるので、動作の詳細説明は割愛する。
【００２４】
【発明が解決しようとする課題】
従来技術による抵抗とインダクタを負荷インピーダンスとして有する差動増幅回路においては、負荷抵抗の抵抗値が変動した場合、その抵抗と直列に挿入されたインダクタの最適インダクタンス値が変動するため、負荷抵抗の抵抗値が減少する場合にはピーキングを生じて遮断周波数が高くなり、また負荷抵抗の抵抗値が増加した場合には、回路の遮断周波数が大きく変化してしまうという課題を生じていた。
【００２５】
本発明の目的は、抵抗とインダクタを負荷インピーダンスとして用いた差動増幅回路において、抵抗値の変動により生じる遮断周波数、及び帯域内利得の変化を抑制することにある。
【００２６】
【特許文献１】
特開平２−２６１２１８号公報
【特許文献２】
特許第３１４７０９６号公報
【００２７】
【課題を解決するための手段】
これらの課題を鑑み、本発明の差動増幅回路は、ソースを共通接続し、ゲートを信号入力端子にそれぞれ接続した一対のトランジスタと、前記一対のトランジスタのドレインに一端をそれぞれ接続され、他端はそれぞれインダクタを介して正電源端子に接続された第一の負荷抵抗と、前記一対のトランジスタのソース共通接続点と負電源端子との間に接続される定電流源と、前記一対のトランジスタのドレインにそれぞれ接続される信号出力端子と、前記負荷抵抗と前記インダクタのそれぞれの接続点との間に接続される抵抗性インピーダンスとによって構成されることを特徴としている。
【００２８】
また本発明の別構成例では、上述の構成における前記第一の負荷抵抗が、一端が前記一対のトランジスタの両ドレインにそれぞれ接続され、他端が前記インダクタと抵抗性インピーダンスをそれぞれ介して正電源端子に接続されていることを特徴としている。
【００２９】
さらに本発明の差動増幅回路の別構成例では、前記抵抗性インピーダンスが第二の負荷抵抗で構成されることを特徴としている。
【００３０】
本発明のさらに他の構成例では、前記抵抗性インピーダンスが、可変抵抗および該可変抵抗の抵抗値を制御する可変抵抗制御手段により構成されることを特徴としている。
【００３１】
本発明の他の構成例では、前記抵抗性インピーダンスが、Ｐｃｈパストランジスタおよび該Ｐｃｈパストランジスタのゲート電位を制御するＰｃｈパストランジスタ制御手段により構成されることを特徴としている。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３３】
図１に示す本発明の差動増幅回路は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続したトランジスタ対１ａ，１ｂと、トランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端をインダクタ３ａ，３ｂをそれぞれ介して正電源端子７に接続した負荷抵抗２ａ，２ｂと、トランジスタ対１ａ，２ａのソース共通接続点と負電源端子８との間に接続された定電流源４と、トランジスタ対１ａ，１ｂのドレインにそれぞれ接続された信号出力端子６ａ，６ｂと、負荷抵抗２ａとインダクタ３ａの接続点と負荷抵抗２ｂとインダクタ３ｂの接続点の間に接続された抵抗性インピーダンス９により構成される。
【００３４】
続いて、本発明の動作について、図１、図２および図３を参照して詳細に説明する
まず、図１においてトランジスタ１ａ，１ｂにより構成される差動対の負荷インピーダンスにつき、図２を用いて説明する。
【００３５】
図２は、図１に示した差動増幅回路の一方のゲート回路における等価回路であり、トランジスタ１ａにおける等価回路を例として示している。
【００３６】
ただし差動回路であるため、一対の中間に仮想の接地点があるものとすると、図２に示した抵抗性インピーダンス９のインピーダンス値は図１における抵抗性インピーダンス９のインピーダンス値の半値である。また図２において、容量ＣＬは配線など回路の浮遊容量を全て含む。
【００３７】
なお、図２の等価回路は、トランジスタ１ａの一方について示しているが、トランジスタ１ｂについても同じ等価回路となるため、説明は割愛する。
【００３８】
図２の等価回路においては、容量ＣＬと、インダクタ３ａ、および抵抗性インピーダンス９とが並列に挿入されているため、並列共振回路が構成される。
【００３９】
このときトランジスタ１ａの負荷インピーダンスＺＬは、負荷抵抗２ａの抵抗値をＲ、容量ＣＬの容量値をＣ、インダクタ３ａのインダクタンス値をＬ、抵抗性インピーダンス９のインピーダンス値をＺｒとすれば、次式で表される。
【００４０】
【数４】

ここで、Ｚｌｒはインダクタ３ａと抵抗性インピーダンス９の合成インピーダンスであり、次式で表される。
【００４１】
【数５】

（４）式および（５）式に表されるように、差動対の負荷インピーダンスＺＬは、低周波領域ではＲとなり、高周波領域においては容量ＣＬにより低下する項と、インダクタ３ａと抵抗性インピーダンス９の合成インピーダンスにより増加する項とが存在する。そのため、インダクタ３ａのインダクタンス値Ｌと抵抗性インピーダンス９のインピーダンス値Ｚｒを適切な値とすることにより、回路の遮断周波数領域において回路利得を上昇させることが可能となる。
【００４２】
ここで、図２に示した等価回路における周波数特性を図３に示す。図３には抵抗性インピーダンス９のインピーダンス値Ｚｒを変化させたときの周波数特性を示しており、図３中の実線ａはインピーダンス値Ｚｒが最適なインピーダンス値のときの周波数特性を、一点鎖線ｂはインピーダンス値Ｚｒが小さいときの周波数特性を、点線ｃはインピーダンス値Ｚｒが大きいときの周波数特性を示している。
【００４３】
インピーダンス値Ｚｒが十分小さく、ほぼ零に等しいときには、（５）式に示した合成インピーダンスＺｌｒがほぼ零となるため、（４）式より、高周波領域における負荷インピーダンスが容量ＣＬによって低下し、遮断周波数が低くなる。逆にインピーダンス値Ｚｒが十分大きく、ほぼ無視できるときには、（５）式に示した合成インピーダンスＺｌｒがほぼｊωＬとなるため、容量ＣＬとの並列共振によって遮断周波数が高くなり、ピーキングが生じる。
【００４４】
このように、抵抗性インピーダンス９のインピーダンス値が小さくなると、インダクタ３ａ，３ｂの影響が小さくなり、抵抗性インピーダンス９のインピーダンス値が大きくなると、インダクタ３ａ，３ｂの影響が大きくなる。したがって、負荷抵抗２ａ，２ｂの抵抗値の変動に合わせて、抵抗性インピーダンス９のインピーダンス値が変化する。すなわち負荷抵抗２ａ，２ｂの抵抗値が小さくなったときに、抵抗性インピーダンス９のインピーダンス値が小さくなり、逆に負荷抵抗２ａ，２ｂの抵抗値が大きくなったときに、抵抗性インピーダンス９のインピーダンス値が大きくなれば、抵抗性インピーダンス９がない従来技術の差動増幅回路と比較して、抵抗変動によって生じる遮断周波数、および帯域内利得の平坦性の変化を抑制することが可能となる。
【００４５】
また、図１に示した本発明の実施の形態は、素子数が最小となるように、差動増幅回路の負荷抵抗２ａ，２ｂとインダクタ３ａ，３ｂのそれぞれの接続点の間に抵抗性インピーダンス９を設けたが、図４に示すように、抵抗性インピーダンス９を、差動増幅回路の負荷抵抗２ａ，２ｂとインダクタ３ａ，３ｂのそれぞれの接続点と正電源端子７との間に独立して構成しても同じ効果が得られる。その理由は、図４に示した差動増幅回路の一方のゲート回路における等価回路は、図２に示すものと同じになるからである。ただし、図４の抵抗性インピーダンス９ａ，９ｂは、それぞれ独立して構成されているので、図２に示す抵抗性インピーダンスのインピーダンス値は、図４の抵抗性インピーダンス９ａまたは９ｂのインピーダンス値と同じ値となる。
【００４６】
したがって、図４のように抵抗性インピーダンス９ａ，９ｂを独立して設けた場合においても、負荷抵抗２ａ，２ｂの抵抗値の変動に合わせ抵抗性インピーダンス９ａ，９ｂのインピーダンス値が変化する。すなわち負荷抵抗２ａ，２ｂの抵抗値が小さくなったときは、抵抗性インピーダンス９ａ，９ｂのインピーダンス値が小さくなり、逆に負荷抵抗２ａ，２ｂの抵抗値が大きくなったときは、抵抗性インピーダンス９ａ，９ｂのインピーダンス値が大きくなるので、抵抗性インピーダンス９ａ，９ｂを持たない従来技術の差動増幅回路と比較して、抵抗変動によって生じる遮断周波数、および帯域内利得の平坦性の変化を抑制することが可能となる。
【００４７】
【実施例】
以下、本発明の第１実施例について図５を参照して詳細に説明する。
本発明の第１実施例の差動増幅回路は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続したトランジスタ対１ａ，１ｂと、このトランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端をインダクタ３ａ，３ｂをそれぞれ介して正電源端子７に接続した負荷抵抗２ａ，２ｂと、前記トランジスタ対１ａ，１ｂのソース共通接続点と負電源端子８との間に接続された定電流源４と、前記トランジスタ対１ａ，１ｂのドレインにそれぞれ接続された信号出力端子６ａ，６ｂと、前記負荷抵抗２ａと前記インダクタ３ａの接続点と、前記負荷抵抗２ｂと前記インダクタ３ｂの接続点とを結んで接続された抵抗１０により構成されている。
【００４８】
続いて本実施例の動作について、同じく図５を用いて説明する。
【００４９】
まず、トランジスタ対１ａ，１ｂにより構成される差動対の負荷インピーダンスについて説明する。
【００５０】
差動対を構成するトランジスタ１ａの負荷インピーダンスＺＬａは、負荷抵抗２ａの抵抗値をＲｒ、インダクタ３ａのインダクタンス値をＬ、抵抗１０の抵抗値を２＊Ｒｌとすれば、次式で表される。
【００５１】
【数６】

ここで、Ｃは配線などトランジスタ１ａのドレインノードの全浮遊容量合計値、Ｚｌｒはインダクタ３ａと抵抗１０の半値との合成インピーダンスであり、これは次式で表される。
【００５２】
【数７】

また、トランジスタ１ｂの負荷インピーダンスＺＬｂは、負荷抵抗２ｂの抵抗値を負荷抵抗２ａと同じＲｒ、インダクタ３ｂのインダクタンス値を３ａと同じＬとすれば、同一の式で表せるため説明は割愛する。
【００５３】
上述の（６）式および（７）式に表されるように、トランジスタ１ａ，１ｂの負荷インピーダンスＺＬａ，ＺＬｂは低周波数領域ではＲとなり、高周波数領域においては容量Ｃにより低下する項とインダクタ３ａと抵抗１０のインピーダンス値２＊Ｒｌにより増加する項の両方が存在するため、インダクタ３ａのインダクタンス値Ｌと抵抗１０のインピーダンス値２＊Ｒｌを適切な値にすることにより、回路の遮断周波数領域における回路利得を上昇させることが可能となる。
【００５４】
ここで、抵抗１０の抵抗値Ｒが十分に小さくほぼ零に等しい際には、（７）式に示された合成インピーダンスＺｌｒがほぼ零となり、（６）式より高周波数領域における負荷インピーダンスは低下し、遮断周波数が低くなる。逆に、抵抗１０の抵抗値Ｒが十分大きく、ほぼ無視できるときには、（７）式に示された合成インピーダンスＺｌｒはほぼｊωＬとなり、容量Ｃとの並列共振によって遮断周波数が高くなり、ピーキングを生ずる。このように、抵抗１０の抵抗値が小さくなるとインダクタ３ａ，３ｂの影響が小さくなり、抵抗値が大きくなるとインダクタ３ａ，３ｂの影響が大きくなる。
【００５５】
このように、負荷抵抗２ａ，２ｂの抵抗値が小さくなり、最適なインダクタンス値よりインダクタ３ａの値が大きくなったとき、抵抗１０の抵抗値が負荷抵抗２ａ，２ｂと同様に小さくなれば、実効的なインダクタンス値が小さくなり、周波数特性の変化を抑制することができる。逆に負荷抵抗２ａ，２ｂの抵抗値が大きくなり、最適なインダクタンス値よりインダクタ３ａ，３ｂの値が小さくなったとき、抵抗１０の抵抗値が負荷抵抗２ａ，２ｂと同様に大きくなれば、実効的なインダクタンス値は大きくなるため、抵抗１０を持たない従来技術の差動増幅回路と比較して、抵抗変動によって生じる遮断周波数、および帯域内利得の平坦性の変化を抑制することが可能となる。
【００５６】
次に、本発明の第２実施例について図面を参照して詳細に説明する。
図６に示すとおり、本発明の第２実施例における差動増幅回路は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続したトランジスタ対１ａ，１ｂと、前記トランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端をインダクタ３ａ，３ｂをそれぞれ介して正電源端子７に接続した負荷抵抗２ａ，２ｂと、前記トランジスタ対１ａ，１ｂのソース共通接続点と負電源端子８との間に接続された定電流源４と、前記トランジスタ対１ａ，１ｂのドレインにそれぞれ接続された信号出力端子６ａ，６ｂと、前記負荷抵抗２ａと前記インダクタ３ａの接続点と、前記負荷抵抗２ｂと前記インダクタ３ｂの接続点との間に接続される抵抗性可変インピーダンス１１と、前記抵抗性可変インピーダンス１１のインピーダンス値を制御する制御電圧入力端子により構成されている。本実施例を一言で言えば、図１に示す抵抗性インピーダンス９が抵抗性可変インピーダンス１１に置き換わり、抵抗性可変インピーダンス１１のインピーダンス値を制御電圧入力端子１２に印可する制御電圧の電位により制御する構成としたことを特徴としており、その他の構成は図１と同様である。
【００５７】
続いてこの第２実施例の動作について説明する。図１に示した本発明の第１の実施形態と同様に、抵抗性可変インピーダンス１１のインピーダンス値が十分に小さく、ほぼ零に等しいときには、インダクタ３ａ，３ｂの影響がほとんどなくなり、回路の周波数特性における遮断周波数は低くなる。逆に、抵抗性可変インピーダンス１１のインピーダンス値が十分に大きく、ほぼ無視できるときには、回路の周波数特性における遮断周波数は高くなり、ピーキングを生ずることとなる。
【００５８】
このような場合において、負荷抵抗２ａ、２ｂの抵抗値の変動に応じ、抵抗性可変インピーダンス１１のインピーダンス値を、制御電圧入力端子１２に印可する制御電圧の電位により適宜変化させることにより、抵抗変動によって生ずる遮断周波数、および帯域内利得の平坦性の変化を補正する。
【００５９】
次に本発明の第３実施例について図面を参照して詳細に説明する。図７に示すとおり、本発明の差動増幅回路の第３実施例は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続したトランジスタ対１ａ，１ｂと、前記トランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端をインダクタ３ａ，３ｂをそれぞれ介して正電源端子７に接続した負荷抵抗２ａ，２ｂと、前記トランジスタ対１ａ，１ｂのソース共通接続点と負電源端子８との間に接続された定電流源４と、前記トランジスタ対１ａ，１ｂのドレインにそれぞれ接続された信号出力端子６ａ，６ｂと、前記負荷抵抗２ａと前記インダクタ３ａの接続点と、前記負荷抵抗２ｂと前記インダクタ３ｂの接続点との間に接続された可変抵抗１３と、前記可変抵抗１３の抵抗値を制御する制御電圧入力端子１２により構成されている。
【００６０】
続いて、本発明の第３実施例の動作について、図７、図８および図９を参照して説明する。
【００６１】
図７に示す本発明の第３実施例の構成は、図５に示した本発明の第１実施例の構成において、負荷抵抗２ａ，２ｂとインダクタ３ａ，３ｂそれぞれの接続点間の抵抗１０を可変抵抗１３に置き換え、可変抵抗１３の抵抗値を制御電圧入力端子１２より印可される制御電圧の電位により制御する構成となっているが、その他の構成は第１実施例と同様である。
【００６２】
つまり、第１実施例と同様に可変抵抗１３の抵抗値が十分小さく、ほぼ零に等しいときは、負荷抵抗２ａ，２ｂとインダクタ３ａ，３ｂの影響がなくなり、回路の周波数特性における遮断周波数が低くなる。
【００６３】
したがって、図７に示した本発明の第３実施例において、負荷抵抗２ａ，２ｂの抵抗値の変動に応じて、可変抵抗１３の抵抗値を、制御電圧入力端子１２に印可する制御電圧の電位により変化させる。すなわち負荷抵抗２ａ，２ｂの抵抗値が小さくなったときは、可変抵抗１３の抵抗値が小さくなるように制御電圧の電位を調整し、逆に負荷抵抗２ａ，２ｂの抵抗値が大きくなったときは、可変抵抗１３の抵抗値が大きくなるように制御電圧の電位を調整すれば、抵抗変動によって生じる遮断周波数、および帯域内利得の平坦性の変化を補正することが可能となる。
【００６４】
ここで図７に示した本発明の第３実施例の回路における周波数特性を図８および図９に示す。図８には、負荷抵抗２ａ，２ｂの抵抗値に変動がなく、帯域内利得の平坦性が保たれ、かつ遮断周波数が最も高くなるように、制御電圧入力端子１２に入力される制御電圧の電位が調整された場合の周波数特性（実線Ａ）と、負荷抵抗２ａ，２ｂの抵抗値が小さくなり、かつ制御電圧の電位を調整していない場合の周波数特性（点線Ｂ）と、負荷抵抗２ａ，２ｂの抵抗値が小さくなり、かつ制御電圧の電位を可変抵抗１３の抵抗値が小さくなるように調整した場合の周波数特性（実線Ｂ‘）を各々示している。点線Ｂの場合、負荷抵抗２ａ，２ｂの抵抗値が小さくなり、制御電圧入力端子１２に入力する制御電圧を調整していない場合には、図１３に示した従来技術の差動増幅回路と同様に、遮断周波数は高くなるが、帯域内利得の平坦性が損なわれる。
【００６５】
一方、負荷抵抗２ａ，２ｂの抵抗値が小さくなり、制御電圧入力端子１２に入力する制御電圧を、可抵抗１３の抵抗値が小さくなるように調整した場合は、インダクタ３ａ，３ｂの影響が小さくなり、遮断周波数を下げ、抵抗変動がない実線Ａの周波数と同じ遮断周波数を有し、かつ帯域内利得の平坦性を保つことができる。
【００６６】
また図９には、負荷抵抗２ａ，２ｂの抵抗値に変動がなく、帯域内利得の平坦性が保たれ、かつ遮断周波数が最も高くなるように、制御電圧入力端子１２に入力する制御電圧の電位が調整された場合の周波数特性（実線Ａ）と、負荷抵抗２ａ，２ｂの抵抗値が大きくなり、かつ制御電圧の電位を調整していない場合の周波数特性（点線Ｃ）と、負荷抵抗２ａ，２ｂの抵抗値が大きくなり、かつ制御電圧の電位を可変抵抗１３の抵抗値が大きくなるように調整した場合の周波数特性（実線Ｃ‘）を示している。
【００６７】
図９中の点線Ｃに示すように、負荷抵抗２ａ，２ｂの抵抗値が大きくなり、制御電圧入力端子１２に入力する制御電圧の電位を調整していない場合には、図１３に示した従来技術の差動増幅回路と同様に、遮断周波数が低くなり、場合によっては必要とする遮断周波数が得られなくなる。一方、負荷抵抗２ａ，２ｂの抵抗値が大きくなり、制御電圧入力端子１２に入力する制御電圧を、可変抵抗１３の抵抗値が大きくなるように調整した場合は、インダクタ３ａ，３ｂの影響が大きくなり、遮断周波数を上げ、抵抗変動がない図９中の実線Ａの周波数特性と同じ遮断周波数を得ることが可能となる。
【００６８】
以上説明してきたように、本発明の第３実施例においては、負荷抵抗２ａ，２ｂの抵抗値の変動に応じて、可変抵抗１３の抵抗値を制御電圧入力端子１２に印可する制御電圧の電位によって変化させることによって、抵抗変動によって生ずる遮断周波数および帯域内利得の平坦性の変化を補正することが可能となる。したがって、可変抵抗１３の抵抗値は、制御電圧入力端子１２に印可する電位によって独立に制御できるため、負荷抵抗２ａ，２ｂの抵抗値と可変抵抗１３の抵抗値は、同等の変動でなくとも、遮断周波数、および帯域内利得の平坦性の変化を補正することが可能となる。
【００６９】
さらに、図１０を参照して本発明の第４実施例につき詳細に説明する。
【００７０】
この第４実施例の差動増幅回路は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続したトランジスタ対１ａ，１ｂと、前記トランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端をインダクタ３ａ，３ｂをそれぞれ介して正電源端子７に接続した負荷抵抗２ａ，２ｂと、前記トランジスタ対１ａ，１ｂのソース共通接続点と負電源端子８との間に接続された定電流源４と、前記トランジスタ対（１ａ，１ｂ）のドレインにそれぞれ接続された信号出力端子６ａ，６ｂと、前記負荷抵抗２ａと前記インダクタンス３ａの接続点と、前記負荷抵抗２ｂと前記インダクタンス３ｂの接続点との間に接続されたＰｃｈパストランジスタ１４と、前記Ｐｃｈパストランジスタ１４のゲート電位を制御する制御電圧入力端子１２により構成されている。
【００７１】
続いてこの第４実施例の動作について説明する。
【００７２】
図１０に示す本実施例の構成は、図７に示した本発明の第３実施例における可変抵抗１３をＰｃｈパストランジスタ１４に変更し、Ｐｃｈパストランジスタ１４のゲート電位を制御電圧入力端子１２に印可する制御電圧の電位によって制御する構成となっており、その他の構成は第３実施例と同じである。
【００７３】
ここで、Ｐｃｈパストランジスタ１４について説明する。制御電圧入力端子１２に入力される制御電圧の電位が高く、Ｐｃｈパストランジスタ１４のゲート〜ソース間電圧が、しきい電圧：ＶＴより小さい場合、Ｐｃｈパストランジスタ１４はオフ状態となり、ソース〜ドレイン間抵抗は大きくなる。逆に制御電圧入力端子１２に入力される制御電圧の電位が低く、Ｐｃｈパストランジスタ１４のゲート〜ソース間電圧が、しきい電圧：ＶＴより大きい場合、Ｐｃｈパストランジスタ１４はオン状態となり、ソース〜ドレイン間抵抗は小さくなる。
【００７４】
このように、Ｐｃｈパストランジスタ１４のソース〜ドレイン間抵抗は、制御電圧入力端子１２に入力される電位によって変化するため、可変抵抗としての役割を果たす。したがって、図７に示した本発明の第３実施例と同様に、負荷抵抗２ａ，２ｂの抵抗値の変動に応じて、Ｐｃｈパストランジスタ１４のソース〜ドレイン間抵抗を、制御電圧入力端子１２に印可する制御電圧の電位によって変化させる。すなわち負荷抵抗２ａ，２ｂの抵抗値が小さくなったときに、Ｐｃｈパストランジスタ１４のソース〜ドレイン間抵抗が大きくなるように制御電圧の電位を調整すれば、抵抗変動によって生じる遮断周波数、および帯域内利得の平坦性の変化を補正することが可能となる。
【００７５】
【発明の効果】
以上説明してきたように本発明の差動増幅回路は、負荷インピーダンスを構成するインダクタと並列に抵抗性インピーダンスが接続されているため、この値を変化させることによりインダクタと配線などの浮遊要領との並列共振における共振周波数、および回路利得のピーキング量を任意に変化させることができる。よって、抵抗変動による周波数特性の遮断周波数、および帯域内利得の平坦性の変化を抑制という効果を奏する。
【図面の簡単な説明】
【図１】本発明の差動増幅回路の実施形態を示す構成図である。
【図２】図１の差動増幅回路の一方のゲート回路における等価回路を示す回路図である。
【図３】図２の等価回路の周波数特性を示す特性図である。
【図４】本発明の他の実施形態を示す構成図である。
【図５】本発明の第１実施例を示す回路図である。
【図６】本発明の第２実施例を示す回路図である。
【図７】本発明の第３実施例を示す回路図である。
【図８】図７に示す回路において、負荷抵抗が小さくなったときの周波数特性を示す特性図である。
【図９】図７に示す回路において、負荷抵抗が大きくなったときの周波数特性を示す特性図である。
【図１０】本発明の第４実施例を示す図である。
【図１１】一般的な差動増幅回路を示す回路図である。
【図１２】図１１に示す回路の一方のゲート回路における等価回路を示す回路図である。
【図１３】従来技術の差動増幅回路を示す回路図である。
【図１４】図１３に示す回路の一方のゲート回路における等価回路を示す図である。
【図１５】図１４に示す等価回路の周波数特性を示す特性図である。
【図１６】図１１および図１３に示す回路の周波数特性を示す特性図である。
【図１７】図１３に示す回路において、負荷抵抗が変動した場合の周波数特性を示す特性図である。
【図１８】従来技術の他の差動増幅回路を示す回路図である。
【符号の説明】
１ａ，１ｂトランジスタ
２ａ，２ｂ負荷抵抗
３ａ，３ｂインダクタ
４定電流源
５ａ，５ｂ信号入力端子
６ａ，６ｂ信号出力端子
７正電源端子
８負電源端子
９抵抗性インピーダンス
１０抵抗
１１抵抗性可変インピーダンス
１２制御電圧入力端子
１３可変抵抗
１４Ｐｃｈパストランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an electronic circuit including a semiconductor integrated circuit, and more particularly to a differential amplifier circuit using a resistor and an inductor as load impedance.
[0002]
[Prior art]
FIG. 11 shows a configuration example of a differential amplifier circuit using a field effect transistor as a configuration example of a differential amplifier circuit that is generally and widely used in the related art.
[0003]
The operational amplifier circuit has a source connected in common, a gate connected to the

signal input terminals

5a, 5b, and a pair of

field effect transistors

1a, 1b, one end connected to the drain of the pair of

transistors

1a, 1b, and the other end connected to the positive side. The

load resistors

2a and 2b connected to the power supply terminal 7, the constant current source 4 connected between the connection point between both sources of the

transistor pair

1a and 1b and the negative power supply terminal 8, and the drain of the

transistor pair

1a and 1b. It is constituted by

signal output terminals

6a and 6b connected respectively.
[0004]
FIG. 12 is an equivalent circuit in one gate circuit of the differential amplifier circuit shown in FIG. 11, and shows an equivalent circuit in the transistor 1a as an example. In FIG. 12, the capacitance CL includes all stray capacitances of circuits such as wiring. Although the equivalent circuit of FIG. 12 shows only one of the transistors 1a, it goes without saying that the transistor 1b has the same equivalent circuit, and the description is omitted.
[0005]
In the equivalent circuit shown in FIG. 12, the load impedance ZL of the transistor 1a is expressed by the following equation, where R is the resistance of the load resistor 2a and C is the capacitance of the capacitor CL.
[0006]
(Equation 1)

As shown in the equation (1), the load impedance ZL in the equivalent circuit of FIG. 12 is R in the low frequency region, and becomes smaller in the high frequency region due to the presence of the capacitor CL. Therefore, the gain in the high frequency region decreases, and the general differential amplifier circuit of FIG. 11 has a certain cutoff frequency.
[0007]
On the other hand, as a conventional example of a differential amplifier circuit in which a higher cut-off frequency is realized by improving the differential amplifier circuit shown in FIG. Show.
[0008]
This prior art is characterized in that

inductors

3a and 3b are inserted in series with

load resistors

2a and 2b of a pair of

transistors

1a and 1b.
[0009]
FIG. 14 shows an equivalent circuit in one gate circuit of the differential amplifier circuit shown in FIG. 13, and shows an equivalent circuit in the transistor 1a as an example. In FIG. 14, it is assumed that the capacitance CL includes all stray capacitances of a circuit such as a wiring. Although the equivalent circuit of FIG. 14 is shown for one of the transistors 1a, a parallel resonance circuit is formed because the inductor 3a is inserted in parallel with the capacitor CL. In the equivalent circuit shown in FIG. 14, the load impedance ZL of the transistor 1a is expressed by the following equation, where R is the resistance of the load resistor 2a, C is the capacitance of the capacitor CL, and L is the inductance of the inductor 3a. You.
[0010]
(Equation 2)

As expressed by equation (2), the load impedance ZL of the differential pair becomes R in the low frequency region, which is the same as that of the general differential amplifier circuit shown in FIG. Since there is a term that decreases and a term that increases due to the inductor 3a, by setting the inductance value L of the inductor 3a to an appropriate value, it is possible to increase the circuit gain in the cutoff frequency region of the circuit.
[0011]
FIG. 15 shows frequency characteristics in the equivalent circuit shown in FIG. FIG. 15 shows respective frequency characteristics when the inductance value L of the inductor 3a is changed.
[0012]
From the characteristic diagram of FIG. 15, it can be seen that when the inductance value L is small, the cutoff frequency is low, and as the inductance value L increases, the cutoff frequency increases. However, it can be seen that when the inductance value L exceeds a certain value, peaking occurs and the flatness of the in-band gain is impaired. Assuming that the inductance value immediately before the occurrence of the peaking, that is, the inductance value when the flatness in the band is maintained and the cutoff frequency is the highest, is the optimum inductance value Lb, this value is the resistance of the load resistor 2a. Assuming that the value is R and the capacitance value of the capacitance CL is C, it can be approximately expressed by the following equation.
[0013]
[Equation 3]

As represented by Expression (3), the optimum inductance value Lb of the inductor 3a is proportional to the square of the resistance value R of the load resistor 2a and the capacitance value C of the capacitance CL.
[0014]
Here, FIG. 16 shows the frequency characteristics of the conventional differential amplifier circuit shown in FIG. 11 and FIG.
[0015]
FIG. 16 shows frequency characteristics when the

transistors

1a and 1b and the

load resistors

2a and 2b have the same characteristics in the circuit configurations of FIGS. 11 and 13, respectively. As for the frequency characteristics, the solid line b shows the frequency characteristics of the circuit when the inductor has an optimum inductance value.
[0016]
When the

transistors

1a and 1b and the

load resistors

2a and 2b in the circuits of FIGS. 11 and 13 have the same characteristics, the gains in the low-frequency region match.
[0017]
In the high frequency region, the circuit of FIG. 11 has a certain cut-off frequency in which the gain is reduced by the capacitance CL as expressed by equation (1). On the other hand, since the gain of the circuit of FIG. 13 is increased by the parallel resonance of the capacitor CL and the

inductor

3a or 3b as shown by the equation (2), it can be seen that the circuit has a higher cutoff frequency as compared with the circuit of FIG. .
[0018]
However, the differential amplifier circuit of the prior art shown in FIG. 13 has a drawback that the cutoff frequency greatly changes due to fluctuations in element values, particularly fluctuations in the resistance values of the

load resistors

2a and 2b. This is because the optimum inductance value is proportional to the square of the resistance value of the load resistance, as shown in Expression (3). FIG. 17 shows frequency characteristics when the resistance values of the

load resistors

2a and 2b increase and decrease in the differential amplifier circuit of FIG.
[0019]
FIG. 17 shows three frequency characteristics. The solid line a shows the frequency characteristics when the inductance value is set to an optimum value without a change in the resistance value, and the dotted line b shows the frequency characteristics when the resistance value increases and decreases. The dashed line c indicates the frequency characteristic when the resistance value increases. As shown by the dotted line b, when the resistance values of the

load resistors

2a and 2b decrease, the circuit gain in the low frequency region decreases, and the inductance values of the

inductors

3a and 3b are calculated from the optimum inductance values obtained by the equation (3). , The cutoff frequency increases, but peaking occurs and the flatness of the gain is impaired.
[0020]
Conversely, focusing on the dashed line c, if the resistance values of the

load resistors

2a and 2b increase, the circuit gain in the low-frequency region increases. The value decreases, the band improving effect due to the parallel resonance of the

inductors

3a and 3b and the capacitor CL decreases, and the cutoff frequency decreases.
[0021]
As described above, in the conventional differential amplifier circuit shown in FIG. 13, when the resistance value of the load resistor fluctuates, the optimum inductance value of the inductor inserted in series with the resistance changes. The cutoff frequency changes greatly. In particular, when the circuit of FIG. 13 is used as a semiconductor integrated circuit, the required cut-off frequency cannot be obtained because the variation in resistance is relatively large and it is difficult to replace elements such as inductors. Problems such as the inability to obtain flatness of the gain occur.
[0022]
As an example of achieving a higher cutoff frequency than the general differential amplifier circuit shown in FIG. 11, a technique disclosed in Japanese Patent No. 3147096 will be described with reference to FIG.
[0023]
The prior art described in this publication is characterized in that

inductors

3a and 3b are inductively coupled in opposite phases to each other, and the other configuration is the same as the prior art shown in FIG. In this circuit example, since the

inductors

3a and 3b are mutually complemented by inductive coupling, the inductance value is smaller, that is, the area of the inductor is smaller than when

inductors

3a and 3b are provided independently as shown in FIG. 9 is a circuit example characterized in that it can be made smaller. Since the equivalent circuit in one gate circuit of the differential amplifier circuit is the same as that in FIG. 14, the operation is the same as that of the circuit example in FIG. That is, the change in the frequency characteristic due to the change in the resistance value of the

load resistors

2a and 2b is the same as that of the conventional differential amplifier circuit shown in FIG. 13, so that the detailed description of the operation is omitted.
[0024]
[Problems to be solved by the invention]
In a conventional differential amplifier circuit having a resistor and an inductor as load impedances, when the resistance of the load resistor fluctuates, the optimum inductance value of the inductor inserted in series with the resistor fluctuates. When the value decreases, peaking occurs to increase the cutoff frequency, and when the resistance value of the load resistor increases, the cutoff frequency of the circuit greatly changes.
[0025]
An object of the present invention is to suppress a change in a cutoff frequency and a gain in a band caused by a change in a resistance value in a differential amplifier circuit using a resistor and an inductor as load impedance.
[0026]
[Patent Document 1]
JP-A-2-261218
[Patent Document 2]
Japanese Patent No. 3147096
[0027]
[Means for Solving the Problems]
In view of these problems, a differential amplifier circuit according to the present invention has a pair of transistors whose sources are commonly connected and whose gates are respectively connected to signal input terminals, and one end of each of which is connected to the drain of the pair of transistors, and the other end. A first load resistor connected to a positive power supply terminal via an inductor, a constant current source connected between a source common connection point of the pair of transistors and a negative power supply terminal, It is characterized by comprising a signal output terminal connected to each of the drains, and a resistive impedance connected between the load resistance and each connection point of the inductor.
[0028]
In another configuration example of the present invention, the first load resistance in the above-described configuration has one end connected to both drains of the pair of transistors, and the other end connected to a positive power supply via the inductor and the resistive impedance, respectively. It is characterized by being connected to a terminal.
[0029]
Further, another configuration example of the differential amplifier circuit according to the present invention is characterized in that the resistive impedance is constituted by a second load resistor.
[0030]
In still another configuration example of the present invention, the resistive impedance includes a variable resistor and a variable resistance control unit that controls a resistance value of the variable resistor.
[0031]
In another configuration example of the present invention, the resistive impedance is configured by a Pch pass transistor and a Pch pass transistor control unit that controls a gate potential of the Pch pass transistor.
[0032]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0033]
In the differential amplifier circuit of the present invention shown in FIG. 1, the sources are connected in common, and the gates are connected to the

signal input terminals

5a and 5b, respectively, and the transistor pairs 1a and 1b are connected to the drains of the transistor pairs 1a and 1b. A

load resistor

2a, 2b having the other end connected to the positive power supply terminal 7 via

inductors

3a, 3b, respectively, and a constant resistor connected between the common source connection point of the

transistor pair

1a, 2a and the negative power supply terminal 8. The current source 4,

signal output terminals

6a and 6b respectively connected to the drains of the

transistor pair

1a and 1b, and a connection point between the load resistance 2a and the inductor 3a and a connection point between the load resistance 2b and the inductor 3b. It is constituted by a resistive impedance 9.
[0034]
Subsequently, the operation of the present invention will be described in detail with reference to FIG. 1, FIG. 2 and FIG.
First, the load impedance of the differential pair constituted by the

transistors

1a and 1b in FIG. 1 will be described with reference to FIG.
[0035]
FIG. 2 is an equivalent circuit in one gate circuit of the differential amplifier circuit shown in FIG. 1, and shows an equivalent circuit in the transistor 1a as an example.
[0036]
However, assuming that there is a virtual ground point in the middle of the pair, the impedance value of the resistive impedance 9 shown in FIG. 2 is a half value of the impedance value of the resistive impedance 9 in FIG. Further, in FIG. 2, the capacitance CL includes all stray capacitances of a circuit such as a wiring.
[0037]
Note that although the equivalent circuit in FIG. 2 illustrates only one of the transistors 1a, the transistor 1b has the same equivalent circuit, and a description thereof will be omitted.
[0038]
In the equivalent circuit of FIG. 2, since the capacitance CL, the inductor 3a, and the resistive impedance 9 are inserted in parallel, a parallel resonance circuit is formed.
[0039]
At this time, the load impedance ZL of the transistor 1a is given by the following equation, where R is the resistance of the load resistor 2a, C is the capacitance of the capacitor CL, L is the inductance of the inductor 3a, and Zr is the impedance of the resistive impedance 9. Is represented by
[0040]
(Equation 4)

Here, Zlr is a combined impedance of the inductor 3a and the resistive impedance 9, and is represented by the following equation.
[0041]
(Equation 5)

As represented by the equations (4) and (5), the load impedance ZL of the differential pair is R in the low frequency region, and is reduced by the capacitance CL in the high frequency region, and the inductor 3a and the resistive impedance There is a term which increases due to the combined impedance of N.9. Therefore, by setting the inductance value L of the inductor 3a and the impedance value Zr of the resistive impedance 9 to appropriate values, it is possible to increase the circuit gain in the cutoff frequency region of the circuit.
[0042]
Here, FIG. 3 shows frequency characteristics in the equivalent circuit shown in FIG. FIG. 3 shows frequency characteristics when the impedance value Zr of the resistive impedance 9 is changed. A solid line a in FIG. 3 shows a frequency characteristic when the impedance value Zr is an optimum impedance value, and a dashed line b Indicates the frequency characteristic when the impedance value Zr is small, and the dotted line c indicates the frequency characteristic when the impedance value Zr is large.
[0043]
When the impedance value Zr is sufficiently small and substantially equal to zero, the combined impedance Zlr shown in the equation (5) becomes substantially zero. Therefore, according to the equation (4), the load impedance in the high frequency region is reduced by the capacitance CL, and the cutoff frequency Becomes lower. Conversely, when the impedance value Zr is sufficiently large and can be almost ignored, the combined impedance Zlr shown in the equation (5) becomes substantially jωL, so that the cutoff frequency increases due to parallel resonance with the capacitor CL, and peaking occurs.
[0044]
Thus, when the impedance value of the resistive impedance 9 decreases, the effect of the

inductors

3a and 3b decreases, and when the impedance value of the resistive impedance 9 increases, the effect of the

inductors

3a and 3b increases. Therefore, the impedance value of the resistive impedance 9 changes according to the change in the resistance values of the

load resistors

2a and 2b. That is, when the resistance values of the

load resistors

2a and 2b decrease, the impedance value of the resistive impedance 9 decreases, and when the resistance values of the

load resistors

2a and 2b increase, the impedance of the resistive impedance 9 decreases. When the value increases, it becomes possible to suppress the change in the cutoff frequency and the flatness of the in-band gain caused by the resistance fluctuation, as compared with the conventional differential amplifier circuit having no resistive impedance 9.
[0045]
In the embodiment of the present invention shown in FIG. 1, the resistive impedance is set between the connection points of the

load resistors

2a and 2b of the differential amplifier circuit and the

inductors

3a and 3b so that the number of elements is minimized. 4, the resistive impedance 9 is independently provided between the connection point between each of the

load resistors

2a and 2b of the differential amplifier circuit and the

inductors

3a and 3b and the positive power supply terminal 7, as shown in FIG. The same effect can be obtained even if the configuration is adopted. The reason is that the equivalent circuit in one gate circuit of the differential amplifier circuit shown in FIG. 4 is the same as that shown in FIG. However, since the

resistive impedances

9a and 9b in FIG. 4 are independently configured, the impedance value of the resistive impedance shown in FIG. 2 is the same as the impedance value of the

resistive impedance

9a or 9b in FIG. It becomes.
[0046]
Therefore, even when the

resistive impedances

9a and 9b are independently provided as shown in FIG. 4, the impedance values of the

resistive impedances

9a and 9b change according to the fluctuations of the resistance values of the

load resistors

2a and 2b. That is, when the resistance values of the

load resistors

2a and 2b decrease, the impedance values of the

resistive impedances

9a and 9b decrease, and conversely, when the resistance values of the

load resistors

2a and 2b increase, the resistive impedance 9a increases. , 9b are increased, so that the cutoff frequency and the flatness of the in-band gain caused by the resistance fluctuation are suppressed as compared with the conventional differential amplifier circuit having no

resistive impedances

9a, 9b. It becomes possible.
[0047]
【Example】
Hereinafter, a first embodiment of the present invention will be described in detail with reference to FIG.
In the differential amplifier circuit according to the first embodiment of the present invention, a pair of

transistors

1a and 1b whose sources are connected in common and whose gates are connected to signal

input terminals

5a and 5b, respectively, and one end is connected to the drain of the pair of

transistors

1a and 1b. The

load resistors

2a and 2b are connected to the positive power supply terminal 7 via the

inductors

3a and 3b, respectively, and are connected between the common source connection point of the

transistor pair

1a and 1b and the negative power supply terminal 8. The constant current source 4, the

signal output terminals

6a and 6b respectively connected to the drains of the

transistor pair

1a and 1b, the connection point between the load resistor 2a and the inductor 3a, the load resistor 2b and the inductor 3b. , And a resistor 10 connected to the connection point.
[0048]
Next, the operation of this embodiment will be described with reference to FIG.
[0049]
First, the load impedance of the differential pair constituted by the transistor pairs 1a and 1b will be described.
[0050]
The load impedance ZLa of the transistor 1a forming the differential pair is represented by the following equation, where Rr is the resistance value of the load resistor 2a, L is the inductance value of the

inductor

3a, and 2 * Rl is the resistance value of the resistor 10. .
[0051]
(Equation 6)

Here, C is the total stray capacitance of the drain node of the transistor 1a such as a wiring, and Zlr is the combined impedance of the inductor 3a and the half value of the resistor 10, which is expressed by the following equation.
[0052]
(Equation 7)

The load impedance ZLb of the transistor 1b can be expressed by the same formula, provided that the resistance of the load resistor 2b is Rr, the same as the load resistor 2a, and the inductance of the inductor 3b is L, the same as 3a.
[0053]
As expressed by the above equations (6) and (7), the load impedances ZLa and ZLb of the

transistors

1a and 1b become R in the low frequency region, and the term reduced by the capacitance C and the inductor 3a in the high frequency region. And the term increased by the impedance value 2 * R1 of the resistor 10, both the inductance value L of the inductor 3a and the impedance value 2 * R1 of the resistor 10 are set to appropriate values, so that in the cutoff frequency region of the circuit, The circuit gain can be increased.
[0054]
Here, when the resistance value R of the resistor 10 is sufficiently small and substantially equal to zero, the combined impedance Zlr shown in the equation (7) becomes substantially zero, and the load impedance in the high frequency region decreases from the equation (6). Then, the cutoff frequency decreases. Conversely, when the resistance value R of the resistor 10 is sufficiently large and can be almost ignored, the combined impedance Zlr shown in the equation (7) becomes substantially jωL, and the cutoff frequency increases due to parallel resonance with the capacitor C, thereby causing peaking. . Thus, the effect of the

inductors

3a and 3b decreases as the resistance value of the resistor 10 decreases, and the effect of the

inductors

3a and 3b increases as the resistance value increases.
[0055]
As described above, when the resistance values of the

load resistors

2a and 2b become smaller and the value of the inductor 3a becomes larger than the optimum inductance value, if the resistance value of the resistor 10 becomes smaller like the

load resistors

2a and 2b, the effective The typical inductance value becomes small, and the change in the frequency characteristic can be suppressed. Conversely, when the resistance values of the

load resistors

2a and 2b increase and the values of the

inductors

3a and 3b become smaller than the optimum inductance values, if the resistance value of the resistor 10 becomes large similarly to the

load resistances

2a and 2b, the effective Since the typical inductance value is large, it is possible to suppress the change in the cutoff frequency and the flatness of the in-band gain caused by the resistance fluctuation, as compared with the conventional differential amplifier circuit having no resistor 10. .
[0056]
Next, a second embodiment of the present invention will be described in detail with reference to the drawings.
As shown in FIG. 6, the differential amplifier circuit according to the second embodiment of the present invention includes a

transistor pair

1a, 1b having a source connected in common and a gate connected to signal

input terminals

5a, 5b, respectively.

Load resistors

2a and 2b having one end connected to the drain of the transistor 1b and the other end connected to the positive power supply terminal 7 via the

inductors

3a and 3b respectively; a common source connection point of the

transistor pair

1a and 1b; 8; a

signal output terminal

6a, 6b respectively connected to the drain of the

transistor pair

1a, 1b; a connection point between the load resistor 2a and the inductor 3a; A resistive variable impedance 11 connected between a resistor 2b and a connection point of the inductor 3b, and an impedance of the resistive variable impedance 11 It is constituted by a control voltage input terminal for controlling the scan value. In short, the present embodiment replaces the resistive impedance 9 shown in FIG. 1 with the resistive variable impedance 11 and controls the impedance value of the resistive variable impedance 11 by the potential of the control voltage applied to the control voltage input terminal 12. The other configuration is the same as that of FIG.
[0057]
Next, the operation of the second embodiment will be described. As in the first embodiment of the present invention shown in FIG. 1, when the impedance value of the resistive variable impedance 11 is sufficiently small and substantially equal to zero, the influence of the

inductors

3a and 3b is almost eliminated, and the frequency characteristic of the circuit is reduced. , The cutoff frequency becomes lower. Conversely, when the impedance value of the resistive variable impedance 11 is sufficiently large and can be almost ignored, the cutoff frequency in the frequency characteristics of the circuit becomes high, and peaking occurs.
[0058]
In such a case, the impedance value of the resistive variable impedance 11 is appropriately changed by the potential of the control voltage applied to the control voltage input terminal 12 in accordance with the variation of the resistance value of the

load resistors

2a and 2b, so that the resistance variation is achieved. The change in the cutoff frequency and the flatness of the in-band gain caused by the change are corrected.
[0059]
Next, a third embodiment of the present invention will be described in detail with reference to the drawings. As shown in FIG. 7, in a third embodiment of the differential amplifier circuit according to the present invention, a

transistor pair

1a, 1b having a source connected in common and a gate connected to signal

input terminals

5a, 5b, respectively,

Load resistors

inductors

3a and 3b respectively; a common source connection point of the

transistor pair

1a and 1b; 8; a

signal output terminal

6a, 6b respectively connected to the drain of the

transistor pair

1a, 1b; a connection point between the load resistor 2a and the inductor 3a; A variable resistor 13 is connected between a resistor 2b and a connection point of the inductor 3b, and a control voltage input terminal 12 for controlling a resistance value of the variable resistor 13. To have.
[0060]
Next, the operation of the third embodiment of the present invention will be described with reference to FIGS. 7, 8, and 9. FIG.
[0061]
The configuration of the third embodiment of the present invention shown in FIG. 7 is different from the configuration of the first embodiment of the present invention shown in FIG. 5 in that the resistance 10 between the connection points of the

load resistors

2a and 2b and the

inductors

3a and 3b is different. Instead of the variable resistor 13, the resistance of the variable resistor 13 is controlled by the potential of the control voltage applied from the control voltage input terminal 12, but the other configuration is the same as that of the first embodiment.
[0062]
That is, similarly to the first embodiment, when the resistance value of the variable resistor 13 is sufficiently small and substantially equal to zero, the effects of the

load resistors

2a and 2b and the

inductors

3a and 3b are eliminated, and the cutoff frequency in the frequency characteristics of the circuit is low. Become.
[0063]
Accordingly, in the third embodiment of the present invention shown in FIG. 7, the resistance value of the variable resistor 13 is applied to the control voltage input terminal 12 in accordance with the variation of the resistance values of the

load resistors

2a and 2b. To change. That is, when the resistance values of the

load resistors

2a and 2b decrease, the potential of the control voltage is adjusted so that the resistance value of the variable resistor 13 decreases. Conversely, when the resistance values of the

load resistors

2a and 2b increase. By adjusting the potential of the control voltage so that the resistance value of the variable resistor 13 increases, it becomes possible to correct a change in cutoff frequency and flatness of in-band gain caused by resistance fluctuation.
[0064]
FIGS. 8 and 9 show frequency characteristics of the circuit according to the third embodiment of the present invention shown in FIG. FIG. 8 shows the control voltage input to the control voltage input terminal 12 such that the resistance values of the

load resistors

2a and 2b do not change, the flatness of the in-band gain is maintained, and the cutoff frequency becomes the highest. Frequency characteristics when the potential is adjusted (solid line A), frequency characteristics when the resistance values of the

load resistors

2a and 2b are reduced and the potential of the control voltage is not adjusted (dotted line B), and the

load resistance

2a , 2b are reduced, and the potential of the control voltage is adjusted such that the resistance of the variable resistor 13 is reduced (solid line B ′). In the case of the dotted line B, when the resistance values of the

load resistors

2a and 2b are small and the control voltage input to the control voltage input terminal 12 is not adjusted, the same as the conventional differential amplifier circuit shown in FIG. In addition, the cutoff frequency increases, but the flatness of the in-band gain is impaired.
[0065]
On the other hand, when the resistance values of the

load resistors

2a and 2b decrease and the control voltage input to the control voltage input terminal 12 is adjusted so that the resistance value of the variable resistor 13 decreases, the influence of the

inductors

3a and 3b is small. Thus, the cutoff frequency can be reduced, the cutoff frequency can be the same as the frequency of the solid line A without resistance fluctuation, and the flatness of the in-band gain can be maintained.
[0066]
Further, FIG. 9 shows the control voltage input to the control voltage input terminal 12 so that the resistance values of the

load resistors

2a and 2b do not change, the flatness of the in-band gain is maintained, and the cutoff frequency becomes the highest. The frequency characteristic when the potential is adjusted (solid line A), the frequency characteristic when the resistance values of the

load resistors

2a and 2b increase and the potential of the control voltage is not adjusted (dotted line C), and the load characteristic 2a , 2b are increased and the potential of the control voltage is adjusted so that the resistance of the variable resistor 13 is increased (solid line C ').
[0067]
As shown by the dotted line C in FIG. 9, when the resistance values of the

load resistors

2a and 2b are increased and the potential of the control voltage input to the control voltage input terminal 12 is not adjusted, the related art shown in FIG. As in the case of the differential amplifier circuit of the prior art, the cutoff frequency is lowered, and in some cases, the required cutoff frequency cannot be obtained. On the other hand, when the resistance values of the

load resistors

2a and 2b increase and the control voltage input to the control voltage input terminal 12 is adjusted so that the resistance value of the variable resistor 13 increases, the influence of the

inductors

3a and 3b is large. Thus, the cutoff frequency is increased, and the same cutoff frequency as the solid line A in FIG.
[0068]
As described above, in the third embodiment of the present invention, the potential of the control voltage for applying the resistance value of the variable resistor 13 to the control voltage input terminal 12 in accordance with the change in the resistance value of the

load resistors

2a and 2b. , It is possible to correct the change in the cutoff frequency and the flatness of the in-band gain caused by the resistance fluctuation. Therefore, since the resistance value of the variable resistor 13 can be controlled independently by the potential applied to the control voltage input terminal 12, the resistance values of the

load resistors

2a and 2b and the resistance value of the variable resistor 13 do not change evenly. It becomes possible to correct the change of the cutoff frequency and the flatness of the in-band gain.
[0069]
Further, a fourth embodiment of the present invention will be described in detail with reference to FIG.
[0070]
In the differential amplifier circuit according to the fourth embodiment, a pair of

transistors

input terminals

5a and 5b, respectively, and one ends are respectively connected to the drains of the pair of

transistors

1a and 1b. The

load resistors

2a and 2b whose other ends are connected to the positive power supply terminal 7 via the

inductors

3a and 3b, respectively, are connected between the common source connection point of the

transistor pair

1a and 1b and the negative power supply terminal 8. A constant current source 4,

signal output terminals

6a and 6b respectively connected to the drains of the transistor pair (1a, 1b), a connection point between the load resistor 2a and the inductance 3a, the load resistor 2b and the inductance 3b And a control voltage input for controlling the gate potential of the Pch pass transistor 14. It is constituted by the terminal 12.
[0071]
Next, the operation of the fourth embodiment will be described.
[0072]
The configuration of the present embodiment shown in FIG. 10 is different from the third embodiment of the present invention shown in FIG. 7 in that the variable resistor 13 is changed to a Pch pass transistor 14 and the gate potential of the Pch pass transistor 14 is connected to the control voltage input terminal 12. The configuration is controlled by the potential of the applied control voltage, and the other configuration is the same as that of the third embodiment.
[0073]
Here, the Pch pass transistor 14 will be described. When the potential of the control voltage input to the control voltage input terminal 12 is high and the voltage between the gate and the source of the Pch pass transistor 14 is smaller than the threshold voltage: VT, the Pch pass transistor 14 is turned off, and The resistance increases. Conversely, when the potential of the control voltage input to the control voltage input terminal 12 is low and the voltage between the gate and the source of the Pch pass transistor 14 is higher than the threshold voltage: VT, the Pch pass transistor 14 is turned on and the source The drain-to-drain resistance decreases.
[0074]
As described above, the resistance between the source and the drain of the Pch pass transistor 14 changes according to the potential input to the control voltage input terminal 12, and thus serves as a variable resistance. Therefore, similarly to the third embodiment of the present invention shown in FIG. 7, the resistance between the source and the drain of the Pch pass transistor 14 is changed to the control voltage input terminal 12 in accordance with the fluctuation of the resistance values of the

load resistances

2a and 2b. It is changed according to the potential of the applied control voltage. That is, when the resistance of the

load resistances

2a and 2b decreases, the potential of the control voltage is adjusted so that the resistance between the source and the drain of the Pch pass transistor 14 increases. It is possible to correct a change in gain flatness.
[0075]
【The invention's effect】
As described above, in the differential amplifier circuit of the present invention, since the resistive impedance is connected in parallel with the inductor constituting the load impedance, changing this value allows the inductor and the floating point such as wiring to be connected. The resonance frequency in the parallel resonance and the peaking amount of the circuit gain can be arbitrarily changed. Therefore, an effect of suppressing a change in the cutoff frequency of the frequency characteristic and a change in flatness of the in-band gain due to the resistance variation is achieved.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing an embodiment of a differential amplifier circuit of the present invention.
FIG. 2 is a circuit diagram showing an equivalent circuit in one gate circuit of the differential amplifier circuit of FIG.
FIG. 3 is a characteristic diagram showing frequency characteristics of the equivalent circuit of FIG.
FIG. 4 is a configuration diagram showing another embodiment of the present invention.
FIG. 5 is a circuit diagram showing a first embodiment of the present invention.
FIG. 6 is a circuit diagram showing a second embodiment of the present invention.
FIG. 7 is a circuit diagram showing a third embodiment of the present invention.
8 is a characteristic diagram showing frequency characteristics when the load resistance is reduced in the circuit shown in FIG. 7;
9 is a characteristic diagram showing frequency characteristics when the load resistance increases in the circuit shown in FIG. 7;
FIG. 10 is a diagram showing a fourth embodiment of the present invention.
FIG. 11 is a circuit diagram showing a general differential amplifier circuit.
FIG. 12 is a circuit diagram showing an equivalent circuit in one gate circuit of the circuit shown in FIG. 11;
FIG. 13 is a circuit diagram showing a conventional differential amplifier circuit.
14 is a diagram showing an equivalent circuit in one gate circuit of the circuit shown in FIG.
15 is a characteristic diagram showing frequency characteristics of the equivalent circuit shown in FIG.
FIG. 16 is a characteristic diagram showing frequency characteristics of the circuits shown in FIGS. 11 and 13;
FIG. 17 is a characteristic diagram showing frequency characteristics when the load resistance fluctuates in the circuit shown in FIG. 13;
FIG. 18 is a circuit diagram showing another conventional differential amplifier circuit.
[Explanation of symbols]
1a, 1b transistor
2a, 2b Load resistance
3a, 3b inductor
4 Constant current source
5a, 5b signal input terminal
6a, 6b signal output terminal
7 Positive power supply terminal
8 Negative power supply terminal
9 Resistive impedance
10 Resistance
11 Resistive variable impedance
12 Control voltage input terminal
13 Variable resistor
14 Pch pass transistor

Claims

ソースを共通接続し、ゲートを信号入力端子にそれぞれ接続した一対のトランジスタと、前記一対のトランジスタのドレインに一端をそれぞれ接続され、他端はそれぞれインダクタを介して正電源端子に接続された第一の負荷抵抗と、前記一対のトランジスタのソース共通接続点と負電源端子との間に接続される定電流源と、前記一対のトランジスタのドレインにそれぞれ接続される信号出力端子と、前記負荷抵抗と前記インダクタのそれぞれの接続点との間に接続される抵抗性インピーダンスとによって構成されることを特徴とする差動増幅回路。A pair of transistors having a source connected in common and a gate connected to a signal input terminal, respectively, and one end connected to the drain of the pair of transistors, and the other end connected to a positive power supply terminal via an inductor. Load resistance, a constant current source connected between a common source connection point of the pair of transistors and a negative power supply terminal, a signal output terminal connected to a drain of the pair of transistors, and the load resistance. And a resistive impedance connected between each connection point of the inductors.

前記第一の負荷抵抗は、一端が前記一対のトランジスタの両ドレインにそれぞれ接続され、他端が前記インダクタと抵抗性インピーダンスをそれぞれ介して正電源端子に接続されていることを特徴とする、請求項１に記載の差動増幅回路。The first load resistor has one end connected to both drains of the pair of transistors, and the other end connected to a positive power supply terminal via the inductor and a resistive impedance, respectively. Item 2. The differential amplifier circuit according to Item 1.

前記抵抗性インピーダンスが第二の負荷抵抗で構成されていることを特徴とする、請求項１あるいは２に記載の差動増幅回路。3. The differential amplifier circuit according to claim 1, wherein said resistive impedance is constituted by a second load resistor.

前記抵抗性インピーダンスが、可変抵抗および該可変抵抗の抵抗値を制御する可変抵抗制御手段により構成されていることを特徴とする、請求項１あるいは２に記載の差動増幅回路。3. The differential amplifier circuit according to claim 1, wherein the resistive impedance includes a variable resistor and a variable resistance control unit that controls a resistance value of the variable resistor.

前記抵抗性インピーダンスが、Ｐｃｈパストランジスタおよび該Ｐｃｈパストランジスタのゲート電位を制御するＰｃｈパストランジスタ制御手段により構成されていることを特徴とする、請求項１あるいは２に記載の差動増幅回路。3. The differential amplifier circuit according to claim 1, wherein said resistive impedance is constituted by a Pch pass transistor and Pch pass transistor control means for controlling a gate potential of said Pch pass transistor.