JP2004186671A

JP2004186671A - Semiconductor integrated circuit device and design method therefor

Info

Publication number: JP2004186671A
Application number: JP2003325617A
Authority: JP
Inventors: Ryota Nishikawa; 亮太西川; Akimitsu Shimamura; 秋光島村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-11-18
Filing date: 2003-09-18
Publication date: 2004-07-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device which enables reduction is power consumption. <P>SOLUTION: The semiconductor integrated circuit device has a circuit block 1C including a plurality of components 101e to 120e, and a voltage of a value different from those of other components is supplied to at least one of the plurality of components 101e to 120e from electric sources 11 to 14 which supply voltages VDD1 to VDD4. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

本発明は、半導体集積回路装置及び半導体集積回路装置の設計方法に関する。 The present invention relates to a semiconductor integrated circuit device and a method for designing a semiconductor integrated circuit device.

半導体集積回路装置の高性能化及び大規模化に伴って、消費電力の増加が問題となっている。特に、移動体通信分野に使用される半導体集積回路装置は、限られた電力量によって動作するので、消費電力を削減することが重要な課題である。 2. Description of the Related Art As the performance and scale of semiconductor integrated circuit devices increase, power consumption increases. In particular, since a semiconductor integrated circuit device used in the mobile communication field operates with a limited amount of power, reducing power consumption is an important issue.

半導体集積回路装置の消費電力を低減する一つの方法として、半導体集積回路装置を構成する回路ブロックに対して与える１つの電圧を制御する技術がある。この技術は、回路ブロック毎に、回路ブロックに供給する電源電圧を一定値へ降圧したり又は電源電圧の供給を遮断する。これにより、半導体集積回路装置の電力削減が可能になる。 As one method of reducing the power consumption of a semiconductor integrated circuit device, there is a technique of controlling one voltage applied to a circuit block included in the semiconductor integrated circuit device. In this technique, the power supply voltage supplied to the circuit block is reduced to a constant value or the supply of the power supply voltage is cut off for each circuit block. As a result, power consumption of the semiconductor integrated circuit device can be reduced.

特許３１１７９１０号公報Japanese Patent No. 3117910

しかしながら、前述の従来技術では、回路ブロック毎の制御であるので、半導体集積回路装置の低消費電力化をより一層実現することは困難である。 However, in the above-described related art, since control is performed for each circuit block, it is difficult to further reduce the power consumption of the semiconductor integrated circuit device.

また、半導体集積回路装置における素子の微細化に伴い、IR-Drop効果等の電圧降下によって、半導体集積回路装置が目的とする高速動作を実現することが困難になる場合も生じている。 In addition, with miniaturization of elements in a semiconductor integrated circuit device, a voltage drop such as an IR-Drop effect may sometimes make it difficult for the semiconductor integrated circuit device to achieve a desired high-speed operation.

前記に鑑み、本発明は、低消費電力化を実現できる半導体集積回路装置及びその設計方法を提供することを目的とする。また、本発明は、目標の回路動作を維持すると共に性能を劣化させることなく低消費電力化を実現できる半導体集積回路装置及びその設計方法を提供することを目的とする。 In view of the above, an object of the present invention is to provide a semiconductor integrated circuit device capable of realizing low power consumption and a design method thereof. It is another object of the present invention to provide a semiconductor integrated circuit device capable of realizing low power consumption without deteriorating performance while maintaining a target circuit operation, and a design method thereof.

前記の課題を解決するために、本発明の半導体集積回路装置は、複数の構成要素を含んだ回路ブロックを有する半導体集積回路装置であって、複数の構成要素のうちの少なくとも１つには、他の構成要素とは異なる値の電圧が供給されていることを特徴とする。 In order to solve the above problems, a semiconductor integrated circuit device of the present invention is a semiconductor integrated circuit device having a circuit block including a plurality of components, and at least one of the plurality of components includes: A voltage different from that of the other components is supplied.

本発明の半導体集積回路装置によると、回路ブロック内の構成要素に他の構成要素とは異なる電圧を供給するので、半導体集積回路装置の低消費電力化を実現できる。 According to the semiconductor integrated circuit device of the present invention, since a voltage different from that of the other components is supplied to the components in the circuit block, low power consumption of the semiconductor integrated circuit device can be realized.

本発明の半導体集積回路装置において、各々が異なる値の電圧を回路ブロックに供給する複数の電源を備え、複数の電源のうちの１つは、所定の電圧を供給するものであり、残りのものは、所定の電圧が順に降圧された電圧を供給することが好ましい。 In a semiconductor integrated circuit device according to the present invention, a plurality of power supplies each supplying a voltage of a different value to a circuit block are provided, and one of the plurality of power supplies supplies a predetermined voltage, and the other It is preferable to supply a voltage obtained by sequentially lowering a predetermined voltage.

このようにすると、所定の割合で降圧した電圧又は半導体集積回路装置の構成に応じた電圧などを構成要素に供給できるので、半導体集積回路装置の低消費電力化をより効率的に実現できる。 With this configuration, a voltage stepped down at a predetermined rate or a voltage corresponding to the configuration of the semiconductor integrated circuit device can be supplied to the constituent elements, so that the power consumption of the semiconductor integrated circuit device can be reduced more efficiently.

本発明の半導体集積回路装置において、複数の構成要素の各々には、複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値に応じた電圧が、供給されていることが好ましい。 In the semiconductor integrated circuit device of the present invention, a voltage corresponding to a signal propagation delay value under a predetermined condition generated in a path to which each of the plurality of components belongs is supplied to each of the plurality of components. Is preferred.

このようにすると、信号伝播遅延値に応じた電圧を各構成要素に供給するので、半導体集積回路装置の低消費電力化をより効率的に実現できる。 With this configuration, since a voltage corresponding to the signal propagation delay value is supplied to each component, the power consumption of the semiconductor integrated circuit device can be reduced more efficiently.

本発明の半導体集積回路装置において、複数の構成要素のうち、信号伝播遅延値が最大であるパスに属する構成要素には、そのパスの信号伝播遅延値が許容される最大値以内に収まることが可能な電圧が供給されていることが好ましい。 In the semiconductor integrated circuit device according to the present invention, among the plurality of components, a component belonging to a path having a maximum signal propagation delay value may have a signal propagation delay value of the path falling within an allowable maximum value. Preferably, a possible voltage is provided.

このようにすると、半導体集積回路装置の動作速度を維持したまま、低消費電力化を実現できる。 This makes it possible to reduce power consumption while maintaining the operation speed of the semiconductor integrated circuit device.

本発明の半導体集積回路装置において、信号伝播遅延値が最大であるパス以外のパスに属する構成要素には、信号伝播遅延値が最大であるパスに対して供給される電圧よりも低い電圧が供給されていることが好ましい。 In the semiconductor integrated circuit device according to the present invention, components belonging to paths other than the path having the largest signal propagation delay value are supplied with a voltage lower than the voltage supplied to the path having the largest signal propagation delay value. It is preferred that

このようにすると、半導体集積回路装置の低消費電力化をより効率的に実現できる。 This makes it possible to more efficiently reduce the power consumption of the semiconductor integrated circuit device.

本発明の半導体集積回路装置において、同一のパスに属する２以上の構成要素には、信号伝播遅延値に基づいて、２種類以上の値を有する電圧が供給されていることが好ましい。 In the semiconductor integrated circuit device of the present invention, it is preferable that two or more components belonging to the same path are supplied with voltages having two or more values based on the signal propagation delay value.

本発明の半導体集積回路装置において、信号伝播遅延値に基づいて、一のパスに属する構成要素のうちの一部の構成要素に対して供給される電圧を降圧することが許容される場合に、一のパスと他のパスとに属する構成要素には、一のパスに属するその構成要素以外の構成要素に対して供給する電圧よりも低い電圧が供給されていることが好ましい。 In the semiconductor integrated circuit device of the present invention, based on the signal propagation delay value, when it is allowed to reduce the voltage supplied to some of the components belonging to one path, It is preferable that components belonging to one path and another path are supplied with a voltage lower than a voltage supplied to components other than the component belonging to one path.

このようにすると、複数のパスに属する構成要素は遷移確率が高いため、その構成要素に低い電圧を供給することにより、半導体集積回路装置の低消費電力化をより効率的に実現できる。 In this case, since the components belonging to the plurality of paths have a high transition probability, a low voltage is supplied to the components, whereby the power consumption of the semiconductor integrated circuit device can be reduced more efficiently.

本発明の半導体集積回路装置において、複数の構成要素は、各々に供給されるべき電圧の値に対応した複数の領域に分けて配置されていることが好ましい。 In the semiconductor integrated circuit device of the present invention, it is preferable that the plurality of components are arranged in a plurality of regions corresponding to the values of the voltages to be supplied to the respective components.

このようにすると、複数の構成要素が電圧別の配置領域に分けて配置されているので、複雑な電源配線を行うことなく、半導体集積回路装置の低消費電力化を実現できる。 With this configuration, since a plurality of components are arranged in the arrangement region for each voltage, low power consumption of the semiconductor integrated circuit device can be realized without performing complicated power supply wiring.

本発明の半導体集積回路装置において、各々が異なる値の電圧を回路ブロックに供給する複数の電源を備え、複数の電源の各々からの電圧が供給される構成要素の数に基づいて、複数の構成要素の各々に供給されるべき電圧の値が決定されていることが好ましい。 In the semiconductor integrated circuit device according to the present invention, a plurality of power supplies each of which supplies a voltage of a different value to a circuit block are provided, and a plurality of power supplies are provided based on the number of components to which the voltage from each of the plurality of power supplies is supplied. Preferably, the value of the voltage to be supplied to each of the elements is determined.

このようにすると、複数の構成要素を電圧別の配置領域により効果的に配置できるので、半導体集積回路装置の低消費電力化をより効率的に実現できる。 With this configuration, since a plurality of components can be more effectively arranged in the arrangement region for each voltage, the power consumption of the semiconductor integrated circuit device can be reduced more efficiently.

本発明の半導体集積回路装置において、複数の構成要素の各々に接続される複数の電源配線のうち少なくとも１つの電源配線を分離することにより、各々に供給されるべき電圧の値に対応した複数の領域に分けていることが好ましい。 In the semiconductor integrated circuit device according to the present invention, by separating at least one of the plurality of power supply wires connected to each of the plurality of components, a plurality of power supply wires corresponding to the voltage values to be supplied to each of the plurality of power supply wires are separated. Preferably, it is divided into regions.

このようにすると、半導体集積回路装置の設計フローを大きく変更することなく最小限の変更を加えるだけで、複数の配置領域を形成できる。 In this way, a plurality of arrangement regions can be formed only by making minimal changes without largely changing the design flow of the semiconductor integrated circuit device.

本発明の半導体集積回路装置において、複数の構成要素の各々は、複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値に応じて、複数の領域のいずれかに配置されていることが好ましい。 In the semiconductor integrated circuit device according to the present invention, each of the plurality of components is arranged in any one of the plurality of regions according to a signal propagation delay value under a predetermined condition occurring in a path to which each of the plurality of components belongs. It is preferred that

このようにすると、信号伝播遅延値に応じて、複数の構成要素が電圧別の配置領域に分けて配置されているので、半導体集積回路装置の低消費電力化をより効率的に実現できる。 With this configuration, since the plurality of components are arranged in the arrangement region for each voltage according to the signal propagation delay value, the power consumption of the semiconductor integrated circuit device can be more efficiently reduced.

本発明の半導体集積回路装置において、同一のパスに属する２以上の構成要素は、複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値に基づいて、複数の領域のうちの２つ以上の異なる領域に配置されていることが好ましい。 In the semiconductor integrated circuit device of the present invention, two or more components belonging to the same path include a plurality of regions based on a signal propagation delay value under a predetermined condition occurring in a path to which each of the plurality of components belongs. It is preferable to be arranged in two or more different areas.

本発明の半導体集積回路装置において、複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値に基づいて、一のパスに属する構成要素のうちの一部の構成要素に対して供給される電圧を降圧することが許容される場合に、一のパスと他のパスとに属する構成要素は、一のパスに属するその構成要素以外の構成要素が配置されている領域よりも低い電圧が供給される領域に配置されていることが好ましい。 In the semiconductor integrated circuit device of the present invention, based on a signal propagation delay value under a predetermined condition occurring in a path to which each of a plurality of components belongs, some of the components belonging to one path When it is allowed to reduce the voltage supplied to the path, the components belonging to one path and the other path are located in a region where components other than the component belonging to one path are arranged. It is preferable that the power supply is arranged in a region to which a low voltage is supplied.

このようにすると、複数のパスに属する構成要素は遷移確率が高いので、その構成よそに低い電圧を供給することにより、半導体集積回路装置の低消費電力化をより効率的に実現できる。 In this way, since the components belonging to the plurality of paths have a high transition probability, the power consumption of the semiconductor integrated circuit device can be reduced more efficiently by supplying a lower voltage than the configuration.

本発明の半導体集積回路装置において、複数の領域のうちの少なくとも１つは、電源配線からの距離に応じて、更に複数の領域に分けられていることが好ましい。 In the semiconductor integrated circuit device according to the present invention, it is preferable that at least one of the plurality of regions is further divided into a plurality of regions according to a distance from a power supply wiring.

このようにすると、１つの領域内で、更に、電圧降下に応じた複数の領域に分けているため、構成要素に供給する電圧の種類を増やすことが可能になると共に複雑な電源制御の必要がなくなるので、半導体集積回路装置の低消費電力化をより効率的に実現でき、また、電圧降下による半導体集積回路装置の性能劣化を防ぐことができる。 In this way, since one area is further divided into a plurality of areas corresponding to the voltage drop, it becomes possible to increase the types of voltages supplied to the components and to necessitate complicated power supply control. Therefore, the power consumption of the semiconductor integrated circuit device can be reduced more efficiently, and the performance of the semiconductor integrated circuit device can be prevented from deteriorating due to a voltage drop.

本発明の半導体集積回路装置において、電源配線からの距離は、IR-Drop効果を考慮した距離であることが好ましい。 In the semiconductor integrated circuit device of the present invention, the distance from the power supply wiring is preferably a distance in consideration of the IR-Drop effect.

本発明の半導体集積回路装置において、複数の構成要素の各々は、複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値に応じて、更に分けられた複数の領域のいずれかに配置されていることが好ましい。 In the semiconductor integrated circuit device of the present invention, each of the plurality of components is divided into a plurality of regions according to a signal propagation delay value under a predetermined condition generated in a path to which each of the plurality of components belongs. It is preferable that they are arranged in any one of them.

このようにすると、信号伝播遅延値に基づいて、複数の構成要素を更に分けられた複数の領域に配置するので、半導体集積回路装置の低消費電力化をより効率的に実現できる。 With this configuration, the plurality of components are arranged in a plurality of further divided areas based on the signal propagation delay value, so that the power consumption of the semiconductor integrated circuit device can be more efficiently reduced.

本発明の半導体集積回路装置において、信号伝播遅延値が最大であるパスに属する構成要素は、更に分けられた複数の領域のうち、電源配線に最も近い領域に配置されていることが好ましい。 In the semiconductor integrated circuit device according to the present invention, it is preferable that the components belonging to the path having the largest signal propagation delay value are arranged in a region closest to the power supply wiring among a plurality of divided regions.

このようにすると、電圧降下による半導体集積回路装置の性能劣化を防ぐと共に、半導体集積回路装置の低消費電力化をより効率的に実現できる。 With this configuration, it is possible to prevent the performance of the semiconductor integrated circuit device from deteriorating due to the voltage drop, and to realize the power saving of the semiconductor integrated circuit device more efficiently.

本発明の半導体集積回路装置において、更に分けられた複数の領域のうちの一の領域に構成要素が配置される条件下での信号伝播遅延値が許容される最大値未満であるパスに属する構成要素は、パスの信号伝播遅延値が許容される最大値以内に収まるように、電源配線からの距離が一の領域よりも遠い他の領域に配置されることが好ましい。 In the semiconductor integrated circuit device according to the present invention, a configuration belonging to a path whose signal propagation delay value is less than an allowable maximum value under a condition where components are arranged in one of a plurality of divided areas. The elements are preferably arranged in another area farther than the one area from the power supply wiring so that the signal propagation delay value of the path falls within the allowable maximum value.

このようにすると、信号伝播遅延値に余裕がある構成要素を電圧降下の影響が大きい領域に配置するので、半導体集積回路装置の性能を保持したままより詳細な低消費電力化を実現できる。 In this way, since components having a margin for the signal propagation delay value are arranged in a region where the influence of the voltage drop is large, more detailed low power consumption can be realized while maintaining the performance of the semiconductor integrated circuit device.

本発明の半導体集積回路装置において、複数の構成要素の各々は、更に分けられた複数の領域は、電源配線に接続される接続素子の数に応じて、更に複数の領域に分けられているもことが好ましい。 In the semiconductor integrated circuit device of the present invention, each of the plurality of components is further divided into a plurality of regions according to the number of connection elements connected to the power supply wiring. Is preferred.

このようにすると、接続素子の数に応じた抵抗の違いを利用して、半導体集積回路装置の構成要素へ供給する電源電圧を更に詳細に設定できるので、半導体集積回路装置の低消費電力化をより効率的に実現できる。 With this configuration, the power supply voltage to be supplied to the components of the semiconductor integrated circuit device can be set in more detail by using the difference in resistance according to the number of connection elements, so that the power consumption of the semiconductor integrated circuit device can be reduced. It can be realized more efficiently.

また、前記の課題を解決するために、本発明の半導体集積回路装置の設計方法は、複数の構成要素を含んだ回路ブロックを有する半導体集積回路装置の設計方法であって、複数の構成要素のうちの少なくとも１つに対して、他の構成要素とは異なる値の電圧を供給することを特徴とする。 According to another aspect of the present invention, there is provided a method of designing a semiconductor integrated circuit device having a circuit block including a plurality of components. It is characterized in that a voltage having a value different from that of the other components is supplied to at least one of them.

本発明の半導体集積回路装置の設計方法によると、回路ブロック内の構成要素に他の構成要素とは異なる電圧を供給するので、半導体集積回路装置の低消費電力化設計を実現できる。 According to the method of designing a semiconductor integrated circuit device of the present invention, a voltage different from that of the other components is supplied to the components in the circuit block, so that a low power consumption design of the semiconductor integrated circuit device can be realized.

本発明の半導体集積回路装置の設計方法において、複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値を統計的に計算し、信号伝播遅延値に基づいて、パスの信号伝播遅延値が許容される最大値以内となる電圧のうち最小のものを、複数の構成要素に供給すべき電圧の大きさが２番目以降の大きさを有する電圧として供給することが好ましい。 In the method for designing a semiconductor integrated circuit device according to the present invention, a signal propagation delay value under a predetermined condition generated in a path to which each of a plurality of components belongs is statistically calculated, and based on the signal propagation delay value, It is preferable to supply the smallest one of the voltages at which the signal propagation delay value is within the allowable maximum value as the voltage having the second or higher voltage to be supplied to the plurality of components.

このようにすると、統計的に計算した信号伝播遅延値をもとにして消費電力が最小となる電圧を決定できるので、一定の割合で順に降圧した電圧を供給する場合に比べ、半導体集積回路装置の低消費電力化設計をより効率的に実現できる。 With this configuration, the voltage at which the power consumption is minimized can be determined based on the signal propagation delay value calculated statistically. Can be realized more efficiently.

本発明の半導体集積回路装置の設計方法において、複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値を計算し、複数の構成要素の各々に対して、信号伝播遅延値に応じた電圧を供給することが好ましい。 In the method of designing a semiconductor integrated circuit device according to the present invention, a signal propagation delay value under a predetermined condition generated in a path to which each of a plurality of components belongs is calculated, and a signal propagation delay value is calculated for each of the plurality of components. It is preferable to supply a voltage according to the value.

このようにすると、信号伝播遅延値に応じた電圧を各構成要素に供給するので、半導体集積回路装置の低消費電力化設計をより効率的に実現できる。 With this configuration, since a voltage corresponding to the signal propagation delay value is supplied to each component, a low power consumption design of the semiconductor integrated circuit device can be realized more efficiently.

本発明の半導体集積回路装置の設計方法において、信号伝播遅延値に基づいて、同一のパスに属する２以上の構成要素に対して、２種類以上の値を有する電圧を供給することが好ましい。 In the method of designing a semiconductor integrated circuit device according to the present invention, it is preferable to supply a voltage having two or more values to two or more components belonging to the same path based on the signal propagation delay value.

このようにすると、半導体集積回路装置の低消費電力化設計をより効率的に実現できる。 This makes it possible to more efficiently realize a low power consumption design of the semiconductor integrated circuit device.

本発明の半導体集積回路装置の設計方法において、信号伝播遅延値に基づいて、一のパスに属する構成要素のうちの一部の構成要素に対して供給される電圧を降圧することが許容される場合に、一のパスと他のパスとに属する構成要素に対して、一のパスに属するその構成要素以外の構成要素に対して供給する電圧よりも低い電圧を供給することが好ましい。 In the method for designing a semiconductor integrated circuit device according to the present invention, it is allowed to reduce the voltage supplied to some of the components belonging to one path based on the signal propagation delay value. In this case, it is preferable to supply a voltage lower than a voltage supplied to components other than the component belonging to one path to components belonging to one path and another path.

このようにすると、複数のパスに属する構成要素は遷移確率が高いので、その構成要素に低い電圧を供給することにより、半導体集積回路装置の低消費電力化設計をより効率的に実現できる。 With this configuration, since the components belonging to a plurality of paths have a high transition probability, by supplying a low voltage to the components, a low power consumption design of the semiconductor integrated circuit device can be realized more efficiently.

本発明の半導体集積回路装置の設計方法において、複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値を計算し、信号伝播遅延値に基づいて、当該半導体集積回路装置内に、各々に供給される電圧の値に応じた複数の領域を設けることが好ましい。 In the method for designing a semiconductor integrated circuit device according to the present invention, a signal propagation delay value is calculated under a predetermined condition occurring in a path to which each of the plurality of components belongs, and the semiconductor integrated circuit device is calculated based on the signal propagation delay value. It is preferable that a plurality of regions are provided in accordance with the value of the voltage supplied to each.

このようにすると、信号伝播遅延値に基づいて、電圧別の複数の配置領域を設けるので、半導体集積回路装置の低消費電力化設計をより効率的に実現できる。 With this configuration, since a plurality of arrangement regions for each voltage are provided based on the signal propagation delay value, a low power consumption design of the semiconductor integrated circuit device can be realized more efficiently.

本発明の半導体集積回路装置の設計方法において、回路ブロックに対して互いに異なる電圧を供給する複数の電源の各々から電圧の供給を受ける構成要素の数に基づいて、複数の構成要素の各々に供給されるべき電圧の値を決定することが好ましい。 In the method of designing a semiconductor integrated circuit device according to the present invention, the voltage is supplied to each of the plurality of components based on the number of components that receive the voltage from each of the plurality of power sources that supply different voltages to the circuit block. It is preferable to determine the value of the voltage to be performed.

このようにすると、複数の構成要素を電圧別の配置領域により効果的に配置できるので、半導体集積回路装置の低消費電力化設計をより効率的に実現できる。 With this configuration, a plurality of components can be more effectively arranged in the arrangement region for each voltage, so that a low power consumption design of the semiconductor integrated circuit device can be realized more efficiently.

本発明の半導体集積回路装置の設計方法において、複数の構成要素の各々に接続される複数の電源配線のうち少なくとも１つの電源配線を分離することにより、各々に供給されるべき電圧の値に対応した複数の領域に分けることが好ましい。 In the method of designing a semiconductor integrated circuit device according to the present invention, by separating at least one power supply wiring among a plurality of power supply wirings connected to each of the plurality of components, it is possible to correspond to a voltage value to be supplied to each of the plurality of power supply wirings. It is preferable to divide into a plurality of regions.

このようにすると、半導体集積回路装置の設計フローを大きく変更することなく最小限の変更を加えるだけで、複数の配置領域を形成することができる。 In this way, a plurality of arrangement regions can be formed only by making minimal changes without largely changing the design flow of the semiconductor integrated circuit device.

本発明の半導体集積回路装置の設計方法において、信号伝播遅延値に基づいて、複数の構成要素の各々を、複数の領域のいずれかに配置することが好ましい。 In the method for designing a semiconductor integrated circuit device according to the present invention, it is preferable that each of the plurality of components is arranged in any of the plurality of regions based on the signal propagation delay value.

このようにすると、信号伝播遅延値に基づいて、複数の構成要素を電圧別の配置領域に分けて配置するので、複雑な電源配線を行うことなく、半導体集積回路装置の低消費電力化設計を実現できる。 In this case, since a plurality of components are arranged in the arrangement region for each voltage based on the signal propagation delay value, a low power consumption design of the semiconductor integrated circuit device can be achieved without performing complicated power supply wiring. realizable.

本発明の半導体集積回路装置の設計方法において、信号伝播遅延値に基づいて、同一のパスに属する２以上の構成要素を、複数の領域のうちの２つ以上の異なる領域に配置することが好ましい。 In the method for designing a semiconductor integrated circuit device according to the present invention, it is preferable that two or more components belonging to the same path are arranged in two or more different regions among the plurality of regions based on the signal propagation delay value. .

本発明の半導体集積回路装置の設計方法において、信号伝播遅延値に基づいて、一のパスに属する構成要素のうちの一部の構成要素に対して供給される電圧を降圧することが許容される場合に、一のパスと他のパスとに属する構成要素に対して、一のパスに属するその構成要素以外の構成要素が配置されている領域よりも低い電圧が供給される領域に配置することが好ましい。 In the method for designing a semiconductor integrated circuit device according to the present invention, it is allowed to reduce the voltage supplied to some of the components belonging to one path based on the signal propagation delay value. In such a case, for a component belonging to one path and another path, the component is disposed in a region where a lower voltage is supplied than a region where components other than the component belonging to one path are disposed. Is preferred.

本発明の半導体集積回路装置の設計方法において、複数の領域のうちの少なくとも１つに、電源配線からの距離に応じて、更に複数の領域を設けることが好ましい。 In the method for designing a semiconductor integrated circuit device according to the present invention, it is preferable that at least one of the plurality of regions is further provided with a plurality of regions according to a distance from a power supply wiring.

このようにすると、１つの領域内で、更に、電圧降下を考慮した複数の領域に分けるため、供給する電圧の種類を増やすことが可能になると共に複雑な電源制御を伴うことないので、半導体集積回路装置の低消費電力化設計をより効率的に実現でき、また、電圧降下による半導体集積回路装置の性能劣化を防ぐことができる。 In this case, since one region is further divided into a plurality of regions in consideration of a voltage drop, it is possible to increase the types of supplied voltages and to avoid complicated power supply control. It is possible to more efficiently realize a low power consumption design of the circuit device, and to prevent performance degradation of the semiconductor integrated circuit device due to a voltage drop.

本発明の半導体集積回路装置の設計方法において、電源配線からの距離は、IR-Drop効果を考慮した距離であることが好ましい。 In the method for designing a semiconductor integrated circuit device according to the present invention, the distance from the power supply wiring is preferably a distance in consideration of the IR-Drop effect.

本発明の半導体集積回路装置の設計方法において、複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値を計算し、信号伝播遅延値に基づいて、複数の構成要素の各々を、更に分けられた複数の領域に配置することが好ましい。 In the method for designing a semiconductor integrated circuit device according to the present invention, a signal propagation delay value under a predetermined condition generated in a path to which each of the plurality of components belongs is calculated, and based on the signal propagation delay value, It is preferable that each is arranged in a plurality of further divided areas.

このようにすると、信号伝播遅延値に基づいて、複数の構成要素を更に分けられた複数の領域に配置するので、半導体集積回路装置の低消費電力化設計をより効率的に実現できる。 With this configuration, the plurality of components are arranged in a plurality of further divided areas based on the signal propagation delay value, so that the power saving design of the semiconductor integrated circuit device can be realized more efficiently.

本発明の半導体集積回路装置の設計方法において、更に分けられた複数の領域のうちの一の領域に構成要素が配置される条件下での信号伝播遅延値が許容される最大値未満であるパスに属する構成要素を、パスの信号伝播遅延値が許容される最大値以内に収まるように、電源配線からの距離が一の領域よりも遠い他の領域に配置することが好ましい。 In the method of designing a semiconductor integrated circuit device according to the present invention, a path in which a signal propagation delay value is less than an allowable maximum value under a condition where components are arranged in one of a plurality of divided areas. It is preferable to arrange the components belonging to the other region farther than the one region from the power supply wiring so that the signal propagation delay value of the path falls within the allowable maximum value.

このようにすると、信号伝播遅延値に余裕がある構成要素を電圧降下の影響が大きい領域に配置するので、半導体集積回路装置の性能を保持したままより詳細な低消費電力化を実現ができる。 With this configuration, since components having a margin for the signal propagation delay value are arranged in a region where the influence of the voltage drop is large, more detailed low power consumption can be realized while maintaining the performance of the semiconductor integrated circuit device.

本発明の半導体集積回路装置の設計方法において、信号伝播遅延値が許容される最大値未満であるパスに属する構成要素が配置される領域に供給される電圧を、構成要素が接続される電源配線の接続素子の数を変化させることにより低減することが好ましい。 In the method of designing a semiconductor integrated circuit device according to the present invention, a voltage supplied to a region where a component belonging to a path having a signal propagation delay value less than an allowable maximum value is arranged is changed to a power supply wiring to which the component is connected. It is preferable to reduce the number by changing the number of connection elements.

このようにすると、電源配線に接続される接続素子の数を変化させて、信号伝播遅延値に余裕のある構成要素により低い電圧を供給するので、半導体集積回路装置の低消費電力化設計をより効率的に実現できると共に、構成要素の配置と配線を変更することなく半導体集積回路装置の低消費電力化設計を実現できる。 With this configuration, the number of connection elements connected to the power supply wiring is changed, and a lower voltage is supplied to a component having a margin for a signal propagation delay value. The present invention can be efficiently realized, and a low power consumption design of a semiconductor integrated circuit device can be realized without changing the arrangement and wiring of components.

本発明の半導体集積回路装置及びその設計方法によると、回路ブロック内の構成要素に他の構成要素とは異なる電圧を供給するので、半導体集積回路装置の低消費電力化を実現できる。 According to the semiconductor integrated circuit device and the design method thereof of the present invention, a voltage different from that of the other components is supplied to the components in the circuit block, so that the power consumption of the semiconductor integrated circuit device can be reduced.

以下、本発明の各実施形態について図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路装置の構成例を示す図である。図１に示した半導体集積回路装置においては、回路ブロック１Ｃと電源１１〜１４とが示されている。 (1st Embodiment)
FIG. 1 is a diagram showing a configuration example of a semiconductor integrated circuit device according to a first embodiment of the present invention. In the semiconductor integrated circuit device shown in FIG. 1, a circuit block 1C and power supplies 11 to 14 are shown.

回路ブロック１Ｃは、そのブロック１Ｃを構成する要素（以下、「構成要素」と言う）１０１ｅ〜１２０ｅを有しており、構成要素１０１ｅ〜１２０ｅには、電源１１〜電源１４から電圧ＶＤＤ１〜ＶＤＤ４のいずれかの電圧が供給されている（図上では太い実線）。尚、図１において、各構成要素１０１ｅ〜１２０ｅは、図示するように、パスで接続されている様子が示されている。尚、ここで、回路ブロックとは、例えばＡＮＤゲート、ＯＲゲートなどの構成要素を含んだ回路上のブロックである。 The circuit block 1C includes elements (hereinafter, referred to as “components”) 101e to 120e that configure the block 1C, and the components 101e to 120e include the power supply 11 to the power supply 14 and the voltages VDD1 to VDD4. Either voltage is supplied (thick solid line in the figure). In FIG. 1, the components 101e to 120e are connected by paths as illustrated. Here, the circuit block is a block on a circuit including components such as an AND gate and an OR gate.

回路ブロック１Ｃに供給される電圧ＶＤＤ２〜ＶＤＤ４は、半導体集積回路装置の定格電圧ＶＤＤ１を基準とし、一定の割合で降圧された電圧、又は半導体集積回路装置の構成に基づいて降圧された電圧であり、各構成要素１０１ｅ〜１２０ｅに供給されるものである。 The voltage VDD2 to VDD4 supplied to the circuit block 1C is a voltage stepped down at a fixed rate based on the rated voltage VDD1 of the semiconductor integrated circuit device, or a voltage stepped down based on the configuration of the semiconductor integrated circuit device. , Are supplied to the components 101e to 120e.

このように、回路ブロックよりも細かい単位、すなわち各構成要素毎に電源電圧を供給することにより、半導体集積回路装置の低消費電力化を実現できる。 In this way, by supplying a power supply voltage to a unit smaller than the circuit block, that is, to each component, the power consumption of the semiconductor integrated circuit device can be reduced.

図２(a)及び(b)は、第１の実施形態についてより具体的に説明するための回路ブロック２Ｃａ及び２Ｃｂをそれぞれ示す図である。尚、以降の図においても示すように、各電源から引き出されている太い実線は、電源配線を示している。 FIGS. 2A and 2B are diagrams showing circuit blocks 2Ca and 2Cb, respectively, for more specifically describing the first embodiment. As shown in the following figures, thick solid lines drawn from each power supply indicate power supply wiring.

また、以下の説明で用いる信号伝播遅延値とは、各構成要素が属するパスの信号伝播遅延値を所定の条件下で求めておいたものである。 In addition, the signal propagation delay value used in the following description is obtained by obtaining a signal propagation delay value of a path to which each component belongs under a predetermined condition.

図２(a)に示した回路ブロック２Ｃａには、定格電圧ＶＤＤ１と所定の間隔で降圧された電圧ＶＤＤ２が供給されている。また、回路ブロック２Ｃａは、構成要素２０１ｅ〜２０９ｅを有している。各構成要素２０１ｅ〜２０９ｅは、図示するように、２つのパス２０ｐ又はパス２１ｐのいずれかに属している。具体的には、パス２０ｐには構成要素２０１ｅ〜２０６ｅが属しており、パス２１ｐには構成要素２０７ｅ〜２０９ｅが属している。 The circuit block 2Ca shown in FIG. 2A is supplied with a rated voltage VDD1 and a voltage VDD2 stepped down at a predetermined interval. Further, the circuit block 2Ca has components 201e to 209e. Each of the components 201e to 209e belongs to one of the two paths 20p or 21p as illustrated. Specifically, the components 201e to 206e belong to the path 20p, and the components 207e to 209e belong to the path 21p.

回路ブロック２Ｃａ内部において、最も大きな信号伝播遅延値を有するパス２０ｐに属する構成要素２０１ｅ〜２０６ｅには、電源１１からの電圧ＶＤＤ１が供給される。一方、許容される最大の信号伝播遅延値（後述の実施形態においても説明しているが、この値は半導体集積回路装置においてタイミング違反を発生させない最大の信号伝播遅延値のことである）からみて、パス２０ｐの信号伝播遅延値に比べて信号伝播遅延値に余裕のあるパス２１ｐに属する構成要素２０７ｅ〜２０９ｅには、電源１１からの電圧ＶＤＤ１又は電源１２からの電圧ＶＤＤ２が供給される。この場合、許容される最大の信号伝播遅延値に対して、回路ブロック２Ｃａ内における各パス（図上ではパス２１ｐ）の信号伝播遅延値の値が大きくならない範囲で、構成要素に対して電圧ＶＤＤ１又はＶＤＤ２を供給する。例えば、図２(a)では、構成要素２０９ｅには電圧ＶＤＤ１を供給し、構成要素２０７ｅ及び２０８ｅには電圧ＶＤＤ１よりも低い電圧を有する電圧ＶＤＤ２を供給する構成を示している。 In the circuit block 2Ca, the voltage VDD1 from the power supply 11 is supplied to the components 201e to 206e belonging to the path 20p having the largest signal propagation delay value. On the other hand, in view of the maximum allowable signal propagation delay value (this value is the maximum signal propagation delay value that does not cause a timing violation in the semiconductor integrated circuit device, which is also described in an embodiment described later). The voltage VDD1 from the power supply 11 or the voltage VDD2 from the power supply 12 is supplied to the components 207e to 209e belonging to the path 21p having a margin for the signal propagation delay value compared to the signal propagation delay value of the path 20p. In this case, as long as the value of the signal propagation delay value of each path (path 21p in the figure) in the circuit block 2Ca does not become larger than the maximum allowable signal propagation delay value, the voltage VDD1 is applied to the components. Alternatively, VDD2 is supplied. For example, FIG. 2A illustrates a configuration in which the component 209e is supplied with the voltage VDD1, and the components 207e and 208e are supplied with the voltage VDD2 having a voltage lower than the voltage VDD1.

最も大きい信号伝播遅延値を有するパス２０ｐが、半導体集積回路装置の動作速度を決定する。このため、最も大きい信号伝播遅延値を有するパス２０ｐに属する構成要素２０１ｅ〜２０６ｅには電圧ＶＤＤ１を供給すると共に、許容される最大の信号伝播遅延値からみて信号伝播遅延値に余裕のあるパス２１ｐに属する構成要素２０７ｅ〜２０８ｅには電圧ＶＤＤ１から降圧された電圧ＶＤＤ２を供給することによって、動作速度を維持したまま半導体集積回路装置の低消費電力化を実現することができる。また、許容される最大の信号伝播遅延値に比べて、パス２１ｐの信号伝播遅延値の値が大きくならないように、例えばパス２１ｐに属する構成要素２０９ｅには電圧ＶＤＤ１を供給することにより、半導体集積回路装置の性能劣化を防ぐことができる。 The path 20p having the largest signal propagation delay value determines the operation speed of the semiconductor integrated circuit device. For this reason, the voltage VDD1 is supplied to the components 201e to 206e belonging to the path 20p having the largest signal propagation delay value, and the path 21p having a sufficient signal propagation delay value in view of the maximum allowable signal propagation delay value. By supplying the voltage VDD2 stepped down from the voltage VDD1 to the constituent elements 207e to 208e belonging to, the power consumption of the semiconductor integrated circuit device can be reduced while maintaining the operation speed. The voltage VDD1 is supplied to, for example, the component 209e belonging to the path 21p so that the value of the signal propagation delay value of the path 21p does not become larger than the maximum allowable signal propagation delay value. Performance degradation of the circuit device can be prevented.

次に、図２(b)に示した回路ブロック２Ｃｂには、電圧ＶＤＤ１と電圧ＶＤＤ２が供給されている。また、回路ブロック２Ｃｂは、構成要素２１０ｅ〜２１７ｅを有している。各構成要素２１０ｅ〜２１７ｅは、図示するように、２つのパス２２ｐ又はパス２３ｐのいずれかに属している。具体的には、パス２２ｐには構成要素２１０ｅ〜２１５ｅが属しており、パス２３ｐには構成要素２１６ｅ、２１２ｅ、２１７ｅが属している。尚、構成要素２１２ｅはパス２２ｐとパス２３ｐの両方に共通の構成要素である。 Next, the voltage VDD1 and the voltage VDD2 are supplied to the circuit block 2Cb illustrated in FIG. Further, the circuit block 2Cb has components 210e to 217e. Each of the components 210e to 217e belongs to one of the two paths 22p or 23p, as shown in the drawing. Specifically, the components 210e to 215e belong to the path 22p, and the components 216e, 212e, and 217e belong to the path 23p. The component 212e is a component common to both the path 22p and the path 23p.

回路ブロック２Ｃｂ内部において、最も大きな信号伝播遅延値を有するパス２２ｐにのみ属する構成要素２１０ｅ、２１１ｅ、２１３ｅ、２１４ｅ、２１５ｅには、電源１１からの電圧ＶＤＤ１が供給される。一方、許容される最大の信号伝播遅延値からみて、パス２２ｐの信号伝播遅延値に比べて信号伝播遅延値に余裕のあるパス２３ｐに属する構成要素２１６ｅ、２１２ｅ、２１７ｅには、電源１２からの電圧ＶＤＤ２が供給される。このようにして、パス２２ｐの信号伝播遅延値に基づいて、パス２２ｐに属する一部の構成要素に供給する電圧を降圧することが可能であれば、パス２２ｐとパス２３ｐとに属する構成要素２１２ｅに対して電圧ＶＤＤ２を供給する。このため、複数のパスに属する構成要素は遷移確率が高いので、その構成要素に低い電圧を供給することによって、半導体集積回路装置の低消費電力化を効率的に実現することができる。 Inside the circuit block 2Cb, the voltage VDD1 from the power supply 11 is supplied to components 210e, 211e, 213e, 214e, and 215e belonging only to the path 22p having the largest signal propagation delay value. On the other hand, in view of the maximum allowable signal propagation delay value, the components 216e, 212e, and 217e belonging to the path 23p having a margin for the signal propagation delay value as compared with the signal propagation delay value of the path 22p are supplied from the power supply 12. The voltage VDD2 is supplied. In this way, if it is possible to reduce the voltage supplied to some components belonging to the path 22p based on the signal propagation delay value of the path 22p, the components 212e belonging to the paths 22p and 23p Is supplied with the voltage VDD2. For this reason, components belonging to a plurality of paths have high transition probabilities. By supplying a low voltage to the components, low power consumption of the semiconductor integrated circuit device can be efficiently realized.

（第２の実施形態）
以下に、第２の実施形態においては、回路ブロックを構成する各構成要素毎に個別の電源電圧を供給して低消費電力化を実現するための方法の１つとして、電圧毎に定めた領域（以下、配置領域という）内に各構成要素を配置させることにより実現する方法について説明する。 (Second embodiment)
In the following, in the second embodiment, as one of the methods for realizing low power consumption by supplying an individual power supply voltage to each of the components constituting the circuit block, a region defined for each voltage is set. A method realized by arranging each component in an arrangement area (hereinafter, referred to as an arrangement area) will be described.

図３は第２の実施形態に係る半導体集積回路装置の構成例を示す図である。 FIG. 3 is a diagram illustrating a configuration example of a semiconductor integrated circuit device according to the second embodiment.

図３に示すように、回路ブロック３Ｃには、配置領域３１Ｒと配置領域３２Ｒとが設けられており、電源１１から電圧ＶＤＤ１が配置領域３１Ｒに供給され、電源１２から電圧ＶＤＤ２が配置領域３２Ｒに供給されている。また、配置領域３１Ｒにはパス３４ｐに属する構成要素３０１ｅ〜３０６ｅが含まれており、配置領域３２Ｒにはパス３６ｐに属する構成要素３０７ｅ〜３０９ｅが含まれている。尚、電源１１と電源１２とは、前述の第１の実施形態で説明したものと同様である。また、以下の説明で用いる信号伝播遅延値については前述の第１の実施形態で説明した通りである。 As shown in FIG. 3, the circuit block 3C is provided with an arrangement region 31R and an arrangement region 32R. The voltage VDD1 is supplied from the power supply 11 to the arrangement region 31R, and the voltage VDD2 is supplied from the power supply 12 to the arrangement region 32R. Supplied. The arrangement area 31R includes components 301e to 306e belonging to the path 34p, and the arrangement area 32R includes components 307e to 309e belonging to the path 36p. The power supply 11 and the power supply 12 are the same as those described in the first embodiment. The signal propagation delay values used in the following description are as described in the first embodiment.

回路ブロック３Ｃ内において最も大きな信号伝播遅延値を有するパス３４ｐに属する構成要素３０１ｅ〜３０６ｅを含む配置領域３１Ｒには、電源１１から電圧ＶＤＤ１を供給する。一方、許容される最大の信号伝播遅延値からみて信号伝播遅延値に余裕があるパス３６ｐに属する構成要素３０７ｅ〜３０９ｅを含む配置領域３２Ｒには、電源１２から電圧ＶＤＤ２を供給する。 The voltage VDD1 is supplied from the power supply 11 to the arrangement region 31R including the components 301e to 306e belonging to the path 34p having the largest signal propagation delay value in the circuit block 3C. On the other hand, the voltage VDD2 is supplied from the power supply 12 to the arrangement region 32R including the components 307e to 309e belonging to the path 36p where the signal propagation delay value has a margin in view of the maximum allowable signal propagation delay value.

このように、最も大きな信号伝播遅延値を有するパス３４ｐに属する構成要素３０１ｅ〜３０６ｅを含む配置領域３１Ｒには電圧ＶＤＤ１を供給し、許容される最大の信号伝播遅延値からみて信号伝播遅延値に余裕があるパス３６ｐに属する構成要素３０７ｅ〜３０９ｅを含む配置領域３２Ｒには電圧ＶＤＤ１よりも低い電圧ＶＤＤ２を供給する。これにより、半導体集積回路装置の動作速度を維持したまま低消費電力化を実現することができる。 As described above, the voltage VDD1 is supplied to the arrangement region 31R including the components 301e to 306e belonging to the path 34p having the largest signal propagation delay value, and the signal propagation delay value is determined in view of the maximum allowable signal propagation delay value. A voltage VDD2 lower than the voltage VDD1 is supplied to the arrangement region 32R including the components 307e to 309e belonging to the path 36p having a margin. Thus, low power consumption can be realized while maintaining the operation speed of the semiconductor integrated circuit device.

図４は第２の実施形態に係る半導体集積回路装置の別の構成例を示す図である。 FIG. 4 is a diagram illustrating another configuration example of the semiconductor integrated circuit device according to the second embodiment.

図４に示すように、回路ブロック４Ｃには、配置領域４１Ｒ、４２Ｒ、４３Ｒ、４４Ｒ、・・・及び４ｎＲが設けられており、各配置領域４１Ｒ、４２Ｒ、４３Ｒ、４４Ｒ、・・・及び４ｎＲには、それぞれ電源１１からの電圧ＶＤＤ１、電源１２からの電圧ＶＤＤ２、電源１３からの電圧ＶＤＤ３、電源１４からの電圧ＶＤＤ４、・・・及び電源ｎからの電圧ＶＤＤｎが供給されている。尚、電圧ＶＤＤ１、ＶＤＤ２、ＶＤＤ３、ＶＤＤ４、・・・及びＶＤＤｎは、定格電圧ＶＤＤ１から所定の割合で降圧された電圧である。 As shown in FIG. 4, the circuit block 4C is provided with arrangement regions 41R, 42R, 43R, 44R,... And 4nR, and the arrangement regions 41R, 42R, 43R, 44R,. , A voltage VDD1 from the power supply 11, a voltage VDD2 from the power supply 12, a voltage VDD3 from the power supply 13, a voltage VDD4 from the power supply 14,..., And a voltage VDDn from the power supply n. The voltages VDD1, VDD2, VDD3, VDD4,..., And VDDn are voltages stepped down from the rated voltage VDD1 at a predetermined rate.

最も大きな信号伝播遅延値を有するパス４５ｐに属する構成要素４０１ｅ〜４０８ｅを含む配置領域４１Ｒには、最も高い電圧ＶＤＤ１を供給する。一方、パス４５ｐから分岐したパスに属する構成要素４０９ｅ〜４１１ｅは、許容される最大の信号伝播遅延値からみて信号伝播遅延値に余裕がある構成要素であるので、電圧ＶＤＤ１よりも低い電圧ＶＤＤ２が供給される配置領域４２Ｒに配置されている。また、最も小さい信号伝播遅延値を有するパス４ｎＰは、許容される最大の信号伝播遅延値からみてパスに生じる信号伝播遅延値には余裕があるので、パス４ｎＰに属する構成要素４２２ｅ〜４２４ｅは、最も低い電圧ＶＤＤｎが供給される配置領域４ｎＲに配置されている。 The highest voltage VDD1 is supplied to the arrangement region 41R including the components 401e to 408e belonging to the path 45p having the largest signal propagation delay value. On the other hand, the components 409e to 411e belonging to the path branched from the path 45p are components having a margin for the signal propagation delay value in view of the maximum allowable signal propagation delay value, so that the voltage VDD2 lower than the voltage VDD1 is applied. It is arranged in the arrangement area 42R to be supplied. In addition, since the path 4nP having the smallest signal propagation delay value has a margin in the signal propagation delay value generated in the path in view of the maximum allowable signal propagation delay value, the components 422e to 424e belonging to the path 4nP include: Arranged in arrangement region 4nR to which lowest voltage VDDn is supplied.

このように、各構成要素が属するパスの信号伝播遅延値が許容される最大の信号伝播遅延値よりも大きくならない範囲で、各パスに属する構成要素を、より低い電圧が供給される配置領域に配置している。これにより、半導体集積回路装置の低消費電力化を実現することができる。 Thus, as long as the signal propagation delay value of the path to which each component belongs does not become larger than the maximum allowable signal propagation delay value, the components belonging to each path are placed in the arrangement region to which a lower voltage is supplied. Are placed. Thus, low power consumption of the semiconductor integrated circuit device can be realized.

また、図示するように、パス４６ｐとパス４７ｐとの両方に属する構成要素４１４ｅ及び４１５ｅが、パス４６ｐに属する他の構成要素４１２ｅ、４１３ｅ、４１６ｅ、４１７ｅ、４１８ｅが配置されている配置領域４３Ｒではなく配置領域４４Ｒに配置されているのは、前述の第１の実施形態と同様の意図である。すなわち、パス４６ｐの信号伝播遅延値に基づいて、パス４６ｐに属する構成要素４１２ｅ〜４１８ｅのうちの一部の構成要素に供給する電圧を降圧することが可能である場合に、パス４６ｐとパス４７ｐとの両方に属する構成要素４１４ｅ及び４１５ｅを電圧ＶＤＤ３よりも低い電圧ＶＤＤ４が供給される領域に配置したものである。このように、遷移確率が高い構成要素に対して低い電圧を供給することによって、半導体集積回路装置の低消費電力化をより効率的に実現することができる。 Further, as shown in the drawing, in the arrangement area 43R where the components 414e and 415e belonging to both the path 46p and the path 47p are arranged, and the other components 412e, 413e, 416e, 417e and 418e belonging to the path 46p are arranged. The arrangement in the arrangement region 44 </ b> R is the same as in the first embodiment described above. That is, when it is possible to reduce the voltage supplied to some of the components 412e to 418e belonging to the path 46p based on the signal propagation delay value of the path 46p, the paths 46p and 47p And the components 414e and 415e belonging to both of them are arranged in a region to which a voltage VDD4 lower than the voltage VDD3 is supplied. By supplying a low voltage to a component having a high transition probability in this manner, power consumption of the semiconductor integrated circuit device can be reduced more efficiently.

（第３の実施形態）
以下に、第３の実施形態においては、IR-Drop効果などによる電圧降下を考慮して低消費電力化を実現する方法について説明する。 (Third embodiment)
Hereinafter, in the third embodiment, a method for realizing low power consumption in consideration of a voltage drop due to an IR-Drop effect or the like will be described.

図５は第３の実施形態に係る半導体集積回路装置の構成例を示す図であり、前述の第４の実施形態で説明した配置領域の一例として、配置領域内部に発生するIR-Drop効果などによる電圧降下を考慮した配置領域内部の構成図である。 FIG. 5 is a diagram showing a configuration example of a semiconductor integrated circuit device according to the third embodiment. As an example of the arrangement region described in the fourth embodiment, an IR-Drop effect generated inside the arrangement region, etc. FIG. 3 is a configuration diagram of an inside of an arrangement area in consideration of a voltage drop due to the following.

図５に示すように、配置領域５０Ｒの中央には電圧ＶＤＤ５１を供給する電源配線５１Ｌが配線されており、配置領域５０ＲにおいてIR-Drop効果などにより電圧降下が生じる。例えば、配置領域５０Ｒの下半分の領域を用いて説明すると、電源配線５１Ｌから最も距離が近い領域は最も高い電圧を有する領域５０ｒとなり、順に降圧された電圧を有する領域５１ｒ、５２ｒが続き、電源配線５１Ｌから最も距離が遠い領域は、最も低い電圧を有する領域５３ｒとなる。 As shown in FIG. 5, a power supply line 51L for supplying the voltage VDD51 is provided at the center of the arrangement region 50R, and a voltage drop occurs in the arrangement region 50R due to an IR-Drop effect or the like. For example, using the lower half region of the arrangement region 50R, the region closest to the power supply wiring 51L will be the region 50r having the highest voltage, followed by the regions 51r and 52r having sequentially reduced voltages. A region farthest from the wiring 51L is a region 53r having the lowest voltage.

したがって、同一電源から一の電圧が供給される配置領域５０Ｒ内において、図示するように、最も大きな信号伝播遅延値を有するパス５２ｐに属する構成要素５０１ｅ〜５０６ｅについては電圧降下が最も少ない領域５０ｒに配置し、パス５２ｐから分岐したパスに属する構成要素５０７ｅ、５０８ｅは、許容される最大の信号伝播遅延値からみてそのパスに生じる信号伝播遅延値には余裕があるので、例えば、構成要素５０７ｅについては領域５２ｒに配置し、構成要素５０８ｅについては領域５３ｒに配置する。 Therefore, in the arrangement region 50R to which one voltage is supplied from the same power supply, as shown in the figure, the components 501e to 506e belonging to the path 52p having the largest signal propagation delay value are placed in the region 50r where the voltage drop is the smallest. The components 507e and 508e belonging to the path that is arranged and branched from the path 52p have a margin in the signal propagation delay value generated in the path from the viewpoint of the maximum allowable signal propagation delay value. Are arranged in the area 52r, and the component 508e is arranged in the area 53r.

このように、同一電源から一の電圧が供給される一の配置領域内において、電圧が順に降下する場合に、パスに生じる信号伝播遅延値に基づいて、各構成要素を一の配置領域内において適切な領域に配置する。これにより、半導体集積回路装置における素子の微細化に伴う電圧降下によって生じる性能劣化を防ぐことができるので、半導体集積回路装置の低消費電力化をより効率的に実現することができる。 As described above, in the case where one voltage is supplied from the same power supply, in the case where the voltage sequentially decreases, each component is placed in the one arrangement region based on the signal propagation delay value generated in the path. Place in the appropriate area. As a result, performance degradation caused by a voltage drop due to miniaturization of elements in the semiconductor integrated circuit device can be prevented, so that lower power consumption of the semiconductor integrated circuit device can be realized more efficiently.

（第４の実施形態）
以下に、第４の実施形態においては、各構成要素を配置する電圧毎に定めた配置領域を形成する具体的な方法について説明する。 (Fourth embodiment)
In the following, in the fourth embodiment, a specific method for forming an arrangement area defined for each voltage at which each component is arranged will be described.

図６(a)及び(b)は、本発明の第４の実施形態に係る半導体集積回路装置のレイアイト例を示す図であり、複数の電源電圧を半導体集積回路装置へ供給する場合についてのレイアウト例を示している。 FIGS. 6A and 6B are diagrams showing an example of a layout of a semiconductor integrated circuit device according to a fourth embodiment of the present invention. FIG. 6A shows a layout when a plurality of power supply voltages are supplied to the semiconductor integrated circuit device. An example is shown.

図６(a)に示すレイアウトでは、複数の電源電圧を半導体集積回路装置に供給するために、半導体集積回路装置の周囲から電源電圧を供給する基幹電源配線６０及び６１と、基幹電源配線から半導体集積回路装置の中央部に電源電圧を供給する準基幹電源配線６２とが形成されている。基幹電源は半導体集積回路装置に供給される電源電圧の数だけ形成され、基幹電源配線６０と６１とには異なる電源電圧が供給される。 In the layout shown in FIG. 6A, in order to supply a plurality of power supply voltages to the semiconductor integrated circuit device, main power supply lines 60 and 61 for supplying a power supply voltage from the periphery of the semiconductor integrated circuit device, A quasi-main power supply line 62 for supplying a power supply voltage is formed at the center of the integrated circuit device. The main power supply is formed by the number of power supply voltages supplied to the semiconductor integrated circuit device, and different power supply voltages are supplied to the main power supply wirings 60 and 61.

また、図６(b)に示すレイアウトでは、半導体集積回路装置の周囲から電源電圧を供給する基幹電源配線６５及び６６と、基幹電源配線６５及び６６から半導体集積回路装置の中央部に電源電圧を供給する準基幹電源配線６７とが形成されている。また、半導体集積回路装置の微細製造プロセスにおけるIR-Drop効果を最小限に抑えるために、準基幹電源配線６７は配線層の上層部においてメッシュ状の電源配線を形成している。このような電源配線を行うことにより、半導体集積回路装置上におけるほぼ任意の配置領域に、半導体集積回路装置に供給されている複数の電源電圧のうちの一つを供給することが可能になる。 In the layout shown in FIG. 6B, the main power supply lines 65 and 66 for supplying the power supply voltage from the periphery of the semiconductor integrated circuit device, and the power supply voltage is applied from the main power supply lines 65 and 66 to the center of the semiconductor integrated circuit device. A quasi-main power supply wiring 67 to be supplied is formed. Further, in order to minimize the IR-Drop effect in the microfabrication process of the semiconductor integrated circuit device, the quasi-basic power supply wiring 67 forms a mesh-like power supply wiring in an upper layer portion of the wiring layer. By performing such power supply wiring, it becomes possible to supply one of a plurality of power supply voltages supplied to the semiconductor integrated circuit device to almost any arrangement area on the semiconductor integrated circuit device.

図７(a)及び(b)は、本発明の第４の実施形態に係る半導体集積回路装置における電源配線のレイアウト例の局部を示す図であり、図７(a)は図６(b)で示したレイアウト例の局部を示す平面図であり、図７(b)は図７(a)を立体的に示した立体図である。 FIGS. 7A and 7B are views showing a local portion of a layout example of a power supply wiring in a semiconductor integrated circuit device according to a fourth embodiment of the present invention, and FIG. FIG. 7B is a plan view showing a local portion of the layout example indicated by a circle, and FIG. 7B is a three-dimensional view showing the three-dimensional view of FIG. 7A.

図７(a)及び(b)に示すレイアウトでは、準基幹電源配線７０及び７１から配線接続素子７２を経由して、半導体集積回路装置の構成要素７７に接続される電源配線７３へ電源電圧が供給される。また、準基幹電源配線７０、７１はそれぞれが対応するグラウンド配線７４、７５と対になっており、グラウンド配線７４及び７５についても配線接続素子を経由して、半導体集積回路装置の構成要素７７に接続されるグラウンド配線７６に接続されている。電源配線７３とグラウンド配線７６とは半導体集積回路装置の構成要素７７を配置するための基準線にそって形成されており、半導体集積回路装置の構成要素７７は電源配線７３とグラウンド配線７６との間に配置される。 In the layouts shown in FIGS. 7A and 7B, the power supply voltage is applied from the quasi-main power supply lines 70 and 71 to the power supply line 73 connected to the component 77 of the semiconductor integrated circuit device via the wiring connection element 72. Supplied. The quasi-main power supply lines 70 and 71 are paired with the corresponding ground lines 74 and 75, respectively, and the ground lines 74 and 75 are also connected to the component 77 of the semiconductor integrated circuit device via the wiring connection element. It is connected to the ground wiring 76 to be connected. The power supply wiring 73 and the ground wiring 76 are formed along a reference line for arranging the component 77 of the semiconductor integrated circuit device, and the component 77 of the semiconductor integrated circuit device is connected to the power supply wiring 73 and the ground wiring 76. Placed between.

図７(a)の中央に示されるように、半導体集積回路装置の構成要素に供給する電源配線を分離することにより、準基幹電源配線７０及びグラウンド配線７４によって電源電圧が供給される配置領域７Ａと、準基幹電源配線７１及びグラウンド配線７５によって電源電圧が供給される配置領域７Ｂとを形成することができる。このようにして、半導体集積回路装置のほぼ任意の位置に、異なる電源電圧が供給される配置領域を形成することができる。前記図４及び図５を用いて説明した複数の異なる電源電圧が供給される配置領域についてもこのようにして形成することができる。 As shown in the center of FIG. 7 (a), by separating power supply lines to be supplied to the components of the semiconductor integrated circuit device, an arrangement area 7A to which a power supply voltage is supplied by the quasi-main power supply line 70 and the ground line 74. And an arrangement area 7B to which a power supply voltage is supplied by the quasi-main power supply wiring 71 and the ground wiring 75. In this way, an arrangement region to which different power supply voltages are supplied can be formed at almost any position of the semiconductor integrated circuit device. The arrangement region to which a plurality of different power supply voltages described with reference to FIGS. 4 and 5 are supplied can also be formed in this manner.

（第５の実施形態）
以下に、第５の実施形態においては、前述のIR-Drop効果などによる電圧降下を考慮して低消費電力化を実現する方法について更に詳細に説明する。 (Fifth embodiment)
In the following, in the fifth embodiment, a method for realizing low power consumption in consideration of a voltage drop due to the above-described IR-Drop effect will be described in further detail.

図８(a)及び(b)は本発明の第５の実施形態に係る半導体集積回路装置のレイアウト例を示す図であり、電圧降下を考慮して低消費電力化を実現する方法について詳細に説明するための図である。 FIGS. 8A and 8B are diagrams showing a layout example of a semiconductor integrated circuit device according to a fifth embodiment of the present invention. The method for realizing low power consumption in consideration of a voltage drop will be described in detail. It is a figure for explaining.

図８(a)に示すレイアウトでは、準基幹電源配線８０とグラウンド配線８１とが対になって存在しており、また、配線接続素子８２及び８３を介して半導体集積回路装置の構成要素へ電源を供給するための電源供給配線８４が形成されている。IR-Drop効果により、準基幹電源配線８０における電源電圧は配線接続素子８２の点よりも配線接続素子８３の点のほうが低くなる。また、IR-Drop効果により、電源供給配線８４についても、配線接続素子８２からの距離が長くなるにつれて電源電圧が低くなる。したがって、このような電源電圧の降下分を考慮することにより、半導体集積回路装置の低消費電力化を実現することができる。 In the layout shown in FIG. 8A, a quasi-main power supply wiring 80 and a ground wiring 81 are present in pairs, and power is supplied to components of the semiconductor integrated circuit device via wiring connection elements 82 and 83. The power supply wiring 84 for supplying the power is formed. Due to the IR-Drop effect, the power supply voltage at the quasi-main power supply wiring 80 is lower at the point of the wiring connection element 83 than at the point of the wiring connection element 82. Also, due to the IR-Drop effect, the power supply voltage of the power supply wiring 84 decreases as the distance from the wiring connection element 82 increases. Therefore, power consumption of the semiconductor integrated circuit device can be reduced by considering such a drop in the power supply voltage.

また、図８(a)において、半導体集積回路装置の構成要素８５が、例えば前記図５を用いて説明したような信号伝播遅延値に余裕があるパスに属する構成要素である場合には、構成要素８５の配置を図８(b)に示す位置へ変更することにより、準基幹電源配線８０におけるIR-Drop効果と電源供給配線８６におけるIR-Drop効果とにより構成要素８５に供給される電源電圧が低減される。これにより、半導体集積回路装置の性能を劣化させることなく低消費電力化を実現することができる。 In FIG. 8A, if the component 85 of the semiconductor integrated circuit device is a component belonging to a path having a sufficient signal propagation delay value as described with reference to FIG. By changing the arrangement of the element 85 to the position shown in FIG. 8B, the power supply voltage supplied to the component 85 by the IR-Drop effect in the quasi-main power supply wiring 80 and the IR-Drop effect in the power supply wiring 86 Is reduced. Thereby, low power consumption can be realized without deteriorating the performance of the semiconductor integrated circuit device.

図９は本発明の第５の実施形態に係る半導体集積回路装置のレイアウト例を示す図であり、電圧降下を考慮した低消費電力化を実現する他の方法を説明するための図である。 FIG. 9 is a diagram showing a layout example of a semiconductor integrated circuit device according to the fifth embodiment of the present invention, and is a diagram for explaining another method for realizing low power consumption in consideration of a voltage drop.

図９に示すレイアウトでは、準基幹電源配線９０又はグラウンド配線９１は、配線接続素子９２及び９３を介して、半導体集積回路装置の構成要素へ電源を供給する電源供給配線９４及び９５、又は電源供給配線９６及び９７と接続されている。また、グラウンド配線９６、９７は、それぞれ電源供給配線９４、９５と対になるグラウンド配線である。電源供給配線９４は接続素子９２における３つの接続点で準基幹電源配線９０と接続されている。一方、電源供給配線９５は接続素子９３における２つの接続点で準基幹電源配線９０と接続されている。したがって、接続素子９２の抵抗と接続素子９３の抵抗との違いによって、電源供給配線９４と電源供給配線９５とにはそれぞれ異なる電源電圧が供給される。このように、接続素子における接続点の数を変更することにより、IR-Drop効果の度合いが互いに異なる配置領域９Ａ及び９Ｂを形成することができる。このため、半導体集積回路装置の構成要素へ供給する電源電圧を詳細に設定することが可能である。 In the layout shown in FIG. 9, the quasi-main power supply wiring 90 or the ground wiring 91 is connected to the power supply wirings 94 and 95 for supplying power to the components of the semiconductor integrated circuit device via the wiring connection elements 92 and 93, or the power supply wiring. It is connected to wirings 96 and 97. The ground lines 96 and 97 are ground lines paired with the power supply lines 94 and 95, respectively. The power supply wiring 94 is connected to the quasi-main power supply wiring 90 at three connection points of the connection element 92. On the other hand, the power supply wiring 95 is connected to the quasi-main power supply wiring 90 at two connection points of the connection element 93. Therefore, different power supply voltages are supplied to the power supply wiring 94 and the power supply wiring 95, respectively, due to the difference between the resistance of the connection element 92 and the resistance of the connection element 93. As described above, by changing the number of connection points in the connection element, the arrangement regions 9A and 9B having different degrees of the IR-Drop effect can be formed. Therefore, it is possible to set the power supply voltage supplied to the components of the semiconductor integrated circuit device in detail.

（第６の実施形態）
以下に、第６の実施形態においては、半導体集積回路装置の構成要素に個別の電源電圧を供給するために行う半導体集積回路装置の具体的な設計方法について説明する。 (Sixth embodiment)
In the following, in the sixth embodiment, a specific method of designing a semiconductor integrated circuit device for supplying individual power supply voltages to components of the semiconductor integrated circuit device will be described.

図１０は、本発明の第６の実施形態に係る半導体集積回路装置の設計方法を示すフロー図である。 FIG. 10 is a flowchart illustrating a method for designing a semiconductor integrated circuit device according to the sixth embodiment of the present invention.

図１０に示す半導体集積回路装置の設計方法は、半導体集積回路装置を設計する際に用いられるネットリストと半導体集積回路装置の各構成要素に関するライブラリデータとを用いて、各構成要素に供給する電源電圧を決定するための方法である。 The method for designing a semiconductor integrated circuit device shown in FIG. 10 uses a netlist used in designing the semiconductor integrated circuit device and a library power supply for each component of the semiconductor integrated circuit device. This is a method for determining the voltage.

図１０に示すように、まず、ステップＳＡ１において、ネットリストと半導体集積回路装置に供給される定格電圧下における半導体集積回路装置の各構成要素の特性を記録したライブラリとを用いて、各構成要素が属するパスの信号伝播遅延値を計算すると共に計算したパスの信号伝播遅延値を更に考慮して、半導体集積回路装置におけるパスのタイミング検証を行う。ステップＳＡ１におけるタイミング検証では、半導体集積回路装置のレイアウト情報がないため精度の低い検証であるので、タイミング検証に用いる情報としてレイアウトとの差分のマージンを含めて検証を行う。 As shown in FIG. 10, first, in step SA1, each component is used by using a netlist and a library recording characteristics of each component of the semiconductor integrated circuit device under a rated voltage supplied to the semiconductor integrated circuit device. Is calculated, and the timing of the path in the semiconductor integrated circuit device is verified by further considering the calculated signal propagation delay value of the path. Since the timing verification in step SA1 is a low-precision verification because there is no layout information of the semiconductor integrated circuit device, the verification including the margin of the difference from the layout is performed as information used for the timing verification.

次に、ステップＳＡ２において供給する電源電圧を変更するパスの選定を開始すると共に、ステップＳＡ３において電源電圧を変更すべき候補となるパスがあるか否かを判定する。すなわち、ステップＳＡ１でのタイミング検証の結果を用いて、許容される最大の伝播遅延値を超えることによるタイミング違反を起こすまでに時間的な余裕がある信号伝播遅延値を有するパス（以下、タイミングに余裕があるパスという）を選定する（ステップＳＡ２）が、その選定対象となる候補パスがある場合（ステップＳＡ３でＹＥＳ）にはステップＳＡ４に進む一方、選定対象となる候補パスがない場合（ステップＳＡ３でＮＯ）には終了する。 Next, in step SA2, selection of a path for changing the power supply voltage to be supplied is started, and in step SA3, it is determined whether there is a candidate path whose power supply voltage should be changed. That is, using a result of the timing verification in step SA1, a path having a signal propagation delay value that has a time margin before a timing violation due to exceeding the maximum allowable propagation delay value (hereinafter referred to as timing). (Step SA2). If there is a candidate path to be selected (YES in Step SA3), the process proceeds to Step SA4, whereas if there is no candidate path to be selected (Step SA2). (NO in SA3) ends.

次に、ステップＳＡ４において、電圧変更を行うべき候補パスを決定する。電圧変更を行うべき候補パスの決定において、選定対象となる候補パスが複数ある場合には、タイミングに余裕があるパスのうちで最も大きい信号伝播遅延値を有するパスを選択してもよいし、経験的に選択してもよい。 Next, in step SA4, a candidate path to be changed in voltage is determined. In the determination of the candidate path to be subjected to the voltage change, when there are a plurality of candidate paths to be selected, a path having the largest signal propagation delay value may be selected from among paths having extra timing. You may choose empirically.

次に、ステップＳＡ５において、電圧変更を行うべき構成要素の選定を行う。すなわち、ステップＳＡ４において決定したパスに属する構成要素の中から電圧変更を行うべき構成要素を選定する。構成要素の選定方法は、ステップＳＡ４において決定したパスに属する構成要素のうちで複数のパスに属する構成要素があれば、タイミングに余裕があるパスに最も多く属している構成要素を選定する。これにより、動作確立の高い構成要素の電圧を低減することができるので、半導体集積回路装置の低消費電力化を効率的に実現することができる。 Next, in step SA5, a component to be changed in voltage is selected. That is, a component whose voltage is to be changed is selected from the components belonging to the path determined in step SA4. If there is a component that belongs to a plurality of paths among the components that belong to the path determined in step SA4, the component selection method selects the component that most frequently belongs to the path with extra timing. This makes it possible to reduce the voltage of a component whose operation is highly established, so that the power consumption of the semiconductor integrated circuit device can be efficiently reduced.

次に、ステップＳＡ６において、構成要素に供給される電源電圧の変更処理を行う。すなわち、ステップＳＡ５において選定した構成要素に供給する電圧として、半導体集積回路装置に供給されている電源電圧のうちで定格電圧よりもひとつ低い電源電圧が供給されるように変更する。具体的には、半導体集積回路装置に供給されている電源電圧毎に構成要素のライブラリデータを用意しておいて、供給される電源電圧は異なるが同一機能を有する構成要素についてのライブラリデータについては別の名前をつけ、ネットリスト内の構成要素の名前を変更する。これにより、選定した構成要素に供給する電源電圧として定格電圧よりもひとつ低い電源電圧を供給することができる。 Next, in step SA6, a process of changing the power supply voltage supplied to the components is performed. That is, the power supply voltage supplied to the component selected in step SA5 is changed so that a power supply voltage one lower than the rated voltage among the power supply voltages supplied to the semiconductor integrated circuit device is supplied. Specifically, library data of components is prepared for each power supply voltage supplied to the semiconductor integrated circuit device, and library data of components having different power supply voltages but having the same function is provided. Rename the component in the netlist with a different name. Thereby, a power supply voltage one lower than the rated voltage can be supplied as the power supply voltage to be supplied to the selected component.

次に、ステップＳＡ７において、パス遅延計算を行う。すなわち、ステップＳＡ６において構成要素に対して供給する電源電圧の変更処理がなされたネットリスト及び電源電圧毎のライブラリを用いて、再びパスの信号伝播遅延値を計算する。そして、ステップＳＡ８に進んで、ステップＳＡ７において計算されたパスの信号伝播遅延値を考慮して、ステップＳＡ１での説明と同様にして、半導体集積回路装置におけるパスにタイミング違反が発生するか否かを判定する。タイミング違反が発生すると判定した場合（ステップＳＡ８においてＹＥＳ）には、供給される電源電圧を変更した構成要素に対して供給する電源電圧としてステップＳＡ６で変更する前の電源電圧に戻した後、ステップＳＡ２に戻って電圧を変更すべき他のパスの選定を開始して、以降は前述のステップを繰り返す。一方、タイミング違反が発生しないと判定した場合（ステップＳＡ８においてＮＯ）には、ステップＳＡ９に進む。 Next, in step SA7, path delay calculation is performed. That is, the signal propagation delay value of the path is calculated again by using the library for each power supply voltage and the netlist for which the power supply voltage supplied to the components has been changed in step SA6. Then, proceeding to step SA8, considering whether the signal propagation delay value of the path calculated in step SA7 is taken into consideration, it is determined whether a timing violation occurs in the path in the semiconductor integrated circuit device in the same manner as described in step SA1. Is determined. If it is determined that a timing violation occurs (YES in step SA8), the power supply voltage to be supplied to the changed component is returned to the power supply voltage before the change in step SA6, and Returning to SA2, selection of another path whose voltage should be changed is started, and thereafter, the above steps are repeated. On the other hand, when it is determined that the timing violation does not occur (NO in step SA8), the process proceeds to step SA9.

次に、ステップＳＡ９において、構成要素に供給される電源電圧の変更処理を行う。すなわち、ステップＳＡ６において供給される電源電圧の変更処理が行われた構成要素に対して、ステップＳＡ６において変更された後の電源電圧よりも更に低い電源電圧が供給されるように変更する。尚、供給される電源電圧の変更処理は前記ステップＳＡ６と同様である。 Next, in step SA9, a process of changing the power supply voltage supplied to the components is performed. That is, the power supply voltage supplied in step SA6 is changed so that a power supply voltage that is lower than the power supply voltage changed in step SA6 is supplied to the component. The process of changing the supplied power supply voltage is the same as in step SA6.

次に、ステップＳＡ１０において、パス遅延計算を行う。すなわち、ステップＳＡ９において構成要素に対して供給する電源電圧の変更処理が行われたので、再びパスの信号伝播遅延値を計算する。そして、ステップＳＡ１１に進んで、ステップＳＡ９において計算されたパスの信号伝播遅延値を考慮して、半導体集積回路装置におけるパスにタイミング違反が発生するか否かを判定する。タイミング違反が発生する判定した場合（ステップＳＡ１１においてＹＥＳ）には、ステップＳＡ９において供給される電源電圧を変更した構成要素に対して供給する電源電圧としてステップＳＡ９で変更する前の電源電圧に戻した後、ステップＳＡ５に戻って電圧を変更すべき他の構成要素の選定を行い、以降は前述のステップを繰り返す。一方、タイミング違反が発生しないと判定した場合（ステップＳＡ１１においてＮＯ）には、ステップＳＡ１２に進む。 Next, in step SA10, path delay calculation is performed. That is, since the process of changing the power supply voltage to be supplied to the components is performed in step SA9, the signal propagation delay value of the path is calculated again. Then, proceeding to step SA11, it is determined whether or not a timing violation occurs in the path in the semiconductor integrated circuit device in consideration of the signal propagation delay value of the path calculated in step SA9. When it is determined that a timing violation occurs (YES in step SA11), the power supply voltage supplied in step SA9 is returned to the power supply voltage before the change in step SA9 as the power supply voltage supplied to the changed component. Thereafter, returning to step SA5, another component whose voltage is to be changed is selected, and thereafter, the above steps are repeated. On the other hand, when it is determined that no timing violation occurs (NO in step SA11), the process proceeds to step SA12.

次に、ステップＳＡ１２において、ステップＳＡ９において変更した電源電圧が半導体集積回路装置に供給されている電源電圧のうちで最小値であるか否かを判定する。電源電圧の値が最小値であると判定した場合（ステップＳＡ１２においてＹＥＳ）には、ステップＳＡ１３に進む一方、電源電圧の値が最小値でないと判定した場合（ステップＳＡ１２においてＮＯ）には、ステップＳＡ９に戻って構成要素に供給する電源電圧として更に低い電源電圧に変更して前述のステップを繰り返す。 Next, in step SA12, it is determined whether or not the power supply voltage changed in step SA9 is the minimum value among the power supply voltages supplied to the semiconductor integrated circuit device. If it is determined that the value of the power supply voltage is the minimum value (YES in step SA12), the process proceeds to step SA13, while if it is determined that the value of the power supply voltage is not the minimum value (NO in step SA12), the process proceeds to step SA13. Returning to SA9, the power supply voltage supplied to the components is changed to a lower power supply voltage, and the above-described steps are repeated.

次に、ステップＳＡ１３において、電源電圧を変更すべき候補となる他の構成要素があるか否かを判定し、他の構成要素があると判定した場合には、ステップＳＡ５に戻って前述のステップを繰り返す一方、他の構成要素がない場合には、ステップＳＡ２に戻って前述のステップを繰り返す。 Next, in step SA13, it is determined whether or not there is another component that is a candidate for changing the power supply voltage. If it is determined that there is another component, the process returns to step SA5 and returns to step SA5. On the other hand, if there is no other component, the flow returns to step SA2 to repeat the above-described steps.

このように、以上のようなステップを順に行うことにより、タイミングに余裕がある全てのパスがタイミング違反を起こすことなく、それらのパスに属する構成要素の電源電圧を低減することが可能になる。また、このようなステップを順に行うことによって、各構成要素に供給される電源電圧の情報を作成することができる。これにより、半導体集積回路装置の低消費電力化を効率的に実現することができる。 As described above, by sequentially performing the above-described steps, it becomes possible to reduce the power supply voltages of the components belonging to all the paths having a margin of timing without causing a timing violation. Further, by performing such steps in order, it is possible to create information on the power supply voltage supplied to each component. As a result, the power consumption of the semiconductor integrated circuit device can be efficiently reduced.

（第７の実施形態）
以下に、第７の実施形態においては、前述の第６の実施形態において作成した半導体集積回路装置の構成要素に対して個別に供給される電源電圧の情報（以下、電源電圧情報という）と半導体集積回路装置のネットリストとを用いて、各構成要素の具体的な配置を行う方法について説明する。 (Seventh embodiment)
Hereinafter, in the seventh embodiment, information on power supply voltage (hereinafter referred to as power supply voltage information) individually supplied to the components of the semiconductor integrated circuit device created in the above-described sixth embodiment and the semiconductor A method for specifically arranging the components using the netlist of the integrated circuit device will be described.

図１１は本発明の第７の実施形態に係る半導体集積回路装置の設計方法を示すフロー図である。 FIG. 11 is a flowchart showing a method for designing a semiconductor integrated circuit device according to the seventh embodiment of the present invention.

図１１に示すように、まず、ステップＳＢ１において、電圧統計情報を作成する。すなわち、半導体集積回路装置のネットリストと各構成要素の電源電圧情報とを用いて、半導体集積回路装置に供給される電源電圧毎に、それらの電源電圧が供給されている構成要素の数を計算することにより、電圧統計情報を作成する。 As shown in FIG. 11, first, in step SB1, voltage statistical information is created. That is, for each power supply voltage supplied to the semiconductor integrated circuit device, the number of components to which those power supply voltages are supplied is calculated using the netlist of the semiconductor integrated circuit device and the power supply voltage information of each component. By doing so, voltage statistical information is created.

図１２(a)は本発明の第７の実施形態に係る半導体集積回路装置に供給される複数の電源電圧に対するその各々の電源電圧を受ける構成要素数の統計図の一例である。図１２(a)に示すように、ステップＳＢ１において作成する電圧統計情報は、半導体集積回路装置に供給される電源電圧ＶＤＤ１〜ＶＤＤ５毎に、電源電圧ＶＤＤ１〜ＶＤＤ５のそれぞれが供給されている構成要素の数を統計として示すものである。また、電圧統計情報の作成については、半導体集積回路装置全体を対象として行ってもよいし、半導体集積回路装置を構成する各回路ブロックを対象として行ってもよい。 FIG. 12A is an example of a statistical diagram of the number of components receiving each power supply voltage for a plurality of power supply voltages supplied to the semiconductor integrated circuit device according to the seventh embodiment of the present invention. As shown in FIG. 12 (a), the voltage statistical information created in step SB1 is a component in which each of the power supply voltages VDD1 to VDD5 is supplied for each of the power supply voltages VDD1 to VDD5 supplied to the semiconductor integrated circuit device. Are shown as statistics. In addition, the creation of the voltage statistical information may be performed for the entire semiconductor integrated circuit device, or may be performed for each circuit block included in the semiconductor integrated circuit device.

次に、図１１に示すステップＳＢ２において、電源電圧毎の配置領域を決定する。すなわち、ステップＳＢ１において作成した電圧統計情報を用いて、半導体集積回路装置内に電源電圧毎の配置領域を決定する。配置領域の決定方法としては、図１２(a)に示す電圧統計情報が作成された各回路ブロック又は半導体集積回路装置全体に対して、各回路ブロック又は半導体集積回路装置全体においてそれらを構成するいずれかの辺から順に、電圧統計情報に示される統計データの割合に基づいて領域を分割してもよいし、経験則に基づいて適切な割合に領域を分割してもよい。また、ここでいう領域の分割方法は、前述の第４の実施形態において図７(a)を用いて説明したように、半導体集積回路装置の構成要素に供給する電源配線のうちいずれかの電源配線を分離することによって実現できる。 Next, in step SB2 shown in FIG. 11, an arrangement area for each power supply voltage is determined. That is, using the voltage statistical information created in step SB1, an arrangement area for each power supply voltage is determined in the semiconductor integrated circuit device. As a method of determining the arrangement area, for each circuit block or the entire semiconductor integrated circuit device in which the voltage statistical information shown in FIG. The region may be divided in order from the side based on the ratio of the statistical data indicated in the voltage statistical information, or the region may be divided into an appropriate ratio based on an empirical rule. In addition, as described with reference to FIG. 7A in the above-described fourth embodiment, the region dividing method described above uses any one of the power supply wirings supplied to the components of the semiconductor integrated circuit device. This can be realized by separating the wiring.

図１２(b)は本発明の第７の実施形態に係る半導体集積回路装置の電源電圧毎の配置領域の一例を示す図である。図１２(b)に示すように、半導体集積回路装置１２０は回路ブロック１２０ａ〜１２０ｄを有しており、回路ブロック１２０ａでは、図１２(a)に示す電圧統計情報に基づいて、電源電圧ＶＤＤ１〜ＶＤＤ５毎に配置領域を決定している。 FIG. 12B is a diagram showing an example of an arrangement region for each power supply voltage of the semiconductor integrated circuit device according to the seventh embodiment of the present invention. As shown in FIG. 12B, the semiconductor integrated circuit device 120 has circuit blocks 120a to 120d. In the circuit block 120a, based on the voltage statistical information shown in FIG. The arrangement area is determined for each VDD5.

次に、図１１に示すステップＳＢ３において、初期配置配線を行う。ステップＳＢ２において決定した電源電圧毎の配置領域情報と各構成要素の電源電圧情報とを用いて、該当する電源電圧が供給される配置領域に各構成要素を配置した後、配線を行う。この場合、半導体集積回路装置における構成要素が属するパスの信号伝播遅延値が許容される最大の信号伝播遅延値を超えないように、各構成要素の配置と配線を行う。 Next, in step SB3 shown in FIG. 11, initial placement and wiring are performed. Using the arrangement area information for each power supply voltage determined in step SB2 and the power supply voltage information of each element, each component is arranged in an arrangement area to which the corresponding power supply voltage is supplied, and then wiring is performed. In this case, the components are arranged and wired so that the signal propagation delay value of the path to which the component belongs in the semiconductor integrated circuit device does not exceed the maximum allowable signal propagation delay value.

次に、ステップＳＢ４において、ステップＳＢ３における初期配置後の半導体集積回路装置におけるパスの信号伝播遅延値を計算する。すなわち、初期配置配線後の半導体集積回路装置についてのレイアウトデータに基づいて、パスの信号伝播遅延値を計算する。そして、ステップＳＢ５に進んで、計算したパスの信号伝播遅延値を考慮して、半導体集積回路装置におけるパスにタイミング違反が発生するか否かを判定し、タイミング違反が発生すると判定した場合にはステップＳＢ６に進む一方、タイミング違反が発生しないと判定した場合には後述するステップＳＢ９に進む。尚、図１０に示したステップＳＡ１においてマージンが考慮されているので、初期配置配線によって大きなタイミング違反が生じることはない。 Next, in step SB4, a signal propagation delay value of a path in the semiconductor integrated circuit device after the initial placement in step SB3 is calculated. That is, the signal propagation delay value of the path is calculated based on the layout data of the semiconductor integrated circuit device after the initial placement and routing. Proceeding to step SB5, it is determined whether or not a timing violation occurs in the path in the semiconductor integrated circuit device in consideration of the calculated signal propagation delay value of the path. While the process proceeds to step SB6, if it is determined that no timing violation occurs, the process proceeds to step SB9 described later. Since a margin is considered in step SA1 shown in FIG. 10, a large timing violation does not occur due to the initial placement and routing.

次に、ステップＳＢ６において、インクリメント配置配線を行う。すなわち、ステップＳＢ４においてタイミング違反が発生したパスに属する構成要素に対して、電源電圧の変更も含めて配置を改善することにより、タイミング違反を低減する。 Next, in Step SB6, increment placement wiring is performed. That is, the timing violation is reduced by improving the arrangement of the components belonging to the path where the timing violation has occurred in step SB4, including changing the power supply voltage.

次に、ステップＳＢ７において、パスの信号伝播遅延値を計算する。すなわち、ステップＳＢ６におけるインクリメント配置配線後の半導体集積回路装置におけるパスの信号伝播遅延値を計算する。そして、計算したパスの信号伝播遅延値を考慮して、半導体集積回路装置におけるパスにタイミング違反が発生するか否かを判定し、タイミング違反が発生すると判定した場合にはステップＳＢ６に移って再度インクリメント配置配線を行う処理を繰り返す一方、タイミング違反が発生しないと判定した場合にはステップＳＢ９に進む。 Next, in step SB7, the signal propagation delay value of the path is calculated. That is, the signal propagation delay value of the path in the semiconductor integrated circuit device after the incremental placement and routing in step SB6 is calculated. Then, in consideration of the calculated signal propagation delay value of the path, it is determined whether or not a timing violation occurs in the path in the semiconductor integrated circuit device. If it is determined that the timing violation occurs, the process proceeds to step SB6 and again. While repeating the process of incrementing and routing, if it is determined that no timing violation occurs, the process proceeds to step SB9.

次に、ステップＳＢ９において、IR-Drop計算を行う。すなわち、半導体集積回路装置における電源配線のレイアウト及び各構成要素の配置に基づいて、電源配線上の電圧降下を計算する。尚、IR-Drop計算は独自の方法で計算してもよいし、計算用のツールを使用して計算してもよい。 Next, in step SB9, an IR-Drop calculation is performed. That is, the voltage drop on the power supply wiring is calculated based on the layout of the power supply wiring and the arrangement of each component in the semiconductor integrated circuit device. The IR-Drop calculation may be performed by a unique method, or may be performed using a calculation tool.

次に、ステップＳＢ１０において、IR-Dropを考慮したパスの信号伝播遅延値を計算する。そして、ステップＳＢ１１において、ステップＳＢ９において計算された半導体集積回路装置におけるIR-Dropを考慮したパスの信号伝播遅延値を用いて、IR-Dropによって半導体集積回路装置におけるパスにタイミング違反が発生するか否かを判定し、タイミング違反が発生すると判定した場合にはステップＳＢ１２に進む一方、タイミング違反が発生しないと判定した場合には後述するステップＳＢ１５に進む。 Next, in step SB10, a signal propagation delay value of the path in consideration of the IR-Drop is calculated. In step SB11, using the signal propagation delay value of the path in consideration of the IR-Drop in the semiconductor integrated circuit device calculated in step SB9, whether a timing violation occurs in the path in the semiconductor integrated circuit device due to the IR-Drop It is determined whether or not a timing violation occurs. If it is determined that a timing violation does not occur, the process proceeds to step SB12. If it is determined that a timing violation does not occur, the process proceeds to step SB15 described later.

次に、ステップＳＢ１２において、IR-Drop対策を行う。すなわち、ステップＳＢ１０において計算したIR-Dropを考慮したパスの信号伝播遅延値に基づいてタイミング違反が発生したパスについて、そのパスに属する構成要素のうちIR-Dropの影響が最も大きい構成要素をIR-Dropの影響が少ない領域へ配置を変更する。また、IR-Dropの影響が少ない領域へ構成要素の配置を変更してもタイミング違反が改善されないパスについては、そのパスに属する構成要素のうち、電源電圧として低減された電源電圧が供給される領域に配置された構成要素があれば、その構成要素を低減された電源電圧よりも高い電源電圧が供給される領域へ配置を変更する。 Next, in step SB12, countermeasures against IR-Drop are taken. That is, for a path in which a timing violation has occurred based on the signal propagation delay value of the path in consideration of the IR-Drop calculated in step SB10, a component having the greatest influence of IR-Drop among components belonging to the path is determined as an IR. -Change the layout to an area that is less affected by Drop. In addition, for a path whose timing violation is not improved even if the arrangement of components is changed to a region where the influence of IR-Drop is small, a reduced power supply voltage is supplied as a power supply voltage among components belonging to the path. If there is a component arranged in the area, the arrangement is changed to an area where a power supply voltage higher than the reduced power supply voltage is supplied.

次に、ステップＳＢ１３において、再度パスの信号伝播遅延値を計算する。ステップ１２においてIR-Drop対策を行った半導体集積回路装置におけるパスの信号伝播遅延値を計算する。そして、ステップＳＢ１４において、ステップＳＢ１３において計算されたパスの信号伝播遅延値を考慮して、IR-Drop対策後の半導体集積回路装置におけるパスにタイミング違反が発生するか否かを判定し、タイミング違反が発生すると判定した場合にはステップＳＢ１２に戻って再度IR-Drop対策を行う一方、タイミング違反が発生しないと判定した場合にはステップＳＢ１５に進む。 Next, in step SB13, the signal propagation delay value of the path is calculated again. In step 12, the signal propagation delay value of the path in the semiconductor integrated circuit device that has taken the measure against IR-Drop is calculated. In step SB14, in consideration of the signal propagation delay value of the path calculated in step SB13, it is determined whether or not a timing violation occurs in the path in the semiconductor integrated circuit device after the countermeasures against IR-Drop. If it is determined that the timing violation occurs, the process returns to step SB12 to perform the IR-Drop countermeasure again, while if it is determined that no timing violation occurs, the process proceeds to step SB15.

次に、ステップＳＢ１５においては、IR-Dropを考慮して電力の最適化を行う。すなわち、ステップＳＢ１１においてタイミング違反が発生しないと判定された場合において、タイミングに余裕があるパスについては、前述の図８(a)及び(b)を用いた説明と同様にして、パスに属する構成要素の配置をIR-Dropの影響が大きい領域へ変更することにより、構成要素に供給される電源電圧を低減する。このようにして、半導体集積回路装置の低消費電力化をより詳細に且つより効果的に実現することができる。 Next, in step SB15, power optimization is performed in consideration of IR-Drop. In other words, when it is determined in step SB11 that no timing violation occurs, the paths having extra timing are assigned to the paths belonging to the paths in the same manner as described with reference to FIGS. 8 (a) and 8 (b). By changing the arrangement of elements to a region where the influence of IR-Drop is large, the power supply voltage supplied to the components is reduced. In this manner, the power consumption of the semiconductor integrated circuit device can be reduced in more detail and more effectively.

次に、ステップＳＢ１６においては、再度パスの信号伝播遅延値を計算する。そして、ステップＳＢ１７において、ステップＳＢ１６において計算したパスの信号伝播遅延値を考慮して、ステップＳＢ１５においてIR-Dropを考慮した電力の最適化後の半導体集積回路におけるパスにタイミング違反があるか否かを判定する。この場合、タイミング違反が発生すると判定した場合にはステップＳＢ１５に戻り、IR-Dropを考慮した電力の最適化のために変更していた構成要素の配置を元に戻した後、他の構成要素の配置を変更して前述のステップを繰り返す。一方、タイミング違反が発生しないと判定した場合には一連の処理を終了する。 Next, in step SB16, the signal propagation delay value of the path is calculated again. Then, in step SB17, in consideration of the signal propagation delay value of the path calculated in step SB16, whether or not there is a timing violation in the path in the semiconductor integrated circuit after power optimization in consideration of IR-Drop in step SB15 Is determined. In this case, when it is determined that a timing violation occurs, the process returns to step SB15, and after the arrangement of the components changed for optimizing the power in consideration of the IR-Drop is restored, the other components are returned. And the above steps are repeated. On the other hand, when it is determined that the timing violation does not occur, the series of processing ends.

このように、各構成要素の電源電圧情報を用いて各構成要素に対して個別の電源が供給される配置領域を決定するので、半導体集積回路装置におけるパスにタイミング違反を発生させることなく半導体集積回路装置の低消費電力化を実現することができる。また、IR-Drop対策と共にIR-Dropを考慮した電力の最適化を行うので、IR-Dropによる半導体集積回路装置の性能劣化を防ぎながらIR-Dropを考慮した半導体集積回路装置の低消費電力化を実現することができる。 As described above, since the arrangement area to which individual power is supplied to each component is determined by using the power supply voltage information of each component, the semiconductor integrated circuit can be integrated without causing a timing violation in a path in the semiconductor integrated circuit device. Low power consumption of the circuit device can be realized. In addition, since power is optimized in consideration of IR-Drop along with IR-Drop countermeasures, the power consumption of the semiconductor integrated circuit device considering IR-Drop is reduced while preventing the performance degradation of the semiconductor integrated circuit device due to IR-Drop. Can be realized.

以上のように、本発明に係る半導体集積回路装置及びその設計方法によると、半導体集積回路装置の低消費電力化を実現できるので、高性能化及び大規模化が特に要求される移動体通信分野に用いる半導体集積回路装置に本発明を適用すると有用である。 As described above, according to the semiconductor integrated circuit device and the method for designing the same according to the present invention, the power consumption of the semiconductor integrated circuit device can be reduced, so that the mobile communication field particularly required to have high performance and large scale is required. It is useful to apply the present invention to a semiconductor integrated circuit device used for the above.

本発明の第１の実施形態に係る半導体集積回路装置の構成例を示す図である。1 is a diagram illustrating a configuration example of a semiconductor integrated circuit device according to a first embodiment of the present invention. (a)及び(b)は本発明の第１の実施形態に係る半導体集積回路装置の構成例を示す図である。FIGS. 2A and 2B are diagrams illustrating a configuration example of a semiconductor integrated circuit device according to a first embodiment of the present invention. 本発明の第２の実施形態に係る半導体集積回路装置の構成例を示す図である。FIG. 6 is a diagram illustrating a configuration example of a semiconductor integrated circuit device according to a second embodiment of the present invention. 本発明の第２の実施形態に係る半導体集積回路装置の構成例を示す図である。FIG. 6 is a diagram illustrating a configuration example of a semiconductor integrated circuit device according to a second embodiment of the present invention. 本発明の第３の実施形態に係る半導体集積回路装置の構成例を示す図である。FIG. 11 is a diagram illustrating a configuration example of a semiconductor integrated circuit device according to a third embodiment of the present invention. (a)及び(b)は本発明の第４の実施形態に係る半導体集積回路装置の構成例を示す図である。(a) and (b) are diagrams showing a configuration example of a semiconductor integrated circuit device according to a fourth embodiment of the present invention. (a)は本発明の第４の実施形態に係る半導体集積回路装置のレイアウト例を示す平面図であり、(b)はその立体図である。(a) is a plan view showing a layout example of a semiconductor integrated circuit device according to a fourth embodiment of the present invention, and (b) is a three-dimensional view thereof. (a)及び(b)は本発明の第５の実施形態に係る半導体集積回路装置のレイアウト例を示す平面図である。(a) and (b) are plan views showing a layout example of a semiconductor integrated circuit device according to a fifth embodiment of the present invention. 本発明の第５の実施形態に係る半導体集積回路装置のレイアウト例を示す平面図である。FIG. 15 is a plan view illustrating a layout example of a semiconductor integrated circuit device according to a fifth embodiment of the present invention. 本発明の第６の実施形態に係る半導体集積回路装置の設計方法を示すフロー図である。FIG. 14 is a flowchart illustrating a method for designing a semiconductor integrated circuit device according to a sixth embodiment of the present invention. 本発明の第７の実施形態に係る半導体集積回路装置の設計方法を示すフロー図である。FIG. 14 is a flowchart illustrating a method for designing a semiconductor integrated circuit device according to a seventh embodiment of the present invention. (a)は電圧統計情報を示す図であり、(b)は電圧毎の配置領域を示す図である。(a) is a diagram showing voltage statistical information, and (b) is a diagram showing an arrangement area for each voltage.

符号の説明Explanation of reference numerals

１Ｃ、２Ｃａ、２Ｃｂ、３Ｃ、４Ｃ回路ブロック
１１〜１４電源
ＶＤＤ１〜ＶＤＤ５、ＶＤＤ５１電圧
１０１ｅ〜１２０ｅ、２０１ｅ〜２１７ｅ、３０１ｅ〜３０９ｅ、４０１ｅ〜４２４ｅ、５０１ｅ〜５０８ｅ構成要素
２０ｐ〜２３ｐ、３４ｐ、３６ｐ、４５ｐ〜４７ｐ、４ｎｐ、５２ｐパス
３１Ｒ、３２Ｒ、４１Ｒ〜４４Ｒ、４ｎＲ、５０Ｒ、７Ａ、７Ｂ、９Ａ、９Ｂ配置領域
５０ｒ〜５３ｒ配置領域内の詳細な領域
５１Ｌ電源配線
６０、６１、６５、６６、基幹電源配線
６２、６７、７０、７１、８０、９０準基幹電源配線
７２、８２、８３、９２、９３配線接続素子
７３構成要素の電源配線
７４、７５、８１、９１、９６、９７グラウンド配線
７６構成要素のグラウンド配線
７７、８５構成要素
８４、８７、９４、９５電源供給配線 1C, 2Ca, 2Cb, 3C, 4C Circuit blocks 11 to 14 Power supplies VDD1 to VDD5, VDD51 Voltages 101e to 120e, 201e to 217e, 301e to 309e, 401e to 424e, 501e to 508e Components 20p to 23p, 34p, 36p, 45p-47p, 4np, 52p Paths 31R, 32R, 41R-44R, 4nR, 50R, 7A, 7B, 9A, 9B Arrangement area 50r-53r Detailed area 51L in the arrangement area Power supply wiring 60, 61, 65, 66, Main power supply wiring 62, 67, 70, 71, 80, 90 Semi-main power supply wiring 72, 82, 83, 92, 93 Wiring connection element 73 Power supply wirings 74, 75, 81, 91, 96, 97 Ground wiring 76 Component ground wiring 77, 85 Component 84, 87, 94, 95 Power supply wiring

Claims

複数の構成要素を含んだ回路ブロックを有する半導体集積回路装置であって、
前記複数の構成要素のうちの少なくとも１つには、他の構成要素とは異なる値の電圧が供給されている
ことを特徴とする半導体集積回路装置 A semiconductor integrated circuit device having a circuit block including a plurality of components,
A semiconductor integrated circuit device, wherein a voltage having a value different from that of another component is supplied to at least one of the plurality of components.

請求項１に記載の半導体集積回路装置において、
各々が異なる値の電圧を前記回路ブロックに供給する複数の電源を備え、
前記複数の電源のうちの１つは、所定の電圧を供給するものであり、残りのものは、前記所定の電圧が順に降圧された電圧を供給するものである
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1,
A plurality of power supplies each supplying a voltage of a different value to the circuit block,
A semiconductor integrated circuit, wherein one of the plurality of power supplies supplies a predetermined voltage, and the other supplies a voltage obtained by sequentially reducing the predetermined voltage. apparatus.

請求項１に記載の半導体集積回路装置において、
前記複数の構成要素の各々には、
前記複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値に応じた電圧が、供給されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1,
In each of the plurality of components,
A semiconductor integrated circuit device, wherein a voltage corresponding to a signal propagation delay value under a predetermined condition generated in a path to which each of the plurality of components belongs is supplied.

請求項３に記載の半導体集積回路装置において、
前記複数の構成要素のうち、前記信号伝播遅延値が最大であるパスに属する構成要素には、
そのパスの信号伝播遅延値が許容される最大値以内に収まることが可能な電圧が供給されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 3,
Among the plurality of components, the components belonging to the path having the maximum signal propagation delay value include:
A semiconductor integrated circuit device, wherein a voltage is supplied so that a signal propagation delay value of the path can fall within a maximum allowable value.

請求項３に記載の半導体集積回路装置において、
前記信号伝播遅延値が最大であるパス以外のパスに属する構成要素には、
前記信号伝播遅延値が最大であるパスに対して供給される電圧よりも低い電圧が供給されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 3,
Components belonging to paths other than the path having the maximum signal propagation delay value include:
A semiconductor integrated circuit device wherein a voltage lower than a voltage supplied to a path having a maximum signal propagation delay value is supplied.

請求項３に記載の半導体集積回路装置において、
同一のパスに属する２以上の構成要素には、
前記信号伝播遅延値に基づいて、２種類以上の値を有する電圧が供給されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 3,
Two or more components belonging to the same path include:
A semiconductor integrated circuit device, wherein voltages having two or more values are supplied based on the signal propagation delay value.

請求項３に記載の半導体集積回路装置において、
前記信号伝播遅延値に基づいて、一のパスに属する構成要素のうちの一部の構成要素に対して供給される電圧を降圧することが許容される場合に、前記一のパスと他のパスとに属する構成要素には、
前記一のパスに属するその構成要素以外の構成要素に対して供給する電圧よりも低い電圧が供給されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 3,
When it is allowed to reduce the voltage supplied to some of the components belonging to one path based on the signal propagation delay value, the one path and the other path The components belonging to and
A semiconductor integrated circuit device, wherein a voltage lower than a voltage supplied to components other than the component belonging to the one path is supplied.

請求項１に記載の半導体集積回路装置において、
前記複数の構成要素は、
各々に供給されるべき電圧の値に対応した複数の領域に分けて配置されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1,
The plurality of components,
A semiconductor integrated circuit device, wherein the semiconductor integrated circuit device is divided into a plurality of regions corresponding to values of voltages to be supplied to the respective semiconductor integrated circuit devices.

請求項８に記載の半導体集積回路装置において、
各々が異なる値の電圧を前記回路ブロックに供給する複数の電源を備え、
前記複数の電源の各々からの電圧が供給される構成要素の数に基づいて、前記複数の構成要素の各々に供給されるべき電圧の値が決定されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 8,
A plurality of power supplies each supplying a voltage of a different value to the circuit block,
A semiconductor integrated circuit device, wherein a value of a voltage to be supplied to each of the plurality of components is determined based on the number of components to which a voltage is supplied from each of the plurality of power supplies. .

請求項８に記載の半導体集積回路装置において、
前記複数の構成要素の各々に接続される複数の電源配線のうち少なくとも１つの電源配線を分離することにより、前記各々に供給されるべき電圧の値に対応した前記複数の領域に分けられている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 8,
By separating at least one power supply line among a plurality of power supply lines connected to each of the plurality of components, the plurality of regions are divided into the plurality of regions corresponding to the values of voltages to be supplied to the respective components. A semiconductor integrated circuit device characterized by the above-mentioned.

請求項８に記載の半導体集積回路装置において、
前記複数の構成要素の各々は、
前記複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値に応じて、前記複数の領域のいずれかに配置されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 8,
Each of the plurality of components,
The semiconductor integrated circuit device is arranged in one of the plurality of regions according to a signal propagation delay value under a predetermined condition occurring in a path to which each of the plurality of components belongs.

請求項８に記載の半導体集積回路装置において、
同一のパスに属する２以上の構成要素は、
前記複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値に基づいて、前記複数の領域のうちの２つ以上の異なる領域に配置されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 8,
Two or more components belonging to the same path
Semiconductors are arranged in two or more different regions of the plurality of regions based on signal propagation delay values under predetermined conditions occurring in a path to which each of the plurality of components belongs. Integrated circuit device.

請求項８に記載の半導体集積回路装置において、
前記複数の構成要素の各々が属するパスに生じる所定の条件下での前記信号伝播遅延値に基づいて、一のパスに属する構成要素のうちの一部の構成要素に対して供給される電圧を降圧することが許容される場合に、前記一のパスと他のパスとに属する構成要素は、
前記一のパスに属するその構成要素以外の構成要素が配置されている領域よりも低い電圧が供給される領域に配置されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 8,
Based on the signal propagation delay value under a predetermined condition occurring in a path to which each of the plurality of components belongs, a voltage supplied to some of the components belonging to one path is determined. When the step-down is permitted, the components belonging to the one path and the other path include:
The semiconductor integrated circuit device is arranged in a region to which a lower voltage is supplied than a region in which components other than the component belonging to the one path are arranged.

請求項８に記載の半導体集積回路装置において、
前記複数の領域のうちの少なくとも１つは、
電源配線からの距離に応じて、更に複数の領域に分けられている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 8,
At least one of the plurality of regions,
A semiconductor integrated circuit device further divided into a plurality of regions according to a distance from a power supply wiring.

請求項１４に記載の半導体集積回路装置において、
前記電源配線からの距離は、IR-Drop効果を考慮した距離である
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 14,
The semiconductor integrated circuit device according to claim 1, wherein the distance from the power supply wiring is a distance considering an IR-Drop effect.

請求項１４に記載の半導体集積回路装置において、
前記複数の構成要素の各々は、
前記複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値に応じて、前記更に分けられた複数の領域のいずれかに配置されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 14,
Each of the plurality of components,
A semiconductor integrated circuit arranged in any of the plurality of areas further divided according to a signal propagation delay value under a predetermined condition occurring in a path to which each of the plurality of components belongs. apparatus.

請求項１６に記載の半導体集積回路装置において、
前記信号伝播遅延値が最大であるパスに属する構成要素は、
前記更に分けられた複数の領域のうち、前記電源配線に最も近い領域に配置されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 16,
The components belonging to the path having the maximum signal propagation delay value include:
A semiconductor integrated circuit device, wherein the semiconductor integrated circuit device is arranged in a region closest to the power supply wiring among the plurality of divided regions.

請求項１６に記載の半導体集積回路装置において、
前記更に分けられた複数の領域のうちの一の領域に構成要素が配置される条件下での前記信号伝播遅延値が許容される最大値未満であるパスに属する前記構成要素は、
前記パスの信号伝播遅延値が許容される最大値以内に収まるように、前記電源配線からの距離が前記一の領域よりも遠い他の領域に配置されている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 16,
The component belonging to a path in which the signal propagation delay value is less than an allowable maximum value under a condition in which the component is arranged in one of the plurality of divided areas,
A semiconductor integrated circuit device disposed in another area farther than the one area so that a signal propagation delay value of the path is within an allowable maximum value. .

請求項１４に記載の半導体集積回路装置において、
前記更に分けられた複数の領域は、前記電源配線に接続される接続素子の数に応じて、更に複数の領域に分けられている
ことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 14,
2. The semiconductor integrated circuit device according to claim 1, wherein the plurality of further divided regions are further divided into a plurality of regions according to the number of connection elements connected to the power supply wiring.

複数の構成要素を含んだ回路ブロックを有する半導体集積回路装置の設計方法であって、
前記複数の構成要素のうちの少なくとも１つに対して、他の構成要素とは異なる値の電圧を供給する
ことを特徴とする半導体集積回路装置の設計方法。 A method of designing a semiconductor integrated circuit device having a circuit block including a plurality of components,
A method for designing a semiconductor integrated circuit device, wherein a voltage having a value different from that of another component is supplied to at least one of the plurality of components.

請求項２０に記載の半導体集積回路装置の設計方法において、
前記複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値を統計的に計算し、前記信号伝播遅延値に基づいて、前記パスの信号伝播遅延値が許容される最大値以内となる電圧のうち最小のものを、前記複数の構成要素に供給すべき電圧の大きさが２番目以降の大きさを有する電圧として供給する
ことを特徴とする半導体集積回路装置の設計方法。 21. The method of designing a semiconductor integrated circuit device according to claim 20,
A signal propagation delay value under a predetermined condition generated in a path to which each of the plurality of components belongs is statistically calculated, and based on the signal propagation delay value, a maximum signal propagation delay value of the path is allowed. A method for designing a semiconductor integrated circuit device, comprising: supplying a minimum voltage among values within a value as a voltage having a second or higher voltage to be supplied to the plurality of components. .

請求項２０に記載の半導体集積回路装置の設計方法において、
前記複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値を計算し、前記複数の構成要素の各々に対して、前記信号伝播遅延値に応じた電圧を供給する
ことを特徴とする半導体集積回路装置の設計方法。 21. The method of designing a semiconductor integrated circuit device according to claim 20,
Calculating a signal propagation delay value under a predetermined condition occurring in a path to which each of the plurality of components belongs, and supplying a voltage corresponding to the signal propagation delay value to each of the plurality of components. A method for designing a semiconductor integrated circuit device.

請求項２２に記載の半導体集積回路装置の設計方法において、
前記信号伝播遅延値に基づいて、同一のパスに属する２以上の構成要素に対して、２種類以上の値を有する電圧を供給する
ことを特徴とする半導体集積回路装置の設計方法。 23. The method of designing a semiconductor integrated circuit device according to claim 22,
A method for designing a semiconductor integrated circuit device, comprising: supplying voltages having two or more values to two or more components belonging to the same path based on the signal propagation delay value.

請求項２２に記載の半導体集積回路装置の設計方法において、
前記信号伝播遅延値に基づいて、一のパスに属する構成要素のうちの一部の構成要素に対して供給される電圧を降圧することが許容される場合に、前記一のパスと他のパスとに属する構成要素に対して、前記一のパスに属するその構成要素以外の構成要素に対して供給する電圧よりも低い電圧を供給する
ことを特徴とする半導体集積回路装置の設計方法。 The method for designing a semiconductor integrated circuit device according to claim 22,
When it is allowed to reduce the voltage supplied to some of the components belonging to one path based on the signal propagation delay value, the one path and the other path And supplying a voltage lower than a voltage supplied to components other than the component belonging to the one path to the components belonging to the one path.

請求項２０に記載の半導体集積回路装置の設計方法において、
前記複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値を計算し、前記信号伝播遅延値に基づいて、当該半導体集積回路装置内に、各々に供給される電圧の値に応じた複数の領域を設ける
ことを特徴とする半導体集積回路装置の設計方法。 21. The method of designing a semiconductor integrated circuit device according to claim 20,
Calculate a signal propagation delay value under a predetermined condition occurring in a path to which each of the plurality of components belongs, and, based on the signal propagation delay value, calculate a voltage of each of the voltages supplied to the semiconductor integrated circuit device. A method for designing a semiconductor integrated circuit device, comprising providing a plurality of regions according to values.

請求項２５に記載の半導体集積回路装置の設計方法において、
前記回路ブロックに対して互いに異なる電圧を供給する複数の電源の各々から電圧の供給を受ける構成要素の数に基づいて、前記複数の構成要素の各々に供給されるべき電圧の値を決定する
ことを特徴とする半導体集積回路装置の設計方法。 The method for designing a semiconductor integrated circuit device according to claim 25,
Determining a value of a voltage to be supplied to each of the plurality of components based on the number of components that receive a voltage from each of a plurality of power supplies that supply different voltages to the circuit block. A method for designing a semiconductor integrated circuit device.

請求項２６に記載の半導体集積回路装置において、
前記複数の構成要素の各々に接続される複数の電源配線のうち少なくとも１つの電源配線を分離することにより、前記各々に供給されるべき電圧の値に対応した前記複数の領域に分ける
ことを特徴とする半導体集積回路装置の設計方法。 The semiconductor integrated circuit device according to claim 26,
By separating at least one power supply line among a plurality of power supply lines connected to each of the plurality of components, the plurality of regions are divided into the plurality of regions corresponding to the value of a voltage to be supplied to each of the plurality of power supply lines. Of designing a semiconductor integrated circuit device.

請求項２５に記載の半導体集積回路装置の設計方法において、
前記信号伝播遅延値に基づいて、前記複数の構成要素の各々を、前記複数の領域のいずれかに配置する
ことを特徴とする半導体集積回路装置の設計方法。 The method for designing a semiconductor integrated circuit device according to claim 25,
A method for designing a semiconductor integrated circuit device, comprising: arranging each of the plurality of components in any of the plurality of regions based on the signal propagation delay value.

請求項２５に記載の半導体集積回路装置の設計方法において、
前記信号伝播遅延値に基づいて、同一のパスに属する２以上の構成要素を、前記複数の領域のうちの２つ以上の異なる領域に配置する
ことを特徴とする半導体集積回路装置の設計方法。 The method for designing a semiconductor integrated circuit device according to claim 25,
A method for designing a semiconductor integrated circuit device, comprising: arranging two or more components belonging to the same path in two or more different regions among the plurality of regions based on the signal propagation delay value.

請求項２５に記載の半導体集積回路装置の設計方法において、
前記信号伝播遅延値に基づいて、一のパスに属する構成要素のうちの一部の構成要素に対して供給される電圧を降圧することが許容される場合に、前記一のパスと他のパスとに属する構成要素に対して、前記一のパスに属するその構成要素以外の構成要素が配置されている領域よりも低い電圧が供給される領域に配置する
ことを特徴とする半導体集積回路装置の設計方法。 The method for designing a semiconductor integrated circuit device according to claim 25,
When it is allowed to reduce the voltage supplied to some of the components belonging to one path based on the signal propagation delay value, the one path and the other path Wherein the components belonging to the one path are arranged in a region to which a lower voltage is supplied than a region in which components other than the component belonging to the one path are arranged. Design method.

請求項２５に記載の半導体集積回路装置の設計方法において、
前記複数の領域のうちの少なくとも１つに、電源配線からの距離に応じて、更に複数の領域を設ける
ことを特徴とする半導体集積回路装置の設計方法。 The method for designing a semiconductor integrated circuit device according to claim 25,
A method for designing a semiconductor integrated circuit device, further comprising providing at least one of the plurality of regions according to a distance from a power supply wiring.

請求項３１に記載の半導体集積回路装置の設計方法において、
前記電源配線からの距離は、IR-Drop効果を考慮した距離である
ことを特徴とする半導体集積回路装置の設計方法。 The method for designing a semiconductor integrated circuit device according to claim 31,
The method for designing a semiconductor integrated circuit device, wherein the distance from the power supply wiring is a distance considering an IR-Drop effect.

請求項３１に記載の半導体集積回路装置の設計方法において、
前記複数の構成要素の各々が属するパスに生じる所定の条件下での信号伝播遅延値を計算し、前記信号伝播遅延値に基づいて、前記複数の構成要素の各々を、前記更に分けられた複数の領域に配置する
ことを特徴とする半導体集積回路装置の設計方法。 The method for designing a semiconductor integrated circuit device according to claim 31,
Calculating a signal propagation delay value under a predetermined condition occurring in a path to which each of the plurality of components belongs, and, based on the signal propagation delay value, dividing each of the plurality of components into A method for designing a semiconductor integrated circuit device, comprising:

請求項３３に記載の半導体集積回路装置の設計方法において、
前記更に分けられた複数の領域のうちの一の領域に構成要素が配置される条件下での前記信号伝播遅延値が許容される最大値未満であるパスに属する前記構成要素を、前記パスの信号伝播遅延値が許容される最大値以内に収まるように、前記電源配線からの距離が前記一の領域よりも遠い他の領域に配置する
ことを特徴とする半導体集積回路装置の設計方法。 The method for designing a semiconductor integrated circuit device according to claim 33,
The component belonging to a path whose signal propagation delay value is less than an allowable maximum value under a condition where the component is arranged in one of the plurality of divided areas, A method for designing a semiconductor integrated circuit device, wherein a distance from the power supply wiring is arranged in another area farther than the one area so that a signal propagation delay value falls within an allowable maximum value.

請求項３３に記載の半導体集積回路装置の設計方法において、
前記信号伝播遅延値が許容される最大値未満であるパスに属する構成要素が配置される領域に供給される電圧を、前記構成要素が接続される電源配線の接続素子の数を変化させることにより低減する
ことを特徴とする半導体集積回路装置の設計方法。
The method for designing a semiconductor integrated circuit device according to claim 33,
The voltage supplied to the region where the component belonging to the path where the signal propagation delay value is less than the maximum value allowed is arranged, by changing the number of connection elements of the power supply wiring to which the component is connected A method of designing a semiconductor integrated circuit device, characterized by reducing the number of semiconductor devices.