JP2004186540A - 積層型電子部品 - Google Patents
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Abstract
【課題】高い周波数領域でも使用することができ、かつ耐圧性を備えながらも、静電容量の向上を図ることができる積層型電子部品を提供する。
【解決手段】第１内部電極薄膜７は、第１外部端子電極１２に接続された一端７２２を持つ第１引き出し電極部７２と、該第１引き出し電極部に対して第１途切れ部７３により同一平面上で絶縁され、第２外部端子電極１４に接続された一端７４２を持つ第２引き出し電極部７４とを有する。第２内部電極薄膜８は、第１外部端子電極１２に接続された一端８２２を持つ第３引き出し電極部８２と、第２外部端子電極１４に接続された一端８６２を持つ第４引き出し電極部８６と、該第３引き出し電極部および第４引き出し電極部の双方に対して第２途切れ部８３および第３途切れ部８５により同一平面上で絶縁され、かつ第１〜２外部端子電極１２，１４のいずれにも接続されない状態で配置された１個の浮遊電極部８４とを有する。
【選択図】 図１
【解決手段】第１内部電極薄膜７は、第１外部端子電極１２に接続された一端７２２を持つ第１引き出し電極部７２と、該第１引き出し電極部に対して第１途切れ部７３により同一平面上で絶縁され、第２外部端子電極１４に接続された一端７４２を持つ第２引き出し電極部７４とを有する。第２内部電極薄膜８は、第１外部端子電極１２に接続された一端８２２を持つ第３引き出し電極部８２と、第２外部端子電極１４に接続された一端８６２を持つ第４引き出し電極部８６と、該第３引き出し電極部および第４引き出し電極部の双方に対して第２途切れ部８３および第３途切れ部８５により同一平面上で絶縁され、かつ第１〜２外部端子電極１２，１４のいずれにも接続されない状態で配置された１個の浮遊電極部８４とを有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜積層型コンデンサや積層型セラミックコンデンサなどの積層型電子部品に関する。
【０００２】
【従来の技術】
図４に示すように、代表的な積層型電子部品の一つである積層型セラミックコンデンサ５０は、素体５２を有する。素体５２は、第１内部電極層５２２と第２内部電極層５２４とが誘電体層５２６の間に交互に複数配置してある積層構造を持つ。素体５２の一端部外側には、第１外部端子電極５４が形成してあり、素体５２の他端部外側には、第２外部端子電極５６が形成してある。第１内部電極層５２２は、その一端が前記第１外部端子電極５４の内側に対して電気的に接続されている。第２内部電極層５２４は、その一端が前記第２外部端子電極５６の内側に対して電気的に接続されている。
この積層型セラミックコンデンサ５０は、第１内部電極層５２２および第２内部電極層５２４の間で静電容量Ｃ１を形成する。具体的には、図５に示すように、複数のＣ１が並列に接続された一つの並列ブロック６００からなる構成を備える。この構成により、大きな静電容量を実現することができる。
【０００３】
一方、近年においては、電源の小型化などの用途に対応可能にするために、たとえば１０００〜９０００Ｖという比較的高い電圧領域（中圧ないし高圧領域）での使用を可能とする、すなわち高い耐圧性を持つ積層型セラミックコンデンサが望まれている。
【０００４】
しかしながら、図４に示す構造の積層型セラミックコンデンサ５０は、図５に示すように複数の静電容量Ｃ１が並列接続された一つの並列ブロック６００からなる構成を備えるため、誘電体層５２６の有効層１層当たりにかかる電圧が大きく、絶縁破壊を発生させる原因になり、高い電圧での使用に耐えられるものではなかった。
【０００５】
そこで、このような問題を解決するために、高い電圧での使用に耐えられる積層型セラミックコンデンサが種々提案されている（たとえば特許文献１〜４参照）。
【０００６】
図６に示すように、特許文献１〜４に開示されている積層型セラミックコンデンサ７０は、素体７２を有する。素体７２は、第１内部電極層７２２と第２内部電極層７２４とが誘電体層７２６の間に交互に複数配置してある積層構造を持つ。素体７２の一端部外側には、第１外部端子電極７４が形成してあり、素体７２の他端部外側には、第２外部端子電極７６が形成してある。第１内部電極層７２２は、その一端が前記第１外部端子電極７４の内側に対して電気的に接続される第１引き出し電極部７２２ａと、この第１引き出し電極部７２２ａに対して絶縁され、その一端が前記第２外部端子電極７６の内側に対して電気的に接続される第２引き出し電極部７２２ｂとで構成されている。第２内部電極層７２４は、その両端が前記第１外部端子電極７４および第２外部端子電極７６のいずれの内側に対しても電気的に接続されない浮遊電極部７２４ｃで構成されている。
【０００７】
この積層型セラミックコンデンサ７０は、浮遊電極部７２４ｃを介して厚み方向に対向する第１引き出し電極部７２２ａと第２引き出し電極部７２２ｂとの間で静電容量Ｃ２，Ｃ３を形成する。具体的には、図７に示すように、２つのＣ２が並列に接続された第１並列ブロック８００と、２つのＣ３が並列に接続された第２並列ブロック８０２とを有し、これらが直列に接続される構成を備える。この構成により、誘電体層７２６の有効層１層当たりにかかる電圧が半減し、その結果、高い電圧での使用に耐えることができる。
【０００８】
しかしながら、図６に示す構造の積層型セラミックコンデンサ７０では、第１並列ブロック８００と第２並列ブロック８０２とを、複数、直列接続する構成を備えるため、高い電圧での使用には耐えられるが、コンデンサ全体としての静電容量が大幅に低下してしまうという問題があった。
【０００９】
また、これらの特許文献１〜４では、電極の等価直列インダクタンス（ＥＳＬ）を最小限にし、自己共振周波数（ＳＲＦ）を高めることで、より高い周波数領域での使用を可能とする旨の技術を開示するものではない。
【００１０】
【特許文献１】特開平８−１７６７７号公報
【特許文献２】特開平８−２７３９７７号公報
【特許文献３】特開２００１−１８５４４０号公報
【特許文献４】特開平７−２６３２７０号公報
【００１１】
【発明が解決しようとする課題】
本発明の目的は、高い周波数領域でも使用することができ、かつ耐圧性を備えながらも、全体の静電容量を向上させることができる、薄膜積層型コンデンサやバルク積層型セラミックコンデンサなどの積層型電子部品を提供することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、
第１内部電極層と第２内部電極層とが誘電体層の間に交互に複数配置してある積層構造を持つ素体と、
該素体の端部に形成された少なくとも一対の外部端子電極とを、有する積層型電子部品であって、
前記第１内部電極層は、前記一対の外部端子電極のいずれか一方の外部端子電極に接続された一端を持つ第１引き出し電極部と、該第１引き出し電極部に対して絶縁され、前記一対の外部端子電極のいずれか他方の外部端子電極に接続された一端を持つ第２引き出し電極部とを、有し、
前記第２内部電極層は、前記一対の外部端子電極のいずれか一方の外部端子電極に接続された一端を持つ第３引き出し電極部と、前記一対の外部端子電極のいずれか他方の外部端子電極に接続された一端を持つ第４引き出し電極部と、該第３引き出し電極部および第４引き出し電極部の双方に対して絶縁され、かつ前記一対の外部端子電極のいずれにも接続されない状態で配置された少なくとも一つの浮遊電極部とを、有する積層型電子部品が提供される。
【００１３】
好ましくは、前記第１引き出し電極部と第２引き出し電極部とが第１途切れ部により同一平面上で絶縁されている。
【００１４】
好ましくは、前記第３引き出し電極部と浮遊電極部とが第２途切れ部により同一平面上で絶縁されており、前記浮遊電極部と第４引き出し電極部とが第３途切れ部により同一平面上で絶縁されている。
【００１５】
【発明の作用】
本発明の積層型電子部品によると、まず、浮遊電極部を介して厚み方向に対向する第１引き出し電極部と第２引き出し電極部との間で２つの静電容量（Ｃ４，Ｃ５）を形成する。
具体的には、図３に示すように、２つのＣ４が並列に接続された第１並列ブロック３００と、２つのＣ５が並列に接続された第２並列ブロック３０２とを有し、これらが直列に接続されて第１直列ブロック３０４を形成する。
【００１６】
次に、第１引き出し電極部および第２引き出し電極部の間に、第１途切れ部の幅に依存する第１線間容量（Ｃ６）を形成する。第３引き出し電極部および浮遊電極部の間に、第２途切れ部の幅に依存する第２線間容量（Ｃ７）を形成する。浮遊電極部および第４引き出し電極部の間に、第２途切れ部の幅に依存する第３線間容量（Ｃ８）を形成する。第２線間容量と第３線間容量とは、図３に示すように、直列に接続されて線間容量Ｃ９を持つ第２直列ブロック３０６を形成する。この第２直列ブロック３０６は、前記第１線間容量Ｃ６に対して並列に接続されて、線間容量Ｃ１０を持つ第３並列ブロック４００を形成する。すなわち、本発明では、線間容量Ｃ１０（Ｃ７とＣ８を直列接続したＣ９に対してＣ６を並列接続した合計の線間容量）を持つ第３並列ブロック４００を、第１直列ブロック３０４に対して並列接続する構成を備える。
【００１７】
このため、単なる第１直列ブロックのみを備える従来構造と比較して、容量を付加できる効果があり、コンデンサ全体としての静電容量の低下を効果的に抑制することができ、静電容量の向上を図ることができる。
【００１８】
また、本発明の積層型電子部品では、等価直列抵抗（ＥＳＲ）および等価直列インダクタンス（ＥＳＬ）が低い。ＥＳＲが低いので、損失の少ない優れた特性を持つ。ＥＳＬが低い（＝自己共振周波数（ＳＲＦ）が高い）ので、従来よりも高い周波数領域での使用を実現することができる。一般に、自己共振周波数をｆとし、静電容量をＣとし、残留インダクタンスをＬとしたときに、ｆ＝１／（２π・（ＬＣ）１／２ ）、の関係が成立する。自己共振周波数とは、インピーダンスが最小となる周波数を意味し、この周波数を境に、高周波数側においては、誘導性を有することとなりコンデンサの機能を果たさない。
本発明の積層型電子部品では、インダクタンス成分を低減する構造とすることで、自己共振周波数を従来より高くすることができる。このため、より高い周波数においてもコンデンサ機能を保持することが可能な電子部品を提供できる。
【００１９】
さらに、本発明の積層型電子部品では、誘電体層の有効層１層当たりにかかる電圧が従来構造に比べて半減する。このため、（１）従来構造よりも層間隔を薄くすることが可能となり、高容量の電子部品を実現することができる。（２）絶縁破壊が発生し難く、高い電圧での使用に耐えることができ、部品の信頼性が向上する。
さらにまた、浮遊電極部と同一平面上に第３〜４引き出し電極部を有するので、誘電体層の多層化が進んでも、段差問題を解決できるという二次的な効果も期待できる。
【００２０】
したがって、本発明の積層型電子部品によれば、高周波領域での使用が可能となり、超小型・大容量の電子部品を実現することができるとともに、部品の信頼性が向上する。
【００２１】
本発明に係る積層型電子部品は、たとえばシート法や印刷法による積層型セラミックコンデンサなどのバルク積層型電子部品であってもよい。あるいはＣＶＤ法、蒸着法、スパッタリング法などの各種薄膜形成法により形成される誘電体薄膜と内部電極薄膜とを交互に複数配置した積層構造を持つ薄膜積層型コンデンサなどの薄膜積層型電子部品であってもよい。中でも、超小型化・大容量化を望む場合には、後者の薄膜積層型電子部品であることが好ましい。薄膜積層型電子部品としては、薄膜積層型コンデンサの他に、積層型インダクタ素子、フィルタ素子、共振子、ＭＭＩＣ、複合電子部品などが例示される。
【００２２】
【発明の実施の形態】
以下、本発明を、図面に示す実施形態に基づき説明する。ここにおいて、図１は本発明に係る積層型電子部品の一例としての薄膜積層型コンデンサを示す断面図、図２は図１の要部斜視図、図３は図１の要部等価回路図、図４は従来の積層型セラミックコンデンサを示す断面図、図５は図４の要部等価回路図、図６は従来の積層型セラミックコンデンサを示す断面図、図７は図６の要部等価回路図、図８は図１の要部破断斜視図である。
【００２３】
本実施形態では、積層型電子部品として、誘電体薄膜を多層で形成する薄膜積層型コンデンサを例示して説明する。
【００２４】
図１および図２に示すように、本実施形態に係る薄膜積層型コンデンサ２は、コンデンサ素体４を有する。コンデンサ素体４の形状は、特に限定されないが、通常、直方体状とされる。また、その寸法は特に限定されないが、たとえば縦（１μｍ〜１０ｍｍ）×横（１μｍ〜１０ｍｍ）×高さ（５０ｎｍ〜１ｍｍ）程度とされる。
【００２５】
コンデンサ素体４は、基板５上に、誘電体薄膜６と、第１〜２内部電極薄膜７，８とが交互に複数配置してあり、しかも最外部に配置される誘電体薄膜６を覆うように保護層１０が形成してある多層構造を持つ。コンデンサ素体４の一端部外側には、第１外部端子電極１２が形成してあり、コンデンサ素体４の他端部外側には、第２外部端子電極１４が形成してある。
【００２６】
基板５は特に限定されないが、たとえば、格子整合性の良い単結晶（たとえば、ＳｒＴｉＯ３単結晶、ＭｇＯ単結晶、ＬａＡｌＯ３単結晶など）、有機フイルム（たとえばＰＥＴ等）、アモルファス材料（たとえば、ガラス、溶融石英、ＳｉＯ２／Ｓｉなど）、その他の材料（たとえば、ＺｒＯ２／Ｓｉ、ＣｅＯ２／Ｓｉなど）などで構成される。基板５の厚みは、特に限定されず、たとえば５〜１０００μｍ程度である。
【００２７】
誘電体薄膜６は特に限定されないが、たとえば、化学式：ＣａｘＳｒ（１−ｘ）Ｂｉ４Ｔｉ４Ｏ１５で表され、前記化学式中のｘが０≦ｘ≦１であるビスマス層状化合物やパイロクロア化合物などを含有させて構成することができる。ビスマス層状化合物は、一般に、ＡＢＯ３ で構成されるペロブスカイト格子が連なった層状ペロブスカイト層の上下を、一対のＢｉおよびＯの層でサンドイッチした層状構造を示す。誘電体薄膜６には、前記ビスマス層状化合物やパイロクロア化合物などに対し、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕから選ばれる少なくとも１つの元素Ｒｅ（Ｙを含む希土類元素）をさらに含有させても良い。誘電体薄膜６の積層数や厚みなどの諸条件は、目的や用途に応じ適宜決定すればよい。誘電体薄膜６の厚みは、特に限定されないが、２００ｎｍ以下であることが好ましく、高容量化の点からは、より好ましくは１００ｎｍ以下である。なお、膜厚の下限は、膜の絶縁性を考慮すると、好ましくは５ｎｍ程度である。
【００２８】
第１〜２内部電極薄膜７，８は、たとえば、ＣａＲｕＯ３ やＳｒＲｕＯ３ などの導電性酸化物；ＰｔやＲｕなどの貴金属；ＩＴＯなどの導電性ガラスで構成することもできる。その他の第１〜２内部電極薄膜７，８としては、たとえば、金（Ａｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）などの貴金属またはそれらの合金の他、ニッケル（Ｎｉ）、銅（Ｃｕ）などの卑金属またはそれらの合金を用いることができる。第１〜２内部電極薄膜７，８の厚みは、特に限定されないが、好ましくは１０〜１０００ｎｍ程度である。
【００２９】
保護層１０の材質は、特に限定されないが、たとえばシリコン酸化膜、アルミニウム酸化膜などで構成される。あるいは、保護層１０は、誘電体薄膜６と同様な材質であっても良い。
【００３０】
第１〜２外部端子電極１２，１４の材質は、特に限定されず、ＣａＲｕＯ３ やＳｒＲｕＯ３ などの導電性酸化物；ＣｕやＣｕ合金あるいはＮｉやＮｉ合金等の卑金属；Ｐｔ、Ａｇ、ＰｄやＡｇ−Ｐｄ合金などの貴金属；などで構成される。その厚みは、特に限定されないが、たとえば１０〜１０００ｎｍ程度とすればよい。
【００３１】
本実施形態では、第１内部電極薄膜７は、第１外部端子電極１２の内側に対して電気的に接続される一端７２２を持つ第１引き出し電極部７２と、この第１引き出し電極部７２に対して第１途切れ部７３により同一平面上で絶縁され、第２外部端子電極１４の内側に対して電気的に接続される一端７４２を持つ第２引き出し電極部７４とで構成されている。また、第２内部電極薄膜８は、第１外部端子電極１２の内側に対して電気的に接続される一端８２２を持つ第３引き出し電極部８２と、第２外部端子電極１４の内側に対して電気的に接続される一端８６２を持つ第４引き出し電極部８６と、該第３引き出し電極部８２および第４引き出し電極部８６の双方に対して第２途切れ部８３および第３途切れ部８５により同一平面上で絶縁され、かつ第１外部端子電極１２および第２外部端子電極１４のいずれの内側に対しても電気的に接続されない状態で配置される浮遊電極部８４とで構成されている。
【００３２】
第１引き出し電極部７２と第２引き出し電極部７４とを第１途切れ部７３を介して絶縁し、第３引き出し電極部８２と浮遊電極部８４とを第２途切れ部８３を介して絶縁し、浮遊電極部８４と第４引き出し電極部８６とを第３途切れ部８５を介して絶縁することで、第１〜２外部端子電極１２，１４との間での望まない電気的接続が防止され、コンデンサとして有効に機能させることができる。
【００３３】
第１途切れ部７３の幅Ｗ１、第２途切れ部８３の幅Ｗ２、および第３途切れ部８５の幅Ｗ３は、いずれも０より大きければよく、用途に応じて適宜設定することができる。各幅Ｗ１〜Ｗ３が短すぎると、形成が困難であるとともに、導通してしまうおそれがある。一方、長すぎると、線間容量を大きくすることができない。本実施形態では、各途切れ部７３，８３，８５のいずれの各幅Ｗ１〜Ｗ３も、線間容量を取得できる程度に調整してあることが好ましい。これにより、第１引き出し電極部７２と第２引き出し電極部７４との間の第１線間容量Ｃ６（図３参照）と、第３引き出し電極部８２と浮遊電極部８４との間の第２線間容量Ｃ７（図３参照）と、浮遊電極部８４と第４引き出し電極部８６との間の第３線間容量Ｃ８（図３参照）とを取得でき、耐電圧を維持しながら静電容量の向上に一層寄与しうる。なお、各幅Ｗ１〜Ｗ３は、各途切れ部７３，８３，８５毎に同一であってもよいし、異なっていても良い。各途切れ部７３，８３，８５の形状は、図２に示すような直線状には限定されず、図８に示すような櫛形状でもよく、さらには波形状その他の形状であってもよい。すなわち、第１引き出し電極部７２と第２引き出し電極部７４とを、あるいは第３引き出し電極部８２と浮遊電極部８４とを、あるいは浮遊電極部８４と第４引き出し電極部８６とを、図２に示すように直線状で対向させてもよく、図８に示すように櫛形で対向させてもよい。いずれにしても各電極を対向させて線間容量を取得できるようにする。
【００３４】
本実施形態に係る薄膜積層型コンデンサ２は、まず、浮遊電極部８４を介して厚み方向に対向する第１引き出し電極部７２と第２引き出し電極部７４との間で静電容量Ｃ４，Ｃ５を形成する。具体的には、図３に示すように、２つのＣ４が並列に接続された第１並列ブロック３００と、２つのＣ５が並列に接続された第２並列ブロック３０２とを有し、これらが直列に接続されて第１直列ブロック３０４を形成する。次に、第１引き出し電極部７２および第２引き出し電極部７４の間に第１線間容量Ｃ６が形成され、第３引き出し電極部８２および浮遊電極部８４の間に第２線間容量Ｃ７が形成され、浮遊電極部８４および第４引き出し電極部８６の間に第３線間容量Ｃ８が形成される。第２線間容量Ｃ７と第３線間容量Ｃ８とは、図３に示すように、直列に接続されて線間容量Ｃ９を持つ第２直列ブロック３０６を形成する。この第２直列ブロック３０６は、前記第１線間容量Ｃ６に対して並列に接続されて、線間容量Ｃ１０を持つ第３並列ブロック４００を形成する。すなわち、線間容量Ｃ１０（Ｃ７とＣ８を直列接続したＣ９に対してＣ６を並列接続した合計の線間容量）を持つ第３並列ブロック４００を、第１直列ブロック３０４に対して並列接続する構成を備えるので、容量を付加できる効果があり、コンデンサ全体としての静電容量の低下を効果的に抑制することができ、静電容量の向上を図ることができる。
【００３５】
また、本実施形態の薄膜積層型コンデンサ２は、等価直列抵抗（ＥＳＲ）が低いので、損失の少ない優れた特性を持つとともに、等価直列インダクタンス（ＥＳＬ）が低い（＝自己共振周波数が高い）ので、高い周波数領域（たとえば１ＧＨｚ以上）での使用を実現することができる。
【００３６】
さらに、本実施形態の薄膜積層型コンデンサ２は、誘電体薄膜６の有効層１層当たりにかかる電圧が従来構造に比べて半減するので、従来構造よりも第１内部電極薄膜７と第２内部電極薄膜８との間に挟まれる誘電体薄膜６の厚み（層間隔）を薄くすることが可能となり、高容量のコンデンサを実現することができるとともに、絶縁破壊が発生し難く、高い電圧での使用に耐えることができ、信頼性が向上する。
さらにまた、浮遊電極部８４と同一平面上に第３〜４引き出し電極部８２，８６を有するので、誘電体薄膜６の多層化が進んでも、段差問題を解決できるという二次的な効果も期待できる。
【００３７】
次に、本実施形態に係る薄膜積層型コンデンサ２の製造方法の一例を説明する。まず、基板５上に、たとえばメタルマスクなどのマスクを施して１層目の第１内部電極薄膜７（第１引き出し電極部７２および第２引き出し電極部７４）を形成する。次に、この第１内部電極薄膜７の上に誘電体薄膜６を形成し、この誘電体薄膜６の上に２層目の第２内部電極薄膜８（第３引き出し電極部８２、浮遊電極部８４および第４引き出し電極部８６）を形成する。次に、この第２内部電極薄膜８の上にさらに誘電体薄膜６を形成し、この誘電体薄膜６の上に３層目の第１内部電極薄膜７を形成する。このように、基板５→第１内部電極薄膜７→誘電体薄膜６→第２内部電極薄膜８→誘電体薄膜６→第１内部電極薄膜７→・・・と、各積層工程を複数回繰り返す。次に、基板５とは反対側の最外部に配置される誘電体薄膜６を保護膜１０で被覆する。このような工程を経ることで、基板５上に、誘電体薄膜６と、第１〜２内部電極薄膜７，８とが交互に複数配置してあり、しかも最外部に配置される誘電体薄膜６を覆うように保護層１０が形成してある多層構造を持つコンデンサ素体４が形成される。
【００３８】
保護膜１０で被覆することで、コンデンサ素体４の内部に対する大気中の水分の影響を小さくすることができる。第１〜２内部電極薄膜７，８は、通常の薄膜形成法で作製されるが、たとえばスパッタリング法やパルスレーザー蒸着法（ＰＬＤ）等の物理的蒸着法において、第１〜２内部電極薄膜７，８が形成される基板５の温度を、３００℃以上として形成することが好ましい。誘電体薄膜６は、真空蒸着法、高周波スパッタリング法、パルスレーザー蒸着法（ＰＬＤ）、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、溶液法などの各種薄膜形成法を用いて形成することができる。
【００３９】
そして、コンデンサ素体４の両端部に、ディッピングやスパッタ等によって、第１〜２外部端子電極１２，１４を形成すると、本実施形態に係る薄膜積層型コンデンサ２が得られる。
【００４０】
以上、本発明の実施形態について説明してきたが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々なる態様で実施し得ることは勿論である。
【００４１】
たとえば、第１内部電極薄膜７の構成は、上述した実施形態に限定されず、たとえば、第１引き出し電極部７２と第２引き出し電極部７４との間に、該第１引き出し電極部７２および第２引き出し電極部７４の双方に対して第４途切れ部および第５途切れ部（いずれも図示省略）により絶縁され、かつ第１外部端子電極１２および第２外部端子電極１４のいずれの内側に対しても電気的に接続されない状態で配置される第２の浮遊電極部（図示省略）を有する構造であっても良い。
【００４２】
また、第２内部電極薄膜８の構成についても同様に限定されない。たとえば、第３〜第４引き出し電極部８２，８６の間に、２個以上の浮遊電極部８４を形成してもよい。上記第２の浮遊電極部についても同様である。
【００４３】
また、上述した実施形態では、本発明に係る積層型電子部品として薄膜積層型コンデンサを例示したが、これに限定する趣旨ではなく、誘電体層と内部電極層とが交互に積層してある素体を有するものであれば何でも良い。
【００４４】
【実施例】
次に、本発明の実施の形態をより具体化した実施例を挙げ、本発明をさらに詳細に説明する。但し、本発明は、これらの実施例のみに限定されるものではない。
【００４５】
実施例１
まず、［１００］方位に配向している厚さ０．５ｍｍのＳｒＴｉＯ３ 単結晶基板５（図１参照。以下同様）を準備した。次に、この基板５上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第１内部電極薄膜７としてのＳｒＲｕＯ３ 製電極薄膜を膜厚１００ｎｍで形成した。本実施例では、この第１内部電極薄膜７としてのＳｒＲｕＯ３ 製電極薄膜を、後述の第１外部端子電極１２の内側に対して電気的に接続される一端７２２を持つ第１引き出し電極部７２と、この第１引き出し電極部７２に対して第１途切れ部７３（幅Ｗ１＝１０μｍ）により同一平面上で絶縁され、第２外部端子電極１４の内側に対して電気的に接続される一端７４２を持つ第２引き出し電極部７４とで構成した。
【００４６】
次に、パルスレーザー蒸着法にて、第１内部電極薄膜７を含む基板５の全面に、誘電体薄膜６としてのＣａ０．５ Ｓｒ０．５ Ｂｉ４ Ｔｉ４ Ｏ１５製誘電体薄膜を膜厚１５０ｎｍで形成した。
【００４７】
次に、この誘電体薄膜６上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第２内部電極薄膜８としてのＳｒＲｕＯ３ 製電極薄膜を膜厚１００ｎｍで形成した。本実施例では、この第２内部電極薄膜８としてのＳｒＲｕＯ３ 製電極薄膜を、後述の第１外部端子電極１２の内側に対して電気的に接続される一端８２２を持つ第３引き出し電極部８２と、第２外部端子電極１４の内側に対して電気的に接続される一端８６２を持つ第４引き出し電極部８６と、該第３引き出し電極部８２および第４引き出し電極部８６の双方に対して第２途切れ部８３（幅Ｗ２＝１０μｍ）および第３途切れ部８５（幅Ｗ３＝１０μｍ）により同一平面上で絶縁され、かつ第１外部端子電極１２および第２外部端子電極１４のいずれの内側に対しても電気的に接続されない状態で配置される浮遊電極部８４とで構成した。
【００４８】
次に、パルスレーザー蒸着法にて、第２内部電極薄膜８を含む基板５の全面に、再び、誘電体薄膜６としてのＣａ０．５ Ｓｒ０．５ Ｂｉ４ Ｔｉ４ Ｏ１５製誘電体薄膜を前記と同様にして膜厚１５０ｎｍで形成した。
【００４９】
これらの手順を繰り返して誘電体薄膜６を７層積層させ、最外部に配置される誘電体薄膜６の表面を、シリカで構成される保護層１０で被覆してコンデンサ素体４を得た。
【００５０】
次に、コンデンサ素体４の両端部に、Ａｇで構成される第１〜２外部端子電極１２，１４を形成し、縦０．６ｍｍ×横０．３ｍｍ×厚さ０．６ｍｍの直方体形状の薄膜積層型コンデンサ２のサンプルを得た。
【００５１】
得られたコンデンササンプルの自己共振周波数、静電容量、および損失Ｑ値を測定した。
【００５２】
自己共振周波数は、ネットワークアナライザ（ヒューレットパッカード社製、ＨＰ８７５３Ｄ）を使用して、周波数３０ｋＨｚ〜６ＧＨｚの範囲で測定した。その結果、３．９９３ＧＨｚであった。
【００５３】
静電容量は、デジタルＬＣＲメータ（ＹＨＰ社製、４２７４Ａ）を使用して、温度２０℃、周波数１．８ＧＨｚの条件で測定した。その結果、２．９２４ｐＦであった。
【００５４】
Ｑ値は、インピーダンスの周波数特性を測定し、自己共振周波数における共振の鋭さを求めた。その結果、Ｑ値は１２５．０９であった。
【００５５】
比較例１
まず、実施例１と同様の基板を準備した。次に、この基板上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第１内部電極薄膜としてのＳｒＲｕＯ３ 製電極薄膜を膜厚１００ｎｍで形成した。本比較例では、このＳｒＲｕＯ３ 製電極薄膜を、図４に示す第１内部電極層５２２と同様の構造を持つように構成した。
【００５６】
次に、実施例１と同様に、第１内部電極薄膜を含む基板の全面に、誘電体薄膜としてのＣａ０．５ Ｓｒ０．５ Ｂｉ４ Ｔｉ４ Ｏ１５製誘電体薄膜を膜厚１５０ｎｍで形成した。
【００５７】
次に、この誘電体薄膜上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第２内部電極薄膜としてのＳｒＲｕＯ３ 製電極薄膜を膜厚１００ｎｍで形成した。本比較例では、このＳｒＲｕＯ３ 製電極薄膜を、図４に示す第２内部電極層５２４と同様の構造を持つように構成した。
【００５８】
次に、実施例１と同様に、第２内部電極薄膜を含む基板の全面に、再び、誘電体薄膜としてのＣａ０．５ Ｓｒ０．５ Ｂｉ４ Ｔｉ４ Ｏ１５製誘電体薄膜を膜厚１５０ｎｍで形成した。
【００５９】
実施例１と同様に、これらの手順を繰り返して誘電体薄膜を７層積層させ、最外部に配置される誘電体薄膜の表面を、実施例１と同様の保護層で被覆してコンデンサ素体を得た。
【００６０】
次に、コンデンサ素体の両端部に、実施例１と同様の第１〜２外部端子電極を形成し、同寸法の直方体形状の薄膜積層型コンデンサのサンプルを得た。
【００６１】
実施例１と同様に、得られたコンデンササンプルの自己共振周波数、静電容量、およびＱ値を測定した。その結果、自己共振周波数は、実施例１の５０％以下の１．９４１ＧＨｚであり、実施例１の優位性が確認できた。静電容量は、実施例１の３５０％程度の１０．１６８ｐＦであった。これにより、実施例１では、静電容量の低下が比較的抑制できていることが確認できた。Ｑ値は、実施例１の７０％程度の９０．９３７であり、実施例１の優位性が確認できた。
【００６２】
比較例２
まず、実施例１と同様の基板を準備した。次に、この基板上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第１内部電極薄膜としてのＳｒＲｕＯ３ 製電極薄膜を膜厚１００ｎｍで形成した。本比較例では、このＳｒＲｕＯ３ 製電極薄膜を、図６に示す第１内部電極層７２２と同様の構造を持つように構成した。
【００６３】
次に、実施例１と同様に、第１内部電極薄膜を含む基板の全面に、誘電体薄膜としてのＣａ０．５ Ｓｒ０．５ Ｂｉ４ Ｔｉ４ Ｏ１５製誘電体薄膜を膜厚１５０ｎｍで形成した。
【００６４】
次に、この誘電体薄膜上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第２内部電極薄膜としてのＳｒＲｕＯ３ 製電極薄膜を膜厚１００ｎｍで形成した。本比較例では、このＳｒＲｕＯ３ 製電極薄膜を、図６に示す第２内部電極層７２４と同様の構造を持つように構成した。
【００６５】
次に、実施例１と同様に、第２内部電極薄膜を含む基板の全面に、再び、誘電体薄膜としてのＣａ０．５ Ｓｒ０．５ Ｂｉ４ Ｔｉ４ Ｏ１５製誘電体薄膜を膜厚１５０ｎｍで形成した。
【００６６】
実施例１と同様に、これらの手順を繰り返して誘電体薄膜を７層積層させ、最外部に配置される誘電体薄膜の表面を、実施例１と同様の保護層で被覆してコンデンサ素体を得た。
【００６７】
次に、コンデンサ素体の両端部に、実施例１と同様の第１〜２外部端子電極を形成し、同寸法の直方体形状の薄膜積層型コンデンサのサンプルを得た。
【００６８】
実施例１と同様に、得られたコンデンササンプルの自己共振周波数、静電容量、およびＱ値を測定した。その結果、Ｑ値は実施例１と同程度であった。しかしながら、自己共振周波数は、実施例１の８０％以下の３．１５４ＧＨｚであり、実施例１の優位性が確認できた。静電容量は、実施例１の７５％程度の２．２０１ｐＦであった。この比較例２との比較において、特に実施例１では、静電容量の低下が比較的抑制できていることが確認できた。
【００６９】
【発明の効果】
以上説明してきたように、本発明によれば、高い周波数領域でも使用することができ、かつ耐圧性を備えながらも、静電容量の向上を図ることができる、薄膜積層型コンデンサやバルク積層型セラミックコンデンサなどの積層型電子部品を提供することができる。
【図面の簡単な説明】
【図１】図１は本発明に係る積層型電子部品の一例としての薄膜積層型コンデンサを示す断面図である。
【図２】図２は図１の要部斜視図である。
【図３】図３は図１の要部等価回路図である。
【図４】図４は従来の積層型セラミックコンデンサを示す断面図である。
【図５】図５は図４の要部等価回路図である。
【図６】図６は従来の積層型セラミックコンデンサを示す断面図である。
【図７】図７は図６の要部等価回路図である。
【図８】図８は図１の要部破断斜視図である。
【符号の説明】
２… 薄膜積層型コンデンサ（積層型電子部品）
４… コンデンサ素体
５… 基板
６… 誘電体薄膜（誘電体層）
７… 第１内部電極薄膜（第１内部電極層）
７２… 第１引き出し電極部
７４… 第２引き出し電極部
７３… 第１途切れ部
８… 第２内部電極薄膜（第２内部電極層）
８２… 第３引き出し電極部
８３… 第２途切れ部
８４… 浮遊電極部
８５… 第３途切れ部
８６… 第４引き出し電極部
１０… 保護層
１２… 第１外部端子電極
１４… 第２外部端子電極
【発明の属する技術分野】
本発明は、薄膜積層型コンデンサや積層型セラミックコンデンサなどの積層型電子部品に関する。
【０００２】
【従来の技術】
図４に示すように、代表的な積層型電子部品の一つである積層型セラミックコンデンサ５０は、素体５２を有する。素体５２は、第１内部電極層５２２と第２内部電極層５２４とが誘電体層５２６の間に交互に複数配置してある積層構造を持つ。素体５２の一端部外側には、第１外部端子電極５４が形成してあり、素体５２の他端部外側には、第２外部端子電極５６が形成してある。第１内部電極層５２２は、その一端が前記第１外部端子電極５４の内側に対して電気的に接続されている。第２内部電極層５２４は、その一端が前記第２外部端子電極５６の内側に対して電気的に接続されている。
この積層型セラミックコンデンサ５０は、第１内部電極層５２２および第２内部電極層５２４の間で静電容量Ｃ１を形成する。具体的には、図５に示すように、複数のＣ１が並列に接続された一つの並列ブロック６００からなる構成を備える。この構成により、大きな静電容量を実現することができる。
【０００３】
一方、近年においては、電源の小型化などの用途に対応可能にするために、たとえば１０００〜９０００Ｖという比較的高い電圧領域（中圧ないし高圧領域）での使用を可能とする、すなわち高い耐圧性を持つ積層型セラミックコンデンサが望まれている。
【０００４】
しかしながら、図４に示す構造の積層型セラミックコンデンサ５０は、図５に示すように複数の静電容量Ｃ１が並列接続された一つの並列ブロック６００からなる構成を備えるため、誘電体層５２６の有効層１層当たりにかかる電圧が大きく、絶縁破壊を発生させる原因になり、高い電圧での使用に耐えられるものではなかった。
【０００５】
そこで、このような問題を解決するために、高い電圧での使用に耐えられる積層型セラミックコンデンサが種々提案されている（たとえば特許文献１〜４参照）。
【０００６】
図６に示すように、特許文献１〜４に開示されている積層型セラミックコンデンサ７０は、素体７２を有する。素体７２は、第１内部電極層７２２と第２内部電極層７２４とが誘電体層７２６の間に交互に複数配置してある積層構造を持つ。素体７２の一端部外側には、第１外部端子電極７４が形成してあり、素体７２の他端部外側には、第２外部端子電極７６が形成してある。第１内部電極層７２２は、その一端が前記第１外部端子電極７４の内側に対して電気的に接続される第１引き出し電極部７２２ａと、この第１引き出し電極部７２２ａに対して絶縁され、その一端が前記第２外部端子電極７６の内側に対して電気的に接続される第２引き出し電極部７２２ｂとで構成されている。第２内部電極層７２４は、その両端が前記第１外部端子電極７４および第２外部端子電極７６のいずれの内側に対しても電気的に接続されない浮遊電極部７２４ｃで構成されている。
【０００７】
この積層型セラミックコンデンサ７０は、浮遊電極部７２４ｃを介して厚み方向に対向する第１引き出し電極部７２２ａと第２引き出し電極部７２２ｂとの間で静電容量Ｃ２，Ｃ３を形成する。具体的には、図７に示すように、２つのＣ２が並列に接続された第１並列ブロック８００と、２つのＣ３が並列に接続された第２並列ブロック８０２とを有し、これらが直列に接続される構成を備える。この構成により、誘電体層７２６の有効層１層当たりにかかる電圧が半減し、その結果、高い電圧での使用に耐えることができる。
【０００８】
しかしながら、図６に示す構造の積層型セラミックコンデンサ７０では、第１並列ブロック８００と第２並列ブロック８０２とを、複数、直列接続する構成を備えるため、高い電圧での使用には耐えられるが、コンデンサ全体としての静電容量が大幅に低下してしまうという問題があった。
【０００９】
また、これらの特許文献１〜４では、電極の等価直列インダクタンス（ＥＳＬ）を最小限にし、自己共振周波数（ＳＲＦ）を高めることで、より高い周波数領域での使用を可能とする旨の技術を開示するものではない。
【００１０】
【特許文献１】特開平８−１７６７７号公報
【特許文献２】特開平８−２７３９７７号公報
【特許文献３】特開２００１−１８５４４０号公報
【特許文献４】特開平７−２６３２７０号公報
【００１１】
【発明が解決しようとする課題】
本発明の目的は、高い周波数領域でも使用することができ、かつ耐圧性を備えながらも、全体の静電容量を向上させることができる、薄膜積層型コンデンサやバルク積層型セラミックコンデンサなどの積層型電子部品を提供することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、
第１内部電極層と第２内部電極層とが誘電体層の間に交互に複数配置してある積層構造を持つ素体と、
該素体の端部に形成された少なくとも一対の外部端子電極とを、有する積層型電子部品であって、
前記第１内部電極層は、前記一対の外部端子電極のいずれか一方の外部端子電極に接続された一端を持つ第１引き出し電極部と、該第１引き出し電極部に対して絶縁され、前記一対の外部端子電極のいずれか他方の外部端子電極に接続された一端を持つ第２引き出し電極部とを、有し、
前記第２内部電極層は、前記一対の外部端子電極のいずれか一方の外部端子電極に接続された一端を持つ第３引き出し電極部と、前記一対の外部端子電極のいずれか他方の外部端子電極に接続された一端を持つ第４引き出し電極部と、該第３引き出し電極部および第４引き出し電極部の双方に対して絶縁され、かつ前記一対の外部端子電極のいずれにも接続されない状態で配置された少なくとも一つの浮遊電極部とを、有する積層型電子部品が提供される。
【００１３】
好ましくは、前記第１引き出し電極部と第２引き出し電極部とが第１途切れ部により同一平面上で絶縁されている。
【００１４】
好ましくは、前記第３引き出し電極部と浮遊電極部とが第２途切れ部により同一平面上で絶縁されており、前記浮遊電極部と第４引き出し電極部とが第３途切れ部により同一平面上で絶縁されている。
【００１５】
【発明の作用】
本発明の積層型電子部品によると、まず、浮遊電極部を介して厚み方向に対向する第１引き出し電極部と第２引き出し電極部との間で２つの静電容量（Ｃ４，Ｃ５）を形成する。
具体的には、図３に示すように、２つのＣ４が並列に接続された第１並列ブロック３００と、２つのＣ５が並列に接続された第２並列ブロック３０２とを有し、これらが直列に接続されて第１直列ブロック３０４を形成する。
【００１６】
次に、第１引き出し電極部および第２引き出し電極部の間に、第１途切れ部の幅に依存する第１線間容量（Ｃ６）を形成する。第３引き出し電極部および浮遊電極部の間に、第２途切れ部の幅に依存する第２線間容量（Ｃ７）を形成する。浮遊電極部および第４引き出し電極部の間に、第２途切れ部の幅に依存する第３線間容量（Ｃ８）を形成する。第２線間容量と第３線間容量とは、図３に示すように、直列に接続されて線間容量Ｃ９を持つ第２直列ブロック３０６を形成する。この第２直列ブロック３０６は、前記第１線間容量Ｃ６に対して並列に接続されて、線間容量Ｃ１０を持つ第３並列ブロック４００を形成する。すなわち、本発明では、線間容量Ｃ１０（Ｃ７とＣ８を直列接続したＣ９に対してＣ６を並列接続した合計の線間容量）を持つ第３並列ブロック４００を、第１直列ブロック３０４に対して並列接続する構成を備える。
【００１７】
このため、単なる第１直列ブロックのみを備える従来構造と比較して、容量を付加できる効果があり、コンデンサ全体としての静電容量の低下を効果的に抑制することができ、静電容量の向上を図ることができる。
【００１８】
また、本発明の積層型電子部品では、等価直列抵抗（ＥＳＲ）および等価直列インダクタンス（ＥＳＬ）が低い。ＥＳＲが低いので、損失の少ない優れた特性を持つ。ＥＳＬが低い（＝自己共振周波数（ＳＲＦ）が高い）ので、従来よりも高い周波数領域での使用を実現することができる。一般に、自己共振周波数をｆとし、静電容量をＣとし、残留インダクタンスをＬとしたときに、ｆ＝１／（２π・（ＬＣ）１／２ ）、の関係が成立する。自己共振周波数とは、インピーダンスが最小となる周波数を意味し、この周波数を境に、高周波数側においては、誘導性を有することとなりコンデンサの機能を果たさない。
本発明の積層型電子部品では、インダクタンス成分を低減する構造とすることで、自己共振周波数を従来より高くすることができる。このため、より高い周波数においてもコンデンサ機能を保持することが可能な電子部品を提供できる。
【００１９】
さらに、本発明の積層型電子部品では、誘電体層の有効層１層当たりにかかる電圧が従来構造に比べて半減する。このため、（１）従来構造よりも層間隔を薄くすることが可能となり、高容量の電子部品を実現することができる。（２）絶縁破壊が発生し難く、高い電圧での使用に耐えることができ、部品の信頼性が向上する。
さらにまた、浮遊電極部と同一平面上に第３〜４引き出し電極部を有するので、誘電体層の多層化が進んでも、段差問題を解決できるという二次的な効果も期待できる。
【００２０】
したがって、本発明の積層型電子部品によれば、高周波領域での使用が可能となり、超小型・大容量の電子部品を実現することができるとともに、部品の信頼性が向上する。
【００２１】
本発明に係る積層型電子部品は、たとえばシート法や印刷法による積層型セラミックコンデンサなどのバルク積層型電子部品であってもよい。あるいはＣＶＤ法、蒸着法、スパッタリング法などの各種薄膜形成法により形成される誘電体薄膜と内部電極薄膜とを交互に複数配置した積層構造を持つ薄膜積層型コンデンサなどの薄膜積層型電子部品であってもよい。中でも、超小型化・大容量化を望む場合には、後者の薄膜積層型電子部品であることが好ましい。薄膜積層型電子部品としては、薄膜積層型コンデンサの他に、積層型インダクタ素子、フィルタ素子、共振子、ＭＭＩＣ、複合電子部品などが例示される。
【００２２】
【発明の実施の形態】
以下、本発明を、図面に示す実施形態に基づき説明する。ここにおいて、図１は本発明に係る積層型電子部品の一例としての薄膜積層型コンデンサを示す断面図、図２は図１の要部斜視図、図３は図１の要部等価回路図、図４は従来の積層型セラミックコンデンサを示す断面図、図５は図４の要部等価回路図、図６は従来の積層型セラミックコンデンサを示す断面図、図７は図６の要部等価回路図、図８は図１の要部破断斜視図である。
【００２３】
本実施形態では、積層型電子部品として、誘電体薄膜を多層で形成する薄膜積層型コンデンサを例示して説明する。
【００２４】
図１および図２に示すように、本実施形態に係る薄膜積層型コンデンサ２は、コンデンサ素体４を有する。コンデンサ素体４の形状は、特に限定されないが、通常、直方体状とされる。また、その寸法は特に限定されないが、たとえば縦（１μｍ〜１０ｍｍ）×横（１μｍ〜１０ｍｍ）×高さ（５０ｎｍ〜１ｍｍ）程度とされる。
【００２５】
コンデンサ素体４は、基板５上に、誘電体薄膜６と、第１〜２内部電極薄膜７，８とが交互に複数配置してあり、しかも最外部に配置される誘電体薄膜６を覆うように保護層１０が形成してある多層構造を持つ。コンデンサ素体４の一端部外側には、第１外部端子電極１２が形成してあり、コンデンサ素体４の他端部外側には、第２外部端子電極１４が形成してある。
【００２６】
基板５は特に限定されないが、たとえば、格子整合性の良い単結晶（たとえば、ＳｒＴｉＯ３単結晶、ＭｇＯ単結晶、ＬａＡｌＯ３単結晶など）、有機フイルム（たとえばＰＥＴ等）、アモルファス材料（たとえば、ガラス、溶融石英、ＳｉＯ２／Ｓｉなど）、その他の材料（たとえば、ＺｒＯ２／Ｓｉ、ＣｅＯ２／Ｓｉなど）などで構成される。基板５の厚みは、特に限定されず、たとえば５〜１０００μｍ程度である。
【００２７】
誘電体薄膜６は特に限定されないが、たとえば、化学式：ＣａｘＳｒ（１−ｘ）Ｂｉ４Ｔｉ４Ｏ１５で表され、前記化学式中のｘが０≦ｘ≦１であるビスマス層状化合物やパイロクロア化合物などを含有させて構成することができる。ビスマス層状化合物は、一般に、ＡＢＯ３ で構成されるペロブスカイト格子が連なった層状ペロブスカイト層の上下を、一対のＢｉおよびＯの層でサンドイッチした層状構造を示す。誘電体薄膜６には、前記ビスマス層状化合物やパイロクロア化合物などに対し、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕから選ばれる少なくとも１つの元素Ｒｅ（Ｙを含む希土類元素）をさらに含有させても良い。誘電体薄膜６の積層数や厚みなどの諸条件は、目的や用途に応じ適宜決定すればよい。誘電体薄膜６の厚みは、特に限定されないが、２００ｎｍ以下であることが好ましく、高容量化の点からは、より好ましくは１００ｎｍ以下である。なお、膜厚の下限は、膜の絶縁性を考慮すると、好ましくは５ｎｍ程度である。
【００２８】
第１〜２内部電極薄膜７，８は、たとえば、ＣａＲｕＯ３ やＳｒＲｕＯ３ などの導電性酸化物；ＰｔやＲｕなどの貴金属；ＩＴＯなどの導電性ガラスで構成することもできる。その他の第１〜２内部電極薄膜７，８としては、たとえば、金（Ａｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）などの貴金属またはそれらの合金の他、ニッケル（Ｎｉ）、銅（Ｃｕ）などの卑金属またはそれらの合金を用いることができる。第１〜２内部電極薄膜７，８の厚みは、特に限定されないが、好ましくは１０〜１０００ｎｍ程度である。
【００２９】
保護層１０の材質は、特に限定されないが、たとえばシリコン酸化膜、アルミニウム酸化膜などで構成される。あるいは、保護層１０は、誘電体薄膜６と同様な材質であっても良い。
【００３０】
第１〜２外部端子電極１２，１４の材質は、特に限定されず、ＣａＲｕＯ３ やＳｒＲｕＯ３ などの導電性酸化物；ＣｕやＣｕ合金あるいはＮｉやＮｉ合金等の卑金属；Ｐｔ、Ａｇ、ＰｄやＡｇ−Ｐｄ合金などの貴金属；などで構成される。その厚みは、特に限定されないが、たとえば１０〜１０００ｎｍ程度とすればよい。
【００３１】
本実施形態では、第１内部電極薄膜７は、第１外部端子電極１２の内側に対して電気的に接続される一端７２２を持つ第１引き出し電極部７２と、この第１引き出し電極部７２に対して第１途切れ部７３により同一平面上で絶縁され、第２外部端子電極１４の内側に対して電気的に接続される一端７４２を持つ第２引き出し電極部７４とで構成されている。また、第２内部電極薄膜８は、第１外部端子電極１２の内側に対して電気的に接続される一端８２２を持つ第３引き出し電極部８２と、第２外部端子電極１４の内側に対して電気的に接続される一端８６２を持つ第４引き出し電極部８６と、該第３引き出し電極部８２および第４引き出し電極部８６の双方に対して第２途切れ部８３および第３途切れ部８５により同一平面上で絶縁され、かつ第１外部端子電極１２および第２外部端子電極１４のいずれの内側に対しても電気的に接続されない状態で配置される浮遊電極部８４とで構成されている。
【００３２】
第１引き出し電極部７２と第２引き出し電極部７４とを第１途切れ部７３を介して絶縁し、第３引き出し電極部８２と浮遊電極部８４とを第２途切れ部８３を介して絶縁し、浮遊電極部８４と第４引き出し電極部８６とを第３途切れ部８５を介して絶縁することで、第１〜２外部端子電極１２，１４との間での望まない電気的接続が防止され、コンデンサとして有効に機能させることができる。
【００３３】
第１途切れ部７３の幅Ｗ１、第２途切れ部８３の幅Ｗ２、および第３途切れ部８５の幅Ｗ３は、いずれも０より大きければよく、用途に応じて適宜設定することができる。各幅Ｗ１〜Ｗ３が短すぎると、形成が困難であるとともに、導通してしまうおそれがある。一方、長すぎると、線間容量を大きくすることができない。本実施形態では、各途切れ部７３，８３，８５のいずれの各幅Ｗ１〜Ｗ３も、線間容量を取得できる程度に調整してあることが好ましい。これにより、第１引き出し電極部７２と第２引き出し電極部７４との間の第１線間容量Ｃ６（図３参照）と、第３引き出し電極部８２と浮遊電極部８４との間の第２線間容量Ｃ７（図３参照）と、浮遊電極部８４と第４引き出し電極部８６との間の第３線間容量Ｃ８（図３参照）とを取得でき、耐電圧を維持しながら静電容量の向上に一層寄与しうる。なお、各幅Ｗ１〜Ｗ３は、各途切れ部７３，８３，８５毎に同一であってもよいし、異なっていても良い。各途切れ部７３，８３，８５の形状は、図２に示すような直線状には限定されず、図８に示すような櫛形状でもよく、さらには波形状その他の形状であってもよい。すなわち、第１引き出し電極部７２と第２引き出し電極部７４とを、あるいは第３引き出し電極部８２と浮遊電極部８４とを、あるいは浮遊電極部８４と第４引き出し電極部８６とを、図２に示すように直線状で対向させてもよく、図８に示すように櫛形で対向させてもよい。いずれにしても各電極を対向させて線間容量を取得できるようにする。
【００３４】
本実施形態に係る薄膜積層型コンデンサ２は、まず、浮遊電極部８４を介して厚み方向に対向する第１引き出し電極部７２と第２引き出し電極部７４との間で静電容量Ｃ４，Ｃ５を形成する。具体的には、図３に示すように、２つのＣ４が並列に接続された第１並列ブロック３００と、２つのＣ５が並列に接続された第２並列ブロック３０２とを有し、これらが直列に接続されて第１直列ブロック３０４を形成する。次に、第１引き出し電極部７２および第２引き出し電極部７４の間に第１線間容量Ｃ６が形成され、第３引き出し電極部８２および浮遊電極部８４の間に第２線間容量Ｃ７が形成され、浮遊電極部８４および第４引き出し電極部８６の間に第３線間容量Ｃ８が形成される。第２線間容量Ｃ７と第３線間容量Ｃ８とは、図３に示すように、直列に接続されて線間容量Ｃ９を持つ第２直列ブロック３０６を形成する。この第２直列ブロック３０６は、前記第１線間容量Ｃ６に対して並列に接続されて、線間容量Ｃ１０を持つ第３並列ブロック４００を形成する。すなわち、線間容量Ｃ１０（Ｃ７とＣ８を直列接続したＣ９に対してＣ６を並列接続した合計の線間容量）を持つ第３並列ブロック４００を、第１直列ブロック３０４に対して並列接続する構成を備えるので、容量を付加できる効果があり、コンデンサ全体としての静電容量の低下を効果的に抑制することができ、静電容量の向上を図ることができる。
【００３５】
また、本実施形態の薄膜積層型コンデンサ２は、等価直列抵抗（ＥＳＲ）が低いので、損失の少ない優れた特性を持つとともに、等価直列インダクタンス（ＥＳＬ）が低い（＝自己共振周波数が高い）ので、高い周波数領域（たとえば１ＧＨｚ以上）での使用を実現することができる。
【００３６】
さらに、本実施形態の薄膜積層型コンデンサ２は、誘電体薄膜６の有効層１層当たりにかかる電圧が従来構造に比べて半減するので、従来構造よりも第１内部電極薄膜７と第２内部電極薄膜８との間に挟まれる誘電体薄膜６の厚み（層間隔）を薄くすることが可能となり、高容量のコンデンサを実現することができるとともに、絶縁破壊が発生し難く、高い電圧での使用に耐えることができ、信頼性が向上する。
さらにまた、浮遊電極部８４と同一平面上に第３〜４引き出し電極部８２，８６を有するので、誘電体薄膜６の多層化が進んでも、段差問題を解決できるという二次的な効果も期待できる。
【００３７】
次に、本実施形態に係る薄膜積層型コンデンサ２の製造方法の一例を説明する。まず、基板５上に、たとえばメタルマスクなどのマスクを施して１層目の第１内部電極薄膜７（第１引き出し電極部７２および第２引き出し電極部７４）を形成する。次に、この第１内部電極薄膜７の上に誘電体薄膜６を形成し、この誘電体薄膜６の上に２層目の第２内部電極薄膜８（第３引き出し電極部８２、浮遊電極部８４および第４引き出し電極部８６）を形成する。次に、この第２内部電極薄膜８の上にさらに誘電体薄膜６を形成し、この誘電体薄膜６の上に３層目の第１内部電極薄膜７を形成する。このように、基板５→第１内部電極薄膜７→誘電体薄膜６→第２内部電極薄膜８→誘電体薄膜６→第１内部電極薄膜７→・・・と、各積層工程を複数回繰り返す。次に、基板５とは反対側の最外部に配置される誘電体薄膜６を保護膜１０で被覆する。このような工程を経ることで、基板５上に、誘電体薄膜６と、第１〜２内部電極薄膜７，８とが交互に複数配置してあり、しかも最外部に配置される誘電体薄膜６を覆うように保護層１０が形成してある多層構造を持つコンデンサ素体４が形成される。
【００３８】
保護膜１０で被覆することで、コンデンサ素体４の内部に対する大気中の水分の影響を小さくすることができる。第１〜２内部電極薄膜７，８は、通常の薄膜形成法で作製されるが、たとえばスパッタリング法やパルスレーザー蒸着法（ＰＬＤ）等の物理的蒸着法において、第１〜２内部電極薄膜７，８が形成される基板５の温度を、３００℃以上として形成することが好ましい。誘電体薄膜６は、真空蒸着法、高周波スパッタリング法、パルスレーザー蒸着法（ＰＬＤ）、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、溶液法などの各種薄膜形成法を用いて形成することができる。
【００３９】
そして、コンデンサ素体４の両端部に、ディッピングやスパッタ等によって、第１〜２外部端子電極１２，１４を形成すると、本実施形態に係る薄膜積層型コンデンサ２が得られる。
【００４０】
以上、本発明の実施形態について説明してきたが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々なる態様で実施し得ることは勿論である。
【００４１】
たとえば、第１内部電極薄膜７の構成は、上述した実施形態に限定されず、たとえば、第１引き出し電極部７２と第２引き出し電極部７４との間に、該第１引き出し電極部７２および第２引き出し電極部７４の双方に対して第４途切れ部および第５途切れ部（いずれも図示省略）により絶縁され、かつ第１外部端子電極１２および第２外部端子電極１４のいずれの内側に対しても電気的に接続されない状態で配置される第２の浮遊電極部（図示省略）を有する構造であっても良い。
【００４２】
また、第２内部電極薄膜８の構成についても同様に限定されない。たとえば、第３〜第４引き出し電極部８２，８６の間に、２個以上の浮遊電極部８４を形成してもよい。上記第２の浮遊電極部についても同様である。
【００４３】
また、上述した実施形態では、本発明に係る積層型電子部品として薄膜積層型コンデンサを例示したが、これに限定する趣旨ではなく、誘電体層と内部電極層とが交互に積層してある素体を有するものであれば何でも良い。
【００４４】
【実施例】
次に、本発明の実施の形態をより具体化した実施例を挙げ、本発明をさらに詳細に説明する。但し、本発明は、これらの実施例のみに限定されるものではない。
【００４５】
実施例１
まず、［１００］方位に配向している厚さ０．５ｍｍのＳｒＴｉＯ３ 単結晶基板５（図１参照。以下同様）を準備した。次に、この基板５上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第１内部電極薄膜７としてのＳｒＲｕＯ３ 製電極薄膜を膜厚１００ｎｍで形成した。本実施例では、この第１内部電極薄膜７としてのＳｒＲｕＯ３ 製電極薄膜を、後述の第１外部端子電極１２の内側に対して電気的に接続される一端７２２を持つ第１引き出し電極部７２と、この第１引き出し電極部７２に対して第１途切れ部７３（幅Ｗ１＝１０μｍ）により同一平面上で絶縁され、第２外部端子電極１４の内側に対して電気的に接続される一端７４２を持つ第２引き出し電極部７４とで構成した。
【００４６】
次に、パルスレーザー蒸着法にて、第１内部電極薄膜７を含む基板５の全面に、誘電体薄膜６としてのＣａ０．５ Ｓｒ０．５ Ｂｉ４ Ｔｉ４ Ｏ１５製誘電体薄膜を膜厚１５０ｎｍで形成した。
【００４７】
次に、この誘電体薄膜６上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第２内部電極薄膜８としてのＳｒＲｕＯ３ 製電極薄膜を膜厚１００ｎｍで形成した。本実施例では、この第２内部電極薄膜８としてのＳｒＲｕＯ３ 製電極薄膜を、後述の第１外部端子電極１２の内側に対して電気的に接続される一端８２２を持つ第３引き出し電極部８２と、第２外部端子電極１４の内側に対して電気的に接続される一端８６２を持つ第４引き出し電極部８６と、該第３引き出し電極部８２および第４引き出し電極部８６の双方に対して第２途切れ部８３（幅Ｗ２＝１０μｍ）および第３途切れ部８５（幅Ｗ３＝１０μｍ）により同一平面上で絶縁され、かつ第１外部端子電極１２および第２外部端子電極１４のいずれの内側に対しても電気的に接続されない状態で配置される浮遊電極部８４とで構成した。
【００４８】
次に、パルスレーザー蒸着法にて、第２内部電極薄膜８を含む基板５の全面に、再び、誘電体薄膜６としてのＣａ０．５ Ｓｒ０．５ Ｂｉ４ Ｔｉ４ Ｏ１５製誘電体薄膜を前記と同様にして膜厚１５０ｎｍで形成した。
【００４９】
これらの手順を繰り返して誘電体薄膜６を７層積層させ、最外部に配置される誘電体薄膜６の表面を、シリカで構成される保護層１０で被覆してコンデンサ素体４を得た。
【００５０】
次に、コンデンサ素体４の両端部に、Ａｇで構成される第１〜２外部端子電極１２，１４を形成し、縦０．６ｍｍ×横０．３ｍｍ×厚さ０．６ｍｍの直方体形状の薄膜積層型コンデンサ２のサンプルを得た。
【００５１】
得られたコンデンササンプルの自己共振周波数、静電容量、および損失Ｑ値を測定した。
【００５２】
自己共振周波数は、ネットワークアナライザ（ヒューレットパッカード社製、ＨＰ８７５３Ｄ）を使用して、周波数３０ｋＨｚ〜６ＧＨｚの範囲で測定した。その結果、３．９９３ＧＨｚであった。
【００５３】
静電容量は、デジタルＬＣＲメータ（ＹＨＰ社製、４２７４Ａ）を使用して、温度２０℃、周波数１．８ＧＨｚの条件で測定した。その結果、２．９２４ｐＦであった。
【００５４】
Ｑ値は、インピーダンスの周波数特性を測定し、自己共振周波数における共振の鋭さを求めた。その結果、Ｑ値は１２５．０９であった。
【００５５】
比較例１
まず、実施例１と同様の基板を準備した。次に、この基板上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第１内部電極薄膜としてのＳｒＲｕＯ３ 製電極薄膜を膜厚１００ｎｍで形成した。本比較例では、このＳｒＲｕＯ３ 製電極薄膜を、図４に示す第１内部電極層５２２と同様の構造を持つように構成した。
【００５６】
次に、実施例１と同様に、第１内部電極薄膜を含む基板の全面に、誘電体薄膜としてのＣａ０．５ Ｓｒ０．５ Ｂｉ４ Ｔｉ４ Ｏ１５製誘電体薄膜を膜厚１５０ｎｍで形成した。
【００５７】
次に、この誘電体薄膜上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第２内部電極薄膜としてのＳｒＲｕＯ３ 製電極薄膜を膜厚１００ｎｍで形成した。本比較例では、このＳｒＲｕＯ３ 製電極薄膜を、図４に示す第２内部電極層５２４と同様の構造を持つように構成した。
【００５８】
次に、実施例１と同様に、第２内部電極薄膜を含む基板の全面に、再び、誘電体薄膜としてのＣａ０．５ Ｓｒ０．５ Ｂｉ４ Ｔｉ４ Ｏ１５製誘電体薄膜を膜厚１５０ｎｍで形成した。
【００５９】
実施例１と同様に、これらの手順を繰り返して誘電体薄膜を７層積層させ、最外部に配置される誘電体薄膜の表面を、実施例１と同様の保護層で被覆してコンデンサ素体を得た。
【００６０】
次に、コンデンサ素体の両端部に、実施例１と同様の第１〜２外部端子電極を形成し、同寸法の直方体形状の薄膜積層型コンデンサのサンプルを得た。
【００６１】
実施例１と同様に、得られたコンデンササンプルの自己共振周波数、静電容量、およびＱ値を測定した。その結果、自己共振周波数は、実施例１の５０％以下の１．９４１ＧＨｚであり、実施例１の優位性が確認できた。静電容量は、実施例１の３５０％程度の１０．１６８ｐＦであった。これにより、実施例１では、静電容量の低下が比較的抑制できていることが確認できた。Ｑ値は、実施例１の７０％程度の９０．９３７であり、実施例１の優位性が確認できた。
【００６２】
比較例２
まず、実施例１と同様の基板を準備した。次に、この基板上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第１内部電極薄膜としてのＳｒＲｕＯ３ 製電極薄膜を膜厚１００ｎｍで形成した。本比較例では、このＳｒＲｕＯ３ 製電極薄膜を、図６に示す第１内部電極層７２２と同様の構造を持つように構成した。
【００６３】
次に、実施例１と同様に、第１内部電極薄膜を含む基板の全面に、誘電体薄膜としてのＣａ０．５ Ｓｒ０．５ Ｂｉ４ Ｔｉ４ Ｏ１５製誘電体薄膜を膜厚１５０ｎｍで形成した。
【００６４】
次に、この誘電体薄膜上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第２内部電極薄膜としてのＳｒＲｕＯ３ 製電極薄膜を膜厚１００ｎｍで形成した。本比較例では、このＳｒＲｕＯ３ 製電極薄膜を、図６に示す第２内部電極層７２４と同様の構造を持つように構成した。
【００６５】
次に、実施例１と同様に、第２内部電極薄膜を含む基板の全面に、再び、誘電体薄膜としてのＣａ０．５ Ｓｒ０．５ Ｂｉ４ Ｔｉ４ Ｏ１５製誘電体薄膜を膜厚１５０ｎｍで形成した。
【００６６】
実施例１と同様に、これらの手順を繰り返して誘電体薄膜を７層積層させ、最外部に配置される誘電体薄膜の表面を、実施例１と同様の保護層で被覆してコンデンサ素体を得た。
【００６７】
次に、コンデンサ素体の両端部に、実施例１と同様の第１〜２外部端子電極を形成し、同寸法の直方体形状の薄膜積層型コンデンサのサンプルを得た。
【００６８】
実施例１と同様に、得られたコンデンササンプルの自己共振周波数、静電容量、およびＱ値を測定した。その結果、Ｑ値は実施例１と同程度であった。しかしながら、自己共振周波数は、実施例１の８０％以下の３．１５４ＧＨｚであり、実施例１の優位性が確認できた。静電容量は、実施例１の７５％程度の２．２０１ｐＦであった。この比較例２との比較において、特に実施例１では、静電容量の低下が比較的抑制できていることが確認できた。
【００６９】
【発明の効果】
以上説明してきたように、本発明によれば、高い周波数領域でも使用することができ、かつ耐圧性を備えながらも、静電容量の向上を図ることができる、薄膜積層型コンデンサやバルク積層型セラミックコンデンサなどの積層型電子部品を提供することができる。
【図面の簡単な説明】
【図１】図１は本発明に係る積層型電子部品の一例としての薄膜積層型コンデンサを示す断面図である。
【図２】図２は図１の要部斜視図である。
【図３】図３は図１の要部等価回路図である。
【図４】図４は従来の積層型セラミックコンデンサを示す断面図である。
【図５】図５は図４の要部等価回路図である。
【図６】図６は従来の積層型セラミックコンデンサを示す断面図である。
【図７】図７は図６の要部等価回路図である。
【図８】図８は図１の要部破断斜視図である。
【符号の説明】
２… 薄膜積層型コンデンサ（積層型電子部品）
４… コンデンサ素体
５… 基板
６… 誘電体薄膜（誘電体層）
７… 第１内部電極薄膜（第１内部電極層）
７２… 第１引き出し電極部
７４… 第２引き出し電極部
７３… 第１途切れ部
８… 第２内部電極薄膜（第２内部電極層）
８２… 第３引き出し電極部
８３… 第２途切れ部
８４… 浮遊電極部
８５… 第３途切れ部
８６… 第４引き出し電極部
１０… 保護層
１２… 第１外部端子電極
１４… 第２外部端子電極
Claims (3)
- 第１内部電極層と第２内部電極層とが誘電体層の間に交互に複数配置してある積層構造を持つ素体と、
該素体の端部に形成された少なくとも一対の外部端子電極とを、有する積層型電子部品であって、
前記第１内部電極層は、前記一対の外部端子電極のいずれか一方の外部端子電極に接続された一端を持つ第１引き出し電極部と、該第１引き出し電極部に対して絶縁され、前記一対の外部端子電極のいずれか他方の外部端子電極に接続された一端を持つ第２引き出し電極部とを、有し、
前記第２内部電極層は、前記一対の外部端子電極のいずれか一方の外部端子電極に接続された一端を持つ第３引き出し電極部と、前記一対の外部端子電極のいずれか他方の外部端子電極に接続された一端を持つ第４引き出し電極部と、該第３引き出し電極部および第４引き出し電極部の双方に対して絶縁され、かつ前記一対の外部端子電極のいずれにも接続されない状態で配置された少なくとも一つの浮遊電極部とを、有する
積層型電子部品。 - 前記第１引き出し電極部と第２引き出し電極部とが第１途切れ部により同一平面上で絶縁されている請求項１に記載の積層型電子部品。
- 前記第３引き出し電極部と浮遊電極部とが第２途切れ部により同一平面上で絶縁されており、前記浮遊電極部と第４引き出し電極部とが第３途切れ部により同一平面上で絶縁されている請求項１または２に記載の積層型電子部品。
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|---|---|---|---|---|
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-
2002
- 2002-12-05 JP JP2002353502A patent/JP2004186540A/ja not_active Withdrawn
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