JP2004186540A - 積層型電子部品 - Google Patents
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Abstract
【課題】高い周波数領域でも使用することができ、かつ耐圧性を備えながらも、静電容量の向上を図ることができる積層型電子部品を提供する。
【解決手段】第1内部電極薄膜7は、第1外部端子電極12に接続された一端722を持つ第1引き出し電極部72と、該第1引き出し電極部に対して第1途切れ部73により同一平面上で絶縁され、第2外部端子電極14に接続された一端742を持つ第2引き出し電極部74とを有する。第2内部電極薄膜8は、第1外部端子電極12に接続された一端822を持つ第3引き出し電極部82と、第2外部端子電極14に接続された一端862を持つ第4引き出し電極部86と、該第3引き出し電極部および第4引き出し電極部の双方に対して第2途切れ部83および第3途切れ部85により同一平面上で絶縁され、かつ第1〜2外部端子電極12,14のいずれにも接続されない状態で配置された1個の浮遊電極部84とを有する。
【選択図】 図1
【解決手段】第1内部電極薄膜7は、第1外部端子電極12に接続された一端722を持つ第1引き出し電極部72と、該第1引き出し電極部に対して第1途切れ部73により同一平面上で絶縁され、第2外部端子電極14に接続された一端742を持つ第2引き出し電極部74とを有する。第2内部電極薄膜8は、第1外部端子電極12に接続された一端822を持つ第3引き出し電極部82と、第2外部端子電極14に接続された一端862を持つ第4引き出し電極部86と、該第3引き出し電極部および第4引き出し電極部の双方に対して第2途切れ部83および第3途切れ部85により同一平面上で絶縁され、かつ第1〜2外部端子電極12,14のいずれにも接続されない状態で配置された1個の浮遊電極部84とを有する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、薄膜積層型コンデンサや積層型セラミックコンデンサなどの積層型電子部品に関する。
【0002】
【従来の技術】
図4に示すように、代表的な積層型電子部品の一つである積層型セラミックコンデンサ50は、素体52を有する。素体52は、第1内部電極層522と第2内部電極層524とが誘電体層526の間に交互に複数配置してある積層構造を持つ。素体52の一端部外側には、第1外部端子電極54が形成してあり、素体52の他端部外側には、第2外部端子電極56が形成してある。第1内部電極層522は、その一端が前記第1外部端子電極54の内側に対して電気的に接続されている。第2内部電極層524は、その一端が前記第2外部端子電極56の内側に対して電気的に接続されている。
この積層型セラミックコンデンサ50は、第1内部電極層522および第2内部電極層524の間で静電容量C1を形成する。具体的には、図5に示すように、複数のC1が並列に接続された一つの並列ブロック600からなる構成を備える。この構成により、大きな静電容量を実現することができる。
【0003】
一方、近年においては、電源の小型化などの用途に対応可能にするために、たとえば1000〜9000Vという比較的高い電圧領域(中圧ないし高圧領域)での使用を可能とする、すなわち高い耐圧性を持つ積層型セラミックコンデンサが望まれている。
【0004】
しかしながら、図4に示す構造の積層型セラミックコンデンサ50は、図5に示すように複数の静電容量C1が並列接続された一つの並列ブロック600からなる構成を備えるため、誘電体層526の有効層1層当たりにかかる電圧が大きく、絶縁破壊を発生させる原因になり、高い電圧での使用に耐えられるものではなかった。
【0005】
そこで、このような問題を解決するために、高い電圧での使用に耐えられる積層型セラミックコンデンサが種々提案されている(たとえば特許文献1〜4参照)。
【0006】
図6に示すように、特許文献1〜4に開示されている積層型セラミックコンデンサ70は、素体72を有する。素体72は、第1内部電極層722と第2内部電極層724とが誘電体層726の間に交互に複数配置してある積層構造を持つ。素体72の一端部外側には、第1外部端子電極74が形成してあり、素体72の他端部外側には、第2外部端子電極76が形成してある。第1内部電極層722は、その一端が前記第1外部端子電極74の内側に対して電気的に接続される第1引き出し電極部722aと、この第1引き出し電極部722aに対して絶縁され、その一端が前記第2外部端子電極76の内側に対して電気的に接続される第2引き出し電極部722bとで構成されている。第2内部電極層724は、その両端が前記第1外部端子電極74および第2外部端子電極76のいずれの内側に対しても電気的に接続されない浮遊電極部724cで構成されている。
【0007】
この積層型セラミックコンデンサ70は、浮遊電極部724cを介して厚み方向に対向する第1引き出し電極部722aと第2引き出し電極部722bとの間で静電容量C2,C3を形成する。具体的には、図7に示すように、2つのC2が並列に接続された第1並列ブロック800と、2つのC3が並列に接続された第2並列ブロック802とを有し、これらが直列に接続される構成を備える。この構成により、誘電体層726の有効層1層当たりにかかる電圧が半減し、その結果、高い電圧での使用に耐えることができる。
【0008】
しかしながら、図6に示す構造の積層型セラミックコンデンサ70では、第1並列ブロック800と第2並列ブロック802とを、複数、直列接続する構成を備えるため、高い電圧での使用には耐えられるが、コンデンサ全体としての静電容量が大幅に低下してしまうという問題があった。
【0009】
また、これらの特許文献1〜4では、電極の等価直列インダクタンス(ESL)を最小限にし、自己共振周波数(SRF)を高めることで、より高い周波数領域での使用を可能とする旨の技術を開示するものではない。
【0010】
【特許文献1】特開平8−17677号公報
【特許文献2】特開平8−273977号公報
【特許文献3】特開2001−185440号公報
【特許文献4】特開平7−263270号公報
【0011】
【発明が解決しようとする課題】
本発明の目的は、高い周波数領域でも使用することができ、かつ耐圧性を備えながらも、全体の静電容量を向上させることができる、薄膜積層型コンデンサやバルク積層型セラミックコンデンサなどの積層型電子部品を提供することである。
【0012】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、
第1内部電極層と第2内部電極層とが誘電体層の間に交互に複数配置してある積層構造を持つ素体と、
該素体の端部に形成された少なくとも一対の外部端子電極とを、有する積層型電子部品であって、
前記第1内部電極層は、前記一対の外部端子電極のいずれか一方の外部端子電極に接続された一端を持つ第1引き出し電極部と、該第1引き出し電極部に対して絶縁され、前記一対の外部端子電極のいずれか他方の外部端子電極に接続された一端を持つ第2引き出し電極部とを、有し、
前記第2内部電極層は、前記一対の外部端子電極のいずれか一方の外部端子電極に接続された一端を持つ第3引き出し電極部と、前記一対の外部端子電極のいずれか他方の外部端子電極に接続された一端を持つ第4引き出し電極部と、該第3引き出し電極部および第4引き出し電極部の双方に対して絶縁され、かつ前記一対の外部端子電極のいずれにも接続されない状態で配置された少なくとも一つの浮遊電極部とを、有する積層型電子部品が提供される。
【0013】
好ましくは、前記第1引き出し電極部と第2引き出し電極部とが第1途切れ部により同一平面上で絶縁されている。
【0014】
好ましくは、前記第3引き出し電極部と浮遊電極部とが第2途切れ部により同一平面上で絶縁されており、前記浮遊電極部と第4引き出し電極部とが第3途切れ部により同一平面上で絶縁されている。
【0015】
【発明の作用】
本発明の積層型電子部品によると、まず、浮遊電極部を介して厚み方向に対向する第1引き出し電極部と第2引き出し電極部との間で2つの静電容量(C4,C5)を形成する。
具体的には、図3に示すように、2つのC4が並列に接続された第1並列ブロック300と、2つのC5が並列に接続された第2並列ブロック302とを有し、これらが直列に接続されて第1直列ブロック304を形成する。
【0016】
次に、第1引き出し電極部および第2引き出し電極部の間に、第1途切れ部の幅に依存する第1線間容量(C6)を形成する。第3引き出し電極部および浮遊電極部の間に、第2途切れ部の幅に依存する第2線間容量(C7)を形成する。浮遊電極部および第4引き出し電極部の間に、第2途切れ部の幅に依存する第3線間容量(C8)を形成する。第2線間容量と第3線間容量とは、図3に示すように、直列に接続されて線間容量C9を持つ第2直列ブロック306を形成する。この第2直列ブロック306は、前記第1線間容量C6に対して並列に接続されて、線間容量C10を持つ第3並列ブロック400を形成する。すなわち、本発明では、線間容量C10(C7とC8を直列接続したC9に対してC6を並列接続した合計の線間容量)を持つ第3並列ブロック400を、第1直列ブロック304に対して並列接続する構成を備える。
【0017】
このため、単なる第1直列ブロックのみを備える従来構造と比較して、容量を付加できる効果があり、コンデンサ全体としての静電容量の低下を効果的に抑制することができ、静電容量の向上を図ることができる。
【0018】
また、本発明の積層型電子部品では、等価直列抵抗(ESR)および等価直列インダクタンス(ESL)が低い。ESRが低いので、損失の少ない優れた特性を持つ。ESLが低い(=自己共振周波数(SRF)が高い)ので、従来よりも高い周波数領域での使用を実現することができる。一般に、自己共振周波数をfとし、静電容量をCとし、残留インダクタンスをLとしたときに、f=1/(2π・(LC)1/2 )、の関係が成立する。自己共振周波数とは、インピーダンスが最小となる周波数を意味し、この周波数を境に、高周波数側においては、誘導性を有することとなりコンデンサの機能を果たさない。
本発明の積層型電子部品では、インダクタンス成分を低減する構造とすることで、自己共振周波数を従来より高くすることができる。このため、より高い周波数においてもコンデンサ機能を保持することが可能な電子部品を提供できる。
【0019】
さらに、本発明の積層型電子部品では、誘電体層の有効層1層当たりにかかる電圧が従来構造に比べて半減する。このため、(1)従来構造よりも層間隔を薄くすることが可能となり、高容量の電子部品を実現することができる。(2)絶縁破壊が発生し難く、高い電圧での使用に耐えることができ、部品の信頼性が向上する。
さらにまた、浮遊電極部と同一平面上に第3〜4引き出し電極部を有するので、誘電体層の多層化が進んでも、段差問題を解決できるという二次的な効果も期待できる。
【0020】
したがって、本発明の積層型電子部品によれば、高周波領域での使用が可能となり、超小型・大容量の電子部品を実現することができるとともに、部品の信頼性が向上する。
【0021】
本発明に係る積層型電子部品は、たとえばシート法や印刷法による積層型セラミックコンデンサなどのバルク積層型電子部品であってもよい。あるいはCVD法、蒸着法、スパッタリング法などの各種薄膜形成法により形成される誘電体薄膜と内部電極薄膜とを交互に複数配置した積層構造を持つ薄膜積層型コンデンサなどの薄膜積層型電子部品であってもよい。中でも、超小型化・大容量化を望む場合には、後者の薄膜積層型電子部品であることが好ましい。薄膜積層型電子部品としては、薄膜積層型コンデンサの他に、積層型インダクタ素子、フィルタ素子、共振子、MMIC、複合電子部品などが例示される。
【0022】
【発明の実施の形態】
以下、本発明を、図面に示す実施形態に基づき説明する。ここにおいて、図1は本発明に係る積層型電子部品の一例としての薄膜積層型コンデンサを示す断面図、図2は図1の要部斜視図、図3は図1の要部等価回路図、図4は従来の積層型セラミックコンデンサを示す断面図、図5は図4の要部等価回路図、図6は従来の積層型セラミックコンデンサを示す断面図、図7は図6の要部等価回路図、図8は図1の要部破断斜視図である。
【0023】
本実施形態では、積層型電子部品として、誘電体薄膜を多層で形成する薄膜積層型コンデンサを例示して説明する。
【0024】
図1および図2に示すように、本実施形態に係る薄膜積層型コンデンサ2は、コンデンサ素体4を有する。コンデンサ素体4の形状は、特に限定されないが、通常、直方体状とされる。また、その寸法は特に限定されないが、たとえば縦(1μm〜10mm)×横(1μm〜10mm)×高さ(50nm〜1mm)程度とされる。
【0025】
コンデンサ素体4は、基板5上に、誘電体薄膜6と、第1〜2内部電極薄膜7,8とが交互に複数配置してあり、しかも最外部に配置される誘電体薄膜6を覆うように保護層10が形成してある多層構造を持つ。コンデンサ素体4の一端部外側には、第1外部端子電極12が形成してあり、コンデンサ素体4の他端部外側には、第2外部端子電極14が形成してある。
【0026】
基板5は特に限定されないが、たとえば、格子整合性の良い単結晶(たとえば、SrTiO3単結晶、MgO単結晶、LaAlO3単結晶など)、有機フイルム(たとえばPET等)、アモルファス材料(たとえば、ガラス、溶融石英、SiO2/Siなど)、その他の材料(たとえば、ZrO2/Si、CeO2/Siなど)などで構成される。基板5の厚みは、特に限定されず、たとえば5〜1000μm程度である。
【0027】
誘電体薄膜6は特に限定されないが、たとえば、化学式:CaxSr(1−x)Bi4Ti4O15で表され、前記化学式中のxが0≦x≦1であるビスマス層状化合物やパイロクロア化合物などを含有させて構成することができる。ビスマス層状化合物は、一般に、ABO3 で構成されるペロブスカイト格子が連なった層状ペロブスカイト層の上下を、一対のBiおよびOの層でサンドイッチした層状構造を示す。誘電体薄膜6には、前記ビスマス層状化合物やパイロクロア化合物などに対し、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、YbおよびLuから選ばれる少なくとも1つの元素Re(Yを含む希土類元素)をさらに含有させても良い。誘電体薄膜6の積層数や厚みなどの諸条件は、目的や用途に応じ適宜決定すればよい。誘電体薄膜6の厚みは、特に限定されないが、200nm以下であることが好ましく、高容量化の点からは、より好ましくは100nm以下である。なお、膜厚の下限は、膜の絶縁性を考慮すると、好ましくは5nm程度である。
【0028】
第1〜2内部電極薄膜7,8は、たとえば、CaRuO3 やSrRuO3 などの導電性酸化物;PtやRuなどの貴金属;ITOなどの導電性ガラスで構成することもできる。その他の第1〜2内部電極薄膜7,8としては、たとえば、金(Au)、パラジウム(Pd)、銀(Ag)などの貴金属またはそれらの合金の他、ニッケル(Ni)、銅(Cu)などの卑金属またはそれらの合金を用いることができる。第1〜2内部電極薄膜7,8の厚みは、特に限定されないが、好ましくは10〜1000nm程度である。
【0029】
保護層10の材質は、特に限定されないが、たとえばシリコン酸化膜、アルミニウム酸化膜などで構成される。あるいは、保護層10は、誘電体薄膜6と同様な材質であっても良い。
【0030】
第1〜2外部端子電極12,14の材質は、特に限定されず、CaRuO3 やSrRuO3 などの導電性酸化物;CuやCu合金あるいはNiやNi合金等の卑金属;Pt、Ag、PdやAg−Pd合金などの貴金属;などで構成される。その厚みは、特に限定されないが、たとえば10〜1000nm程度とすればよい。
【0031】
本実施形態では、第1内部電極薄膜7は、第1外部端子電極12の内側に対して電気的に接続される一端722を持つ第1引き出し電極部72と、この第1引き出し電極部72に対して第1途切れ部73により同一平面上で絶縁され、第2外部端子電極14の内側に対して電気的に接続される一端742を持つ第2引き出し電極部74とで構成されている。また、第2内部電極薄膜8は、第1外部端子電極12の内側に対して電気的に接続される一端822を持つ第3引き出し電極部82と、第2外部端子電極14の内側に対して電気的に接続される一端862を持つ第4引き出し電極部86と、該第3引き出し電極部82および第4引き出し電極部86の双方に対して第2途切れ部83および第3途切れ部85により同一平面上で絶縁され、かつ第1外部端子電極12および第2外部端子電極14のいずれの内側に対しても電気的に接続されない状態で配置される浮遊電極部84とで構成されている。
【0032】
第1引き出し電極部72と第2引き出し電極部74とを第1途切れ部73を介して絶縁し、第3引き出し電極部82と浮遊電極部84とを第2途切れ部83を介して絶縁し、浮遊電極部84と第4引き出し電極部86とを第3途切れ部85を介して絶縁することで、第1〜2外部端子電極12,14との間での望まない電気的接続が防止され、コンデンサとして有効に機能させることができる。
【0033】
第1途切れ部73の幅W1、第2途切れ部83の幅W2、および第3途切れ部85の幅W3は、いずれも0より大きければよく、用途に応じて適宜設定することができる。各幅W1〜W3が短すぎると、形成が困難であるとともに、導通してしまうおそれがある。一方、長すぎると、線間容量を大きくすることができない。本実施形態では、各途切れ部73,83,85のいずれの各幅W1〜W3も、線間容量を取得できる程度に調整してあることが好ましい。これにより、第1引き出し電極部72と第2引き出し電極部74との間の第1線間容量C6(図3参照)と、第3引き出し電極部82と浮遊電極部84との間の第2線間容量C7(図3参照)と、浮遊電極部84と第4引き出し電極部86との間の第3線間容量C8(図3参照)とを取得でき、耐電圧を維持しながら静電容量の向上に一層寄与しうる。なお、各幅W1〜W3は、各途切れ部73,83,85毎に同一であってもよいし、異なっていても良い。各途切れ部73,83,85の形状は、図2に示すような直線状には限定されず、図8に示すような櫛形状でもよく、さらには波形状その他の形状であってもよい。すなわち、第1引き出し電極部72と第2引き出し電極部74とを、あるいは第3引き出し電極部82と浮遊電極部84とを、あるいは浮遊電極部84と第4引き出し電極部86とを、図2に示すように直線状で対向させてもよく、図8に示すように櫛形で対向させてもよい。いずれにしても各電極を対向させて線間容量を取得できるようにする。
【0034】
本実施形態に係る薄膜積層型コンデンサ2は、まず、浮遊電極部84を介して厚み方向に対向する第1引き出し電極部72と第2引き出し電極部74との間で静電容量C4,C5を形成する。具体的には、図3に示すように、2つのC4が並列に接続された第1並列ブロック300と、2つのC5が並列に接続された第2並列ブロック302とを有し、これらが直列に接続されて第1直列ブロック304を形成する。次に、第1引き出し電極部72および第2引き出し電極部74の間に第1線間容量C6が形成され、第3引き出し電極部82および浮遊電極部84の間に第2線間容量C7が形成され、浮遊電極部84および第4引き出し電極部86の間に第3線間容量C8が形成される。第2線間容量C7と第3線間容量C8とは、図3に示すように、直列に接続されて線間容量C9を持つ第2直列ブロック306を形成する。この第2直列ブロック306は、前記第1線間容量C6に対して並列に接続されて、線間容量C10を持つ第3並列ブロック400を形成する。すなわち、線間容量C10(C7とC8を直列接続したC9に対してC6を並列接続した合計の線間容量)を持つ第3並列ブロック400を、第1直列ブロック304に対して並列接続する構成を備えるので、容量を付加できる効果があり、コンデンサ全体としての静電容量の低下を効果的に抑制することができ、静電容量の向上を図ることができる。
【0035】
また、本実施形態の薄膜積層型コンデンサ2は、等価直列抵抗(ESR)が低いので、損失の少ない優れた特性を持つとともに、等価直列インダクタンス(ESL)が低い(=自己共振周波数が高い)ので、高い周波数領域(たとえば1GHz以上)での使用を実現することができる。
【0036】
さらに、本実施形態の薄膜積層型コンデンサ2は、誘電体薄膜6の有効層1層当たりにかかる電圧が従来構造に比べて半減するので、従来構造よりも第1内部電極薄膜7と第2内部電極薄膜8との間に挟まれる誘電体薄膜6の厚み(層間隔)を薄くすることが可能となり、高容量のコンデンサを実現することができるとともに、絶縁破壊が発生し難く、高い電圧での使用に耐えることができ、信頼性が向上する。
さらにまた、浮遊電極部84と同一平面上に第3〜4引き出し電極部82,86を有するので、誘電体薄膜6の多層化が進んでも、段差問題を解決できるという二次的な効果も期待できる。
【0037】
次に、本実施形態に係る薄膜積層型コンデンサ2の製造方法の一例を説明する。まず、基板5上に、たとえばメタルマスクなどのマスクを施して1層目の第1内部電極薄膜7(第1引き出し電極部72および第2引き出し電極部74)を形成する。次に、この第1内部電極薄膜7の上に誘電体薄膜6を形成し、この誘電体薄膜6の上に2層目の第2内部電極薄膜8(第3引き出し電極部82、浮遊電極部84および第4引き出し電極部86)を形成する。次に、この第2内部電極薄膜8の上にさらに誘電体薄膜6を形成し、この誘電体薄膜6の上に3層目の第1内部電極薄膜7を形成する。このように、基板5→第1内部電極薄膜7→誘電体薄膜6→第2内部電極薄膜8→誘電体薄膜6→第1内部電極薄膜7→・・・と、各積層工程を複数回繰り返す。次に、基板5とは反対側の最外部に配置される誘電体薄膜6を保護膜10で被覆する。このような工程を経ることで、基板5上に、誘電体薄膜6と、第1〜2内部電極薄膜7,8とが交互に複数配置してあり、しかも最外部に配置される誘電体薄膜6を覆うように保護層10が形成してある多層構造を持つコンデンサ素体4が形成される。
【0038】
保護膜10で被覆することで、コンデンサ素体4の内部に対する大気中の水分の影響を小さくすることができる。第1〜2内部電極薄膜7,8は、通常の薄膜形成法で作製されるが、たとえばスパッタリング法やパルスレーザー蒸着法(PLD)等の物理的蒸着法において、第1〜2内部電極薄膜7,8が形成される基板5の温度を、300℃以上として形成することが好ましい。誘電体薄膜6は、真空蒸着法、高周波スパッタリング法、パルスレーザー蒸着法(PLD)、MOCVD(Metal Organic Chemical Vapor Deposition)法、溶液法などの各種薄膜形成法を用いて形成することができる。
【0039】
そして、コンデンサ素体4の両端部に、ディッピングやスパッタ等によって、第1〜2外部端子電極12,14を形成すると、本実施形態に係る薄膜積層型コンデンサ2が得られる。
【0040】
以上、本発明の実施形態について説明してきたが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々なる態様で実施し得ることは勿論である。
【0041】
たとえば、第1内部電極薄膜7の構成は、上述した実施形態に限定されず、たとえば、第1引き出し電極部72と第2引き出し電極部74との間に、該第1引き出し電極部72および第2引き出し電極部74の双方に対して第4途切れ部および第5途切れ部(いずれも図示省略)により絶縁され、かつ第1外部端子電極12および第2外部端子電極14のいずれの内側に対しても電気的に接続されない状態で配置される第2の浮遊電極部(図示省略)を有する構造であっても良い。
【0042】
また、第2内部電極薄膜8の構成についても同様に限定されない。たとえば、第3〜第4引き出し電極部82,86の間に、2個以上の浮遊電極部84を形成してもよい。上記第2の浮遊電極部についても同様である。
【0043】
また、上述した実施形態では、本発明に係る積層型電子部品として薄膜積層型コンデンサを例示したが、これに限定する趣旨ではなく、誘電体層と内部電極層とが交互に積層してある素体を有するものであれば何でも良い。
【0044】
【実施例】
次に、本発明の実施の形態をより具体化した実施例を挙げ、本発明をさらに詳細に説明する。但し、本発明は、これらの実施例のみに限定されるものではない。
【0045】
実施例1
まず、[100]方位に配向している厚さ0.5mmのSrTiO3 単結晶基板5(図1参照。以下同様)を準備した。次に、この基板5上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第1内部電極薄膜7としてのSrRuO3 製電極薄膜を膜厚100nmで形成した。本実施例では、この第1内部電極薄膜7としてのSrRuO3 製電極薄膜を、後述の第1外部端子電極12の内側に対して電気的に接続される一端722を持つ第1引き出し電極部72と、この第1引き出し電極部72に対して第1途切れ部73(幅W1=10μm)により同一平面上で絶縁され、第2外部端子電極14の内側に対して電気的に接続される一端742を持つ第2引き出し電極部74とで構成した。
【0046】
次に、パルスレーザー蒸着法にて、第1内部電極薄膜7を含む基板5の全面に、誘電体薄膜6としてのCa0.5 Sr0.5 Bi4 Ti4 O15製誘電体薄膜を膜厚150nmで形成した。
【0047】
次に、この誘電体薄膜6上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第2内部電極薄膜8としてのSrRuO3 製電極薄膜を膜厚100nmで形成した。本実施例では、この第2内部電極薄膜8としてのSrRuO3 製電極薄膜を、後述の第1外部端子電極12の内側に対して電気的に接続される一端822を持つ第3引き出し電極部82と、第2外部端子電極14の内側に対して電気的に接続される一端862を持つ第4引き出し電極部86と、該第3引き出し電極部82および第4引き出し電極部86の双方に対して第2途切れ部83(幅W2=10μm)および第3途切れ部85(幅W3=10μm)により同一平面上で絶縁され、かつ第1外部端子電極12および第2外部端子電極14のいずれの内側に対しても電気的に接続されない状態で配置される浮遊電極部84とで構成した。
【0048】
次に、パルスレーザー蒸着法にて、第2内部電極薄膜8を含む基板5の全面に、再び、誘電体薄膜6としてのCa0.5 Sr0.5 Bi4 Ti4 O15製誘電体薄膜を前記と同様にして膜厚150nmで形成した。
【0049】
これらの手順を繰り返して誘電体薄膜6を7層積層させ、最外部に配置される誘電体薄膜6の表面を、シリカで構成される保護層10で被覆してコンデンサ素体4を得た。
【0050】
次に、コンデンサ素体4の両端部に、Agで構成される第1〜2外部端子電極12,14を形成し、縦0.6mm×横0.3mm×厚さ0.6mmの直方体形状の薄膜積層型コンデンサ2のサンプルを得た。
【0051】
得られたコンデンササンプルの自己共振周波数、静電容量、および損失Q値を測定した。
【0052】
自己共振周波数は、ネットワークアナライザ(ヒューレットパッカード社製、HP8753D)を使用して、周波数30kHz〜6GHzの範囲で測定した。その結果、3.993GHzであった。
【0053】
静電容量は、デジタルLCRメータ(YHP社製、4274A)を使用して、温度20℃、周波数1.8GHzの条件で測定した。その結果、2.924pFであった。
【0054】
Q値は、インピーダンスの周波数特性を測定し、自己共振周波数における共振の鋭さを求めた。その結果、Q値は125.09であった。
【0055】
比較例1
まず、実施例1と同様の基板を準備した。次に、この基板上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第1内部電極薄膜としてのSrRuO3 製電極薄膜を膜厚100nmで形成した。本比較例では、このSrRuO3 製電極薄膜を、図4に示す第1内部電極層522と同様の構造を持つように構成した。
【0056】
次に、実施例1と同様に、第1内部電極薄膜を含む基板の全面に、誘電体薄膜としてのCa0.5 Sr0.5 Bi4 Ti4 O15製誘電体薄膜を膜厚150nmで形成した。
【0057】
次に、この誘電体薄膜上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第2内部電極薄膜としてのSrRuO3 製電極薄膜を膜厚100nmで形成した。本比較例では、このSrRuO3 製電極薄膜を、図4に示す第2内部電極層524と同様の構造を持つように構成した。
【0058】
次に、実施例1と同様に、第2内部電極薄膜を含む基板の全面に、再び、誘電体薄膜としてのCa0.5 Sr0.5 Bi4 Ti4 O15製誘電体薄膜を膜厚150nmで形成した。
【0059】
実施例1と同様に、これらの手順を繰り返して誘電体薄膜を7層積層させ、最外部に配置される誘電体薄膜の表面を、実施例1と同様の保護層で被覆してコンデンサ素体を得た。
【0060】
次に、コンデンサ素体の両端部に、実施例1と同様の第1〜2外部端子電極を形成し、同寸法の直方体形状の薄膜積層型コンデンサのサンプルを得た。
【0061】
実施例1と同様に、得られたコンデンササンプルの自己共振周波数、静電容量、およびQ値を測定した。その結果、自己共振周波数は、実施例1の50%以下の1.941GHzであり、実施例1の優位性が確認できた。静電容量は、実施例1の350%程度の10.168pFであった。これにより、実施例1では、静電容量の低下が比較的抑制できていることが確認できた。Q値は、実施例1の70%程度の90.937であり、実施例1の優位性が確認できた。
【0062】
比較例2
まず、実施例1と同様の基板を準備した。次に、この基板上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第1内部電極薄膜としてのSrRuO3 製電極薄膜を膜厚100nmで形成した。本比較例では、このSrRuO3 製電極薄膜を、図6に示す第1内部電極層722と同様の構造を持つように構成した。
【0063】
次に、実施例1と同様に、第1内部電極薄膜を含む基板の全面に、誘電体薄膜としてのCa0.5 Sr0.5 Bi4 Ti4 O15製誘電体薄膜を膜厚150nmで形成した。
【0064】
次に、この誘電体薄膜上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第2内部電極薄膜としてのSrRuO3 製電極薄膜を膜厚100nmで形成した。本比較例では、このSrRuO3 製電極薄膜を、図6に示す第2内部電極層724と同様の構造を持つように構成した。
【0065】
次に、実施例1と同様に、第2内部電極薄膜を含む基板の全面に、再び、誘電体薄膜としてのCa0.5 Sr0.5 Bi4 Ti4 O15製誘電体薄膜を膜厚150nmで形成した。
【0066】
実施例1と同様に、これらの手順を繰り返して誘電体薄膜を7層積層させ、最外部に配置される誘電体薄膜の表面を、実施例1と同様の保護層で被覆してコンデンサ素体を得た。
【0067】
次に、コンデンサ素体の両端部に、実施例1と同様の第1〜2外部端子電極を形成し、同寸法の直方体形状の薄膜積層型コンデンサのサンプルを得た。
【0068】
実施例1と同様に、得られたコンデンササンプルの自己共振周波数、静電容量、およびQ値を測定した。その結果、Q値は実施例1と同程度であった。しかしながら、自己共振周波数は、実施例1の80%以下の3.154GHzであり、実施例1の優位性が確認できた。静電容量は、実施例1の75%程度の2.201pFであった。この比較例2との比較において、特に実施例1では、静電容量の低下が比較的抑制できていることが確認できた。
【0069】
【発明の効果】
以上説明してきたように、本発明によれば、高い周波数領域でも使用することができ、かつ耐圧性を備えながらも、静電容量の向上を図ることができる、薄膜積層型コンデンサやバルク積層型セラミックコンデンサなどの積層型電子部品を提供することができる。
【図面の簡単な説明】
【図1】図1は本発明に係る積層型電子部品の一例としての薄膜積層型コンデンサを示す断面図である。
【図2】図2は図1の要部斜視図である。
【図3】図3は図1の要部等価回路図である。
【図4】図4は従来の積層型セラミックコンデンサを示す断面図である。
【図5】図5は図4の要部等価回路図である。
【図6】図6は従来の積層型セラミックコンデンサを示す断面図である。
【図7】図7は図6の要部等価回路図である。
【図8】図8は図1の要部破断斜視図である。
【符号の説明】
2… 薄膜積層型コンデンサ(積層型電子部品)
4… コンデンサ素体
5… 基板
6… 誘電体薄膜(誘電体層)
7… 第1内部電極薄膜(第1内部電極層)
72… 第1引き出し電極部
74… 第2引き出し電極部
73… 第1途切れ部
8… 第2内部電極薄膜(第2内部電極層)
82… 第3引き出し電極部
83… 第2途切れ部
84… 浮遊電極部
85… 第3途切れ部
86… 第4引き出し電極部
10… 保護層
12… 第1外部端子電極
14… 第2外部端子電極
【発明の属する技術分野】
本発明は、薄膜積層型コンデンサや積層型セラミックコンデンサなどの積層型電子部品に関する。
【0002】
【従来の技術】
図4に示すように、代表的な積層型電子部品の一つである積層型セラミックコンデンサ50は、素体52を有する。素体52は、第1内部電極層522と第2内部電極層524とが誘電体層526の間に交互に複数配置してある積層構造を持つ。素体52の一端部外側には、第1外部端子電極54が形成してあり、素体52の他端部外側には、第2外部端子電極56が形成してある。第1内部電極層522は、その一端が前記第1外部端子電極54の内側に対して電気的に接続されている。第2内部電極層524は、その一端が前記第2外部端子電極56の内側に対して電気的に接続されている。
この積層型セラミックコンデンサ50は、第1内部電極層522および第2内部電極層524の間で静電容量C1を形成する。具体的には、図5に示すように、複数のC1が並列に接続された一つの並列ブロック600からなる構成を備える。この構成により、大きな静電容量を実現することができる。
【0003】
一方、近年においては、電源の小型化などの用途に対応可能にするために、たとえば1000〜9000Vという比較的高い電圧領域(中圧ないし高圧領域)での使用を可能とする、すなわち高い耐圧性を持つ積層型セラミックコンデンサが望まれている。
【0004】
しかしながら、図4に示す構造の積層型セラミックコンデンサ50は、図5に示すように複数の静電容量C1が並列接続された一つの並列ブロック600からなる構成を備えるため、誘電体層526の有効層1層当たりにかかる電圧が大きく、絶縁破壊を発生させる原因になり、高い電圧での使用に耐えられるものではなかった。
【0005】
そこで、このような問題を解決するために、高い電圧での使用に耐えられる積層型セラミックコンデンサが種々提案されている(たとえば特許文献1〜4参照)。
【0006】
図6に示すように、特許文献1〜4に開示されている積層型セラミックコンデンサ70は、素体72を有する。素体72は、第1内部電極層722と第2内部電極層724とが誘電体層726の間に交互に複数配置してある積層構造を持つ。素体72の一端部外側には、第1外部端子電極74が形成してあり、素体72の他端部外側には、第2外部端子電極76が形成してある。第1内部電極層722は、その一端が前記第1外部端子電極74の内側に対して電気的に接続される第1引き出し電極部722aと、この第1引き出し電極部722aに対して絶縁され、その一端が前記第2外部端子電極76の内側に対して電気的に接続される第2引き出し電極部722bとで構成されている。第2内部電極層724は、その両端が前記第1外部端子電極74および第2外部端子電極76のいずれの内側に対しても電気的に接続されない浮遊電極部724cで構成されている。
【0007】
この積層型セラミックコンデンサ70は、浮遊電極部724cを介して厚み方向に対向する第1引き出し電極部722aと第2引き出し電極部722bとの間で静電容量C2,C3を形成する。具体的には、図7に示すように、2つのC2が並列に接続された第1並列ブロック800と、2つのC3が並列に接続された第2並列ブロック802とを有し、これらが直列に接続される構成を備える。この構成により、誘電体層726の有効層1層当たりにかかる電圧が半減し、その結果、高い電圧での使用に耐えることができる。
【0008】
しかしながら、図6に示す構造の積層型セラミックコンデンサ70では、第1並列ブロック800と第2並列ブロック802とを、複数、直列接続する構成を備えるため、高い電圧での使用には耐えられるが、コンデンサ全体としての静電容量が大幅に低下してしまうという問題があった。
【0009】
また、これらの特許文献1〜4では、電極の等価直列インダクタンス(ESL)を最小限にし、自己共振周波数(SRF)を高めることで、より高い周波数領域での使用を可能とする旨の技術を開示するものではない。
【0010】
【特許文献1】特開平8−17677号公報
【特許文献2】特開平8−273977号公報
【特許文献3】特開2001−185440号公報
【特許文献4】特開平7−263270号公報
【0011】
【発明が解決しようとする課題】
本発明の目的は、高い周波数領域でも使用することができ、かつ耐圧性を備えながらも、全体の静電容量を向上させることができる、薄膜積層型コンデンサやバルク積層型セラミックコンデンサなどの積層型電子部品を提供することである。
【0012】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、
第1内部電極層と第2内部電極層とが誘電体層の間に交互に複数配置してある積層構造を持つ素体と、
該素体の端部に形成された少なくとも一対の外部端子電極とを、有する積層型電子部品であって、
前記第1内部電極層は、前記一対の外部端子電極のいずれか一方の外部端子電極に接続された一端を持つ第1引き出し電極部と、該第1引き出し電極部に対して絶縁され、前記一対の外部端子電極のいずれか他方の外部端子電極に接続された一端を持つ第2引き出し電極部とを、有し、
前記第2内部電極層は、前記一対の外部端子電極のいずれか一方の外部端子電極に接続された一端を持つ第3引き出し電極部と、前記一対の外部端子電極のいずれか他方の外部端子電極に接続された一端を持つ第4引き出し電極部と、該第3引き出し電極部および第4引き出し電極部の双方に対して絶縁され、かつ前記一対の外部端子電極のいずれにも接続されない状態で配置された少なくとも一つの浮遊電極部とを、有する積層型電子部品が提供される。
【0013】
好ましくは、前記第1引き出し電極部と第2引き出し電極部とが第1途切れ部により同一平面上で絶縁されている。
【0014】
好ましくは、前記第3引き出し電極部と浮遊電極部とが第2途切れ部により同一平面上で絶縁されており、前記浮遊電極部と第4引き出し電極部とが第3途切れ部により同一平面上で絶縁されている。
【0015】
【発明の作用】
本発明の積層型電子部品によると、まず、浮遊電極部を介して厚み方向に対向する第1引き出し電極部と第2引き出し電極部との間で2つの静電容量(C4,C5)を形成する。
具体的には、図3に示すように、2つのC4が並列に接続された第1並列ブロック300と、2つのC5が並列に接続された第2並列ブロック302とを有し、これらが直列に接続されて第1直列ブロック304を形成する。
【0016】
次に、第1引き出し電極部および第2引き出し電極部の間に、第1途切れ部の幅に依存する第1線間容量(C6)を形成する。第3引き出し電極部および浮遊電極部の間に、第2途切れ部の幅に依存する第2線間容量(C7)を形成する。浮遊電極部および第4引き出し電極部の間に、第2途切れ部の幅に依存する第3線間容量(C8)を形成する。第2線間容量と第3線間容量とは、図3に示すように、直列に接続されて線間容量C9を持つ第2直列ブロック306を形成する。この第2直列ブロック306は、前記第1線間容量C6に対して並列に接続されて、線間容量C10を持つ第3並列ブロック400を形成する。すなわち、本発明では、線間容量C10(C7とC8を直列接続したC9に対してC6を並列接続した合計の線間容量)を持つ第3並列ブロック400を、第1直列ブロック304に対して並列接続する構成を備える。
【0017】
このため、単なる第1直列ブロックのみを備える従来構造と比較して、容量を付加できる効果があり、コンデンサ全体としての静電容量の低下を効果的に抑制することができ、静電容量の向上を図ることができる。
【0018】
また、本発明の積層型電子部品では、等価直列抵抗(ESR)および等価直列インダクタンス(ESL)が低い。ESRが低いので、損失の少ない優れた特性を持つ。ESLが低い(=自己共振周波数(SRF)が高い)ので、従来よりも高い周波数領域での使用を実現することができる。一般に、自己共振周波数をfとし、静電容量をCとし、残留インダクタンスをLとしたときに、f=1/(2π・(LC)1/2 )、の関係が成立する。自己共振周波数とは、インピーダンスが最小となる周波数を意味し、この周波数を境に、高周波数側においては、誘導性を有することとなりコンデンサの機能を果たさない。
本発明の積層型電子部品では、インダクタンス成分を低減する構造とすることで、自己共振周波数を従来より高くすることができる。このため、より高い周波数においてもコンデンサ機能を保持することが可能な電子部品を提供できる。
【0019】
さらに、本発明の積層型電子部品では、誘電体層の有効層1層当たりにかかる電圧が従来構造に比べて半減する。このため、(1)従来構造よりも層間隔を薄くすることが可能となり、高容量の電子部品を実現することができる。(2)絶縁破壊が発生し難く、高い電圧での使用に耐えることができ、部品の信頼性が向上する。
さらにまた、浮遊電極部と同一平面上に第3〜4引き出し電極部を有するので、誘電体層の多層化が進んでも、段差問題を解決できるという二次的な効果も期待できる。
【0020】
したがって、本発明の積層型電子部品によれば、高周波領域での使用が可能となり、超小型・大容量の電子部品を実現することができるとともに、部品の信頼性が向上する。
【0021】
本発明に係る積層型電子部品は、たとえばシート法や印刷法による積層型セラミックコンデンサなどのバルク積層型電子部品であってもよい。あるいはCVD法、蒸着法、スパッタリング法などの各種薄膜形成法により形成される誘電体薄膜と内部電極薄膜とを交互に複数配置した積層構造を持つ薄膜積層型コンデンサなどの薄膜積層型電子部品であってもよい。中でも、超小型化・大容量化を望む場合には、後者の薄膜積層型電子部品であることが好ましい。薄膜積層型電子部品としては、薄膜積層型コンデンサの他に、積層型インダクタ素子、フィルタ素子、共振子、MMIC、複合電子部品などが例示される。
【0022】
【発明の実施の形態】
以下、本発明を、図面に示す実施形態に基づき説明する。ここにおいて、図1は本発明に係る積層型電子部品の一例としての薄膜積層型コンデンサを示す断面図、図2は図1の要部斜視図、図3は図1の要部等価回路図、図4は従来の積層型セラミックコンデンサを示す断面図、図5は図4の要部等価回路図、図6は従来の積層型セラミックコンデンサを示す断面図、図7は図6の要部等価回路図、図8は図1の要部破断斜視図である。
【0023】
本実施形態では、積層型電子部品として、誘電体薄膜を多層で形成する薄膜積層型コンデンサを例示して説明する。
【0024】
図1および図2に示すように、本実施形態に係る薄膜積層型コンデンサ2は、コンデンサ素体4を有する。コンデンサ素体4の形状は、特に限定されないが、通常、直方体状とされる。また、その寸法は特に限定されないが、たとえば縦(1μm〜10mm)×横(1μm〜10mm)×高さ(50nm〜1mm)程度とされる。
【0025】
コンデンサ素体4は、基板5上に、誘電体薄膜6と、第1〜2内部電極薄膜7,8とが交互に複数配置してあり、しかも最外部に配置される誘電体薄膜6を覆うように保護層10が形成してある多層構造を持つ。コンデンサ素体4の一端部外側には、第1外部端子電極12が形成してあり、コンデンサ素体4の他端部外側には、第2外部端子電極14が形成してある。
【0026】
基板5は特に限定されないが、たとえば、格子整合性の良い単結晶(たとえば、SrTiO3単結晶、MgO単結晶、LaAlO3単結晶など)、有機フイルム(たとえばPET等)、アモルファス材料(たとえば、ガラス、溶融石英、SiO2/Siなど)、その他の材料(たとえば、ZrO2/Si、CeO2/Siなど)などで構成される。基板5の厚みは、特に限定されず、たとえば5〜1000μm程度である。
【0027】
誘電体薄膜6は特に限定されないが、たとえば、化学式:CaxSr(1−x)Bi4Ti4O15で表され、前記化学式中のxが0≦x≦1であるビスマス層状化合物やパイロクロア化合物などを含有させて構成することができる。ビスマス層状化合物は、一般に、ABO3 で構成されるペロブスカイト格子が連なった層状ペロブスカイト層の上下を、一対のBiおよびOの層でサンドイッチした層状構造を示す。誘電体薄膜6には、前記ビスマス層状化合物やパイロクロア化合物などに対し、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、YbおよびLuから選ばれる少なくとも1つの元素Re(Yを含む希土類元素)をさらに含有させても良い。誘電体薄膜6の積層数や厚みなどの諸条件は、目的や用途に応じ適宜決定すればよい。誘電体薄膜6の厚みは、特に限定されないが、200nm以下であることが好ましく、高容量化の点からは、より好ましくは100nm以下である。なお、膜厚の下限は、膜の絶縁性を考慮すると、好ましくは5nm程度である。
【0028】
第1〜2内部電極薄膜7,8は、たとえば、CaRuO3 やSrRuO3 などの導電性酸化物;PtやRuなどの貴金属;ITOなどの導電性ガラスで構成することもできる。その他の第1〜2内部電極薄膜7,8としては、たとえば、金(Au)、パラジウム(Pd)、銀(Ag)などの貴金属またはそれらの合金の他、ニッケル(Ni)、銅(Cu)などの卑金属またはそれらの合金を用いることができる。第1〜2内部電極薄膜7,8の厚みは、特に限定されないが、好ましくは10〜1000nm程度である。
【0029】
保護層10の材質は、特に限定されないが、たとえばシリコン酸化膜、アルミニウム酸化膜などで構成される。あるいは、保護層10は、誘電体薄膜6と同様な材質であっても良い。
【0030】
第1〜2外部端子電極12,14の材質は、特に限定されず、CaRuO3 やSrRuO3 などの導電性酸化物;CuやCu合金あるいはNiやNi合金等の卑金属;Pt、Ag、PdやAg−Pd合金などの貴金属;などで構成される。その厚みは、特に限定されないが、たとえば10〜1000nm程度とすればよい。
【0031】
本実施形態では、第1内部電極薄膜7は、第1外部端子電極12の内側に対して電気的に接続される一端722を持つ第1引き出し電極部72と、この第1引き出し電極部72に対して第1途切れ部73により同一平面上で絶縁され、第2外部端子電極14の内側に対して電気的に接続される一端742を持つ第2引き出し電極部74とで構成されている。また、第2内部電極薄膜8は、第1外部端子電極12の内側に対して電気的に接続される一端822を持つ第3引き出し電極部82と、第2外部端子電極14の内側に対して電気的に接続される一端862を持つ第4引き出し電極部86と、該第3引き出し電極部82および第4引き出し電極部86の双方に対して第2途切れ部83および第3途切れ部85により同一平面上で絶縁され、かつ第1外部端子電極12および第2外部端子電極14のいずれの内側に対しても電気的に接続されない状態で配置される浮遊電極部84とで構成されている。
【0032】
第1引き出し電極部72と第2引き出し電極部74とを第1途切れ部73を介して絶縁し、第3引き出し電極部82と浮遊電極部84とを第2途切れ部83を介して絶縁し、浮遊電極部84と第4引き出し電極部86とを第3途切れ部85を介して絶縁することで、第1〜2外部端子電極12,14との間での望まない電気的接続が防止され、コンデンサとして有効に機能させることができる。
【0033】
第1途切れ部73の幅W1、第2途切れ部83の幅W2、および第3途切れ部85の幅W3は、いずれも0より大きければよく、用途に応じて適宜設定することができる。各幅W1〜W3が短すぎると、形成が困難であるとともに、導通してしまうおそれがある。一方、長すぎると、線間容量を大きくすることができない。本実施形態では、各途切れ部73,83,85のいずれの各幅W1〜W3も、線間容量を取得できる程度に調整してあることが好ましい。これにより、第1引き出し電極部72と第2引き出し電極部74との間の第1線間容量C6(図3参照)と、第3引き出し電極部82と浮遊電極部84との間の第2線間容量C7(図3参照)と、浮遊電極部84と第4引き出し電極部86との間の第3線間容量C8(図3参照)とを取得でき、耐電圧を維持しながら静電容量の向上に一層寄与しうる。なお、各幅W1〜W3は、各途切れ部73,83,85毎に同一であってもよいし、異なっていても良い。各途切れ部73,83,85の形状は、図2に示すような直線状には限定されず、図8に示すような櫛形状でもよく、さらには波形状その他の形状であってもよい。すなわち、第1引き出し電極部72と第2引き出し電極部74とを、あるいは第3引き出し電極部82と浮遊電極部84とを、あるいは浮遊電極部84と第4引き出し電極部86とを、図2に示すように直線状で対向させてもよく、図8に示すように櫛形で対向させてもよい。いずれにしても各電極を対向させて線間容量を取得できるようにする。
【0034】
本実施形態に係る薄膜積層型コンデンサ2は、まず、浮遊電極部84を介して厚み方向に対向する第1引き出し電極部72と第2引き出し電極部74との間で静電容量C4,C5を形成する。具体的には、図3に示すように、2つのC4が並列に接続された第1並列ブロック300と、2つのC5が並列に接続された第2並列ブロック302とを有し、これらが直列に接続されて第1直列ブロック304を形成する。次に、第1引き出し電極部72および第2引き出し電極部74の間に第1線間容量C6が形成され、第3引き出し電極部82および浮遊電極部84の間に第2線間容量C7が形成され、浮遊電極部84および第4引き出し電極部86の間に第3線間容量C8が形成される。第2線間容量C7と第3線間容量C8とは、図3に示すように、直列に接続されて線間容量C9を持つ第2直列ブロック306を形成する。この第2直列ブロック306は、前記第1線間容量C6に対して並列に接続されて、線間容量C10を持つ第3並列ブロック400を形成する。すなわち、線間容量C10(C7とC8を直列接続したC9に対してC6を並列接続した合計の線間容量)を持つ第3並列ブロック400を、第1直列ブロック304に対して並列接続する構成を備えるので、容量を付加できる効果があり、コンデンサ全体としての静電容量の低下を効果的に抑制することができ、静電容量の向上を図ることができる。
【0035】
また、本実施形態の薄膜積層型コンデンサ2は、等価直列抵抗(ESR)が低いので、損失の少ない優れた特性を持つとともに、等価直列インダクタンス(ESL)が低い(=自己共振周波数が高い)ので、高い周波数領域(たとえば1GHz以上)での使用を実現することができる。
【0036】
さらに、本実施形態の薄膜積層型コンデンサ2は、誘電体薄膜6の有効層1層当たりにかかる電圧が従来構造に比べて半減するので、従来構造よりも第1内部電極薄膜7と第2内部電極薄膜8との間に挟まれる誘電体薄膜6の厚み(層間隔)を薄くすることが可能となり、高容量のコンデンサを実現することができるとともに、絶縁破壊が発生し難く、高い電圧での使用に耐えることができ、信頼性が向上する。
さらにまた、浮遊電極部84と同一平面上に第3〜4引き出し電極部82,86を有するので、誘電体薄膜6の多層化が進んでも、段差問題を解決できるという二次的な効果も期待できる。
【0037】
次に、本実施形態に係る薄膜積層型コンデンサ2の製造方法の一例を説明する。まず、基板5上に、たとえばメタルマスクなどのマスクを施して1層目の第1内部電極薄膜7(第1引き出し電極部72および第2引き出し電極部74)を形成する。次に、この第1内部電極薄膜7の上に誘電体薄膜6を形成し、この誘電体薄膜6の上に2層目の第2内部電極薄膜8(第3引き出し電極部82、浮遊電極部84および第4引き出し電極部86)を形成する。次に、この第2内部電極薄膜8の上にさらに誘電体薄膜6を形成し、この誘電体薄膜6の上に3層目の第1内部電極薄膜7を形成する。このように、基板5→第1内部電極薄膜7→誘電体薄膜6→第2内部電極薄膜8→誘電体薄膜6→第1内部電極薄膜7→・・・と、各積層工程を複数回繰り返す。次に、基板5とは反対側の最外部に配置される誘電体薄膜6を保護膜10で被覆する。このような工程を経ることで、基板5上に、誘電体薄膜6と、第1〜2内部電極薄膜7,8とが交互に複数配置してあり、しかも最外部に配置される誘電体薄膜6を覆うように保護層10が形成してある多層構造を持つコンデンサ素体4が形成される。
【0038】
保護膜10で被覆することで、コンデンサ素体4の内部に対する大気中の水分の影響を小さくすることができる。第1〜2内部電極薄膜7,8は、通常の薄膜形成法で作製されるが、たとえばスパッタリング法やパルスレーザー蒸着法(PLD)等の物理的蒸着法において、第1〜2内部電極薄膜7,8が形成される基板5の温度を、300℃以上として形成することが好ましい。誘電体薄膜6は、真空蒸着法、高周波スパッタリング法、パルスレーザー蒸着法(PLD)、MOCVD(Metal Organic Chemical Vapor Deposition)法、溶液法などの各種薄膜形成法を用いて形成することができる。
【0039】
そして、コンデンサ素体4の両端部に、ディッピングやスパッタ等によって、第1〜2外部端子電極12,14を形成すると、本実施形態に係る薄膜積層型コンデンサ2が得られる。
【0040】
以上、本発明の実施形態について説明してきたが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々なる態様で実施し得ることは勿論である。
【0041】
たとえば、第1内部電極薄膜7の構成は、上述した実施形態に限定されず、たとえば、第1引き出し電極部72と第2引き出し電極部74との間に、該第1引き出し電極部72および第2引き出し電極部74の双方に対して第4途切れ部および第5途切れ部(いずれも図示省略)により絶縁され、かつ第1外部端子電極12および第2外部端子電極14のいずれの内側に対しても電気的に接続されない状態で配置される第2の浮遊電極部(図示省略)を有する構造であっても良い。
【0042】
また、第2内部電極薄膜8の構成についても同様に限定されない。たとえば、第3〜第4引き出し電極部82,86の間に、2個以上の浮遊電極部84を形成してもよい。上記第2の浮遊電極部についても同様である。
【0043】
また、上述した実施形態では、本発明に係る積層型電子部品として薄膜積層型コンデンサを例示したが、これに限定する趣旨ではなく、誘電体層と内部電極層とが交互に積層してある素体を有するものであれば何でも良い。
【0044】
【実施例】
次に、本発明の実施の形態をより具体化した実施例を挙げ、本発明をさらに詳細に説明する。但し、本発明は、これらの実施例のみに限定されるものではない。
【0045】
実施例1
まず、[100]方位に配向している厚さ0.5mmのSrTiO3 単結晶基板5(図1参照。以下同様)を準備した。次に、この基板5上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第1内部電極薄膜7としてのSrRuO3 製電極薄膜を膜厚100nmで形成した。本実施例では、この第1内部電極薄膜7としてのSrRuO3 製電極薄膜を、後述の第1外部端子電極12の内側に対して電気的に接続される一端722を持つ第1引き出し電極部72と、この第1引き出し電極部72に対して第1途切れ部73(幅W1=10μm)により同一平面上で絶縁され、第2外部端子電極14の内側に対して電気的に接続される一端742を持つ第2引き出し電極部74とで構成した。
【0046】
次に、パルスレーザー蒸着法にて、第1内部電極薄膜7を含む基板5の全面に、誘電体薄膜6としてのCa0.5 Sr0.5 Bi4 Ti4 O15製誘電体薄膜を膜厚150nmで形成した。
【0047】
次に、この誘電体薄膜6上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第2内部電極薄膜8としてのSrRuO3 製電極薄膜を膜厚100nmで形成した。本実施例では、この第2内部電極薄膜8としてのSrRuO3 製電極薄膜を、後述の第1外部端子電極12の内側に対して電気的に接続される一端822を持つ第3引き出し電極部82と、第2外部端子電極14の内側に対して電気的に接続される一端862を持つ第4引き出し電極部86と、該第3引き出し電極部82および第4引き出し電極部86の双方に対して第2途切れ部83(幅W2=10μm)および第3途切れ部85(幅W3=10μm)により同一平面上で絶縁され、かつ第1外部端子電極12および第2外部端子電極14のいずれの内側に対しても電気的に接続されない状態で配置される浮遊電極部84とで構成した。
【0048】
次に、パルスレーザー蒸着法にて、第2内部電極薄膜8を含む基板5の全面に、再び、誘電体薄膜6としてのCa0.5 Sr0.5 Bi4 Ti4 O15製誘電体薄膜を前記と同様にして膜厚150nmで形成した。
【0049】
これらの手順を繰り返して誘電体薄膜6を7層積層させ、最外部に配置される誘電体薄膜6の表面を、シリカで構成される保護層10で被覆してコンデンサ素体4を得た。
【0050】
次に、コンデンサ素体4の両端部に、Agで構成される第1〜2外部端子電極12,14を形成し、縦0.6mm×横0.3mm×厚さ0.6mmの直方体形状の薄膜積層型コンデンサ2のサンプルを得た。
【0051】
得られたコンデンササンプルの自己共振周波数、静電容量、および損失Q値を測定した。
【0052】
自己共振周波数は、ネットワークアナライザ(ヒューレットパッカード社製、HP8753D)を使用して、周波数30kHz〜6GHzの範囲で測定した。その結果、3.993GHzであった。
【0053】
静電容量は、デジタルLCRメータ(YHP社製、4274A)を使用して、温度20℃、周波数1.8GHzの条件で測定した。その結果、2.924pFであった。
【0054】
Q値は、インピーダンスの周波数特性を測定し、自己共振周波数における共振の鋭さを求めた。その結果、Q値は125.09であった。
【0055】
比較例1
まず、実施例1と同様の基板を準備した。次に、この基板上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第1内部電極薄膜としてのSrRuO3 製電極薄膜を膜厚100nmで形成した。本比較例では、このSrRuO3 製電極薄膜を、図4に示す第1内部電極層522と同様の構造を持つように構成した。
【0056】
次に、実施例1と同様に、第1内部電極薄膜を含む基板の全面に、誘電体薄膜としてのCa0.5 Sr0.5 Bi4 Ti4 O15製誘電体薄膜を膜厚150nmで形成した。
【0057】
次に、この誘電体薄膜上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第2内部電極薄膜としてのSrRuO3 製電極薄膜を膜厚100nmで形成した。本比較例では、このSrRuO3 製電極薄膜を、図4に示す第2内部電極層524と同様の構造を持つように構成した。
【0058】
次に、実施例1と同様に、第2内部電極薄膜を含む基板の全面に、再び、誘電体薄膜としてのCa0.5 Sr0.5 Bi4 Ti4 O15製誘電体薄膜を膜厚150nmで形成した。
【0059】
実施例1と同様に、これらの手順を繰り返して誘電体薄膜を7層積層させ、最外部に配置される誘電体薄膜の表面を、実施例1と同様の保護層で被覆してコンデンサ素体を得た。
【0060】
次に、コンデンサ素体の両端部に、実施例1と同様の第1〜2外部端子電極を形成し、同寸法の直方体形状の薄膜積層型コンデンサのサンプルを得た。
【0061】
実施例1と同様に、得られたコンデンササンプルの自己共振周波数、静電容量、およびQ値を測定した。その結果、自己共振周波数は、実施例1の50%以下の1.941GHzであり、実施例1の優位性が確認できた。静電容量は、実施例1の350%程度の10.168pFであった。これにより、実施例1では、静電容量の低下が比較的抑制できていることが確認できた。Q値は、実施例1の70%程度の90.937であり、実施例1の優位性が確認できた。
【0062】
比較例2
まず、実施例1と同様の基板を準備した。次に、この基板上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第1内部電極薄膜としてのSrRuO3 製電極薄膜を膜厚100nmで形成した。本比較例では、このSrRuO3 製電極薄膜を、図6に示す第1内部電極層722と同様の構造を持つように構成した。
【0063】
次に、実施例1と同様に、第1内部電極薄膜を含む基板の全面に、誘電体薄膜としてのCa0.5 Sr0.5 Bi4 Ti4 O15製誘電体薄膜を膜厚150nmで形成した。
【0064】
次に、この誘電体薄膜上に所定パターンのメタルマスクを施し、パルスレーザー蒸着法にて、第2内部電極薄膜としてのSrRuO3 製電極薄膜を膜厚100nmで形成した。本比較例では、このSrRuO3 製電極薄膜を、図6に示す第2内部電極層724と同様の構造を持つように構成した。
【0065】
次に、実施例1と同様に、第2内部電極薄膜を含む基板の全面に、再び、誘電体薄膜としてのCa0.5 Sr0.5 Bi4 Ti4 O15製誘電体薄膜を膜厚150nmで形成した。
【0066】
実施例1と同様に、これらの手順を繰り返して誘電体薄膜を7層積層させ、最外部に配置される誘電体薄膜の表面を、実施例1と同様の保護層で被覆してコンデンサ素体を得た。
【0067】
次に、コンデンサ素体の両端部に、実施例1と同様の第1〜2外部端子電極を形成し、同寸法の直方体形状の薄膜積層型コンデンサのサンプルを得た。
【0068】
実施例1と同様に、得られたコンデンササンプルの自己共振周波数、静電容量、およびQ値を測定した。その結果、Q値は実施例1と同程度であった。しかしながら、自己共振周波数は、実施例1の80%以下の3.154GHzであり、実施例1の優位性が確認できた。静電容量は、実施例1の75%程度の2.201pFであった。この比較例2との比較において、特に実施例1では、静電容量の低下が比較的抑制できていることが確認できた。
【0069】
【発明の効果】
以上説明してきたように、本発明によれば、高い周波数領域でも使用することができ、かつ耐圧性を備えながらも、静電容量の向上を図ることができる、薄膜積層型コンデンサやバルク積層型セラミックコンデンサなどの積層型電子部品を提供することができる。
【図面の簡単な説明】
【図1】図1は本発明に係る積層型電子部品の一例としての薄膜積層型コンデンサを示す断面図である。
【図2】図2は図1の要部斜視図である。
【図3】図3は図1の要部等価回路図である。
【図4】図4は従来の積層型セラミックコンデンサを示す断面図である。
【図5】図5は図4の要部等価回路図である。
【図6】図6は従来の積層型セラミックコンデンサを示す断面図である。
【図7】図7は図6の要部等価回路図である。
【図8】図8は図1の要部破断斜視図である。
【符号の説明】
2… 薄膜積層型コンデンサ(積層型電子部品)
4… コンデンサ素体
5… 基板
6… 誘電体薄膜(誘電体層)
7… 第1内部電極薄膜(第1内部電極層)
72… 第1引き出し電極部
74… 第2引き出し電極部
73… 第1途切れ部
8… 第2内部電極薄膜(第2内部電極層)
82… 第3引き出し電極部
83… 第2途切れ部
84… 浮遊電極部
85… 第3途切れ部
86… 第4引き出し電極部
10… 保護層
12… 第1外部端子電極
14… 第2外部端子電極
Claims (3)
- 第1内部電極層と第2内部電極層とが誘電体層の間に交互に複数配置してある積層構造を持つ素体と、
該素体の端部に形成された少なくとも一対の外部端子電極とを、有する積層型電子部品であって、
前記第1内部電極層は、前記一対の外部端子電極のいずれか一方の外部端子電極に接続された一端を持つ第1引き出し電極部と、該第1引き出し電極部に対して絶縁され、前記一対の外部端子電極のいずれか他方の外部端子電極に接続された一端を持つ第2引き出し電極部とを、有し、
前記第2内部電極層は、前記一対の外部端子電極のいずれか一方の外部端子電極に接続された一端を持つ第3引き出し電極部と、前記一対の外部端子電極のいずれか他方の外部端子電極に接続された一端を持つ第4引き出し電極部と、該第3引き出し電極部および第4引き出し電極部の双方に対して絶縁され、かつ前記一対の外部端子電極のいずれにも接続されない状態で配置された少なくとも一つの浮遊電極部とを、有する
積層型電子部品。 - 前記第1引き出し電極部と第2引き出し電極部とが第1途切れ部により同一平面上で絶縁されている請求項1に記載の積層型電子部品。
- 前記第3引き出し電極部と浮遊電極部とが第2途切れ部により同一平面上で絶縁されており、前記浮遊電極部と第4引き出し電極部とが第3途切れ部により同一平面上で絶縁されている請求項1または2に記載の積層型電子部品。
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-
2002
- 2002-12-05 JP JP2002353502A patent/JP2004186540A/ja not_active Withdrawn
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