JP2004179292A - Semiconductor device, semiconductor-device mounting body and manufacturing method - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体素子又は半導体装置と支持基板が導電性樹脂を介して電気的に接続された半導体装置、半導体装置実装体、及びこれらの製造方法に関する。
【0002】
【従来の技術】
近年、電子機器の小型化、処理速度の高速化に伴い、樹脂封止型半導体パッケージの多ピン化、狭ピッチ化、薄型化の動きが急速に進展しており、半導体素子を支持基板に直接実装したフリップ実装方式が多く採用されるようになってきた。フリップ実装方式は、パッケージを小型化、薄型化できるばかりでなく、半導体素子の電極と支持基板の電極を接続する距離を最小にできることから高周波特性に優れる特徴がある。
【0003】
図6はフリップチップ実装方式の一例を示す図である。従来技術では、バンプ材料としてSn−Pb系はんだを用いており、半導体素子1の回路面に形成されたAl電極3上には、はんだの拡散防止のためにCrやAuなどのバリアメタル層が形成されている。また、はんだバンプは、球形のはんだボールを電極3上に搭載した後、リフロー工程で溶融させることで形成されるが、このとき、はんだの濡れ性を向上するためにフラックスを用いる。さらに、支持基板への実装は、支持基板にはんだバンプ付き半導体素子を搭載し、再度リフロー工程を経ることで行われ、さらに、接続信頼性を向上させるために半導体素子1と支持基板8の間隙に補強樹脂であるアンダーフィルを注入し、これを硬化させて半導体装置を得ることができる。
【0004】
しかしながら、上記のようなはんだを用いた半導体素子または半導体装置の実装方法では、(1)バリアメタル層形成による半導体装置の製造工程およびコストの増加、(2)Pb系はんだの環境負荷及び法規制、(3)フラックスによる半導体装置の汚染、(4)アンダーフィル注入による半導体装置の製造工程及びコストの増加、などの問題があった。
【0005】
このような問題を解決するため、導電性樹脂を使用したフリップチップ技術が提案されている(例えば、特許文献1参照)。この方法によれば、フリップチップのボンドパッドにおける導電性の重合可能な前駆物質の形成により、フリップチップのボンドパッドと基板のボンドパッドとの間の電気接続が得られ、はんだのリフローよりも低温条件下でバンプを重合でき、チップや基板の熱膨張係数の大きな不一致により生じる信頼性の問題を相当に減少させることができ、低温でバンプ重合ができるので広範囲の基板を用いることが可能であり、はんだバンプ形成のための複雑かつ長時間を要する蒸着及び電気めっきが不要になり、さらにフラックスが不要になる特徴がある。
【0006】
【特許文献1】
特許第2717993号公報
【特許文献2】
特開2000−236002号公報(第1図)
【0007】
【発明が解決しようとする課題】
しかしながら、上記技術は、チップと基板の間隙を絶縁性樹脂で補強してないため、落下衝撃や高温と低温に繰り返し曝される冷熱サイクルに弱く、電気的接続信頼性が低いという問題がある。一方、チップと基板の間隙に補強樹脂を注入して周囲環境の変化による接続部位への影響を小さくする方法(例えば、特許文献2参照)が提案されているが、この方法では、チップと基板を接着する接着用封止樹脂と接続部位を保護する保護用封止樹脂の2種類の樹脂が必要であり、工程が煩雑になるという問題がある。
【0008】
上記を鑑みて、本発明は、製造工程数およびコストの低減が可能であり、かつ電気的接続信頼性に優れる半導体装置、半導体装置実装体、およびこれらの製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明は、半導体素子の電極パッドと支持基板の電極パッドを電気的に接続するバンプが導電性樹脂からなり、半導体素子と支持基板の間の空隙が絶縁性樹脂により支持されている半導体装置であって、絶縁性樹脂の熱膨張係数が導電性樹脂の熱膨張係数よりも大きいことを特徴とする半導体装置を提供する。
【0010】
また、本発明は、半導体装置の電極パッドと支持基板の電極パッドを電気的に接続するバンプが導電性樹脂からなり、半導体装置と支持基板の間の空隙が絶縁性樹脂により支持されている半導体装置実装体であって、絶縁性樹脂の熱膨張係数が導電性樹脂の熱膨張係数よりも大きいことを特徴とする半導体装置実装体を提供する。
【0011】
また、本発明は、半導体素子の電極パッドに導電性樹脂からなるバンプを形成する工程と、導電性樹脂を硬化させる工程と、支持基板の電極パッドに導電性樹脂からなるバンプを形成する工程と、熱膨張係数が導電性樹脂の熱膨張係数よりも大きい絶縁性樹脂を支持基板上の半導体素子実装領域に半導体素子の電極パッドに形成したバンプよりも高くなるように塗布する工程と、半導体素子と支持基板の両バンプが互いに重なるように半導体素子と支持基板を接合する工程と、導電性樹脂と絶縁性樹脂を硬化させる工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【0012】
また、本発明は、半導体素子の電極パッドに導電性樹脂からなるバンプを形成する工程と、導電性樹脂をBステージまで硬化させる工程と、熱膨張係数が導電性樹脂の熱膨張係数よりも大きい絶縁性樹脂を支持基板上の半導体素子実装領域に半導体素子の電極パッドに形成したバンプよりも高くなるように塗布する工程と、半導体素子のバンプと支持基板の電極パッドが互いに重なるように半導体素子と支持基板を接合する工程と、導電性樹脂と絶縁性樹脂を硬化させる工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【0013】
また、本発明は、半導体装置の電極パッドに導電性樹脂からなるバンプを形成する工程と、導電性樹脂を硬化させる工程と、支持基板の電極パッドに導電性樹脂からなるバンプを形成する工程と、熱膨張係数が導電性樹脂の熱膨張係数よりも大きい絶縁性樹脂を支持基板上の半導体装置実装領域に半導体装置の電極パッドに形成したバンプよりも高くなるように塗布する工程と、半導体装置と支持基板の両バンプが互いに重なるように半導体装置と支持基板を接合する工程と、導電性樹脂と絶縁性樹脂を硬化させる工程と、を含むことを特徴とする半導体装置実装体の製造方法を提供する。
【0014】
また、本発明は、半導体装置の電極パッドに導電性樹脂からなるバンプを形成する工程と、導電性樹脂をBステージまで硬化させる工程と、熱膨張係数が導電性樹脂の熱膨張係数よりも大きい絶縁性樹脂を支持基板上の半導体装置実装領域に半導体装置の電極パッドに形成したバンプよりも高くなるように塗布する工程と、半導体装置のバンプと支持基板の電極パッドが互いに重なるように半導体装置と支持基板を接合する工程と、導電性樹脂と絶縁性樹脂を硬化させる工程と、を含むことを特徴とする半導体装置実装体の製造方法を提供する。
【0015】
上記本発明によれば、絶縁性樹脂の熱膨張係数が導電性樹脂の熱膨張係数よりも大きいため、両樹脂硬化後、硬化温度以下になると、絶縁性樹脂が導電性樹脂より大きく収縮し、導電性樹脂からなるバンプに圧縮応力が作用することとなり、その結果、電極パッドとバンプの密着力が向上し、信頼性の高い電気的接続状態を得ることができる。
【0016】
また、本発明に用いる絶縁性樹脂のゲル化時間が導電性樹脂のそれよりも長いことが好ましい。これによれば、導電性樹脂が硬化してから絶縁性樹脂が硬化するため、バンプに対する導電性樹脂と絶縁性樹脂との膨張・収縮量の相違による負担が小さくなり、バンプに適切な圧縮応力が作用することとなり、電気的接続信頼性がより確実なものとなる。
【0017】
以下、本発明の実施形態について図面を参照して説明する。
【0018】
【発明の実施の形態】
本発明の特徴は、導電性樹脂からなるバンプを用いた半導体素子または半導体装置の基板への実装方法において、導電性樹脂よりも熱膨張係数が大きい絶縁性樹脂を導電性樹脂と同時に実装硬化する点にある。
【0019】
図1は本発明の半導体装置の製造過程の一例を示す断面図である。
【0020】
図1(a)は、半導体素子の一般的な構造を示す図である。本発明の半導体素子1は電子回路が形成されたものであれば、特に限定されず、どのような種類又は大きさの半導体素子でも使用可能である。例えば、メモリ回路が形成された半導体素子、ロジック回路が形成された半導体素子等が挙げられる。半導体素子1の上面には、電極3があり、アルミで構成されていても金めっきされた電極でもよく、特に限定されない。さらに、半導体素子1の上面には、半導体素子保護膜2が形成されている。本半導体素子保護膜2は、窒化膜やポリイミド膜等、従来公知のものでよく、特に限定されない。
【0021】
図1(b)は、半導体素子の電極3上に導電性樹脂からなるバンプ4を形成した図である。バンプを形成する導電性樹脂としては、特に限定されないが、導電性微粉体と樹脂を少なくとも含んでなる樹脂であり、その熱膨張係数が35×10−6〜50×10−6/℃の範囲であるものが好ましい。熱膨張係数が35×10−6/℃未満であると導電性微粉体に対して樹脂の割合が低くなるため接着性が悪化する傾向にあり、50×10−6/℃を超えると導電性微粉体が少なくなり、導電性が悪化する傾向にある。導電性微粉体としては、導電性樹脂の硬化後に導電性を有するのもであればとくに材質は限定されず、Ag、Cu、Ni、Pd、Al、Auなどの金属微粉体や、金属微粉体の表面を異種金属でメッキした粉体や、樹脂粉体の表面をAuなどの金属で被覆した粉体や、炭素粉末、あるいは前述の導電微粉体を混合したものが挙げられる。樹脂としては、熱によって硬化するものであれば、とくに材質は限定されず、エポキシ樹脂、フェノール樹脂などの熱硬化型樹脂や、ポリアミドイミドなどの溶剤乾燥型の樹脂が挙げられる。また、バンプの形成方法は、特に限定されず、スクリーン印刷や、転写、ポッティング、フォトプロセスなど、従来公知の方法で形成することができる。
【0022】
図1(c)は、支持基板8の電極9上に導電性樹脂からなるバンプ6を形成した図である。ここでのバンプは上記同様の導電性樹脂を用い、上記と同様の形成方法により形成される。また、半導体素子1の電極3上に形成したバンプ4がBステージ状態にあり、これを支持基板8の電極9上に直接付着、硬化させる場合には、支持基板8のバンプ6は特になくてもよい。
【0023】
図1(d)は、支持基板に絶縁性樹脂5の層を形成した図である。ここで用いられる絶縁性樹脂としては、熱によって硬化し、その熱膨張係数がバンプのそれよりも大きければよいが、好ましくは熱膨張係数が40×10−6〜60×10−6/℃のものである。また、材質は限定されず、例えば、エポキシ樹脂、フェノール樹脂などの熱硬化型樹脂や、ポリアミドイミドなどの溶剤乾燥型の樹脂が挙げられる。また、バンプを形成する導電性樹脂よりも硬化速度が遅い、すなわち、ゲル化時間が長い絶縁性樹脂であることが好ましく、さらに、(絶縁性樹脂のゲル化時間/導電性樹脂ゲル化時間)の比が1.5より大きいことがより好ましく、2.0より大きいことが特に好ましい。例えば、150℃における導電性樹脂のゲル化時間は10〜60秒の範囲であることが好ましく、絶縁性樹脂のゲル化時間は60〜180秒の範囲であることが好ましい。これら両樹脂に共通して、150℃におけるゲル化時間が10秒未満となると保存安定性が低下する傾向にあり、180秒を超えると硬化時間が長くなり、生産性が低下する。これによれば、導電性樹脂が硬化してから絶縁性樹脂が硬化するため、バンプに対する導電性樹脂と絶縁性樹脂との膨張・収縮量の相違による負担が小さくなる。すなわち、導電性樹脂の硬化収縮量の方が絶縁性樹脂よりも大きい場合、導電性樹脂と絶縁性樹脂を同時に硬化させると、絶縁性樹脂によって導電性樹脂の硬化収縮が阻害されて半導体装置と支持基板に引張られた応力がバンプに生じるが、導電性樹脂が硬化してから絶縁性樹脂を硬化させることで、導電性樹脂と絶縁性樹脂の硬化収縮量の相違による影響をバンプが受けることなく、より確実に圧縮応力が作用し、優れた信頼性の電気的接続状態を得ることができる。なお、本発明においてゲル化時間とは、JIS C2105(電機絶縁用無溶剤液状レジン試験方法)に準じて測定した値である。また、絶縁性樹脂の形成方法としては、その高さが半導体素子と支持基板の間隙よりも高く、未硬化の状態であれば、特に限定するものでなく、スクリーン印刷や、転写、ポッティングなど、従来公知の方法で形成することができる。
【0024】
図1(e)は、図1(b)で作製した半導体素子1を支持基板8に実装する工程を示した図である。導電性樹脂からなるバンプ及び絶縁性樹脂の硬化は、一定温度でも、あるいは導電性樹脂のゲル化時間を経過した後に硬化温度を高めて硬化時間の短縮を図る温度プロファイルでもよい。また、硬化時間は、特に制限されないが、絶縁性樹脂のゲル化時間の10倍以上であることが好ましい。
【0025】
図1(f)及び図2は、半導体素子1を支持基板8に実装して得られた半導体装置の一例を示す図である。このとき、絶縁性樹脂5がバンプ4に接触することなく、半導体素子と支持基板の一部のみを接続した構造(図1(f))であっても、バンプ4全てを包含した構造(図2)であってもよい。図1(f)の場合には、図3に示すように、半導体素子1と支持基板8の間隙に第2の絶縁性樹脂10を充填してもよい。このとき、第2の絶縁性樹脂10の熱膨張係数は、第1の絶縁性樹脂5の熱膨張係数と等しいことが好ましい。
【0026】
図4および図5は、半導体装置を支持基板8に実装した半導体装置実装体の一例を示すの断面図である。本発明の半導体装置実装体は、上記半導体素子の実装時と同様に、半導体装置の電極と支持基板の電極を導電性樹脂からなるバンプで接合して得ることができ、半導体装置と支持基板の空隙には硬化後の熱膨張係数がバンプの硬化後の熱膨張係数よりも大きい絶縁性樹脂層が形成されている。その他の構造は特に限定されるものではなく、(1)ベアチップ(図1)、(2)BGA(Ball Grid Array)(図4)、(3)CSP(ChipSize Package)、(4)QFP(Quad Flat Package)(図5)、(5)TSOP(Thin Solid Outline Package)などに適用可能である。
【0027】
【実施例】
外形10mm×8.5mmの半導体素子の電極(直径0.40mm)にビスフェノールF型エポキシ樹脂(東都化成(株)、YDF−170)10重量部、ビスフェノールA型エポキシ樹脂(油化シェルエポキシ(株)YL−980)10重量部、硬化剤(四国化成(株)、キュアダクトP−0505)4重量部、硬化剤(四国化成(株)、キュアダクトL−01B)2重量部、導電性フィラ(徳力化学研究所(株)、TCG−1)120重量部、および希釈剤(東都化成(株)、P−101)4重量部からなる導電性樹脂(熱膨張係数40×10−6/℃、ゲル化時間50秒/150℃)をスクリーン印刷法で印刷した後、150℃で1時間硬化してバンプを形成した。次いで、大きさ30mm×30mm、厚さ1.6mmの支持基板(日立化成工業(株)製、商品名:E−67)の電極に上記と同様の導電性樹脂をスクリーン印刷法で印刷し、さらに、支持基板の中央近傍の電極に接触しない領域にビスフェノールF型エポキシ樹脂(東都化成(株)、YDF−170)79重量部、脂環式エポキシ樹脂21重量部、メチルテトラヒドロ無水フタル酸120重量部、球形溶融シリカ(平均粒径15.2μm)450重量部、角形溶融シリカ(平均粒径15.5μm)150重量部からなる第1の絶縁性樹脂(熱膨張係数50×10−6/℃、ゲル化時間150秒/150℃)をポッティングした。次いで、半導体素子の電極と支持基板の電極が互いに一致するように、半導体素子を支持基板上に搭載して、150℃で1時間硬化して半導体装置を得た。これを熱衝撃試験機(楠本化成(株)、ウインテクNT500)に投入して、−55℃15分間、125℃15分間を1サイクルとする温度サイクル試験を行った。その結果、1000サイクルまで、導電性樹脂接続部の不良、半導体装置内部のはく離及びクラックは観察されなかった。
【0028】
【発明の効果】
本発明によれば、製造工程数およびコストの低減が可能であり、かつ電気的接続信頼性に優れる半導体装置、半導体装置実装体、およびこれらの製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造過程の一実施例を示す断面図。
【図2】本発明の半導体装置の一例を示す断面図。
【図3】本発明の半導体装置の一例を示す断面図。
【図4】本発明の半導体装置実装体の一例を示す断面図。
【図5】本発明の半導体装置実装体の一例を示す断面図。
【図6】従来のフリップチップ実装方式の一例を示す断面図。
【符号の説明】
1 半導体素子
2 半導体素子保護膜
3 電極
4 導電性バンプ
5 絶縁性樹脂
6 導電性バンプ
7 配線保護膜
8 支持基板
9 電極
10 絶縁性樹脂
11 Au線
12 封止樹脂
13 半導体素子接着剤
14 第2回路基板
15 配線保護膜
16 リード
17 はんだバンプ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device in which a semiconductor element or a semiconductor device and a support substrate are electrically connected via a conductive resin, a semiconductor device package, and a method of manufacturing these.
[0002]
[Prior art]
In recent years, with the miniaturization of electronic devices and the increase in processing speed, the trend of increasing the number of pins, narrowing the pitch, and reducing the thickness of resin-encapsulated semiconductor packages has been progressing rapidly, and semiconductor devices have been directly mounted on supporting substrates. Many flip-chip mounting methods have been adopted. The flip mounting method is characterized in that not only the package can be reduced in size and thickness, but also that the distance between the electrode of the semiconductor element and the electrode of the supporting substrate can be minimized, so that high-frequency characteristics are excellent.
[0003]
FIG. 6 is a diagram showing an example of a flip chip mounting method. In the prior art, Sn—Pb-based solder is used as a bump material, and a barrier metal layer such as Cr or Au is formed on the
[0004]
However, in the method of mounting a semiconductor element or a semiconductor device using the solder as described above, (1) an increase in the manufacturing process and cost of the semiconductor device due to the formation of a barrier metal layer, and (2) an environmental load of Pb-based solder and legal regulations. And (3) contamination of the semiconductor device by the flux, and (4) an increase in the manufacturing process and cost of the semiconductor device due to underfill injection.
[0005]
In order to solve such a problem, a flip chip technology using a conductive resin has been proposed (for example, see Patent Document 1). According to this method, the formation of a conductive polymerizable precursor at the flip-chip bond pad provides an electrical connection between the flip-chip bond pad and the substrate bond pad, which is lower than the solder reflow. It is possible to polymerize bumps under conditions, significantly reduce the reliability problems caused by large mismatches in the coefficients of thermal expansion of chips and substrates, and use a wide range of substrates because bump polymerization can be performed at low temperatures. In addition, there is no need for complicated and long-time deposition and electroplating for forming solder bumps, and further, no flux is required.
[0006]
[Patent Document 1]
Japanese Patent No. 2717993 [Patent Document 2]
JP-A-2000-236002 (FIG. 1)
[0007]
[Problems to be solved by the invention]
However, since the above-mentioned technology does not reinforce the gap between the chip and the substrate with an insulating resin, it is susceptible to a drop impact or a thermal cycle repeatedly exposed to high and low temperatures, and has a problem that electrical connection reliability is low. On the other hand, a method has been proposed in which a reinforcing resin is injected into the gap between the chip and the substrate to reduce the influence on the connection site due to a change in the surrounding environment (for example, see Patent Document 2). In this case, two types of resin are required, ie, an adhesive sealing resin for adhering the resin and a protective sealing resin for protecting the connection site.
[0008]
In view of the above, an object of the present invention is to provide a semiconductor device, a semiconductor device package, and a method for manufacturing the same, which can reduce the number of manufacturing steps and cost and are excellent in electrical connection reliability. .
[0009]
[Means for Solving the Problems]
The present invention relates to a semiconductor device in which a bump electrically connecting an electrode pad of a semiconductor element and an electrode pad of a support substrate is made of a conductive resin, and a gap between the semiconductor element and the support substrate is supported by an insulating resin. In addition, a semiconductor device is provided in which the thermal expansion coefficient of the insulating resin is larger than the thermal expansion coefficient of the conductive resin.
[0010]
Further, according to the present invention, there is provided a semiconductor device wherein a bump electrically connecting an electrode pad of a semiconductor device and an electrode pad of a support substrate is made of a conductive resin, and a gap between the semiconductor device and the support substrate is supported by an insulating resin. Provided is a device mounted body, wherein the thermal expansion coefficient of the insulating resin is larger than the thermal expansion coefficient of the conductive resin.
[0011]
The present invention also provides a step of forming a bump made of a conductive resin on an electrode pad of a semiconductor element, a step of curing the conductive resin, and a step of forming a bump made of a conductive resin on an electrode pad of a support substrate. Applying an insulating resin having a thermal expansion coefficient larger than that of the conductive resin to a semiconductor element mounting area on the support substrate so as to be higher than bumps formed on electrode pads of the semiconductor element; and Providing a method of manufacturing a semiconductor device, comprising: a step of bonding a semiconductor element and a support substrate such that both bumps of the substrate and the support substrate overlap each other; and a step of curing a conductive resin and an insulating resin. .
[0012]
Further, the present invention provides a step of forming a bump made of a conductive resin on an electrode pad of a semiconductor element, a step of curing the conductive resin to a B stage, and a coefficient of thermal expansion larger than that of the conductive resin. A step of applying an insulating resin to a semiconductor element mounting area on the support substrate so as to be higher than a bump formed on an electrode pad of the semiconductor element; and a step of applying a semiconductor element such that the bump of the semiconductor element and the electrode pad of the support substrate overlap with each other. And a supporting substrate, and a step of curing the conductive resin and the insulating resin.
[0013]
Further, the present invention provides a step of forming a bump made of a conductive resin on an electrode pad of a semiconductor device, a step of curing the conductive resin, and a step of forming a bump made of a conductive resin on an electrode pad of a support substrate. Applying an insulating resin having a thermal expansion coefficient larger than that of the conductive resin to a semiconductor device mounting area on the support substrate so as to be higher than bumps formed on electrode pads of the semiconductor device; and Bonding the semiconductor device and the support substrate such that both bumps of the semiconductor substrate and the support substrate overlap with each other, and curing the conductive resin and the insulating resin. provide.
[0014]
Further, the present invention provides a step of forming a bump made of a conductive resin on an electrode pad of a semiconductor device, a step of curing the conductive resin to a B stage, and a coefficient of thermal expansion larger than that of the conductive resin. A step of applying an insulating resin to the semiconductor device mounting area on the support substrate so as to be higher than the bumps formed on the electrode pads of the semiconductor device; and a step of applying the semiconductor device such that the bumps of the semiconductor device and the electrode pads of the support substrate overlap with each other. And a step of curing the conductive resin and the insulating resin.
[0015]
According to the present invention, since the coefficient of thermal expansion of the insulating resin is larger than the coefficient of thermal expansion of the conductive resin, after the curing of both resins, when the temperature is below the curing temperature, the insulating resin shrinks more than the conductive resin, Compressive stress acts on the bump made of the conductive resin, and as a result, the adhesion between the electrode pad and the bump is improved, and a highly reliable electrical connection state can be obtained.
[0016]
Further, it is preferable that the gelation time of the insulating resin used in the present invention is longer than that of the conductive resin. According to this, since the insulating resin is hardened after the conductive resin is hardened, the load on the bumps due to the difference in the amount of expansion and contraction between the conductive resin and the insulating resin is reduced, and an appropriate compressive stress is applied to the bumps. And the electrical connection reliability is further ensured.
[0017]
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
A feature of the present invention is that, in a method for mounting a semiconductor element or a semiconductor device on a substrate using bumps made of a conductive resin, an insulating resin having a larger thermal expansion coefficient than the conductive resin is mounted and cured at the same time as the conductive resin. On the point.
[0019]
FIG. 1 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device of the present invention.
[0020]
FIG. 1A is a diagram showing a general structure of a semiconductor device. The
[0021]
FIG. 1B is a diagram in which bumps 4 made of a conductive resin are formed on the
[0022]
FIG. 1C is a diagram in which bumps 6 made of a conductive resin are formed on
[0023]
FIG. 1D is a diagram in which a layer of an insulating
[0024]
FIG. 1E shows a step of mounting the
[0025]
FIGS. 1F and 2 are diagrams illustrating an example of a semiconductor device obtained by mounting the
[0026]
FIGS. 4 and 5 are cross-sectional views illustrating an example of a semiconductor device mounted body in which the semiconductor device is mounted on a
[0027]
【Example】
10 parts by weight of a bisphenol F type epoxy resin (Toto Kasei Co., Ltd., YDF-170) and a bisphenol A type epoxy resin (Yuika Shell Epoxy Co., Ltd.) are applied to the electrodes (diameter 0.40 mm) of a semiconductor element having an outer shape of 10 mm × 8.5 mm. ) YL-980) 10 parts by weight, curing agent (Shikoku Chemicals Co., Ltd., Cureduct P-0505) 4 parts by weight, curing agent (Shikoku Chemicals Co., Ltd., Cureduct L-01B) 2 parts by weight, conductive filler (Tokuriki Chemical Laboratory Co., Ltd., TCG-1) 120 parts by weight and a diluent (Toto Kasei Co., Ltd., P-101) 4 parts by weight of a conductive resin (coefficient of thermal expansion 40 × 10 −6 / ° C.) , A gel time of 50 seconds / 150 ° C.), and then cured at 150 ° C. for 1 hour to form a bump. Next, the same conductive resin as described above was printed on an electrode of a support substrate (manufactured by Hitachi Chemical Co., Ltd., trade name: E-67) having a size of 30 mm × 30 mm and a thickness of 1.6 mm by screen printing, Further, 79 parts by weight of a bisphenol F-type epoxy resin (Toto Kasei Co., Ltd., YDF-170), 21 parts by weight of an alicyclic epoxy resin, and 120 parts by weight of methyltetrahydrophthalic anhydride are provided in a region near the center of the support substrate which is not in contact with the electrode. Parts, 450 parts by weight of spherical fused silica (average particle size: 15.2 μm) and 150 parts by weight of square fused silica (average particle size: 15.5 μm) (coefficient of thermal expansion: 50 × 10 −6 / ° C.) , Gel time 150 seconds / 150 ° C.). Next, the semiconductor element was mounted on the support substrate so that the electrode of the semiconductor element and the electrode of the support substrate coincided with each other, and cured at 150 ° C. for 1 hour to obtain a semiconductor device. This was put into a thermal shock tester (Kusumoto Kasei Co., Ltd., Wintech NT500), and a temperature cycle test was performed in which one cycle was performed at -55 ° C for 15 minutes and 125 ° C for 15 minutes. As a result, up to 1000 cycles, no defect in the conductive resin connection portion, peeling and cracks inside the semiconductor device were not observed.
[0028]
【The invention's effect】
According to the present invention, it is possible to provide a semiconductor device, a semiconductor device package, and a method for manufacturing the same, which can reduce the number of manufacturing steps and cost and have excellent electrical connection reliability.
[Brief description of the drawings]
FIG. 1 is a sectional view showing one embodiment of a process of manufacturing a semiconductor device of the present invention.
FIG. 2 is a cross-sectional view illustrating an example of a semiconductor device of the present invention.
FIG. 3 is a cross-sectional view illustrating an example of a semiconductor device of the present invention.
FIG. 4 is a cross-sectional view illustrating an example of a semiconductor device package according to the present invention.
FIG. 5 is a cross-sectional view illustrating an example of a semiconductor device package according to the present invention.
FIG. 6 is a cross-sectional view showing an example of a conventional flip chip mounting method.
[Explanation of symbols]
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