JP2004173199A - 巡回符号を用いた誤り訂正回路 - Google Patents
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Abstract
【解決手段】CRC 演算器10は、受信符号100 に対して割り算を施し割り算の余りを信号102 〜106 として出力する。シリアルパラレル変換器12は、受信符号100 をシリアルデータからパラレルデータに変換し信号112−1 〜112−7 として出力する。論理回路14−1〜14−7は、信号102 〜106 に基づいて所定の論理演算を行い、受信符号100 のnビット目(1≦n≦7)に誤りが含まれる場合には論理回路14−nの出力108−n を1とし、その他の論理回路は出力を0とする。レジスタ16−1〜16−7は、論理回路14−1〜14−7の出力108−1 〜108−7 を一時保持し、これを信号110−1 〜110−7 として出力する。排他的論理和回路18−1〜18−7は、信号112−1 〜112−7 と信号110−1 〜110−7 との排他的論理和を演算し演算結果を信号114−1 〜114−7 として出力する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、巡回符号を用いた誤り訂正回路に関する。
【0002】
【従来の技術】
伝送路により伝送されてきた受信信号等に含まれる誤りを検出する方法の一つとして、巡回符号を用いたCRC (Cyclic Redundancy Check )誤り検出法が知られている。この誤り検出法は以下のようにして符号誤りを検出している。すなわち、受信多項式をY(x)、生成多項式をG(x)、余剰多項式をS(x)、符号多項式をW(x)、誤り多項式をE(x)とするとき、Y(x)をG(x)で割った余りS(x)は、
S(x)=Y(x) mod G(x) ・・・(1)
となり、G(x)がm次以下の場合S(x)はm−1次以下となる。Y(x)=W(x)+E(x)であるので、式(1) は、
S(x)={W(x)+E(x)} mod G(x) ・・・(2)
となる。W(x)はG(x)で割り切れるように生成されるので、式(2) は、
S(x)=E(x) mod G(x) ・・・(3)
となる。
【0003】
この剰余多項式S(x)は、シンドローム多項式と呼ばれ、式(2) から分かるように符号多項式W(x)に影響されず、誤り多項式E(x)のみにより決定される。誤りを検知する場合には、実際に求めたS(x)が誤りを含んでいない場合のS(x)に一致するか否かを調べればよい。また、誤りを修正する場合には、誤りを含んでいる場合のS(x)を予め誤りを含む次数ごとに求めておき、実際に求めたS(x)と予め求めておいた誤りを含んでいる場合のS(x)とを比較することによりどの次数でエラーが発生しているかを特定して誤りを修正すればよい。
【0004】
従来、例えば、特許文献1に開示されている無線通信装置の誤り訂正回路では、誤りを含んだ受信符号に対する剰余演算結果を予め求めてその剰余演算結果と誤り位置を示すビット位置とをテーブルデータとして準備しておき、実際に受信した受信符号の剰余演算結果を算出したとき、その算出した剰余演算結果に一致する剰余演算結果をテーブルデータから検索し、一致する剰余演算結果に対応する誤りビット位置のビットを修正していた。
【0005】
【特許文献1】
特開平7−221718号公報。
【0006】
【発明が解決しようとする課題】
しかしながら、上記の誤り訂正回路は、誤りビット位置を求めることを第1の目的とし、テーブルデータを用いて受信符号の誤りビット位置を特定した後に、その誤りビット位置に基づいて受信符号の誤りを修正するものであるため、誤りを修正することを第1の目的とする場合には効率的でないという問題があった。受信符号の誤りを修正することを第1の目的とする場合には、誤りビット位置を示すビット位置データそのものは特に必要としないからである。
【0007】
また、上記の誤り訂正回路では、受信符号の誤りビット位置を特定する場合に、受信符号を生成多項式で剰余演算して得た剰余データとテーブルデータの各剰余演算結果とを逐次比較していく必要があるため、時間を要するという問題があった。テーブルデータは受信符号に対する1ビット誤り時の全受信符号に対する剰余演算結果が入っているため、受信符号長が長くなるとテーブルデータが増大する。例えば、受信符号の符号長を196 ビットとすると、テーブルデータは196 エントリーが必要となり、このテーブルデータと逐次比較する為には膨大な時間を必要としてしまう。
【0008】
本発明はこのような従来技術の欠点を解消し、誤り訂正に要する時間を大幅に短縮した巡回符号の誤り訂正回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明は上記の問題を解決するために、CRC 方式により受信符号の剰余を算出するCRC 演算手段と、CRC 演算手段で算出された剰余のパターンが、受信符号に単一誤りが含まれる場合にCRC 演算手段により算出される剰余のパターンであって単一誤りの位置に応じて相違するパターンのいずれに該当するかを検知するパターン検知手段と、パターン検知手段により検知されたパターンに対応する誤り位置にある受信符号の単一誤りを修正する誤り修正手段とを含むことを特徴とする。
【0010】
【発明の実施の形態】
次に添付図面を参照して本発明による巡回符号を用いた誤り訂正回路の実施例を詳細に説明する。図1は、本発明による誤り訂正回路の実施例を示すブロック図である。この誤り訂正回路は、受信符号100 を(7,4) ハミング符号とした場合の例であり、CRC 演算器10、シリアルパラレル変換器12、論理回路14−1〜14−7、レジスタ16−1〜16−7および排他的論理和回路18−1〜18−7を含む。なお、各回路にクロック信号、タイミング信号、制御信号等を供給する制御回路は省略してある。また、接続線に付した記号はその接続線に現れる信号を示す。
【0011】
受信符号100 である(7,4) ハミング符号は、図2に示すように情報ビット(ビット1〜4)と検査ビット(ビット5〜7)から構成される。受信符号100 は、CRC 演算器10とシリアルパラレル変換器12とに、ビット1からビット7まで順々にシリアルに入力される。なお、受信符号100 がパラレルデータである場合には、パラレルデータをシリアルデータに変換するパラレルシリアル変換器を誤り訂正回路の入力側に設け、このパラレルシリアル変換器の出力をCRC 演算器10およびシリアルパラレル変換器12に入力すればよい。
【0012】
CRC 演算回路10は、CRC 方式により受信符号100 の剰余を算出する回路である。具体的には、受信符号100 を受信多項式Y(x)で表わすとき、Y(x)を3次生成多項式G(x)(=x3+x+1 )により割り算し、割り算の余りR1〜R3を信号102 〜106 として出力する3次生成多項式の割り算回路である。なお、(R1,R2,R3)はシンドロームと呼ばれるものである。
【0013】
図3は、CRC 演算回路10の一構成例を示すブロック図である。この例のCRC 演算回路は、排他的論理和回路20、24、フリップフロップ22、26、28から構成される一般的な割り算回路であり、排他的論理和回路20に受信符号120 が入力されると、フリップフロップ28から割り算の商126 を出力する。受信符号120 の最後のビットが入力され、排他的論理和回路20、24での演算が完了し、フリップフロップ22、26、28が更新された時点で、フリップフロップ22、26、28の内容はそれぞれ割り算の余り(剰余)R1、R2、R3となる。
【0014】
図4は、CRC 演算回路10に誤りを含まない受信符号100 およびビット1〜7のいずれか1箇所に誤りを含む受信符号100 が入力された場合に得られる割り算余りR1〜R3を示したものである。なお、図4における「ALL 1 」は、CRC 演算回路10における図3のフリップフロップ22、26、28に対応するフリップフロップの初期値が全て1に設定された場合、「ALL 0 」は全て0に設定された場合の割り算余りを示す。例えば、初期値がALL 1 の場合、ビット1に誤りを含む受信符号100 に対する(R1,R2,R3)は(0,1,0 )である。
【0015】
なお、割り算余りR1〜R3は余り多項式S(x)の係数を示す。余り多項式S(x)は、前述の式(3) に示すように、誤り多項式E(x)のみを図3に示す割り算回路で割ったときの余りであり、1箇所だけに誤りを含む多項式に対する剰余となる。ハミング距離が3以上の符号では、ある次数に1ビット誤りを含むときの剰余は、他の次数に1ビット誤りを含むときの剰余と必ず異なる。図4の(R1,R2,R3)は、誤りビット位置ごとに相違している。したがって、1ビット誤りの位置ごとに剰余を予め求めておけば、入力された受信符号の剰余に対応する誤り位置を直ちに特定することができる。
【0016】
CRC 演算器10に接続されている論理回路14−1〜14−7は、CRC 演算器10から出力される信号102 〜106 が示すR1〜R3について論理演算することにより、(R1,R2,R3)のパターンを検知するパターン検知回路であり、検知するパターンは論理回路ごとに予め定められている。例えば、論理回路14−1はパターン(0,1,0 )を検知するものであり、論理回路14−2はパターン(0,0,0 )を検知するものである。この場合、受信符号100 における誤り位置とパターンは1:1に対応するので、論理回路14−1〜14−7は、受信符号100 の誤り位置を検知する誤り位置検知回路であるともいえる。
【0017】
論理回路14−1〜14−7は、検知した結果を検知信号108−1 〜108−7 として出力する。検知信号108−1 〜108−7 は、本実施例では、パターンが検知されたとき1に設定され、検知されないとき0に設定されるものとする。なお、論理回路14−1〜14−7は、CRC 演算器10におけるフリップフロップが初期値1に設定される場合の(R1,R2,R3)のパターンを検知するものとする。
【0018】
論理回路14−1〜14−7に接続されているレジスタ16−1〜16−7は、論理回路14−1〜14−7からの検知信号108−1 〜108−7 を一時保持するフリップフロップであり、検知信号108−1 〜108−7 が1のとき出力110−1 〜110−7 を1に設定し、0のとき0に設定する。一方、シリアルパラレル変換器12は、受信符号100 をシリアルデータからパラレルデータに変換して内蔵するレジスタに一時保管し、制御部が指示するタイミングに従ってビット1〜7を信号112−1 〜112−7 として出力するものである。
【0019】
排他的論理和回路18−1〜18−7の一方の入力端子はシリアルパラレル変換器12に接続され、排他的論理和回路18−1〜18−7の他方の入力端子はレジスタ16−1〜16−7に接続されている。排他的論理和回路18−1〜18−7は、受信符号100 に含まれる誤りビットを修正する回路であり、シリアルパラレル変換器12から出力される信号112−1 〜112−7 とレジスタ16−1〜16−7の出力110−1 〜110−7 との排他的論理和を受信符号100 のビットごとに演算するものである。
【0020】
例えば、排他的論理和回路18−1は、レジスタ16−1の出力110−1 が1であるとき、シリアルパラレル変換器12の出力信号112−1 が1であるときにはこれを0に、0であるときにはこれを1に変換して誤りを修正して出力する。ただし、出力110−1 が0であるときには、出力信号112−1 を修正することなくそのまま出力する。他の排他的論理和回路18−2〜18−7も、同様に動作する。このように、排他的論理和回路18−1〜18−7は、論理回路14−1〜14−7により検知された誤り位置のビットを修正する。
【0021】
図1の誤り訂正回路の動作を説明すると、受信符号100 はCRC 演算器10とシリアルパラレル変換器12とに入力される。シリアルパラレル変換器12では、符号長が7ビットの受信符号100 をシリアルデータからパラレルデータに変換して内蔵するレジスタに一時保持し、保持した受信符号100 のビット1〜7をそれぞれ信号112−1 〜112−7 として出力する。信号112−1 〜112−7 は排他的論理和回路18−1〜18−7に入力される。
【0022】
一方、CRC 演算器10では、受信符号100 に対して所定の割り算を施し、受信符号100 の最終ビットが入力された時点で割り算の余りR1〜R3を信号102 〜106 として出力する。なお、余りR1〜R3のパターン(R1,R2,R3)は、図4に示すように、受信符号100 における単一誤りのビット位置に応じて異なる。信号102 〜106 は論理回路14−1〜14−7にパラレルに入力される。
【0023】
論理回路14−1〜14−7では、信号102 〜106 に基づいて所定の論理演算を行い、論理回路ごとに予め定められているパターン(R1,R2,R3)の有無を検知する。そして、受信符号100 のnビット目(1≦n≦7)に誤りが含まれる場合、論理回路14−nは出力する検知信号108−n を1に設定し、その他の論理回路は出力する検知信号出力を0に設定する。ただし、受信符号100 に誤りが含まれていない場合、全ての論理回路14−1〜14−7は、出力する検知信号108−1 〜108−7 を0に設定する。検知信号108−1 〜108−7 はレジスタ16−1〜16−7に入力される。
【0024】
レジスタ16−1〜16−7では、論理回路14−1〜14−7から出力される検知信号108−1 〜108−7 を一時保持し、これを信号110−1 〜110−7 として出力する。信号110−1 〜110−7 は、対応する検知信号108−1 〜108−7 が1のとき1となり、0のとき0となる。この信号110−1 〜110−7 およびシリアルパラレル変換器12から出力される信号112−1 〜112−7 は、同期して排他的論理和回路18−1〜18−7にそれぞれ入力される。排他的論理和回路18−1〜18−7では、信号112−1 〜112−7 と信号110−1 〜110−7 との排他的論理和をビットごとに演算し、演算結果を信号114−1 〜114−7 として出力する。
【0025】
例えば、n番目のビットに誤りを含む受信符号100 が入力された場合、論理回路14−nではn番目に誤りがある場合のパターン(R1,R2,R3)を検知して検知信号108−n を1とするので、レジスタ16−nの出力信号110−n は1となる。排他的論理和回路18−nには、信号110−n および受信符号100 のn番目のビットである信号112−n が入力される。排他的論理和回路18−nでは、信号110−n が1であるので、信号112−n が1である場合にはこれを0に、0である場合はこれを1に修正して信号114−n として出力する。
【0026】
このとき、論理回路14−n以外の論理回路では検知信号を0に設定するので、レジスタ16−n以外のレジスタの出力信号は全て0となる。したがって、排他的論理和回路18−n以外の排他的論理和回路では、シリアルパラレル変換器12から入力される信号をそのまま出力する。このようにして、排他的論理和回路18−1〜18−7では、受信符号100 に含まれる単一誤りを修正し、信号114−1 〜114−7 からなる修正符号114 を出力する。
【0027】
なお、本実施例は、(7,4) ハミング符号を用いた場合の誤り訂正回路であるが、ハミング距離が3以上離れているどの様な巡回符号に対しても適用できる。生成多項式がCCITT 勧告の16bit 生成多項式である場合にも当然適用できる。また、ハミング距離が5以上離れていれば、2bit 誤り時の修正も可能となるが、このような場合にも本実施例を適用することが可能である。
【0028】
また、受信符号100 が1ビット誤りを含む場合には、図1のCRC 演算器10により算出された(R1,R2,R3)は、図4に示す(R1,R2,R3)のいずれかに該当する。しかし、受信符号100 が複数ビットの誤りを含む場合には、図4に示す(R1,R2,R3)のいずれにも該当しない。ただし、本実施例では、R1〜R3の全状態を使用しているので、本実施例の(7,4) 符号は2ビット以上の誤りの場合、誤り修正となる。検査ビット長が長い場合には、CRC 演算器10により算出された(R1,R2,R3)が、図4に示す(R1,R2,R3)のいずれかに該当するか否かを検出することにより、2ビット以上の誤りか否かを判定することができる。
【0029】
【発明の効果】
以上説明したように本発明による巡回符号を用いた誤り訂正回路によれば、単一誤り時におけるシンドロームを判定することにより誤り位置を検知する検知手段を設け、CRC 演算手段によりシンドロームを求めたとき、検知手段によりそのシンドロームに対応する誤り位置を直ちに検知することができるので、誤り修正処理を高速に行うことが可能となる。
【図面の簡単な説明】
【図1】本発明による誤り訂正回路の実施例を示すブロック図である。
【図2】(7,4) ハミング符号のビット配列を示す図である。
【図3】図1の誤り訂正回路におけるCRC 演算器の一例を示すブロック図である。
【図4】図1の誤り訂正回路におけるCRC 演算器から出力される剰余を示す図である。
【符号の説明】
10 CRC 演算器
12 シリアルパラレル変換器
14−1〜14−7 論理回路
16−1〜16−7 レジスタ
18−1〜18−7 排他的論理和回路
Claims (1)
- CRC 方式により受信符号の剰余を算出するCRC 演算手段と、該CRC 演算手段で算出された剰余のパターンが、受信符号に単一誤りが含まれる場合に前記CRC 演算手段により算出される剰余のパターンであって単一誤りの位置に応じて相違するパターンのいずれに該当するかを検知するパターン検知手段と、
該パターン検知手段により検知されたパターンに対応する誤り位置にある受信符号の単一誤りを修正する誤り修正手段とを含むことを特徴とする巡回符号を用いた誤り訂正回路。
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