JP2004172195A

JP2004172195A - Semiconductor device and semiconductor integrated circuit device

Info

Publication number: JP2004172195A
Application number: JP2002333497A
Authority: JP
Inventors: Akihiro Usujima; 章弘薄島; Shigeo Sato; 成生佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-11-18
Filing date: 2002-11-18
Publication date: 2004-06-17

Abstract

<P>PROBLEM TO BE SOLVED: To suppress the generation of a leakage current at a junction by impact ionization between a source and a drain in a high-voltage operating semiconductor device having an STI structure. <P>SOLUTION: The semiconductor device is constituted of a semiconductor substrate, an element separating groove for defining an element region, a gate electrode formed in the element region on the surface of the semiconductor substrate through a gate insulating film, and first and second diffusion regions formed at both sides of the gate electrode. In such a semiconductor device, the element separating groove is filled with a material having a dielectric constant bigger than that of a silicon oxide film. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に素子分離構造を有する半導体装置およびその製造方法に関する。
【０００２】
半導体集積回路においては、共通の半導体基板上に形成された多数の半導体素子を互いに分離するために素子分離構造が使われる。かかる素子分離構造としては従来はＬＯＣＯＳ法により形成されたフィールド酸化膜が使われていたが、最近の超微細化半導体装置では、半導体素子とこれに隣接する半導体素子との間に素子分離溝を設け、これをＳｉＯ_２膜で充填した、いわゆるＳＴＩ構造を有する素子分離構造が使われている。
【０００３】
【従来の技術】
図１は、従来の典型的なＳＴＩ素子分離構造を有するｐチャネルＭＯＳトランジスタ１０の構成を示す。なお、以下の説明はｐチャネルＭＯＳトランジスタを例にして行うが、以下に説明する問題はｎチャネルＭＯＳトランジスタにおいても同様に生じる。
【０００４】
図１を参照するに、Ｓｉ基板１１中にはｎ−型のウェルが形成されており、さらに素子領域１０Ａを囲むようにＳｉＯ_２層１２Ｂにより充填された素子分離溝１２Ａが形成されている。前記素子分離溝１２ＡおよびＳｉＯ_２層１２Ｂは、前記素子領域１０Ａを画成するＳＴＩ構造１２を構成する。
【０００５】
さらに前記素子領域１０Ａにおいては前記Ｓｉ基板１１上にゲート絶縁膜１３を介してゲート電極１４が形成されており、前記Ｓｉ基板１１中には前記ゲート電極１４の両側にｐ＋型の拡散領域１１ａ，１１ｂが、前記ＭＯＳトランジスタのソース領域およびドレイン領域として形成されている。
【０００６】
図示のＭＯＳトランジスタ１０においては、前記ゲート電極１４の両側に側壁絶縁膜１４Ａ，１４Ｂが形成されており、さらに前記Ｓｉ基板１１の露出表面にはシリサイド層が形成されている。
【０００７】
かかるＭＯＳトランジスタ１０においては、ゲート電極１４および拡散領域１１ａ，１１ｂに電圧を印加しない非駆動状態では、前記ｎ型ウェル１１Ａ中にｐ＋型拡散領域１１ａ，１１ｂとの界面に沿って、またゲート電極１４直下の基板表面に沿って、図中に破線で示した空乏領域が形成される。
【０００８】
【特許文献１】特開２０００−１５６３６０号公報
【０００９】
【特許文献２】特開２００１−２６７４１０号公報
【００１０】
【特許文献３】特開平７−５０４１３号公報
【００１１】
【特許文献４】特開平５−２５９４４４号公報
【００１２】
【特許文献５】特表平１０−５１４８８９号公報
【００１３】
【特許文献６】特開平６−２３２２４９号公報
【００１４】
【発明が解決しようとする課題】
一方、前記ｐ＋型拡散領域１１ａとｐ＋型拡散領域１１ｂとの間に大きな駆動電圧を印加した場合には、図２に示すように空乏領域１６はｎ型ウェル１１Ａ中に深く侵入する。
【００１５】
このような空乏領域１６ではキャリアの空乏化の結果、大きな電位勾配、すなわち電界が発生し、特に従来より拡散領域１１ｂの下端部のうち、図２中において符号Ａで示すＳＴＩ構造１２下端部において電界集中が生じることが知られている。なお図中、部分Ａにおける矢印は電界の方向および大きさを概略的に示す。
【００１６】
このようにして生じた強電界点ＡはＭＯＳトランジスタのドレイン領域として機能する拡散領域１１ｂの下端部においてインパクトイオン化を生じるおそれがあり、その結果生じたキャリアにより、ソース−ドレイン間に大きな接合リーク電流が生じるおそれがある。
【００１７】
一方、本発明の発明者は、本発明の基礎となる研究において、このようなＳｉＯ_２絶縁膜１２Ｂを有するＳＴＩ構造１２では、強電界点が、図２に示す点Ａの他に、素子分離溝１２Ａの下端コーナー部Ｂ近傍においても生じることを見出した。図２中、部分Ｂにおける矢印は電界の方向および大きさを概略的に示す。このような強電界点は素子分離溝１２Ａの下端部Ｂにおいてもインパクトイオン化に伴う接合リーク電流を誘起するおそれがある。
【００１８】
これに対し従来、図３に示すようにドレイン領域となるｐ＋型拡散領域１１ｂの外側で、ＳＴＩ素子分離構造との間の領域にｐ−型の低濃度拡散領域１１ｃを形成し、さらにシリサイドブロックパターン１７によりかかる低濃度拡散領域１１ｃにおけるシリサイド形成を抑制した構造が提案されている。ただし図３中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００１９】
図３を参照するに、このような構造では、拡散領域１１ｂとＳＴＩ構造１２との間にｐ−型拡散領域１１ｃが介在するため、図２の点Ａにおける電界集中は緩和されている。
【００２０】
しかしながら、図３の構造においても図２のＳＴＩ構造下端部Ｂにおける電界集中の問題は解消されておらず、従って図３のＭＯＳトランジスタはドレイン端における接合リーク電流の抑制に対しては有効でも、ＳＴＩ構造に起因する接合リーク電流に対して脆弱である。この問題は、特に高電圧で駆動される高耐圧トランジスタにおいて深刻な問題になる。
【００２１】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００２２】
本発明のより具体的な課題は、ＳＴＩ構造の下端部における電界集中の問題を解消した、優れた素子分離特性を有する半導体装置を提供することにある。
【００２３】
【課題を解決するための手段】
本発明は上記の課題を、半導体基板と、前記半導体基板中に形成され、素子領域を画成する素子分離溝と、前記素子領域中において前記半導体基板表面に、ゲート絶縁膜を介して形成されたゲート電極と、前記素子領域中、前記ゲート電極の両側に形成された第１および第２の拡散領域とよりなり、前記素子分離溝は、シリコン酸化膜よりも大きな誘電率を有する材料により充填されていることを特徴とする半導体装置により、解決する。
【００２４】
本発明によれば、前記素子分離溝内をシリコン酸化膜よりも大きな誘電率を有する材料により充填することにより、空乏化したＳｉ基板の比誘電率と前記素子分離溝内を充填しＳＴＩ構造を形成する材料の比誘電率との差に起因して生じる等電位面の屈曲、およびかかる等電位面の屈曲により引き起こされる電界の集中が、特に素子分離溝の素子領域側下端部において緩和され、素子分離溝下端部において生じる接合リーク電流の発生を抑制することが可能になる。また、かかる構成により、ドレイン領域となる拡散領域の下端部のうち、前記素子分離構造との境界部に生じる電界集中点が消失する。これらの結果、半導体装置の接合耐圧が大幅に向上する。
【００２５】
前記素子分離溝を充填する材料としては、ＳｉＮや金属酸化物を含むいわゆる高誘電体を使うことができる。特に前記材料としてＳｉＮを使う場合には、前記素子分離溝の表面に酸化膜、より好ましくは熱酸化膜を形成することにより、ＳｉＮ膜とＳｉ基板とが接する場合に形成されやすい界面準位の形成を抑制することができ、界面準位を介したリーク電流を抑制することができる。
【００２６】
また前記素子分離膜の表面に好ましくは熱酸化膜よりなる酸化膜を形成し、さらに前記溝をＳｉ基板と実質的に等しい比誘電率を有するポリシリコンにより充填することにより、かかる素子分離構造における比誘電率の急変が抑制され、かかる比誘電率の急変に伴う電界の集中を抑制することが可能になる。特に前記素子分離溝をＳｉ基板の比誘電率に等しい比誘電率を有する誘電体材料により充填することにより、理想的な電界集中の排除が可能になる。
【００２７】
このような半導体装置においては、前記第１および第２の拡散領域表面にシリサイド層を形成することによりソース抵抗が最小化され、半導体装置の動作速度が向上する。その際、ドレイン領域となる前記第２の拡散領域と前記素子分離溝との間に前記半導体基板表面に沿って前記第２の拡散領域と同一の導電型を有するより低濃度の第３の拡散領域が形成し、前記第３の拡散領域を、いわゆるシリサイドブロックを形成する絶縁膜パターンにより覆うことにより、半導体装置の接合耐圧がさらに向上する。
【００２８】
また前記素子分離溝を、前記素子領域の側の下端角部が丸みを有する形状に形成し、その際、前記下端角部を、前記溝の深さの２／３以上の曲率半径を有するように形成することにより、ＳＴＩ構造の接合耐圧をさらに向上させることが可能になる。
【００２９】
また前記素子分離溝を高誘電体により充填した上で、素子分離溝の下端角部を前記素子領域の側に突出する、好ましくは約１０°の順または逆テーパ角を有するテーパ形状に形成することにより、ＳＴＩ構造の接合耐圧を損なうことなく、半導体装置のパンチスルー特性を向上させることが可能になる。
【００３０】
本発明のＳＴＩ構造を集積回路中の高耐圧トランジスタに適用し、高速動作が要求される低電圧トランジスタに対しては素子分離溝がＳｉＯ_２により充填された従来のＳＴＩ構造を使うことにより、集積回路装置において高速動作と高耐圧動作との両立性を実現することができる。
【００３１】
【発明の実施の形態】
［原理］
以下、本発明の原理を図４を参照しながら説明する。ただし図４中、先に説明した部分には対応する参照符号を付し、説明を省略する。
【００３２】
図４を参照するに、本発明においては前記素子分離溝１２Ａを充填する誘電体材料を、従来のＳｉＯ_２から、よりＳｉの比誘電率に近い比誘電率を有する、例えばＳｉＮや金属酸化物の高誘電体に変更している。これにより、素子分離溝１２Ａと素子領域１０Ａとの境界部における比誘電率の急変および等電位面の屈曲、およびこれに伴う電界集中の問題が緩和される。
【００３３】
図４の例では、新たな電界集中点Ｃが素子領域１０Ａと素子分離溝１２Ａの境界部のうち、基板１０の表面近傍に形成されているが、前記素子分離溝１２Ａをシリコン基板の比誘電率に近い比誘電率を有する高誘電体により充填することにより、接合リーク電流を生じる電界集中点ＡあるいはＳＴＩ構造１２の接合耐圧特性を劣化させる電界集中点Ｂは消失しているのがわかる。
【００３４】
その結果、本発明の半導体装置ではソース−ドレイン間に高い駆動電圧を印加された場合でもインパクトイオン化が生じにくく、非常に優れた接合耐圧が得られる。
［第１実施例］
図５は、本発明の第１実施例による半導体装置２０の構成を示す。
【００３５】
図５を参照するに、半導体装置２０はｎ−型ウェル２１Ａを形成されたｐ−型Ｓｉ基板２１上に形成されており、素子領域２０Ａを囲むようにＳｉＮ膜などの高誘電体膜２２Ｂにより充填された素子分離溝２２Ａが形成されている。前記素子分離溝２２ＡおよびＳｉＮ膜２２Ｂは、前記素子領域２０Ａを画成するＳＴＩ構造２２を構成する。
【００３６】
さらに前記素子領域２０Ａにおいては前記Ｓｉ基板２１上にゲート絶縁膜２３を介してゲート電極２４が形成されており、前記Ｓｉ基板２１中には前記ゲート電極２４の両側にｐ＋型の拡散領域２１ａ，２１ｂが、前記ＭＯＳトランジスタのソース領域およびドレイン領域として形成されている。
【００３７】
図示のＭＯＳトランジスタ２０においては、前記ゲート電極２４の両側に側壁絶縁膜２４Ａ，２４Ｂが形成されており、さらに前記Ｓｉ基板２１の露出表面にはシリサイド層２５が形成されている。
【００３８】
このように、半導体装置２０においてはドレイン領域２１ｂ下端部Ａでの電界集中が回避され、またＳＴＩ構造２２下端部Ｂでの電界集中が回避される。
【００３９】
さらに図５の半導体装置２０では前記ｐ＋型拡散領域２１ｂと素子分離溝２２Ａとの間にｐ−型の低濃度拡散領域２１ｃが形成されており、さらに前記低濃度拡散領域２１ｃ上にはシリサイド形成を阻止するシリサイドブロックパターン２７が形成されている。これにより、強電界点Ｃでの電界集中が緩和され、その結果、半導体装置２０では強電界点におけるインパクトイオン化、およびこれに伴う接合リーク電流の発生が抑制され、さらにＳＴＩ構造２２下端部Ｂにおけるリーク電流の発生が抑制されるのみならず、前記強電界点Ｃにおけるインパクトイオン化およびリーク電流の発生も抑制することが可能である。
【００４０】
図６は、図５のＭＯＳトランジスタ２０において前記ＳＴＩ構造２２を構成する素子分離溝２２ＡをＳｉＯ_２膜で充填した場合と、ＳｉＮを含む様々な比誘電率を有する高誘電体で充填した場合について、ＳＴＩ構造２２の接合耐圧を求めた結果を示す。ただし図６中、縦軸は接合耐圧を、横軸は前記素子分離溝２２Ａを充填する誘電体膜２２Ｂの比誘電率を示す。図中、■はシミュレーションで求めた接合耐圧値を、□は■に対応する接合耐圧値の実測結果を示す。また図中、◆は図５のＭＯＳトランジスタ２０においてシリサイドブロックパターン２７を省略し、従って低濃度拡散領域２１ｃ表面にシリサイド層２５が延在している場合についてのシミュレーション結果を、◇は◆に対応する接合耐圧値の実測結果を示す。
【００４１】
図６の■で示したシミュレーション結果を参照するに、ＭＯＳトランジスタ２０の接合耐圧は、素子分離溝２２Ａを充填する誘電体の比誘電率の値がＳｉＯ_２の比誘電率（ε＝４）から増大するにつれて急増し、シリコン基板の比誘電率（ε＝１１．９）に一致する場合に約３４．５Ｖの最大値をとることがわかる。
【００４２】
図６の結果は、また素子分離溝２２ＡをＳｉＯ_２で充填した場合に接合耐圧値がシミュレーション値で約３１．５Ｖ，実測値で約３３Ｖであるのに対し、ＳｉＮで充填した場合、接合耐圧値として最大値に近い３４Ｖを超える値を達成できることを示している。
【００４３】
また図６の結果から、図５の構造においてシリサイドブロックパターン２７を省略した場合には接合耐圧の値が大幅に減少し、しかも素子分離溝２２Ａをシリコン基板の比誘電率に等しい誘電体で充填しても接合耐圧の改善は比較的緩やかであることがわかる。これは素子分離溝２２ＡをＳｉＮで充填することにより、図３の点Ｂにおけるリーク電流の発生は抑制できても、低濃度拡散領域２１ｃ表面におけるシリサイド層形成の結果、図５の強電界点Ｃにおけるリーク電流の発生が効果的に抑制できない事情を表しているものと理解される。
【００４４】
以上のことから、図５のＭＯＳトランジスタ２０において素子分離溝２２ＡをＳｉＯ_２の比誘電率よりも大きな比誘電率を有するＳｉＮなどの高誘電体により充填することにより、またドレイン領域とＳＴＩ構造２２との間に形成される低誘電率拡散領域２１ｃの表面をシリサイドブロックパターン２７により覆い、シリサイド形成を抑制することにより、ＭＯＳトランジスタ２０の接合耐圧を大きく向上させることができるのがわかる。
［第２実施例］
図７は、本発明の第２実施例による半導体集積回路装置３０の構成を示す。ただし図７中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４５】
図５のＭＯＳトランジスタ２０は、先にも説明したように素子分離溝２２ＡをＳｉＮなどの高誘電体で充填することにより、強電界点Ｂでのインパクトイオン化の発生、およびこれに伴う接合リーク電流の発生を効果的に抑制できるが、一方、基板２１上に低濃度拡散領域２１ｃに隣接して、高誘電体膜２２Ｂで素子分離溝２２Ａが充填された構造のＳＴＩ構造２２が形成されているため、高誘電体膜２２Ｂの大きな比誘電率に伴う寄生容量により、トランジスタの動作速度が低下しやすい問題が生じることがある。
【００４６】
このため本実施例では、図７に示すように図５のＭＯＳトランジスタ２０を高電圧駆動される高電圧動作トランジスタとして使い、これをＳｉ基板２１上の素子領域２０Ａに形成する一方、高速低電圧動作ＭＯＳトランジスタ３０を同じＳｉ基板２１上の素子領域２０Ｂに形成する。なお素子領域Ｂにおいては、ｎ−型ウェル２１Ｂが形成されている。
【００４７】
図７を参照するに、素子領域２０Ｂは素子分離溝３２Ａにより画成されており、前記素子分離溝３２ＡはＳｉＯ_２膜３２Ｂにより充填され、ＳＴＩ構造３２を形成する。
【００４８】
さらに前記ＭＯＳトランジスタ３０では素子領域中に、前記高耐圧ＭＯＳトランジスタ２０のゲート絶縁膜２３よりも薄い膜厚のゲート絶縁膜３３が形成されており、前記ゲート絶縁膜３３上には前記ゲート電極２４に対応したゲート電極３４が形成されている。
【００４９】
さらに前記ＭＯＳトランジスタ３０の素子領域２０Ｂでは前記ｎ型ウェル２１Ｂ中、前記ゲート電極３４の両側にｐ＋型拡散領域３１ａ，３１ｂがそれぞれソース領域およびドレイン領域として形成されている。
【００５０】
また、前記素子領域２０ＢにおいてもＳｉ基板２１の露出表面にシリサイド層２５が形成されている。
【００５１】
かかる構成によれば、高速動作が要求される低電圧ＭＯＳトランジスタ３０では素子領域２０ＢがＳｉＯ_２膜を絶縁膜３２Ｂとして使ったＳＴＩ構造３２により画成されるため寄生容量が少なく、所望の高速動作を実現することができる。ＭＯＳトランジスタ３０ではソース−ドレイン間に印加される駆動電圧が低いため、ＳＴＩ構造３２においてＳｉＯ_２膜を絶縁膜３２Ｂとして使っても、接合リーク電流の問題は生じない。
［第３実施例］
次に、前記高耐圧ＭＯＳトランジスタ２０および低電圧高速動作トランジスタ３０の他にフラッシュメモリ素子４０を含む半導体集積回路装置の製造工程を、本発明の第３実施例として、図８（Ａ）〜１３（Ｌ）を参照しながら説明する。
【００５２】
図８（Ａ）を参照するに、ｐ−型Ｓｉ基板２１上には先に説明した高電圧動作トランジスタ領域２０Ａおよび低電圧動作トランジスタ領域２０Ｂの他にフラッシュメモリが形成される素子領域２０Ｃが形成されており、前記Ｓｉ基板２１上には熱酸化処理およびＣＶＤ法により、ＳｉＯ_２初期酸化膜２１０およびＳｉＮ反射防止膜２１１がそれぞれ１０ｎｍおよび１５０ｎｍの厚さに形成され、図８（Ｂ）の工程において前記基板２１上にレジスト膜Ｒ１を形成する。さらに前記レジスト膜Ｒ１をパターニングすることにより前記素子領域２０Ｂ中においてレジスト開口部ＲＢを、また前記素子領域２０Ｃにおいてレジスト開口部ＲＡを形成し、さらに前記ＳｉＮ膜２１１、ＳｉＯ_２膜２１０およびその下のＳｉ基板２１を、前記レジスト膜Ｒ１をマスクに順次パターニングすることにより、前記Ｓｉ基板２１中に前記レジスト開口部ＲＡに対応して前記素子分離溝３２Ａが、また前記レジスト開口部ＲＢに対応して素子分離溝４２Ａが形成される。
【００５３】
次に図９（Ｃ）の工程において前記レジスト膜Ｒ１を除去し、さらに前記ＳｉＮ膜２１１およびＳｉＯ_２膜２１０を除去した後、前記素子分離溝３２Ａおよび４２ＡをＳｉＯ_２膜３２Ｂおよび４２Ｂでそれぞれ充填し、ＳＴＩ構造を形成する。その際、前記素子分離溝３２ＡおよびＳｉＯ_２膜３２Ｂを含むＳＴＩ構造は前記素子領域２０Ｂを画成し、一方前記素子分離溝４２ＡおよびＳｉＯ２膜４２Ｂを含むＳＴＩ構造は前記素子領域２０Ｃを画成する。
【００５４】
さらに図９（Ｄ）の工程において図９（Ｃ）の構造上にＳｉＮ反射防止膜２１２を一様に、ＣＶＤ法により１５０ｎｍの厚さに形成し、さらにレジスト膜Ｒ２を前記ＳｉＮ膜２１２上に形成し、前記レジスト膜Ｒ２中に前記素子領域２０Ａにおいてレジスト窓ＲＡを形成した後、前記レジスト膜Ｒ２をマスクに前記ＳｉＮ膜２１２およびＳｉ基板２１を順次パターニングすることにより、前記Ｓｉ基板２１中に前記素子領域２０Ａを画成する素子分離溝２２Ａが形成される。
【００５５】
次に図１０（Ｅ）の工程において前記レジスト膜Ｒ２および反射防止膜２１２が除去され、さらに前記Ｓｉ基板２１上に別のＳｉＮ膜２１３が前記素子分離溝２２Ａを充填するように、約７００ｎｍの厚さに形成される。
【００５６】
さらに図１０（Ｆ）の工程においてＣＭＰ（化学機械研磨）法により前記Ｓｉ基板２１表面のＳｉＮ膜２１３を除去することにより、前記素子領域２０Ａにおいて素子分離溝２２ＡをＳｉＮ膜２２Ｂで充填したＳＴＩ構造が得られる。
【００５７】
なお前記素子領域２０Ａ〜２０Ｃは、設計データ上では図８（Ａ）の段階においてすでにＳｉ基板上に定義されているが、実際には、ＳＴＩ構造が図８（Ｂ）の工程あるいは図９（Ｄ）の工程において形成された時点で、このようにして形成されたＳＴＩ構造により画成される。
【００５８】
次に図１１（Ｇ）の工程で図１０（Ｆ）のＳｉ基板表面を９００℃で熱酸化処理することにより熱酸化膜２１４を約１０ｎｍの膜厚に形成し、さらに前記素子領域２０Ａをレジスト膜Ｒ３で保護した状態でＢ＋を最初４２０ｋｅＶの加速電圧下、１．４×１０^１３ｃｍ^−３のドーズ量で、次に１５ｋｅＶの加速電圧下、２．１×１０^１２ｃｍ^−２のドーズ量で、さらにＰ＋を２ＭｅＶの加速電圧下、２×１０^−３ｃｍ^−３のドーズ量でイオン注入することにより、前記素子領域２０Ｂおよび２０Ｃにおいてｐ型ウェルおよびｎ型チャネル領域を形成する。
【００５９】
次に図１１（Ｈ）の工程で前記レジスト膜Ｒ３が除去され、さらに前記素子領域２０Ｂ，２０Ｃを別のレジスト膜Ｒ４で保護した状態でＰ＋を最初１ＭｅＶの加速電圧下、４×１０１２ｃｍ−２のドーズ量で、次に５００ｋｅＶの加速電圧下、２×１０１１ｃｍ−２のドーズ量で、さらに６０ｋｅＶの加速電圧下、８×１０１１ｃｍ−２のドーズ量でイオン注入し、さらに前記レジスト膜Ｒ４を除去した後１０００℃の温度で１０秒間急速熱処理（ＲＴＡ）を行ない、導入された不純物元素を活性化する。
【００６０】
次に前記熱酸化膜２１４を除去した後、図１２（Ｉ）の工程において前記Ｓｉ基板２１を９００℃の温度で９０分間熱処理し、前記Ｓｉ基板２１の表面上、前記素子領域２０Ａ，２０Ｂ，２０Ｃ上に、前記素子領域２０Ｃに形成されるフラッシュメモリセルのトンネル絶縁膜として、厚さが９ｎｍの熱酸化膜４３０を形成する。
【００６１】
図１２（Ｉ）の工程においては、さらにこのようにして形成された熱酸化膜４３０を、前記素子領域２０Ｃに形成されるフラッシュメモリセルのフローティングゲート電極として使われるｎ型ポリシリコン層４３１により覆い、さらに前記ポリシリコン層４３１上にＳｉＯ_２膜４３２およびＳｉＮ膜４３３をそれぞれ６ｎｍおよび９ｎｍの厚さに形成する。なお前記ポリシリコン膜４３１の代わりにアモルファスシリコン膜を使うことも可能である。
【００６２】
さらに図１２（Ｉ）の工程では前記ＳｉＮ膜４３３，ＳｉＯ_２膜４３２およびポリシリコン膜４３１を前記素子領域２０Ａにおいて除去し、その下の熱酸化膜４３０を露出する。さらにこの状態でウェット雰囲気中、８００℃における熱処理を行なうことにより、前記熱酸化膜４３０は前記素子領域２０Ａにおいて成長し、前記素子領域２０Ｃに形成される高電圧動作トランジスタのゲート絶縁膜として、厚さが４０ｎｍの熱酸化膜２３０が形成される。
【００６３】
次に図１２（Ｊ）の工程において図１２（Ｉ）の構造上に素子領域２０Ｃにポリシリコン層４３４を堆積した後、これを前記素子領域２０Ｂから除去し、前記素子領域２０Ｂにおいて熱酸化膜４３０を露出する。
【００６４】
さらに図１３（Ｋ）の工程において前記露出された熱酸化膜４３０を前記素子領域２０Ｂにおいて除去し、引き続き、図１２（Ｊ）の工程で堆積されたポリシリコン膜４３４を除去する。
【００６５】
さらに図１３（Ｌ）の工程において前記図１３（Ｋ）の構造に対し、８００℃のウェット雰囲気中で熱酸化処理を行うことにより、前記素子領域２０Ｂに形成される低電圧動作トランジスタのゲート絶縁膜として、厚さが２ｎｍの熱酸化膜３３０を形成し、さらに前記Ｓｉ基板２１上に一様に、ポリシリコン膜４３５を堆積し、図１４（Ｍ）の工程において前記ポリシリコン膜４３５をパターニングすることにより、前記素子領域２０Ｂにおいて前記ゲート電極３４を、前記素子領域２０Ｃにおいて積層ゲート型フラッシュメモリの積層電極構造４４を、また前記素子領域２０Ａにおいて高電圧動作トランジスタのゲート電極２４を形成する。
【００６６】
さらに図１４（Ｎ）の工程においてレジストパターンＲ５をマスクに、素子領域２０Ｂおよび２０ＣにＡｓ＋を４０ｋｅＶの加速電圧下、２×１０^１３ｃｍ^−３のドーズ量でイオン注入し、前記素子領域２０Ｂにおいてゲート電極３４の両側にｎ型拡散領域３１ａ，３１ｂを、また前記素子領域２０Ｃにおいて積層電極構造４４の両側にｎ型拡散領域４１ａ，４１ｂを形成する。
【００６７】
さらに図１４（Ｎ）の工程ではレジストパターンＲ６をマスクに素子領域２０ＡにＢＦ_２を８０ｋｅＶの加速電圧下、５×１０^１２ｃｍ^−２のドーズ量でイオン注入し、前記ゲート電極２４の両側にｐ型拡散領域２１ａ，２１ｂを形成する。前記レジストパターンＲ５を使ったイオン注入工程とレジストパターンＲ６を使ったイオン注入工程とは、別々に実行されるが、図１４（Ｎ）では簡便のため一つの図で説明している。
【００６８】
さらに図１５（Ｏ）の工程では前記ゲート電極３４の両側壁面上に側壁絶縁膜３４Ａ，３４Ｂが、前記積層電極構造４４の両側壁面上に側壁絶縁膜４４Ａ，４４Ｂが、さらに前記ゲート電極２４の両側壁面上に側壁絶縁膜２４Ａ，２４Ｂが形成され、さらにレジストパターンＲ７およびゲート電極３４、側壁絶縁膜３４Ａ，３４Ｂ、さらに積層電極構造４４および側壁絶縁膜４４Ａ，４４Ｂをマスクに前記素子領域２０Ｂおよび２０ＣにＡｓ＋を４０ｋｅＶの加速電圧下、４×１０^１４ｃｍ^−２のドーズ量でイオン注入し、前記素子領域２０Ｂにおいては前記ゲート電極３４の両側、側壁絶縁膜３４Ａ，３４Ｂのそれぞれ外側にｎ＋型拡散領域３１ｃ，３１ｄを、前記素子領域２０Ｂにおいては前記積層電極構造４４の両側、側壁絶縁膜４４Ａ，４４Ｂのそれぞれ外側に、ｎ＋型拡散領域４１ｃ，４１ｄを形成する。
【００６９】
またレジストパターンＲ８およびゲート電極２４、および側壁絶縁膜２４Ａ，２４Ｂをマスクに前記素子領域２０ＡにＢＦ_２を４０ｋｅＶの加速電圧下、２×１０^１５ｃｍ^−２のドーズ量でイオン注入し、前記素子領域２０Ａにおいて前記ゲート電極２４の両側、側壁絶縁膜２４Ａ，２４Ｂのそれぞれ外側にｐ＋型拡散領域２１ｄおよび２１ｄを形成する。
【００７０】
図１５（Ｏ）の工程では、素子領域２０Ａにおいて先に説明したＳｉＮよりなるシリサイドブロックパターン２７が形成されており、前記シリサイドブロックパターン２７直下におけるイオン注入を阻止する。その結果、シリサイドブロックパターン２７の直下には、先に形成されたｐ−型拡散領域２１ｂの一部が残留し、低濃度拡散領域２１ｃを形成する。
【００７１】
なお前記側壁絶縁膜２４Ａ，２４Ｂ，３４Ａ，３４Ｂ，４４Ａ，４４Ｂは、酸化膜と窒化膜とを積層した積層構造を有するのが好ましい。また前記レジストパターンＲ７を使ったイオン注入工程とレジストパターンＲ８を使ったイオン注入工程とは、別々に実行されるが、図１５（Ｏ）では簡便のため一つの図で説明している。
【００７２】
次に図１５（Ｐ）の工程において前記レジストパターンＲ７，Ｒ８は除去され、これらレジストパターン直下の酸化膜も除去される。図１５（Ｐ）の工程ではさらに１０００℃で３０秒間急速熱処理を行ない、図１５（Ｏ）の工程で導入された不純物元素を活性化した後、Ｃｏ膜を堆積し、反応させ、さらに未反応Ｃｏ膜を除去することにより、Ｃｏシリサイド膜２５を４０ｎｍの膜厚に形成する。
［第４実施例］
図１６は、本発明の第４実施例による半導体装置５０の構成を示す。ただし図１６中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７３】
本実施例の半導体装置５０は先に図５で説明した説明した半導体装置２０と類似した構成を有しているが、素子分離溝２２Ａの表面に好ましくは熱酸化膜よりなるＳｉＯ_２膜２２Ｃが形成されており、前記ＳｉＮ膜２２ＢはかかるＳｉＯ_２膜２２Ｃに接するように形成されている。
【００７４】
図１６の構成によれば、ＳｉＮ膜２２Ｂがシリコン基板２１に直接に接触するのが回避され、Ｓｉ／ＳｉＮ界面において生じやすい界面準位の発生、およびかかる界面準位を介したリーク電流が抑制される。
【００７５】
一方図１６の構成では、Ｓｉ基板２１と大きく比誘電率の値が異なるＳｉＯ_２膜２２Ｃを使うため、かかるＳｉＯ_２膜２２Ｃの周辺において電界集中の問題が再び発生する可能性が考えられる。このため本発明の発明者は、図１６の構造について、素子領域２０Ａにおける電界分布をシミュレーションにより評価した。図１７（Ａ），（Ｂ）は、かかるシミュレーションの結果求められた素子領域２０ＡおよびＳＴＩ構造２２中における電界分布を示す。ただし図１７（Ａ）は図３の従来の構造に対応し、素子分離溝２２Ａ中をＳｉＯ_２膜で充填した場合を、一方図１７（Ｂ）は図１６の構造に対応する。
【００７６】
図１７（Ａ），（Ｂ）を参照するに、図１６の構造では予想通りＳｉＯ_２膜２２Ｃ中に強い電界の集中が観測されるが、従来の構造でＳＴＩ構造の下端角部に生じていた電界集中は、図１６の構造においても緩和されており、電界集中点はＳＴＩ構造の上部，図１６の点Ｃ近傍に移動していることがわかる。点Ｃ近傍での電界集中の問題は、シリサイドブロック２７および低濃度拡散領域２１ｃを形成することで解消することが可能である。
【００７７】
図１８は図１７（Ａ），（Ｂ）のシミュレーションに対応した、図１６の半導体装置５０の耐圧特性を示す図である。ただし図中、縦軸は基板リーク電流を、横軸はソース−ドレイン間に印加される電圧を示し、◆は図３の従来のＳＴＩ構造を有する半導体装置の場合の耐圧特性を、■は図１６の半導体装置の耐圧特性を示す。
【００７８】
図１８を参照するに、従来のＳＴＩ構造を使った場合、耐圧が３１．３Ｖ程度であったものが、図１６の半導体装置では３３．０Ｖまで改善されるのがわかる。
【００７９】
本実施例の構造は、特に前記素子分離溝２２Ａを金属酸化物よりなる高誘電体で充填する場合に、金属酸化物を構成する金属元素がＳｉ基板中に拡散するのをＳｉＯ_２膜２２Ｃで阻止できるため、有効である。
［第５実施例］
図１９は、本発明の第５実施例による半導体装置６０の構成を示す。ただし図１９中、先に説明した部分には対応する参照符号を付し、説明を省略する。
【００８０】
図１９を参照するに、本実施例では素子分離溝２２Ａの素子領域側下端部、すなわち強電界点が生じやすい部分が凸の湾曲面に形成されているのがわかる。これにより本実施例では、前記素子分離溝２２Ａを高誘電体で充填する効果に加えて電界集中が抑制されるため、強電界点の形成が効果的に抑制され、接合リーク電流を抑制でき、また素子の耐圧特性を向上させることができる。
【００８１】
図２０は図１９のＭＯＳトランジスタ６０において図２１に示すモデルＳＴＩ構造を使い、素子分離溝２２Ａの素子領域側下端部の曲率半径Ｒを様々に変化させて素子の耐圧特性をシミュレーションにより求めた結果を示す。なお、図２０のシミュレーションにおいて、前記曲率半径Ｒ以外のパラメータは先に図６で説明したのと同じに設定してある。
【００８２】
図２０を参照するに、前記素子分離溝２２Ａを充填する誘電体膜２２Ｂとして比誘電率εが７．５の材料を使った場合、特に曲率半径Ｒを５０ｎｍ前後あるいは２００ｎｍを超える値に設定することにより、３４．０Ｖを超え、約３４．５Ｖに近い耐圧が実現できるのがわかる。
【００８３】
これに対し、前記素子分離溝２２Ａを比誘電率εが３．９の材料で充填した場合には、素子６０の接合耐圧は前記曲率半径Ｒを２００ｎｍ以上に設定しない限り、３１．５Ｖに達しないことがわかる。
【００８４】
図２２は、曲率半径が０．３０μｍの素子分離溝と曲率半径が０．１５μｍの素子分離溝を、比誘電率εが２の誘電体材料と比誘電率εが５の誘電体材料により充填した場合の、Ｓｉ基板およびＳＴＩ構造中における電界分布を計算した結果を示す。
【００８５】
図２２を参照するに、素子分離溝２２Ａが０．１５μｍの曲率半径を有し比誘電率εが２の誘電体材料により充填されている場合に素子分離溝の素子領域側下端部に生じていた強電界点が、素子分離溝２２Ａの曲率半径を０．３μｍに設定しこれを比誘電率εが５の材料で充填することにより、Ｓｉ基板２１の表面側に移動しているのがわかる。ただし図２２のシミュレーションは、先の図１７あるいは２０のシミュレーションと、前記素子分離溝２２Ａの素子領域側下端部における曲率半径Ｒを除き同一の構造を仮定して行っている。
【００８６】
以下の表１は、素子分離溝２２Ａの曲率半径とこれを充填する誘電体材料の比誘電率と素子の接合耐圧との関係をまとめて示す。
【００８７】
【表１】

表１を参照するに、素子の接合耐圧は、素子分離溝２２Ａの素子領域側下端部の曲率半径Ｒを増大させることにより、さらに改善されることがわかる。その際、前記曲率半径Ｒは、前記素子分離溝２２Ａの深さの２／３以上に設定するのが好ましい。
［第６実施例］
図２３は本発明の第６実施例による半導体装置７０の構成を示す。ただし図２３中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８８】
図２３を参照するに、本実施例では前記素子分離溝２２Ａのうち、素子領域側側壁面２２ａを基板主面に垂直な方向から傾斜させている。
【００８９】
図２４は、図２３の半導体装置７０において図２５のモデルＳＴＩ構造を使い、前記側壁面２２ａの傾斜角θを＋９．５°および−９．５°に設定し、これらそれぞれの場合について素子分離溝を比誘電率εが２の誘電体材料と比誘電率εが５の誘電体材料により充填した場合の、Ｓｉ基板およびＳＴＩ構造中における電界分布を計算した結果を示す。ただし図２４のシミュレーションは、先の図１７あるいは２０のシミュレーションと、前記素子分離溝２２Ａの側壁面２２ａの傾斜角を除き同一の構造を仮定して行っている。
【００９０】
図２３を参照するに、素子分離溝２２Ａが、比誘電率εが５の誘電体材料で充填されている場合、前記素子分離溝２２Ａの側壁面２２ａの傾斜角θが＋９．５°であっても−９．５°であっても、前記素子分離溝２２Ａが比誘電率２の誘電体材料で充填されている場合に素子分離溝２２Ａの素子領域側下端部に生じる顕著な強電界点が消滅あるいは弱くなっており、半導体装置７０の接合耐圧が向上することがわかる。
【００９１】
以下の表２は、素子分離溝２２Ａの側壁面２２ａの傾斜角θとこれを充填する誘電体材料の比誘電率と素子の接合耐圧との関係をまとめて示す。
【００９２】
【表２】

表２を参照するに、素子の接合耐圧は、前記素子分離溝２２Ａを比誘電率εが７．５の高誘電体で充填した場合、素子分離溝２２Ａの側壁面２２ａが＋０．９５°に傾斜した場合でも、また−９．５°に傾斜した場合でも、３４．１Ｖまで増大しており、しかもこの接合耐圧の値は、前記側壁面２２ａの傾斜角θが０°、すなわち基板２１に対して側壁面２２ａが垂直な場合よりも改善されていることがわかる。
［第７実施例］
図２６は本発明の第７実施例による半導体装置８０の構成を示す。ただし図２６中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００９３】
図２６を参照するに、本実施例ではＳＴＩ構造２２が先に図１６で説明した素子分離溝２２Ａの表面に酸化膜２２Ｃが形成された構造に類似した構成を有するが、前記酸化膜２２Ｃ上に形成されるＳｉＮ膜２２Ｂの代わりにポリシリコン膜２２Ｄが形成されており、ポリシリコン膜２２Ｄは前記素子分離溝２２Ａを前記酸化膜２２Ｃを介して充填する。
【００９４】
図２６の構成によれば、ポリシリコン膜２２ＤがＳｉ基板２１と同じ比誘電率を有するため、ＳＴＩ構造２２に伴う電界集中が緩和され、インパクトイオン化による接合リーク電流の問題が解消される。
【００９５】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００９６】
（付記１）半導体基板と、
前記半導体基板中に形成され、素子領域を画成する素子分離溝と、
前記素子領域中において前記半導体基板表面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記素子領域中、前記ゲート電極の両側に形成された第１および第２の拡散領域とよりなり、
前記素子分離溝は、シリコン酸化膜よりも大きな誘電率を有する材料により充填されていることを特徴とする半導体装置。
【００９７】
（付記２）前記材料は、高誘電体よりなることを特徴とする付記１記載の半導体装置。
【００９８】
（付記３）前記材料は、ＳｉＮよりなることを特徴とする請求項１または２記載の半導体装置。
【００９９】
（付記４）前記素子分離溝の表面には酸化膜が形成されており、前記材料は前記酸化膜上に、前記溝を充填するように形成されていることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
【０１００】
（付記５）前記素子分離膜の表面には酸化膜が形成されており、前記材料は、前記酸化膜上に前記溝を充填するように形成されたポリシリコンよりなることを特徴とする付記１記載の半導体装置。
【０１０１】
（付記６）前記酸化膜はシリコン熱酸化膜よりなることを特徴とする付記４または５記載の半導体装置。
【０１０２】
（付記７）前記材料は、前記半導体基板の比誘電率と略等しい比誘電率を有することを特徴とする付記１記載の半導体装置。
【０１０３】
（付記８）前記第１および第２の拡散領域表面にはシリサイド層が形成されていることを特徴とする付記１記載の半導体装置。
【０１０４】
（付記９）前記第２の拡散領域と前記素子分離溝との間には前記半導体基板表面に沿って前記第２の拡散領域と同一の導電型を有するより低濃度の第３の拡散領域が形成されており、前記第３の拡散領域は絶縁膜パターンにより覆われていることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置。
【０１０５】
（付記１０）前記素子分離溝は、前記素子領域側の下端角部が丸みを有する形状に形成されていることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
【０１０６】
（付記１１）前記下端角部は、前記溝の深さの２／３以上の曲率半径を有することを特徴とする付記１０記載の半導体装置。
【０１０７】
（付記１２）前記素子分離溝は、前記素子領域側の側壁面が基板主面に対して垂直に設定した面に対して傾斜したテーパ形状を有することを特徴とする付記１〜９のうち、いずれ一項記載の半導体装置。
【０１０８】
（付記１３）前記下端角部は、約１０°の順テーパ角を有することを特徴とする付記１２記載の半導体装置。
【０１０９】
（付記１４）前記下端角部は、約１０°の逆テーパ角を有することを特徴とする請求項１２記載の半導体装置。
【０１１０】
（付記１５）半導体基板と、
前記半導体基板中に形成され、それぞれ第１の素子領域と第２の素子領域とを画成する第１および第２の素子分離溝と、
第１の比誘電率を有し前記第１の素子分離溝を充填する第１の材料と、
前記第１の比誘電率よりも大きい第２の比誘電率を有し前記第２の素子分離溝を充填する第２の材料と、
前記第１の素子領域に形成された第１のＭＯＳトランジスタと、
前記第２の素子領域に形成された第２のＭＯＳトランジスタとよりなり、
前記第１のＭＯＳトランジスタは第１の厚さのゲート絶縁膜を有し、前記第２のＭＯＳトランジスタは前記第１の厚さよりも大きい第２の厚さのゲート絶縁膜を有することを特徴とする半導体集積回路装置。
【０１１１】
【発明の効果】
本発明によれば、ＳＴＩ構造を有する半導体装置において、前記ＳＴＩ構造を構成する素子分離溝を、前記ＳＴＩ構造が形成された半導体基板に近い比誘電率を有する誘電体により充填することにより、ＳＴＩ構造と素子領域との界面近傍における強電界点の発生、さらにかかる強電界点におけるインパクトイオン化に伴う接合リーク電流の発生を効果的に抑制することができる。
【図面の簡単な説明】
【図１】従来のＭＯＳトランジスタの構成を示す図である。
【図２】図１のＭＯＳトランジスタの問題点を説明する図である。
【図３】従来の別のＭＯＳトランジスタの構成を示す図である。
【図４】本発明の原理を説明する図である。
【図５】本発明の第１実施例による半導体装置の構成を示す図である。
【図６】図５の半導体装置の接合耐圧特性を示す図である。
【図７】本発明の第２実施例による半導体集積回路装置の構成を示す図である。
【図８】（Ａ），（Ｂ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その１）である。
【図９】（Ｃ），（Ｄ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１０】（Ｅ），（Ｆ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その３）である。
【図１１】（Ｇ），（Ｈ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その４）である。
【図１２】（Ｉ），（Ｊ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その５）である。
【図１３】（Ｋ），（Ｌ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その６）である。
【図１４】（Ｍ），（Ｎ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その７）である。
【図１５】（Ｏ），（Ｐ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その８）である。
【図１６】本発明の第４実施例による半導体装置の構成を示す図である。
【図１７】（Ａ），（Ｂ）は、それぞれ図３の従来の半導体装置と図１６の半導体装置中における電界分布を示す図である。
【図１８】図１６の半導体装置の接合耐圧を、従来のものと比較して示す図である。
【図１９】本発明の第５実施例による半導体装置の構成を示す図である。
【図２０】図１９の半導体装置の接合耐圧を示す図である。
【図２１】図２０のシミュレーションで使われるモデルＳＴＩ構造を示す図である。
【図２２】図１９の半導体装置において様々なモデルＳＴＩ構造を使った場合に半導体装置中に生じる電界分布を計算した結果を示す。
【図２３】本発明の第６実施例による半導体装置の構成を示す図である。
【図２４】図２３の半導体装置において様々なモデルＳＴＩ構造を使った場合に半導体装置中に生じる電界分布を計算した結果を示す。
【図２５】図２４シミュレーションで使われるモデルＳＴＩ構造を示す図である。
【図２６】本発明の第７実施例による半導体装置の構成を示す図である。
【符号の説明】
１０，２０，３０，４０，５０，６０，７０，８０半導体装置
１０Ａ，２０Ａ，２０Ｂ，２０Ｃ素子領域
１１，２１半導体基板
１１Ａ，２１Ａｎ−型ウェル
１１ａ，１１ｂ，１１ｃ，２１ａ，２１ｂ，３１ａ，３１ｂ，４１ａ，４１ｂ低濃度拡散領域
２１ｄ，２１ｅ，３１ｃ，３１ｄ，４１ｃ，４１ｄ高濃度拡散領域
１１，２２ＳＴＩ構造
１２Ａ，２２Ａ，３２Ａ，４２Ａ素子分離溝
１２Ｂ，２２Ｂ，３２Ｂ，４２Ｂ素子分離誘電体膜
１３，２３，３３ゲート絶縁膜
１４，２４，３４ゲート電極
１４Ａ，１４Ｂ，２４Ａ，２４Ｂ，３４Ａ，３４Ｂ，４４Ａ，４４Ｂ側壁絶縁膜
１５，２５シリサイド層
１６空乏層
１７，２７シリサイドブロックパターン
４３トンネル絶縁膜
２１０，２１４，２３０，４３０熱酸化膜
２１１，２１３，４３３ＳｉＮ膜
４３１，４３４，４３５ポリシリコン膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention generally relates to a semiconductor device, and more particularly to a semiconductor device having an element isolation structure and a method of manufacturing the same.
[0002]
2. Description of the Related Art In a semiconductor integrated circuit, an element isolation structure is used to isolate a large number of semiconductor elements formed on a common semiconductor substrate from each other. Conventionally, a field oxide film formed by a LOCOS method has been used as such an element isolation structure. However, in recent ultra-miniaturized semiconductor devices, an element isolation groove is formed between a semiconductor element and a semiconductor element adjacent thereto. Provided, and ₂ An element isolation structure having a so-called STI structure filled with a film is used.
[0003]
[Prior art]
FIG. 1 shows a configuration of a conventional p-channel MOS transistor 10 having a typical STI element isolation structure. Although the following description will be made using a p-channel MOS transistor as an example, the problems described below also occur in an n-channel MOS transistor.
[0004]
Referring to FIG. 1, an n-type well is formed in a Si substrate 11, and a SiO.sub.2 is formed so as to surround an element region 10A. ₂ An element isolation groove 12A filled with the layer 12B is formed. The element isolation groove 12A and SiO ₂ The layer 12B forms an STI structure 12 defining the element region 10A.
[0005]
Further, in the element region 10A, a gate electrode 14 is formed on the Si substrate 11 via a gate insulating film 13. In the Si substrate 11, p +

type diffusion regions

11a, 11b is formed as a source region and a drain region of the MOS transistor.
[0006]
In the illustrated MOS transistor 10,

sidewall insulating films

14 A and 14 B are formed on both sides of the gate electrode 14, and a silicide layer is formed on an exposed surface of the Si substrate 11.
[0007]
In the MOS transistor 10, in the non-drive state in which no voltage is applied to the gate electrode 14 and the

diffusion regions

11a and 11b, the n-type well 11A is formed along the interface with the p + -

type diffusion regions

11a and 11b, A depletion region indicated by a broken line in FIG.
[0008]
[Patent Document 1] JP-A-2000-156360
[0009]
[Patent Document 2] JP-A-2001-267410
[0010]
[Patent Document 3] Japanese Patent Application Laid-Open No. 7-50413
[0011]
[Patent Document 4] JP-A-5-259444
[0012]
[Patent Document 5] Japanese Patent Publication No. 10-514889
[0013]
[Patent Document 6] JP-A-6-232249
[0014]
[Problems to be solved by the invention]
On the other hand, when a large driving voltage is applied between the p + type diffusion region 11a and the p + type diffusion region 11b, the depletion region 16 penetrates deeply into the n type well 11A as shown in FIG.
[0015]
In such a depletion region 16, as a result of carrier depletion, a large potential gradient, that is, an electric field is generated. In particular, in the lower end portion of the diffusion region 11b, the lower end portion of the STI structure 12 indicated by the symbol A in FIG. It is known that electric field concentration occurs. In the figure, the arrow in the portion A schematically indicates the direction and magnitude of the electric field.
[0016]
The strong electric field point A generated in this manner may cause impact ionization at the lower end of the diffusion region 11b functioning as the drain region of the MOS transistor, and the resulting carrier causes a large junction leakage current between the source and the drain. May occur.
[0017]
On the other hand, the inventor of the present invention has made such SiO ₂ In the STI structure 12 having the insulating film 12B, it has been found that a strong electric field point also occurs near the lower end corner B of the element isolation groove 12A in addition to the point A shown in FIG. In FIG. 2, the arrow in the part B schematically shows the direction and magnitude of the electric field. Such a strong electric field point may induce a junction leak current due to impact ionization even at the lower end portion B of the element isolation groove 12A.
[0018]
On the other hand, conventionally, as shown in FIG. 3, outside the p + type diffusion region 11b serving as a drain region, a p− type low concentration diffusion region 11c is formed in a region between the STI element isolation structure and a silicide block. A structure in which the formation of silicide in the low-concentration diffusion region 11c is suppressed by the pattern 17 has been proposed. However, in FIG. 3, portions corresponding to the portions described above are denoted by the same reference numerals, and description thereof will be omitted.
[0019]
Referring to FIG. 3, in such a structure, the p-type diffusion region 11c is interposed between the diffusion region 11b and the STI structure 12, so that the electric field concentration at the point A in FIG. 2 is reduced.
[0020]
However, the problem of electric field concentration at the lower end B of the STI structure in FIG. 2 has not been solved in the structure of FIG. 3; therefore, the MOS transistor of FIG. 3 is effective in suppressing the junction leakage current at the drain end. It is vulnerable to junction leakage current caused by the STI structure. This problem is particularly serious in a high-voltage transistor driven at a high voltage.
[0021]
Accordingly, it is a general object of the present invention to provide a new and useful semiconductor device which solves the above-mentioned problems, and a method for manufacturing the same.
[0022]
A more specific object of the present invention is to provide a semiconductor device having excellent element isolation characteristics and solving the problem of electric field concentration at the lower end of an STI structure.
[0023]
[Means for Solving the Problems]
The present invention solves the above problems by providing a semiconductor substrate, an element isolation groove formed in the semiconductor substrate and defining an element region, and a semiconductor substrate surface formed in the element region via a gate insulating film. A gate electrode, and first and second diffusion regions formed on both sides of the gate electrode in the device region, and the device isolation trench is filled with a material having a higher dielectric constant than a silicon oxide film. The problem is solved by a semiconductor device characterized by being performed.
[0024]
According to the present invention, by filling the inside of the element isolation groove with a material having a dielectric constant higher than that of a silicon oxide film, the relative dielectric constant of the depleted Si substrate and the inside of the element isolation groove are filled to form an STI structure. The bending of the equipotential surface caused by the difference from the relative dielectric constant of the material to be formed, and the concentration of the electric field caused by the bending of the equipotential surface are particularly reduced at the lower end of the element isolation groove on the element region side, It is possible to suppress the occurrence of junction leak current generated at the lower end of the element isolation groove. Further, with this configuration, the electric field concentration point generated at the boundary with the element isolation structure in the lower end of the diffusion region serving as the drain region disappears. As a result, the junction breakdown voltage of the semiconductor device is significantly improved.
[0025]
As a material for filling the element isolation trench, a so-called high dielectric containing SiN or a metal oxide can be used. In particular, when SiN is used as the material, an oxide film, more preferably, a thermal oxide film is formed on the surface of the element isolation groove, so that an interface state which is easily formed when the SiN film and the Si substrate are in contact with each other is formed. Formation can be suppressed, and leakage current via an interface state can be suppressed.
[0026]
In addition, an oxide film, preferably made of a thermal oxide film, is formed on the surface of the element isolation film, and the trench is filled with polysilicon having a relative dielectric constant substantially equal to that of the Si substrate. The sudden change in the relative permittivity is suppressed, and the concentration of the electric field due to the sudden change in the relative permittivity can be suppressed. In particular, by filling the element isolation groove with a dielectric material having a relative dielectric constant equal to the relative dielectric constant of the Si substrate, ideal electric field concentration can be eliminated.
[0027]
In such a semiconductor device, the source resistance is minimized by forming a silicide layer on the surfaces of the first and second diffusion regions, and the operation speed of the semiconductor device is improved. At this time, a lower concentration third diffusion having the same conductivity type as the second diffusion region along the surface of the semiconductor substrate between the second diffusion region serving as a drain region and the element isolation trench. By forming a region and covering the third diffusion region with an insulating film pattern forming a so-called silicide block, the junction withstand voltage of the semiconductor device is further improved.
[0028]
Further, the element isolation groove is formed in a shape having a rounded lower end corner on the side of the element region, and in this case, the lower end corner has a radius of curvature of 2/3 or more of the depth of the groove. In this case, the junction withstand voltage of the STI structure can be further improved.
[0029]
After filling the element isolation groove with a high dielectric substance, the lower end corner of the element isolation groove is formed in a tapered shape projecting toward the element region, preferably having a forward or reverse taper angle of about 10 °. This makes it possible to improve the punch-through characteristics of the semiconductor device without impairing the junction breakdown voltage of the STI structure.
[0030]
The STI structure of the present invention is applied to a high breakdown voltage transistor in an integrated circuit. ₂ By using the conventional STI structure filled with the above, compatibility between high-speed operation and high withstand voltage operation can be realized in the integrated circuit device.
[0031]
BEST MODE FOR CARRYING OUT THE INVENTION
[principle]
Hereinafter, the principle of the present invention will be described with reference to FIG. However, in FIG. 4, the previously described portions are denoted by the corresponding reference numerals, and description thereof will be omitted.
[0032]
Referring to FIG. 4, in the present invention, the dielectric material filling the isolation trench 12A is replaced with a conventional SiO 2 material. ₂ Therefore, the dielectric constant is changed to a high dielectric constant such as SiN or a metal oxide having a dielectric constant closer to that of Si. This alleviates the sudden change in the relative dielectric constant and the bending of the equipotential surface at the boundary between the element isolation groove 12A and the element region 10A, and the problem of electric field concentration associated therewith.
[0033]
In the example of FIG. 4, a new electric field concentration point C is formed near the surface of the substrate 10 at the boundary between the element region 10A and the element isolation groove 12A. It can be seen that, by filling with a high dielectric substance having a relative dielectric constant close to the dielectric constant, the electric field concentration point A at which junction leakage current occurs or the electric field concentration point B at which the junction withstand voltage characteristic of the STI structure 12 deteriorates disappears.
[0034]
As a result, in the semiconductor device of the present invention, even when a high driving voltage is applied between the source and the drain, impact ionization hardly occurs, and a very excellent junction breakdown voltage can be obtained.
[First embodiment]
FIG. 5 shows a configuration of the semiconductor device 20 according to the first embodiment of the present invention.
[0035]
Referring to FIG. 5, a semiconductor device 20 is formed on a p-type Si substrate 21 on which an n-type well 21A is formed, and is surrounded by a high dielectric film 22B such as a SiN film so as to surround the element region 20A. A filled element isolation groove 22A is formed. The element isolation trench 22A and the SiN film 22B constitute an STI structure 22 that defines the element region 20A.
[0036]
Further, in the element region 20A, a gate electrode 24 is formed on the Si substrate 21 via a gate insulating film 23. In the Si substrate 21, p +

type diffusion regions

21a, 21b are formed as a source region and a drain region of the MOS transistor.
[0037]
In the illustrated MOS transistor 20,

sidewall insulating films

24A and 24B are formed on both sides of the gate electrode 24, and a silicide layer 25 is formed on an exposed surface of the Si substrate 21.
[0038]
As described above, in the semiconductor device 20, electric field concentration at the lower end A of the drain region 21b is avoided, and electric field concentration at the lower end B of the STI structure 22 is avoided.
[0039]
Further, in the semiconductor device 20 of FIG. 5, a p- type low concentration diffusion region 21c is formed between the p + type diffusion region 21b and the element isolation groove 22A, and a silicide is formed on the low concentration diffusion region 21c. Is formed. As a result, the electric field concentration at the strong electric field point C is alleviated. As a result, in the semiconductor device 20, impact ionization at the strong electric field point and the occurrence of the junction leak current associated therewith are suppressed. It is possible to suppress not only the occurrence of the leak current but also the impact ionization and the occurrence of the leak current at the strong electric field point C.
[0040]
FIG. 6 shows that the element isolation groove 22A constituting the STI structure 22 in the MOS transistor 20 of FIG. ₂ The results of the determination of the junction breakdown voltage of the STI structure 22 for the case of filling with a film and the case of filling with a high dielectric having various relative dielectric constants including SiN are shown. 6, the vertical axis indicates the junction breakdown voltage, and the horizontal axis indicates the relative dielectric constant of the dielectric film 22B filling the element isolation groove 22A. In the figure, ■ indicates the junction breakdown voltage value obtained by simulation, and □ indicates the actual measurement result of the junction breakdown voltage value corresponding to ■. Also, in the figure, シミュレーション indicates a simulation result in the case where the silicide block pattern 27 is omitted in the MOS transistor 20 of FIG. 5 and the silicide layer 25 extends on the surface of the low concentration diffusion region 21c, and ◆ corresponds to ◆. The results of actual measurement of the junction withstand voltage value to be performed are shown.
[0041]
Referring to the simulation result indicated by ■ in FIG. 6, the junction breakdown voltage of the MOS transistor 20 is such that the value of the relative dielectric constant of the dielectric filling the element isolation trench 22A is SiO. ₂ It can be seen that it increases rapidly as the relative dielectric constant (ε = 4) increases, and reaches a maximum value of about 34.5 V when the relative dielectric constant (ε = 11.9) of the silicon substrate is matched.
[0042]
The result of FIG. 6 shows that the element isolation groove 22A is ₂ In the case of filling with SiN, the junction withstand voltage value is about 31.5 V in a simulated value and about 33 V in an actual measurement value. Is shown.
[0043]
Also, from the results of FIG. 6, when the silicide block pattern 27 is omitted in the structure of FIG. 5, the value of the junction withstand voltage is greatly reduced, and the element isolation groove 22A is filled with a dielectric material equal to the relative permittivity of the silicon substrate. However, it can be seen that the improvement in the junction breakdown voltage is relatively moderate. This is because even though the generation of the leak current at the point B in FIG. 3 can be suppressed by filling the element isolation groove 22A with SiN, the formation of the silicide layer on the surface of the low concentration diffusion region 21c results in the strong electric field point C in FIG. It is understood that this indicates a situation in which the generation of a leak current cannot be effectively suppressed.
[0044]
From the above, in the MOS transistor 20 of FIG. ₂ By filling with a high dielectric such as SiN having a relative dielectric constant greater than that of the low dielectric constant diffusion region 21c formed between the drain region and the STI structure 22. It can be seen that the junction withstand voltage of the MOS transistor 20 can be greatly improved by covering with MOS transistor 27 and suppressing silicide formation.
[Second embodiment]
FIG. 7 shows a configuration of a semiconductor integrated circuit device 30 according to a second embodiment of the present invention. However, in FIG. 7, the parts described above are denoted by the same reference numerals, and description thereof will be omitted.
[0045]
As described above, the MOS transistor 20 of FIG. 5 fills the element isolation trench 22A with a high dielectric substance such as SiN, thereby generating impact ionization at the strong electric field point B and causing a junction leakage current. However, the STI structure 22 having a structure in which the element isolation trench 22A is filled with the high dielectric film 22B is formed on the substrate 21 adjacent to the low concentration diffusion region 21c. Therefore, there may be a problem that the operation speed of the transistor is easily reduced due to the parasitic capacitance associated with the large relative dielectric constant of the high dielectric film 22B.
[0046]
For this reason, in the present embodiment, as shown in FIG. 7, the MOS transistor 20 of FIG. 5 is used as a high-voltage operation transistor driven at a high voltage, and this is formed in the element region 20A on the Si substrate 21. The operation MOS transistor 30 is formed in the element region 20B on the same Si substrate 21. In the element region B, an n-type well 21B is formed.
[0047]
Referring to FIG. 7, an element region 20B is defined by an element isolation groove 32A. ₂ Filled with film 32B to form STI structure 32.
[0048]
Further, in the MOS transistor 30, a gate insulating film 33 having a smaller thickness than the gate insulating film 23 of the high breakdown voltage MOS transistor 20 is formed in the element region, and the gate electrode 24 is formed on the gate insulating film 33. The gate electrode 34 corresponding to.
[0049]
Further, in the element region 20B of the MOS transistor 30, p + -

type diffusion regions

31a and 31b are formed on both sides of the gate electrode 34 in the n-type well 21B as a source region and a drain region, respectively.
[0050]
Further, also in the element region 20B, a silicide layer 25 is formed on an exposed surface of the Si substrate 21.
[0051]
According to such a configuration, in the low-voltage MOS transistor 30 requiring high-speed operation, the element region 20B is formed of SiO 2 ₂ Since the STI structure 32 using the film as the insulating film 32B is used, the parasitic capacitance is small and a desired high-speed operation can be realized. In the MOS transistor 30, since the drive voltage applied between the source and the drain is low, the STI structure 32 ₂ Even if the film is used as the insulating film 32B, the problem of the junction leakage current does not occur.
[Third embodiment]
Next, a manufacturing process of a semiconductor integrated circuit device including a flash memory element 40 in addition to the high-voltage MOS transistor 20 and the low-voltage high-speed operation transistor 30 will be described as a third embodiment of the present invention with reference to FIGS. This will be described with reference to FIG.
[0052]
Referring to FIG. 8A, an element region 20C in which a flash memory is formed is formed on the p-type Si substrate 21 in addition to the high-voltage operation transistor region 20A and the low-voltage operation transistor region 20B described above. SiO 2 is formed on the Si substrate 21 by thermal oxidation and CVD. ₂ An initial oxide film 210 and a SiN antireflection film 211 are formed to a thickness of 10 nm and 150 nm, respectively, and a resist film R1 is formed on the substrate 21 in the step of FIG. Further, by patterning the resist film R1, a resist opening RB is formed in the element region 20B, and a resist opening RA is formed in the element region 20C. ₂ By sequentially patterning the film 210 and the underlying Si substrate 21 using the resist film R1 as a mask, the element isolation trench 32A is formed in the Si substrate 21 corresponding to the resist opening RA, and the resist opening R Element isolation groove 42A is formed corresponding to portion RB.
[0053]
Next, in the step of FIG. 9C, the resist film R1 is removed, and the SiN film 211 and the SiO2 film are removed. ₂ After removing the film 210, the

device isolation grooves

32A and 42A are ₂ Filling with

films

32B and 42B, respectively, to form an STI structure. At this time, the element isolation groove 32A and SiO ₂ The STI structure including the film 32B defines the device region 20B, while the STI structure including the device isolation trench 42A and the SiO2 film 42B defines the device region 20C.
[0054]
Further, in the step of FIG. 9D, an SiN antireflection film 212 is uniformly formed on the structure of FIG. 9C to a thickness of 150 nm by the CVD method, and a resist film R2 is formed on the SiN film 212. After forming a resist window RA in the element region 20A in the resist film R2, the SiN film 212 and the Si substrate 21 are sequentially patterned using the resist film R2 as a mask, so that the Si substrate 21 is formed in the Si substrate 21. An element isolation groove 22A defining the element region 20A is formed.
[0055]
Next, in the step of FIG. 10E, the resist film R2 and the anti-reflection film 212 are removed, and about 700 nm is formed so that another SiN film 213 fills the element isolation groove 22A on the Si substrate 21. Formed to a thickness.
[0056]
In the step of FIG. 10F, the SiN film 213 on the surface of the Si substrate 21 is removed by a CMP (Chemical Mechanical Polishing) method, so that the element isolation groove 22A is filled with the SiN film 22B in the element region 20A. Is obtained.
[0057]
Although the element regions 20A to 20C are already defined on the Si substrate at the stage of FIG. 8A on the design data, actually, the STI structure is the same as that of FIG. 8B or FIG. At the point when formed in the step D), it is defined by the STI structure thus formed.
[0058]
Next, in the step of FIG. 11 (G), the surface of the Si substrate of FIG. 10 (F) is thermally oxidized at 900 ° C. to form a thermal oxide film 214 having a thickness of about 10 nm. With the film R3 protected, B + was initially under an acceleration voltage of 420 keV, ^Thirteen cm ^-3 , And then under an acceleration voltage of 15 keV, 2.1 × 10 ¹² cm ^-2 P + is further accelerated to 2 × 10 under an acceleration voltage of 2 MeV. ^-3 cm ^-3 The p-type well and the n-type channel region are formed in the device regions 20B and 20C by ion implantation at a dose of.
[0059]
Next, in the step shown in FIG. 11H, the resist film R3 is removed, and P + is initially exposed to an acceleration voltage of 1 MeV while protecting the element regions 20B and 20C with another resist film R4 at 4 × 10 12 cm −2. Then, ions are implanted at an acceleration voltage of 500 keV, at a dose of 2 × 1011 cm−2, and at an acceleration voltage of 60 keV, at a dose of 8 × 1011 cm−2, and the resist film R4 is further removed. After that, a rapid heat treatment (RTA) is performed at a temperature of 1000 ° C. for 10 seconds to activate the introduced impurity element.
[0060]
Next, after removing the thermal oxide film 214, the Si substrate 21 is subjected to a heat treatment at a temperature of 900 ° C. for 90 minutes in the step of FIG. 12 (I), so that the

element regions

20A, 20B, A thermal oxide film 430 having a thickness of 9 nm is formed on 20C as a tunnel insulating film of a flash memory cell formed in the element region 20C.
[0061]
In the step of FIG. 12I, the thermal oxide film 430 thus formed is further covered with an n-type polysilicon layer 431 used as a floating gate electrode of a flash memory cell formed in the element region 20C. , And SiO 2 on the polysilicon layer 431. ₂ A film 432 and a SiN film 433 are formed to a thickness of 6 nm and 9 nm, respectively. Note that it is also possible to use an amorphous silicon film instead of the polysilicon film 431.
[0062]
Further, in the step of FIG. ₂ The film 432 and the polysilicon film 431 are removed in the element region 20A, and the underlying thermal oxide film 430 is exposed. Further, by performing a heat treatment at 800 ° C. in a wet atmosphere in this state, the thermal oxide film 430 grows in the element region 20A, and has a thickness as a gate insulating film of a high-voltage operation transistor formed in the element region 20C. A thermal oxide film 230 having a thickness of 40 nm is formed.
[0063]
Next, after depositing a polysilicon layer 434 in the element region 20C on the structure of FIG. 12I in the step of FIG. 12J, the polysilicon layer 434 is removed from the element region 20B, and a thermal oxide film is formed in the element region 20B. 430 is exposed.
[0064]
Further, in the step of FIG. 13K, the exposed thermal oxide film 430 is removed in the element region 20B, and subsequently, the polysilicon film 434 deposited in the step of FIG.
[0065]
Further, in the step of FIG. 13 (L), the structure of FIG. 13 (K) is subjected to a thermal oxidation treatment in a wet atmosphere at 800 ° C., so that the gate insulation of the low-voltage operation transistor formed in the element region 20B is formed. As a film, a thermal oxide film 330 having a thickness of 2 nm is formed, and further, a polysilicon film 435 is uniformly deposited on the Si substrate 21, and the polysilicon film 435 is patterned in the step of FIG. Thereby, the gate electrode 34 is formed in the device region 20B, the stacked electrode structure 44 of the stacked gate flash memory is formed in the device region 20C, and the gate electrode 24 of the high voltage operation transistor is formed in the device region 20A.
[0066]
Further, in the step of FIG. 14 (N), using the resist pattern R5 as a mask, As. ^Thirteen cm ^-3 Ions are implanted at a dose of 5 nm to form n-

type diffusion regions

31a and 31b on both sides of the gate electrode 34 in the element region 20B and n-

type diffusion regions

41a and 41b on both sides of the laminated electrode structure 44 in the element region 20C. I do.
[0067]
Further, in the step of FIG. 14 (N), BF is formed in the element region 20A using the resist pattern R6 as a mask. ₂ Under an acceleration voltage of 80 keV and 5 × 10 ¹² cm ^-2 The p-

type diffusion regions

21a and 21b are formed on both sides of the gate electrode 24. Although the ion implantation step using the resist pattern R5 and the ion implantation step using the resist pattern R6 are performed separately, FIG. 14 (N) illustrates one ion implantation for simplicity.
[0068]
15 (O), the side

wall insulating films

34A and 34B are formed on both side walls of the gate electrode 34, the side

wall insulating films

44A and 44B are formed on both side walls of the laminated electrode structure 44, and the gate electrode 24 is formed. Sidewall insulating

films

24A and 24B are formed on both side walls, and a resist pattern R7, a gate electrode 34, side

wall insulating films

34A and 34B, and a stacked electrode structure 44 and side

wall insulating films

44A and 44B are used as masks to form the

element regions

20B and 24B. At 20C, As + is accelerated under an acceleration voltage of 40 keV, and 4 × 10 ¹⁴ cm ^-2 The n +

type diffusion regions

31c and 31d are provided on both sides of the gate electrode 34 and outside the side

wall insulating films

34A and 34B in the element region 20B, and the stacked electrode structure is formed in the element region 20B. On both sides of 44 and outside the side

wall insulating films

44A and 44B, n +

type diffusion regions

41c and 41d are formed.
[0069]
BF is applied to the element region 20A using the resist pattern R8, the gate electrode 24, and the

sidewall insulating films

24A and 24B as a mask. ₂ Under an acceleration voltage of 40 keV and 2 × 10 ^Fifteen cm ^-2 Is implanted at a dose of p.sup. + To form p +

type diffusion regions

21d and 21d on both sides of the gate electrode 24 and outside of the side

wall insulating films

24A and 24B in the element region 20A.
[0070]
In the step of FIG. 15 (O), the silicide block pattern 27 made of SiN described above is formed in the element region 20A, and ion implantation immediately below the silicide block pattern 27 is prevented. As a result, immediately below the silicide block pattern 27, a part of the previously formed p − type diffusion region 21b remains, forming a low concentration diffusion region 21c.
[0071]
It is preferable that the

sidewall insulating films

24A, 24B, 34A, 34B, 44A, 44B have a laminated structure in which an oxide film and a nitride film are laminated. Further, the ion implantation step using the resist pattern R7 and the ion implantation step using the resist pattern R8 are performed separately. However, FIG. 15 (O) illustrates only one diagram for simplicity.
[0072]
Next, in the step of FIG. 15 (P), the resist patterns R7 and R8 are removed, and the oxide film immediately below these resist patterns is also removed. In the step of FIG. 15 (P), a rapid heat treatment is further performed at 1000 ° C. for 30 seconds to activate the impurity element introduced in the step of FIG. 15 (O), and then a Co film is deposited, reacted and further unreacted. By removing the Co film, a Co silicide film 25 is formed to a thickness of 40 nm.
[Fourth embodiment]
FIG. 16 shows a configuration of a semiconductor device 50 according to a fourth embodiment of the present invention. However, in FIG. 16, the same reference numerals are given to the portions described above, and description thereof will be omitted.
[0073]
The semiconductor device 50 of this embodiment has a configuration similar to that of the semiconductor device 20 described above with reference to FIG. 5, but the surface of the element isolation groove 22A is preferably made of SiO 2 made of a thermal oxide film. ₂ A film 22C is formed, and the SiN film 22B is ₂ It is formed so as to be in contact with the film 22C.
[0074]
According to the configuration of FIG. 16, the SiN film 22 </ b> B is prevented from directly contacting the silicon substrate 21, and the generation of an interface state which is likely to occur at the Si / SiN interface, and the leakage current via the interface state are suppressed. Is done.
[0075]
On the other hand, in the configuration of FIG. ₂ Since the film 22C is used, such SiO 2 ₂ It is conceivable that the problem of electric field concentration occurs again around the film 22C. For this reason, the inventor of the present invention evaluated the electric field distribution in the element region 20A for the structure of FIG. 16 by simulation. FIGS. 17A and 17B show the electric field distribution in the element region 20A and the STI structure 22 obtained as a result of the simulation. However, FIG. 17A corresponds to the conventional structure of FIG. ₂ On the other hand, FIG. 17B corresponds to the structure of FIG.
[0076]
Referring to FIGS. 17A and 17B, the structure of FIG. ₂ Although a strong electric field concentration is observed in the film 22C, the electric field concentration generated at the lower end corner of the STI structure in the conventional structure is also reduced in the structure of FIG. It can be seen that it has moved to the upper part, near point C in FIG. The problem of electric field concentration near the point C can be solved by forming the silicide block 27 and the low concentration diffusion region 21c.
[0077]
FIG. 18 is a diagram showing the breakdown voltage characteristics of the semiconductor device 50 of FIG. 16 corresponding to the simulations of FIGS. In the drawing, the vertical axis represents the substrate leakage current, the horizontal axis represents the voltage applied between the source and the drain, ◆ represents the breakdown voltage characteristic of the semiconductor device having the conventional STI structure in FIG. 16 shows the breakdown voltage characteristics of 16 semiconductor devices.
[0078]
Referring to FIG. 18, it can be seen that when the conventional STI structure is used, the breakdown voltage is about 31.3 V, but is improved to 33.0 V in the semiconductor device of FIG.
[0079]
In the structure of the present embodiment, particularly when the element isolation trench 22A is filled with a high dielectric made of a metal oxide, the diffusion of the metal element constituting the metal oxide into the Si substrate is caused by SiO 2. ₂ This is effective because it can be blocked by the film 22C.
[Fifth embodiment]
FIG. 19 shows a configuration of a semiconductor device 60 according to the fifth embodiment of the present invention. However, in FIG. 19, the previously described portions are denoted by the corresponding reference numerals, and description thereof will be omitted.
[0080]
Referring to FIG. 19, in the present embodiment, it can be seen that the lower end of the element isolation groove 22A on the element region side, that is, the portion where a strong electric field is likely to occur is formed on a convex curved surface. Thus, in this embodiment, since the electric field concentration is suppressed in addition to the effect of filling the element isolation groove 22A with a high dielectric, the formation of a strong electric field point is effectively suppressed, and the junction leak current can be suppressed. Also, the withstand voltage characteristics of the element can be improved.
[0081]
FIG. 20 shows a result obtained by simulating the breakdown voltage characteristics of the MOS transistor 60 shown in FIG. 19 by using the model STI structure shown in FIG. 21 and changing the radius of curvature R at the lower end of the element isolation groove 22A on the element region side. Is shown. In the simulation of FIG. 20, the parameters other than the radius of curvature R are set the same as those described above with reference to FIG.
[0082]
Referring to FIG. 20, when a material having a relative permittivity ε of 7.5 is used as the dielectric film 22B filling the isolation trench 22A, the radius of curvature R is particularly set to a value of about 50 nm or more than 200 nm. This indicates that a withstand voltage exceeding 34.0 V and close to about 34.5 V can be realized.
[0083]
In contrast, when the element isolation groove 22A is filled with a material having a relative dielectric constant ε of 3.9, the junction withstand voltage of the element 60 reaches 31.5 V unless the radius of curvature R is set to 200 nm or more. It turns out that it does not.
[0084]
FIG. 22 shows an element isolation groove having a radius of curvature of 0.30 μm and an element isolation groove having a radius of curvature of 0.15 μm filled with a dielectric material having a relative dielectric constant of ε2 and a dielectric material having a relative dielectric constant of ε5. 4 shows the results of calculating the electric field distribution in the Si substrate and the STI structure in the case of performing the above.
[0085]
Referring to FIG. 22, when the element isolation groove 22A is filled with a dielectric material having a radius of curvature of 0.15 μm and a relative dielectric constant ε of 2, it is formed at the lower end of the element isolation groove on the element region side. It can be seen that the strong electric field point has moved to the surface side of the Si substrate 21 by setting the radius of curvature of the element isolation groove 22A to 0.3 μm and filling it with a material having a relative dielectric constant ε of 5. . However, the simulation in FIG. 22 assumes the same structure as the simulation in FIG. 17 or 20 except for the radius of curvature R at the lower end of the element isolation groove 22A on the element region side.
[0086]
Table 1 below summarizes the relationship between the radius of curvature of the element isolation groove 22A, the relative permittivity of the dielectric material filling the same, and the junction breakdown voltage of the element.
[0087]
[Table 1]

Referring to Table 1, it can be seen that the junction breakdown voltage of the element is further improved by increasing the radius of curvature R at the lower end of the element isolation groove 22A on the element region side. At this time, it is preferable that the radius of curvature R is set to ２ or more of the depth of the element isolation groove 22A.
[Sixth embodiment]
FIG. 23 shows a configuration of a semiconductor device 70 according to the sixth embodiment of the present invention. However, in FIG. 23, the parts described above are denoted by the same reference numerals, and description thereof will be omitted.
[0088]
Referring to FIG. 23, in this embodiment, of the element isolation groove 22A, the element region side wall surface 22a is inclined from a direction perpendicular to the substrate main surface.
[0089]
24 uses the model STI structure of FIG. 25 in the semiconductor device 70 of FIG. 23, sets the inclination angles θ of the side wall surfaces 22a to + 9.5 ° and −9.5 °, and performs element isolation in each of these cases. The result of calculating the electric field distribution in the Si substrate and the STI structure when the groove is filled with a dielectric material having a relative permittivity ε of 2 and a dielectric material having a relative permittivity 示す of 5 is shown. However, the simulation of FIG. 24 assumes the same structure as the simulation of FIG. 17 or 20 except for the inclination angle of the side wall surface 22a of the element isolation groove 22A.
[0090]
Referring to FIG. 23, when the element isolation groove 22A is filled with a dielectric material having a relative dielectric constant ε of 5, the inclination angle θ of the side wall surface 22a of the element isolation groove 22A is + 9.5 °. Or −9.5 °, a remarkable strong electric field point generated at the lower end of the element isolation groove 22A on the element region side when the element isolation groove 22A is filled with a dielectric material having a relative dielectric constant of 2. Have disappeared or become weaker, indicating that the junction breakdown voltage of the semiconductor device 70 is improved.
[0091]
Table 2 below summarizes the relationship between the inclination angle θ of the side wall surface 22a of the element isolation groove 22A, the relative dielectric constant of the dielectric material filling the same, and the junction breakdown voltage of the element.
[0092]
[Table 2]

Referring to Table 2, the junction withstand voltage of the element is such that when the element isolation groove 22A is filled with a high dielectric material having a relative dielectric constant ε of 7.5, the side wall surface 22a of the element isolation groove 22A is + 0.95 °. The inclination voltage θ increases to 34.1 V regardless of the inclination or the inclination to −9.5 °, and the value of the junction breakdown voltage is such that the inclination angle θ of the side wall surface 22 a is 0 °, On the other hand, it can be seen that it is better than the case where the side wall surface 22a is vertical.
[Seventh embodiment]
FIG. 26 shows a configuration of a semiconductor device 80 according to the seventh embodiment of the present invention. However, in FIG. 26, the parts described above are denoted by the same reference numerals, and description thereof will be omitted.
[0093]
Referring to FIG. 26, in this embodiment, the STI structure 22 has a structure similar to the structure in which the oxide film 22C is formed on the surface of the element isolation groove 22A described above with reference to FIG. A polysilicon film 22D is formed instead of the SiN film 22B formed in the semiconductor device, and the polysilicon film 22D fills the element isolation trench 22A via the oxide film 22C.
[0094]
According to the configuration of FIG. 26, since the polysilicon film 22D has the same relative dielectric constant as the Si substrate 21, the electric field concentration associated with the STI structure 22 is reduced, and the problem of junction leakage current due to impact ionization is solved.
[0095]
As described above, the present invention has been described with respect to the preferred embodiments. However, the present invention is not limited to the above specific embodiments, and various modifications and changes can be made within the scope of the claims.
[0096]
(Supplementary Note 1) A semiconductor substrate,
An element isolation groove formed in the semiconductor substrate and defining an element region;
A gate electrode formed on the surface of the semiconductor substrate in the element region via a gate insulating film;
A first and second diffusion region formed on both sides of the gate electrode in the element region;
A semiconductor device, wherein the element isolation groove is filled with a material having a dielectric constant larger than that of a silicon oxide film.
[0097]
(Supplementary Note 2) The semiconductor device according to Supplementary Note 1, wherein the material is made of a high dielectric substance.
[0098]
(Supplementary Note 3) The semiconductor device according to

claim

1 or 2, wherein the material is made of SiN.
[0099]
(Supplementary Note 4) An oxide film is formed on a surface of the element isolation groove, and the material is formed on the oxide film so as to fill the groove. The semiconductor device according to any one of the above.
[0100]
(Supplementary Note 5) An oxide film is formed on a surface of the element isolation film, and the material is made of polysilicon formed on the oxide film so as to fill the groove. 13. The semiconductor device according to claim 1.
[0101]
(Supplementary Note 6) The semiconductor device according to Supplementary Note 4 or 5, wherein the oxide film is formed of a silicon thermal oxide film.
[0102]
(Supplementary Note 7) The semiconductor device according to supplementary note 1, wherein the material has a relative dielectric constant substantially equal to a relative dielectric constant of the semiconductor substrate.
[0103]
(Supplementary Note 8) The semiconductor device according to supplementary note 1, wherein a silicide layer is formed on surfaces of the first and second diffusion regions.
[0104]
(Supplementary Note 9) A lower concentration third diffusion region having the same conductivity type as the second diffusion region is provided along the semiconductor substrate surface between the second diffusion region and the element isolation trench. 9. The semiconductor device according to claim 1, wherein the semiconductor device is formed, and the third diffusion region is covered with an insulating film pattern.
[0105]
(Supplementary Note 10) The semiconductor device according to any one of Supplementary Notes 1 to 9, wherein the element isolation groove is formed to have a rounded lower end corner on the element region side.
[0106]
(Supplementary Note 11) The semiconductor device according to supplementary note 10, wherein the lower end corner has a radius of curvature equal to or more than ／ of a depth of the groove.
[0107]
(Supplementary Note 12) Among the supplementary notes 1 to 9, wherein the element isolation groove has a tapered shape in which a side wall surface on the element region side is inclined with respect to a plane set perpendicular to a substrate main surface. A semiconductor device according to any one of the preceding claims.
[0108]
(Supplementary Note 13) The semiconductor device according to supplementary note 12, wherein the lower end corner has a forward taper angle of about 10 °.
[0109]
(Supplementary Note 14) The semiconductor device according to claim 12, wherein the lower end corner has a reverse taper angle of about 10 °.
[0110]
(Supplementary Note 15) A semiconductor substrate;
First and second element isolation trenches formed in the semiconductor substrate and defining a first element region and a second element region, respectively;
A first material having a first dielectric constant and filling the first element isolation groove;
A second material having a second relative dielectric constant larger than the first relative dielectric constant and filling the second element isolation groove;
A first MOS transistor formed in the first element region;
A second MOS transistor formed in the second element region,
The first MOS transistor has a gate insulating film of a first thickness, and the second MOS transistor has a gate insulating film of a second thickness larger than the first thickness. Semiconductor integrated circuit device.
[0111]
【The invention's effect】
According to the present invention, in a semiconductor device having an STI structure, the STI structure is filled with a dielectric material having a relative dielectric constant close to that of the semiconductor substrate on which the STI structure is formed, whereby the STI structure is filled. It is possible to effectively suppress the generation of a strong electric field point near the interface between the structure and the element region, and the generation of a junction leak current due to impact ionization at the strong electric field point.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a conventional MOS transistor.
FIG. 2 is a diagram illustrating a problem of the MOS transistor of FIG. 1;
FIG. 3 is a diagram showing a configuration of another conventional MOS transistor.
FIG. 4 is a diagram illustrating the principle of the present invention.
FIG. 5 is a diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention.
FIG. 6 is a diagram showing a junction breakdown voltage characteristic of the semiconductor device of FIG. 5;
FIG. 7 is a diagram showing a configuration of a semiconductor integrated circuit device according to a second embodiment of the present invention.
FIGS. 8A and 8B are diagrams illustrating a manufacturing process of a semiconductor integrated circuit device according to a third embodiment of the present invention (Part 1); FIGS.
FIGS. 9C and 9D are diagrams (part 2) illustrating the steps of manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention.
FIGS. 10 (E) and 10 (F) are diagrams (part 3) for explaining a manufacturing process of the semiconductor integrated circuit device according to the third embodiment of the present invention;
FIGS. 11G and 11H are views (No. 4) illustrating the steps of manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention.
FIGS. 12 (I) and (J) are views (No. 5) for explaining the steps of manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention.
FIGS. 13 (K) and (L) are views (No. 6) for explaining the steps of manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention.
FIGS. 14 (M) and (N) are views (No. 7) explaining the steps of manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention.
FIGS. 15 (O) and (P) are views (No. 8) for explaining the steps of manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention.
FIG. 16 is a diagram showing a configuration of a semiconductor device according to a fourth embodiment of the present invention.
17A and 17B are diagrams showing electric field distributions in the conventional semiconductor device of FIG. 3 and the semiconductor device of FIG. 16, respectively.
FIG. 18 is a diagram showing the junction breakdown voltage of the semiconductor device of FIG. 16 in comparison with a conventional device.
FIG. 19 is a diagram showing a configuration of a semiconductor device according to a fifth embodiment of the present invention.
20 is a diagram showing a junction breakdown voltage of the semiconductor device of FIG. 19;
21 is a diagram showing a model STI structure used in the simulation of FIG.
FIG. 22 shows a result of calculating an electric field distribution generated in a semiconductor device when various model STI structures are used in the semiconductor device of FIG.
FIG. 23 is a diagram showing a configuration of a semiconductor device according to a sixth embodiment of the present invention.
24 illustrates a result of calculating an electric field distribution generated in a semiconductor device when various model STI structures are used in the semiconductor device of FIG.
FIG. 25 is a diagram showing a model STI structure used in the simulation of FIG. 24;
FIG. 26 is a diagram showing a configuration of a semiconductor device according to a seventh embodiment of the present invention.
[Explanation of symbols]
10, 20, 30, 40, 50, 60, 70, 80 Semiconductor Devices
10A, 20A, 20B, 20C element region
11,21 Semiconductor substrate
11A, 21A n-type well
11a, 11b, 11c, 21a, 21b, 31a, 31b, 41a, 41b Low concentration diffusion region
21d, 21e, 31c, 31d, 41c, 41d High concentration diffusion region
11,22 STI structure
12A, 22A, 32A, 42A Element isolation groove
12B, 22B, 32B, 42B Isolation dielectric film
13,23,33 Gate insulating film
14, 24, 34 gate electrode
14A, 14B, 24A, 24B, 34A, 34B, 44A, 44B Side wall insulating film
15,25 silicide layer
16 Depletion layer
17,27 Silicide block pattern
43 Tunnel insulation film
210, 214, 230, 430 Thermal oxide film
211, 213, 433 SiN film
431,434,435 Polysilicon film

Claims

半導体基板と、
前記半導体基板中に形成され、素子領域を画成する素子分離溝と、
前記素子領域中において前記半導体基板表面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記素子領域中、前記ゲート電極の両側に形成された第１および第２の拡散領域とよりなり、
前記素子分離溝は、シリコン酸化膜よりも大きな誘電率を有する材料により充填されていることを特徴とする半導体装置。A semiconductor substrate;
An element isolation groove formed in the semiconductor substrate and defining an element region;
A gate electrode formed on the surface of the semiconductor substrate in the element region via a gate insulating film;
A first and second diffusion region formed on both sides of the gate electrode in the element region;
A semiconductor device, wherein the element isolation groove is filled with a material having a dielectric constant larger than that of a silicon oxide film.

前記材料は、高誘電体よりなることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein said material is made of a high dielectric substance.

前記材料は、ＳｉＮよりなることを特徴とする請求項１または２記載の半導体装置。3. The semiconductor device according to claim 1, wherein said material is made of SiN.

前記素子分離溝の表面には酸化膜が形成されており、前記材料は前記酸化膜上に、前記溝を充填するように形成されていることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。An oxide film is formed on the surface of the element isolation groove, and the material is formed on the oxide film so as to fill the groove. The semiconductor device according to claim 1.

前記素子分離膜の表面には酸化膜が形成されており、前記材料は、前記酸化膜上に前記溝を充填するように形成されたポリシリコンよりなることを特徴とする請求項１記載の半導体装置。2. The semiconductor according to claim 1, wherein an oxide film is formed on a surface of said device isolation film, and said material is made of polysilicon formed on said oxide film so as to fill said groove. apparatus.

前記第１および第２の拡散領域表面にはシリサイド層が形成されていることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein a silicide layer is formed on a surface of said first and second diffusion regions.

前記第２の拡散領域と前記素子分離溝との間には前記半導体基板表面に沿って前記第２の拡散領域と同一の導電型を有するより低濃度の第３の拡散領域が形成されており、前記第３の拡散領域は絶縁膜パターンにより覆われていることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。A lower concentration third diffusion region having the same conductivity type as the second diffusion region is formed along the surface of the semiconductor substrate between the second diffusion region and the element isolation trench. 7. The semiconductor device according to claim 1, wherein said third diffusion region is covered with an insulating film pattern.

前記素子分離溝は、前記素子領域側の下端角部が丸みを有する形状に形成されていることを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置。The semiconductor device according to claim 1, wherein the element isolation groove is formed in a shape having a rounded lower end corner on the element region side.

前記素子分離溝は、前記素子領域側の側壁面が基板主面に対して垂直に設定した面に対して傾斜したテーパ形状を有することを特徴とする請求項１〜８のうち、いずれ一項記載の半導体装置。9. The device isolation groove according to claim 1, wherein the element isolation groove has a tapered shape in which a sidewall surface on the element region side is inclined with respect to a surface set perpendicular to a substrate main surface. 9. 13. The semiconductor device according to claim 1.

半導体基板と、
前記半導体基板中に形成され、それぞれ第１の素子領域と第２の素子領域とを画成する第１および第２の素子分離溝と、
第１の比誘電率を有し前記第１の素子分離溝を充填する第１の材料と、
前記第１の比誘電率よりも大きい第２の比誘電率を有し前記第２の素子分離溝を充填する第２の材料と、
前記第１の素子領域に形成された第１のＭＯＳトランジスタと、
前記第２の素子領域に形成された第２のＭＯＳトランジスタとよりなり、
前記第１のＭＯＳトランジスタは第１の厚さのゲート絶縁膜を有し、前記第２のＭＯＳトランジスタは前記第１の厚さよりも大きい第２の厚さのゲート絶縁膜を有することを特徴とする半導体集積回路装置。A semiconductor substrate;
First and second element isolation trenches formed in the semiconductor substrate and defining a first element region and a second element region, respectively;
A first material having a first dielectric constant and filling the first element isolation groove;
A second material having a second relative dielectric constant larger than the first relative dielectric constant and filling the second element isolation groove;
A first MOS transistor formed in the first element region;
A second MOS transistor formed in the second element region,
The first MOS transistor has a gate insulating film of a first thickness, and the second MOS transistor has a gate insulating film of a second thickness larger than the first thickness. Semiconductor integrated circuit device.