JP2004170244A - Built-in self-checking circuit - Google Patents

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JP2004170244A
JP2004170244A JP2002336474A JP2002336474A JP2004170244A JP 2004170244 A JP2004170244 A JP 2004170244A JP 2002336474 A JP2002336474 A JP 2002336474A JP 2002336474 A JP2002336474 A JP 2002336474A JP 2004170244 A JP2004170244 A JP 2004170244A
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Japan
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mask
register
flip
time
scan path
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Pending
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JP2002336474A
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Kenichiro Azuma
健一郎 東
Mitsuho Ota
光保 太田
Sadami Takeoka
貞巳 竹岡
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of suppressing flip-flops to be not observable irreducible minimum by masking only a part of scan paths concerning a masking method in a built-in self-checking circuit. <P>SOLUTION: The flip-flops 5 with a reset terminal are inserted on the scan paths 3 and the flip-flops 5 with reset terminal are specified by a mask register 4 and are reset, so that the flip-flop values out of the test object for inputting in the flip-flops 5 with reset terminal are initialized and masked. Also, a path bypassing some flip-flops is provided on the scan paths 3 and flip-flops out of the test object are removed from the scan paths. The time of masking the scan path can be specified in the constitution and by masking only at a specific time during shift operation of the scan paths, only the specified flip-flop values are masked. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩテストを行うためのスキャンパスの出力の有効、無効を選択的に切り換えるための回路構成を備えた組み込み自己検査回路に関する。
【０００２】
【従来の技術】
ＬＳＩの検査においては、テスタを用いてテストパタンの印加、出力応答の観測を行う。しかし、近年のＬＳＩの大規模化、高速化に伴い、テスタの動作周波数がＬＳＩの動作周波数に追いつかないといった問題や、テストパタンのデータがテスタメモリに対して大きすぎて格納できない等の問題が生じてきている。そこで、これらの問題を回避するためのテスト容易化設計方法の一つとして、組み込み自己検査（ＢＩＳＴ：Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ）手法が提案されている。
【０００３】
組み込み自己検査とは、ＬＳＩに検査用回路を内蔵させ、ＬＳＩ内部でテストパタンの生成や出力応答と期待値との比較を行うことにより、外部からテストパタンを与えることなく、ＬＳＩ自身で検査を行うことができるようにしたものである（非特許文献１を参照）。
【０００４】
組み込み自己検査回路を内蔵したＬＳＩの検査においては、テストパタンの生成、出力応答の観測が回路内部で行われるため、回路本来の動作周波数で検査することができ、また、回路内部からの良否判定信号のみを観測すれば検査が行えるなどの利点がある。
【０００５】
しかし、一般に、組み込み自己検査回路で使われる出力応答圧縮器では、出力応答として不定値が入力されると、圧縮された出力応答データの全てが検査データとして使用できなくなるという問題がある。また、故障の解析で故障箇所の絞り込みを行う場合や、その他の理由で回路の一部分のみでテストを行いたい場合には、対応できないという問題がある。
【０００６】
この問題を解決する手段として、スキャンパスの出力端と出力応答圧縮器との間にマスクゲートを介在させるとともに、テスト対象としないスキャンパスに対するマスク情報を格納するマスクレジスタを回路内部に設け、マスクレジスタからマスクゲートにマスク情報を与えることにより、対応するスキャンパスからの出力応答をマスクする方法が提案されている（特許文献１を参照）。
【０００７】
【特許文献１】
特開２００１−２４９１６４号公報（第４−５頁、図１、図９、図１０）
【非特許文献１】
“Ｄｉｇｉｔａｌ Ｓｙｓｔｅｍｓ Ｔｅｓｔｉｎｇ ａｎｄ ＴｅｓｔａｂｌｅＤＥＳＩＧＮ” １１章、ビルト−イン セルフ‐テスト（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）コンピュータサイエンスプレス（ＣｏｍｐｕｔｅｒＳｃｉｅｎｃｅＰｒｅｓｓ）刊 １９９０年
【０００８】
【発明が解決しようとする課題】
ＬＳＩの組み込み自己検査回路において、検査対象回路の一部をテスト対象外とする場合、上記の従来技術であるテスト対象外とする部分回路に対応するスキャンパスの出力をマスクする方法では、マスクゲートをスキャンパスの出力端に接続しているために、マスク情報で指定されたスキャンパス全体の出力応答がマスクされてしまう。そのため、スキャンパス上の一部のフリップフロップのみをテスト対象外としたい場合には、観測したいフリップフロップまでもが同時に観測不能となってしまうという問題が生じる。
【０００９】
本発明の目的は、この問題に対し、スキャンパスの一部のみをマスクすることにより観測不能となるフリップフロップを必要最小限に抑える方法を提供することである。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明では以下の手段を講じる。ＬＳＩテストを行うための複数のスキャンパスと、前記スキャンパスにテストパタンを供給するパタン生成器と、前記スキャンパスからの出力応答を格納する出力応答圧縮器とを備えた組み込み自己検査回路であって、さらに、前記スキャンパス上のフリップフロップ群に挿入した初期化端子付きフリップフロップと、前記初期化端子付きフリップフロップの初期化端子に初期化信号を与えるためのマスク情報を格納するマスクレジスタとを備え、テスト実行時に前記スキャンパス上の一部のフリップフロップをテスト対象外とするときに前記マスクレジスタから前記初期化信号を与えて前記初期化端子付きフリップフロップに到達した出力応答をマスクすることを特徴とする。前記マスク情報に基づいて、前記初期化端子付きフリップフロップに初期化信号を与えることで、前記フリップフロップの値が常に初期化されるようにする。上記において、初期化端子付きフリップフロップの初期化端子としてはリセット端子でもよいしセット端子でもよい。
【００１１】
この手段による作用は次の通りである。スキャンパス上のフリップフロップ群のうち、初期化信号を与えられたフリップフロップよりも入力側に存在するフリップフロップの値はスキャンパスのシフト動作により初期化端子付きフリップフロップに出力応答値が到達した時点で初期化され、値がマスクされる。一方、初期化端子付きフリップフロップよりも出力側のフリップフロップの出力応答値はスキャンパスのシフト動作時に初期化端子付きフリップフロップを通過しないため初期化の影響を受けない。したがって、スキャンパス上で初期化端子付きフリップフロップより入力側に存在するフリップフロップのみをマスクすることができる。
【００１２】
上記課題を解決するための別の手段として、本発明では以下の手段を講じる。ＬＳＩテストを行うための複数のスキャンパスと、前記スキャンパスにテストパタンを供給するパタン生成器と、前記スキャンパスからの出力応答を格納する出力応答圧縮器とを備えた組み込み自己検査回路であって、さらに、前記スキャンパス上のフリップフロップ群のうちテスト対象外とする一部のフリップフロップに対するバイパス経路と、前記テスト対象外とする一部のフリップフロップの通常経路と前記バイパス経路とを切り換える経路選択セレクタと、前記経路選択セレクタの制御端子にマスク指令信号を与えるためのマスク情報を格納するマスクレジスタとを備え、テスト実行時に前記スキャンパス上の一部のフリップフロップをテスト対象外とするときに前記マスクレジスタから前記マスク指令信号を与えて前記経路選択セレクタに前記バイパス経路を選択させることを特徴とする。
【００１３】
この手段による作用は次の通りである。マスク情報をもとにテスト対象外とするフリップフロップをバイパスすることにより、該当フリップフロップはスキャンパスから除外されるが、スキャンパス上の他のフリップフロップは通常に接続されているため、出力応答の観測が可能となる。
【００１４】
上記課題を解決する別の手段として、本発明では以下の手段を講じる。ＬＳＩテストを行うための複数のスキャンパスと、前記スキャンパスにテストパタンを供給するパタン生成器と、前記スキャンパスからの出力応答を格納する出力応答圧縮器とを備えた組み込み自己検査回路であって、さらに、テスト実行時にテスト対象外とするスキャンパスにマスク指令信号を与えるためのマスク情報を格納するマスクレジスタと、前記スキャンパスをマスクする時刻の情報を格納する時刻情報レジスタと、クロックサイクル数をカウントするクロックカウンタと、前記クロックカウンタの値と前記時刻情報レジスタの値とを比較し、一致したときにトリガ信号を出力するマスク時刻判定器と、前記マスクレジスタからのマスク指令信号を前記マスク時刻判定器からのトリガ信号のタイミングでマスク許可信号として出力するマスク許可ゲートと、前記マスク許可信号を受けて前記スキャンパスの出力応答をマスクするマスクゲートとを備えていることを特徴とする。
【００１５】
この手段による作用は次の通りである。スキャンパスのシフト動作中、時刻情報レジスタで指定した時刻にのみスキャンパスのマスクが行われる。したがって、特定のフリップフロップの値がシフト動作によりスキャンパスの出力に達する時刻を指定することで、スキャンパス上の一部のフリップフロップのみをマスクすることが可能となる。
【００１６】
上記の手段による効果をさらに高めるために、本発明では以下の手段を講じる。前記時刻情報レジスタにおける時刻情報の一部をマスクするための時刻マスク情報を格納し、前記時刻マスク情報を前記マスク時刻判定器に与える時刻マスクレジスタを備え、前記マスク時刻判定器は、前記時刻情報レジスタからの時刻情報のうち前記時刻マスクレジスタからの時刻マスク情報が指示するビット以外のビット一致によって前記トリガ信号を出力する。
【００１７】
この手段による作用は次の通りである。時刻マスクレジスタにより、時刻情報レジスタの一部のビットがマスクされるため、時刻情報レジスタの値とクロックカウンタの値が完全に一致しなくてもマスク許可信号が出力される。したがって、ひとつのマスク時刻情報から複数のマスク時刻情報を得ることができる。
【００１８】
上記の手段による効果をさらに高めるために、本発明では以下の手段を講じる。前記マスクレジスタ、前記時刻情報レジスタ、時刻マスクレジスタのいずれか１つまたはいずれか２つ以上またはすべてに対して、次の設定値を記憶しておくためのプレレジスタを設ける。
【００１９】
この手段による作用は次の通りである。プレレジスタはスキャンパスのシフト動作中に値の設定が可能であるため、低速動作させてもよいシフト動作時に、マスクレジスタ、時刻情報レジスタ、時刻マスクレジスタの各レジスタの次の設定値をプレレジスタに入力しておくことにより、組み込み自己検査回路によるテストの高速性を損なうことなく、各レジスタの値の入れ替えが可能となる。
【００２０】
【発明の実施の形態】
（実施の形態１）
図１は本発明の実施の形態１における組み込み自己検査回路の基本構成を示すブロック図である。図１において、１はパタン生成器、２は出力応答圧縮器、３は被検査回路内のスキャンパス、４はマスクレジスタ、５はスキャンパス３上に存在するリセット端子付きのフリップフロップである。複数のスキャンパス３において、それぞれのフリップフロップ群のうち所望段のフリップフロップがリセット端子付きフリップフロップ５とされ、それぞれのリセット端子がマスクレジスタ４におけるいずれかのフリップフロップの出力端子に接続されている。マスクレジスタ４から出力されるリセット信号Ｓ１によってリセット端子付きフリップフロップ５の値が“０”に初期化される。
【００２１】
なお、本実施形態ではフリップフロップの初期化端子をリセット端子としているが、これとは逆にセット端子としてもよい。
【００２２】
図２（ａ），（ｂ）は図１の構成におけるリセット端子付きフリップフロップ５を利用したマスク対象フリップフロップのマスク方法を示す図である。図２（ａ）に示すように、マスクレジスタ４１を“１”に設定することでリセット端子付きフリップフロップ５３はリセット信号Ｓ１を与えられ、“０”に初期化される。
【００２３】
このとき、スキャンパス上のフリップフロップ５２に不定値Ｘが取り込まれているものとする。フリップフロップ５２に取り込まれた不定値Ｘは、スキャンパスのシフト動作により次の時刻にリセット端子付きフリップフロップ５３に到達するが、図２（ｂ）に示すように、リセット端子付きフリップフロップ５３に到達した不定値はリセット信号Ｓ１により初期化される。
【００２４】
以上のように、本実施形態によれば、マスク対象フリップフロップの値はリセット端子付きフリップフロップに到達した時点で初期化されるため、マスクが可能となる。またこのとき、リセット端子付きフリップフロップより出力側に存在するフリップフロップは、リセット信号Ｓ１の影響を受けないためマスクされることはなく、値の観測が可能となる。すなわち、スキャンパス上でリセット端子付きフリップフロップより入力側にあるフリップフロップのみがマスクされる。
【００２５】
（実施の形態２）
図３は本発明の実施の形態２における組み込み自己検査回路の構成を示す図である。図３において、１はパタン生成器、２は出力応答圧縮器、３は被検査回路内のスキャンパス、４はマスクレジスタ、ＬＢはスキャンパス３上のフリップフロップ群のうちテスト対象外とする一部のフリップフロップ３１，３２，３３に対するバイパス経路、ＬＡはフリップフロップ３１，３２，３３を通る通常経路、５ａは通常経路ＬＡとバイパス経路ＬＢとを選択する経路選択セレクタである。経路選択セレクタ５ａはマスクレジスタ４からマスク指令信号Ｓ２が出力されると、２つの入力Ａ，Ｂのうち入力Ｂの側のバイパス経路ＬＢを選択する。このとき、セレクタ５ａより入力側にあるフリップフロップ３１，３２，３３はバイパスされ、セレクタ５ａの出力側にあるフリップフロップ３４の入力にはパタン生成器１の出力が直接接続される。したがって、スキャンパス３がシフト動作を行っても、フリップフロップ３１，３２，３３の値はフリップフロップ３４に取り込まれることはない。このとき、フリップフロップ３４，３５については、通常通りスキャンパスに接続されているので観測が可能である。
【００２６】
なお、本実施形態では、スキャンパス上で入力側に存在する複数のフリップフロップをバイパスするように構成しているが、スキャンパス上で出力側に存在するフリップフロップをバイパスするように構成してもよい。また、バイパスするフリップフロップは複数でもよいし、一つだけでもよい。
【００２７】
以上のように、本実施形態によれば、マスク対象とするフリップフロップをスキャンパス上でバイパスすることで値を観測しないようにすることができ、バイパスされないフリップフロップについては通常通りに値を観測することが可能となる。
【００２８】
（実施の形態３）
図４は本発明の実施の形態３における基本構成を示すブロック図である。図４において、１はパタン生成器、２は出力応答圧縮器、３は被検査回路内のスキャンパス、４はマスクレジスタ、５ｂはマスク許可ゲート、６はマスクゲート、７はクロックカウンタ、８は時刻情報レジスタ、９はマスク時刻判定器である。時刻情報レジスタ８は、スキャンパス３の出力をマスクしたい時刻を指定する時刻情報Ａ２を格納する。マスク時刻判定器９は、クロックカウンタ７によるカウント値Ａ１が時刻情報レジスタ８に格納された時刻情報Ａ２と一致したときにトリガ信号Ｓ３として“１”を出力する。マスク許可ゲート５ｂは、マスクレジスタ４からのマスク指令信号Ｓ２の出力とマスク時刻判定器９からのトリガ信号Ｓ３の値が共に“１”のときマスク許可信号Ｓ４として“１”を出力する。その結果、マスクゲート６には“１”が入力され、スキャンパス３の出力の値には関係なく常に“１”が出力されるため、スキャンパス３の出力はマスクされる。
【００２９】
以上のように、本実施形態によれば、時刻情報レジスタで指定した時刻にのみマスク許可信号Ｓ４が出力されるため、スキャンパスの出力を特定の時刻のみマスクすることが可能となり、指定した時刻以外はスキャンパスの出力応答値を観測することが可能となる。
【００３０】
（実施の形態４）
図５は本発明の実施の形態４における基本構成を示すブロック図である。図５において、１はパタン生成器、２は出力応答圧縮器、３は被検査回路内のスキャンパス、４はマスクレジスタ、５ｂはマスク許可ゲート、６はマスクゲート、７はクロックカウンタ、８は時刻情報レジスタ、９はマスク時刻判定器、１０は時刻マスクレジスタである。時刻マスクレジスタ１０は、時刻情報レジスタ８の一部のビットに対する時刻マスク情報Ａ３を格納する。マスク時刻判定器９は、クロックカウンタ７と時刻情報レジスタ８の値を比較する際に、時刻情報レジスタ８で指定されたビットのうち時刻マスクレジスタ１０が指定する時刻マスク情報Ａ３に該当する一部のビットについては、一致するかどうかの判定を無視する。例えば、時刻マスクレジスタ１０の値が“０００１”で最下位ビットが指定されている場合には、最下位ビットについては一致しなくてもよく、時刻情報レジスタ８に例えば“１１１１”が設定されているときに、クロックカウンタ７の値が“１１１０”になれば、通常は両者の値は一致しないと判定されるが、最下位ビットの一致情報は無視されるため、両者の値は一致すると判定され、マスク時刻判定器９はトリガ信号Ｓ３として“１”を出力する。したがって、クロックカウンタ７の値が“１１１０”であっても、“１１１１”であってもマスク時刻判定器９から“１”が出力される。
【００３１】
以上のように、本実施形態によれば、時刻情報レジスタに設定された一つのマスク時刻情報から複数のマスク時刻情報を得ることができ、複数の時刻でスキャンパスの出力をマスクすることが可能となる。
【００３２】
（実施の形態５）
図６は本発明の実施の形態５における組み込み自己検査回路の基本構成を示すブロック図である。図６において、１はパタン生成器、２は出力応答圧縮器、３は被検査回路内のスキャンパス、４はマスクレジスタ、５ｂはマスク許可ゲート、６はマスクゲート、７はクロックカウンタ、８は時刻情報レジスタ、９はマスク時刻判定器、１０は時刻マスクレジスタ、１１はマスクレジスタ４に対するプレレジスタ、１２は時刻情報レジスタ８に対するプレレジスタ、１３は時刻マスクレジスタ１０に対するプレレジスタである。図の基本構成において、マスクレジスタ４、時刻情報レジスタ８、時刻マスクレジスタ１０はそれぞれプレレジスタ１１，１２，１３と接続されており、値の設定はプレレジスタ１１，１２，１３を通じて行われる。なお、本実施形態ではマスクレジスタ４、時刻情報レジスタ８、時刻マスクレジスタ１０の各レジスタのそれぞれに対してプレレジスタ１１，１２，１３を設けているが、必ずしも全てのレジスタにプレレジスタを設ける必要はなく、一部のレジスタに対してのみプレレジスタを設けてもよい。
【００３３】
プレレジスタはマスクゲート６には接続されていないため、スキャンパス３の出力のマスクには直接影響しない。また、マスクレジスタ４、時刻情報レジスタ８、時刻マスクレジスタ１０はクロック入力を停止させておけば、プレレジスタ１１，１２，１３からの値を取り込むことはない。したがってスキャンパス３のシフト動作中、同時にプレレジスタ１１，１２，１３の値を設定しても各レジスタ４，８，１０のクロック信号を停止させておけば、スキャンパス３のマスク状態が変化してしまうことはない。
【００３４】
以上のように、本実施形態によれば、スキャンパスのシフト動作中に、マスクレジスタ、時刻情報レジスタ、時刻マスクレジスタに対する次の設定値をプレレジスタへ設定しておくことができる。そして、スキャンパスのキャプチャ動作時にプレレジスタの値を取り込むことが可能となる。マスクレジスタ、時刻情報レジスタ、時刻マスクレジスタの各レジスタに対して外部から直接に値設定を行う場合、各レジスタはスキャンパスのシフト動作中はマスク情報を保持していなければならないため、テスト実行中のマスク情報の入れ替えはスキャンパスのキャプチャ動作時に行わなければならない。しかし、組み込み自己検査回路による検査では、スキャンパスのキャプチャ動作時には回路内部を高速に動作させているため、回路内部の動作速度に対して低速な外部のテスタ装置から値設定を行うことは難しい。これに対し、スキャンパスのシフト動作中は回路内部の動作は低速にしても構わないため、外部からでも容易に値設定が可能である。したがって、プレレジスタを用いてスキャンパスのシフト動作中に、マスクレジスタ、時刻情報レジスタ、時刻マスクレジスタの各レジスタの値を設定することにより、容易にマスク情報の入れ替えを行うことができる。
【００３５】
【発明の効果】
以上のように本発明によれば、スキャンパス上に配置した初期化端子付きフリップフロップをマスクレジスタにより初期化することで、スキャンパス上の一部のフリップフロップのみをマスクすることができるとともに、テスト対象外ではないフリップフロップについては所期通りに観測することができる。
【００３６】
また、テスト対象外のフリップフロップをバイパスすることで該当フリップフロップの値を観測しないようにすることができる。また、バイパスされた区間のみがスキャンパスから除外されるので、バイパス区間外のフリップフロップについては、これを通常通りに観測することができる。
【００３７】
また、時刻情報レジスタによりスキャンパスをマスクする時刻を指定するようにしたことで、スキャンパス上の特定のフリップフロップの値のみをマスクすることができる。
【００３８】
また、時刻マスクレジスタを設けることにより、クロックカウンタと時刻情報レジスタの値が完全に一致しなくてもマスク許可信号を出力することで、一つのマスク時刻の情報だけで複数の時刻においてスキャンパスのマスクが可能となる。
【００３９】
また、各レジスタに対してプレレジスタを設け、各レジスタの次の設定値をプレレジスタへ設定するようにし、マスク情報の入れ替えを低速動作が可能なスキャンパスのシフト動作時に行うようにしたことで、組み込み自己検査回路によるテストの高速性を損なうことなく各レジスタの値を入れ替えることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における組み込み自己検査回路の基本構成を示すブロック図
【図２】本発明の実施の形態１におけるスキャンパスのマスク方法を示す図
【図３】本発明の実施の形態２における組み込み自己検査回路の基本構成を示すブロック図
【図４】本発明の実施の形態３における組み込み自己検査回路の基本構成を示すブロック図
【図５】本発明の実施の形態４における組み込み自己検査回路の基本構成を示すブロック図
【図６】本発明の実施の形態５における組み込み自己検査回路の基本構成を示すブロック図
【符号の説明】
１ パタン生成器
２ 出力応答圧縮器
３ スキャンパス
４ マスクレジスタ
５ リセット端子付きフリップフロップ
５ａ 経路選択セレクタ
５ｂ マスク許可ゲート
６ マスクゲート
７ クロックカウンタ
８ 時刻情報レジスタ
９ マスク時刻判定器
１０ 時刻マスクレジスタ
１１ マスクレジスタに対するプレレジスタ
１２ 時刻情報レジスタに対するプレレジスタ
１３ 時刻マスクレジスタに対するプレレジスタ
Ａ１ 時刻カウント値
Ａ２ 時刻情報
Ａ３ 時刻マスク情報
ＬＡ 通常経路
ＬＢ バイパス経路
Ｓ１ リセット信号
Ｓ２ マスク指令信号
Ｓ３ トリガ信号
Ｓ４ マスク許可信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a built-in self-test circuit having a circuit configuration for selectively switching between valid and invalid scan path outputs for performing an LSI test.
[0002]
[Prior art]
In the inspection of an LSI, a test pattern is applied and an output response is observed using a tester. However, with the recent increase in the scale and speed of LSIs, there have been problems such as that the tester operating frequency cannot keep up with the LSI operating frequency, and that the test pattern data is too large for the tester memory to store. Is happening. Therefore, a built-in self-test (BIST: Built-in Self Test) method has been proposed as one of testability design methods for avoiding these problems.
[0003]
Built-in self-test means that the test circuit is built in the LSI, the test pattern is generated inside the LSI, the output response is compared with the expected value, and the test is performed by the LSI itself without external test patterns. (See Non-Patent Document 1).
[0004]
In the inspection of an LSI with a built-in self-inspection circuit, a test pattern is generated and the output response is observed inside the circuit, so that the inspection can be performed at the circuit's original operating frequency, and the quality of the circuit can be judged from inside the circuit. There is an advantage that inspection can be performed by observing only the signal.
[0005]
However, generally, in an output response compressor used in a built-in self-inspection circuit, if an indefinite value is input as an output response, there is a problem that all of the compressed output response data cannot be used as inspection data. Further, there is a problem that it is not possible to cope with a case where a failure location is narrowed down by a failure analysis or a case where a test is to be performed on only a part of the circuit for other reasons.
[0006]
As a means for solving this problem, a mask gate is provided between the output end of the scan path and the output response compressor, and a mask register for storing mask information for the scan path not to be tested is provided inside the circuit. A method of masking an output response from a corresponding scan path by providing mask information from a register to a mask gate has been proposed (see Patent Document 1).
[0007]
[Patent Document 1]
JP-A-2001-249164 (pages 4-5, FIGS. 1, 9, and 10)
[Non-patent document 1]
“Digital Systems Testing and Testable DESIGN”, Chapter 11, Built-In Self-Test, Computer Science Press, 1990 [0008]
[Problems to be solved by the invention]
When a part of a circuit to be inspected is excluded from a test target in a built-in self-inspection circuit of an LSI, the method of masking an output of a scan path corresponding to a partial circuit to be excluded from the test according to the above-described conventional technique is performed by a mask gate. Is connected to the output end of the scan path, the output response of the entire scan path specified by the mask information is masked. Therefore, when it is desired to exclude only some of the flip-flops on the scan path from the test target, there is a problem that even the flip-flops to be observed cannot be observed at the same time.
[0009]
SUMMARY OF THE INVENTION An object of the present invention is to provide a method for minimizing the number of flip-flops that cannot be observed by masking only a part of a scan path.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, the present invention takes the following measures. An embedded self-inspection circuit comprising: a plurality of scan paths for performing an LSI test; a pattern generator that supplies a test pattern to the scan path; and an output response compressor that stores an output response from the scan path. A flip-flop with an initialization terminal inserted into the flip-flop group on the scan path; and a mask register for storing mask information for providing an initialization signal to an initialization terminal of the flip-flop with the initialization terminal. And providing an initialization signal from the mask register to mask an output response that has reached the initialization-terminal-provided flip-flop when some of the flip-flops on the scan path are excluded from a test target during test execution. It is characterized by the following. By providing an initialization signal to the flip-flop with an initialization terminal based on the mask information, the value of the flip-flop is always initialized. In the above description, a reset terminal or a set terminal may be used as an initialization terminal of the flip-flop with an initialization terminal.
[0011]
The operation of this means is as follows. Of the flip-flops on the scan path, the output response value of the flip-flop existing on the input side of the flip-flop to which the initialization signal is given reaches the flip-flop with the initialization terminal due to the shift operation of the scan path. Initialized at that point and the value is masked. On the other hand, the output response value of the flip-flop on the output side of the flip-flop with the initialization terminal does not pass through the flip-flop with the initialization terminal during the shift operation of the scan path, and thus is not affected by the initialization. Therefore, only the flip-flop existing on the input side of the flip-flop with the initialization terminal on the scan path can be masked.
[0012]
As another means for solving the above problem, the present invention takes the following means. An embedded self-inspection circuit comprising: a plurality of scan paths for performing an LSI test; a pattern generator that supplies a test pattern to the scan path; and an output response compressor that stores an output response from the scan path. Further, a bypass path for some of the flip-flops on the scan path to be excluded from the test target, and a normal path and the bypass path for some of the flip-flops to be excluded from the test target are switched. A path selection selector, and a mask register for storing mask information for providing a mask command signal to a control terminal of the path selection selector, and excluding some flip-flops on the scan path from being tested during a test. Sometimes, the mask command signal is given from the mask register to Characterized in that for selecting the bypass path in connector.
[0013]
The operation of this means is as follows. By bypassing the flip-flops that are not to be tested based on the mask information, the flip-flops are excluded from the scan path, but the other flip-flops on the scan path are normally connected, so the output response Can be observed.
[0014]
As another means for solving the above problems, the present invention takes the following means. An embedded self-inspection circuit comprising: a plurality of scan paths for performing an LSI test; a pattern generator that supplies a test pattern to the scan path; and an output response compressor that stores an output response from the scan path. A mask register for storing mask information for providing a mask command signal to a scan path to be excluded from a test target at the time of test execution; a time information register for storing time information for masking the scan path; A clock counter that counts the number, a value of the clock counter and a value of the time information register, and a mask time determiner that outputs a trigger signal when they match, a mask command signal from the mask register, Output as a mask enable signal at the timing of the trigger signal from the mask time determiner The mask allowed the gate that is characterized by comprising a mask gate for masking the output response of the scan path receiving said mask enable signal.
[0015]
The operation of this means is as follows. During the shift operation of the scan path, the scan path is masked only at the time specified by the time information register. Therefore, by designating the time when the value of a specific flip-flop reaches the output of the scan path by the shift operation, it is possible to mask only some of the flip-flops on the scan path.
[0016]
In order to further enhance the effect of the above means, the present invention takes the following means. A time mask register for storing time mask information for masking a part of the time information in the time information register, and providing the time mask information to the mask time determiner; The trigger signal is output by a bit match other than the bit indicated by the time mask information from the time mask register among the time information from the register.
[0017]
The operation of this means is as follows. Since some bits of the time information register are masked by the time mask register, a mask enable signal is output even if the value of the time information register does not completely match the value of the clock counter. Therefore, a plurality of pieces of mask time information can be obtained from one piece of mask time information.
[0018]
In order to further enhance the effect of the above means, the present invention takes the following means. A pre-register for storing the next set value is provided for any one or any two or more or all of the mask register, the time information register, and the time mask register.
[0019]
The operation of this means is as follows. Since the pre-register can set the value during the shift operation of the scan path, the next setting value of each register of the mask register, the time information register, and the time mask register is stored in the pre-register during the shift operation which may be performed at a low speed. , The value of each register can be replaced without deteriorating the speed of the test by the built-in self-test circuit.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
(Embodiment 1)
FIG. 1 is a block diagram showing a basic configuration of a built-in self-test circuit according to the first embodiment of the present invention. In FIG. 1, 1 is a pattern generator, 2 is an output response compressor, 3 is a scan path in the circuit under test, 4 is a mask register, and 5 is a flip-flop with a reset terminal existing on the scan path 3. In the plurality of scan paths 3, a flip-flop of a desired stage in each flip-flop group is a flip-flop 5 with a reset terminal, and each reset terminal is connected to an output terminal of one of the flip-flops in the mask register 4. I have. The value of the flip-flop 5 with a reset terminal is initialized to “0” by the reset signal S1 output from the mask register 4.
[0021]
Although the reset terminal is used as the initialization terminal of the flip-flop in this embodiment, the flip-flop may be used as the set terminal.
[0022]
2A and 2B are diagrams showing a masking method of the flip-flop to be masked using the flip-flop 5 with the reset terminal in the configuration of FIG. As shown in FIG. 2A, by setting the mask register 41 to “1”, the flip-flop 53 with a reset terminal is given the reset signal S1 and is initialized to “0”.
[0023]
At this time, it is assumed that the indefinite value X is taken in the flip-flop 52 on the scan path. The indefinite value X captured by the flip-flop 52 reaches the flip-flop 53 with the reset terminal at the next time due to the shift operation of the scan path, but as shown in FIG. The reached indefinite value is initialized by the reset signal S1.
[0024]
As described above, according to this embodiment, the value of the flip-flop to be masked is initialized when it reaches the flip-flop with the reset terminal, so that masking is possible. At this time, the flip-flop existing on the output side of the flip-flop with the reset terminal is not affected by the reset signal S1 and is not masked, so that the value can be observed. That is, only the flip-flop on the input side of the flip-flop with the reset terminal on the scan path is masked.
[0025]
(Embodiment 2)
FIG. 3 is a diagram showing a configuration of a built-in self-test circuit according to the second embodiment of the present invention. 3, 1 is the pattern generator, 2 is the output response compressor 3 scan path in the circuit under test, 4 mask register, L B is the untested of flip-flop group in the scan path 3 bypass path for some flip-flops 31, 32, 33, L a is usually path through the flip-flops 31, 32, 33, 5a is a routing selector for selecting a normal path L a and the bypass path L B. When routing the selector 5a mask instruction signal S2 from the mask register 4 is output, the two inputs A, to select the bypass path L B side of the input B of the B. At this time, the flip-flops 31, 32, 33 on the input side of the selector 5a are bypassed, and the output of the pattern generator 1 is directly connected to the input of the flip-flop 34 on the output side of the selector 5a. Therefore, even when the scan path 3 performs the shift operation, the values of the flip-flops 31, 32, and 33 are not taken into the flip-flop. At this time, the flip-flops 34 and 35 can be observed because they are connected to the scan path as usual.
[0026]
In the present embodiment, a plurality of flip-flops existing on the input side on the scan path are configured to be bypassed. However, a configuration is configured such that the flip-flop existing on the output side on the scan path is bypassed. Is also good. Also, a plurality of flip-flops may be bypassed, or only one flip-flop may be bypassed.
[0027]
As described above, according to the present embodiment, it is possible to prevent the value from being observed by bypassing the flip-flop to be masked on the scan path, and to observe the value as usual for the flip-flop that is not bypassed. It is possible to do.
[0028]
(Embodiment 3)
FIG. 4 is a block diagram showing a basic configuration according to Embodiment 3 of the present invention. In FIG. 4, 1 is a pattern generator, 2 is an output response compressor, 3 is a scan path in the circuit under test, 4 is a mask register, 5b is a mask enable gate, 6 is a mask gate, 7 is a clock counter, and 8 is a clock counter. The time information register 9 is a mask time determiner. The time information register 8 stores time information A2 specifying a time at which the output of the scan path 3 is to be masked. When the count value A1 of the clock counter 7 matches the time information A2 stored in the time information register 8, the mask time determiner 9 outputs “1” as the trigger signal S3. The mask permission gate 5b outputs "1" as the mask permission signal S4 when both the output of the mask command signal S2 from the mask register 4 and the value of the trigger signal S3 from the mask time determination unit 9 are "1". As a result, "1" is input to the mask gate 6, and "1" is always output regardless of the output value of the scan path 3, so that the output of the scan path 3 is masked.
[0029]
As described above, according to the present embodiment, since the mask permission signal S4 is output only at the time specified by the time information register, it is possible to mask the output of the scan path only at a specific time, and Otherwise, the output response value of the scan path can be observed.
[0030]
(Embodiment 4)
FIG. 5 is a block diagram showing a basic configuration according to Embodiment 4 of the present invention. In FIG. 5, 1 is a pattern generator, 2 is an output response compressor, 3 is a scan path in the circuit under test, 4 is a mask register, 5b is a mask enable gate, 6 is a mask gate, 7 is a clock counter, and 8 is a clock counter. A time information register, 9 is a mask time determiner, and 10 is a time mask register. The time mask register 10 stores time mask information A3 for some bits of the time information register 8. When comparing the value of the clock counter 7 with the value of the time information register 8, the mask time determiner 9 determines a part of the bits specified by the time information register 8 that corresponds to the time mask information A 3 specified by the time mask register 10. Regarding the bits of, the determination as to whether they match is ignored. For example, when the value of the time mask register 10 is “0001” and the least significant bit is specified, the least significant bits do not need to match, and for example, “1111” is set in the time information register 8. If the value of the clock counter 7 becomes "1110" while the data is present, it is normally determined that the two values do not match. However, since the matching information of the least significant bit is ignored, it is determined that the two values match. Then, the mask time determiner 9 outputs “1” as the trigger signal S3. Therefore, whether the value of the clock counter 7 is “1110” or “1111”, “1” is output from the mask time determination unit 9.
[0031]
As described above, according to the present embodiment, a plurality of pieces of mask time information can be obtained from one piece of mask time information set in the time information register, and the output of the scan path can be masked at a plurality of times. It becomes.
[0032]
(Embodiment 5)
FIG. 6 is a block diagram showing a basic configuration of a built-in self-test circuit according to the fifth embodiment of the present invention. In FIG. 6, 1 is a pattern generator, 2 is an output response compressor, 3 is a scan path in the circuit under test, 4 is a mask register, 5b is a mask enable gate, 6 is a mask gate, 7 is a clock counter, and 8 is a clock counter. A time information register, 9 is a mask time decision unit, 10 is a time mask register, 11 is a pre-register for the mask register 4, 12 is a pre-register for the time information register 8, and 13 is a pre-register for the time mask register 10. In the basic configuration shown in the figure, a mask register 4, a time information register 8, and a time mask register 10 are connected to pre-registers 11, 12, and 13, respectively, and values are set through the pre-registers 11, 12, and 13. In this embodiment, the pre-registers 11, 12, and 13 are provided for each of the mask register 4, the time information register 8, and the time mask register 10. However, it is necessary to provide the pre-registers for all the registers. However, a pre-register may be provided only for some registers.
[0033]
Since the pre-register is not connected to the mask gate 6, it does not directly affect the mask of the output of the scan path 3. If the clock input is stopped for the mask register 4, the time information register 8, and the time mask register 10, the values from the pre-registers 11, 12, and 13 are not taken in. Therefore, even if the values of the pre-registers 11, 12, and 13 are set at the same time during the shift operation of the scan path 3, if the clock signals of the registers 4, 8, and 10 are stopped, the mask state of the scan path 3 changes. It won't.
[0034]
As described above, according to the present embodiment, the next set value for the mask register, the time information register, and the time mask register can be set in the pre-register during the shift operation of the scan path. Then, it becomes possible to capture the value of the pre-register during the capture operation of the scan path. When setting values directly to the mask register, time information register, and time mask register from the outside, the test must be held during the shift operation of the scan path because each register must hold the mask information. The replacement of the mask information must be performed during the scan path capture operation. However, in the inspection by the built-in self-inspection circuit, since the inside of the circuit is operated at high speed during the capture operation of the scan path, it is difficult to set a value from an external tester device that is slower than the operation speed of the circuit. On the other hand, during the shift operation of the scan path, the internal operation of the circuit may be set at a low speed, so that the value can be easily set from outside. Therefore, the mask information can be easily replaced by setting the values of the mask register, the time information register, and the time mask register during the shift operation of the scan path using the pre-register.
[0035]
【The invention's effect】
As described above, according to the present invention, by initializing a flip-flop with an initialization terminal arranged on a scan path by using a mask register, it is possible to mask only some flip-flops on the scan path, Flip-flops that are not excluded from the test can be observed as expected.
[0036]
Further, by bypassing the flip-flops not to be tested, the value of the flip-flop can be prevented from being observed. Further, since only the bypassed section is excluded from the scan path, the flip-flop outside the bypass section can be observed as usual.
[0037]
Further, since the time at which the scan path is masked is specified by the time information register, only the value of a specific flip-flop on the scan path can be masked.
[0038]
Further, by providing the time mask register, the mask enable signal is output even if the values of the clock counter and the time information register do not completely match, so that the scan path at a plurality of times can be obtained with only one mask time information. Masking becomes possible.
[0039]
Also, a pre-register is provided for each register, the next set value of each register is set in the pre-register, and the mask information is replaced at the time of a shift operation of a scan path capable of low-speed operation. The value of each register can be replaced without impairing the high-speed test by the built-in self-test circuit.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a basic configuration of a built-in self-test circuit according to a first embodiment of the present invention. FIG. 2 is a diagram illustrating a scan path masking method according to the first embodiment of the present invention. FIG. 4 is a block diagram illustrating a basic configuration of a built-in self-test circuit according to a second embodiment. FIG. 4 is a block diagram illustrating a basic configuration of a built-in self-test circuit according to a third embodiment of the present invention. FIG. 6 is a block diagram showing a basic configuration of a built-in self-test circuit in FIG. 6; FIG. 6 is a block diagram showing a basic configuration of a built-in self-test circuit in a fifth embodiment of the present invention;
REFERENCE SIGNS LIST 1 pattern generator 2 output response compressor 3 scan path 4 mask register 5 flip-flop with reset terminal 5 a path selection selector 5 b mask enable gate 6 mask gate 7 clock counter 8 time information register 9 mask time discriminator 10 time mask register 11 mask pre register 12 the time information register pre register A1 time count value A2 time information A3 time mask information L A normal path L B bypass path S1 reset signal S2 mask instruction signal S3 trigger signal S4 mask allowed for the pre-register 13 times the mask register for to the register signal

Claims (7)

ＬＳＩテストを行うための複数のスキャンパスと、
前記スキャンパスにテストパタンを供給するパタン生成器と、
前記スキャンパスからの出力応答を格納する出力応答圧縮器とを備えた組み込み自己検査回路であって、
前記スキャンパス上のフリップフロップ群に挿入した初期化端子付きフリップフロップと、
前記初期化端子付きフリップフロップの初期化端子に初期化信号を与えるためのマスク情報を格納するマスクレジスタとを備えることを特徴とする組み込み自己検査回路。A plurality of scan paths for performing an LSI test;
A pattern generator for supplying a test pattern to the scan path;
An output response compressor that stores an output response from the scan path.
A flip-flop with an initialization terminal inserted into the flip-flop group on the scan path;
A built-in self-test circuit, comprising: a mask register for storing mask information for providing an initialization signal to an initialization terminal of the flip-flop having an initialization terminal. ＬＳＩテストを行うための複数のスキャンパスと、
前記スキャンパスにテストパタンを供給するパタン生成器と、
前記スキャンパスからの出力応答を格納する出力応答圧縮器とを備えた組み込み自己検査回路であって、
前記スキャンパス上のフリップフロップ群のうちテスト対象外とする一部のフリップフロップに対するバイパス経路と、
前記テスト対象外とする一部のフリップフロップの通常経路と前記バイパス経路とを切り換える経路選択セレクタと、
前記経路選択セレクタの制御端子にマスク指令信号を与えるためのマスク情報を格納するマスクレジスタとを備えることを特徴とする組み込み自己検査回路。A plurality of scan paths for performing an LSI test;
A pattern generator for supplying a test pattern to the scan path;
An output response compressor that stores an output response from the scan path.
A bypass path for some of the flip-flops on the scan path to be excluded from the test target;
A path selection selector that switches between the normal path and the bypass path of some flip-flops to be excluded from the test;
A built-in self-inspection circuit, comprising: a mask register for storing mask information for providing a mask command signal to a control terminal of the path selection selector. ＬＳＩテストを行うための複数のスキャンパスと、
前記スキャンパスにテストパタンを供給するパタン生成器と、
前記スキャンパスからの出力応答を格納する出力応答圧縮器とを備えた組み込み自己検査回路であって、
テスト実行時にテスト対象外とするスキャンパスにマスク指令信号を与えるためのマスク情報を格納するマスクレジスタと、
前記スキャンパスをマスクする時刻の情報を格納する時刻情報レジスタと、
クロックサイクル数をカウントするクロックカウンタと、
前記クロックカウンタの値と前記時刻情報レジスタの値とを比較し、一致したときにトリガ信号を出力するマスク時刻判定器と、
前記マスクレジスタからのマスク指令信号を前記マスク時刻判定器からのトリガ信号のタイミングでマスク許可信号として出力するマスク許可ゲートと、
前記マスク許可信号を受けて前記スキャンパスの出力応答をマスクするマスクゲートとを備えることを特徴とする組み込み自己検査回路。A plurality of scan paths for performing an LSI test;
A pattern generator for supplying a test pattern to the scan path;
An output response compressor that stores an output response from the scan path.
A mask register for storing mask information for providing a mask command signal to a scan path to be excluded from a test target during test execution;
A time information register for storing time information for masking the scan path;
A clock counter for counting the number of clock cycles;
Comparing the value of the clock counter and the value of the time information register, and outputs a trigger signal when they match, a mask time determiner,
A mask enable gate that outputs a mask command signal from the mask register as a mask enable signal at the timing of a trigger signal from the mask time determiner,
A mask gate for receiving the mask enable signal and masking an output response of the scan path. さらに、前記時刻情報レジスタにおける時刻情報の一部をマスクするための時刻マスク情報を格納し、前記時刻マスク情報を前記マスク時刻判定器に与える時刻マスクレジスタを備え、
前記マスク時刻判定器は、前記時刻情報レジスタからの時刻情報のうち前記時刻マスクレジスタからの時刻マスク情報が指示するビット以外のビット一致によって前記トリガ信号を出力することを特徴とする請求項３に記載の組み込み自己検査回路。Further, a time mask register for storing time mask information for masking a part of the time information in the time information register, and providing the time mask information to the mask time determiner,
The method according to claim 3, wherein the mask time determiner outputs the trigger signal by a bit match other than a bit indicated by the time mask information from the time mask register in the time information from the time information register. Embedded self-test circuit as described. さらに、前記マスクレジスタに対する次の設定値を予め記憶しておくプレレジスタを備えていることを特徴とする請求項１から請求項４までのいずれかに記載の組み込み自己検査回路。5. The built-in self-inspection circuit according to claim 1, further comprising a pre-register for storing a next set value for said mask register in advance. さらに、前記時刻情報レジスタに対する次の設定値を予め記憶しておくプレレジスタを備えていることを特徴とする請求項３または請求項４に記載の組み込み自己検査回路。5. The built-in self-test circuit according to claim 3, further comprising a pre-register for storing a next set value for the time information register in advance. さらに、前記時刻マスクレジスタに対する次の設定値を予め記憶しておくプレレジスタを備えていることを特徴とする請求項４に記載の組み込み自己検査回路。5. The built-in self-test circuit according to claim 4, further comprising a pre-register for storing a next set value for said time mask register in advance.
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