【０００１】
【発明の属する技術分野】
本発明は、半導体装置を構成する全ての回路において、ＩＤＤＱ試験時の回路のトグル率を１００％として故障検出率を向上させるためのノード論理固定回路およびＩＤＤＱ試験方法に関する。
【０００２】
【従来の技術】
半導体装置を試験する方法の一つとしてＩＤＤＱ（静止電源電流）を測定するＩＤＤＱ試験がある。ＩＤＤＱ試験はクロック遅延によるタイミング不良を除くほとんどの不具合を検出することが可能である。
【０００３】
この試験方法は、半導体装置を構成する全ての回路のノードを固定して静止状態とし、そのときの静止電流を測定することにより、Ｐ型不純物注入ＦＥＴ（以下、ＰＦＥＴ）やＮ型不純物注入ＦＥＴ（以下、ＮＦＥＴ）のチャンネルリーク電流およびゲートリーク電流の検査と、論理“０” に固定されたノードが電源またはそれに順ずるレベルと短絡した場合および論理“１”に固定されたノードが接地またはそれに順ずるレベルと短絡した場合の縮退故障の検出と、ノードが他のノードと短絡した場合のブリッジ故障の検出とを行うものである。
【０００４】
従来、この試験の故障検出率を上げるために、複数のテストパターンを用いて回路の各ノードの状態が論理“０”および論理“１”の双方に遷移するようにし、複数回のＩＤＤＱ測定を行っている。
【０００５】
ＩＤＤＱ測定は通常ＬＳＩテスタを用いて行ない、テストパターンを被測定半導体装置に与えて電源電流を測定する。ＬＳＩテスタではテストパターン生成は短時間で行えるが、電流測定には数百μ秒〜数ｍ秒の時間が必要なため、回路の全てのノードが論理“０”および論理“１”になるようにテストパターンを生成するとテストパターン数が多くなり過ぎ、試験時間の制約から検査が不可能となる。そのため、検出率の向上には限界があった。
【０００６】
また、下記特許文献１によれば、論理ゲート回路を構成するＰＦＥＴの電源側には電源を切断するＰＦＥＴを、ＮＦＥＴの接地側には接地を切断するＮＦＥＴを設け、各出力には出力ノードを電源に接続するＰＦＥＴと出力ノードを接地に接続するＮＦＥＴを設けて、ＩＤＤＱ測定時に回路の全てのノードを電源または接地レベルとするようにしている。
【０００７】
【特許文献１】
特開平１０−２９３１６１号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、テストパターンを繰り返し設定して試験するような方法では、テストパターン数が多くなり検査時間が膨大となってしまうことから、使用できるテストパターン数を制限することが必要になり、検出率を１００％とすることは不可能となってしまう。
【０００９】
また、論理ゲート回路全ての構成において、ＰＦＥＴの電源側に電源を切断するＰＦＥＴとＮＦＥＴの接地側に接地を切断するＮＦＥＴを設け、各出力ノードを電源に接続するＰＦＥＴと接地に接続するＮＦＥＴを設ける方法は、全ての回路の構成素子数がゲート当たり４トランジスタ増加してしまうため、半導体装置のコスト増加や不良率増加の原因となってしまう。
【００１０】
本発明は上記事情に鑑みてなされたもので、半導体装置のＩＤＤＱ試験において、使用するテストパターン数を減少させ、回路コストの増加を最小限に抑えながら、半導体装置を構成する全ての回路のトグル率を１００％として故障検出率を向上させるためのノード論理固定回路およびＩＤＤＱ試験方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るノード論理固定回路は、半導体装置を構成する回路の任意のノードに挿入され、第１の制御信号（ＩＤＤＱモード制御信号７）に応じて前記ノードをＩＤＤＱ試験時には電気的に切断し非ＩＤＤＱ試験時には電気的に導通させるスイッチ手段（ＭＯＳＦＥＴ１）と、前記電気的に切断されたノードを第２の制御信号（制御信号９）に応じて電源レベルに設定する手段（ＰＦＥＴ３）と、前記電気的に切断されたノードを第３の制御信号（制御信号８）に応じて接地レベルに設定する手段（ＮＦＥＴ４）とを備える。
【００１２】
上記構成によれば、論理が変化しないノードに対してこの回路を挿入することにより、ＩＤＤＱ試験時に電気的に切断したノードを電源レベルあるいは接地レベルに設定することができるので、半導体装置を構成する全ての回路のトグル率を１００％とすることが可能となる。また、回路は必要なノードにのみの挿入されるため、回路素子の増加を押えることができる。
【００１３】
本発明の請求項２に係るノード論理固定回路は、請求項１記載のノード論理固定回路において、前記スイッチ手段はＰＦＥＴとＮＦＥＴを並列に接続して構成されるものである。
【００１４】
上記構成によれば、スイッチ手段をＰＦＥＴとＮＦＥＴを並列に接続して構成することにより、ＭＯＳＦＥＴの基板バイアス効果によるレベル低下を防ぐことができる。
【００１５】
本発明の請求項３に係るノード論理固定回路は、請求項１または２記載のノード論理固定回路において、前記電気的に切断されたノードを電源レベルに設定する手段は、前記スイッチ手段の出力と電源との間に挿入されるＰＦＥＴとし、前記電気的に切断されたノードを接地レベルに設定する手段は、前記スイッチ手段の出力と接地との間に挿入されるＮＦＥＴとするものである。
【００１６】
上記構成によれば、ノードと電源あるいは接地との間に挿入されるＰＦＥＴおよびＮＦＥＴにより、電気的に切断されたノードを容易に制御可能な方法で電源レベルあるいは接地レベルに設定することができる。
【００１７】
本発明の請求項４に係るＩＤＤＱ試験方法は、ＩＤＤＱ試験時に半導体装置を構成する回路の全てまたは一部のノードが論理的チェッカーパターンとなるように、論理が変化しないノードに対して請求項１から３のいずれか一項記載のノード論理固定回路を挿入するものである。
【００１８】
上記構成によれば、論理が変化しないノードに対してノード論理固定回路を挿入し、全てまたは一部のノードが論理的チェッカーパターンとなるように制御することで、半導体装置を構成する回路のノードのトグル率を１００％とすることが可能となり、縮退故障やブリッジ故障を効率よく検出することが可能となる。
【００１９】
本発明の請求項５に係るＩＤＤＱ試験方法は、ＩＤＤＱ試験時に半導体装置を構成する回路のレイアウトにおいて互いに隣接する長い配線の論理が物理的チェッカーパターンとなるように、前記互いに隣接する長い配線をドライブするノードに請求項１から３のいずれか一項記載のノード論理固定回路を挿入するものである。
【００２０】
上記構成によれば、互いに隣接する長い配線をドライブするノードにノード論理固定回路を挿入し、長い配線の論理が物理的チェッカーパターンとなるように制御することで、物理的レイアウトから生ずる縮退故障やブリッジ故障を効率よく検出することが可能となる。また、請求項４記載のＩＤＤＱ試験方法と併用することにより、論理的なチェッカーパターンと物理的なチェッカーパターンを併せて使用することが可能となり、より高い故障検出率を得ることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１に係るノード論理固定回路の構成を示す回路図である。本実施の形態は、半導体装置を構成する回路の任意のノードに対して図１に示すような構成の回路を挿入することで、挿入されたノードを電気的に切断した後に、切断されたノードを論理レベル“０”または“１”に論理固定するものである。
【００２２】
図１において、１はＭＯＳＦＥＴスイッチ、２はＭＯＳＦＥＴスイッチ１の制御用インバータ、３はＰＦＥＴ、４はＮＦＥＴ、５はこの回路が挿入されるノードの出力端子、６はこの回路が挿入されるノードの次段の入力端子、７はノードの切断を制御するＩＤＤＱモード制御信号、８、９は次段の入力端子６を論理固定する制御信号である。
【００２３】
上記構成のノード論理固定回路において、ＭＯＳＦＥＴスイッチ１は半導体装置を構成する回路の任意のノードをＩＤＤＱ測定時には電気的に切断し、非ＩＤＤＱ試験時すなわち通常動作時には電気的に導通させる。ＭＯＳＦＥＴの基板バイアス効果によるレベル低下を防ぐため、ＭＯＳＦＥＴスイッチ１はＰＦＥＴとＮＦＥＴを並列に接続して構成する。
【００２４】
制御用インバータ２はＩＤＤＱモード制御信号７によりＭＯＳＦＥＴスイッチ１を開閉する。本実施形態では、ＩＤＤＱモード制御信号が論理“０”のときに端子５と６の間が電気的に切断されるものとする。
【００２５】
ＰＦＥＴ３はＩＤＤＱ測定時に電気的に切断されたノードを電源レベルに設定し、ＮＦＥＴ４は同じく電気的に切断されたノードを接地レベルに設定する。すなわち、制御信号８、９の双方が論理“０”であれば端子６が論理“１”になり、双方が論理“１”であれば端子６が論理“０”になる。
【００２６】
また、制御信号８が論理“０”で制御信号９が論理“１”の場合は、ＭＯＳＦＥＴスイッチ１が閉じられて端子６が端子５と接続状態であれば端子５の信号が出力され、ＭＯＳＦＥＴスイッチ１が開かれて端子６と端子５が切断状態であればハイインピーダンスとなる。
【００２７】
以上のように構成されたノード論理固定回路を半導体装置を構成する回路の任意のノードに挿入することにより、ＩＤＤＱ測定時に任意のノードを論理“０”または論理“１”に固定することができる。
【００２８】
図２はノード論理固定回路をノードに挿入した状態を示す図である。図２において、１２、２１は論理回路ブロックの端子、１１は論理回路ブロック、１０は挿入されたノード論理固定回路、２２はＩＤＤＱモード制御信号、２３〜２６はＩＤＤＱモード時の制御信号、１３〜２０は論理回路の一部のノードである。
【００２９】
ここで、ＩＤＤＱ測定モードを２通り用意し、第１のＩＤＤＱ測定モード時に回路のノードの論理レベルを確認し、フィードバック接続などにより連続したノードにおいて論理の変わらないノードにノード論理固定回路を挿入して論理チェッカーを実現する。
【００３０】
さらに、第２のＩＤＤＱ測定モード時に回路のノードの論理レベルを確認し、第１のＩＤＤＱ測定モード時と論理が反転するように各ノードにノード論理固定回路を挿入し、第１のＩＤＤＱ測定モード時の論理チェッカーと反転したパターンを実現する。
【００３１】
表１は、図２の回路における第１のＩＤＤＱ測定モード時と第２のＩＤＤＱ測定モード時の各ノードの論理状態を示す論理値表である。
【００３２】
【表１】
【００３３】
このように構成された論理回路において、第１のＩＤＤＱ測定モード時にノード１３は論理“０”、ノード１８は論理“０”、ノード２０は論理“１”となるように設計されていると仮定して、制御信号２３を論理“１”、制御信号２４を論理“１”、制御信号２５を論理“０”、制御信号２６を論理“０”にすることで、論理回路のノードは論理チェッカーとなる。
【００３４】
次に、第２のＩＤＤＱ測定モード時にノード１３は論理“１”、ノード１８は論理“０”、ノード２０は論理“１”となるように設計されていると仮定して、制御信号２３を論理“０”、制御信号２４を論理“０”、制御信号２５を論理“１”、制御信号２６を論理“１”にすることで、論理回路のノードは第１のＩＤＤＱ測定モード時と反転した論理チェッカーとなる。
【００３５】
また、ノード論理固定回路１０が導通状態になる通常動作モード時は、制御信号２３を論理“１”、制御信号２４を論理“０”、制御信号２５を論理“１”、制御信号２６を論理“０”にすることで、ノードに対する論理固定を停止する。
【００３６】
このように２種類のＩＤＤＱ測定モードを用意することで、半導体装置を構成する回路のノードのトグル率を１００％とすることが可能となり、ノードが電源または接地レベルと短絡する縮退故障や、ノードが他のノードと短絡するブリッジ故障を検出することが可能となる。
【００３７】
図３は、半導体装置を構成する回路のレイアウトにおいて、隣接する長い配線が物理的チェッカーパターンとなるように、その配線をドライブするノードにノード論理固定回路を挿入した状態を示す回路図である。
【００３８】
これは、半導体装置を構成する回路の任意のノードにおいて、レイアウトと関連付けて内部バスや複数相のクロックなど隣接する長い配線を抽出し、図２に示した回路と同様にノード論理固定回路を挿入し、その配線に論理“０”と論理“１”が交互に印加されるように設定するものである。
【００３９】
図３において、３０は内部バス線のドライバの入力、３１は隣接する長いバス線、３７〜４０は隣接する長いバス線の各ノード、４１は挿入されたノード論理固定回路、４２はバスドライバである。また、３２はＩＤＤＱモード制御信号、３３〜３６はＩＤＤＱモード時の制御信号である。
【００４０】
表２は、図３の回路における第１のＩＤＤＱ測定モード時と第２のＩＤＤＱ測定モード時の各ノードの論理状態を示す論理値表である。
【００４１】
【表２】
【００４２】
表２に示すように、例えば、第１のＩＤＤＱ測定モード時はバス線３７、３９が論理“０”、３８、４０が論理“１”となるように設定し、第２のＩＤＤＱ測定モード時にはバス線の３８、４０が論理“０”、３７、３９が論理“１”となるように設定する。
【００４３】
レイアウト的に隣接する長い配線は電流容量の大きなバスドライバやクロックドライバを使用するため、バスやクロックのノードについて論理固定を行う場合は、図３に示すようにドライバの前段の論理回路で固定することが重要である。
【００４４】
このように、図２のような回路構成と図３のようなレイアウトとを併用することにより、論理的なチェッカーパターンのみならず、物理的なチェッカーパターンまでカバーすることが可能となり、より高い故障検出率を得ることができる。
【００４５】
（実施の形態２）
図４は本発明の実施の形態２に係るノード論理固定回路の構成を示す回路図である。本実施の形態は、実施の形態１と本質的に同じものであり、ノードの切断を制御するＩＤＤＱモード制御信号の与え方を若干変えている。
【００４６】
図４において、４５はＭＯＳＦＥＴスイッチ、４６はＰＦＥＴ、４７はＮＦＥＴ、４８はこの回路が挿入されるノードの出力端子、４９はこの回路が挿入されるノードの次段の入力端子、５０、５１はノードの切断を制御するＩＤＤＱモード制御信号、５２、５３は次段の入力端子４９を論理固定する制御信号である。
【００４７】
上記構成のノード論理固定回路において、ＭＯＳＦＥＴスイッチ４５は半導体装置を構成する回路の任意のノードをＩＤＤＱ測定時には電気的に切断し、通常動作時には電気的に導通させる。ＭＯＳＦＥＴの基板バイアス効果によるレベル低下を防ぐため、ＭＯＳＦＥＴスイッチ４５はＰＦＥＴとＮＦＥＴを並列に接続して構成する。
【００４８】
ＩＤＤＱモード制御信号５０、５１はＭＯＳＦＥＴスイッチ４５を開閉する。本実施形態では、ＩＤＤＱモード制御信号５０が論理“０”、５１が論理“１”のときに端子４８と４９の間がは電気的に切断され、５０が論理“１”、５１が論理“０”のときに端子４８と４９の間は接続状態となる。
【００４９】
ＰＦＥＴ４６はＩＤＤＱ測定時に電気的に切断されたノードを電源レベルに設定し、ＮＦＥＴ４７は同じく電気的に切断されたノードを接地レベルに設定する。すなわち、制御信号５２、５３の双方が論理“０”であれば端子４９は論理“１”になり、双方が論理“１”であれば端子４９は論理“０”になる。
【００５０】
また、信号５２が論値“０”で信号５３が論理“１”の場合は、ＭＯＳＦＥＴスイッチ４５が閉じられて端子４８と端子４９が接続状態であれば端子４８の信号が出力され、ＭＯＳＦＥＴスイッチ４５が開かれて端子４８と端子４９が切断状態であればハイインピーダンスとなる。
【００５１】
以上のように構成されたノード論理固定回路を半導体装置を構成する回路の任意のノードに挿入することにより、実施の形態１と同様に、ＩＤＤＱ測定時に任意のノードを論理“０”または論理“１”に固定することができる。
【００５２】
（実施の形態３）
図５は本発明の実施の形態３に係るノード論理固定回路の構成を示す回路図である。本実施の形態は、ＭＯＳＦＥＴスイッチを構成するＮＦＥＴおよびＰＦＥＴのしきい値を低くすることでスイッチの導通時の抵抗および容量を小さくし、また、スイッチを構成するＮＦＥＴおよびＰＦＥＴの基板電位を分離し基板バイアス効果を利用してカットオフ時のリークを減少させるものである。
【００５３】
図５において、５５、５６はＭＯＳＦＥＴスイッチを構成するＮＦＥＴとＰＦＥＴ、５７はＮＦＥＴ、５８はＰＦＥＴ、５９はこの回路が挿入されるノードの出力端子、６０はこの回路が挿入されるノードの次段の入力端子、６１、６２はノードの切断を制御するＩＤＤＱモード制御信号、６３、６４は次段の入力端子６０を論理固定する制御信号、６５、６６はＭＯＳＦＥＴスイッチを構成するＰＦＥＴ５６とＮＦＥＴ５５の基板電源である。
【００５４】
上記構成のノード論理固定回路において、ＭＯＳＦＥＴスイッチは半導体装置を構成する回路の任意のノードをＩＤＤＱ測定時には電気的に切断し、通常動作時には電気的に導通させる。ＭＯＳＦＥＴの基板バイアス効果によるレベル低下を防ぐため、ＮＦＥＴ５５とＰＦＥＴ５６はしきい値の低いタイプのものを並列に接続して構成する。
【００５５】
ＩＤＤＱモード制御信号６１、６２はＭＯＳＦＥＴスイッチを開閉する。本実施形態では、ＩＤＤＱモード制御信号６１が論理“０”、６２が論理“１”のときに端子５９と６０の間がは電気的に切断され、６１が論理“１”、６２が論理“０”のときに端子５９と６０の間は接続状態となる。
【００５６】
ＰＦＥＴ５８はＩＤＤＱ測定時に電気的に切断されたノードを電源レベルに設定し、ＮＦＥＴ５７は同じく電気的に切断されたノードを接地レベルに設定する。すなわち、制御信号６３、６４の双方が論理“０”であれば端子６０は論理“１”になり、双方が論理“１”であれば端子６０は論理“０”になる。
【００５７】
また、信号６３が論値“０”で信号６４が論理“１”の場合は、ＭＯＳＦＥＴスイッチが閉じられて端子５９と端子６０が接続状態であれば端子５９の信号が出力され、ＭＯＳＦＥＴスイッチが開かれて端子５９と端子６０が切断状態であればハイインピーダンスとなる。
【００５８】
ＭＯＳＦＥＴスイッチの基板電源については、通常動作時はＰＦＥＴ５６の基板電源６５は電源電位に、ＮＦＥＴ５５の基板電源６６は接地電位に設定する。ＩＤＤＱ測定時は、基板電源６５は電源より高い電位に、基板電源６６は接地より低い電位に設定することで、基板バイアス効果により信号切断時のリークを減少させる。
【００５９】
以上のように、本実施の形態のノード論理固定回路によれば、半導体装置を構成する回路のノードに挿入したときに、ＭＯＳＦＥＴスイッチの導通時の抵抗および容量を小さくでき、また、基板バイアス効果を利用することでカットオフ時のリークを減少させることができる。
【００６０】
なお、本実施の形態３において、図６に示すようにＭＯＳＦＥＴスイッチをしきい値の低いＮＦＥＴのみとし、通常動作時のＮＦＥＴ導通時はゲート電位を高くして導通抵抗を低くし、切断時は基板バイアス効果によってリーク電流を減少させる構成も効果的である。ここで、図６では図５に対応する回路に同一符号を付している。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、スイッチ手段と論理レベル固定手段とでノード論理固定回路を構成し、このノード論理固定回路を論理が変化しないノードに対して挿入することにより、ＩＤＤＱ試験時に電気的に切断したノードを電源レベルあるいは接地レベルに設定することができ、全てまたは一部のノードが論理的チェッカーパターンとなるように制御することで、半導体装置を構成する全ての回路のトグル率を１００％とすることが可能となる。また、ノード論理固定回路は必要なノードにのみ挿入するので、回路素子の増加を押えることができる。その結果、高速で正確な検査が可能となるという格別の効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るノード論理固定回路の構成を示す回路図。
【図２】ノード論理固定回路をノードに挿入した状態を示す回路図。
【図３】ノード論理固定回路をレイアウト上で隣接する長い配線のノードに挿入した状態を示す回路図。
【図４】本発明の実施の形態２に係るノード論理固定回路の構成を示す回路図。
【図５】本発明の実施の形態３に係るノード論理固定回路の構成を示す回路図。
【図６】本発明の実施の形態３に係るノード論理固定回路において、ＭＯＳＦＥＴスイッチをしきい値の低いＮＦＥＴのみとした構成を示す回路図。
【符号の説明】
１、４５ ＭＯＳＦＥＴスイッチ
２ ＭＯＳＦＥＴスイッチの制御用インバータ
３、４６、５６、５８ ＰＦＥＴ
４、４７、５５、５７ ＮＦＥＴ
５、４８、５９ 論理固定されるノードの出力端子
６、４９、６０ 論理固定されるノードの次段の入力端子
７、２２、３２、５０、５１、６１、６２ ＩＤＤＱモード制御信号
８、９、２３〜２６、３３〜３６、５２、５３、６３、６４ 制御信号
１０、４１ ノード論理固定回路
１１ 論理回路ブロック
１２、２１ 論理回路ブロックの端子
１３〜２０ 論理回路の一部のノード
３０ バス線のドライバの入力
３１ 隣接する長いバス線
３７〜４０ 隣接する長いバス線の各ノード
４２ バスドライバ
６５ ＭＯＳＦＥＴスイッチを構成するＰＦＥＴの基板電源
６６ ＭＯＳＦＥＴスイッチを構成するＮＦＥＴの基板電源[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a node logic fixing circuit and an IDDQ test method for improving a fault detection rate by setting a toggle rate of a circuit at the time of an IDDQ test to 100% in all circuits constituting a semiconductor device.
[0002]
[Prior art]
One of the methods for testing a semiconductor device is an IDDQ test for measuring an IDDQ (quiescent power supply current). The IDDQ test can detect most defects except timing defects due to clock delay.
[0003]
In this test method, the nodes of all the circuits constituting the semiconductor device are fixed and brought into a quiescent state, and the quiescent current at that time is measured, so that a P-type impurity-implanted FET (hereinafter, PFET) or an N-type impurity-implanted FET is measured. (Hereinafter referred to as NFET) channel leakage current and gate leakage current, when the node fixed to logic “0” is short-circuited to the power supply or a level equivalent thereto, and when the node fixed to logic “1” is grounded or It detects stuck-at faults when a short circuit occurs at a level similar to that, and detects bridge faults when a node short-circuits with another node.
[0004]
Conventionally, in order to increase the failure detection rate of this test, the state of each node of the circuit transits to both logic “0” and logic “1” using a plurality of test patterns, and a plurality of IDDQ measurements are performed. Is going.
[0005]
The IDDQ measurement is usually performed using an LSI tester, and a test pattern is given to a semiconductor device to be measured to measure a power supply current. Although an LSI tester can generate a test pattern in a short time, current measurement requires a time of several hundred μsec to several milliseconds, so that all nodes of the circuit become logic “0” and logic “1”. When the test pattern is generated, the number of test patterns becomes too large, and inspection becomes impossible due to the restriction of the test time. Therefore, there is a limit to the improvement of the detection rate.
[0006]
According to Patent Document 1 below, a PFET for disconnecting power is provided on a power supply side of a PFET constituting a logic gate circuit, an NFET for disconnecting ground is provided on a ground side of an NFET, and an output node is provided for each output. A PFET connected to the power supply and an NFET connecting the output node to ground are provided so that all nodes of the circuit are at the power or ground level during IDDQ measurement.
[0007]
[Patent Document 1]
JP-A-10-293161
[Problems to be solved by the invention]
However, in a method in which test patterns are repeatedly set and tested, the number of test patterns increases and the inspection time becomes enormous. Therefore, it is necessary to limit the number of test patterns that can be used, and the detection rate is reduced. 100% cannot be achieved.
[0009]
Further, in all configurations of the logic gate circuit, a power supply side of the PFET is provided with a PFET for disconnecting the power supply and an NFET for disconnecting the ground on the ground side of the NFET, and a PFET connecting each output node to the power supply and an NFET connecting to the ground are provided. The provision method increases the number of constituent elements of all circuits by four transistors per gate, which causes an increase in the cost of the semiconductor device and an increase in the defective rate.
[0010]
The present invention has been made in view of the above circumstances, and in the IDDQ test of a semiconductor device, the number of test patterns to be used is reduced, and increase in circuit cost is minimized, and toggle of all circuits constituting the semiconductor device is performed. An object of the present invention is to provide a node logic fixing circuit and an IDDQ test method for improving a fault detection rate with a rate of 100%.
[0011]
[Means for Solving the Problems]
In order to solve this problem, a node logic fixing circuit according to claim 1 of the present invention is inserted into an arbitrary node of a circuit constituting a semiconductor device and responds to a first control signal (IDDQ mode control signal 7). Switch means (MOSFET 1) for electrically disconnecting the node during the IDDQ test and electrically conducting during the non-IDDQ test; and A power supply level setting means (PFET3); and a means (NFET4) for setting the electrically disconnected node to a ground level according to a third control signal (control signal 8).
[0012]
According to the above configuration, by inserting this circuit into a node whose logic does not change, a node that is electrically disconnected during the IDDQ test can be set to the power supply level or the ground level. The toggle rate of all circuits can be set to 100%. Further, since the circuit is inserted only at a necessary node, an increase in the number of circuit elements can be suppressed.
[0013]
A node logic fixing circuit according to a second aspect of the present invention is the node logic fixing circuit according to the first aspect, wherein the switch means is configured by connecting a PFET and an NFET in parallel.
[0014]
According to the above configuration, the switching means is configured by connecting the PFET and the NFET in parallel, thereby preventing a level drop due to the body effect of the MOSFET.
[0015]
A node logic fixing circuit according to claim 3 of the present invention is the node logic fixing circuit according to claim 1 or 2, wherein the means for setting the electrically disconnected node to a power supply level includes an output of the switch means. The PFET inserted between the switch and the power supply, and the means for setting the electrically disconnected node to the ground level is an NFET inserted between the output of the switch means and the ground.
[0016]
According to the above configuration, the electrically disconnected node can be set to the power supply level or the ground level in a manner that can be easily controlled by the PFET and the NFET inserted between the node and the power supply or the ground.
[0017]
An IDDQ test method according to a fourth aspect of the present invention is directed to a node whose logic does not change so that all or some nodes of a circuit constituting a semiconductor device have a logical checker pattern during an IDDQ test. 4. The node logic fixing circuit according to any one of (1) to (3) is inserted.
[0018]
According to the above configuration, the node logic fixing circuit is inserted into a node whose logic does not change, and all or some of the nodes are controlled so as to have a logical checker pattern. Can be set to 100%, and a stuck-at fault or a bridge fault can be efficiently detected.
[0019]
An IDDQ test method according to claim 5 of the present invention is a method of driving said long adjacent wirings so that the logic of long adjacent wirings in a layout of a circuit forming a semiconductor device at the time of an IDDQ test becomes a physical checker pattern. A node logic fixing circuit according to any one of claims 1 to 3 is inserted into a node to be connected.
[0020]
According to the above configuration, a node logic fixing circuit is inserted into a node that drives a long wiring that is adjacent to each other, and control is performed so that the logic of the long wiring becomes a physical checker pattern. Bridge faults can be detected efficiently. In addition, by using the IDDQ test method according to claim 4 together, a logical checker pattern and a physical checker pattern can be used together, and a higher failure detection rate can be obtained.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 is a circuit diagram showing a configuration of the node logic fixing circuit according to the first embodiment of the present invention. In the present embodiment, a circuit having a configuration as shown in FIG. 1 is inserted into an arbitrary node of a circuit forming a semiconductor device, and after the inserted node is electrically disconnected, the disconnected node Is logically fixed to the logical level “0” or “1”.
[0022]
In FIG. 1, 1 is a MOSFET switch, 2 is a control inverter of the MOSFET switch 1, 3 is a PFET, 4 is an NFET, 5 is an output terminal of a node where this circuit is inserted, and 6 is a node of a node where this circuit is inserted. The input terminal of the next stage, 7 is an IDDQ mode control signal for controlling disconnection of the node, and 8 and 9 are control signals for logically fixing the input terminal 6 of the next stage.
[0023]
In the node logic fixing circuit having the above-described configuration, the MOSFET switch 1 electrically disconnects an arbitrary node of a circuit constituting the semiconductor device when measuring IDDQ, and electrically conducts during non-IDDQ testing, that is, during normal operation. The MOSFET switch 1 is configured by connecting a PFET and an NFET in parallel in order to prevent a level drop due to the substrate bias effect of the MOSFET.
[0024]
The control inverter 2 opens and closes the MOSFET switch 1 according to the IDDQ mode control signal 7. In the present embodiment, it is assumed that the terminals 5 and 6 are electrically disconnected when the IDDQ mode control signal is logic “0”.
[0025]
PFET3 sets the node electrically disconnected at the time of IDDQ measurement to the power supply level, and NFET4 similarly sets the node electrically disconnected to the ground level. That is, if both of the control signals 8 and 9 are logic “0”, the terminal 6 becomes logic “1”, and if both are logic “1”, the terminal 6 becomes logic “0”.
[0026]
If the control signal 8 is logic "0" and the control signal 9 is logic "1", the signal at the terminal 5 is output if the MOSFET switch 1 is closed and the terminal 6 is connected to the terminal 5; When the switch 1 is opened and the terminals 6 and 5 are disconnected, the impedance becomes high.
[0027]
By inserting the node logic fixing circuit configured as described above into an arbitrary node of a circuit configuring a semiconductor device, an arbitrary node can be fixed to logic “0” or logic “1” during IDDQ measurement. .
[0028]
FIG. 2 is a diagram showing a state where a node logic fixing circuit is inserted into a node. In FIG. 2, 12 and 21 are terminals of a logic circuit block, 11 is a logic circuit block, 10 is an inserted node logic fixing circuit, 22 is an IDDQ mode control signal, 23 to 26 are control signals in IDDQ mode, and 13 to 26. Reference numeral 20 denotes some nodes of the logic circuit.
[0029]
Here, two IDDQ measurement modes are prepared, the logic levels of the nodes of the circuit are checked in the first IDDQ measurement mode, and a node logic fixing circuit is inserted into a node whose logic does not change in continuous nodes due to feedback connection or the like. To implement a logic checker.
[0030]
Further, in the second IDDQ measurement mode, the logic level of the node of the circuit is checked, and a node logic fixing circuit is inserted in each node so that the logic is inverted from that in the first IDDQ measurement mode. Realize the logic checker and inverted pattern of time.
[0031]
Table 1 is a logical value table showing a logical state of each node in the first IDDQ measurement mode and the second IDDQ measurement mode in the circuit of FIG.
[0032]
[Table 1]
[0033]
In the logic circuit thus configured, it is assumed that the node 13 is designed to be logic “0”, the node 18 is designed to be logic “0”, and the node 20 is designed to be logic “1” in the first IDDQ measurement mode. By setting the control signal 23 to logic “1”, the control signal 24 to logic “1”, the control signal 25 to logic “0”, and the control signal 26 to logic “0”, the node of the logic circuit becomes a logic checker. It becomes.
[0034]
Next, in the second IDDQ measurement mode, assuming that the node 13 is designed to be a logic “1”, the node 18 is designed to be a logic “0”, and the node 20 is designed to be a logic “1”, By setting the logic “0”, the control signal 24 to logic “0”, the control signal 25 to logic “1”, and the control signal 26 to logic “1”, the node of the logic circuit is inverted from that in the first IDDQ measurement mode. It becomes a logical checker.
[0035]
In the normal operation mode in which the node logic fixing circuit 10 is in a conductive state, the control signal 23 is logic "1", the control signal 24 is logic "0", the control signal 25 is logic "1", and the control signal 26 is logic "1". By setting to “0”, the logical fixation to the node is stopped.
[0036]
By preparing the two types of IDDQ measurement modes in this manner, it becomes possible to set the toggle rate of the node of the circuit constituting the semiconductor device to 100%, to cause a stuck-at fault where the node is short-circuited to the power supply or the ground level, Can detect a bridge fault that short-circuits with another node.
[0037]
FIG. 3 is a circuit diagram showing a state in which a node logic fixing circuit is inserted into a node for driving a wiring in a layout of a circuit configuring the semiconductor device such that a long adjacent wiring forms a physical checker pattern.
[0038]
This is because, at an arbitrary node of a circuit constituting a semiconductor device, an adjacent long wiring such as an internal bus or a multi-phase clock is extracted in association with a layout, and a node logic fixing circuit is inserted as in the circuit shown in FIG. Then, setting is made so that logic "0" and logic "1" are alternately applied to the wiring.
[0039]
3, reference numeral 30 denotes an input of a driver of an internal bus line, 31 denotes an adjacent long bus line, 37 to 40 denote nodes of the adjacent long bus line, 41 denotes an inserted node logic fixing circuit, and 42 denotes a bus driver. is there. 32 is an IDDQ mode control signal, and 33 to 36 are control signals in the IDDQ mode.
[0040]
Table 2 is a logical value table showing the logical state of each node in the first IDDQ measurement mode and the second IDDQ measurement mode in the circuit of FIG.
[0041]
[Table 2]
[0042]
As shown in Table 2, for example, in the first IDDQ measurement mode, the bus lines 37 and 39 are set to logic "0", and the bus lines 38 and 40 are set to logic "1", and in the second IDDQ measurement mode, The bus lines 38 and 40 are set to be logic "0", and the bus lines 37 and 39 are set to be logic "1".
[0043]
A long wiring adjacent to the layout uses a bus driver or a clock driver having a large current capacity. Therefore, when the logic of a bus or a clock node is fixed, it is fixed by a logic circuit preceding the driver as shown in FIG. This is very important.
[0044]
In this way, by using the circuit configuration as shown in FIG. 2 and the layout as shown in FIG. 3 together, it is possible to cover not only a logical checker pattern but also a physical checker pattern, and a higher failure A detection rate can be obtained.
[0045]
(Embodiment 2)
FIG. 4 is a circuit diagram showing a configuration of the node logic fixing circuit according to the second embodiment of the present invention. This embodiment is essentially the same as the first embodiment, and slightly changes the way of giving an IDDQ mode control signal for controlling disconnection of a node.
[0046]
In FIG. 4, 45 is a MOSFET switch, 46 is a PFET, 47 is an NFET, 48 is an output terminal of a node where this circuit is inserted, 49 is an input terminal of the next stage of the node where this circuit is inserted, and 50 and 51 are IDDQ mode control signals for controlling the disconnection of the nodes, and 52 and 53 are control signals for logically fixing the input terminal 49 of the next stage.
[0047]
In the node logic fixing circuit having the above configuration, the MOSFET switch 45 electrically disconnects any node of the circuit constituting the semiconductor device during IDDQ measurement, and electrically conducts during normal operation. The MOSFET switch 45 is configured by connecting a PFET and an NFET in parallel in order to prevent a level drop due to the body bias effect of the MOSFET.
[0048]
The IDDQ mode control signals 50 and 51 open and close the MOSFET switch 45. In the present embodiment, when the IDDQ mode control signal 50 is logic “0” and the logic 51 is logic “1”, the terminals 48 and 49 are electrically disconnected, 50 is logic “1”, and 51 is logic “1”. When it is "0", the terminals 48 and 49 are connected.
[0049]
The PFET 46 sets the node electrically disconnected at the time of IDDQ measurement to the power supply level, and the NFET 47 similarly sets the node electrically disconnected to the ground level. That is, if both of the control signals 52 and 53 are logic “0”, the terminal 49 becomes logic “1”, and if both are logic “1”, the terminal 49 becomes logic “0”.
[0050]
When the signal 52 is a logical value “0” and the signal 53 is a logical “1”, the signal at the terminal 48 is output when the MOSFET switch 45 is closed and the terminal 48 and the terminal 49 are connected. When the terminal 45 is opened and the terminals 48 and 49 are disconnected, the impedance becomes high.
[0051]
By inserting the node logic fixing circuit configured as described above into an arbitrary node of a circuit configuring a semiconductor device, an arbitrary node can be set to logic “0” or logic “at the time of IDDQ measurement, as in the first embodiment. 1 ".
[0052]
(Embodiment 3)
FIG. 5 is a circuit diagram showing a configuration of the node logic fixing circuit according to the third embodiment of the present invention. In the present embodiment, the resistance and capacitance when the switch is conductive are reduced by lowering the threshold value of the NFET and PFET constituting the MOSFET switch, and the substrate potential of the NFET and PFET constituting the switch is separated. This is to reduce the leakage at the time of cutoff by utilizing the substrate bias effect.
[0053]
In FIG. 5, 55 and 56 are NFETs and PFETs constituting a MOSFET switch, 57 is an NFET, 58 is a PFET, 59 is an output terminal of a node where this circuit is inserted, and 60 is a next stage of a node where this circuit is inserted. Input terminals 61 and 62 are IDDQ mode control signals for controlling disconnection of nodes, 63 and 64 are control signals for logically fixing the input terminal 60 of the next stage, and 65 and 66 are substrates of PFET 56 and NFET 55 constituting MOSFET switches. Power supply.
[0054]
In the node logic fixing circuit having the above configuration, the MOSFET switch electrically disconnects an arbitrary node of a circuit constituting the semiconductor device at the time of IDDQ measurement, and electrically conducts at the time of normal operation. The NFET 55 and the PFET 56 are configured by connecting in parallel low-threshold types in order to prevent a level drop due to the substrate bias effect of the MOSFET.
[0055]
The IDDQ mode control signals 61, 62 open and close the MOSFET switches. In the present embodiment, when the IDDQ mode control signal 61 is logic “0” and the logic 62 is logic “1”, the terminals 59 and 60 are electrically disconnected, and the logic 61 is logic “1” and the logic 62 is logic “1”. When it is "0", the terminals 59 and 60 are connected.
[0056]
The PFET 58 sets the node electrically disconnected at the time of IDDQ measurement to the power supply level, and the NFET 57 similarly sets the node electrically disconnected to the ground level. That is, if both of the control signals 63 and 64 are logic “0”, the terminal 60 becomes logic “1”, and if both are logic “1”, the terminal 60 becomes logic “0”.
[0057]
If the signal 63 is a logical value “0” and the signal 64 is a logical “1”, the signal at the terminal 59 is output if the MOSFET switch is closed and the terminal 59 and the terminal 60 are connected, and the MOSFET switch is turned off. If it is opened and the terminals 59 and 60 are disconnected, the impedance becomes high.
[0058]
As for the substrate power supply of the MOSFET switch, during normal operation, the substrate power supply 65 of the PFET 56 is set to the power supply potential, and the substrate power supply 66 of the NFET 55 is set to the ground potential. At the time of IDDQ measurement, the substrate power supply 65 is set to a higher potential than the power supply, and the substrate power supply 66 is set to a lower potential than the ground, so that the leakage at the time of signal disconnection is reduced by the substrate bias effect.
[0059]
As described above, according to the node logic fixing circuit of the present embodiment, when inserted into a node of a circuit constituting a semiconductor device, the resistance and capacitance of the MOSFET switch when conducting can be reduced, and the substrate bias effect can be reduced. The leakage at the time of cut-off can be reduced by using the above.
[0060]
In the third embodiment, as shown in FIG. 6, only the NFET having a low threshold value is used as the MOSFET switch. When the NFET is turned on during normal operation, the gate potential is increased to reduce the conduction resistance. A configuration in which the leakage current is reduced by the substrate bias effect is also effective. Here, in FIG. 6, the same reference numerals are given to the circuits corresponding to FIG.
[0061]
【The invention's effect】
As described above, according to the present invention, the node logic fixing circuit is constituted by the switch means and the logic level fixing means, and the node logic fixing circuit is inserted into the node where the logic does not change, so that the IDDQ test can be performed. Sometimes electrically disconnected nodes can be set to power or ground levels, and by controlling all or some of the nodes to be in a logical checker pattern, toggle all of the circuits that make up the semiconductor device. The rate can be set to 100%. Further, since the node logic fixing circuit is inserted only at a necessary node, an increase in circuit elements can be suppressed. As a result, a special effect that high-speed and accurate inspection can be achieved is achieved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a node logic fixing circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a state where a node logic fixing circuit is inserted into a node.
FIG. 3 is a circuit diagram showing a state in which a node logic fixing circuit is inserted in a long wiring node adjacent to the layout.
FIG. 4 is a circuit diagram showing a configuration of a node logic fixing circuit according to a second embodiment of the present invention.
FIG. 5 is a circuit diagram showing a configuration of a node logic fixing circuit according to a third embodiment of the present invention.
FIG. 6 is a circuit diagram showing a configuration of a node logic fixing circuit according to a third embodiment of the present invention, in which only MOSFETs having low thresholds are used as MOSFET switches;
[Explanation of symbols]
1,45 MOSFET switch 2 MOSFET switch control inverter 3,46,56,58 PFET
4, 47, 55, 57 NFET
5, 48, 59 Output terminals 6, 49, 60 of logic-fixed nodes Input terminals 7, 22, 32, 50, 51, 61, 62 of the next stage of logic-fixed nodes IDDQ mode control signals 8, 9, 23 to 26, 33 to 36, 52, 53, 63, 64 Control signal 10, 41 Node logic fixing circuit 11 Logic circuit block 12, 21 Terminal 13 to 20 of logic circuit block Part of logic circuit node 30 Driver input 31 Adjacent long bus line 37-40 Each node of adjacent long bus line 42 Bus driver 65 PFET substrate power supply constituting MOSFET switch 66 NFET substrate power supply constituting MOSFET switch
