【０００１】
【発明の属する技術分野】
本発明は、ＩＣ、ＬＳＩ等の半導体集積回路（半導体デバイス）の電気的特性を検査する半導体試験方法及びその試験波形供給方法、並びに半導体試験装置及びそのドライバに係り、特に動作速度が速い半導体デバイスの検査に好適な試験波形供給方法、半導体試験方法、ドライバ、及び半導体試験装置に関する。
【０００２】
【従来の技術】
半導体試験装置は、被測定デバイスへ所定の試験波形を供給し、被測定デバイスが出力する応答波形から出力データを読み取り、予め用意した期待値データと比較することによって、被測定デバイスの基本的動作及び機能に問題が無いかどうかを検査するものである。被測定デバイスへの試験波形は、半導体試験装置のピンエレクトロニクスから供給される。ピンエレクトロニクスには、パターンデータから試験波形を生成して被測定デバイスへ出力するドライバを備えている。ドライバは、被測定デバイスの入出力端子の数だけ備えている。
【０００３】
図６（ａ）は従来の半導体試験装置のドライバを示す図、図６（ｂ）は従来の半導体試験装置のドライバの入力及び出力電圧を示す図である。ドライバ１は、図示しない波形フォーマッタからパターンデータＤＡＴＡのポジティブ信号ＤＡＴＡＰ及びネガティブ信号ＤＡＴＡＮ、及び被測定デバイスの入出力信号インタフェースの論理レベルに合致する電圧ＶＨ，ＶＬを入力する。ドライバ１の出力電圧Ｖｏｕｔ１は、パターンデータＤＡＴＡの変化に応じた試験波形を生成して出力する。
【０００４】
一般に、ドライバの出力電圧は、図６（ｂ）に示すように、パターンデータＤＡＴＡの情報と設定電圧（基準電圧ＶＨ，ＶＬ）の情報とによって、高速に動作制御が行われている。一方、半導体試験装置において、ドライバと被測定デバイスとの間には、半導体試験装置の動作速度の周期に比べて比較的長い伝送線路と、被測定デバイスを収容するソケット等のインタフェースやそれを搭載する基板等が介在している。
【０００５】
図７（ａ）は従来の半導体試験装置のドライバの伝送線路を含めた等価回路を示す図、図７（ｂ）は等価回路の出力波形を示す図、図７（ｃ）は伝送線路の理想等価回路を示す図である。図７（ａ）において、ドライバ１の出力には、伝送線路２が接続されており、その長さをｌとする。一般に、動作速度６６ＭＨｚを超えると、伝送線路２は、分布常数回路として扱わなければならない。高周波を 伝送するときの伝送線路２の理想（抵抗損失が無いと仮定したとき）等価回路は 、図７（Ｃ）に示すようにコイルＬとコンデンサＣで表される。このとき、図７（ ｂ）に示すように、伝送線路を信号が伝播する時間の２倍の期間Ｔ（Ｔ≒２×ｌ ／ｖ、但しｖ×ｖ＝１／（ＬＣ））では、出力電圧Ｖｏｕｔ２が規定の電圧ＶＨ（又はＶＬ）に達しないで緩やかに立ち上がる（又は立ち下がる）ドリブルアップ現象が発生する。
【０００６】
さらに、ソケット等のインタフェースを搭載する基板には、基板パターン（特性インピーダンスを持つ、いわゆる伝送線路）の他に、接続用のスルーホールやコンタクトのためのパターンパッド等が必要であり、これらのスルーホールやパターンパッドには浮遊容量が発生する。また、被測定デバイスの信号入力端にも入力容量が存在する。
【０００７】
図８（ａ）は従来の半導体試験装置のドライバ及び被測定デバイスの等価回路を示す図、図８（ｂ）は被測定デバイスの入力波形を示す図である。図８（ａ）において、ドライバ１の出力には、伝送線路２が接続され、さらに、スルーホールやパターンパッドの浮遊容量３、特性インピーダンスを持つ基板パターン（伝送線路）４、及び被測定デバイス５の入力容量６が接続されている。このとき、被測定デバイス５のＡ点の入力電圧は、図８（ｂ）に示すように、浮遊容量等の影響で波形の立ち上がり及び立ち下がりがさらに鈍り、波形品質が劣化する。
【０００８】
このように、伝送線路の損失や基板のスルーホールの浮遊容量等の影響により、被測定デバイスへ供給される試験波形は、本来ドライバが出力する波形よりも、波形の立ち上がり／立ち下がり特性が劣化したり、波形形状が変化してしまうという問題があった。近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等の半導体メモリは急速に高速化が進み、次期半導体メモリとして３．２Ｇｂｐｓといった超高速メモリが提案されている。このような高速な半導体デバイスを検査するために、半導体試験装置は、波形品質が良く、低振幅で高速なドライバが必要とされ、ドライバの動作が高速かつ低振幅となる程、波形品質の劣化が重要な問題となってきている。
【０００９】
従来、試験波形の波形品質の劣化を補正するためには、ドライバ単体の出力波形の立ち上がり及び立ち下がりにオーバシュートをかける方法が用いられていた。図９は、従来技術により補正されたドライバの出力波形を示す図である。図９に示すように、出力波形の立ち上がり及び立ち下がりにオーバシュートをかけると、その副作用としてアンダーシュートが発生し易い。また、オーバシュート量は、ドライバ回路の構成によって、予め定めた量しか設定することができず、オーバシュート量を必要に応じて可変することは困難である。一方、スルーホール等の浮遊容量やデバイスの入力容量は、ソケット等のインタフェースの種類や被測定デバイスの種類毎に変わるため、最適のオーバシュート量を設定して波形品質の劣化を補正することは困難であった。
【００１０】
従来の半導体試験装置のドライバの一例として、特許文献１記載の技術がある。従来のドライバは試験波形を出力するのみであり、半導体試験装置と被試験デバイス間を電気的に接続する伝送線路の損失や浮遊容量による損失を補償することができなかった。（特許文献１参照）
【特許文献１】
特開平７−２９４６０７号公報（第１図）
【００１１】
【発明が解決しようとする課題】
本発明は、上記問題に鑑み、簡単な回路構成で、被測定デバイスへ波形品質の良い試験波形を供給することを目的とする。
【００１２】
本発明はまた、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類に応じて、被測定デバイスへ供給される試験波形の波形品質の劣化を補正することを目的とする。
【００１３】
本発明はまた、特に高速な半導体デバイスを検査するのに良好な試験波形供給方法、半導体試験方法、及び半導体試験装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の試験波形供給方法は、試験波形の基準となるパターンデータが変化したとき、被測定デバイスの信号レベルに合致した第２の設定電圧と異なる第１の設定電圧を被測定デバイスへ出力した後、第２の設定電圧を被測定デバイスへ出力するものである。第２の設定電圧より大きな第１の設定電圧を被測定デバイスへ出力する場合と、第２の設定電圧より小さな第１の設定電圧を被測定デバイスへ出力する場合があり、さらに複数の異なる第１の設定電圧を被測定デバイスへ順次出力する場合がある。
【００１５】
例えば、伝送線路の損失や基板のスルーホールの浮遊容量等の影響により、被測定デバイスへ供給される試験波形の立ち上がりが緩やかになる場合、その期間は第２の設定電圧より大きな第１の設定電圧を被測定デバイスへ出力し、試験波形がある程度落ち着いた後、被測定デバイスの信号レベルに合致した第２の設定電圧を被測定デバイスへ出力する。また、被測定デバイスへ供給される試験波形の立ち下がりが緩やかになる場合、その期間は第２の設定電圧より小さな第１の設定電圧を被測定デバイスへ出力し、試験波形がある程度落ち着いた後、被測定デバイスの信号レベルに合致した第２の設定電圧を被測定デバイスへ出力する。
【００１６】
また、ドライバ自身の出力波形のオーバシュート又はアンダーシュートを補正する場合は、逆に、試験波形の立ち上がりでは第２の設定電圧より小さな第１の設定電圧を被測定デバイスへ出力し、試験波形の立ち下がりでは第２の設定電圧より大きな第１の設定電圧を被測定デバイスへ出力する。
【００１７】
このようにして、被測定デバイスへ供給される試験波形の波形品質の劣化を補正し、被測定デバイスへ波形品質の良い試験波形を供給することができる。そして、第１の設定電圧の大きさと第２の設定電圧へ切り替える時期とを調整することにより、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類に応じて、被測定デバイスへ供給される試験波形の波形品質の劣化を補正することができる。
【００１８】
さらに、複数の異なる第１の設定電圧を被測定デバイスへ順次出力することにより、第１の設定電圧の大きさと出力期間とを細かく調整して、被測定デバイスへより高品質の試験波形を供給することができる。
【００１９】
本発明の半導体試験方法は、上記試験波形供給方法を用いて、半導体デバイスの基本的動作及び機能を検査するものである。
【００２０】
本発明の半導体試験装置のドライバは、上記試験波形供給方法を実施するために、被測定デバイスの信号レベルに合致した第２の設定電圧と、第２の設定電圧と異なる第１の設定電圧とを有する電圧設定手段と、電圧設定手段の設定電圧の１つを選択して出力する電圧切替手段と、第１の設定電圧と第２の設定電圧の切替時間を設定する手段と、試験波形の基準となるパターンデータの変化と第１の設 定電圧と第２の設定電圧の切替時間に応じて、電圧切替手段へ電圧設定手段の設 定電圧の１つの選択を指示する手段とを備えたものである。第１の設定電圧は、第２の設定電圧より大きい場合と第２の設定電圧より小さい場合があり、さらに電圧設定手段が、複数の異なる第１の設定電圧を有する場合がある。
【００２１】
本発明の半導体試験装置は、半導体デバイスの基本的動作及び機能を検査する半導体試験装置において、上記ドライバを備えたものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に従って説明する。図１は、本発明の一実施の形態によるドライバの構成図である。また、図２は、本発明の一実施の形態によるドライバの動作を説明するタイミングチャートである。本実施の形態のドライバ１０２は、パターン／エッジ変換回路１０、エッジ制御回路２０、遅延量制御回路３０、遅延回路４０、出力電圧設定回路５０、出力電圧切替回路６０、及び出力バッファ回路７０を含んで構成されている。
【００２３】
パターン／エッジ変換回路１０は、後述する波形フォーマッタ（図示せず）からパターンデータを入力する。通常、パターンデータは、波形フォーマッタからポジティブ信号及びネガティブ信号の差動信号として出力される。本実施の形態では、一例として、図２（ａ）に示すように、パターンデータのポジティブ信号をパターン／エッジ変換回路１０の入力端子Ｄ０へ入力する場合について説明する。
【００２４】
パターン／エッジ変換回路１０は、入力したパターンデータの変化点を幅の狭いパルス信号に変換し、セット信号Ｓ又はリセット信号Ｒとして出力する。図２（ｂ）に示すように、セット信号Ｓはパターンデータの０（ローレベル）から１（ハイレベル）への変化点で発生し、図２（ｃ）に示すように、リセット信号Ｒはパターンデータの１（ハイレベル）から０（ローレベル）への変化点で発生する。セット信号Ｓはエッジ制御回路２０の入力端子Ｈ１に接続され（図２（ｄ））、リセット信号Ｒはエッジ制御回路２０の入力端子Ｌ１に接続される（図２（ｅ））。
【００２５】
一方、遅延回路４０は、パターン／エッジ変換回路１０から出力されたセット信号Ｓ及びリセット信号Ｒを、それぞれ遅延量制御回路３０で設定された期間だけ遅延する。セット信号Ｓの遅延信号はエッジ制御回路２０の入力端子Ｈ２に接続され（図２（ｆ））、リセット信号Ｒの遅延信号はエッジ制御回路２０の入力端子Ｌ２に接続される（図２（ｇ））。図２において、セット信号Ｓの遅延量はｔ１−ｔ０であり、リセット信号Ｒの遅延量はｔ３−ｔ２である。これらの遅延量は、遅延量制御回路３０により、それぞれ任意の値に制御される。
【００２６】
エッジ制御回路２０は、フリップフロップ回路２１，２２，２３、及び出力電圧選択回路２４を含んで構成されている。フリップフロップ回路２１，２２，２３は、ＲＳフリップフロップと同様の動作を行う回路であり、セット入力Ｓ，リセット入力Ｒを複数備えている。いずれか１つのセット入力Ｓが１（ハイレベル）となると、出力Ｑがセットされて１（ハイレベル）となり、出力Ｑが１（ハイレベル）の状態で、いずれか１つのリセット入力Ｒが１（ハイレベル）となると、出力Ｑがリセットされて０（ローレベル）となる。出力ＱＢは、出力Ｑの１，０を反転したものが現れる。これらのフリップフロップ回路２１，２２，２３は、例えばバイポーラトランジスタ等で構成されるが、回路構成はこれに限らず、ＲＳフリップフロップと同様の動作を行うものであればよい。
【００２７】
フリップフロップ回路２１は、セット入力を１つ、リセット入力を３つ備えている。そして、セット入力Ｓ１には、入力端子Ｌ１に接続されたリセット信号Ｒが入力される。また、リセット入力Ｒ１には、入力端子Ｈ１に接続されたセット信号Ｓが入力され、リセット入力Ｒ２には、入力端子Ｈ２に接続されたセット信号Ｓの遅延信号が入力され、リセット入力Ｒ３には、入力端子Ｌ２に接続されたリセット信号Ｒの遅延信号が入力される。図２（ｄ）〜（ｇ）を入力とするフリップフロップ回路２１の出力Ｑ（ＦＦ２１Ｑ）は、図２（ｈ）に示すように、セット入力Ｓ１（Ｌ１：リセット信号Ｒ）の立ち上がりで１（ハイレベル）となり、リセット入力Ｒ３（Ｌ２：リセット信号Ｒの遅延信号）の立ち上がりで０（ローレベル）となる。逆にフリップフロップ回路２１の出力ＱＢ（ＦＦ２１ＱＢ）は、図２（ｉ）に示すように、リセット入力Ｒ３（Ｌ２：リセット信号Ｒの遅延信号）の立ち上がりで１（ハイレベル）となり、セット入力Ｓ１（Ｌ１：リセット信号Ｒ）の立ち上がりで０（ローレベル）となる。
【００２８】
フリップフロップ回路２２は、セット入力を２つ、リセット入力を２つ備えている。そして、セット入力Ｓ１には、入力端子Ｌ１に接続されたリセット信号Ｒが入力され、セット入力Ｓ２には、入力端子Ｌ２に接続されたリセット信号Ｒの遅延信号が入力される。また、リセット入力Ｒ１には、入力端子Ｈ１に接続されたセット信号Ｓが入力され、リセット入力Ｒ２には、入力端子Ｈ２に接続されたセット信号Ｓの遅延信号が入力される。図２（ｄ）〜（ｇ）を入力とするフリップフロップ回路２２の出力Ｑ（ＦＦ２２Ｑ）は、図２（ｊ）に示すように、セット入力Ｓ１（Ｌ１：リセット信号Ｒ）の立ち上がりで１（ハイレベル）となり、リセット入力Ｒ１（Ｈ１：セット信号Ｓ）の立ち上がりで０（ローレベル）となる。逆にフリップフロップ回路２２の出力ＱＢ（ＦＦ２２ＱＢ）は、図２（ｋ）に示すように、リセット入力Ｒ１（Ｈ１：セット信号Ｓ）の立ち上がりで１（ハイレベル）となり、セット入力Ｓ１（Ｌ１：リセット信号Ｒ）の立ち上がりで０（ローレベル）となる。
【００２９】
フリップフロップ回路２３は、セット入力を１つ、リセット入力を３つ備えている。そして、セット入力Ｓ１には、入力端子Ｈ１に接続されたセット信号Ｓが入力される。また、リセット入力Ｒ１には、入力端子Ｌ１に接続されたリセット信号Ｒが入力され、リセット入力Ｒ２には、入力端子Ｌ２に接続されたリセット信号Ｒの遅延信号が入力され、リセット入力Ｒ３には、入力端子Ｈ２に接続されたセット信号Ｓの遅延信号が入力される。図２（ｄ）〜（ｇ）を入力とするフリップフロップ回路２３の出力Ｑ（ＦＦ２３Ｑ）は、図２（ｌ）に示すように、セット入力Ｓ１（Ｈ１：セット信号Ｓ）の立ち上がりで１（ハイレベル）となり、リセット入力Ｒ３（Ｈ２：セット信号Ｓの遅延信号）の立ち上がりで０（ローレベル）となる。逆にフリップフロップ回路２３の出力ＱＢ（ＦＦ２３ＱＢ）は、図２（ｍ）に示すように、リセット入力Ｒ３（Ｈ２：セット信号Ｓの遅延信号）の立ち上がりで１（ハイレベル）となり、セット入力Ｓ１（Ｈ１：セット信号Ｓ）の立ち上がりで０（ローレベル）となる。
【００３０】
出力電圧選択回路２４は、フリップフロップ回路２２の出力ＱＢ（ＦＦ２２ＱＢ）を、設定電圧の高電圧側（ＶＨ１及びＶＨ２）選択のためのイネーブルポジティブ信号ＨＥＮＰ、及びイネーブルネガティブ信号ＬＥＮＮとして入力する（図２（ｐ），（ｕ））。また、出力電圧選択回路２４は、フリップフロップ回路２２の出力Ｂ（ＦＦ２２Ｑ）を、設定電圧の低電圧側（ＶＬ１及びＶＬ２）選択のためのイネーブルポジティブ信号ＬＥＮＰ、及びイネーブルネガティブ信号ＨＥＮＮとして入力する（図２（ｔ），（ｑ））。
【００３１】
さらに、出力電圧選択回路２４は、フリップフロップ回路２３の出力Ｑ（ＦＦ２３Ｑ）を、設定電圧ＶＨ１の選択ポジティブ信号ＨＳＥＬＰとして入力し（図２（ｎ））、フリップフロップ回路２３の出力ＱＢ（ＦＦ２３ＱＢ）を、設定電圧ＶＨ１の選択ネガティブ信号ＨＳＥＬＮとして入力する（図２（ｏ））。一方、出力電圧選択回路２４は、フリップフロップ回路２１の出力Ｑ（ＦＦ２１Ｑ）を、設定電圧ＶＬ１の選択ポジティブ信号ＬＳＥＬＰとして入力し（図２（ｒ））、フリップフロップ回路２１の出力ＱＢ（ＦＦ２１ＱＢ）を、設定電圧ＶＬ１の選択ネガティブ信号ＬＳＥＬＮとして入力する（図２（ｓ））。なお、出力電圧選択回路２４に入力される各ネガティブ信号は、各ポジティブ信号の１，０が反転したものである。
【００３２】
出力電圧選択回路２４は、これらの入力に基づいて、設定電圧の選択信号Ｈ１ｏｕｔ（図２（ｖ）），Ｈ２ｏｕｔ（図２（ｗ）），Ｌ１ｏｕｔ（図２（ｘ）），Ｌ２ｏｕｔ（図２（ｙ））を出力電圧切替回路６０へ出力する。
【００３３】
図３は、出力電圧選択回路の入出力関係を示す図である。設定電圧の高電圧側（ＶＨ１及びＶＨ２）選択のためのイネーブルポジティブ信号ＨＥＮＰが１（ハイレベル）であり、かつ設定電圧ＶＨ１の選択ポジティブ信号ＨＳＥＬＰが１（ハイレベル）のときは選択信号Ｈ１ｏｕｔが１（ハイレベル）となり、設定電圧ＶＨ１の選択ネガティブ信号ＨＳＥＬＮが１（ハイレベル）のときは選択信号Ｈ２ｏｕｔが１（ハイレベル）となる。一方、設定電圧の低電圧側（ＶＬ１及びＶＬ２）選択のためのイネーブルポジティブ信号ＬＥＮＰが１（ハイレベル）であり、かつ設定電圧ＶＬ１の選択ポジティブ信号ＬＳＥＬＰが１（ハイレベル）のときは選択信号Ｌ１ｏｕｔが１（ハイレベル）となり、設定電圧ＶＬ１の選択ネガティブ信号ＬＳＥＬＮが１（ハイレベル）のときは選択信号Ｌ２ｏｕｔが１（ハイレベル）となる。
【００３４】
出力電圧設定回路５０は、４つの異なる設定電圧ＶＬ１，ＶＬ２，ＶＨ１，ＶＨ２を有し、各設定電圧を出力電圧切替回路６０へ供給する。各設定電圧は、それぞれ任意に設定可能であって、例えば、本来ドライバで得たいローレベルをＶＬ２、ハイレベルをＶＨ２で設定する。
【００３５】
出力電圧切替回路６０は、出力電圧選択回路２４から入力した選択信号Ｈ１ｏｕｔ，Ｈ２ｏｕｔ，Ｌ１ｏｕｔ，Ｌ２ｏｕｔに基づいて、選択信号Ｈ１ｏｕｔが１（ハイレベル）のときは設定電圧ＶＨ１、選択信号Ｈ２ｏｕｔが１（ハイレベル）のときは設定電圧ＶＨ２、選択信号Ｌ１ｏｕｔが１（ハイレベル）のときは設定電圧ＶＨ１、選択信号Ｌ２ｏｕｔが１（ハイレベル）のときは設定電圧ＶＬ２をそれぞれ選択して出力する（図２（ｚ））。出力電圧切替回路６０の出力は、出力バッファ回路７０を介してドライバ波形が出力される。
【００３６】
図５は、本発明の一実施の形態によるドライバの出力波形の一例を示す図である。本例は、図１の出力電圧設定回路５０の設定電圧ＶＬ１，ＶＬ２，ＶＨ１，ＶＨ２を、ＶＬ１＜ＶＬ２＜ＶＨ２＜ＶＨ１とし、本来ドライバ出力としたいローレベルをＶＬ２、ハイレベルをＶＨ２で設定した例を示している。
【００３７】
例えば、ドライバの出力に接続する伝送線路の損失や基板のスルーホールの浮遊容量等の影響により、被測定デバイス（負荷）へ供給される（図８のＡ点で観測される）試験波形の立ち上がりが緩やかになる場合、その期間（ｔ０〜ｔ１）はドライバの出力電圧を本来の設定電圧ＶＨ２より大きな設定電圧ＶＨ１とし、試験波形がある程度落ち着いた時期（ｔ１）にドライバの出力電圧を本来の設定電圧ＶＨ２に切り替える。また、被測定デバイスへ供給される試験波形の立ち下がりが緩やかになる場合、その期間（ｔ２〜ｔ３）はドライバの出力電圧を本来の設定電圧ＶＬ２より小さな設定電圧ＶＬ１とし、試験波形がある程度落ち着いた時期（ｔ３）にドライバの出力電圧を被測定デバイスの入出力信号インタフェースの論理レベルに合致した本来の設定電圧ＶＬ２に切り替える。
【００３８】
また、ドライバ自身の出力波形のオーバシュート又はアンダーシュートを補正する場合は、本例とは逆に、ＶＨ１＜ＶＨ２，ＶＬ１＞ＶＬ２ とする。そして 、試験波形がある程度落ち着いた時期（ｔ１，ｔ３）にドライバの出力電圧を設定電圧ＶＨ１，ＶＬ１から被測定デバイスの入出力信号インタフェースの論理レベルに合致した本来の設定電圧ＶＨ２，ＶＬ２に切り替える。
【００３９】
このようにして、被測定デバイスへ供給される試験波形の波形品質の劣化を補正（伝送線路等の損失を補償）し、被測定デバイスへ波形品質の良い試験波形を供給することができる。そして、試験波形の立ち上がり又は立ち下がり時のドライバの出力電圧は、出力電圧設定回路５０の設定電圧ＶＬ１，ＶＨ１を変えることより、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類に応じて最適な値を設定することができる。また、設定電圧ＶＨ２に切り替える時期（ｔ１）及び設定電圧ＶＬ２に切り替える時期（ｔ３）は、遅延量制御回路３０の制御で遅延回路４０の遅延量を変えることにより、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類に応じた最適な時期を設定することができる。従って、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類に応じて、被測定デバイスへ供給される試験波形の波形品質の劣化を適切に補正することができる。
【００４０】
以上説明した本発明のドライバは、基準となるパターンデータと遅延量から電圧源選択のための信号を生成し、電圧源の切替を行うという簡単な回路構成で、伝送線路の補償が可能なドライバを実現できる。
【００４１】
以上説明した実施の形態（図１）では、高電圧側及び低電圧側でそれぞれ被測定デバイスの信号レベルに合致した本来の設定電圧の他にもう１つの設定電圧（合計４つの設定電圧）を用いて切り替えを行っていたが、本発明はこれに限らず、本来の設定電圧の他に２つ以上の設定電圧（合計４つ以上の設定電圧）を用いて切り替えを行ってもよい。より多くの設定電圧を用いて切り替えを行うことにより、各設定電圧の大きさと切り替え時期とを細かく調整して、被測定デバイスへより高品質の試験波形を供給することができる。
【００４２】
また、被測定デバイスの伝送量を上げる方法として、入出力インタフェースの論理レベルの多値化が提案されている。本実施の形態において、出力電圧設定回路の電圧源の個数を増やし、電圧選択のためのエッジ制御回路を変更することによって、多値入出力インタフェースの被測定デバイスにも対応することができる。
【００４３】
本実施の形態によれば、ドライバと被測定デバイス（負荷）間のインタフェースの形態（基板や伝送線路等）や、被測定デバイス（負荷）の種類によらず、ドライバと被測定デバイス（負荷）間のインタフェースでの損失を補償することのできるドライバを実現できる。
【００４４】
本発明の方法を用いれば、被測定デバイスに高品質な試験波形を供給できる。
【００４５】
本実施の形態（図１）におけるドライバのエッジ制御回路２０はフリップフロップ回路２１、２２，２３と出力電圧選択回路２４で構成されるが、フリップフロップの個数や回路構成を限定するものではなく、出力電圧設定回路５０の電圧を選択するための信号が出力される構成であれば構わない。
【００４６】
また、本実施の形態（図１）では、全ての回路がドライバ１０２に含まれているが、例えば出力電圧設定回路５０や遅延量制御回路３０などの各回路ブロックはドライバ１０２と別途設けられた構成であっても構わない。
【００４７】
次に、本発明のドライバを搭載した半導体試験装置およびその試験方法について説明する。
【００４８】
図４は、半導体試験装置の概略構成を示す図である。半導体試験装置１００は、被測定デバイス１１２へ試験波形を供給し、被測定デバイス１１２から出力された応答波形と予め用意された期待値との比較・良否判定を行うことにより、被測定デバイス１１２の基本的動作及び機能を検査する装置である。
【００４９】
具体的には、タイミング発生器１０５は、基準信号発生器１０４から供給された原振クロックを用いて、試験周期を決定する周期クロック、及び試験波形のタイミングと応答波形の判定タイミング（立ち上がり／立ち下がりのタイミング）を決定するエッジクロックを発生する。これらのクロックは、エッジクロック間の位相ずれを調整するための遅延回路（図示省略）を経て、波形フォーマッタ１０７及びディジタルコンパレータ１０８へ供給される。
【００５０】
パターン発生器１０６は、試験波形や期待値の情報を含んだテストパターンデータを生成する。波形フォーマッタ１０７は、タイミング発生器１０５から試験波形の立ち上がり／立ち下がりのタイミングを決定するエッジクロックを、またパターン発生器１０６からテストパターンデータを受け取り、試験波形の基準となるパターンデータを生成して、ピンエレクトロニクス１０１のドライバ１０２へ出力する。
【００５１】
ドライバ１０２は、波形フォーマッタ１０７のパターンデータから試験波形を生成し、伝送線路１１１を通して、被測定デバイス１１２へ出力する。図示しないが、伝送線路１１１と被測定デバイス１１２との間にはデバイスを収容するソケット等のインタフェースやそれを搭載する基板が存在する。
【００５２】
ピンエレクトロニクス１０１のコンパレータ１０３は、比較（基準）電圧発生器１０９より供給される基準電圧を用いて、被測定デバイス１１２から出力された応答波形を比較判定回路の信号レベルに合致させ、応答波形の論理値電圧（ロー／ハイ）の判定を行う。そして、決められた電圧値を満足していれば、ディジタルコンパレータ１０８でパターン発生器１０６から送られてくる期待値との判定を行う。ここで応答結果が期待値と一致しなかった場合、被測定デバイスは不良と判定され、不良判定結果がフェイルメモリ１１０に書き込まれる。
【００５３】
半導体試験装置は、例えば５０ｃｍの伝送線路１１１を用いて被測定デバイス１１２との信号の授受を行うと、伝送線路１１１での損失がある。本発明によれば、伝送線路の損失を補償することができるから、伝送線路１１１の損失を補償することができる。
【００５４】
本実施の形態では、伝送線路の損失を補償できる半導体試験装置のため、従来の半導体試験装置と同じ長さの伝送線路を用いた場合には、従来よりも高速（高周波）の試験波形を被測定デバイス１１２へ与えることが可能となり、ドライバ１０２が出力する試験波形のタイミング精度を向上させることが可能となる。また、従来の半導体試験装置と同じ試験周波数、同じタイミング速度の場合であれば、伝送線路１１１の長さを更に長くすることができ、半導体試験装置の配置上の自由度、及び操作性における自由度を向上させることができる。
【００５５】
なお、上記説明にて伝送線路の長さを５０ｃｍとしたが、この長さは一条件を挙げたものであり、この線路長に限られるものではない。また、例として本願で開示されるドライバ及び試験波形給電方法を半導体試験装置およびその試験方法に適用する例を説明したが、必ずしも半導体試験装置に限定されるものではない。
【００５６】
本実施の形態によれば、半導体試験装置と被測定デバイス間のインタフェースの形態（基板や伝送線路など）や、被測定デバイスの種類によらず、被試験デバイス（半導体装置）を試験することが可能な半導体試験装置を製造することができる。
【００５７】
次に、上記実施の形態で説明した伝送線路の損失を補償することのできるドライバを用いた、他の実施の形態について説明する。
【００５８】
図１０は、データを送信する送信装置１２０と、送信装置１２０で発生したデータを受信する受信装置１２１において、データの伝達手段として伝送線路１１１を用いたデータ伝送システム、及びデータ通信システムの概略構成を示す図である。送信装置１２０のデータ発生源として、本発明のドライバまたはドライバを含む回路１８０を用いれば、本発明によって伝送線路の損失を補償することが可能であるから、同じ長さの伝送線路を用いた場合には、従来の送信装置よりも高周波のデータを送信することができる。またデータが従来の送信装置と同じ周波数であれば、伝送線路１１１の長さを更に長くすることができ、システム全体の構成や配置上の自由度を向上させることができる。なお、ここで言う送信装置及び受信装置とは、データを伝送線路を通して送受信を行うシステムを指し、具体的には伝送装置、コンピュータ及びその周辺機器、ネットワーク機器、計測器等から構成される装置を指す。本発明は、このような装置同士間に設けられた伝送線路の損失を補償することができるが、その他に、プリント基板上に設けられた伝送線路の損失を補償することもできる。
【００５９】
図１１は、電子部品等が実装されるプリント基板１２２上に設けられた伝送線路１１１の損失を補償する方法の概要を示す図である。プリント基板上で言う伝送線路とは、例えば特性インピーダンス５０Ωとしたパターン配線等を指す。本発明によれば、伝送線路の損失の補償をすることができるため、プリント基板上に本発明のドライバまたはドライバを含む回路１８０を用いることで、プリント基板上の伝送線路の損失を補償することができる。
【００６０】
また、図１２は、プリント基板間の伝送線路の損失を補償する方法の概要を示す図である。図１２のように、プリント基板１２２が複数枚あり、各プリント基板間で電気信号の授受を行う場合には、各基板間を接続するための、いわゆるバックボード１２３と呼ばれる基板を用いることがある。このようなバックボードの配線に、例えば特性インピーダンス５０Ωのパターン配線を用いた場合、プリント基板上に本発明のパルス発生回路を用いることによって、伝送線路の損失を補償することができる。なお、図１２では、ドライバまたはドライバを含む回路１８０を便宜上プリント基板に設けているが、バックボート１２３に設けても構わない。また、プリント基板上の配線は、例として特性インピーダンス５０Ωを挙げたが、これは一条件であり、５０Ωに限るものではない。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６２】
上記実施形態において開示された観点の代表的なものは、次の通りである。
【００６３】
（１）半導体の基本的動作及び機能を検査する半導体試験装置であって、被測定デバイスの信号レベルに合致した第２の設定電圧と、該第２の設定電圧と異なる第１の設定電圧とを有する電圧設定手段と、前記電圧設定手段の設定電圧の１つを選択して出力する電圧切替手段と、前記第１の設定電圧と第２の設定電圧の切替時間を設定する手段と、試験波形の基準となるパターンデータの変化と前記第１の設定電圧と第２の設定電圧の切替時間に応じて、前記電圧切替手段へ前記電圧設定手段の設定電圧の１つの選択を指示する手段とを備えたドライバを搭載したことを特徴とする半導体試験装置である。
【００６４】
（２）試験波形の基準となるパターンデータが変化したとき、被測定デバイスの信号レベルに合致した第２の設定電圧と異なる第１の設定電圧を被測定デバイスへ出力した後、第２の設定電圧を被測定デバイスへ出力することを特徴とする試験波形供給方法である。
【００６５】
（３）上記（２）記載の試験波形供給方法を用いて半導体デバイスの基本的動作及び機能を検査する半導体の試験方法である。
【００６６】
（４）データ伝送システム、及びデータ通信システムであって、送信装置のデータを、伝送線路を通して受信装置へ伝達するデータ伝送システム、及びデータ通信システムにおいて、前記送信装置のデータ発生源に、本発明のドライバを備えたものである。
【００６７】
（５）上記（４）記載の送信装置であって、前記送信装置は伝送装置、コンピュータ及びその周辺機器、ネットワーク機器、計測器のいずれかである。
【００６８】
（６）プリント基板及びプリント基板上の伝送損失補償方法であって、電子部品等を実装するプリント基板において、前記プリント基板上に本発明のドライバを設けたものである。
【００６９】
（７）プリント基板間の伝送損失補償方法であって、電子部品等を実装する複数のプリント基板の間の電気的接続を行うためのバックボード基板において、前記プリント基板間の電気的接続手段として伝送線路を用い、前記プリント基板または前記バックボード基板に本発明のドライバを実装したものである。
【００７０】
【発明の効果】
本発明の試験波形供給方法及びドライバによれば、被測定デバイスへ波形品質の良い試験波形を供給することができる。従って、本発明の半導体試験方法及び半導体試験装置によれば、動作速度が速い半導体デバイスの基本的動作及び機能を精度よく検査することができる。
【００７１】
また、本発明の試験波形供給方法及びドライバによれば、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類に応じて、被測定デバイスへ供給される試験波形の波形品質の劣化を補正することができる。従って、本発明の半導体試験方法及び半導体試験装置によれば、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類にかかわらず、半導体デバイスの基本的動作及び機能を精度よく検査することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるドライバの構成図である。
【図２】本発明の一実施の形態によるドライバの動作を説明するタイミングチャートである。
【図３】出力電圧選択回路の入出力関係を示す図である。
【図４】半導体試験装置の概略構成を示す図である。
【図５】本発明の一実施の形態によるドライバの出力波形の一例を示す図である。
【図６】図６（ａ）は従来の半導体試験装置のドライバを示す図、図６（ｂ）は従来の半導体試験装置のドライバの入力及び出力電圧を示す図である。
【図７】図７（ａ）は従来の半導体試験装置のドライバの伝送線路を含めた等価回路を示す図、図７（ｂ）は等価回路の出力波形を示す図、図７（ｃ）は伝送線路の理想等価回路を示す図である。
【図８】図８（ａ）は従来の半導体試験装置のドライバ及び被測定デバイスの等価回路を示す図、図８（ｂ）は被測定デバイスの入力波形を示す図である。
【図９】従来技術により補正されたドライバの出力波形を示す図である。
【図１０】伝送線路を用いたデータ伝送システム、及びデータ通信システムの概略構成を示す図である。
【図１１】プリント基板上に設けられた伝送線路の損失を補償する方法の概要を示す図である。
【図１２】プリント基板間の伝送線路の損失を補償する方法の概要を示す図である。
【符号の説明】
１０…パターン／エッジ変換回路
２０…エッジ制御回路
２１，２２，２３…フリップフロップ回路
２４…出力電圧選択回路
３０…遅延量制御回路
４０…遅延回路
５０…出力電圧設定回路
６０…出力電圧切替回路
７０…出力バッファ回路
１００…半導体試験装置
１０１…ピンエレクトロニクス
１０２…ドライバ
１０３…コンパレータ
１１１…伝送線路
５，１１２…被測定デバイス[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor test method for inspecting electrical characteristics of a semiconductor integrated circuit (semiconductor device) such as an IC and an LSI, a test waveform supply method thereof, and a semiconductor test apparatus and a driver thereof. The present invention relates to a test waveform supply method, a semiconductor test method, a driver, and a semiconductor test apparatus suitable for the inspection of a semiconductor device.
[0002]
[Prior art]
The semiconductor test apparatus supplies a predetermined test waveform to the device under test, reads output data from a response waveform output from the device under test, and compares the read data with expected value data prepared in advance to perform basic operation of the device under test. And to check if there is no problem in the function. The test waveform to the device under test is supplied from the pin electronics of the semiconductor test device. The pin electronics includes a driver that generates a test waveform from the pattern data and outputs the test waveform to the device under test. The number of drivers is equal to the number of input / output terminals of the device under test.
[0003]
FIG. 6A is a diagram illustrating a driver of a conventional semiconductor test device, and FIG. 6B is a diagram illustrating input and output voltages of the driver of the conventional semiconductor test device. The driver 1 inputs a positive signal DATAP and a negative signal DATAN of the pattern data DATA and voltages VH and VL matching the logic level of the input / output signal interface of the device under test from a waveform formatter (not shown). The output voltage Vout1 of the driver 1 generates and outputs a test waveform corresponding to a change in the pattern data DATA.
[0004]
Generally, as shown in FIG. 6B, the output voltage of the driver is controlled at high speed by the information of the pattern data DATA and the information of the set voltages (reference voltages VH and VL). On the other hand, in a semiconductor test device, a transmission line that is relatively long in comparison with the operation speed of the semiconductor test device, an interface such as a socket for accommodating the device under test, and the like are mounted between the driver and the device under test. Substrate and the like are interposed.
[0005]
7A shows an equivalent circuit including a transmission line of a driver of a conventional semiconductor test apparatus, FIG. 7B shows an output waveform of the equivalent circuit, and FIG. 7C shows an ideal transmission line. It is a figure showing an equivalent circuit. In FIG. 7A, the transmission line 2 is connected to the output of the driver 1 and its length is l. Generally, above an operating speed of 66 MHz, the transmission line 2 must be treated as a distributed constant circuit. An ideal circuit (assuming that there is no resistance loss) of the transmission line 2 when transmitting a high frequency is represented by a coil L and a capacitor C as shown in FIG. At this time, as shown in FIG. 7B, in a period T (T ≒ 2 × l / v, where v × v = 1 / (LC)) twice as long as a signal propagates through the transmission line, the output is A dribble-up phenomenon occurs in which the voltage Vout2 does not reach the prescribed voltage VH (or VL) but rises slowly (or falls).
[0006]
Furthermore, a board on which an interface such as a socket is mounted requires not only a board pattern (a so-called transmission line having a characteristic impedance) but also a through hole for connection, a pattern pad for contact, and the like. Stray capacitance occurs in the holes and pattern pads. An input capacitance also exists at the signal input terminal of the device under test.
[0007]
FIG. 8A is a diagram illustrating a driver of a conventional semiconductor test apparatus and an equivalent circuit of a device under test, and FIG. 8B is a diagram illustrating input waveforms of the device under test. 8A, a transmission line 2 is connected to the output of the driver 1, and further, a stray capacitance 3 of a through hole or a pattern pad, a substrate pattern (transmission line) 4 having characteristic impedance, and a device under test 5 Are connected. At this time, the rise and fall of the waveform of the input voltage at the point A of the device under test 5 are further reduced due to the influence of stray capacitance and the like, as shown in FIG.
[0008]
As described above, the rise / fall characteristics of the test waveform supplied to the device under test are more deteriorated than the waveform originally output by the driver due to the influence of the transmission line loss, the stray capacitance of the through hole of the substrate, and the like. Or the shape of the waveform changes. In recent years, the speed of semiconductor memories such as DRAM (Dynamic Random Access Memory) and SDRAM (Synchronous DRAM) has rapidly increased, and an ultra-high-speed memory such as 3.2 Gbps has been proposed as the next semiconductor memory. In order to inspect such a high-speed semiconductor device, a semiconductor test apparatus needs a high-speed driver with low waveform and good waveform quality. As the operation of the driver becomes high-speed and low-amplitude, the waveform quality deteriorates. Is becoming an important issue.
[0009]
Conventionally, a method of overshooting the rise and fall of the output waveform of a single driver has been used to correct the deterioration of the waveform quality of the test waveform. FIG. 9 is a diagram showing an output waveform of a driver corrected by the conventional technique. As shown in FIG. 9, when overshoot is applied to the rise and fall of the output waveform, undershoot is likely to occur as a side effect. Further, the overshoot amount can be set only to a predetermined amount depending on the configuration of the driver circuit, and it is difficult to change the overshoot amount as necessary. On the other hand, the stray capacitance such as through-holes and the input capacitance of the device vary depending on the type of interface such as a socket and the type of the device under test, so it is not possible to set the optimal amount of overshoot to correct waveform quality deterioration. It was difficult.
[0010]
As an example of a driver of a conventional semiconductor test apparatus, there is a technique described in Patent Document 1. A conventional driver only outputs a test waveform, and cannot compensate for a loss in a transmission line electrically connecting a semiconductor test apparatus and a device under test and a loss due to stray capacitance. (See Patent Document 1)
[Patent Document 1]
JP-A-7-294607 (FIG. 1)
[0011]
[Problems to be solved by the invention]
The present invention has been made in view of the above problems, and has as its object to supply a test waveform having high waveform quality to a device under test with a simple circuit configuration.
[0012]
Another object of the present invention is to correct the deterioration of the waveform quality of a test waveform supplied to a device under test according to the type of the device under test or the type of load on an interface such as a socket.
[0013]
Another object of the present invention is to provide a test waveform supply method, a semiconductor test method, and a semiconductor test apparatus which are particularly suitable for inspecting a high-speed semiconductor device.
[0014]
[Means for Solving the Problems]
According to the test waveform supply method of the present invention, when the pattern data serving as the reference of the test waveform changes, a first set voltage different from the second set voltage that matches the signal level of the device under test is output to the device under test. Then, the second set voltage is output to the device under test. There are cases where a first set voltage larger than the second set voltage is output to the device under test, and cases where a first set voltage smaller than the second set voltage is output to the device under test. In some cases, the set voltage of 1 is sequentially output to the device under test.
[0015]
For example, when the rise of the test waveform supplied to the device under test becomes gentle due to the influence of the loss of the transmission line, the stray capacitance of the through hole of the substrate, or the like, the first setting larger than the second setting voltage during that period. The voltage is output to the device under test, and after the test waveform has settled to some extent, the second set voltage that matches the signal level of the device under test is output to the device under test. When the fall of the test waveform supplied to the device under test becomes gentle, a first set voltage smaller than the second set voltage is output to the device under test during that period, and after the test waveform has settled down to some extent. And outputs the second set voltage that matches the signal level of the device under test to the device under test.
[0016]
When correcting the overshoot or undershoot of the output waveform of the driver itself, on the contrary, at the rise of the test waveform, a first set voltage smaller than the second set voltage is output to the device under test, and At the fall, a first set voltage higher than the second set voltage is output to the device under test.
[0017]
In this way, it is possible to correct the deterioration of the waveform quality of the test waveform supplied to the device under test and to supply a test waveform having good waveform quality to the device under test. Then, by adjusting the magnitude of the first set voltage and the timing of switching to the second set voltage, the voltage is supplied to the device under test in accordance with the type of the device under test or the type of interface load such as a socket. Deterioration of the waveform quality of the test waveform can be corrected.
[0018]
Further, by sequentially outputting a plurality of different first set voltages to the device under test, the magnitude and the output period of the first set voltage are finely adjusted to supply a higher quality test waveform to the device under test. can do.
[0019]
The semiconductor test method of the present invention is to inspect the basic operation and function of a semiconductor device using the above-described test waveform supply method.
[0020]
In order to implement the test waveform supply method, the driver of the semiconductor test apparatus according to the present invention uses a second set voltage that matches the signal level of the device under test, a first set voltage that is different from the second set voltage, and A voltage setting means having one of the following: a voltage switching means for selecting and outputting one of the setting voltages of the voltage setting means; a means for setting a switching time between the first setting voltage and the second setting voltage; Means for instructing the voltage switching means to select one of the setting voltages of the voltage setting means according to the change of the reference pattern data and the switching time of the first setting voltage and the second setting voltage. Things. The first set voltage may be larger than the second set voltage or smaller than the second set voltage, and the voltage setting means may have a plurality of different first set voltages.
[0021]
A semiconductor test apparatus according to the present invention is a semiconductor test apparatus for inspecting a basic operation and a function of a semiconductor device, the semiconductor test apparatus including the driver.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a configuration diagram of a driver according to an embodiment of the present invention. FIG. 2 is a timing chart illustrating the operation of the driver according to the embodiment of the present invention. The driver 102 according to the present embodiment includes a pattern / edge conversion circuit 10, an edge control circuit 20, a delay amount control circuit 30, a delay circuit 40, an output voltage setting circuit 50, an output voltage switching circuit 60, and an output buffer circuit 70. It is composed of
[0023]
The pattern / edge conversion circuit 10 inputs pattern data from a later-described waveform formatter (not shown). Usually, the pattern data is output from the waveform formatter as a differential signal of a positive signal and a negative signal. In the present embodiment, as an example, a case will be described in which a positive signal of pattern data is input to the input terminal D0 of the pattern / edge conversion circuit 10, as shown in FIG.
[0024]
The pattern / edge conversion circuit 10 converts a change point of the input pattern data into a narrow pulse signal, and outputs the pulse signal as a set signal S or a reset signal R. As shown in FIG. 2B, the set signal S is generated at the point where the pattern data changes from 0 (low level) to 1 (high level), and as shown in FIG. Occurs at the point where the pattern data changes from 1 (high level) to 0 (low level). The set signal S is connected to the input terminal H1 of the edge control circuit 20 (FIG. 2D), and the reset signal R is connected to the input terminal L1 of the edge control circuit 20 (FIG. 2E).
[0025]
On the other hand, the delay circuit 40 delays the set signal S and the reset signal R output from the pattern / edge conversion circuit 10 by a period set by the delay amount control circuit 30, respectively. The delay signal of the set signal S is connected to the input terminal H2 of the edge control circuit 20 (FIG. 2 (f)), and the delay signal of the reset signal R is connected to the input terminal L2 of the edge control circuit 20 (FIG. 2 (g)). )). In FIG. 2, the delay amount of the set signal S is t1-t0, and the delay amount of the reset signal R is t3-t2. These delay amounts are controlled to arbitrary values by the delay amount control circuit 30.
[0026]
The edge control circuit 20 includes flip-flop circuits 21, 22, 23 and an output voltage selection circuit 24. The flip-flop circuits 21, 22, and 23 are circuits that perform the same operation as the RS flip-flop, and include a plurality of set inputs S and a plurality of reset inputs R. When any one of the set inputs S becomes 1 (high level), the output Q is set to 1 (high level), and in a state where the output Q is 1 (high level), one of the reset inputs R becomes 1 (high level). (High level), the output Q is reset to 0 (Low level). The output QB is obtained by inverting 1, 0 of the output Q. These flip-flop circuits 21, 22, and 23 are composed of, for example, bipolar transistors or the like, but the circuit configuration is not limited to this, and any circuit that performs the same operation as the RS flip-flop may be used.
[0027]
The flip-flop circuit 21 has one set input and three reset inputs. Then, a reset signal R connected to the input terminal L1 is input to the set input S1. Further, a set signal S connected to the input terminal H1 is input to the reset input R1, a delayed signal of the set signal S connected to the input terminal H2 is input to the reset input R2, and a reset input R3. , The delay signal of the reset signal R connected to the input terminal L2 is input. As shown in FIG. 2 (h), the output Q (FF21Q) of the flip-flop circuit 21 having the inputs of FIG. 2 (d) to (g) becomes 1 (L1) at the rising edge of the set input S1 (L1: reset signal R). High level), and becomes 0 (low level) at the rise of the reset input R3 (L2: delay signal of the reset signal R). Conversely, the output QB (FF21QB) of the flip-flop circuit 21 becomes 1 (high level) at the rising edge of the reset input R3 (L2: a delayed signal of the reset signal R) as shown in FIG. It becomes 0 (low level) at the rise of (L1: reset signal R).
[0028]
The flip-flop circuit 22 has two set inputs and two reset inputs. The reset signal R connected to the input terminal L1 is input to the set input S1, and a delayed signal of the reset signal R connected to the input terminal L2 is input to the set input S2. The set signal S connected to the input terminal H1 is input to the reset input R1, and a delay signal of the set signal S connected to the input terminal H2 is input to the reset input R2. As shown in FIG. 2 (j), the output Q (FF22Q) of the flip-flop circuit 22 having the inputs shown in FIGS. 2 (d) to 2 (g) becomes 1 (L1) at the rising edge of the set input S1 (L1: reset signal R). (High level), and becomes 0 (low level) at the rise of the reset input R1 (H1: set signal S). Conversely, the output QB (FF22QB) of the flip-flop circuit 22 becomes 1 (high level) at the rise of the reset input R1 (H1: set signal S) as shown in FIG. 2 (k), and the set input S1 (L1: It becomes 0 (low level) at the rise of the reset signal R).
[0029]
The flip-flop circuit 23 has one set input and three reset inputs. The set signal S connected to the input terminal H1 is input to the set input S1. The reset input R1 receives a reset signal R connected to the input terminal L1, the reset input R2 receives a delay signal of the reset signal R connected to the input terminal L2, and the reset input R3. , The delay signal of the set signal S connected to the input terminal H2 is input. As shown in FIG. 2 (l), the output Q (FF23Q) of the flip-flop circuit 23 having the inputs shown in FIGS. 2 (d) to (g) becomes 1 (H1) at the rising edge of the set input S1 (H1: set signal S). High level), and becomes 0 (low level) at the rise of the reset input R3 (H2: a delay signal of the set signal S). Conversely, the output QB (FF23QB) of the flip-flop circuit 23 becomes 1 (high level) at the rising edge of the reset input R3 (H2: a delayed signal of the set signal S) as shown in FIG. It becomes 0 (low level) at the rise of (H1: set signal S).
[0030]
The output voltage selection circuit 24 inputs the output QB (FF22QB) of the flip-flop circuit 22 as an enable positive signal HENP and an enable negative signal LENN for selecting the high voltage side (VH1 and VH2) of the set voltage (FIG. 2). (P), (u)). Further, the output voltage selection circuit 24 inputs the output B (FF22Q) of the flip-flop circuit 22 as the enable positive signal LENP and the enable negative signal HENN for selecting the low voltage side (VL1 and VL2) of the setting voltage ( (FIG. 2 (t), (q)).
[0031]
Further, the output voltage selection circuit 24 inputs the output Q (FF23Q) of the flip-flop circuit 23 as the selection positive signal HSELP of the set voltage VH1 (FIG. 2 (n)), and outputs the output QB (FF23QB) of the flip-flop circuit 23. Is input as the selection negative signal HSELN of the set voltage VH1 (FIG. 2 (o)). On the other hand, the output voltage selection circuit 24 inputs the output Q (FF21Q) of the flip-flop circuit 21 as the selection positive signal LSELP of the set voltage VL1 (FIG. 2 (r)), and outputs the output QB (FF21QB) of the flip-flop circuit 21. Is input as the selection negative signal LSELN of the setting voltage VL1 (FIG. 2 (s)). Each negative signal input to the output voltage selection circuit 24 is obtained by inverting 1,0 of each positive signal.
[0032]
Based on these inputs, the output voltage selection circuit 24 selects the set voltage selection signals H1out (FIG. 2 (v)), H2out (FIG. 2 (w)), L1out (FIG. 2 (x)), L2out (FIG. 2). (Y)) to the output voltage switching circuit 60.
[0033]
FIG. 3 is a diagram showing the input / output relationship of the output voltage selection circuit. When the enable positive signal HENP for selecting the high voltage side (VH1 and VH2) of the setting voltage is 1 (high level) and the selection positive signal HSELP of the setting voltage VH1 is 1 (high level), the selection signal H1out is high. 1 (high level), and when the selection negative signal HSELN of the setting voltage VH1 is 1 (high level), the selection signal H2out becomes 1 (high level). On the other hand, when the enable positive signal LENP for selecting the low voltage side (VL1 and VL2) of the setting voltage is 1 (high level) and the selection positive signal LSELP of the setting voltage VL1 is 1 (high level), the selection signal When L1out becomes 1 (high level) and the selection negative signal LSELN of the set voltage VL1 is 1 (high level), the selection signal L2out becomes 1 (high level).
[0034]
The output voltage setting circuit 50 has four different setting voltages VL1, VL2, VH1, and VH2, and supplies each setting voltage to the output voltage switching circuit 60. Each set voltage can be set arbitrarily. For example, a low level originally desired by the driver is set as VL2, and a high level is set as VH2.
[0035]
Based on the selection signals H1out, H2out, L1out, and L2out input from the output voltage selection circuit 24, the output voltage switching circuit 60 outputs a setting voltage VH1 and a selection signal H2out of 1 (high level) when the selection signal H1out is 1 (high level). When the selection signal L1out is 1 (high level), the setting voltage VH2 is selected, and when the selection signal L2out is 1 (high level), the setting voltage VH2 is selected and output (see FIG. 6). 2 (z)). A driver waveform is output from the output voltage switching circuit 60 via the output buffer circuit 70.
[0036]
FIG. 5 is a diagram illustrating an example of an output waveform of the driver according to the embodiment of the present invention. In this example, the setting voltages VL1, VL2, VH1, and VH2 of the output voltage setting circuit 50 in FIG. 1 are set to VL1 <VL2 <VH2 <VH1, the low level originally intended as the driver output is set to VL2, and the high level is set to VH2. An example is shown.
[0037]
For example, the rise of the test waveform supplied to the device under test (load) (observed at point A in FIG. 8) due to the effects of the loss of the transmission line connected to the output of the driver and the stray capacitance of the through hole in the substrate. Becomes moderate, the output voltage of the driver is set to the set voltage VH1 higher than the original set voltage VH2 during that period (t0 to t1), and the output voltage of the driver is set to the original set voltage at the time (t1) when the test waveform settles down to some extent. Switch to voltage VH2. When the fall of the test waveform supplied to the device under test becomes gentle, the output voltage of the driver is set to the set voltage VL1 smaller than the original set voltage VL2 during that period (t2 to t3), and the test waveform is settled to some extent. At the time (t3), the output voltage of the driver is switched to the original set voltage VL2 that matches the logical level of the input / output signal interface of the device under test.
[0038]
Further, when overshooting or undershooting of the output waveform of the driver itself is corrected, VH1 <VH2, VL1> VL2 is set, contrary to the present embodiment. Then, at a time (t1, t3) when the test waveform is settled to some extent, the output voltage of the driver is switched from the set voltages VH1, VL1 to the original set voltages VH2, VL2 that match the logic level of the input / output signal interface of the device under test.
[0039]
In this way, it is possible to correct the deterioration of the waveform quality of the test waveform supplied to the device under test (compensate for the loss of the transmission line or the like) and supply a test waveform with good waveform quality to the device under test. The output voltage of the driver at the time of rising or falling of the test waveform is changed according to the type of the device to be measured or the type of the load of the interface such as the socket by changing the set voltages VL1 and VH1 of the output voltage setting circuit 50. An optimal value can be set. The timing (t1) for switching to the set voltage VH2 and the timing (t3) for switching to the set voltage VL2 are determined by changing the delay amount of the delay circuit 40 under the control of the delay amount control circuit 30 to determine the type of device to be measured or the socket or the like. Optimum timing can be set according to the type of interface load. Therefore, it is possible to appropriately correct the deterioration of the waveform quality of the test waveform supplied to the device under test according to the type of the device under test or the type of the load of the interface such as the socket.
[0040]
The driver of the present invention described above is a driver capable of compensating a transmission line with a simple circuit configuration in which a signal for selecting a voltage source is generated from reference pattern data and a delay amount, and a voltage source is switched. Can be realized.
[0041]
In the embodiment described above (FIG. 1), in addition to the original set voltage that matches the signal level of the device under test on the high voltage side and the low voltage side, another set voltage (a total of four set voltages) is used. The switching is performed using the setting voltage, but the present invention is not limited to this, and the switching may be performed using two or more setting voltages (a total of four or more setting voltages) in addition to the original setting voltage. By performing switching using more set voltages, the magnitude of each set voltage and the switching timing can be finely adjusted, and a higher quality test waveform can be supplied to the device under test.
[0042]
Further, as a method of increasing the transmission amount of a device under test, multi-valued logic levels of an input / output interface have been proposed. In the present embodiment, by increasing the number of voltage sources of the output voltage setting circuit and changing the edge control circuit for voltage selection, it is possible to cope with a device to be measured of a multilevel input / output interface.
[0043]
According to the present embodiment, the driver and the device under test (load) are independent of the form of the interface between the driver and the device under test (load) (substrate, transmission line, etc.) and the type of the device under test (load). It is possible to realize a driver capable of compensating for a loss in an interface between the two.
[0044]
By using the method of the present invention, a high-quality test waveform can be supplied to a device under test.
[0045]
Although the driver edge control circuit 20 in the present embodiment (FIG. 1) includes flip-flop circuits 21, 22, and 23 and an output voltage selection circuit 24, the number of flip-flops and the circuit configuration are not limited. Any configuration may be used as long as a signal for selecting the voltage of the output voltage setting circuit 50 is output.
[0046]
In the present embodiment (FIG. 1), all circuits are included in the driver 102. However, each circuit block such as the output voltage setting circuit 50 and the delay amount control circuit 30 is provided separately from the driver 102. It may be a configuration.
[0047]
Next, a semiconductor test apparatus equipped with the driver of the present invention and a test method thereof will be described.
[0048]
FIG. 4 is a diagram showing a schematic configuration of a semiconductor test apparatus. The semiconductor test apparatus 100 supplies a test waveform to the device under test 112, compares the response waveform output from the device under test 112 with an expected value prepared in advance, and determines whether the device is good or bad. This is a device for checking basic operations and functions.
[0049]
More specifically, the timing generator 105 uses the original clock supplied from the reference signal generator 104 to determine a test cycle and a test waveform timing and a response waveform determination timing (rise / rise). An edge clock for determining the falling timing is generated. These clocks are supplied to a waveform formatter 107 and a digital comparator 108 via a delay circuit (not shown) for adjusting a phase shift between edge clocks.
[0050]
The pattern generator 106 generates test pattern data including information on test waveforms and expected values. The waveform formatter 107 receives an edge clock for determining the rising / falling timing of the test waveform from the timing generator 105 and test pattern data from the pattern generator 106 and generates pattern data serving as a reference of the test waveform. , To the driver 102 of the pin electronics 101.
[0051]
The driver 102 generates a test waveform from the pattern data of the waveform formatter 107 and outputs the test waveform to the device under test 112 via the transmission line 111. Although not shown, an interface such as a socket for accommodating the device and a board for mounting the interface exist between the transmission line 111 and the device under test 112.
[0052]
The comparator 103 of the pin electronics 101 uses the reference voltage supplied from the comparison (reference) voltage generator 109 to match the response waveform output from the device under test 112 with the signal level of the comparison / judgment circuit. The logic value voltage (low / high) is determined. If the determined voltage value is satisfied, the digital comparator 108 determines that the value is the expected value transmitted from the pattern generator 106. If the response result does not match the expected value, the device under test is determined to be defective, and the failure determination result is written to the fail memory 110.
[0053]
When the semiconductor test apparatus transmits and receives signals to and from the device under test 112 using, for example, a 50 cm transmission line 111, there is a loss in the transmission line 111. According to the present invention, since the loss of the transmission line can be compensated, the loss of the transmission line 111 can be compensated.
[0054]
In the present embodiment, since a semiconductor test apparatus capable of compensating for the loss of the transmission line, when a transmission line having the same length as the conventional semiconductor test apparatus is used, a higher-speed (high-frequency) test waveform is received than in the conventional case. This can be provided to the measurement device 112, and the timing accuracy of the test waveform output from the driver 102 can be improved. Further, when the test frequency and the timing speed are the same as those of the conventional semiconductor test apparatus, the length of the transmission line 111 can be further increased, and the degree of freedom in arrangement of the semiconductor test apparatus and the operability can be improved. The degree can be improved.
[0055]
In the above description, the length of the transmission line is set to 50 cm, but this length is based on one condition and is not limited to this line length. Further, as an example, the example in which the driver and the test waveform power supply method disclosed in the present application are applied to a semiconductor test apparatus and the test method has been described, but the present invention is not necessarily limited to the semiconductor test apparatus.
[0056]
According to the present embodiment, the device under test (semiconductor device) can be tested regardless of the form of the interface between the semiconductor test apparatus and the device under test (substrate, transmission line, etc.) and the type of the device under test. A possible semiconductor test device can be manufactured.
[0057]
Next, another embodiment using a driver that can compensate for the loss of the transmission line described in the above embodiment will be described.
[0058]
FIG. 10 is a schematic configuration of a data transmission system and a data communication system using a transmission line 111 as data transmission means in a transmission device 120 for transmitting data and a reception device 121 for receiving data generated by the transmission device 120. FIG. If the driver of the present invention or the circuit 180 including the driver is used as the data generation source of the transmission device 120, the loss of the transmission line can be compensated by the present invention. Can transmit data at a higher frequency than the conventional transmission device. If the data has the same frequency as that of the conventional transmission device, the length of the transmission line 111 can be further increased, and the degree of freedom in the configuration and arrangement of the entire system can be improved. Note that the transmitting device and the receiving device referred to herein indicate a system that transmits and receives data through a transmission line, and specifically, a device including a transmission device, a computer and its peripheral devices, a network device, a measuring instrument, and the like. Point. The present invention can compensate for the loss of a transmission line provided between such devices, but can also compensate for the loss of a transmission line provided on a printed circuit board.
[0059]
FIG. 11 is a diagram illustrating an outline of a method of compensating for a loss of the transmission line 111 provided on the printed circuit board 122 on which electronic components and the like are mounted. The transmission line on the printed circuit board refers to, for example, a pattern wiring having a characteristic impedance of 50Ω. According to the present invention, the transmission line loss can be compensated. Therefore, by using the driver or the circuit 180 including the driver of the present invention on a printed circuit board, the transmission line loss on the printed circuit board can be compensated. Can be.
[0060]
FIG. 12 is a diagram showing an outline of a method for compensating for a loss of a transmission line between printed circuit boards. As shown in FIG. 12, when there are a plurality of printed boards 122 and electric signals are transmitted and received between the printed boards, a board called a backboard 123 for connecting the boards may be used. . When a pattern wiring having a characteristic impedance of, for example, 50Ω is used for such a backboard wiring, the transmission line loss can be compensated for by using the pulse generating circuit of the present invention on a printed circuit board. In FIG. 12, the driver or the circuit 180 including the driver is provided on the printed circuit board for convenience, but may be provided on the back boat 123. The wiring on the printed circuit board has a characteristic impedance of 50Ω as an example, but this is one condition and is not limited to 50Ω.
[0061]
As described above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.
[0062]
Representative aspects disclosed in the above embodiment are as follows.
[0063]
(1) A semiconductor test apparatus for inspecting the basic operation and function of a semiconductor, comprising: a second set voltage that matches a signal level of a device under test; and a first set voltage different from the second set voltage. Voltage setting means having one of the following: a voltage switching means for selecting and outputting one of the setting voltages of the voltage setting means; a means for setting a switching time between the first setting voltage and the second setting voltage; Means for instructing the voltage switching means to select one of the setting voltages of the voltage setting means in accordance with a change in pattern data serving as a waveform reference and a switching time between the first setting voltage and the second setting voltage. A semiconductor test apparatus comprising a driver having:
[0064]
(2) When the pattern data serving as the reference of the test waveform changes, the first setting voltage different from the second setting voltage that matches the signal level of the device under test is output to the device under test, and then the second setting is performed. A test waveform supply method characterized in that a voltage is output to a device under test.
[0065]
(3) A semiconductor test method for inspecting the basic operation and function of a semiconductor device using the test waveform supply method described in (2).
[0066]
(4) In a data transmission system and a data communication system, in which a data transmission system transmits data of a transmission device to a reception device through a transmission line, and a data generation source of the transmission device according to the present invention, Driver.
[0067]
(5) The transmission device according to (4), wherein the transmission device is any of a transmission device, a computer and its peripheral devices, a network device, and a measuring instrument.
[0068]
(6) A method for compensating a transmission loss on a printed circuit board, wherein the driver of the present invention is provided on the printed circuit board on which electronic components and the like are mounted.
[0069]
(7) A method of compensating for transmission loss between printed boards, wherein a backboard board for making an electrical connection between a plurality of printed boards on which electronic components and the like are mounted is used as an electrical connection means between the printed boards. The driver of the present invention is mounted on the printed board or the backboard board using a transmission line.
[0070]
【The invention's effect】
According to the test waveform supply method and the driver of the present invention, a test waveform having good waveform quality can be supplied to a device under test. Therefore, according to the semiconductor test method and the semiconductor test apparatus of the present invention, the basic operation and function of a semiconductor device having a high operation speed can be accurately inspected.
[0071]
Further, according to the test waveform supply method and the driver of the present invention, the deterioration of the waveform quality of the test waveform supplied to the device under test is corrected in accordance with the type of the device under test or the type of interface load such as a socket. be able to. Therefore, according to the semiconductor test method and the semiconductor test apparatus of the present invention, the basic operation and function of the semiconductor device can be accurately inspected regardless of the type of the device to be measured or the type of interface load such as a socket. .
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a driver according to an embodiment of the present invention.
FIG. 2 is a timing chart illustrating an operation of the driver according to the embodiment of the present invention.
FIG. 3 is a diagram showing an input / output relationship of an output voltage selection circuit.
FIG. 4 is a diagram showing a schematic configuration of a semiconductor test apparatus.
FIG. 5 is a diagram showing an example of an output waveform of a driver according to one embodiment of the present invention.
6A is a diagram illustrating a driver of a conventional semiconductor test device, and FIG. 6B is a diagram illustrating input and output voltages of the driver of the conventional semiconductor test device.
7A is a diagram showing an equivalent circuit including a transmission line of a driver of a conventional semiconductor test apparatus, FIG. 7B is a diagram showing an output waveform of the equivalent circuit, and FIG. FIG. 3 is a diagram illustrating an ideal equivalent circuit of a transmission line.
8A is a diagram showing a driver of a conventional semiconductor test apparatus and an equivalent circuit of a device under test, and FIG. 8B is a diagram showing an input waveform of the device under test.
FIG. 9 is a diagram showing an output waveform of a driver corrected according to the related art.
FIG. 10 is a diagram showing a schematic configuration of a data transmission system using a transmission line and a data communication system.
FIG. 11 is a diagram illustrating an outline of a method for compensating for a loss of a transmission line provided on a printed circuit board.
FIG. 12 is a diagram illustrating an outline of a method of compensating for a loss of a transmission line between printed circuit boards.
[Explanation of symbols]
10. Pattern / edge conversion circuit
20: Edge control circuit
21, 22, 23 ... flip-flop circuit
24 ... Output voltage selection circuit
30 ... Delay amount control circuit
40 ... Delay circuit
50 ... Output voltage setting circuit
60 output voltage switching circuit
70 output buffer circuit
100 ... Semiconductor test equipment
101 ... Pin electronics
102 ... Driver
103 ... Comparator
111 ... transmission line
5,112… Device to be measured
