JP2004164767A

JP2004164767A - Decoding method of data and disk device using it

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Publication number: JP2004164767A
Application number: JP2002330929A
Authority: JP
Inventors: Atsushi Esumi; 淳江角
Original assignee: LSI Systems KK
Current assignee: LSI Systems KK
Priority date: 2002-11-14
Filing date: 2002-11-14
Publication date: 2004-06-10
Anticipated expiration: 2022-11-14
Also published as: JP4118127B2

Abstract

<P>PROBLEM TO BE SOLVED: To solve such a problem that as the output in a hard value is performed in a viterbi detector used for a conventional disk device, such information given by a software value that the possibility of 0 is larger or the possibility of 1 is larger is lost, and the deterioration of decoding performance is caused. <P>SOLUTION: The output of a software value of a software output detector 320 is error-corrected by a LDPC decoder 322 with redundant bits in a LDPC code, the output of the LDPC decoder 322 is decoded a plurality of times repeatedly by the LDPC decoder 322 and a simplified software output detector 325. Decoding processing can be performed a plurality of times repeatedly between the LDPC decoder 322 and a simplified software output detector 325 in a period in which the next data is read in the software output detector 320. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、データの復号方法およびそれを用いたディスク装置、特に読み出し時のエラーの少ないデータの復号方法およびそれを用いたディスク装置に関するものである。
【０００２】
【従来の技術】
一般に、磁気ディスク装置に代表される記録再生装置では、記録媒体（記録担体）から再生されたデータに含まれる誤り訂正及び検出を可能にするため、データに誤り訂正符号（ＥＣＣと称する）と呼ばれる冗長データが付加される。ＥＣＣとしてリードソロモン（ＲＳ）符号を利用して誤り訂正を行う場合、（冗長シンボル数／２）個までの誤りを訂正できる。
【０００３】
しかし、磁気ディスク装置の記録密度は年率１．６倍で上昇を続け、５０（Ｇｂｉｔ／ｉｎ^２）に達している。記録密度の上昇に伴い、記録された符号間の干渉が大きくなり、復号特性が劣化する。この復号特性の劣化を克服する方式として符号間干渉による部分応答を利用した最ゆう復号（ＰＲＭＬ：ＰａｒｔｉａｌＲｅｓｐｏｎｓｅＭａｘｉｍｕｍＬｉｋｅｉｈｏｏｄ）方式が一般的に用いられている。ＰＲＭＬは、ビタビ復号を用いて再生信号の部分応答のゆう度を最大にする信号系列を求める方式である。
【０００４】
一方、磁気記録に用いる記録符号を改善することにより性能向上を図る試みも数多くなされている。例えば、ＭＴＲ（ＭａｘｉｍｕｍＴｒａｎｓｉｔｉｏｎＲｕｎ）符号は、再生時の磁化反転の最大連続数を制限することによって、ビタビ復号における支配的な復号誤りを生ずる記号パターンを除いた符号語を構成し、符号語間のユークリッド距離を拡大することができる。
【０００５】
一般的に復号性能を高めるためには、以下の方法が考えられる。
▲１▼最大事後確率（ＭａｘｉｍｕｍａｐｏｓｔｅｒｉｏｒｉＰｒｏｂａｂｉｌｉｔｙ；ＭＡＰ）復号を行う。
▲２▼符号長を長くする（符号長とは、符号化を行う単位のこと）。
しかし、ＭＡＰ復号は非常に計算量が多く実現が困難である。また、通常の符号では、符号長を長くすると復号における計算量が指数関数的に増大するので、現実的ではない。
【０００６】
図１は現在の磁気ディスク装置の構成を示すブロック図である。
【０００７】
図１の磁気ディスク装置は、大きく分けて、ハードディスクコントローラ（ＨＤＣ）１、ＣＰＵ２、Ｒ／Ｗ（リード／ライト）チャネル３、ＶＣＭ／ＳＰＭ制御部４、及びディスクエンクロージャ（ＤＥ）５からなる。一般に、ＨＤＣ１、ＣＰＵ２、Ｒ／Ｗチャネル３、及びＶＣＭ／ＳＰＭ制御部４は同一の基板上に構成される。
【０００８】
ＨＤＣ１は、当該ＨＤＣ１全体を制御する主制御部１１、データフォーマット制御部１２、ＥＣＣ（誤り訂正符号）制御部１３，及びバッファＲＡＭ１４を有する。ＨＤＣ１は、インタフェース部を介してホスト（ホストシステム）と接続されるとともにＲ／Ｗチャネル３と接続されており、主制御部１１の制御により、ホストと磁気ディスク装置間のデータ転送を行う。このＨＤＣ１には、Ｒ／Ｗチャネル３で生成されるリードリファレンスクロック（ＲＲＣＫ）が入力される。
【０００９】
データフォーマット制御部１２は、ホストから転送されたデータをディスク媒体（磁気ディスク）５０上に記録するのに適したフォーマットに変換し、逆に、ディスク媒体５０から再生されたデータをホストに転送するのに適したフォーマットに変換する。
【００１０】
ＥＣＣ制御部１３は、ディスク媒体５０から再生されたデータに含まれる誤りの訂正及び検出を可能にするために、記録するデータ（情報シンボル）に冗長データ（冗長シンボル）を付加する。またＥＣＣ制御部１３は、再生されたデータに誤りが生じているかを判断し、誤りがある場合には訂正或いは検出を行う。但し、誤りが訂正できるバイト数（シンボル数）は有限であり、冗長データの長さに関係する。即ち、多くの冗長データを付加するとフォーマット効率が悪化するため、誤り訂正可能シンボル数とはトレードオフとなる。
【００１１】
バッファＲＡＭ１４は、ホストから転送されたデータを一時的に保存し、適切なタイミングでＲ／Ｗチャネル３に転送する。逆に、Ｒ／Ｗチャネル３から転送されたリードデータを一時的に保存し、ＥＣＣ復号処理などの終了後、適切なタイミングでホストに転送する。
【００１２】
ＣＰＵ２は、ＨＤＣ１、Ｒ／Ｗチャネル３、ＶＣＭ／ＳＰＭ制御部４、及びＤＥ５と接続される。ＣＰＵ２は、ＦＲＯＭ（フラッシュＲＯＭ）２１、及びＲＡＭ２２を有する。ＦＲＯＭ２１には、ＣＰＵ２の動作プログラムが保存されている。
【００１３】
Ｒ／Ｗチャネル３はＨＤＣ１と接続され、ＨＤＣ１との間で記録するデータ及び再生されたデータの転送を行う。また、Ｒ／Ｗチャネル３はＤＥ５と接続され、記録信号の送信、再生信号の受信を行う。Ｒ／Ｗチャネル３は、記録系（ライトチャネル）３１と再生系（リードチャネル）３２とに大別される。また、Ｒ／Ｗチャネル３は、図示していないがＳＹＮＣ検出部も有する。
【００１４】
Ｒ／Ｗチャネル３の記録系３１には、スクランブラ、ＲＬＬ（ＲｕｎＬｅｎｇｔｈＬｉｍｉｔｅｄ）エンコーダ、データジェネレータ、ライトプリコンペ、ライトドライバなどが含まれる。ＨＤＣ１から転送されてきたデータは、スクランブラ、ＲＬＬエンコーダにより記録に適した系列に変換される。データジェネレータは、データの先頭に付加されるプリアンブルやＳＹＮＣのデータを生成する。そして、ライトプリコンペによりＮＬＴＳ（Ｎｏｎ−ＬｉｎｅａｒＴｒａｎｓｉｔｉｏｎＳｈｉｆｔ）の前補償が行われた後、ライトドライバにより生成された記録信号をＤＥ５に供給する。
【００１５】
一方、Ｒ／Ｗチャネル３の再生系３２は、可変利得増幅器（ＶＧＡ）、自動利得制御（ＡＧＣ）、低域通過フィルタ（ＬＰＦ）、ディジタル／アナログ変換器（ＡＤＣ）、等化器、Ｖｉｔｅｒｂｉ（ビタビ）ディテクタ、ＲＬＬデコーダ、デスクランブラなどから構成される。ＤＥ５から転送されてきた再生信号は、まず、ＶＧＡおよびＡＧＣによりゲイン調整が行われた後、ＬＰＦで高周波雑音が除去され、ＡＤＣによりディジタルデータに変換される。次に、等化器によりパーシャルレスポンスのクラスに合わせた等化が行われる。最後に、Ｖｉｔｅｒｂｉディテクタにより最ゆう復号が行われ、ＳＹＮＣ検出器によりデータの先頭を検出した後、ＲＬＬデコーダ、デスクランブラにより生成されたデータをＨＤＣ１に転送する。
【００１６】
ＶＣＭ／ＳＰＭ制御部４は、ボイスコイルモータ（ＶＣＭ）５２と、スピンドルモータ（ＳＰＭ）５３を制御する。
【００１７】
ＤＥ５は、Ｒ／Ｗチャネル３と接続され、記録信号の受信、再生信号の送信を行う。またＤＥ５は、ＶＣＭ／ＳＰＭ制御部４と接続されている。ＤＥ５は、ディスク媒体５０、ヘッド５１、ＶＣＭ５２、ＳＰＭ５３、及びプリアンプ５４等を有している。図では、ディスク媒体５０が１枚であり、且つヘッド５１がディスク媒体５０の一方の面側のみに配置されている場合を想定しているが、複数のディスク媒体５０が積層配置された構成であっても構わない。またヘッド５１はディスク媒体５０の各面に対応して設けられるのが一般的である。
【００１８】
Ｒ／Ｗチャネル３により送信された記録信号は、ＤＥ５内のプリアンプ５４を経由してヘッド５１に供給され、当該ヘッド５１によりディスク媒体５０に記録される。逆に、ヘッド５１によりディスク媒体５０から再生された信号は、プリアンプ５４を経由してＲ／Ｗチャネル３に送信される。
【００１９】
ＤＥ５内のＶＣＭ５２は、ヘッド５１をディスク媒体５０上の目標位置に位置決めするために、ヘッド５１を当該ディスク媒体５０の半径方向に移動させる。また、ＳＰＭ５３は、ディスク媒体５０を回転させる。
【００２０】
図１０に現在のハードディスク用のＲ／Ｗチャネルのブロック図を示す。このＲ／Ｗチャネルは図１のＲ／Ｗ（リード／ライト）チャネル３と対応している。また、図１０はライトチャネル（ＷｒｉｔｅＣｈａｎｎｅｌ）３１とリードチャネル（ＲｅａｄＣｈａｎｎｅｌ）３２の基本構成のみを示しており、実際に設けた各種の波形歪補償回路、サーボ回路などは省略している。
【００２１】
ライトチャネル３１はスクランブラ（Ｓｃｒａｍｂｌｅｒ）、ＲＬＬ（ＲｕｎＬｅｎｇｔｈＬｉｍｉｔｅｄ）エンコーダ、ライトプリコン（ＷｒｉｔｅＰｒｅｃｏｍｐｅｎｓａｔｉｏｎ）、ＰＥＣＬドライバなどが含まれる。
【００２２】
バイトインターフェースではハードディスクコントローラ（ＨＤＣ）から転送されたデータが入力データに処理される。メディア上に書き込むデータは１セクタ単位でＨＤＣから入力される。このとき１セクタ分のユーザデータ（５１２バイト）だけでなく、ＨＤＣによって付加されたＥＣＣバイトも同時に入力される。データバスは通常１バイト（８ビット）であり、バイトインターフェースにより入力データとして処理される。
【００２３】
スクランブラはライトデータをランダムな系列に変換する。同じパターンのデータの繰り返しは、リード時におけるＶｉｔｅｒｂｉ（ビタビ）ディテクタの検出性能に悪影響を与え、エラーレートを悪化させるのを防ぐためである。
【００２４】
ＲＬＬエンコーダは０の最大連続長を制限するためのものである。０の最大連続長を制限することによりリード時のタイミングコントロール、ＡＧＣなどに適したデータ系列にする。
【００２５】
ライトプリコンはメディア上の磁化転移の連続による非線形歪を補償する回路である。ライトデータから補償に必要なパターンを検出し、正しい位置で磁気転移が生ずるようにライト電流波形を予め調整をする。
【００２６】
ＰＥＣＬドライバは擬似ＥＣＬレベルに対応した信号を出力するドライバである。ＰＥＣＬドライバからの出力はプリアンプを通してヘッドに送られ、ライトデータがメディア上に記録される。
【００２７】
リードチャネル３２は可変利得増幅器（ＶＧＡ）、ローパスフィルタ（ＬＰＦ）、自動利得制御（ＡＧＣ）、ディジタル／アナログ変換器（ＡＤＣ）、周波数シンセサイザ、ゼロ相リスタート（ＺｅｒｏＰｈａｓｅＲｅｓｔａｒｔ）、アダプティブＦＩＲフィルタ（ＡｄａｐｔｉｖｅＦＩＲＦｉｌｔｅｒ）、補間フィルタ（ＩｎｔｅｒｐｏｌａｔｉｏｎＦｉｌｔｅｒ）、タイミングコントロール（ＴｉｍｉｎｇＣｏｎｔｒｏｌ）、Ｖｉｔｅｒｂｉ（ビタビ）ディテクタ、同期信号検出器（ＳｙｎｃＭａｒｋＤｅｔｅｃｔｏｒ）、ＲＬＬデコーダ、デスクランブラ（Ｄｅｓｃｒａｍｂｌｅｒ）とから構成されている。
【００２８】
ＶＧＡ及びＡＧＣによりリード波形の振幅の調整を行う。ＡＧＣは理想的な振幅と実際の振幅を比較し、ＡＧＣに設定すべきゲインを決定する。
【００２９】
ＡＤＣ、ゼロ相リスタート、タイミングコントロール及び補間フィルタの構成は固定クロックでＡＤ変換を行う場合、すなわちＡＤ変換により非同期サンプルを得る場合のものである。このとき、非同期サンプルから同期サンプルを得る必要があり、これら３つのブロックがその役割を担う。ゼロ相リスタートは初期位相を決定するためのブロックで、できるだけ早く同期サンプルを得るために用いられる。初期位相を決定した後は、タイミングコントロールで理想的なサンプル値と実際のサンプル値を比較し、位相のずれを検出する。これを用いて補間フィルタのパラメータを決定することにより、同期サンプルを得ることができる。この構成の他に、ＡＤ変換により直接同期サンプルを得る構成も存在する。
【００３０】
周波数シンセサイザはＡＤＣのサンプリング用クロックを生成する。
【００３１】
ＬＰＦはカットオフ周波数とブースト量を調整することができる。高周波ノイズの低減とＰａｒｔｉａｌＲｅｓｐｏｎｓｅ波形への等化の一部を担う。
【００３２】
ＬＰＦでＰａｒｔｉａｌＲｅｓｐｏｎｓｅ波形への等化を行うが、ヘッドの浮上量変動、媒体の不均一性、モータの回転変動などの多くの要因により、アナログのＬＰＦによる完全な等化は難しいので、よりフレキシビリティに富んだディジタルＦＩＲフィルタを用いて、再度ＰａｒｔｉａｌＲｅｓｐｏｎｓｅ波形への等化を行う。更にＦＩＲのタップ係数を適応的（Ａｄａｐｔｉｖｅ）に調整する機能も有する。
【００３３】
ビタビディテクタはＰａｒｔｉａｌＲｅｓｐｏｎｓｅ波形に等化されたデータ系列からＲＬＬ符号化データ系列を復元する。ビタビディテクタはＭａｘｉｍｕｍＬｉｋｅｌｉｈｏｏｄ検出を行うため、入力信号パターンの発生確率に偏りがなければ、ビットエラーレイト（ＢｉｔＥｒｒｏｒＲａｔｅ）を最小にすることができる。
【００３４】
同期信号検出器はデータの先頭に付加された同期信号（ＳｙｎｃＭａｒｋ）を検出し、データの先頭位置を認識する役割を有する。
【００３５】
ＲＬＬデコーダはライトチャネル３１のＲＬＬエンコーダの逆操作を行い、元のデータ系列に戻す。
【００３６】
デスクランブラはライトチャネル３１のスクランブラの逆操作を行い、元のデータ系列に戻す。ここで生成されたデータはＨＤＣに転送される。
【００３７】
【特許文献１】
特開２００１−１８４８０６号公報（第５〜６頁、図１参照）
【００３８】
【発明が解決しようとする課題】
以上に述べた現行の磁気ディスク装置では復号性能が十分でなく、簡単な構成で復号性能を向上する復号方式が求められている。
【００３９】
また、ビタビディテクタではハード値での出力を行う。ハード値はソフト値を硬判定したものであるので、ビタビディテクタの出力はソフト出力ディテクタの出力を硬判定したものに等しい。例えば、ソフト出力ディテクタの出力が（０．７１，０．１８，０．４５，０．４５，０．９）であった場合、ビタビディテクタの出力は（１，０，０，０，１）である。ソフト値は０である可能性が大きいか、１である可能性が大きいかを数値で表している。例えば、１番目の０．７１は１である可能性が大きいことを示しており、４番目の０．４５は０である可能性が大きいが１である可能性も小さくはないことを意味する。これに対しハード値は、０であるか、１であるかのみを表しており、どちらの可能性が高いかという情報が失われている。このためハード値をＬＤＰＣデコーダへの入力に用いると復号性能の劣化を導く。
【００４０】
【課題を解決するための手段】
本発明は、記録担体にデータにＬＤＰＣ符号による冗長ビットを付加したデータを記録し、前記記録担体からの再生時にまず符号間干渉を除去して記録された前記データに戻し、前記ＬＤＰＣ符号による冗長ビットにより誤り訂正を行って前記データに復号化を複数回繰り返すことを特徴とする。ＬＤＰＣ符号を用いて複数回の復号処理を行うことで復号性能の高いデータの復号化方法を提供する。
【００４１】
また、本発明は、前記データの符号間干渉の除去はシリアル処理し、次のデータが読み込まれる間に前記データは複数回パラレル処理をして復号化することを特徴とする。複数回の復号処理をパラレル処理することでリードディレイタイムを大幅に短縮する。
【００４２】
更に、本発明は、記録担体にデータにＬＤＰＣ符号による冗長ビットを付加したデータを記録し、前記記録担体からの読み出した等化波形サンプルをソフト出力ディテクタで符号間干渉を除去して記録された前記データに戻し、前記ソフト出力ディテクタのソフト値の出力をＬＤＰＣデコーダで前記ＬＤＰＣ符号による冗長ビットにより誤り訂正を行い、前記ＬＤＰＣデコーダの出力を前記ＬＤＰＣデコーダとシンプリファイドソフト出力ディテクタで複数回繰り返し復号して誤り訂正を行うことを特徴とする。ソフト出力ディテクタに次のデータが読み込まれる期間に前記ＬＤＰＣデコーダとシンプリファイドソフト出力ディテクタ間で複数回繰り返し復号処理が行える。
【００４３】
更に、本発明は、前記ソフト出力ディテクタでのデータの符号間干渉の除去はシリアル処理し、次のデータが前記ソフト出力ディテクタに読み込まれる期間に前記データを前記ＬＤＰＣデコーダおよび前記シンプリファイドソフト出力ディテクタ間で複数回復号処理を前記データをパラレルに行うことを特徴とする。
【００４４】
更に、本発明は、前記シンプリファイドソフト出力ディテクタでは前記ＬＤＰＣデコーダの出力より等化波形サンプルの予測値を演算し、該予測値と実際の前記等化波形サンプルを用いて信頼度情報を演算して誤り訂正を行うことを特徴とする。
【００４５】
更に、本発明は、前記シンプリファイドソフト出力ディテクタはＤＡＥで構成されることを特徴とする。
【００４６】
更に、本発明は、前記データは１セクタのデータとＬＤＰＣ符号による冗長ビットで構成されることを特徴とする。
【００４７】
更に、本発明は、前記データは１セクタのデータを複数に分割したブロックとＬＤＰＣ符号による冗長ビットで構成されることを特徴とする。
【００４８】
更に、本発明は、前記ＬＤＰＣデコーダの前後にインタリーバおよびデインタリーバを設け、ビットエラーを各ブロックに分散することを特徴とする。
【００４９】
更に、本発明は、記録担体にデータの書き込みおよび読み出しを行うリード／ライトチャネルを備えたディスク装置において、前記データにＬＤＰＣ符号による冗長ビットを付加したデータを記録するライトチャネルと、前記記録担体からの読み出した等化波形サンプルをソフト出力ディテクタで符号間干渉を除去して記録された前記データに戻し、前記ソフト出力ディテクタのソフト値の出力をＬＤＰＣデコーダで前記ＬＤＰＣ符号による冗長ビットにより誤り訂正を行い、前記ＬＤＰＣデコーダの出力を前記ＬＤＰＣデコーダとシンプリファイドソフト出力ディテクタで複数回繰り返し復号して誤り訂正を行うリードチャネルとで構成されることを特徴とする。
【００５０】
更に、本発明は、前記リード／ライトチャネルを１チップの集積回路に形成することを特徴とする。
【００５１】
【発明の実施の形態】
本発明では、ＬＤＰＣ（ＬｏｗＤｅｎｓｉｔｙＰａｒｉｔｙＣｈｅｃｋＣｏｄｅ）符号はシャノン限界に近い復号性能を実現できることから、磁気記録の有望な復号方式として検討が進められている点に着目してＬＤＰＣ符号を信号処理に用いる。
【００５２】
ＬＤＰＣ符号は誤り訂正符号の一種である。誤り訂正符号は、符号化の際、データに対し冗長ビットを付加する。復号時には、この冗長ビットを用いて誤りの訂正を行う。ＬＤＰＣ符号も、符号化により冗長ビットが付加される。ディスクに書き込むのは、データと付加された冗長である。読み出しの際にも元のデータと冗長を読み出すが、誤りが発生していることがある。冗長を用いることにより、ある程度までこの誤りを訂正することができる。
【００５３】
本発明の第１の実施の形態
本発明を適用するディスク装置は図１に示したものと同じ構成である。上述したＬＤＰＣ符号はＲ／Ｗチャネル３で符号化あるいは復号化される。
【００５４】
図２に本発明によるＬＤＰＣ符号を用いたハードディスク用のＲ／Ｗチャネルのブロック図を示す。
【００５５】
ライトチャネル３１はスクランブラ（Ｓｃｒａｍｂｌｅｒ）３０２、ＲＬＬ（ＲｕｎＬｅｎｇｔｈＬｉｍｉｔｅｄ）エンコーダ３０３、ＬＤＰＣエンコーダ３０４、ライトプリコン（ＷｒｉｔｅＰｒｅｃｏｍｐｅｎｓａｔｉｏｎ）３０５、ＰＥＣＬドライバ３０６などが含まれる。
【００５６】
バイトインターフェース３０１ではハードディスクコントローラ（ＨＤＣ）から転送されたデータが入力データに処理される。メディア上に書き込むデータは１セクタ単位でＨＤＣから入力される。このとき１セクタ分のユーザデータ（５１２バイト）だけでなく、ＨＤＣによって付加されたＥＣＣバイトも同時に入力される。データバスは通常１バイト（８ビット）であり、バイトインターフェース３０１により入力データとして処理される。
【００５７】
スクランブラ３０２はライトデータをランダムな系列に変換する。同じパターンのデータの繰り返しは、リード時における検出性能に悪影響を与え、エラーレートを悪化させるのを防ぐためである。
【００５８】
ＲＬＬエンコーダ３０３は０の最大連続長を制限するためのものである。０の最大連続長を制限することによりリード時のタイミングコントロール３１９、ＡＧＣ３１７などに適したデータ系列にする。
【００５９】
ＬＤＰＣエンコーダ３０４はデータ系列にＬＤＰＣ符号の冗長ビットを付加したＬＤＰＣ符号化したデータ系列に符号化する役割を有する。
【００６０】
ライトプリコン３０５はメディア上の磁化転移の連続による非線形歪を補償する回路である。ライトデータから補償に必要なパターンを検出し、正しい位置で磁気転移が生ずるようにライト電流波形を予め調整をする。
【００６１】
ＰＥＣＬドライバ３０６は擬似ＥＣＬレベルに対応した信号を出力するドライバである。ＰＥＣＬドライバ３０６からの出力はプリアンプを通してヘッドに送られ、ライトデータがメディア上に記録される。
【００６２】
リードチャネル３２は可変利得増幅器（ＶＧＡ）３１１、ローパスフィルタ（ＬＰＦ）３１２、自動利得制御（ＡＧＣ）３１７、ディジタル／アナログ変換器（ＡＤＣ）３１３、周波数シンセサイザ３１４、ゼロ相リスタート（ＺｅｒｏＰｈａｓｅＲｅｓｔａｒｔ）３１８、アダプティブＦＩＲフィルタ（ＡｄａｐｔｉｖｅＦＩＲＦｉｌｔｅｒ）３１５、補間フィルタ（ＩｎｔｅｒｐｏｌａｔｉｏｎＦｉｌｔｅｒ）３１６、タイミングコントロール（ＴｉｍｉｎｇＣｏｎｔｒｏｌ）３１９、ソフト出力ディテクタ（Ｓｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）３２０、ＬＤＰＣデコーダ３２２、同期信号検出器（ＳｙｎｃＭａｒｋＤｅｔｅｃｔｏｒ）３２１、ＲＬＬデコーダ３２３、デスクランブラ（Ｄｅｓｃｒａｍｂｌｅｒ）３２４とから構成されている。
【００６３】
ＶＧＡ３１１及びＡＧＣ３１７によりリード波形の振幅の調整を行う。ＡＧＣ３１７は理想的な振幅と実際の振幅を比較し、ＶＧＡ３１１に設定すべきゲインを決定する。
【００６４】
ＡＤＣ３１３、ゼロ相リスタート３１８、タイミングコントロール３１９及び補間フィルタ３１６の構成は固定クロックでＡＤ変換を行う場合、すなわちＡＤ変換により非同期サンプルを得る場合のものである。このとき、非同期サンプルから同期サンプルを得る必要があり、これらのブロックがその役割を担う。ゼロ相リスタート３１８は初期位相を決定するためのブロックで、できるだけ早く同期サンプルを得るために用いられる。初期位相を決定した後は、タイミングコントロール３１９で理想的なサンプル値と実際のサンプル値を比較し、位相のずれを検出する。これを用いて補間フィルタ３１６のパラメータを決定することにより、同期サンプルを得ることができる。この構成の他に、ＡＤ変換により直接同期サンプルを得る構成も存在する。
【００６５】
周波数シンセサイザ３１４はＡＤＣ３１３のサンプリング用クロックを生成する。
【００６６】
ＬＰＦ３１２はカットオフ周波数とブースト量を調整することができる。高周波ノイズの低減とＰａｒｔｉａｌＲｅｓｐｏｎｓｅ波形への等化の一部を担う。
【００６７】
ＬＰＦ３１２でＰａｒｔｉａｌＲｅｓｐｏｎｓｅ波形への等化を行うが、ヘッドの浮上量変動、媒体の不均一性、モータの回転変動などの多くの要因により、アナログのＬＰＦによる完全な等化は難しいので、よりフレキシビリティに富んだディジタルＦＩＲフィルタを用いて、再度ＰａｒｔｉａｌＲｅｓｐｏｎｓｅ波形への等化を行う。更にＦＩＲのタップ係数を適応的（Ａｄａｐｔｉｖｅ）に調整する機能も有する。
【００６８】
ＬＤＰＣデコーダ３２２はＬＤＰＣ符号化されているデータ系列からＬＤＰＣ符号化前の系列に復元する役割を有する。復号化の方法としては、主に、ｓｕｍ−ｐｒｏｄｕｃｔ復号法とｍｉｎ −ｓｕｍ復号法があり、復号性能の面ではｓｕｍ−ｐｒｏｄｕｃｔ復号法が有利であるが、ｍｉｎ−ｓｕｍ復号法はハードウェアによる実現が容易である特徴を持つ。
【００６９】
ソフト出力ディテクタ３２０はＬＤＰＣデコーダ３２２の入力にソフト値を用いることができる。現在のＲ／Ｗチャネルではビタビディテクタが利用されているが、その出力はハード値である。従って、ＬＤＰＣ符号を用いるときはビタビディテクタの代わりにソフト出力ディテクタ３２０を用いるのが適切である。ソフト出力ディテクタ３２０としては、ＢＣＪＲ（Ｂａｒｌ−Ｃｏｃｋｅ−Ｊｅｌｉｎｅｋ−Ｒａｖｉｖ）やＳＯＶＡ（Ｓｏｆｔ−ＯｕｔｐｕｔＶｉｔｅｒｂｉＡｌｇｏｒｉｔｈｍ）などがあるが、性能面ではＢＣＪＲ、ハードウェア実現の容易性ではＳＯＶＡがそれぞれ有利である。ＳＯＶＡは高密度で記録しているために生じる符号間干渉を取り除くために用いられる。
【００７０】
ＳＯＶＡの出力はソフト値であり、（０．７１，０．１８，０．４５，０．４５，０．９）というソフト値が出力されたとする。これらの値は、０である可能性が大きいか、１である可能性が大きいかを数値で表している。例えば、１番目の０．７１は１である可能性が大きいことを示しており、４番目の０．４５は０である可能性が大きいが１である可能性も小さくはないことを意味する。従来のＶｉｔｅｒｂｉディテクタの出力はハード値であり、ＳＯＶＡの出力を硬判定したものである。上記の例の場合、（１，０，０，０，１）である。ハード値は、０であるか、１であるかのみを表しており、どちらの可能性が高いかという情報が失われている。このためＬＤＰＣデコーダ３２２にソフト値を入力する方が復号性能が良くなる。
【００７１】
同期信号検出器３２１はデータの先頭に付加された同期信号（ＳｙｎｃＭａｒｋ）を検出し、データの先頭位置を認識する役割を有する。
【００７２】
ＲＬＬデコーダ３２３はライトチャネル３１のＲＬＬエンコーダ３０３の逆操作を行い、元のデータ系列に戻す。
【００７３】
デスクランブラ３２４はライトチャネル３１のスクランブラ３０２の逆操作を行い、元のデータ系列に戻す。ここで生成されたデータはＨＤＣに転送される。
【００７４】
ＬＤＰＣ符号を用いる実際の復号操作ではソフト出力ディテクタ（Ｓｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）３２０とＬＤＰＣデコーダ３２２の間で繰り返し復号を行うことにより、非常に良好な復号性能を得ることができる。このために実際はソフト出力ディテクタ（Ｓｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）３２０とＬＤＰＣデコーダ３２２を複数段配列した構成が必要になる。
【００７５】
図３にその具体化されたブロック図を示す。補間フィルタ（ＩｎｔｅｒｐｏｌａｔｉｏｎＦｉｌｔｅｒ）３１６からの出力が第１段目のソフト出力ディテクタ＃１に読み込まれ、同期信号検出器（ＳｙｎｃＭａｒｋＤｅｔｅｃｔｏｒ）３２１を介してインタリーバ（Ｉｎｔｅｒｌｅａｖｅｒ）＃１に送られ、第１段目のＬＤＰＣデコーダ＃１で復号されてデインタリーバ（Ｄｅｉｎｔｅｒｌｅａｖｅｒ）＃１から第２段目のソフト出力ディテクタ＃２に送られる。このソフト出力ディテクタ（Ｓｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）、インタリーバ、ＬＤＰＣデコーダ及びデインタリーバは繰り返す回数の段数が用意され、極めて大きな回路規模となる。インタリーバおよびデインタリーバはデータの並びを変更する役割を有するので、これを除外しても良い。
【００７６】
次に、図４を参照してこのブロックの動作を説明する。
【００７７】
第ｋセクタのデータ４０９６ビット（５１２バイト）と付加された冗長データがソフト出力ディテクタ＃１に読み込まれ、インタリーバ＃１で並び替えられたビットがＬＤＰＣデコーダ＃１に入力され復号され、デインタリーバ＃１で元の順番に並べ替えられる。このデータは、ソフト出力ディテクタ＃２に送られる。あとは、同じ操作を繰り返し行う。最初のソフト出力ディテクタ＃１には次の第（ｋ＋１）セクタのデータ４０９６ビットと付加された冗長データが順次読み込まれ、同じ動作を繰り返す。しかしながら上述したＬＤＰＣ符号を用いたＲ／Ｗチャネルでは、第１に、復号性能を上げるために複数段のソフト出力ディテクタ（Ｓｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）とＬＤＰＣデコーダが必要であり、これらを１チップの半導体素子に集積化するには回路規模が膨大になり、実現をするのが困難である問題点がある。
【００７８】
第２に、ソフト出力ディテクタ（Ｓｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）は１ビットずつシリアルに処理を行うので、複数段のソフト出力ディテクタ（Ｓｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）を設けることは繰り返しの回数分だけリードディレイが大きくなる問題点も有る。
【００７９】
第３に、ＬＤＰＣ符号の復号方法は原理的に大量のビットエラーを引き起こす可能性があり、通常ハードディスク装置の構成ではＨＤＣでリードソロモン符号で誤り訂正を行うが、このような大量ビットエラーの発生には対処不能となる問題点もある。
【００８０】
そこで、かかる問題点を更に改良した本発明のＲ／Ｗチャネル３のブロック図を図５に示す。
【００８１】
ライトチャネル３１はスクランブラ（Ｓｃｒａｍｂｌｅｒ）３０２、ＲＬＬ（ＲｕｎＬｅｎｇｔｈＬｉｍｉｔｅｄ）エンコーダ３０３、ＬＤＰＣエンコーダ３０４、ライトプリコン（ＷｒｉｔｅＰｒｅｃｏｍｐｅｎｓａｔｉｏｎ）３０５、ＰＥＣＬドライバ３０６などが含まれ、図２の構成と同様であるので、ここでは説明を省略する。
【００８２】
リードチャネル３２は可変利得増幅器（ＶＧＡ）３１１、ローパスフィルタ（ＬＰＦ）３１２、自動利得制御（ＡＧＣ）３１７、ディジタル／アナログ変換器（ＡＤＣ）３１３、周波数シンセサイザ３１４、ゼロ相リスタート（ＺｅｒｏＰｈａｓｅＲｅｓｔａｒｔ）３１８、アダプティブＦＩＲフィルタ（ＡｄａｐｔｉｖｅＦＩＲＦｉｌｔｅｒ）３１５、補間フィルタ（ＩｎｔｅｒｐｏｌａｔｉｏｎＦｉｌｔｅｒ）３１６、タイミングコントロール（ＴｉｍｉｎｇＣｏｎｔｒｏｌ）３１９、ソフト出力ディテクタ（Ｓｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）３２０、ＬＤＰＣデコーダ３２２、シンプリファイドソフト出力ディテクタ（ＳｉｍｐｌｉｆｉｅｄＳｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）３２５、同期信号検出器（ＳｙｎｃＭａｒｋＤｅｔｅｃｔｏｒ）３２１、ＲＬＬデコーダ３２３、デスクランブラ（Ｄｅｓｃｒａｍｂｌｅｒ）３２４とから構成されている。ソフト出力ディテクタ（Ｓｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）３２０およびシンプリファイドソフト出力ディテクタ（ＳｉｍｐｌｉｆｉｅｄＳｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）３２５以外は図２の構成と同様なので説明を省く。なお、ＬＤＰＣデコーダの前後にインタリーバおよびデインタリーバを設けて、データの配列を変えても良い。
【００８３】
かかるリードチャネル３２では補間フィルタ（ＩｎｔｅｒｐｏｌａｔｉｏｎＦｉｌｔｅｒ）３１６からのソフト値のデータがソフト出力ディテクタ（Ｓｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）３２０に１ビットずつ入力されて、符号間の干渉を除去してソフト値の出力を行う。ソフト出力ディテクタ（Ｓｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）３２０からは１セクタのすべてのデータがパラレルにＬＤＰＣデコーダ３２２に伝えられ、復号化処理される。更に、シンプリファイドソフト出力ディテクタ３２５はＬＰＤＣデコーダ３２２の出力を用いて等化波形サンプルの予測値を符号間干渉演算手段により計算する働きと、その予測値と等化波形サンプルを用いて信頼度情報演算手段で計算する働きとがある。そしてシンプリファイドソフト出力ディテクタ３２５とＬＤＰＣデコーダ３２２の間で繰り返し復号処理を行う。
【００８４】
シンプリファイドソフト出力ディテクタ３２５としてはＤＡＥ（ＤｅｃｉｓｉｏｎＡｉｄｅｄＥｑｕａｌｉｚｅｒ）を用いているが、パラレル処理を行えればこれに限定されない。ＤＡＥは既知の手法であり、「Ｃｏｄｉｎｇａｎｄｉｔｅｒａｔｉｖｅｄｅｔｅｃｔｉｏｎｆｏｒｍａｇｎｅｔｉｃｒｅｃｏｒｄｉｎｇｃｈａｎｎｅｌｓ，ＺｉｎｉｎｇＷｕ，Ｋｌｕｗｅｒ，２０００，ＩＳＢＮ：０−７９２３−７７１」に記載されている。
【００８５】
上述したように、図５に示すＲ／Ｗチャネル３は次セクタのデータをソフト出力ディテクタ３２０で処理する間に、ＬＤＰＣデコーダ３２２とシンプリファイドソフト出力ディテクタ（ＳｉｍｐｌｉｆｉｅｄＳｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）３２５とでパラレルに複数回の繰り返し復号処理を行っている点に特徴がある。シンプリファイドソフト出力ディテクタ（ＳｉｍｐｌｉｆｉｅｄＳｏｆｔ−ＯｕｔｐｕｔＤｅｔｅｃｔｏｒ）３２５は符号間干渉演算手段と信頼度情報演算手段とを備え、補間フィルタ（ＩｎｔｅｒｐｏｌａｔｉｏｎＦｉｌｔｅｒ）３１６からの該当セクタのデータとＬＤＰＣデコーダ３２２からの該当セクタのデータとを用いてＬＤＰＣデコーダ３２２に出力するソフト値の出力（信頼度情報）を計算する。ＬＤＰＣデコーダ３２２とシンプリファイドソフト出力ディテクタ３２５の間での繰り返し復号処理はパラレル処理を行うので、次セクタのデータがソフト出力ディテクタ３２０から出力されるまでには終了する。所定回数の繰り返し復号処理が終了後にＬＤＰＣデコーダ３２２からの出力がＲＬＬデコーダ３２３に入力される。
【００８６】
図６にその複数回の繰り返し復号処理のタイミング図を示す。ソフト出力ディテクタ３２０は１セクタのデータ（冗長ビットを含む）を１ビットずつシリアル処理しか出来ず、すべてのデータを処理するのに時間を要する。第ｋセクタのデータ系列がソフト出力ディテクタ３２０からシリアルに出力されると、１セクタのすべてのデータを同時にインタリーバ、ＬＤＰＣデコーダ３２２、デインタリーバおよびシンプリファイドソフト出力ディテクタ３２５でパラレル処理する。従って、次の第（ｋ＋１）セクタのデータがソフト出力ディテクタ３２０でシリアルに出力される期間に複数回（図６では５回）の繰り返し復号を行い、処理結果を同時に出力できる。
【００８７】
この複数回の繰り返し復号処理はソフト出力ディテクタ３２０で次のセクタのデータをシリアルに処理する期間を利用して行うことにより、ＬＤＰＣデコーダ３２２およびシンプリファイドソフト出力ディテクタ３２５を複数段設けなくても良く、１段で同じ回路を共有でき回路規模を大幅に削減でき、集積回路として１チップ化できる利点を有する。また、複数回の繰り返し復号処理を次のセクタのデータの読み込み時にパラレルに処理するので、リードディレイタイムを大幅に短縮することができる。
【００８８】
図７を参照してこの複数回の繰り返し復号処理の具体例を説明する。この図ではデータの流れを具体的に分かりやすく示したもので、実際に存在しない数値も説明のために示している。
【００８９】
第１行目は、記録媒体に記録されたデータ系列である。今、ＰＲ（ＰａｒｔｉａｌＲｅｓｐｏｎｓｅ）方式の伝達関数を
（１−Ｄ^２）（２＋２Ｄ＋Ｄ^２）＝２＋２Ｄ−Ｄ^２−２Ｄ^３−Ｄ^４
とし、ライトデータ系列をａ_ｋで表すと、第２行目に示す理想等化波形サンプルｃ_ｋは
ｃ_ｋ＝２ａ_ｋ＋２ａ_ｋ−１−ａ_ｋ−２−２ａ_ｋ−３−ａ_ｋ−４
で計算できる。ここでｋはビット順序を示し、ｋ−１は第ｋ番目のビットより１つ前のビットを示している。
【００９０】
しかしながら、実際の等化波形サンプルはノイズの影響を受けており、第３行目のようなデータ系列になる。この等化波形サンプルは前述したようにソフト出力ディテクタで処理されて既知の量の符号間干渉による波形干渉が取り除かれて、ライトデータ系列ａ_ｋが復元される。ソフト出力ディテクタのソフト値の出力（ＳＯＤ出力）が第４行目であり、硬判定値（実際には存在しないが）が第５行目である。この例では硬判定値の下線を付した９ビットがライトデータと異なっており、誤りビットである。従って、本発明のＬＤＰＣ符号による符号化や繰り返し復号処理を行わない場合はこれが最終の出力となり、大量のエラーが発生することを示している。
【００９１】
本発明では、ソフト出力ディテクタ３２０の出力（ソフト値）はＬＤＰＣデコーダに入力され、ＬＤＰＣ符号による誤り訂正を行う。ＬＤＰＣデコーダの出力はＬＤＰＣ１出力として第６行目に示す。誤ったビットは下線を付した２ビットに減少する。
【００９２】
次に、このソフト出力ディテクタ３２０の出力はシンプリファイドソフト出力ディテクタ３２５に送られてＤＡＥにより処理される。ここではＬＤＰＣ１出力を用いて前述した伝達関数に基づいて等化波形サンプルの予測値を計算し、これと前述した実際の等化波形サンプルを用いて信頼度情報を計算してＤＡＥ１出力として第７行目のデータをソフト値で出力する。説明の為にＤＡＥ１出力の硬判定値を第８行目に示す。１回目の復号処理ではノイズの影響を強く受けている等化波形サンプルを用いて処理するので、下線で示すように誤りビットが４に増加している。ＤＡＥ１出力（ソフト値）はＬＤＰＣデコーダ３２２で復号されて、第９行目に示すようにＬＤＰＣ２出力を出力する。ここでは誤り訂正されて、誤りビットは下線の２ビットに減る。
【００９３】
更に、ＬＤＰＣ２出力を用いてシンプリファイドソフト出力ディテクタ３２５に送られて同様にＤＡＥにより処理される。これにより第１０行目に示すＤＡＥ２出力がソフト値で出力され、第１１行目に示すＤＡＥ２出力（硬判定値）から明らかなように誤りビットがすべて訂正される。従って、ＬＤＰＣ３出力にも誤りビットが無くなる。
【００９４】
このようにＬＤＰＣデコーダによる復号とシンプリファイドソフト出力ディテクタでのＤＡＥ処理を繰り返すことで、誤りビットを訂正することが可能となる。
【００９５】
更に、シンプリファイドソフト出力ディテクタ３２５でＤＡＥ処理される具体的な演算方法を説明する。図７の右から７番目のＤＡＥ１出力１９．３４の計算方法について説明する。計算に使用する情報は、以下のように時点ｋ〜（ｋ＋４）の等化波形サンプルと時点（ｋ−４）〜（ｋ−１）および（ｋ＋１）〜（ｋ＋４）のＬＤＰＣ１出力である。
このときの情報を図７から抜き出すと以下の表に示される。
【００９６】
【表１】

【００９７】
ＤＡＥ出力は次式で計算する。
【００９８】
【数１】

【００９９】
まず、分子でｉ＝ｋのときの項
【０１００】
【数２】

【０１０１】
を求める。これは、
【０１０２】
【数３】

【０１０３】
のときに等化波形サンプルがｙ_ｋとなる確率である。今、
【０１０４】
【数４】

【０１０５】
であるので、ＰＲ方式の伝達関数から予測される等化波形サンプルは０である。ノイズとして平均０、分散σ^２の加法性白色ガウス雑音を仮定すると、
【０１０６】
【数５】

【０１０７】
となる。同様にして、分子、分母の全ての項を求めると次のようになる。
【０１０８】
【数６】

【０１０９】
【数７】

【０１１０】
【数８】

【０１１１】
【数９】

【０１１２】
【数１０】

【０１１３】
【数１１】

【０１１４】
【数１２】

【０１１５】
【数１３】

【０１１６】
【数１４】

【０１１７】
以上から、
【０１１８】
【数１５】

【０１１９】
となる。
【０１２０】
【数１６】

【０１２１】
とすると、１９．３４が得られる。
【０１２２】
このようにシンプリファイドソフト出力ディテクタでのＤＡＥにおける演算は、ＬＤＰＣ出力を用いて等化波形サンプルの予測値を演算する部分と、その予測値と等化波形サンプルを用いて信頼度情報（ＤＡＥ出力）を演算する部分に大きく分けられる。実際にはこの両方の演算は同時に行われている。
本発明の第２の実施の形態
ＬＤＰＣ符号を用いた復号方法では、原理的に大量のビットエラーを引き起こす可能性があることは既に述べた。この大量のビットエラーが発生する可能性があるのは次の２つの場合である。
▲１▼ ＬＤＰＣデコーダ３２２で訂正不可能となった場合
▲２▼ ＬＤＰＣデコーダ３２２で誤訂正した場合
前者の場合、ビットエラー数は不明であるが、エラーが発生していることは分かる。この場合にはＬＤＰＣデコーダ３２２の出力は捨てて、ソフト出力ディテクタ３２０の出力の硬判定値をＲＬＬデコーダ３２３に渡す。
【０１２３】
後者の場合、エラーが発生していることすら不明である。この場合に大量のビットエラーが発生していると、ＨＤＣにおけるリードソロモン（ＲＳ）符号で誤りが検出され、リトライ処理に入る。リトライ処理で誤りが訂正されない場合にはソフト出力ディテクタ３２０の出力の硬判定値をＲＬＬデコーダ３２３に渡す。
【０１２４】
以上の手法で、ＬＤＰＣデコーダ３２２による大量エラーによりリード不可能となることをある程度は防ぐことができる。しかしながらＬＤＰＣデコーダ３２２で大量のエラーが発生するときには、ソフト出力ディテクタ３２０の出力の硬判定値においても多くのエラーが存在する可能性が高い。この問題に対する対策は不可欠となる。
【０１２５】
図８を参照して、１セクタを分割しない場合と１セクタを８分割した場合とを対比して説明する。
【０１２６】
１セクタを分割しないでＬＤＰＣデコーダ３２２で復号した場合、×印のビットエラーが発生したと仮定する。ＬＤＰＣデコーダ３２２で誤り検出をされた場合はソフト出力ディテクタ３２０の出力の硬判定値を最終出力とするが、ソフト出力ディテクタ３２０の出力にも多くのビットエラーが存在することが多く、ＨＤＣのリードソロモン（ＲＳ）符号による誤り訂正で訂正不能になる可能性が高い。
【０１２７】
そこで、１セクタを８つのブロックに分割した場合を考える。ライト時は、それぞれのブロック毎にＬＤＰＣエンコーダ３０４でＬＤＰＣ符号化を行い、リード時における復号もそれぞれのブロックで行う。このためＬＤＰＣ符号の復号処理で誤りを訂正できなかった図示するブロックのみソフト出力ディテクタ３２０の出力の硬判定値を用いる。また、他のブロックはＬＤＰＣ符号の復号処理が正しく行われており、１セクタ全体でのエラービット数は小さく抑えることができる。従って、ＨＤＣのリードソロモン（ＲＳ）符号による誤り訂正で訂正可能になる可能性が高くなる。なお、１セクタは複数のブロックに分割すれば、その効果が得られ、８ブロックの場合はビット数は（４０９６ビット＋冗長ビット）／８に減るので、リードソロモン（ＲＳ）符号による誤り訂正も有効に行える。なお、分割されるブロックは８に限定されず、複数のブロックでも同様の効果が得られる。例えば、４ブロックでも良い。
本発明の第３の実施の形態
更に、復号性能を高めるためにインタリーバ（Ｉｎｔｅｒｌｅａｖｅｒ）およびデインタリーバ（Ｄｅ− Ｉｎｔｅｒｌｅａｖｅｒ）を導入することもできる。
【０１２８】
図９を参照すると、ライト時にはＬＤＰＣエンコーダ３０４の前に、リード時にはＬＤＰＣデコーダ３２２の前にインタリーバ３０７、３２６を設ける。インタリーバとしてはＳ−ＲａｎｄｏｍＩｎｔｅｒｌｅａｖｅｒ、ＢｌｏｃｋＩｎｔｅｒｌｅａｖｅｒなどが挙げられる。またデインタリーバ３０８、３２７はライト時にはＬＤＰＣエンコーダ３０４の後に、リード時にはＬＤＰＣデコーダ３２２の後に設けられる。図９で示した他の構成は図５の構成と同じであるので、説明を省略する。インタリーバ３０７、３２６とデインタリーバ３０８、３２７は逆操作を行い、データ系列の並びを変換する働きがある。
【０１２９】
ＬＤＰＣ符号には最初からインタリーバと同様の効果があるために、１セクタ分と同じ長さのＬＤＰＣ符号を冗長ビットに用いる場合には、インタリーバの導入による復号性能を改善する効果は小さい。
【０１３０】
しかし、前述した本発明の第２の実施の形態のように１セクタを複数のブロックに分割してブロック単位でＬＤＰＣ符号化を行う場合には、インタリーバ３０７、３２６を導入することによりソフト出力ディテクタ３２０およびシンプリファイドソフト出力ディテクタ３２５で発生するビットエラーを各ブロックに分散させる効果がある。このためにビットエラーが特定のブロックに集中せず、また各ブロックでのビットエラーの数も少ないので、復号性能改善効果が非常に大きい。これは実質的にＬＤＰＣ符号の符号長を大きくしたのと同じ効果があるものと考えられる。
【０１３１】
以上に詳述した本発明の実施の形態では、磁気ディスク装置に適用する場合について説明をしたが、本発明は、光ディスク装置、光磁気ディスク装置等の記録担体としてディスクを用いる記録再生装置に適用できる。
【０１３２】
【発明の効果】
本発明によれば、ＬＤＰＣ符号による冗長ビットにより誤り訂正を行ってデータに復号処理を複数回繰り返すことで復号性能の高いデータの復号化方法を実現できる。
【０１３３】
また、本発明によれば、データの符号間干渉の除去はシリアル処理し、次のデータが読み込まれる間に前記データは複数回の復号処理をパラレル処理することでリードディレイタイムを大幅に短縮できる。
【０１３４】
更に、本発明によれば、ソフト出力ディテクタのソフト値の出力をＬＤＰＣデコーダでＬＤＰＣ符号による冗長ビットにより誤り訂正を行い、ＬＤＰＣデコーダの出力をＬＤＰＣデコーダとシンプリファイドソフト出力ディテクタで複数回繰り返し復号して誤り訂正を行うので、復号性能が高い。
【０１３５】
更に、本発明によれば、ソフト出力ディテクタでのデータの符号間干渉の除去はシリアル処理し、次のデータがソフト出力ディテクタに読み込まれる期間にデータをＬＤＰＣデコーダおよびシンプリファイドソフト出力ディテクタ間で複数回の復号処理をパラレルに行うことで、リードディレイタイムをソフト出力ディテクタに読み込まれる期間まで短縮できる。
【０１３６】
更に、本発明によれば、シンプリファイドソフト出力ディテクタではＬＤＰＣデコーダの出力より等化波形サンプルの予測値を演算し、予測値と実際の前記等化波形サンプルを用いて信頼度情報を演算して誤り訂正を行うことで、誤り訂正を複数回の復号処理で確実に実現できる。
【０１３７】
更に、本発明によれば、前記データは１セクタのデータを複数に分割したブロックで復号処理を行うので、ＬＤＰＣ符号特有の大量エラーの発生も防止できる。
【０１３８】
更に、本発明によれば、ＬＤＰＣデコーダの前後にインタリーバおよびデインタリーバを設け、ビットエラーを各ブロックに分散することで、大量エラーが各ブロックに集中して発生せず、誤り訂正が確実に行える。
【０１３９】
更に、本発明によれば、ＬＤＰＣデコーダの出力をＬＤＰＣデコーダとシンプリファイドソフト出力ディテクタで複数回繰り返し復号して誤り訂正を行うリードチャネルを実現できるので、ＬＤＰＣデコーダおよびシンプリファイドソフト出力ディテクタを共有でき、リード／ライトチャネルを１チップの集積回路で実現できる。
【図面の簡単な説明】
【図１】本発明および現行のディスク装置の構成を説明するブロック図である。
【図２】本発明によるＬＤＰＣ符号を用いたディスク装置のＲ／Ｗチャネルの構成を説明するブロック図である。
【図３】本発明によるＬＤＰＣ符号により繰り返し復号処理を行うＲ／Ｗチャネルの具体例を説明するブロック図である。
【図４】本発明による図３に示すＲ／Ｗチャネルの動作を説明するタイミング図である。
【図５】本発明による改良されたＲ／Ｗチャネルの構成を説明するブロック図である。
【図６】本発明による改良されたＲ／Ｗチャネルの動作を説明するタイミング図である。
【図７】本発明による改良されたＲ／Ｗチャネルの複数回の繰り返し復号処理を説明するデータ図である。
【図８】本発明による第２の実施の形態でのデータ系列を説明する特性図である。
【図９】本発明による第３の実施の形態に用いるＲ／Ｗチャネルの構成を説明するブロック図である。
【図１０】従来のディスク装置に用いられるＲ／Ｗチャネルの構成を説明するブロック図である。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a data decoding method and a disk device using the same, and more particularly to a data decoding method with less errors in reading and a disk device using the same.
[0002]
[Prior art]
In general, in a recording / reproducing device represented by a magnetic disk device, data is called an error correction code (ECC) in order to enable error correction and detection included in data reproduced from a recording medium (record carrier). Redundant data is added. When error correction is performed using a Reed-Solomon (RS) code as ECC, up to (redundant symbol number / 2) errors can be corrected.
[0003]
However, the recording density of the magnetic disk device has been increasing at an annual rate of 1.6 times, and has been increasing to 50 (Gbit / in).²) Has been reached. With an increase in recording density, interference between recorded codes increases, and decoding characteristics deteriorate. As a method of overcoming the deterioration of the decoding characteristic, a maximum response likelihood (PRML) method using a partial response due to intersymbol interference is generally used. PRML is a method for obtaining a signal sequence that maximizes the likelihood of a partial response of a reproduced signal using Viterbi decoding.
[0004]
On the other hand, many attempts have been made to improve the performance by improving the recording code used for magnetic recording. For example, an MTR (Maximum Transition Run) code constitutes a code word excluding a symbol pattern that causes a dominant decoding error in Viterbi decoding by limiting the maximum number of consecutive magnetization reversals during reproduction, and uses code spacing between code words. Euclidean distance can be increased.
[0005]
In general, the following methods are considered to improve decoding performance.
{Circle around (1)} Maximum a posteriori probability (MAP) decoding is performed.
{Circle around (2)} Increase the code length (the code length is a unit for performing encoding).
However, MAP decoding has a very large amount of calculation and is difficult to realize. Further, in a normal code, if the code length is increased, the calculation amount in decoding increases exponentially, which is not practical.
[0006]
FIG. 1 is a block diagram showing the configuration of a current magnetic disk drive.
[0007]
The magnetic disk drive of FIG. 1 is roughly composed of a hard disk controller (HDC) 1, a CPU 2, an R / W (read / write) channel 3, a VCM / SPM controller 4, and a disk enclosure (DE) 5. Generally, the HDC 1, the CPU 2, the R / W channel 3, and the VCM / SPM controller 4 are configured on the same board.
[0008]
The HDC 1 includes a main controller 11, a data format controller 12, an ECC (error correction code) controller 13, and a buffer RAM 14, which control the entire HDC 1. The HDC 1 is connected to the host (host system) via the interface unit and to the R / W channel 3, and performs data transfer between the host and the magnetic disk device under the control of the main control unit 11. The HDC 1 receives a read reference clock (RRCK) generated by the R / W channel 3.
[0009]
The data format control unit 12 converts the data transferred from the host into a format suitable for recording on the disk medium (magnetic disk) 50, and conversely transfers the data reproduced from the disk medium 50 to the host. Convert to a format suitable for
[0010]
The ECC control unit 13 adds redundant data (redundant symbols) to data (information symbols) to be recorded in order to enable correction and detection of errors included in data reproduced from the disk medium 50. Further, the ECC control unit 13 determines whether an error has occurred in the reproduced data, and if there is an error, corrects or detects the error. However, the number of bytes (the number of symbols) for which an error can be corrected is finite, and is related to the length of the redundant data. That is, if a large amount of redundant data is added, the format efficiency deteriorates, and therefore, there is a trade-off with the number of error-correctable symbols.
[0011]
The buffer RAM 14 temporarily stores data transferred from the host and transfers the data to the R / W channel 3 at an appropriate timing. Conversely, the read data transferred from the R / W channel 3 is temporarily stored, and transferred to the host at an appropriate timing after the end of the ECC decoding processing or the like.
[0012]
The CPU 2 is connected to the HDC 1, the R / W channel 3, the VCM / SPM controller 4, and the DE 5. The CPU 2 has a FROM (flash ROM) 21 and a RAM 22. The operation program of the CPU 2 is stored in the FROM 21.
[0013]
The R / W channel 3 is connected to the HDC 1 and transfers recorded data and reproduced data to and from the HDC 1. The R / W channel 3 is connected to the DE 5, and performs transmission of a recording signal and reception of a reproduction signal. The R / W channel 3 is roughly classified into a recording system (write channel) 31 and a reproduction system (read channel) 32. The R / W channel 3 also has a SYNC detector (not shown).
[0014]
The recording system 31 of the R / W channel 3 includes a scrambler, an RLL (Run Length Limited) encoder, a data generator, a write pre-competition, a write driver, and the like. The data transferred from the HDC 1 is converted into a sequence suitable for recording by a scrambler and an RLL encoder. The data generator generates preamble and SYNC data added to the head of the data. Then, after pre-compensation of NLTS (Non-Linear Transition Shift) is performed by the write pre-competition, the recording signal generated by the write driver is supplied to DE5.
[0015]
On the other hand, the reproduction system 32 of the R / W channel 3 includes a variable gain amplifier (VGA), an automatic gain control (AGC), a low-pass filter (LPF), a digital / analog converter (ADC), an equalizer, and a Viterbi ( (Viterbi) detector, RLL decoder, descrambler, etc. The reproduction signal transferred from the DE 5 is first subjected to gain adjustment by VGA and AGC, then high-frequency noise is removed by LPF, and converted to digital data by ADC. Next, equalization according to the class of the partial response is performed by the equalizer. Finally, maximum likelihood decoding is performed by the Viterbi detector, and after detecting the head of the data by the SYNC detector, the data generated by the RLL decoder and descrambler is transferred to the HDC1.
[0016]
The VCM / SPM control unit 4 controls a voice coil motor (VCM) 52 and a spindle motor (SPM) 53.
[0017]
The DE 5 is connected to the R / W channel 3 and receives a recording signal and transmits a reproduction signal. The DE 5 is connected to the VCM / SPM control unit 4. The DE 5 has a disk medium 50, a head 51, a VCM 52, an SPM 53, a preamplifier 54, and the like. In the drawing, it is assumed that the number of disk media 50 is one and the head 51 is arranged only on one surface side of the disk media 50. However, the configuration is such that a plurality of disk media 50 are stacked and arranged. It does not matter. The head 51 is generally provided corresponding to each surface of the disk medium 50.
[0018]
The recording signal transmitted by the R / W channel 3 is supplied to the head 51 via the preamplifier 54 in the DE 5, and is recorded on the disk medium 50 by the head 51. Conversely, a signal reproduced from the disk medium 50 by the head 51 is transmitted to the R / W channel 3 via the preamplifier 54.
[0019]
The VCM 52 in the DE 5 moves the head 51 in the radial direction of the disk medium 50 in order to position the head 51 at a target position on the disk medium 50. The SPM 53 rotates the disk medium 50.
[0020]
FIG. 10 shows a block diagram of a current R / W channel for a hard disk. This R / W channel corresponds to the R / W (read / write) channel 3 in FIG. FIG. 10 shows only the basic configuration of a write channel (Write Channel) 31 and a read channel (Read Channel) 32, and omits various actually provided waveform distortion compensation circuits and servo circuits.
[0021]
The write channel 31 includes a scrambler, a run length limited (RLL) encoder, a write precompensation, a PECL driver, and the like.
[0022]
In the byte interface, data transferred from a hard disk controller (HDC) is processed into input data. Data to be written on the medium is input from the HDC in units of one sector. At this time, not only the user data (512 bytes) for one sector, but also the ECC bytes added by the HDC are input at the same time. The data bus is usually 1 byte (8 bits) and is processed as input data by the byte interface.
[0023]
The scrambler converts the write data into a random sequence. The repetition of the data of the same pattern is for preventing the detection performance of the Viterbi (Viterbi) detector during reading from being adversely affected, thereby preventing the error rate from being deteriorated.
[0024]
The RLL encoder is for limiting the maximum continuous length of zero. By limiting the maximum continuous length of 0, a data sequence suitable for timing control at the time of reading, AGC, and the like is obtained.
[0025]
The write pre-computer is a circuit for compensating for non-linear distortion due to continuous magnetization transition on the medium. A pattern necessary for compensation is detected from the write data, and a write current waveform is adjusted in advance so that magnetic transition occurs at a correct position.
[0026]
The PECL driver is a driver that outputs a signal corresponding to the pseudo ECL level. The output from the PECL driver is sent to the head through the preamplifier, and the write data is recorded on the medium.
[0027]
The read channel 32 includes a variable gain amplifier (VGA), a low-pass filter (LPF), an automatic gain control (AGC), a digital / analog converter (ADC), a frequency synthesizer, a zero phase restart (Zero Phase Restart), an adaptive FIR filter ( Adaptive FIR Filter, Interpolation Filter, Timing Control, Viterbi (Viterbi) Detector, Synchronous Signal Detector (Sync Mark Detector), RLL Decoder, Descrambler composed of Descrambler
[0028]
The amplitude of the read waveform is adjusted by VGA and AGC. The AGC compares the ideal amplitude with the actual amplitude and determines a gain to be set for the AGC.
[0029]
The configuration of the ADC, the zero-phase restart, the timing control, and the interpolation filter is for performing AD conversion with a fixed clock, that is, for obtaining asynchronous samples by AD conversion. At this time, it is necessary to obtain synchronous samples from asynchronous samples, and these three blocks play the role. The zero-phase restart is a block for determining an initial phase, and is used to obtain a synchronization sample as soon as possible. After the initial phase is determined, the ideal sample value and the actual sample value are compared by timing control, and a phase shift is detected. By using this to determine the parameters of the interpolation filter, synchronized samples can be obtained. In addition to this configuration, there is also a configuration in which synchronous samples are directly obtained by AD conversion.
[0030]
The frequency synthesizer generates a sampling clock for the ADC.
[0031]
The LPF can adjust the cutoff frequency and the boost amount. It is responsible for reducing high-frequency noise and equalizing to a Partial Response waveform.
[0032]
The LPF performs equalization to the Partial Response waveform. However, it is difficult to completely equalize the analog LPF using many factors such as fluctuations in the flying height of the head, non-uniformity of the medium, and fluctuations in the rotation of the motor. Using a digital FIR filter rich in abilities, equalization to a Partial Response waveform is performed again. Further, it has a function of adjusting the tap coefficient of the FIR adaptively.
[0033]
The Viterbi detector restores the RLL encoded data sequence from the data sequence equalized to the Partial Response waveform. Since the Viterbi detector performs Maximum Likelihood detection, the bit error rate (Bit Error Rate) can be minimized if there is no bias in the occurrence probability of the input signal pattern.
[0034]
The synchronization signal detector has a role of detecting a synchronization signal (Sync Mark) added to the head of the data and recognizing the head position of the data.
[0035]
The RLL decoder performs the reverse operation of the RLL encoder of the write channel 31 to return to the original data sequence.
[0036]
The descrambler performs the reverse operation of the scrambler of the write channel 31 to return to the original data sequence. The data generated here is transferred to the HDC.
[0037]
[Patent Document 1]
JP 2001-184806 A (pages 5 to 6, see FIG. 1)
[0038]
[Problems to be solved by the invention]
The current magnetic disk devices described above do not have sufficient decoding performance, and there is a need for a decoding method that improves decoding performance with a simple configuration.
[0039]
The Viterbi detector outputs a hard value. Since the hard value is a hard decision of the soft value, the output of the Viterbi detector is equal to the hard decision of the output of the soft output detector. For example, if the output of the soft output detector is (0.71, 0.18, 0.45, 0.45, 0.9), the output of the Viterbi detector is (1, 0, 0, 0, 1) It is. The numerical value indicates whether the soft value is likely to be 0 or 1 is large. For example, the first 0.71 indicates that the possibility of being 1 is large, and the fourth 0.45 means that the possibility of being 0 is large but the possibility of being 1 is not small. . On the other hand, the hard value indicates only 0 or 1, and information on which possibility is higher is lost. Therefore, if a hard value is used as an input to an LDPC decoder, the decoding performance will be degraded.
[0040]
[Means for Solving the Problems]
According to the present invention, data obtained by adding a redundant bit by an LDPC code to data is recorded on a record carrier, and at the time of reproduction from the record carrier, first, intersymbol interference is removed and the data is returned to the recorded data. It is characterized in that error correction is performed with bits and decoding of the data is repeated a plurality of times. A decoding method for data with high decoding performance is provided by performing decoding processing a plurality of times using an LDPC code.
[0041]
Further, the present invention is characterized in that the elimination of the intersymbol interference of the data is performed by serial processing, and the data is decoded by performing parallel processing a plurality of times while the next data is read. By performing a plurality of decoding processes in parallel, the read delay time is greatly reduced.
[0042]
Further, according to the present invention, data obtained by adding a redundant bit by an LDPC code to data is recorded on a record carrier, and an equalized waveform sample read from the record carrier is recorded by removing intersymbol interference with a soft output detector. The output is returned to the data, and the output of the soft value of the soft output detector is error-corrected by the LDPC decoder using the redundant bits by the LDPC code, and the output of the LDPC decoder is repeatedly decoded by the LDPC decoder and the simplified soft output detector a plurality of times. And performing error correction. The decoding process can be repeatedly performed between the LDPC decoder and the simplified software output detector a plurality of times during the period when the next data is read into the soft output detector.
[0043]
Further, the present invention provides a method for serially removing elimination of intersymbol interference of data in the soft output detector, and transmitting the data to the LDPC decoder and the simplified soft output detector during a period in which the next data is read into the soft output detector. The decoding process is performed a plurality of times in parallel between the data.
[0044]
Further, in the present invention, the simplified software output detector calculates a predicted value of an equalized waveform sample from the output of the LDPC decoder, and calculates reliability information using the predicted value and the actual equalized waveform sample. Error correction is performed by using
[0045]
Further, the invention is characterized in that the simplified soft output detector is constituted by DAE.
[0046]
Further, the present invention is characterized in that the data is constituted by data of one sector and redundant bits by an LDPC code.
[0047]
Further, the present invention is characterized in that the data is composed of blocks obtained by dividing one sector of data into a plurality of blocks and redundant bits by an LDPC code.
[0048]
Further, the present invention is characterized in that an interleaver and a deinterleaver are provided before and after the LDPC decoder, and a bit error is distributed to each block.
[0049]
Furthermore, the present invention relates to a disk device provided with a read / write channel for writing and reading data to and from a record carrier, wherein a write channel for recording data obtained by adding a redundant bit by an LDPC code to the data; The read equalized waveform sample is returned to the recorded data by removing intersymbol interference with a soft output detector, and the output of the soft value of the soft output detector is corrected for error by a redundant bit by the LDPC code by an LDPC decoder. And a read channel for performing error correction by repeatedly decoding the output of the LDPC decoder a plurality of times with the LDPC decoder and the simplified software output detector.
[0050]
Further, the present invention is characterized in that the read / write channel is formed on a one-chip integrated circuit.
[0051]
BEST MODE FOR CARRYING OUT THE INVENTION
In the present invention, the LDPC (Low Density Parity Check Code) code can realize decoding performance close to the Shannon limit. Used.
[0052]
LDPC codes are a type of error correction codes. The error correction code adds redundant bits to data at the time of encoding. At the time of decoding, error correction is performed using the redundant bits. Redundant bits are also added to the LDPC code by encoding. What is written to the disc is the data and the added redundancy. At the time of reading, the original data and the redundancy are read, but an error may occur. This error can be corrected to some extent by using redundancy.
[0053]
First embodiment of the present invention
The disk device to which the present invention is applied has the same configuration as that shown in FIG. The above-described LDPC code is encoded or decoded by the R / W channel 3.
[0054]
FIG. 2 shows a block diagram of an R / W channel for a hard disk using an LDPC code according to the present invention.
[0055]
The write channel 31 includes a scrambler (Scrambler) 302, an RLL (Run Length Limited) encoder 303, an LDPC encoder 304, a write precompensator (WritePrecompensation) 305, a PECL driver 306, and the like.
[0056]
In the byte interface 301, data transferred from the hard disk controller (HDC) is processed into input data. Data to be written on the medium is input from the HDC in units of one sector. At this time, not only the user data (512 bytes) for one sector, but also the ECC bytes added by the HDC are input at the same time. The data bus is usually 1 byte (8 bits) and is processed by the byte interface 301 as input data.
[0057]
The scrambler 302 converts the write data into a random sequence. This is to prevent the repetition of data of the same pattern from adversely affecting the detection performance at the time of reading and deteriorating the error rate.
[0058]
The RLL encoder 303 limits the maximum continuous length of 0. By limiting the maximum continuous length of 0, a data sequence suitable for timing control 319, AGC 317, and the like at the time of reading is obtained.
[0059]
The LDPC encoder 304 has a role of encoding an LDPC-encoded data sequence in which redundant bits of an LDPC code are added to the data sequence.
[0060]
The write pre-con 305 is a circuit for compensating for non-linear distortion due to continuous magnetization transition on the medium. A pattern necessary for compensation is detected from the write data, and a write current waveform is adjusted in advance so that magnetic transition occurs at a correct position.
[0061]
The PECL driver 306 is a driver that outputs a signal corresponding to the pseudo ECL level. An output from the PECL driver 306 is sent to a head through a preamplifier, and write data is recorded on a medium.
[0062]
The read channel 32 includes a variable gain amplifier (VGA) 311, a low-pass filter (LPF) 312, an automatic gain control (AGC) 317, a digital / analog converter (ADC) 313, a frequency synthesizer 314, and a zero-phase restart (Zero Phase Restart). 318, an adaptive FIR filter (Adaptive FIR Filter) 315, an interpolation filter (Interpolation Filter) 316, a timing control (Timing Control) 319, a soft output detector (Soft-Output Detector) 320, an LDPC decoder 322k, Sync signal, and a sync signal detector Detector 321, RLL decoder 323, and descrambler And a 24.
[0063]
The VGA 311 and AGC 317 adjust the amplitude of the read waveform. The AGC 317 compares the ideal amplitude with the actual amplitude and determines a gain to be set in the VGA 311.
[0064]
The configuration of the ADC 313, the zero-phase restart 318, the timing control 319, and the interpolation filter 316 is for performing AD conversion with a fixed clock, that is, for obtaining asynchronous samples by AD conversion. At this time, it is necessary to obtain synchronous samples from asynchronous samples, and these blocks play the role. The zero-phase restart 318 is a block for determining an initial phase, and is used to obtain a synchronization sample as soon as possible. After determining the initial phase, the timing control 319 compares the ideal sample value with the actual sample value and detects a phase shift. By using this to determine the parameters of the interpolation filter 316, synchronous samples can be obtained. In addition to this configuration, there is also a configuration in which synchronous samples are directly obtained by AD conversion.
[0065]
The frequency synthesizer 314 generates a sampling clock for the ADC 313.
[0066]
The LPF 312 can adjust the cutoff frequency and the boost amount. It is responsible for reducing high-frequency noise and equalizing to a Partial Response waveform.
[0067]
The LPF 312 performs equalization to the Partial Response waveform. However, it is difficult to completely equalize the analog LPF using many factors such as fluctuations in the flying height of the head, non-uniformity of the medium, and fluctuations in the rotation of the motor. Using a digital FIR filter rich in abilities, equalization to a Partial Response waveform is performed again. Further, it has a function of adjusting the tap coefficient of the FIR adaptively.
[0068]
The LDPC decoder 322 has a role of restoring a data sequence that has been LDPC encoded to a sequence before LDPC encoding. As decoding methods, there are mainly a sum-product decoding method and a min-sum decoding method. The sum-product decoding method is advantageous in terms of decoding performance, but the min-sum decoding method is realized by hardware. Has the feature that it is easy.
[0069]
Soft output detector 320 can use a soft value at the input of LDPC decoder 322. The current R / W channel uses a Viterbi detector, but its output is a hard value. Therefore, when using the LDPC code, it is appropriate to use the soft output detector 320 instead of the Viterbi detector. Examples of the soft output detector 320 include BCJR (Bar-Cocke-Jelinek-Raviv) and SOVA (Soft-Output Viterbi Algorithm). However, BCJR is advantageous in terms of performance, and SOVA is advantageous in terms of ease of hardware implementation. SOVA is used to remove intersymbol interference caused by recording at high density.
[0070]
The output of SOVA is a soft value, and it is assumed that a soft value of (0.71, 0.18, 0.45, 0.45, 0.9) is output. These values represent numerical values indicating whether it is likely to be 0 or 1. For example, the first 0.71 indicates that the possibility of being 1 is large, and the fourth 0.45 means that the possibility of being 0 is large but the possibility of being 1 is not small. . The output of the conventional Viterbi detector is a hard value, and is a hard decision of the output of the SOVA. In the case of the above example, it is (1, 0, 0, 0, 1). The hard value represents only 0 or 1, and information on which possibility is higher is lost. Therefore, inputting a soft value to the LDPC decoder 322 improves decoding performance.
[0071]
The synchronization signal detector 321 has a role of detecting a synchronization signal (Sync Mark) added to the head of the data and recognizing the head position of the data.
[0072]
The RLL decoder 323 performs the reverse operation of the RLL encoder 303 of the write channel 31 to return to the original data sequence.
[0073]
The descrambler 324 performs the reverse operation of the scrambler 302 of the write channel 31 to return to the original data sequence. The data generated here is transferred to the HDC.
[0074]
In an actual decoding operation using an LDPC code, it is possible to obtain very good decoding performance by repeatedly performing decoding between the soft-output detector (Soft-Output Detector) 320 and the LDPC decoder 322. For this reason, a configuration in which a plurality of stages of a soft-output detector (Soft-Output Detector) 320 and an LDPC decoder 322 are actually required is required.
[0075]
FIG. 3 shows a concrete block diagram thereof. The output from the interpolation filter (Interpolation Filter) 316 is read into the first-stage soft output detector # 1 and sent to the interleaver (Interleaver) # 1 via the synchronization signal detector (Sync Mark Detector) 321 to be transmitted to the first stage. The signal is decoded by the LDPC decoder # 1 at the stage and is sent from the deinterleaver (Deinterleaver) # 1 to the soft output detector # 2 at the second stage. The soft output detector (Soft-Output Detector), the interleaver, the LDPC decoder, and the deinterleaver are provided with a number of stages of the number of repetitions, and the circuit scale becomes extremely large. Since the interleaver and the deinterleaver have a role of changing the arrangement of data, they may be excluded.
[0076]
Next, the operation of this block will be described with reference to FIG.
[0077]
The 4096 bits (512 bytes) of data in the kth sector and the added redundant data are read into the soft output detector # 1, the bits rearranged by the interleaver # 1 are input to the LDPC decoder # 1, decoded, and deinterleaver # It is rearranged by 1 in the original order. This data is sent to soft output detector # 2. Then, repeat the same operation. The first soft output detector # 1 sequentially reads the data (4096 bits) of the next (k + 1) th sector and the added redundant data, and repeats the same operation. However, in the R / W channel using the above-described LDPC code, first, in order to improve decoding performance, a plurality of stages of soft-output detectors (Soft-Output Detectors) and LDPC decoders are required. There is a problem that the circuit scale becomes enormous for integration in the element, and it is difficult to realize.
[0078]
Second, since the soft-output detector (Soft-Output Detector) performs serial processing bit by bit, providing a plurality of stages of soft-output detectors (Soft-Output Detectors) increases the read delay by the number of repetitions. There are also problems.
[0079]
Third, the decoding method of the LDPC code may cause a large amount of bit errors in principle. In a hard disk device, the error is normally corrected by the HDC using the Reed-Solomon code. There are also problems that cannot be dealt with.
[0080]
Therefore, FIG. 5 shows a block diagram of the R / W channel 3 of the present invention in which such a problem is further improved.
[0081]
The write channel 31 includes a scrambler (Scrambler) 302, an RLL (Run Length Limited) encoder 303, an LDPC encoder 304, a write precomp (WritePrecompensation) 305, a PECL driver 306, and the like. Then, the description is omitted.
[0082]
The read channel 32 includes a variable gain amplifier (VGA) 311, a low-pass filter (LPF) 312, an automatic gain control (AGC) 317, a digital / analog converter (ADC) 313, a frequency synthesizer 314, and a zero-phase restart (Zero Phase Restart). 318, Adaptive FIR Filter 315, Interpolation Filter 316, Timing Control 319, Soft-Output Detector (Soft-Output Detector) 320, LDPC Decoder 322 Soft-Output Detector 325, Synchronous signal detector Sync Mark Detector) 321, RLL decoder 323, and a descrambler (Descrambler) 324 Metropolitan. Except for the soft-output detector (Soft-Output Detector) 320 and the simplified Soft-Output Detector (325), the configuration is the same as that of FIG. Note that an interleaver and a deinterleaver may be provided before and after the LDPC decoder to change the data arrangement.
[0083]
In the read channel 32, the soft value data from the interpolation filter 316 is input one bit at a time to a soft-output detector (Soft-Output Detector) 320 to remove interference between codes and output the soft value. Do. From the soft-output detector (Soft-Output Detector) 320, all data of one sector is transmitted to the LDPC decoder 322 in parallel, and is decoded. Further, the simplified soft output detector 325 calculates the predicted value of the equalized waveform sample by the intersymbol interference calculating means using the output of the LPDC decoder 322, and uses the predicted value and the equalized waveform sample to obtain the reliability information. There is a function of calculating by arithmetic means. Then, an iterative decoding process is performed between the simplified software output detector 325 and the LDPC decoder 322.
[0084]
Although the DAE (Decision Aided Equalizer) is used as the simplified software output detector 325, the invention is not limited thereto as long as parallel processing can be performed. DAE is a known method and is described in "Coding and iterative detection for magnetic recording channels, Zining Wu, Kluwer, 2000, ISBN: 0-7923-771".
[0085]
As described above, the R / W channel 3 shown in FIG. 5 is processed in parallel by the LDPC decoder 322 and the simplified soft-output detector (325) while the data of the next sector is processed by the soft output detector 320. Is characterized in that a plurality of iterative decoding processes are performed. The simplified soft-output detector 325 includes an intersymbol interference calculating unit and a reliability information calculating unit. The data of the corresponding sector from the interpolation filter 316 and the corresponding sector from the LDPC decoder 322 are provided. Is used to calculate the output (reliability information) of the soft value to be output to the LDPC decoder 322. Since the iterative decoding process between the LDPC decoder 322 and the simplified software output detector 325 performs parallel processing, the process ends before the data of the next sector is output from the software output detector 320. After the predetermined number of repetitive decoding processes are completed, the output from the LDPC decoder 322 is input to the RLL decoder 323.
[0086]
FIG. 6 shows a timing chart of the multiple-time iterative decoding process. The soft output detector 320 can only serially process one sector of data (including redundant bits) one bit at a time, and it takes time to process all data. When the data series of the k-th sector is serially output from the soft output detector 320, all the data of one sector are simultaneously processed in parallel by the interleaver, LDPC decoder 322, deinterleaver, and simplified soft output detector 325. Accordingly, during the period in which the data of the next (k + 1) th sector is serially output by the soft output detector 320, the decoding can be performed a plurality of times (five times in FIG. 6) and the processing results can be output simultaneously.
[0087]
The multiple-time iterative decoding process is performed using the period during which the data of the next sector is serially processed by the soft output detector 320, so that the LDPC decoder 322 and the simplified software output detector 325 do not need to be provided in a plurality of stages. The advantage is that the same circuit can be shared by one stage, the circuit scale can be significantly reduced, and the integrated circuit can be made into one chip. In addition, since a plurality of repetitive decoding processes are performed in parallel at the time of reading data of the next sector, the read delay time can be significantly reduced.
[0088]
A specific example of the multiple-time iterative decoding process will be described with reference to FIG. In this figure, the flow of data is specifically shown in an easy-to-understand manner, and numerical values that do not actually exist are also shown for explanation.
[0089]
The first line is a data sequence recorded on the recording medium. Now, the transfer function of the PR (Partial Response) method is
(1-D²) (2 + 2D + D²) = 2 + 2D−D²-2D³-D⁴
And the write data sequence is a_k, The idealized equalized waveform sample c shown in the second row_kIs
c_k= 2a_k+ 2a_k-1-A_k-2-2a_k-3-A_k-4
Can be calculated by Here, k indicates the bit order, and k-1 indicates the bit immediately before the k-th bit.
[0090]
However, the actual equalized waveform sample is affected by noise, and becomes a data series as shown in the third row. This equalized waveform sample is processed by the soft output detector as described above to remove a known amount of waveform interference caused by intersymbol interference, and the write data sequence a_kIs restored. The output of the soft value (SOD output) of the soft output detector is on the fourth line, and the hard decision value (although it does not actually exist) is on the fifth line. In this example, the underlined 9 bits of the hard decision value are different from the write data and are error bits. Therefore, when the encoding or the iterative decoding process using the LDPC code of the present invention is not performed, this is the final output, indicating that a large amount of errors occur.
[0091]
In the present invention, the output (soft value) of the soft output detector 320 is input to an LDPC decoder, and performs error correction using an LDPC code. The output of the LDPC decoder is shown on the sixth row as the LDPC1 output. Erroneous bits are reduced to two underlined bits.
[0092]
Next, the output of the soft output detector 320 is sent to the simplified soft output detector 325 and processed by the DAE. Here, the predicted value of the equalized waveform sample is calculated based on the transfer function described above using the output of the LDPC1, and the reliability information is calculated using this and the actual equalized waveform sample described above, and the seventh value is output as the DAE1 output. Output the data in the line as a soft value. For explanation, the hard decision value of the DAE1 output is shown in the eighth line. In the first decoding processing, since the processing is performed using the equalized waveform samples that are strongly affected by noise, the number of error bits increases to 4 as shown by the underline. The DAE1 output (soft value) is decoded by the LDPC decoder 322, and outputs the LDPC2 output as shown in the ninth row. Here, the error is corrected and the number of error bits is reduced to two underlined bits.
[0093]
Further, the output is sent to the simplified software output detector 325 using the LDPC2 output, and is similarly processed by the DAE. As a result, the DAE2 output shown in the tenth row is output as a soft value, and all the error bits are corrected as is apparent from the DAE2 output (hard decision value) shown in the eleventh row. Therefore, there is no error bit in the LDPC3 output.
[0094]
As described above, by repeating the decoding by the LDPC decoder and the DAE processing by the simplified software output detector, it becomes possible to correct the error bit.
[0095]
Further, a specific calculation method for performing DAE processing by the simplified software output detector 325 will be described. A method of calculating the seventh DAE1 output 19.34 from the right in FIG. 7 will be described. The information used for the calculation is the equalized waveform samples at time points k to (k + 4) and the LDPC1 outputs at time points (k-4) to (k-1) and (k + 1) to (k + 4) as follows.
The information at this time is extracted from FIG. 7 and is shown in the following table.
[0096]
[Table 1]

[0097]
The DAE output is calculated by the following equation.
[0098]
(Equation 1)

[0099]
First, the term when i = k in the numerator
[0100]
(Equation 2)

[0101]
Ask for. this is,
[0102]
(Equation 3)

[0103]
When the equalized waveform sample is y_kIs the probability that now,
[0104]
(Equation 4)

[0105]
Therefore, the equalized waveform sample predicted from the transfer function of the PR method is 0. Mean 0, variance σ as noise²Assuming the additive white Gaussian noise of
[0106]
(Equation 5)

[0107]
Becomes Similarly, when all the terms of the numerator and denominator are obtained, the following is obtained.
[0108]
(Equation 6)

[0109]
(Equation 7)

[0110]
(Equation 8)

[0111]
(Equation 9)

[0112]
(Equation 10)

[0113]
(Equation 11)

[0114]
(Equation 12)

[0115]
(Equation 13)

[0116]
[Equation 14]

[0117]
From the above,
[0118]
[Equation 15]

[0119]
Becomes
[0120]
(Equation 16)

[0121]
Then, 19.34 is obtained.
[0122]
As described above, the operation in the DAE with the simplified software output detector is performed by calculating the predicted value of the equalized waveform sample using the LDPC output, and the reliability information (DAE output by using the predicted value and the equalized waveform sample). ) Can be broadly divided into parts for calculating. Actually, both operations are performed simultaneously.
Second embodiment of the present invention
As described above, the decoding method using the LDPC code may cause a large amount of bit errors in principle. This large amount of bit errors can occur in the following two cases.
{Circle around (1)} When the correction becomes impossible with the LDPC decoder 322
{Circle around (2)} When the error is corrected by the LDPC decoder 322
In the former case, the number of bit errors is unknown, but it can be seen that an error has occurred. In this case, the output of the LDPC decoder 322 is discarded, and the hard decision value of the output of the soft output detector 320 is passed to the RLL decoder 323.
[0123]
In the latter case, it is not even known that an error has occurred. In this case, if a large number of bit errors have occurred, an error is detected in the Reed-Solomon (RS) code in the HDC, and a retry process is started. If the error is not corrected by the retry processing, the hard decision value of the output of the soft output detector 320 is passed to the RLL decoder 323.
[0124]
With the above method, it is possible to prevent to some extent from being impossible to read due to a large number of errors by the LDPC decoder 322. However, when a large number of errors occur in the LDPC decoder 322, there is a high possibility that many errors exist in the hard decision value of the output of the soft output detector 320. Countermeasures against this problem are essential.
[0125]
Referring to FIG. 8, a case where one sector is not divided and a case where one sector is divided into eight will be described in comparison.
[0126]
When decoding is performed by the LDPC decoder 322 without dividing one sector, it is assumed that a bit error indicated by an X has occurred. When an error is detected by the LDPC decoder 322, the hard decision value of the output of the soft output detector 320 is used as the final output. However, the output of the soft output detector 320 often has many bit errors, There is a high possibility that the error cannot be corrected by error correction using the Solomon (RS) code.
[0127]
Therefore, consider the case where one sector is divided into eight blocks. At the time of writing, LDPC encoding is performed by the LDPC encoder 304 for each block, and decoding at the time of reading is also performed for each block. For this reason, the hard decision value of the output of the soft output detector 320 is used only for the illustrated block in which the error could not be corrected in the decoding process of the LDPC code. Further, the other blocks are correctly decoded with the LDPC code, and the number of error bits in one entire sector can be reduced. Therefore, there is a high possibility that the error can be corrected by the error correction using the HDC Reed-Solomon (RS) code. If one sector is divided into a plurality of blocks, the effect can be obtained. In the case of eight blocks, the number of bits is reduced to (4096 bits + redundant bits) / 8, so that error correction by Reed-Solomon (RS) code can be performed. You can do it effectively. The number of blocks to be divided is not limited to eight, and the same effect can be obtained with a plurality of blocks. For example, four blocks may be used.
Third embodiment of the present invention
Further, an interleaver and a de-interleaver may be introduced to improve decoding performance.
[0128]
Referring to FIG. 9, interleavers 307 and 326 are provided before the LDPC encoder 304 during writing and before the LDPC decoder 322 during reading. Examples of the interleaver include S-Random Interleaver and Block Interleaver. The deinterleavers 308 and 327 are provided after the LDPC encoder 304 during writing, and after the LDPC decoder 322 during reading. The other configuration shown in FIG. 9 is the same as the configuration in FIG. 5, and a description thereof will be omitted. The

interleavers

307 and 326 and the deinterleavers 308 and 327 perform a reverse operation to convert a data sequence.
[0129]
Since the LDPC code has the same effect as the interleaver from the beginning, when an LDPC code having the same length as one sector is used for redundant bits, the effect of improving the decoding performance by introducing the interleaver is small.
[0130]
However, when one sector is divided into a plurality of blocks and LDPC coding is performed in block units as in the above-described second embodiment of the present invention, the soft output detector is introduced by introducing interleavers 307 and 326. There is an effect of dispersing bit errors generated in the block 320 and the simplified soft output detector 325 to each block. For this reason, bit errors do not concentrate on a specific block, and the number of bit errors in each block is small, so that the effect of improving decoding performance is very large. This is considered to have substantially the same effect as increasing the code length of the LDPC code.
[0131]
In the embodiment of the present invention described in detail above, a case where the present invention is applied to a magnetic disk device has been described. However, the present invention is applied to a recording / reproducing device using a disk as a record carrier, such as an optical disk device, a magneto-optical disk device. it can.
[0132]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to this invention, the decoding method of the data with high decoding performance can be implement | achieved by performing error correction by the redundant bit by an LDPC code, and repeating decoding processing to data several times.
[0133]
Further, according to the present invention, the elimination of intersymbol interference of data is performed serially, and the read delay time can be significantly reduced by performing a plurality of decoding processes on the data in parallel while the next data is read. .
[0134]
Further, according to the present invention, the output of the soft value of the soft output detector is error-corrected by the LDPC decoder using redundant bits by the LDPC code, and the output of the LDPC decoder is repeatedly decoded by the LDPC decoder and the simplified soft output detector a plurality of times. Since error correction is performed, decoding performance is high.
[0135]
Further, according to the present invention, the elimination of intersymbol interference of data in the soft output detector is performed in a serial process, and data is transmitted between the LDPC decoder and the simplified soft output detector during a period in which the next data is read into the soft output detector. By performing the decoding processes in parallel, the read delay time can be shortened to the period in which the output is read by the soft output detector.
[0136]
Further, according to the present invention, the simplified soft output detector calculates a predicted value of an equalized waveform sample from the output of the LDPC decoder, and calculates reliability information using the predicted value and the actual equalized waveform sample. By performing the error correction, the error correction can be reliably realized by a plurality of decoding processes.
[0137]
Furthermore, according to the present invention, since the data is subjected to decoding processing in blocks obtained by dividing data of one sector into a plurality of data, it is possible to prevent occurrence of a large number of errors peculiar to LDPC codes.
[0138]
Further, according to the present invention, an interleaver and a deinterleaver are provided before and after an LDPC decoder, and a bit error is distributed to each block, so that a large amount of errors do not concentrate on each block and error correction can be performed reliably. .
[0139]
Further, according to the present invention, it is possible to realize a read channel for performing error correction by repeatedly decoding the output of the LDPC decoder with the LDPC decoder and the simplified soft output detector a plurality of times, so that the LDPC decoder and the simplified soft output detector can be shared. The read / write channel can be realized by a one-chip integrated circuit.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of the present invention and a current disk device.
FIG. 2 is a block diagram illustrating a configuration of an R / W channel of a disk device using an LDPC code according to the present invention.
FIG. 3 is a block diagram illustrating a specific example of an R / W channel that performs iterative decoding processing using an LDPC code according to the present invention.
4 is a timing chart illustrating the operation of the R / W channel shown in FIG. 3 according to the present invention.
FIG. 5 is a block diagram illustrating the configuration of an improved R / W channel according to the present invention.
FIG. 6 is a timing diagram illustrating the operation of an improved R / W channel according to the present invention.
FIG. 7 is a data diagram illustrating an improved R / W channel multiple-time iterative decoding process according to the present invention.
FIG. 8 is a characteristic diagram illustrating a data sequence according to the second embodiment of the present invention.
FIG. 9 is a block diagram illustrating a configuration of an R / W channel used in a third embodiment according to the present invention.
FIG. 10 is a block diagram illustrating a configuration of an R / W channel used in a conventional disk device.

Claims

記録担体にデータにＬＤＰＣ符号による冗長ビットを付加したデータを記録し、前記記録担体からの再生時にまず符号間干渉を除去して記録された前記データに戻し、前記ＬＤＰＣ符号による冗長ビットにより誤り訂正を行って前記データに復号化を複数回繰り返すことを特徴とするデータの復号方法。On the record carrier, data obtained by adding redundant bits to the data by an LDPC code is recorded, and when reproducing from the record carrier, first, intersymbol interference is removed to return to the recorded data, and the error is corrected by the redundant bits by the LDPC code. And repeating the decoding of the data a plurality of times.

前記データの符号間干渉の除去はシリアル処理し、次のデータが読み込まれる間に前記データは複数回パラレル処理をして復号化することを特徴とする請求項１に記載のデータの復号方法。2. The data decoding method according to claim 1, wherein serial processing is performed to remove the intersymbol interference of the data, and the data is decoded by performing parallel processing a plurality of times while the next data is read.

前記データは１セクタのデータとＬＤＰＣ符号による冗長ビットで構成されることを特徴とする請求項１に記載のデータの復号方法。2. The data decoding method according to claim 1, wherein the data comprises one sector data and redundant bits by an LDPC code.

記録担体にデータにＬＤＰＣ符号による冗長ビットを付加したデータを記録し、前記記録担体からの読み出した等化波形サンプルをソフト出力ディテクタで符号間干渉を除去して記録された前記データに戻し、前記ソフト出力ディテクタのソフト値の出力をＬＤＰＣデコーダで前記ＬＤＰＣ符号による冗長ビットにより誤り訂正を行い、前記ＬＤＰＣデコーダの出力を前記ＬＤＰＣデコーダとシンプリファイドソフト出力ディテクタで複数回繰り返し復号して誤り訂正を行うことを特徴とするデータの復号方法。The data obtained by adding the redundant bits by the LDPC code to the data is recorded on the record carrier, and the equalized waveform sample read from the record carrier is returned to the recorded data by removing the intersymbol interference with a soft output detector, The output of the soft value of the soft output detector is error-corrected by an LDPC decoder using redundant bits based on the LDPC code, and the output of the LDPC decoder is repeatedly decoded by the LDPC decoder and the simplified soft output detector a plurality of times to perform error correction. A method for decoding data, characterized in that:

前記ソフト出力ディテクタでのデータの符号間干渉の除去はシリアル処理し、次のデータが前記ソフト出力ディテクタに読み込まれる期間に前記データを前記ＬＤＰＣデコーダおよび前記シンプリファイドソフト出力ディテクタ間で複数回復号処理をパラレルに行うことを特徴とする請求項４に記載のデータの復号方法。Elimination of intersymbol interference of data in the soft output detector is performed by serial processing, and the data is decoded a plurality of times between the LDPC decoder and the simplified soft output detector while the next data is read by the soft output detector. 5. The data decoding method according to claim 4, wherein the data decoding is performed in parallel.

前記シンプリファイドソフト出力ディテクタでは前記ＬＤＰＣデコーダの出力より等化波形サンプルの予測値を演算し、該予測値と実際の前記等化波形サンプルを用いて信頼度情報を演算して誤り訂正を行うことを特徴とする請求項４に記載のデータの復号方法。The simplified software output detector calculates a predicted value of an equalized waveform sample from the output of the LDPC decoder, and calculates error information using the predicted value and the actual equalized waveform sample to perform error correction. 5. The data decoding method according to claim 4, wherein:

前記シンプリファイドソフト出力ディテクタはＤＡＥで構成されることを特徴とする請求項６に記載のデータの復号方法。7. The data decoding method according to claim 6, wherein the simplified soft output detector comprises DAE.

前記データは１セクタのデータとＬＤＰＣ符号による冗長ビットで構成されることを特徴とする請求項４に記載のデータの復号方法。5. The data decoding method according to claim 4, wherein the data comprises one sector data and redundant bits by an LDPC code.

前記データは１セクタのデータを複数に分割したブロックとＬＤＰＣ符号による冗長ビットで構成されることを特徴とする請求項４に記載のデータの復号方法。5. The data decoding method according to claim 4, wherein the data is composed of blocks obtained by dividing one sector of data into a plurality of blocks and redundant bits by an LDPC code.

前記ＬＤＰＣデコーダの前後にインタリーバおよびデインタリーバを設け、ビットエラーを各ブロックに分散することを特徴とする請求項９に記載のデータの復号方法。10. The data decoding method according to claim 9, wherein an interleaver and a deinterleaver are provided before and after the LDPC decoder, and a bit error is distributed to each block.

記録担体にデータの書き込みおよび読み出しを行うリード／ライトチャネルを備えたディスク装置において、
前記データにＬＤＰＣ符号による冗長ビットを付加したデータを記録するライトチャネルと、
前記記録担体からの読み出した等化波形サンプルをソフト出力ディテクタで符号間干渉を除去して記録された前記データに戻し、前記ソフト出力ディテクタのソフト値の出力をＬＤＰＣデコーダで前記ＬＤＰＣ符号による冗長ビットにより誤り訂正を行い、前記ＬＤＰＣデコーダの出力を前記ＬＤＰＣデコーダとシンプリファイドソフト出力ディテクタで複数回繰り返し復号して誤り訂正を行うリードチャネルとで構成されることを特徴とするディスク装置。In a disk device having a read / write channel for writing and reading data to and from a record carrier,
A write channel for recording data obtained by adding a redundant bit by an LDPC code to the data;
The equalized waveform sample read from the record carrier is returned to the recorded data by removing intersymbol interference with a soft output detector, and the output of the soft value of the soft output detector is output by a LDPC decoder to a redundant bit by the LDPC code. And a read channel for performing an error correction by repeatedly decoding the output of the LDPC decoder with the LDPC decoder and a simplified software output detector a plurality of times.

前記リード／ライトチャネルを１つの集積回路に形成することを特徴とする請求項１１に記載のディスク装置。12. The disk device according to claim 11, wherein the read / write channel is formed on one integrated circuit.