JP2004153642A

JP2004153642A - Initialization circuit for large-scale integrated circuit

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Publication number: JP2004153642A
Application number: JP2002317774A
Authority: JP
Inventors: Izumi Toriyama; 泉鳥山
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-10-31
Filing date: 2002-10-31
Publication date: 2004-05-27
Anticipated expiration: 2022-10-31
Also published as: JP4032927B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide an initialization circuit of an LSI (Large Scale Integrated) circuit which can perform an initialization in a short period of time without needing a special devising for the initialization. <P>SOLUTION: A clock for initialization generation circuit 4 is started at the same time as power-on and generates a clock CK2 for initialization. A selection circuit 3 outputs the clock CK2 to be outputted from the clock for initialization generation circuit 4 to each part of the circuit in the case of the power-on. Each part of the LSI is initialized by the clock CK2 and a reset signal R. In addition, the selection circuit 3 outputs an external clock CK1 to each part of the circuit after a register 12 is set by a switching signal from the outside. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、電源投入時における回路初期化の能率化を図った大規模集積回路の初期化回路に関する。
【０００２】
【従来の技術】
周知のように、大規模集積回路（以下、ＬＳＩという）においては、電源投入時にレジスタ、フリップフロップ、ＳＲＡＭ（スタティック・ＲＡＭ）等の初期化が必要である。このため、ＬＳＩにおいては、電源投入時にリセット信号が入力され、このリセット信号によって、フリップフロップ等の初期化が行われる。ところで、シフトレジスタ、ＳＲＡＭ等の回路素子は、リセット信号だけでは初期化ができず、クロックが必要である。例えば、ＳＲＡＭは、クロックによってアドレスを順次変えてデータ「０」を書き込むことにより初期化が行われる。しかしながら、外部からＬＳＩへクロックを供給する場合、外部クロックの供給がリセット信号より遅れてしまう場合がしばしばある。
【０００３】
図４はこのような状態を示すタイミングチャートである。この図に示す例においては、電源が立ち上がり、リセット信号（アクティブＬ（ロー））が入力され、そのリセット信号が立ち上がった後、クロックが入力されている。このように、クロックが遅れることを考慮すると、初期化期間Ｔ１として、図に示すように、クロックが立ち上がった後の所定の時点までとる必要がある。このため、従来のＬＳＩは初期化に時間がかかり、また、初期化を考慮した周辺回路作りが必要となる欠点があった。
【０００４】
従来の初期化回路として、特許文献１のものが知られている。この文献に記載された初期化回路は、初期化時の異常電流を防止することが目的であり、ワンショットパルス発生回路を利用して内部状態を初期化している。しかし、この初期化回路は、初期化に連続したクロックを必要とする回路（例えば、シフトレジスタ）には適用することができず、また、内部アドレスカウンタを動作させてＳＲＡＭ等を初期化するということもできない。
【０００５】
【特許文献１】
特開平３−１１６７７２号公報
【０００６】
【発明が解決しようとする課題】
この発明は、このような事情を考慮してなされたもので、その目的は、初期化のための特別な工夫をする必要がなく、しかも短時間で初期化を行うことができるＬＳＩ（大規模集積回路）の初期化回路を提供することにある。
【０００７】
【課題を解決するための手段】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、電源投入と同時に起動され、初期化用のクロックを発生するクロック発生回路と、電源投入時において前記クロック発生回路から出力されるクロックを回路各部へ出力し、外部から切替信号を受けた後は外部クロックを回路各部へ出力する切替手段とを具備することを特徴とする大規模集積回路の初期化回路である。
【０００８】
また、請求項２に記載の発明は、電源投入と同時に起動され、初期化用のクロックを発生すると共に、外部から切替信号を受けて外部クロックに同期した通常動作用クロックを発生するクロック発生回路と、前記初期化用のクロックを分周する第１の分周回路と、前記通常動作用クロックを分周する第２の分周回路と、電源投入時において前記第１の分周回路から出力される初期化用クロックを回路各部へ出力し、外部から前記切替信号を受けた後は前記第２の分周回路から出力される通常動作用クロックを回路各部へ出力する切替手段とを具備することを特徴とする大規模集積回路の初期化回路である。
【０００９】
【発明の実施の形態】
以下、図面を参照し、この発明の一実施の形態について説明する。図１はＬＳＩ内部に構成されたの初期化回路の構成を示す回路図である。この図において、符号１は外部からクロックが入力される端子であり、入力されたクロックはアンプ２を介して、クロックＣＫ１として選択回路３の入力端Ｂへ供給される。４は初期化用クロック発生回路であり、シリーズ接続されたインバータ５，６と、インバータ６の出力が第１入力端へ入力されたノア回路７と、ノア回路７の出力を一定時間遅延してインバータ５の入力端へ帰還する遅延回路８とから構成されている。そして、このクロック発生回路４によって発生したクロックＣＫ２は選択回路３の入力端Ａへ入力される。選択回路３は、そのセレクト端子Ｓへ入力される信号ＳＥＬＢが”０”の時には入力端Ａ、また、信号ＳＥＬＢが”１”の時には入力端ＢのクロックをＬＳＩ内部へ出力する。
【００１０】
１０は外部から切替信号が入力される端子であり、この端子１０へ入力された切替信号はバッファ１１を介して、切替信号Ｋとしてレジスタ１２の読込端子へ供給される。１４は外部からリセット信号が入力される端子であり、この端子１４へ入力されたリセット信号はバッファ１５を介して、リセット信号Ｒとしてレジスタ１２のリセット端子へ供給されると共に、ＬＳＩの各部へ供給される。レジスタ１２はリセット信号Ｒによってリセットされ、切替信号Ｋによってセットされる１ビットのレジスタであり、その出力はノア回路７の第２入力端および選択回路３のセレクト端子Ｓへ入力される。
【００１１】
次に、上述した回路の動作を図２に示すタイミングチャートを参照して説明する。
ＬＳＩに電源が投入されると（図２（ａ）参照）、同時に、リセット信号（Ｌｏｗ）が端子１４へ入力される。リセット信号が端子１４へ入力されると、バッファ１５からリセット信号Ｒ（図２（ｂ））がレジスタ１２へ入力され、レジスタ１２がリセットされる。これにより、ノア回路７の第２入力端へ”０”（Ｌｏｗ）信号が入力され、クロック発生回路４が発振を開始し、クロックＣＫ２が選択回路３の入力端Ａへ入力される。この時、選択回路３のセレクト端子Ｓへはレジスタ１２から”０”信号（Ｌｏｗ）が入力されており、この結果、選択回路３が入力端ＡのクロックＣＫ２を出力端から出力し、ＬＳＩ各部へ供給する（図２の（ｄ）参照）。上記リセット信号ＲおよびクロックＣＫ２によってＬＳＩ各部の初期化が行われる。
【００１２】
次に、リセット信号Ｒが立ち上がり、その後の時点ｔａ（図２（ｄ））において、外部から切替信号が端子１０へ入力される。切替信号が端子１０へ入力されると、信号Ｋ（図２（ｅ））が立ち上がり、レジスタ１２がセットされ、出力が”１”となり、この”１”信号がノア回路７へ供給されると共に、信号ＳＥＬＢ（図２（ｆ））として選択回路３へ供給される。ノア回路７へ”１”信号が入力されると、クロック発生回路４の発振が停止する（図２（ｄ））。また、選択回路３へ”１”信号が入力されると、その入力端Ｂの信号が選択回路３から出力される。この状態において、端子１へ外部クロックが印加されると、アンプ２からクロックＣＫ１が出力され（図２の（ｃ））、選択回路３を介してＬＳＩ各部へ供給される。
【００１３】
このように、図１の初期化回路においては、ＬＳＩの電源が立ち上がると、リセット信号Ｒが”０”（Ｌｏｗ）の状態において内部のクロックＣＫ２が立ち上がり、ＬＳＩ各部へ供給される。そして、クロックＣＫ２は信号Ｋが立ち上がるまで回路各部へ供給される。これにより、リセット信号Ｒが”０”（Ｌｏｗ）にある間において、シフトレジスタ等の、初期化にクロックを必要とする回路の初期化も行われる。すなわち、ＬＳＩ各部の初期化が、図２に示す初期化期間・Ｔ２で行われる。
【００１４】
次に、この発明の第２の実施形態によるＬＳＩの初期化回路を図３を参照して説明する。第１の実施形態では、外部から入力されたクロックをＬＳＩ内部でも使ったが、この場合はＬＳＩ内部で外部から入力されたクロックに同期したクロックを作る場合である。なお、図３において、図１の各部と対応する部分には同一の符号を付してある。
図３において、符号２１はＰＬＬ（フェイズロックドループ）によるクロック発生回路である。このクロック発生回路２１において、２２は外部接続される抵抗２３およびコンデンサ２４の直列接続回路が接続される端子である。２５は外部から基準信号（クロック）が入力される端子であり、この端子２５に入力された外部基準信号はバッファ２６を介して位相比較器２７の第１入力端へ入力される。位相比較器２７は上述したバッファ２６の出力と、第２入力端へ入力される分周回路２８の出力とを位相比較し、それらの位相差に対応する信号を出力する。この位相比較器２７の出力はチャージポンプ回路２９へ入力される。
【００１５】
チャージポンプ回路２９は位相比較器２７の出力のレベルを制御して電圧選択回路３０の入力端Ｂへ出力する。このチャージポンプ回路２９の出力端に接続された抵抗２３およびコンデンサ２４の直列接続回路は、チャージポンプ回路２９の出力の高周波成分を除去し、このＰＬＬ回路のループフィルタとして働く。電圧選択回路３０はセレクト端子Ｓへ入力される信号ＳＥＬＢが”０”（Ｌｏｗ）の時には入力端Ａ、信号ＳＥＬＢが”１”（Ｈｉｇｈ）の時には入力端Ｂの信号を選択し、ＶＣＯ（電圧制御発振器）３１へ出力する。可変抵抗３２は一定電圧を電圧選択回路３０の入力端Ａへ出力する。ＶＣＯ３１は、電圧選択回路３０の出力に応じた周波数のクロックＣＫを発生し、ＰＬＬ用分周回路２８へ出力すると共に、通常動作クロック用分周回路３５、初期化クロック用分周回路３６へ出力する。ＰＬＬ用分周回路２８は、ＶＣＯ３１の出力を分周し、位相比較器２７の第２入力端へ出力する。
【００１６】
通常動作クロック用分周回路３５は、クロックＣＫを分周してクロックＣＫ１とし、選択回路３の入力端Ｂへ出力する。初期化クロック用分周回路３６は、クロックＣＫを分周してクロックＣＫ２とし、選択回路３の入力端Ａへ出力する。ここで、クロックＣＫ２の周波数は、クロックＣＫ１の周波数より低く設定される。選択回路３はそのセレクト端子Ｓへ入力される信号が”１”の時は入力端ＢのクロックＣＫ１を出力し、”０”の時は入力端ＡのクロックＣＫ２を出力する。
端子１０、１４、バッファ１１、１５、レジスタ１２は図１のものと同一である。
【００１７】
次に、上述した回路の動作を説明する。なお、この動作のタイミング図は図２と同じである。
ＬＳＩに電源が投入されると（図２（ａ））、ＶＣＯ３１が発振を開始する。また、電源投入と同時にリセット信号が端子１４へ入力されると（図２（ｂ））、レジスタ１２がリセットされ、電圧選択回路３０のセレクト端子Ｓおよび選択回路３のセレクト端子Ｓへ”０”（Ｌｏｗ）信号が入力される。電圧選択回路３０のセレクト端子Ｓへ”０”（Ｌｏｗ）信号が入力されると、可変抵抗３２から出力される一定電圧がＶＣＯ３１へ入力され、これにより、ＶＣＯ３１が同一定電圧に応じた周波数のクロックＣＫを出力する。このクロックＣＫは分周回路３６によって分周され、クロックＣＫ２として選択回路３へ入力される。この時点で、選択回路３のセレクト端子Ｓへは”０”（Ｌｏｗ）信号が入力されており、この結果、クロックＣＫ２（図２（ｄ））が選択回路３から出力され、ＬＳＩの各部へ供給される。このクロックＣＫ２およびバッファ１５から出力されるリセット信号Ｒによって、ＬＳＩ各部の初期化が行われる。
【００１８】
次に、リセット信号が立ち上がり、その後の時点ｔａ（図２（ｄ））において、外部基準信号が端子２５へ供給され、また、その時同時に、切替信号が端子１０へ供給される。切替信号が端子１０へ供給されると、レジスタ１２がセットされ、その出力端から”１”（Ｈｉｇｈ）信号が出力される。これにより、電圧選択回路３０がチャージポンプ回路２９の出力信号をＶＣＯ３１へ出力する。この結果、以後、ＶＣＯ３１が外部基準信号に対応する周波数のクロックＣＫを出力し、このクロックＣＫが分周回路３５によって分周されてクロックＣＫ１（図２（ｃ））として選択回路３へ入力される。この時点で、選択回路３のセレクト端子Ｓへは”１”（Ｈｉｇｈ）信号が供給されているので、上述したクロックＣＫ１が選択回路３を介してＬＳＩの各部へクロックとして供給される。
【００１９】
このように、上記第２の実施形態においても、電源投入時において、内部クロックＣＫ２が生成され、ＬＳＩ各部へ供給される。これにより、リセット信号のタイミングにおいてＬＳＩの各部をリセットすることが可能となる。
【００２０】
【発明の効果】
以上説明したように、この発明によれば、電源投入と同時に起動され、初期化用のクロックを発生するクロック発生回路と、電源投入時においてクロック発生回路から出力されるクロックを回路各部へ出力し、外部から切替信号を受けた後は外部クロックを回路各部へ出力する切替手段とを具備しているので、初期化のための特別な工夫をする必要がなく、しかも短時間で初期化を行うことができる効果が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるＬＳＩの初期化回路の構成を示す回路図である。
【図２】同実施形態の動作を説明するためのタイミングチャートである。
【図３】この発明の第２の実施形態によるＬＳＩの初期化回路の構成を示す回路図である。
【図４】従来のＬＳＩの初期化動作を説明するためのタイミングチャートである。
【符号の説明】
１，１０，１４…端子、３…選択回路、４…初期化用クロック発生回路、５、６…インバータ、７…ノア回路、８…遅延回路、１２…レジスタ、２１…クロック発生回路（ＰＬＬ）、２２，２５…端子、２７…位相比較器、２８…ＰＬＬ用分周回路、２９…チャージポンプ回路、３０…電圧選択回路、３１…ＶＣＯ、３２…可変抵抗、３５…通常動作クロック用分周回路、３６…初期化クロック用分周回路。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an initialization circuit for a large-scale integrated circuit, in which the efficiency of circuit initialization when power is turned on is improved.
[0002]
[Prior art]
As is well known, in a large-scale integrated circuit (hereinafter, referred to as an LSI), it is necessary to initialize registers, flip-flops, SRAM (static RAM), and the like when power is turned on. Therefore, in the LSI, a reset signal is input when power is turned on, and the flip-flop and the like are initialized by the reset signal. Incidentally, circuit elements such as a shift register and an SRAM cannot be initialized only by a reset signal, and require a clock. For example, the initialization of the SRAM is performed by writing data “0” while sequentially changing the address by a clock. However, when a clock is supplied from the outside to the LSI, the supply of the external clock often lags behind the reset signal.
[0003]
FIG. 4 is a timing chart showing such a state. In the example shown in this figure, the power supply rises, a reset signal (active L (low)) is input, and a clock is input after the reset signal rises. As described above, in consideration of the delay of the clock, it is necessary to set the initialization period T1 to a predetermined time after the rise of the clock as shown in FIG. For this reason, the conventional LSI has the disadvantage that it takes a long time to initialize and that it is necessary to create a peripheral circuit in consideration of the initialization.
[0004]
As a conventional initialization circuit, one disclosed in Patent Document 1 is known. The purpose of the initialization circuit described in this document is to prevent abnormal current during initialization, and the internal state is initialized using a one-shot pulse generation circuit. However, this initialization circuit cannot be applied to a circuit that requires a continuous clock for initialization (for example, a shift register), and operates an internal address counter to initialize an SRAM or the like. I can't do it.
[0005]
[Patent Document 1]
JP-A-3-116772
[Problems to be solved by the invention]
The present invention has been made in view of such circumstances, and has as its object to eliminate the need for a special device for initialization and to realize an LSI (large-scale (Integrated Circuit).
[0007]
[Means for Solving the Problems]
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and the invention according to claim 1 is started at the same time as power-on and generates a clock for initialization, and the clock generation circuit at power-on. Switching means for outputting a clock output from the clock generation circuit to each section of the circuit and outputting an external clock to each section of the circuit after receiving a switching signal from the outside; Circuit.
[0008]
Further, the invention according to claim 2 is a clock generation circuit which is activated upon power-on, generates a clock for initialization, and receives a switching signal from outside to generate a clock for normal operation synchronized with the external clock. A first frequency divider for dividing the initialization clock, a second frequency divider for dividing the normal operation clock, and an output from the first frequency divider when the power is turned on. And a switching means for outputting the initialization clock to the circuit components and outputting the normal operation clock output from the second frequency divider to the circuit components after receiving the switching signal from outside. This is an initialization circuit for a large-scale integrated circuit.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of an initialization circuit formed inside an LSI. In this figure, reference numeral 1 denotes a terminal to which a clock is input from the outside, and the input clock is supplied to an input terminal B of a selection circuit 3 as a clock CK1 via an amplifier 2. Reference numeral 4 denotes an initialization clock generation circuit which delays the inverters 5 and 6 connected in series, the NOR circuit 7 in which the output of the inverter 6 is input to the first input terminal, and the output of the NOR circuit 7 for a predetermined time. And a delay circuit 8 that feeds back to the input terminal of the inverter 5. Then, the clock CK2 generated by the clock generation circuit 4 is input to the input terminal A of the selection circuit 3. The selection circuit 3 outputs the clock of the input terminal A when the signal SELB input to the select terminal S is “0”, and outputs the clock of the input terminal B to the inside of the LSI when the signal SELB is “1”.
[0010]
Reference numeral 10 denotes a terminal to which a switching signal is input from the outside. The switching signal input to this terminal 10 is supplied to the reading terminal of the register 12 as a switching signal K via a buffer 11. Reference numeral 14 denotes a terminal to which a reset signal is input from the outside. The reset signal input to this terminal 14 is supplied as a reset signal R to the reset terminal of the register 12 via the buffer 15 and to each part of the LSI. Is done. The register 12 is a 1-bit register that is reset by a reset signal R and is set by a switching signal K, and its output is input to the second input terminal of the NOR circuit 7 and the select terminal S of the selection circuit 3.
[0011]
Next, the operation of the above-described circuit will be described with reference to the timing chart shown in FIG.
When power is supplied to the LSI (see FIG. 2A), a reset signal (Low) is input to the terminal 14 at the same time. When the reset signal is input to the terminal 14, the reset signal R (FIG. 2B) is input from the buffer 15 to the register 12, and the register 12 is reset. As a result, a “0” (Low) signal is input to the second input terminal of the NOR circuit 7, the clock generation circuit 4 starts oscillating, and the clock CK 2 is input to the input terminal A of the selection circuit 3. At this time, the "0" signal (Low) is input from the register 12 to the select terminal S of the selection circuit 3, and as a result, the selection circuit 3 outputs the clock CK2 of the input terminal A from the output terminal, and (See (d) of FIG. 2). Initialization of each part of the LSI is performed by the reset signal R and the clock CK2.
[0012]
Next, the reset signal R rises, and at a subsequent time point ta (FIG. 2D), a switching signal is input to the terminal 10 from outside. When the switching signal is input to the terminal 10, the signal K (FIG. 2 (e)) rises, the register 12 is set, the output becomes "1", and the "1" signal is supplied to the NOR circuit 7 and , And a signal SELB (FIG. 2 (f)). When the "1" signal is input to the NOR circuit 7, the oscillation of the clock generation circuit 4 stops (FIG. 2D). When the “1” signal is input to the selection circuit 3, the signal at the input terminal B is output from the selection circuit 3. In this state, when an external clock is applied to the terminal 1, the clock CK1 is output from the amplifier 2 ((c) in FIG. 2) and supplied to each part of the LSI via the selection circuit 3.
[0013]
As described above, in the initialization circuit of FIG. 1, when the power supply of the LSI rises, the internal clock CK2 rises while the reset signal R is "0" (Low), and is supplied to each part of the LSI. Then, the clock CK2 is supplied to each part of the circuit until the signal K rises. Thus, while the reset signal R is at "0" (Low), the initialization of a circuit such as a shift register that requires a clock for initialization is also performed. That is, the initialization of each part of the LSI is performed in the initialization period T2 shown in FIG.
[0014]
Next, an LSI initialization circuit according to a second embodiment of the present invention will be described with reference to FIG. In the first embodiment, a clock input from the outside is also used inside the LSI. In this case, however, a clock synchronized with a clock input from the outside inside the LSI is generated. Note that, in FIG. 3, the same reference numerals are given to portions corresponding to the respective portions in FIG.
In FIG. 3, reference numeral 21 denotes a clock generation circuit using a PLL (Phase Locked Loop). In this clock generation circuit 21, reference numeral 22 denotes a terminal to which a series connection circuit of an externally connected resistor 23 and capacitor 24 is connected. Reference numeral 25 denotes a terminal to which a reference signal (clock) is externally input. The external reference signal input to this terminal 25 is input to a first input terminal of a phase comparator 27 via a buffer 26. The phase comparator 27 compares the phase of the output of the buffer 26 with the output of the frequency divider 28 input to the second input terminal, and outputs a signal corresponding to the phase difference. The output of the phase comparator 27 is input to the charge pump circuit 29.
[0015]
The charge pump circuit 29 controls the level of the output of the phase comparator 27 and outputs it to the input terminal B of the voltage selection circuit 30. The series connection circuit of the resistor 23 and the capacitor 24 connected to the output terminal of the charge pump circuit 29 removes the high frequency component of the output of the charge pump circuit 29 and works as a loop filter of the PLL circuit. The voltage selection circuit 30 selects the signal at the input terminal A when the signal SELB input to the select terminal S is "0" (Low), and selects the signal at the input terminal B when the signal SELB is "1" (High). Control oscillator) 31. The variable resistor 32 outputs a constant voltage to the input terminal A of the voltage selection circuit 30. The VCO 31 generates a clock CK having a frequency corresponding to the output of the voltage selection circuit 30, outputs the clock CK to the PLL frequency divider 28, and outputs the clock CK to the normal operation clock frequency divider 35 and the initialization clock frequency divider 36. I do. The PLL frequency divider 28 divides the output of the VCO 31 and outputs the result to the second input terminal of the phase comparator 27.
[0016]
The normal operation clock frequency dividing circuit 35 divides the frequency of the clock CK into a clock CK 1 and outputs the clock CK 1 to the input terminal B of the selecting circuit 3. The initialization clock frequency dividing circuit 36 divides the frequency of the clock CK into a clock CK2 and outputs the clock CK2 to the input terminal A of the selecting circuit 3. Here, the frequency of the clock CK2 is set lower than the frequency of the clock CK1. The selection circuit 3 outputs the clock CK1 of the input terminal B when the signal input to the select terminal S is "1" and outputs the clock CK2 of the input terminal A when the signal is "0".
Terminals 10, 14, buffers 11, 15 and register 12 are the same as those in FIG.
[0017]
Next, the operation of the above-described circuit will be described. The timing chart of this operation is the same as FIG.
When power is supplied to the LSI (FIG. 2A), the VCO 31 starts oscillating. When a reset signal is input to the terminal 14 at the same time when the power is turned on (FIG. 2B), the register 12 is reset and “0” is applied to the select terminal S of the voltage selection circuit 30 and the select terminal S of the selection circuit 3. (Low) signal is input. When a “0” (Low) signal is input to the select terminal S of the voltage selection circuit 30, a constant voltage output from the variable resistor 32 is input to the VCO 31, so that the VCO 31 has a frequency corresponding to the same constant voltage. The clock CK is output. This clock CK is frequency-divided by the frequency dividing circuit 36 and input to the selecting circuit 3 as the clock CK2. At this point, the "0" (Low) signal is input to the select terminal S of the selection circuit 3, and as a result, the clock CK2 (FIG. 2D) is output from the selection circuit 3 and sent to each part of the LSI. Supplied. Initialization of each part of the LSI is performed by the clock CK2 and the reset signal R output from the buffer 15.
[0018]
Next, the reset signal rises, and at the subsequent time point ta (FIG. 2D), the external reference signal is supplied to the terminal 25, and at the same time, the switching signal is supplied to the terminal 10. When the switching signal is supplied to the terminal 10, the register 12 is set, and a "1" (High) signal is output from the output terminal. Thereby, the voltage selection circuit 30 outputs the output signal of the charge pump circuit 29 to the VCO 31. As a result, thereafter, the VCO 31 outputs a clock CK having a frequency corresponding to the external reference signal, and this clock CK is frequency-divided by the frequency dividing circuit 35 and input to the selecting circuit 3 as the clock CK1 (FIG. 2C). You. At this point, since the “1” (High) signal is supplied to the select terminal S of the selection circuit 3, the above-described clock CK 1 is supplied as a clock to each part of the LSI via the selection circuit 3.
[0019]
As described above, also in the second embodiment, when the power is turned on, the internal clock CK2 is generated and supplied to each part of the LSI. This makes it possible to reset each part of the LSI at the timing of the reset signal.
[0020]
【The invention's effect】
As described above, according to the present invention, a clock generation circuit that is started at the same time as power-on and generates a clock for initialization, and outputs a clock output from the clock generation circuit at power-on to circuit components. And a switching means for outputting an external clock to each circuit after receiving a switching signal from the outside, so that there is no need to take special measures for initialization, and the initialization is performed in a short time. The effect that can be obtained is obtained.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of an LSI initialization circuit according to a first embodiment of the present invention;
FIG. 2 is a timing chart for explaining the operation of the embodiment.
FIG. 3 is a circuit diagram showing a configuration of an LSI initialization circuit according to a second embodiment of the present invention;
FIG. 4 is a timing chart for explaining a conventional initialization operation of an LSI.
[Explanation of symbols]
1, 10, 14 terminals, 3 selection circuit, 4 clock generation circuit for initialization, 5 6, inverter, 7 NOR circuit, 8 delay circuit, 12 register, 21 clock generation circuit (PLL) , 22, 25 terminals, 27 phase comparator, 28 frequency divider circuit for PLL, 29 voltage divider circuit, 30 voltage selector circuit, 31 VCO, 32 variable resistor, 35 frequency divider for normal operation clock Circuit 36: frequency divider for initialization clock.

Claims

電源投入と同時に起動され、初期化用のクロックを発生するクロック発生回路と、
電源投入時において前記クロック発生回路から出力されるクロックを回路各部へ出力し、外部から切替信号を受けた後は外部クロックを回路各部へ出力する切替手段と、
を具備することを特徴とする大規模集積回路の初期化回路。A clock generation circuit that is started at the time of power-on and generates a clock for initialization;
A switching unit that outputs a clock output from the clock generation circuit to each circuit unit at power-on, and outputs an external clock to each circuit unit after receiving a switching signal from the outside;
An initialization circuit for a large-scale integrated circuit, comprising:

電源投入と同時に起動され、初期化用のクロックを発生すると共に、外部から切替信号を受けて外部クロックに同期した通常動作用クロックを発生するクロック発生回路と、
前記初期化用のクロックを分周する第１の分周回路と、
前記通常動作用クロックを分周する第２の分周回路と、
電源投入時において前記第１の分周回路から出力される初期化用クロックを回路各部へ出力し、外部から前記切替信号を受けた後は前記第２の分周回路から出力される通常動作用クロックを回路各部へ出力する切替手段と、
を具備することを特徴とする大規模集積回路の初期化回路。A clock generation circuit that is started at the same time as power-on, generates a clock for initialization, and receives a switching signal from outside to generate a clock for normal operation synchronized with the external clock;
A first frequency divider for dividing the initialization clock;
A second frequency divider for dividing the normal operation clock;
When the power is turned on, an initialization clock output from the first frequency divider is output to each section of the circuit, and after receiving the switching signal from the outside, a normal operation clock output from the second frequency divider is output. Switching means for outputting a clock to each part of the circuit;
An initialization circuit for a large-scale integrated circuit, comprising: