【０００１】
【発明の属する技術分野】
本発明は、信号伝達タイミングを調整するための遅延ゲートによる遅延特性を変更可能とした半導体集積装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、スタンダードセル方式、ゲートアレイ方式などの半導体集積回路の設計および製造方法において、複数のトランジスタで構成されたＮＡＮＤ、ＮＯＲ、ＮＯＴなどの基本論理回路（基本ゲート）を予め用意しておき、これらの基本ゲートを組み合せることによって大規模論理回路が作製される。さらに、回路仕様、設計制約条件などを満たすために、通常、信号伝達のタイミングを調整する複数のトランジスタで構成された遅延ゲートが基本セルライブラリに登録されている。 このような遅延ゲートを含む基本論理回路（基本ゲート）のレイアウト構造において、各基本ゲートを構成するトランジスタ間の配線は、通常、半導体積層構造における１層目（最下層）の配線を用いて行われ、多くても２層目の配線までが用いられる。また、１層目および２層目を含む全ての配線層は、基本ゲート間を接続するために用いられる。
【０００３】
半導体集積回路の設計においては、コンピュータによるＣＡＤを用いて信号伝達状態が回路仕様などを満たしているか否かが検証され、その検証結果によって回路動作が確認された後に、回路動作がよければ半導体集積回路が製造される。製造された半導体集積回路は、回路動作の確認が行われるが、製造工程のバラツキ、ＣＡＤによる回路仕様などの検証結果と実際に製造された回路との差異などによって、半導体集積回路の動作が回路仕様、設計制約条件を満たさず、動作不良が発生してしまうこともある。
【０００４】
このような半導体集積回路の動作不良の原因が、信号伝達遅延ゲートの遅延特性が設計されたものと、実際に製造されたものとの差異による場合、通常は、遅延ゲートのレイアウトを修正して信号遅延特性を調整した後に、半導体集積回路の製造用マスクを製造し直して、半導体集積回路を製造し直すことによって対処している。
【０００５】
また、その他の方法として、例えば特許文献１には、印加電圧によって容量が変化する接合型コンデンサを遅延ゲートに付加し、コンデンサへの印加電圧を制御するための制御端子を設けて、遅延ゲートの外部から制御信号を入力することによって遅延特性を調整する方法が開示されている。
【０００６】
【特許文献１】
特開平１−１６４１１６号公報
【０００７】
【発明が解決しようとする課題】
上述したように、遅延ゲートの遅延特性を調整することによって半導体集積回路の動作不良に対処する場合、通常、遅延ゲートを構成するトランジスタサイズの修正（ポリシリコン層（ポリ層）および拡散層のレイアウトパターンの変更）およびトランジスタ間を接続する配線の修正（配線層のレイアウトパターンの変更）が行われる。
【０００８】
このようなトランジスタサイズおよび配線の修正によって、遅延ゲートのレイアウトサイズ、遅延ゲートの端子位置などが変更されると、半導体集積回路上の遅延ゲートの配置および遅延ゲートへの配線の変更も必要となり、これらの変更が多い場合には、半導体集積回路全体のレイアウトを変更する必要が生じる。
【０００９】
この場合、半導体集積回路の製造用マスクについても、半導体積層構造の全層を作り直す必要があり、半導体集積回路の全製造工程を初めからやり直すことになるため、遅延ゲートの遅延特性を調整して半導体集積回路を製造し直すためには、多くの時間とコストがかかる。
【００１０】
また、遅延ゲート内のポリ層、配線層などのレイアウトの変更を行うだけで、遅延ゲートのレイアウトサイズ、遅延ゲートの端子位置などが変更されない場合でも、トランジスタが変更されるため、ポリ層用および配線層用の製造用マスクを作り直して製造工程をやり直すことになり、多くの時間とコストとがかかる。
【００１１】
さらに、上記特許文献１に開示されている方法では、半導体集積回路を製造し直すことなく遅延ゲートの遅延特性を調整することができるが、この方法では、半導体集積回路に遅延特性を調整するための制御回路および制御信号を入力するためのピン（端子）を追加し、さらに、その制御回路を制御するためのソフトウェアを、半導体集積回路を含むシステムに組み込む必要がある。このため、半導体集積回路の規模が増大し、半導体集積回路のピンも増加し、さらに、制御用ソフトウェアの開発・組み込みのための時間とコストも必要になる。
【００１２】
本発明は、上記従来の問題を解決するもので、遅延特性を調整するための制御回路およびピンを追加することなく、遅延ゲートの遅延特性を調整するために半導体集積回路を製造し直すための時間およびコストを抑えることができる半導体集積装置およびその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体集積装置は、入力信号の入力時点からの遅延時間が異なる複数の遅延信号を生成する遅延信号生成部と、信号伝播のタイミングを調整するべく、複数の遅延信号のうち一つを選択して出力可能とするスイッチ部とを有する遅延ゲート部を備えたものであり、そのことにより上記目的が達成される。
【００１４】
また、好ましくは、本発明の半導体集積装置における遅延信号生成部は、複数のトランジスタで構成された遅延ゲートが複数直列接続され、最初の遅延ゲートの入力部および各遅延ゲートの出力部から遅延信号を得るようにしている。
【００１５】
さらに、好ましくは、本発明の半導体集積装置におけるスイッチ部は、複数の遅延信号がそれぞれ出力される各信号端子の何れか一つと出力端子とを接続配線で接続することにより複数の遅延信号のうち一つを選択している。
【００１６】
さらに、好ましくは、本発明の半導体集積装置における接続配線は、製造プロセスで使用する最終金属層の接続配線パターンである。
【００１７】
本発明の半導体集積装置の製造方法は、請求項３記載の半導体集積装置の各信号端子の何れか一つと出力端子とを接続配線で接続変更することにより遅延特性が再調整された半導体集積装置を製造するものであり、そのことにより上記目的が達成される。
【００１８】
また、好ましくは、本発明の半導体集積装置の製造方法における接続配線の接続変更は、製造プロセスで使用する最終金属層の接続配線パターン変更により行う。
【００１９】
さらに、好ましくは、本発明の半導体集積装置の製造方法において、遅延ゲート部内のスイッチ部における複数種類の接続配線パターンを記憶部に登録しておき、この接続配線パターンを置き換えることにより遅延特性を切り替えて再調整した半導体集積装置を製造する。
【００２０】
以下に、本発明の作用について説明する。
【００２１】
本発明にあっては、遅延ゲート部に、入力信号の入力時点からの遅延時間が異なる複数の遅延信号を生成する遅延信号生成部（具体的には複数のバッファゲート）と、複数の遅延信号のうち一つを選択して出力端子と接続するスイッチ部（遅延特性選択スイッチ）とを設けている。スイッチ部において、製造プロセスで使用する最終金属層の接続配線パターン（半導体積層構造の最上層の配線）によって、複数の遅延信号のうち他の一つと接続を変更することにより、遅延ゲート部の遅延特性を切り替えて再調整することが可能となる。
【００２２】
即ち、スイッチ部において、半導体集積回路の製造プロセスで最後に形成される最上層の配線パターンを変更するだけで、遅延特性を調整することができるため、最上層の配線層のみ製造用マスクを作製し直せばよく、製造工程についても最上層配線の形成工程だけからやり直せばよいことになる。また、最上層配線形成工程前までの仕掛り品を準備しておけば、最上層配線形成工程から、遅延特性が最適に調整された半導体集積回路を素早く作製することが可能となる。これによって、遅延特性調整のために必要な時間とコストを最小限に抑えることが可能となる。
【００２３】
このように、本発明では、特許文献１の従来技術のように、遅延ゲートの遅延特性を外部から調整するための制御信号を入力することなく、遅延特性を容易に再調整できるので、半導体集積回路に遅延特性調整のための制御回路、遅延調整制御用のピンを新たに追加する必要もなく、制御回路を制御するためのソフトウェアを開発することも不要となる。
【００２４】
さらに、スイッチ部において最上層の配線によって接続パターンを変更した複数種類のスイッチ部を標準セルとして記憶部（例えばセルライブラリ）に登録しておき、この標準セルを置き換えることによって、例えばスタンダードセル方式により容易に遅延ゲート部の遅延特性を再調整することが可能となる。
【００２５】
【発明の実施の形態】
以下に、本発明の半導体集積回路の製造方法における実施形態について図面を参照しながら説明する。
【００２６】
図１は、本発明の半導体集積回路の製造方法における実施形態によって作製される半導体集積回路の遅延ゲート部の回路構成を示す回路図である。
【００２７】
図１において、この遅延ゲート部１０は、入力端子１３Ａに入力される入力信号から複数の遅延信号を生成する遅延信号生成部１１と、複数の遅延信号のうち一つを選択可能とするスイッチ部１２と、スイッチ部１２の出力端にその入力端が接続されその出力端が出力端子１３Ｂに接続された出力信号用バッファゲートＧ０とを有している。
【００２８】
遅延信号生成部１１は、ｎ段のバッファゲートＧ１〜Ｇｎからなり、入力信号から遅延時間が異なる複数の遅延信号Ｏ０〜Ｏｎを生成する。この場合の遅延信号Ｏ０は入力信号である。
【００２９】
ｎ段の各バッファゲートＧ１〜Ｇｎは信号伝播のタイミングを調整するための複数のトランジスタによって構成されている。各バッファゲートＧ１〜Ｇｎは直列に接続され、それぞれの入力部から入力された信号が所定の時間だけ遅延された遅延信号Ｏ０〜Ｏｎとなってそれぞれ出力される。入力端子１３ＡとバッファゲートＧ１の入力部との接続部から引き出された遅延信号Ｏ０（入力信号）および各バッファゲートＧ１〜Ｇｎの各出力部からそれぞれ引き出された遅延信号Ｏ１〜Ｏｎはそれぞれ、入力信号Ｏ０からの遅延時間が順次長くなるように互いに異なっている。
【００３０】
スイッチ部１２は、複数の遅延信号Ｏ０〜Ｏｎのうち一つを選択可能とする。つまり、スイッチ部１２は、半導体積層構造の最上層の配線パターンを変化させることによって、入力端子１３ＡとバッファゲートＧ１の入力部との接続部および各バッファゲートＧ１〜Ｇｎの出力部にそれぞれ接続された接続端子（信号端子）Ｓ０〜Ｓｎのうち任意の一つと、出力信号用バッファゲートＧ０の入力部に接続された接続端子（出力端子）ＳＳとの接続配線１２ａが切り換え可能となっている。この接続配線１２ａの接続位置に応じて、出力端子１３Ｂから出力される遅延信号の入力信号からの遅延時間（遅延特性）が調整される。このよにして、これらの遅延信号Ｏ０〜Ｏｎの何れかが、遅延特性選択用スイッチ部１２によって、一つの信号Ｉｏとして選択されて出力信号用バッファゲートＧ０を介して出力端子１３Ｂに供給される。
【００３１】
以上の遅延ゲート部１０を構成する各バッファゲートＧ０〜Ｇｎは、以下の図２および図３に示すように、従来のＣＭＯＳプロセス技術によって製造することができる。
【００３２】
図２は図１の遅延ゲート部を構成するバッファゲートＧ０〜Ｇｎのレイアウトパターンを示すレイアウト図であり、図３はそのトランジスタレベルの回路構成を示す回路図である。
【００３３】
図２および図３において、このバッファゲートＧ０〜Ｇｎはそれぞれ、ＰＭＯＳトランジスタＴ２およびＮＭＯＳトランジスタＴ３によって構成されたインバータ回路Ｉ１と、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ４によって構成されたインバータ回路Ｉ２とが直列に接続されて構成されている。
【００３４】
各トランジスタＴ１〜Ｔ４はそれぞれ、ゲートを構成するポリ層およびソース・ドレインを構成する拡散層によって構成されている。また、この例では、第１層目の金属層１を用いて、トランジスタ間が配線されている。
【００３５】
１段目のインバータ回路Ｉ１は、ＰＭＯＳトランジスタＴ２およびＮＭＯＳトランジスタＴ３のそれぞれのゲート（ポリ層）にバッファゲートの入力端子（金属層１）が接続され、ＰＭＯＳトランジスタＴ２およびＮＭＯＳトランジスタＴ３のそれぞれのソース（拡散層）に電源（ＶＤＤ）とグラウンド（ＧＮＤ）とがそれぞれ金属層１によって接続され、ＰＭＯＳトランジスタＴ２およびＮＭＯＳトランジスタＴ３のそれぞれのドレイン（拡散層）が金属層１によって接続されて出力ノードＮとなっている。
【００３６】
２段目のインバータ回路Ｉ２は、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ４のそれぞれのゲート（ポリ層）にバッファゲートの１段目のインバーター回路Ｉ１の出力ノードＮが接続され、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ４のそれぞれのソース（拡散層）に電源（ＶＤＤ）とグラウンド（ＧＮＤ）とがそれぞれ金属層１によって接続され、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ４のそれぞれのドレイン（拡散層）が金属層１によって接続されて各バッファゲートＧ０〜Ｇｎの出力端子となっている。
【００３７】
図４は、図２に示すバッファゲートＧ１〜Ｇ５（ｎ＝５）を直列に接続し、その後段として出力信号用バッファゲートＧ０を配置したレイアウトパターン例を示すレイアウト図である。
【００３８】
図４に示すように、このレイアウトパターン例では、バッファゲートＧ１〜Ｇ５が第１層目の金属層（Ｗ１〜Ｗ４）によって直列に接続されている。
【００３９】
次に、スイッチ部１２の構成について詳細に説明する。
【００４０】
図５は、図４に示すレイアウトパターンに、図１に示す遅延特性選択用のスイッチ部１２の各端子Ｓ０〜ＳｎおよびＳＳに相当する部分を配置したレイアウトパターン例を示すレイアウト図であり、図６は、図５のＡ−Ｂ線による断面図である。
【００４１】
図５および図６に示すように、このレイアウトパターン例では、製造プロセスで使用される金属層が４層である場合が示されており、製造プロセスで使用される全ての金属層を用いてスイッチ部１２の端子が構成されている。
【００４２】
図７〜図１２はそれぞれ、図５に示すレイアウトパターンにおいて、半導体積層構造の最上層の配線層である第４層の金属層４を用いて、遅延特性選択用スイッチ部１２の接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【００４３】
図７に示すように、このレイアウトパターン例では、遅延特性選択スイッチ部１２において、バッファゲートＧ１の出力端子に接続された接続端子Ｓ０と、出力信号用バッファゲートＧ０の入力端子に接続された接続端子ＳＳとが最上層の第４層の金属層からなる接続配線１２ａで接続されており、バッファゲートＧ０の入力端子に遅延信号Ｏ０が供給される。
【００４４】
図８に示すように、このレイアウトパターン例では、遅延特性選択スイッチ部１２において、バッファゲートＧ１の出力端子に接続された接続端子Ｓ１と、出力信号用バッファゲートＧ０の入力端子に接続された接続端子ＳＳとが最上層の第４層の金属層からなる接続配線１２ａで接続されており、バッファゲートＧ０の入力端子に遅延信号Ｏ１が供給される。
【００４５】
図９に示すように、このレイアウトパターン例では、遅延特性選択スイッチ部１２において、バッファゲートＧ２の出力端子に接続された接続端子Ｓ２と、出力信号用バッファゲートＧ０の入力端子に接続された接続端子ＳＳとが最上層の第４層の金属層からなる接続配線１２ａで接続されており、バッファゲートＧ０の入力端子に遅延信号Ｏ２が供給される。
【００４６】
図１０に示すように、このレイアウトパターン例では、遅延特性選択スイッチ部１２において、バッファゲートＧ３の出力端子に接続された接続端子Ｓ３と、出力信号用バッファゲートＧ０の入力端子に接続された接続端子ＳＳとが最上層の第４層の金属層からなる接続配線１２ａで接続されており、バッファゲートＧ０の入力端子に遅延信号Ｏ３が供給される。
【００４７】
図１１に示すように、このレイアウトパターン例では、遅延特性選択スイッチ部１２において、バッファゲートＧ４の出力端子に接続された接続端子Ｓ４と、出力信号用バッファゲートＧ０の入力端子に接続された接続端子ＳＳとが最上層の第４層の金属層からなる接続配線１２ａで接続されており、バッファゲートＧ０の入力端子に遅延信号Ｏ４が供給される。
【００４８】
図１２に示すように、このレイアウトパターン例では、遅延特性選択スイッチ部１２において、バッファゲートＧ５の出力端子に接続された接続端子Ｓ５と、出力信号用バッファゲートＧ０の入力端子に接続された接続端子ＳＳとが最上層の第４層の金属層からなる接続配線１２ａで接続されており、バッファゲートＧ０の入力端子に遅延信号Ｏ５が供給される。
【００４９】
上記した図７〜図１２に示すように、遅延特性選択用スイッチ部１２において、最上層の配線である第４層の金属層４の配線パターンを変化させることによって、バッファゲートＧ０の入力端子に供給される遅延信号が任意に切り換えられる。したがって、遅延ゲート部１０の出力端子１３Ｂから出力される遅延信号の遅延時間を適宜切り換えて、遅延ゲート部１０の遅延特性を任意に調整することができる。
【００５０】
以上により、本実施形態によれば、信号伝播のタイミングを調整する複数のトランジスタで構成された遅延ゲート回路１０内に、遅延時間が異なる複数の遅延信号を生成するバッファゲートＧ１〜Ｇｎと、複数の遅延信号Ｏ０〜Ｏｎの一つを選択するスイッチ部１２とを設けている。スイッチ部１２は、入力信号が互いに異なる遅延時間で出力される複数の接続端子（信号端子）Ｓ０〜Ｓｎと、出力用バッファゲートＧ０の入力端子Ｉｎに接続された接続端子（出力端子）ＳＳとが、最上層の金属配線によって接続されている。これによって、半導体製造プロセスにおいて最後に作製される金属配線層のレイアウトパターンを変更することで、遅延ゲートの遅延特性を容易に調整することができる。
【００５１】
ここで、本実施形態の半導体集積回路は、コンピュータ内の情報処理装置にて、論理回路合成用の制御プログラムに基づいてセルの配置・配線処理を自動設計することができる。これについて以下に説明する。
【００５２】
本発明の半導体集積回路の自動設計に用いられるコンピューターシステムは、論理回路合成用の制御プログラムが記憶されるＲＯＭ（記憶部）と、このＲＯＭから読み出された論理回路合成用の制御プログラムに基づいて所望の論理回路を合成して自動設計処理する情報処理装置であるＣＰＵと、ＣＰＵによってワークメモリとして用いられるＲＡＭと、操作者が回路仕様や設計制約条件などを入力するための操作部と、初期画面、操作入力画面および演算結果画面などの各種画面が表示可能とされる表示部とを備えている。
【００５３】
ゲートアレイ方式においては、基本ゲートを作製するための複数のトランジスタからなる基本セルが何列も整然と並べられ、金属配線形成工程以前の段階まで製造工程が完了した基板に対して、上記コンピューターシステム２０を用いてトランジスタ間を配線することにより、所望の論理回路が作製される。
【００５４】
ＲＯＭには、ゲートアレイ方式の論理回路合成用の制御プログラムと共に、基本セルを構成するトランジスタの配置情報、トランジスタの端子位置情報、基本セルを用いて基本ゲートを作製するための配線情報など、基本セルに関する情報が記憶されている。また、ＲＯＭの一部を構成する例えばセルライブラリには、半導体積層構造の最上層の接続配線パターンを変更することにより異なる複数の生成遅延信号から一つを選択する複数種類のスイッチ部が標準セル（接続配線パターン）として登録されている。
【００５５】
ＣＰＵは、ＲＯＭから読み出したゲートアレイ方式の論理回路合成用の制御プログラムに基づいて、基本セルの情報を用いて、基本セル内のトランジスタ間を接続する配線の配線パターンを決定（基本ゲートの配置を決定）すると共に、基本ゲート間を接続する配線の配線パターンを決定する。このとき、基本ゲートの配置、および基本ゲート間の配線は、操作部から入力された回路仕様や設計制約条件などを満たすと共に、各基本ゲート間の全配線が短く、かつ、単純になるように決定される。このようにして決定された配線パターンを、１層以上の金属配線マスク上に転写し、このマスクを用いて基本セル内のトランジスタ間を接続する配線および基本ゲート間を接続する配線を自動設計した後に作製することにより、半導体集積回路が製造される。
【００５６】
次に、スタンダードセル方式においては、基本ゲートおよび複数の基本ゲートを組み合せた少し複雑な論理回路を標準セルとしてＲＯＭの一部を構成するセルライブラリに登録しておき、上記コンピューターシステムを用いて標準セルを組み合せることにより、所望の論理回路が設計・製造される。
【００５７】
ＲＯＭには、スタンダードセル方式の論理回路合成用の制御プログラムが記憶されていると共に、標準セルの入出力端子位置情報、動作速度情報、標準セルを構成するトランジスタの配置情報などがセルライブラリに登録されている。
【００５８】
ＣＰＵは、ＲＯＭから読み出したスタンダードセル方式の論理回路合成用の制御プログラムに基づいて、セルライブラリの情報を用いて、各標準セルの配置、各セル間を接続する配線の配線パターンおよび配線チャネル幅（セル列間の間隔）を決定する。このとき、各セルの配置、各セル間の配線および配線チャネル幅は、操作部から入力された回路仕様や設計制約条件などを満たすと共に、各セル間の全配線が短くなるように決定される。このようにして決定されたセルの配置パターンおよび配線パターンを、製造用マスク上に転写し、このマスクを用いて各セルおよび各セル間を接続する配線を作製することにより、半導体集積回路が作製される。
【００５９】
いずれの方式においても、設計段階でコンピュータによるＣＡＤを用いて信号伝達が仕様を満たしているか否かが検証され、その検証結果によって動作が確認された後で、製造用マスクが作製され、その製造用マスクを用いて半導体集積回路が製造される。製造工程のバラツキ、ＣＡＤによる検証と実際に製造された回路との差異などによって、半導体集積回路の動作が回路仕様や設計制約条件を満たさず、動作不良が発生する場合には、図７〜図１２に示すように、遅延特性選択用のスイッチにおいて、各信号端子Ｓ０〜Ｓ５と出力端子ＳＳとを接続する最上層の金属層（ここでは第４層の金属層）からなる接続配線１２ａの配線パターンを、所望の回路動作が得られるように変更する。
【００６０】
さらに、図７〜図１２に示すように、遅延特性選択用のスイッチ部１２において、各信号端子Ｓ０〜Ｓ５と出力端子ＳＳとを接続する第４層の金属層４の配線パターンを変更したものを標準セルとしてセルライブラリに登録しておくことが好ましい。これによって、動作不良が生じた場合に標準セルを入れ換えることによって、遅延特性選択用のスイッチ部１２における端子接続用配線１２ａの配線パターンを容易に変更して、遅延ゲートの遅延特性を再調整することができる。
【００６１】
以上により、例えば半導体集積回路の設計装置（コンピュータシステム）は、半導体積層構造の最上層の接続配線パターンを変更することにより異なる複数の生成遅延信号から一つを選択する複数種類のスイッチ部１２が標準セル（接続配線パターン）として登録されたセルライブラリ（ＲＯＭの一部）と、論理回路合成用の制御プログラムが記憶された記憶部（ＲＯＭの一部）と、所望の論理回路を自動設計するに際して、該記憶部内の論理回路合成用の制御プログラムに基づいて、セルライブラリ内の各標準セルを置き換えることにより遅延特性を制御する制御部（ＣＰＵ）とを有している。
【００６２】
【発明の効果】
以上のように、本発明によれば、遅延ゲート部に、入力信号の入力時点からの遅延時間が異なる複数の遅延信号を生成する遅延信号生成部と、信号伝播のタイミングを調整するべく、複数の遅延信号のうち一つを選択して出力可能とするスイッチ部とを設ける。このスイッチ部によって、遅延ゲート部の遅延特性を調整するために複数の遅延信号のうち一つを接続配線により選択すればよい。具体的には、製造プロセスで使用する最終金属層（最上層の配線層）のみ製造用マスクを作製し直せばよく、製造工程についても最上層の配線の形成工程からやり直せばよい。したがって、従来のように遅延特性を再調整するための制御回路およびピンを追加することなく、遅延ゲート部による遅延特性を調整するために半導体集積回路を製造し直すための時間およびコストを最小限に抑えることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の製造方法における実施形態によって作製される半導体集積回路の遅延ゲート部の回路構成を示す回路図である。
【図２】図１の遅延ゲート部を構成するバッファゲートＧ０〜Ｇｎのレイアウトパターンを示すレイアウト図である。
【図３】図２のバッファゲートにおけるトランジスタレベルの回路構成を示す回路図である。
【図４】図２に示すバッファゲートＧ１〜Ｇ５（ｎ＝５）を直列に接続し、その後段として出力信号用バッファゲートＧ０を配置したレイアウトパターン例を示すレイアウト図である。
【図５】図４に示すレイアウトパターンに、図１に示す遅延特性選択用のスイッチ部１２の各接続端子Ｓ０〜ＳｎおよびＳＳに相当する部分を配置したレイアウトパターン例を示すレイアウト図である。
【図６】図５のＡ−Ｂ線による断面図である。
【図７】本発明の実施形態の遅延ゲートにおいて、第４層の配線層を用いて、遅延特性選択用スイッチの接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【図８】本発明の実施形態の遅延ゲートにおいて、第４層の配線層を用いて、遅延特性選択用スイッチの接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【図９】本発明の実施形態の遅延ゲートにおいて、第４層の配線層を用いて、遅延特性選択用スイッチの接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【図１０】本発明の実施形態の遅延ゲートにおいて、第４層の配線層を用いて、遅延特性選択用スイッチの接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【図１１】本発明の実施形態の遅延ゲートにおいて、第４層の配線層を用いて、遅延特性選択用スイッチの接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【図１２】本発明の実施形態の遅延ゲートにおいて、第４層の配線層を用いて、遅延特性選択用スイッチの接続端子を接続したレイアウトパターン例を示すレイアウト図である。
【符号の説明】
Ｇ０ 遅延ゲート出力信号用バッファゲート
Ｇ１〜Ｇｎ 遅延ゲートを構成するバッファゲート
Ｏ０〜Ｏｎ 遅延信号
Ｓ０〜Ｓｎ 遅延特性選択用スイッチの接続端子（信号端子）
ＳＳ 遅延特性選択用スイッチの接続端子（出力端子）
Ｉｏ 遅延ゲート出力信号用バッファゲートの入力信号
Ｔ１、Ｔ２ ＰＭＯＳトランジスタ
Ｔ３、Ｔ４ ＮＭＯＳトランジスタ
Ｎ 第１段のインバータ回路の出力ノード
Ｉ１、Ｉ２ インバータ回路
Ｗ１〜Ｗ４ バッファゲート間を接続する金属層
１ 第１層の金属層
２ 第２層の金属層
３ 第３層の金属層
４ 第４層（最上層）の金属層
１０ 遅延ゲート部
１１ 遅延信号生成部
１２ 遅延特性選択用のスイッチ部
１２ａ 遅延特性選択用のスイッチ部における接続配線
１３Ａ 遅延ゲート部の入力端子
１３Ｂ 遅延ゲート部の出力端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated device capable of changing a delay characteristic by a delay gate for adjusting signal transmission timing and a method of manufacturing the same.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a method of designing and manufacturing a semiconductor integrated circuit such as a standard cell system and a gate array system, basic logic circuits (basic gates) such as NAND, NOR, NOT, etc., which are constituted by a plurality of transistors, are prepared in advance. A large-scale logic circuit is manufactured by combining the basic gates of the above. Furthermore, in order to satisfy circuit specifications, design constraints, and the like, usually, a delay gate composed of a plurality of transistors for adjusting signal transmission timing is registered in a basic cell library. In the layout structure of the basic logic circuit (basic gate) including such a delay gate, the wiring between the transistors constituting each basic gate is usually formed using the wiring of the first layer (lowest layer) in the semiconductor multilayer structure. However, at most, the wiring up to the second layer is used. All the wiring layers including the first and second layers are used to connect the basic gates.
[0003]
In designing a semiconductor integrated circuit, it is verified whether a signal transmission state satisfies a circuit specification or the like using a CAD by a computer, and after the circuit operation is confirmed by the verification result, if the circuit operation is good, the semiconductor integrated circuit is checked. A circuit is manufactured. The circuit operation of the manufactured semiconductor integrated circuit is checked, but the operation of the semiconductor integrated circuit may be affected by variations in the manufacturing process, differences between the results of verification of circuit specifications by CAD, and the actually manufactured circuit. In some cases, the specification and design constraints are not satisfied, and an operation failure occurs.
[0004]
When such a semiconductor integrated circuit malfunctions due to a difference between a signal transmission delay gate having a designed delay characteristic and an actually manufactured delay gate, usually, the layout of the delay gate is modified. After adjusting the signal delay characteristics, a countermeasure is taken by remanufacturing a mask for manufacturing a semiconductor integrated circuit and manufacturing a semiconductor integrated circuit again.
[0005]
Further, as another method, for example, in Patent Document 1, a junction type capacitor whose capacitance changes according to an applied voltage is added to a delay gate, and a control terminal for controlling a voltage applied to the capacitor is provided. A method of adjusting a delay characteristic by inputting a control signal from outside is disclosed.
[0006]
[Patent Document 1]
JP-A-1-164116
[0007]
[Problems to be solved by the invention]
As described above, when addressing the operation failure of the semiconductor integrated circuit by adjusting the delay characteristics of the delay gate, usually, the size of the transistor constituting the delay gate is corrected (the layout of the polysilicon layer (poly layer) and the diffusion layer). (Pattern change) and correction of wiring connecting between transistors (change of wiring layer layout pattern).
[0008]
When the layout size of the delay gate, the terminal position of the delay gate, and the like are changed by such correction of the transistor size and the wiring, it is necessary to change the arrangement of the delay gate on the semiconductor integrated circuit and the wiring to the delay gate. If these changes are large, it is necessary to change the layout of the entire semiconductor integrated circuit.
[0009]
In this case, for the mask for manufacturing the semiconductor integrated circuit, it is necessary to recreate all the layers of the semiconductor multilayer structure, and the entire manufacturing process of the semiconductor integrated circuit must be restarted from the beginning. It takes a lot of time and cost to remanufacture a semiconductor integrated circuit.
[0010]
In addition, even if the layout of the poly layer and the wiring layer in the delay gate are only changed and the layout size of the delay gate and the terminal position of the delay gate are not changed, the transistor is changed. This means that a manufacturing mask for the wiring layer must be recreated and the manufacturing process must be repeated, which requires a lot of time and cost.
[0011]
Further, in the method disclosed in Patent Document 1, the delay characteristics of the delay gate can be adjusted without remanufacturing the semiconductor integrated circuit. However, in this method, the delay characteristics are adjusted for the semiconductor integrated circuit. It is necessary to add a control circuit and a pin (terminal) for inputting a control signal, and to incorporate software for controlling the control circuit into a system including a semiconductor integrated circuit. For this reason, the scale of the semiconductor integrated circuit increases, the number of pins of the semiconductor integrated circuit increases, and further, time and cost for developing and incorporating control software are required.
[0012]
SUMMARY OF THE INVENTION The present invention solves the above-described conventional problem, and is intended to remanufacture a semiconductor integrated circuit to adjust a delay characteristic of a delay gate without adding a control circuit and a pin for adjusting the delay characteristic. It is an object of the present invention to provide a semiconductor integrated device capable of reducing time and cost and a method for manufacturing the same.
[0013]
[Means for Solving the Problems]
A semiconductor integrated device of the present invention includes a delay signal generation unit that generates a plurality of delay signals having different delay times from the input time of an input signal, and one of the plurality of delay signals to adjust signal propagation timing. A delay gate unit having a switch unit capable of selectively outputting is provided, thereby achieving the above object.
[0014]
Preferably, in the semiconductor integrated device according to the present invention, the delay signal generation unit is configured such that a plurality of delay gates each including a plurality of transistors are connected in series, and a delay signal is input from an input unit of the first delay gate and an output unit of each delay gate. I'm trying to get
[0015]
Still preferably, in a semiconductor integrated device according to the present invention, the switch unit is configured to connect any one of the signal terminals to which the plurality of delay signals are respectively output and the output terminal with a connection wiring, thereby forming a plurality of delay signals. You have selected one.
[0016]
More preferably, the connection wiring in the semiconductor integrated device of the present invention is a connection wiring pattern of a final metal layer used in a manufacturing process.
[0017]
4. A semiconductor integrated device according to claim 3, wherein the delay characteristic is readjusted by changing the connection of any one of the signal terminals and the output terminal of the semiconductor integrated device with the connection wiring. To achieve the above object.
[0018]
Preferably, the connection of the connection wiring in the method for manufacturing a semiconductor integrated device of the present invention is changed by changing the connection wiring pattern of the final metal layer used in the manufacturing process.
[0019]
Still preferably, in a method for manufacturing a semiconductor integrated device according to the present invention, a plurality of types of connection wiring patterns in a switch unit in a delay gate unit are registered in a storage unit, and the delay characteristics are switched by replacing the connection wiring patterns. To manufacture a readjusted semiconductor integrated device.
[0020]
Hereinafter, the operation of the present invention will be described.
[0021]
According to the present invention, a delay signal generator (specifically, a plurality of buffer gates) for generating a plurality of delay signals having different delay times from an input time point of an input signal, And a switch unit (delay characteristic selection switch) for selecting one of the switches and connecting to the output terminal. In the switch unit, the connection to the other one of the plurality of delay signals is changed by the connection wiring pattern of the final metal layer (the uppermost layer wiring of the semiconductor multilayer structure) used in the manufacturing process, so that the delay of the delay gate unit is reduced. The characteristics can be switched and readjusted.
[0022]
That is, in the switch section, the delay characteristic can be adjusted only by changing the uppermost wiring pattern formed last in the manufacturing process of the semiconductor integrated circuit. The manufacturing process may be repeated only from the process of forming the uppermost layer wiring. In addition, if a work-in-progress product is prepared before the uppermost layer wiring forming step, a semiconductor integrated circuit whose delay characteristics are optimally adjusted can be quickly manufactured from the uppermost layer wiring forming step. This makes it possible to minimize the time and cost required for delay characteristic adjustment.
[0023]
As described above, according to the present invention, the delay characteristic can be easily readjusted without inputting a control signal for externally adjusting the delay characteristic of the delay gate, unlike the prior art of Patent Document 1, and the semiconductor integrated There is no need to newly add a control circuit for delay characteristic adjustment and a delay adjustment control pin to the circuit, and it becomes unnecessary to develop software for controlling the control circuit.
[0024]
Further, a plurality of types of switch units whose connection patterns are changed by the uppermost layer wiring in the switch unit are registered as standard cells in a storage unit (for example, a cell library), and the standard cells are replaced by, for example, a standard cell method. It is possible to easily readjust the delay characteristics of the delay gate unit.
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a method of manufacturing a semiconductor integrated circuit according to the present invention will be described with reference to the drawings.
[0026]
FIG. 1 is a circuit diagram showing a circuit configuration of a delay gate section of a semiconductor integrated circuit manufactured by an embodiment in a method of manufacturing a semiconductor integrated circuit of the present invention.
[0027]
In FIG. 1, the delay gate unit 10 includes a delay signal generation unit 11 that generates a plurality of delay signals from an input signal input to an input terminal 13A, and a switch unit that allows one of the plurality of delay signals to be selected. 12 and an output signal buffer gate G0 whose input terminal is connected to the output terminal of the switch unit 12 and whose output terminal is connected to the output terminal 13B.
[0028]
The delay signal generation unit 11 includes n stages of buffer gates G1 to Gn, and generates a plurality of delay signals O0 to On having different delay times from an input signal. The delay signal O0 in this case is an input signal.
[0029]
Each of the n-stage buffer gates G1 to Gn is composed of a plurality of transistors for adjusting the timing of signal propagation. The buffer gates G1 to Gn are connected in series, and output as signals O0 to On delayed from signals input from the respective input portions by a predetermined time. The delay signal O0 (input signal) drawn from the connection between the input terminal 13A and the input section of the buffer gate G1 and the delay signals O1 to On drawn from the output sections of the buffer gates G1 to Gn are respectively input. They are different from each other so that the delay time from the signal O0 becomes longer sequentially.
[0030]
The switch unit 12 enables one of the plurality of delay signals O0 to On to be selected. That is, the switch section 12 is connected to the connection section between the input terminal 13A and the input section of the buffer gate G1 and the output section of each of the buffer gates G1 to Gn by changing the wiring pattern of the uppermost layer of the semiconductor multilayer structure. The connection wiring 12a between any one of the connection terminals (signal terminals) S0 to Sn and the connection terminal (output terminal) SS connected to the input portion of the output signal buffer gate G0 can be switched. The delay time (delay characteristic) of the delay signal output from the output terminal 13B from the input signal is adjusted according to the connection position of the connection wiring 12a. In this way, any one of these delay signals O0 to On is selected as one signal Io by the delay characteristic selection switch unit 12, and supplied to the output terminal 13B via the output signal buffer gate G0. .
[0031]
Each of the buffer gates G0 to Gn constituting the delay gate section 10 can be manufactured by a conventional CMOS process technology as shown in FIGS. 2 and 3 below.
[0032]
FIG. 2 is a layout diagram showing a layout pattern of buffer gates G0 to Gn constituting the delay gate unit of FIG. 1, and FIG. 3 is a circuit diagram showing a circuit configuration at the transistor level.
[0033]
2 and 3, each of buffer gates G0 to Gn includes an inverter circuit I1 composed of a PMOS transistor T2 and an NMOS transistor T3 and an inverter circuit I2 composed of a PMOS transistor T1 and an NMOS transistor T4 connected in series. Connected and configured.
[0034]
Each of the transistors T1 to T4 is composed of a poly layer constituting a gate and a diffusion layer constituting a source / drain. In this example, the transistors are wired using the first metal layer 1.
[0035]
In the first-stage inverter circuit I1, the input terminal (metal layer 1) of the buffer gate is connected to the respective gates (poly layer) of the PMOS transistor T2 and the NMOS transistor T3, and the respective sources of the PMOS transistor T2 and the NMOS transistor T3. The power supply (VDD) and the ground (GND) are connected to the (diffusion layer) by the metal layer 1, respectively, and the drains (diffusion layers) of the PMOS transistor T2 and the NMOS transistor T3 are connected by the metal layer 1, and the output node N It has become.
[0036]
In the second-stage inverter circuit I2, the output node N of the first-stage inverter circuit I1 of the buffer gate is connected to each gate (poly layer) of the PMOS transistor T1 and the NMOS transistor T4, and the PMOS transistor T1 and the NMOS transistor T4 The power supply (VDD) and the ground (GND) are connected to each source (diffusion layer) by the metal layer 1, respectively, and the drains (diffusion layers) of the PMOS transistor T1 and the NMOS transistor T4 are connected by the metal layer 1. Output terminals of the buffer gates G0 to Gn.
[0037]
FIG. 4 is a layout diagram showing a layout pattern example in which the buffer gates G1 to G5 (n = 5) shown in FIG. 2 are connected in series, and an output signal buffer gate G0 is arranged as a subsequent stage.
[0038]
As shown in FIG. 4, in this layout pattern example, buffer gates G1 to G5 are connected in series by a first metal layer (W1 to W4).
[0039]
Next, the configuration of the switch unit 12 will be described in detail.
[0040]
FIG. 5 is a layout diagram illustrating a layout pattern example in which portions corresponding to the terminals S0 to Sn and SS of the delay characteristic selection switch unit 12 illustrated in FIG. 1 are arranged in the layout pattern illustrated in FIG. FIG. 6 is a sectional view taken along line AB in FIG.
[0041]
As shown in FIGS. 5 and 6, this layout pattern example shows a case where the number of metal layers used in the manufacturing process is four, and the switch is formed by using all the metal layers used in the manufacturing process. The terminals of the section 12 are configured.
[0042]
FIGS. 7 to 12 respectively show the connection of the connection terminals of the delay characteristic selection switch section 12 using the fourth metal layer 4 which is the uppermost wiring layer of the semiconductor multilayer structure in the layout pattern shown in FIG. FIG. 7 is a layout diagram illustrating an example of a layout pattern obtained.
[0043]
As shown in FIG. 7, in this layout pattern example, in the delay characteristic selection switch section 12, the connection terminal S0 connected to the output terminal of the buffer gate G1 and the connection terminal connected to the input terminal of the output signal buffer gate G0. The terminal SS is connected to the connection wiring 12a made of the uppermost fourth metal layer, and the input terminal of the buffer gate G0 is supplied with the delay signal O0.
[0044]
As shown in FIG. 8, in this layout pattern example, in the delay characteristic selection switch section 12, a connection terminal S1 connected to the output terminal of the buffer gate G1 and a connection terminal connected to the input terminal of the output signal buffer gate G0. The terminal SS is connected to the connection wiring 12a made of the uppermost fourth metal layer, and the input terminal of the buffer gate G0 is supplied with the delay signal O1.
[0045]
As shown in FIG. 9, in this layout pattern example, in the delay characteristic selection switch section 12, the connection terminal S2 connected to the output terminal of the buffer gate G2 and the connection terminal connected to the input terminal of the output signal buffer gate G0. The terminal SS is connected to the connection wiring 12a made of the uppermost fourth metal layer, and the input terminal of the buffer gate G0 is supplied with the delay signal O2.
[0046]
As shown in FIG. 10, in this layout pattern example, in the delay characteristic selection switch section 12, a connection terminal S3 connected to the output terminal of the buffer gate G3 and a connection terminal connected to the input terminal of the output signal buffer gate G0. The terminal SS is connected to the connection wiring 12a made of the uppermost fourth metal layer, and the input terminal of the buffer gate G0 is supplied with the delay signal O3.
[0047]
As shown in FIG. 11, in this layout pattern example, in the delay characteristic selection switch section 12, a connection terminal S4 connected to the output terminal of the buffer gate G4 and a connection terminal connected to the input terminal of the output signal buffer gate G0. The terminal SS is connected to the connection wiring 12a made of the uppermost fourth metal layer, and the input terminal of the buffer gate G0 is supplied with the delay signal O4.
[0048]
As shown in FIG. 12, in this layout pattern example, in the delay characteristic selection switch section 12, the connection terminal S5 connected to the output terminal of the buffer gate G5 and the connection terminal connected to the input terminal of the output signal buffer gate G0. The terminal SS is connected to the connection wiring 12a made of the uppermost fourth metal layer, and the input terminal of the buffer gate G0 is supplied with the delay signal O5.
[0049]
As shown in FIGS. 7 to 12 described above, in the delay characteristic selecting switch section 12, the input terminal of the buffer gate G0 is changed by changing the wiring pattern of the fourth metal layer 4 which is the uppermost wiring. The supplied delay signal is arbitrarily switched. Accordingly, the delay time of the delay signal output from the output terminal 13B of the delay gate unit 10 can be appropriately switched to adjust the delay characteristics of the delay gate unit 10 arbitrarily.
[0050]
As described above, according to the present embodiment, the buffer gates G1 to Gn that generate a plurality of delay signals having different delay times are provided in the delay gate circuit 10 including the plurality of transistors that adjust the timing of signal propagation. And a switch section 12 for selecting one of the delay signals O0 to On. The switch unit 12 includes a plurality of connection terminals (signal terminals) S0 to Sn where input signals are output with different delay times, and a connection terminal (output terminal) SS connected to the input terminal In of the output buffer gate G0. Are connected by the uppermost metal wiring. Thus, the delay characteristics of the delay gate can be easily adjusted by changing the layout pattern of the metal wiring layer manufactured last in the semiconductor manufacturing process.
[0051]
Here, in the semiconductor integrated circuit of the present embodiment, the information processing device in the computer can automatically design the cell arrangement / wiring processing based on the control program for synthesizing the logic circuit. This will be described below.
[0052]
A computer system used for automatic design of a semiconductor integrated circuit according to the present invention is based on a ROM (storage unit) storing a control program for logic circuit synthesis and a control program for logic circuit synthesis read from the ROM. CPU, which is an information processing device that synthesizes a desired logic circuit and performs automatic design processing, a RAM used as a work memory by the CPU, and an operation unit for an operator to input circuit specifications, design constraints, and the like, A display unit capable of displaying various screens such as an initial screen, an operation input screen, and a calculation result screen.
[0053]
In the gate array system, a basic cell composed of a plurality of transistors for producing a basic gate is arranged in a number of rows in an orderly manner. A desired logic circuit is manufactured by wiring between transistors by using.
[0054]
In the ROM, together with a control program for synthesizing a logic circuit in a gate array system, basic information such as arrangement information of transistors constituting a basic cell, terminal position information of a transistor, and wiring information for manufacturing a basic gate using the basic cell are provided. Information about the cell is stored. In addition, for example, a cell library constituting a part of the ROM includes a plurality of types of switch units for selecting one from a plurality of different generated delay signals by changing a connection wiring pattern in the uppermost layer of the semiconductor stacked structure. (Connection wiring pattern).
[0055]
The CPU determines the wiring pattern of the wiring connecting the transistors in the basic cell using the information of the basic cell based on the control program for synthesizing the logic circuit of the gate array system read out from the ROM (arrangement of the basic gate). Is determined) and the wiring pattern of the wiring connecting the basic gates is determined. At this time, the arrangement of the basic gates and the wiring between the basic gates are designed to satisfy the circuit specifications and design constraints input from the operation unit and to make the total wiring between the basic gates short and simple. It is determined. The wiring pattern determined in this way was transferred onto one or more metal wiring masks, and using this mask, wiring for connecting transistors in the basic cell and wiring for connecting between basic gates were automatically designed. By manufacturing later, a semiconductor integrated circuit is manufactured.
[0056]
Next, in the standard cell system, a slightly complicated logic circuit in which a basic gate and a plurality of basic gates are combined is registered as a standard cell in a cell library constituting a part of the ROM, and standardized using the above computer system. By combining the cells, a desired logic circuit is designed and manufactured.
[0057]
In the ROM, a control program for standard cell type logic circuit synthesis is stored. In addition, input / output terminal position information, operating speed information, and transistor arrangement information of the standard cell are registered in the cell library. Have been.
[0058]
The CPU uses the information of the cell library based on the control program for synthesizing the logic circuit of the standard cell system read from the ROM, and arranges the standard cells, the wiring pattern of the wiring connecting the cells, and the wiring channel width. (Interval between cell columns). At this time, the arrangement of the cells, the wiring between the cells, and the wiring channel width are determined so as to satisfy the circuit specifications and design constraints input from the operation unit and to shorten the total wiring between the cells. . The semiconductor integrated circuit is manufactured by transferring the cell arrangement pattern and the wiring pattern determined in this manner onto a manufacturing mask, and using this mask to manufacture each cell and a wiring connecting each cell. Is done.
[0059]
In any of the methods, at the design stage, it is verified whether or not the signal transmission satisfies the specification by using a CAD by a computer, and after the operation is confirmed by the verification result, a manufacturing mask is manufactured. A semiconductor integrated circuit is manufactured using the mask for manufacturing. If the operation of the semiconductor integrated circuit does not satisfy the circuit specifications and design constraints due to variations in the manufacturing process, the difference between the verification by CAD and the actually manufactured circuit, and an operation failure occurs, FIGS. As shown in FIG. 12, in a switch for selecting delay characteristics, a wiring of a connection wiring 12a composed of an uppermost metal layer (here, a fourth metal layer) for connecting each of the signal terminals S0 to S5 and the output terminal SS. The pattern is changed so as to obtain a desired circuit operation.
[0060]
Further, as shown in FIGS. 7 to 12, in the switch section 12 for selecting delay characteristics, the wiring pattern of the fourth metal layer 4 for connecting each of the signal terminals S0 to S5 and the output terminal SS is changed. Is preferably registered in the cell library as a standard cell. Thus, when a malfunction occurs, the standard cell is replaced, thereby easily changing the wiring pattern of the terminal connection wiring 12a in the delay characteristic selection switch section 12, and readjusting the delay characteristic of the delay gate. be able to.
[0061]
As described above, for example, a semiconductor integrated circuit design device (computer system) includes a plurality of types of switch sections 12 that select one from a plurality of different generated delay signals by changing the connection wiring pattern in the uppermost layer of the semiconductor multilayer structure. A cell library (part of ROM) registered as a standard cell (connection wiring pattern), a storage unit (part of ROM) in which a control program for logic circuit synthesis is stored, and a desired logic circuit are automatically designed. In this case, a control unit (CPU) for controlling delay characteristics by replacing each standard cell in the cell library based on a control program for synthesizing logic circuits in the storage unit.
[0062]
【The invention's effect】
As described above, according to the present invention, the delay gate unit includes a delay signal generation unit that generates a plurality of delay signals having different delay times from the input time of the input signal, and a delay signal generation unit that adjusts the timing of signal propagation. And a switch unit for selecting and outputting one of the delay signals. With this switch unit, one of a plurality of delay signals may be selected by connection wiring in order to adjust the delay characteristics of the delay gate unit. Specifically, only the final metal layer (the uppermost wiring layer) used in the manufacturing process needs to be re-manufactured, and the manufacturing process may be started again from the step of forming the uppermost wiring. Therefore, the time and cost for remanufacturing the semiconductor integrated circuit to adjust the delay characteristics by the delay gate unit can be minimized without adding a control circuit and pins for readjusting the delay characteristics as in the related art. Can be suppressed.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a circuit configuration of a delay gate section of a semiconductor integrated circuit manufactured by an embodiment in a method of manufacturing a semiconductor integrated circuit of the present invention.
FIG. 2 is a layout diagram showing a layout pattern of buffer gates G0 to Gn forming a delay gate unit in FIG. 1;
FIG. 3 is a circuit diagram showing a circuit configuration at a transistor level in the buffer gate of FIG. 2;
FIG. 4 is a layout diagram showing an example of a layout pattern in which buffer gates G1 to G5 (n = 5) shown in FIG. 2 are connected in series, and an output signal buffer gate G0 is arranged as a subsequent stage.
FIG. 5 is a layout diagram showing an example of a layout pattern in which portions corresponding to the connection terminals S0 to Sn and SS of the delay characteristic selection switch section 12 shown in FIG. 1 are arranged in the layout pattern shown in FIG.
FIG. 6 is a sectional view taken along line AB in FIG. 5;
FIG. 7 is a layout diagram illustrating a layout pattern example in which connection terminals of delay characteristic selection switches are connected using a fourth wiring layer in the delay gate according to the embodiment of the present invention;
FIG. 8 is a layout diagram showing an example of a layout pattern in which connection terminals of delay characteristic selection switches are connected using a fourth wiring layer in the delay gate according to the embodiment of the present invention.
FIG. 9 is a layout diagram illustrating an example of a layout pattern in which connection terminals of delay characteristic selection switches are connected using a fourth wiring layer in the delay gate according to the embodiment of the present invention;
FIG. 10 is a layout diagram showing an example of a layout pattern in which connection terminals of delay characteristic selection switches are connected using a fourth wiring layer in the delay gate according to the embodiment of the present invention.
FIG. 11 is a layout diagram showing an example of a layout pattern in which connection terminals of delay characteristic selection switches are connected using a fourth wiring layer in the delay gate according to the embodiment of the present invention.
FIG. 12 is a layout diagram showing an example of a layout pattern in which connection terminals of delay characteristic selection switches are connected using a fourth wiring layer in the delay gate according to the embodiment of the present invention.
[Explanation of symbols]
G0 Buffer gate for delay gate output signal
G1 to Gn Buffer gates constituting delay gates
O0-On delay signal
S0 to Sn Connection terminals (signal terminals) for delay characteristic selection switch
SS Connection terminal (output terminal) for delay characteristic selection switch
Io Input signal of delay gate output signal buffer gate
T1, T2 PMOS transistors
T3, T4 NMOS transistor
N Output node of first stage inverter circuit
I1, I2 Inverter circuit
W1 to W4 Metal layer connecting between buffer gates
1 First metal layer
2 Second metal layer
3 Third metal layer
4 Metal layer of the fourth layer (top layer)
10 Delay gate section
11 Delay signal generator
12 Switch section for selecting delay characteristics
12a Connection Wiring in Switch Section for Selecting Delay Characteristics
13A Input terminal of delay gate
13B Output terminal of delay gate
