JP2004145593A - Direct memory access device, bus arbitration controller, and control method for the same - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a direct memory access (DMA) device that controls transfer of data between devices sharing a bus independently of a CPU, a bus arbitration controller that determines a default bus master from a plurality of bus masters in dependence on bus transfer requests, and a control method therefor. <P>SOLUTION: The DMA device has data buffers 31 of, for example, 16 bytes mounted on input/output devices 14 (14-1/14-2), and data buffers 32 of, for example, 16 bytes mounted on DMA controllers 12 (12-1/12-2). A data size in a source device (the input/output device 14 in this example) and a data size in a destination device (a main memory 13 in this example) are independently controllable, so that the application of different memory access controls to the respective source device and destination device effectively uses a bus band. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、バスを共有するデバイス相互間でのデータの転送を、ＣＰＵを介さずに制御するダイレクトメモリアクセス（ＤＭＡ）装置および複数のバスマスタの各々からバス転送要求に基づいてデフォルトバスマスタを決めるバスアービトレーション制御装置、ならびにそれらの制御方法に関する。
【０００２】
【従来の技術】
組み込みシステム（コンピュータシステム）では、大量のデータを入出力装置との間で転送する場合に、ＣＰＵ（プロセッサ）の負荷を軽減するためや、必要とされるデータ転送速度を保証するためにＤＭＡ（ダイレクトメモリアクセス）が用いられる。このＤＭＡの制御を司るコントローラ（以下、ＤＭＡコントローラと記す）は、入出力装置と主記憶装置（メインメモリ）との間や１次メモリと２次メモリとの間のデータ転送において、ＣＰＵとは独立に、即ちＣＰＵを介さずに直接データのやり取り（受け渡し）を行うことによってＣＰＵの負荷の軽減を図っている。
【０００３】
ＤＭＡは、ハードディスク装置などバンド幅の大きな入出力装置との間で大きなデータ転送数を転送処理ために用いられている。このほかにも組み込みシステムにおいては、そのリアルタイム性を確保するためにＤＭＡを利用することができる。近年はＬＳＩの高機能化に伴い、システム内でのＣＰＵの負荷が高まっているのに加えて、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）など転送速度の速い入出力装置に対応するため、また従来から搭載されているＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ　Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）デバイスなども高速化されているため、それら入出力装置とのデータ転送にはＤＭＡコントローラが使われている。
【０００４】
組み込みシステムには、複数のＤＭＡコントローラが実装されている場合がほとんどである。そして、それぞれのＤＭＡコントローラが独立にデータ転送を行う。また、組み込みシステムの場合は、そのリアルタイム性を確保するために、それぞれのＤＭＡコントローラ（バスマスタ）がデータバスを占有する時間を極力短くすることが必要とされる。
【０００５】
従来、ＤＭＡコントローラでは、転送元デバイスへのアクセス方法と転送先デバイスへのアクセス方法とをそれぞれ独立に制御できない方式が採用されていた（例えば、特許文献１）。このようなＤＭＡコントローラでは、１回のバスアクセスで転送可能なデータサイズ（バス幅）が転送元もしくは転送先デバイスのデータサイズ（バス幅）に設定され、また転送方式もそのデバイスの特性に合わせて設定されていた。
【０００６】
【特許文献１】
特許第３２０６０１号明細書
【０００７】
【発明が解決しようとする課題】
しかしながら、転送元デバイスへのアクセス方法と転送先デバイスへのアクセス方法とをそれぞれ独立に制御できない方式を採る従来のＤＭＡコントローラでは、バス帯域の利用が制限されてしまうことや、転送元もしくは転送先のデバイスのデータ転送特性を引き出せないなどの理由により、十分なデータ転送速度を保証できない場合がある。
【０００８】
また、転送先もしくは転送元のデバイスによって転送バス幅（データサイズ）が限定されてしまうことにより、ＤＭＡコントローラにおけるデータ転送（バスアクセス）の回数も増加する。この結果、システム内のバスを占有する時間が増大し、高速入出力装置からのデータ転送要求に対する応答性を十分に確保できなかったり、あるいはＣＰＵもしくは他のＤＭＡデバイスにおけるリアルタイム性にも影響を与えてしまうことになる。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、十分なデータ転送速度を保証できるとともに、システムバスの占有時間の削減を可能としたダイレクトメモリアクセス装置および複数のバスマスタの各々からバス転送要求に基づいてデフォルトバスマスタを決めるバスアービトレーション制御装置、ならびにそれらの制御方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本願の第１発明では、バスを共有するデバイス相互間でのデータの転送を、ＣＰＵを介さずに制御するダイレクトメモリアクセス装置において、ダイレクトメモリアクセス（ＤＭＡ）の対象となる転送元デバイスのデータサイズと転送先デバイスのデータサイズとを独立に制御可能なデータ転送方式を採用することを特徴としている。
【００１１】
このデータ転送方式を採ることにより、転送元デバイスと転送先デバイスとに対してそれぞれ異なったメモリアクセス制御を適用してバス帯域を有効に利用することができるため、一つのＤＭＡコントローラがバスを占有する時間を大幅に減少させることができる。その結果、他のバスマスタがバス認可される機会が増加する。これはシステムバス全体の効率が向上したことを意味する。
【００１２】
本願の第２発明では、バスを共有するメモリと特定の転送ブロックサイズを持つ周辺デバイスとの間でのデータの転送を、ＣＰＵを介さずに制御するＤＭＡコントローラを備えたダイレクトメモリアクセス装置において、上記転送ブロックサイズで繰り返しデータ転送を行う際のハンドシェイク操作をＤＭＡコントローラによって行うことを特徴としている。
【００１３】
ブロックサイズＤＭＡ転送において、ＣＰＵの割り込みに相当するハンドシェイク操作をＤＭＡコントローラ側で行うことで、ＤＭＡ転送を行う際のＣＰＵの負荷を軽減できるため、アプリケーションを動作させる際にシステム全体の高速化を図ることができ、またＣＰＵは他の処理に専念できることになる。
【００１４】
本願の第３発明では、複数のバスインターフェイスを持つＣＰＵを含む複数のバスマスタと、これら複数のバスマスタが共通に接続された共有バスとを備え、複数のバスマスタの各々からバス転送要求に基づいてデフォルトバスマスタを決める複数のバスマスタの各々からバス転送要求に基づいてデフォルトバスマスタを決めるバスアービトレーション制御装置において、複数のバスマスタの全てからバス転送要求がない期間ではＣＰＵの複数のバスインターフェイスの中で最も最近にバス転送を行ったバスインターフェイスをデフォルトバスマスタに決定することを特徴としている。
【００１５】
ＣＰＵが決められた期間になるべく多くの仕事をこなすことを考慮し、全てのバスマスタからのバス転送要求がない期間、即ちアイドル状態の期間では、ＣＰＵのバスインターフェイスの中で最も最近にバス転送を行ったバスインターフェイスをデフォルトバスマスタに決定することで、即座にバス転送を開始できるため、アービトレーションによるハンドオーバーサイクルが発生しない。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明が適用される組み込みシステム（コンピュータシステム）の構成例を示すブロック図である。
【００１７】
図１から明らかなように、本構成例に係る組み込みシステムは、１つのＣＰＵ（マイクロプロセッサ）１１、複数個（例えば、２個）のＤＭＡコントローラ１２Ａ，１２Ｂ、オンチップのメインメモリ１３、ＤＭＡコントローラ１２−１，１２−２に対応した２つの入出力（Ｉ／Ｏ）デバイス１４−１，１４−２および外部バスインターフェイス（Ｉ／Ｆ）１５がシステムバス１６を介して相互に接続されてなる回路ブロック１０と、この回路ブロック１０のチップ外において外部バス２１を介して外部バスインターフェイス１５に接続されたＤＲＡＭ２１およびフラッシュ（ＦＬＡＳＨ）メモリ２２を有する構成となっている。
【００１８】
上記構成の組み込みシステムにおいて、システムバス１６の幅を例えば３２ビットする。このシステムバス１６に対して入出力デバイス１４−１，１４−２は８ビット幅で接続されている。ＣＰＵ１１はシステム全体の制御を司る。ＤＭＡコントローラ１２−１，１２−２は、入出力デバイス１４−１，１４−２とメインメモリ１２との間や、ＤＲＡＭ２２とフラッシュメモリ２３との間のデータ転送において、ＣＰＵ１１を介在させないことによって当該ＣＰＵ１１の負荷を軽減する働きをする。
【００１９】
通常、ＤＭＡコントローラ１２−１，１２−２は、ＣＰＵ１１など他のバスマスタとシステムバス１６を共有する。そのシステムバス１６の占有権は、バスアービタ（バスアービトレーション制御装置）１７によって決定される。このバスアービタ１７の具体的な機能については後で詳細に説明する。入出力デバイス１４−１，１４−２の各々からはＤＭＡコントローラ１２−１，１２−２の各々に対して独立にデータ転送要求のための制御信号Ｒｅｑが送られ、逆にＤＭＡコントローラ１２−１，１２−２の各々からは入出力デバイス１４−１，１４−２の各々に対して独立に制御信号Ｒｅｑに対する応答のための制御信号Ａｃｋが返される。
【００２０】
ＤＭＡコントローラ１２−１，１２−２は、ＣＰＵ１１または各入出力デバイス１４−１，１４−２からのデータ転送要求に対して、バスアービタ１７にバス占有権の問い合わせ（Ｒｅｑｕｅｓｔ）を行い、それが認可（Ｇｒａｎｔ）されることにより、システムバス１６を通じてデータ転送を行う。ＤＭＡコントローラ１２−１，１２−２によるデータ転送は、まず転送元デバイスからデータを受け取り（データリード）、この受け取ったデータを転送先デバイスへ送る（データライト）ことによって行われる。本構成例のように、転送元および転送先となるデバイスが同一のバス階層に存在する場合は、基本的に、ＤＭＡコントローラ１２−１，１２−２は、図２に示すように、データリードとデータライトを順番に行うことによってデータ転送を完了する。
【００２１】
なお、本構成例に係る組み込みシステムにおいては、２個の入出力デバイス１４−１，１４−２に対応して２個のＤＭＡコントローラ１２−１，１２−２を実装した例を挙げたが、これは一例に過ぎず、３個以上の入出力デバイスに対応して３個以上のＤＭＡコントローラを実装しても良いことは勿論である。近年、ＬＳＩの高機能化に伴い、１０個程度、あるいはそれ以上ＤＭＡコントローラを実装しているのが現状である。
【００２２】
このように、１０個程度、あるいはそれ以上ＤＭＡコントローラを実装した組み込みシステムを内蔵するシングルチップマイクロコンピュータ（ＬＳＩ）は、例えばＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔｓ）に代表される携帯情報端末に搭載されて用いられる。携帯情報端末に搭載して用いた場合、複数のＤＭＡコントローラに対応した複数の入出力デバイスにはその周辺機器としてメモリスティックやＵＳＢなどが接続されることになる。
【００２３】
ところで、最近の入出力デバイスは、外部通信装置との間でのデータ転送速度を向上させるために、データバッファをデバイス内に実装している場合が多い。このような入出力デバイスとのデータ転送を効率的に行うためには、ＤＭＡコントローラ１２−１，１２−２は、それぞれの装置の特性を考慮したデータアクセスを行うことが重要である。そのため、ＤＭＡコントローラ１２−１，１２−２の各々は、必要なサイズのデータバッファを実装している。ＤＭＡコントローラ１２−１，１２−２に実装するデータバッファが大きいほどデータ転送速度を向上できる効果もある。また、データバッファのサイズを決定するときは領域に対するインパクトもあわせて考慮する必要がある。
【００２４】
本構成例に係る組み込みシステムでは、図３に示すように、入出力デバイス１４（１４−１／１４−２）側に例えば１６バイトのデータバッファ３１を、ＤＭＡコントローラ１２（１２−１／１２−２）に例えば１６バイトのデータバッファ３２をそれぞれ実装しているものとする。そして、ここでは、例えば入出力デバイス１４からメインメモリ１３へデータ転送を行うことを前提とする。なお、ＤＭＡコントローラ１２はデータバッファ３２の他に、転送コントロール回路３３およびバスＩ／Ｆ３４を内蔵している。
【００２５】
このシステム構成では、入出力デバイス１４として、例えばＵＡＲＴ（１６Ｃ５５０など）デバイスが用いられる。入出力デバイス１４は、適切なデータ転送要求をＤＭＡコントローラ１２に通知することにより、最大１６バイト単位のバースト転送に対応可能となる。ここに、バースト転送とは、バスサイクルの連続使用で、複数のバイトデータをまとめて転送することである。ＤＭＡコントローラ１２側にも同様に１６バイトのデータバッファ３２が実装されているため、データ転送の際に１６バイト単位でバースト転送を行うことができる。
【００２６】
ここで、入出力デバイス１４側のデータサイズが８ビット幅であるのに対してシステムバス１６のバス幅は３２ビットであることから、このデータ転送ではデータライト時にバス幅が十分活用されないことになる。また、従来のＤＭＡコントローラの場合には、転送元デバイスのデータサイズ（リードデータサイズ）と転送先デバイスのデータサイズ（ライトデータサイズ）とをそれぞれ独立に制御できない転送方式であるため、図４（Ａ）に示すように、システムバス上にデータリード、データライト合わせて３２回のデータ転送サイクルが発生することになる。
【００２７】
［第１実施形態］
これらの点に鑑みてなされたのが、以下に説明する本発明の第１実施形態に係るＤＭＡ装置である。
【００２８】
本実施形態に係るＤＭＡ装置においては、転送元デバイス（本例では、入出力デバイス１４）のデータサイズと、転送先デバイス（本例では、メインメモリ１３）のデータサイズとをそれぞれ独立に制御可能なデータ転送方式を採用するようにしたことを特徴としている。このデータ転送方式を採用することにより、転送元デバイスと転送先デバイスとに対してそれぞれ異なったメモリアクセス制御を適用してバス帯域を有効に利用することができるため、一つのＤＭＡコントローラがシステムバス１６を占有する時間を大幅に減少させることができる。
【００２９】
このデータ転送方式は、ＤＭＡコントローラ１２のバス制御情報を、転送元アクセスと転送先アクセスとに分割してソフトウエアで設定できるようにすることによって実現できる。一例として、転送元デバイスのデータサイズを８ビット、転送先デバイスへのデータ転送（ライトデータ）サイズを３２ビットに設定することにより、図４（Ｂ）に示すように、書き込み転送のために生じるシステムバス１６の占有時間を８ＤＭＡ転送サイクル分だけ削減できるため、データライト時のバスアクセスを大幅に減少させることができる（データの統合化）。
【００３０】
このように、転送元デバイスのデータサイズと転送先デバイスのデータサイズとを独立に制御できる転送方式を採用することにより、一つのＤＭＡコントローラがシステムバスを占有する時間が減少するため、他のバスマスタ（ＣＰＵ、ＤＭＡコントローラ等）がバス認可される機会が増加する。これはシステムバス全体の効率が向上したことを意味する。データサイズの設定は柔軟に行うことができ、転送元デバイスのデータサイズと転送先デバイスのデータサイズは、ＤＭＡコントローラ１２に実装するデータバッファ３２のサイズ（本例では、１６バイト）に収まる条件で設定が可能となる。
【００３１】
データ転送においては、データサイズだけではなくデータの転送タイプも考慮することによりその効率の向上を図ることができる。組み込みシステム内にはさまざまなバススレーブデバイスが接続されている。さらに、外部には外部バスインターフェイス１５を介してＤＲＡＭ２２やフラッシュメモリ２３などのメモリデバイスが接続されている。これらメモリデバイスの中にも、データ転送速度を確保するためにバースト転送を採用するものが多くある。
【００３２】
また、デバイス内部にもＤＲＡＭなどを実装し、一部データバス幅を広げるなどしてデータ転送レートの向上を図る場合がある。これらのデバイスに対してはそれぞれの特性に合わせた転送タイプのデータ転送、即ちバースト転送を適切に行うことによりデータ転送効率の向上を図ることが可能である。また、バス幅が狭いデバイスに対しても、図５に示すように、バースト転送を複数回に分割して実行することが可能な仕様としている。このようなバースト転送の分割についても、設定された転送データサイズの組み合わせによってＤＭＡコントローラ１２内部で自動的に処理を行うようにしている（データの分散化）。
【００３３】
このようなデータの分散化による転送方式を採用した場合は、総データ転送数（転送ブロックの総データサイズ）によっては転送タイプ、データサイズの組み合わせによって転送の終わり（転送ブロックの終わり）にデータの余り（端数）が生じることもある。そのような場合には、可能な限りは設定転送タイプでのデータ転送を継続し、最終的に余り（端数）のみ最小データサイズ（本例では、８ｂｉｔ）および最小転送タイプ（単一データ転送）に自動的に切り替えて最終データまでの転送を完了させるようにする。
【００３４】
具体的には、図６に示すように、データサイズ３２ｂｉｔ、４バースト転送、最終データブロック１５バイト（端数３バイト）の場合を例に挙げると、端数分の３バイトの転送は自動的にデータサイズ８ｂｉｔに切り替えて転送を完了させるようにする。このような端数分の処理に関してソフトウエアで特別な意識を必要としない設計となっている。
【００３５】
この他にも転送元と転送先で異なるバイト配列（エンディアン）が用いられている場合でも、転送元および転送先にバイト配列の情報を付加して制御を行うことにより対応が可能である。
【００３６】
上述したように、第１実施形態に係るＤＭＡ装置では、組み込みシステムの限られたバス帯域を有効に利用して、ＤＭＡによるデータ転送の効率を高めるために、従来のデータ転送の方式を見直し、転送元データ転送（データリード）と転送先データ転送（データライト）との制御において、転送データサイズおよび転送タイプを独立に設定可能とし、転送元デバイスと転送先デバイスとにそれぞれ異なったメモリアクセス制御を適用することにより、同一システム内でバス幅の異なる入出力デバイス間のデータ転送（例えば、ＵＡＲＴ−メインメモリなど）においてシステムバス１６の利用効率を高めることが可能になる。
【００３７】
これは即、ＤＭＡコントローラ１２によるデータ転送効率、即ちデータ転送速度の向上につながる。また、ＤＭＡコントローラ１２によるバス占有の要求回数が減少するため、システム内のバスアービタ１７によるバス調停の回数も減少する。このことはシステムバス１６の信号変化の抑制につながり、それに伴って消費電力の低減を図ることも可能になる。
【００３８】
多くのＤＭＡコントローラおよび他のバスマスタが実装されるシステムにおいては、一つのバスマスタが要求するシステムバスの占有時間は他のバスマスタの応答性にも影響を与えることになる。特に、組み込みシステムの場合はリアルタイム性が重要視されており、ＤＭＡコントローラなどによるシステムバスの占有時間の削減はそのシステム（ＣＰＵ）のリアルタイム性を悪化させないという効果もある。
【００３９】
また、総転送データ数と転送タイプの組み合わせによって転送の終わりに生じるデータの余り（端数）についても、最小データサイズ（本例では、８ｂｉｔ）および最小転送タイプに自動的に切り替えて最終データまでの転送を完了することにより、データの余り（端数）に対してソフトウエアによる特別な注意は不要となるため、ＣＰＵ１１の負荷の削減にもつながる。
【００４０】
ところで、特定の転送ブロックサイズ（例えば、バッファメモリサイズやパケットサイズなど）を持つ周辺デバイス（ここでは、入出力デバイス１４−１，１４−２を例に挙げる）１４とメインメモリ１３との間でＤＭＡ転送を行う際、周辺デバイス１４の転送ブロックサイズに相当するデータの転送が完了する度に、ＤＭＡコントローラ１２は停止する。このとき、ＣＰＵ１１に対して割り込みが発生し、ＣＰＵ１１はこの割り込みを受け、適切な対処を行って再びＤＭＡ転送を開始する指示を出すなど、ＣＰＵ１１側のソフトウエア処理によるハンドシェイクが必要である。
【００４１】
具体的には、図７に示すように、周辺デバイス１４からの転送要求信号に応じてＣＰＵ１１に転送終了の割り込みが発生し、この割り込みを受けてＣＰＵ１１は、ＤＭＡコントローラ１２に対してＤＭＡ転送の再開処理、即ち転送開始指示を送る。このように、ＣＰＵ１１は割り込みルーチンにてＤＭＡコントローラ１２の転送再開処理を行うことにより、全データの転送に時間がかかるばかりでなく、ＣＰＵ１１が実行する他の処理を圧迫し、結果として、アプリケーション全体の速度低下を招くことになる。
【００４２】
また、ブロックサイズ転送を繰り返し、所望のデータ量の転送が完了した後、再び前回設定したメインメモリ１３の転送元先頭アドレスから、同様のＤＭＡ転送を行いたい場合がある。この場合、ＤＭＡコントローラ１２に対して、ＣＰＵ１１からアドレスなどの条件を再設定する必要である。
【００４３】
［第２実施形態］
これらの点に鑑みてなされたのが、以下に説明する本発明の第２実施形態に係るＤＭＡ装置である。
【００４４】
図８は、本実施形態に係るＤＭＡ装置のシステムの構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。ここでは、図１の入出力デバイス１４−１，１４−２を周辺デバイス１４として示している。
【００４５】
図８において、ＤＭＡコントローラ１２は、データの転送量を数える計数手段である例えばカウンタ４１、周辺デバイス１４の転送ブロックサイズのデータを保存する記憶手段（領域）である例えばレジスタ４２、ソースアドレスポインタ４３およびデスティネーションアドレスポインタ４４を内蔵している。そして、本実施形態に係るＤＭＡ装置では、周辺デバイス１４からの転送要求信号をＤＭＡコントローラ１２に対して直接与える構成を採っている。
【００４６】
次に、上記構成の第２実施形態に係るＤＭＡ装置におけるデータ転送（ＤＭＡ転送）について説明する。
【００４７】
（周辺デバイスとのハンドシェイク）
まず、ＣＰＵ１１からＤＭＡコントローラ１２に対して、周辺デバイス１４の転送ブロックサイズを通知する。すると、ＤＭＡコントローラ１２は、通知された転送ブロックサイズをレジスタ４２などの記憶装置に保存する。なお、この周辺デバイス１４の転送ブロックサイズについては、固定値としてＤＭＡコントローラ１２があらかじめ知っておく、即ちレジスタ４２などの記憶装置にその値をあらかじめ格納しておくようにしても良い。
【００４８】
ＣＰＵ１１から転送開始指示があると、これを受けてＤＭＡコントローラ１２は、システムバス１６などのデータ経路を通して、周辺デバイス１４とメインメモリ１３との間でデータの転送を開始する。そして、データ転送の期間では、ＤＭＡコントローラ１２は、カウンタ４１で転送データ数をカウントし、そのカウントした転送データ数をレジスタ４２の格納値、即ち転送ブロックサイズと比較する。そして、比較結果が一致、即ち周辺デバイス１４の転送ブロックサイズ分のデータの転送が完了したことを知ると、ＤＭＡコントローラ１２は自動的に転送を一旦中止し、周辺デバイス１４からの転送要求を待つ。
【００４９】
周辺デバイス１４側で再び転送可能な状態になると、周辺デバイス１４はＤＭＡコントローラ１２に対して転送要求信号を出す。これを受けてＤＭＡコントローラ１２は、カウンタ４１をクリアしてデータの転送を再開する。この動作を繰り返すことで、ＤＭＡコントローラ１２はＣＰＵ１１を介在させることなく、すべてのデータの転送を完了することができる。
【００５０】
（アドレスのループ）
図９は、メインメモリ１３から周辺デバイス１４へデータ転送を行う場合における転送アドレスポインタ内容の変化の一例を示す図である。この例では、メインメモリ１３から周辺デバイス１４へのデータ転送であるので、図８のＤＭＡコントローラ１２において、メインメモリ１３の転送アドレスがソースアドレスポインタ４３で、周辺デバイス１４の転送アドレスがデスティネーションアドレスポインタ４４でそれぞれ管理されることになる。
【００５１】
ここでは、周辺デバイス１４の転送サイズを０ｘ１００としている。メインメモリ１３側の転送アドレスポインタ、即ちソースアドレスポインタ４３は０ｘ１０００から始まって０ｘ１０ｆｆまで進み、周辺デバイス１４の転送アドレスポインタ、即ちデスティネーションアドレスポインタ４４は０ｘ８０００から０ｘ８０ｆｆまで進み、このメモリ領域のデータが順次、ＤＭＡコントローラ１２によってメインメモリ１３から読み出され、周辺デバイス１４に書き込まれる。
【００５２】
転送ブロックサイズ分（０ｘ１００）のデータの転送が終わると、メインメモリ１３側のソースアドレスポインタ４３は０ｘ１１００であるが、周辺デバイス１４側は再び０ｘ８０００から使用するため、周辺デバイス１４側のデスティネーションアドレスポインタ４４を０ｘ８０００に戻す。転送量が周辺デバイス１４の転送ブロックサイズに達すると、ＤＭＡコントローラ１２はデータの転送を一時停止し、周辺デバイス１４が再び転送可能になったことをＤＭＡコントローラ１２に通知するための転送要求信号を、ＤＭＡコントローラ１２が周辺デバイス１４から受け取るまで待機する。
【００５３】
転送要求信号を受け取ったら、ＤＭＡコントローラ１２において、メインメモリ１３側のソースアドレスポインタ４３は０ｘ１１００から、周辺デバイス１４側のデスティネーションアドレスポインタ４４は０ｘ８０００からデータの転送を再開する。つまり、メインメモリ１３側はソースアドレスポインタ４３を連続して増加させるが、周辺デバイス１４側はデスティネーションアドレスポインタ４４をループさせる。以降、アプリケーションが要求する全てのデータの転送が完了するまで、上述した一連の処理を繰り返す。
【００５４】
このように、ＤＭＡコントローラ１２は、周辺デバイス１４側の転送アドレスポインタ、即ちデスティネーションアドレスポインタ４４を転送サイズ（本例では、０ｘ８０００〜０ｘ８０ｆｆ）でループさせるとともに、ブロックサイズの転送が完了する度に自動的に転送再開を待機することにより、ＣＰＵ１１を介在させることなくすべてのデータの転送を完了することができる。
【００５５】
図１０は、周辺デバイス１４からメインメモリ１３へデータ転送を行う場合における転送アドレスポインタ内容の変化の一例を示す図である。この場合も基本的に、メインメモリ１３から周辺デバイス１４へデータ転送を行う場合（図９を参照）における動作と同様の動作となる。
【００５６】
なお、周辺デバイス１４の仕様によっては、ＤＭＡコントローラ１２が読み書きするアドレスは固定であり、１つのアドレスに対して転送ブロックサイズ分のデータを読み書きすることで、上記の例と同様のデータ転送を行うことができる場合もある。この場合には、周辺デバイス１４側の転送アドレスポインタはループではなく固定で構わない。
【００５７】
（リロード機能）
上述した一連のブロックサイズ転送を繰り返し、所望のデータ量の転送が完了した後、再び先に設定したメインメモリ１３の転送元先頭アドレスから、同様のＤＭＡ転送を行いたい場合がある。そこで、本実施形態に係るＤＭＡ装置では、ＤＭＡ転送の際のＣＰＵ１１からの一連の設定を再現するリロード機能をＤＭＡコントローラ１２に対して持たせた構成を採っている。
【００５８】
このように、ＤＭＡコントローラ１２にリロード機能を持たせることにより、ＣＰＵ１１からＤＭＡコントローラ１２に対して単純な再設定の指示を与えるだけで、前回設定した設定値を復元することができるため、ＣＰＵ１１の負荷を軽減できる。このリロード機能については、ＤＭＡコントローラ１２において、特定のアドレスにマッピングされたレジスタを設け、当該レジスタの特定のビットをＣＰＵ１１から操作するなどの方法によって実現できる。ＣＰＵ１１からの明示的な指示でリロードされるため、リロードするか否かはＣＰＵ１１のユーザプログラムにより動的に決定可能である。
【００５９】
上述したように、第２実施形態に係るＤＭＡ装置では、周辺デバイス１４が特定の転送ブロックサイズ（例えば、バッファメモリサイズやパケットサイズ）を持ち、その転送ブロックサイズで繰り返してデータ転送を行う際に、ＣＰＵ１１によるハンドシェイク操作を、周辺デバイス１４の転送ブロックサイズを保存するための記憶領域（レジスタ４２）と、転送量を数えるカウンタ４１とを持つＤＭＡコントローラ１２側で行うことで、従来ＣＰＵ１１が行っていたソフトウエア処理を、ＤＭＡコントローラ１２によってハードウェアにて自動的に処理できる。これにより、ＤＭＡ転送を行う際のＣＰＵ１１の負荷を軽減できるため、アプリケーションを動作させる際にシステム全体の高速化を図ることができる。
【００６０】
図１１は、従来のＤＭＡコントローラを備えたＤＭＡ装置と、本実施形態によるブロックＤＭＡ転送機能を有するＤＭＡコントローラを備えたＤＭＡ装置について、一定の量のデータを転送するのに要する時間（ＤＭＡ転送の速度）の比較結果を示す模式図である。
【００６１】
従来のＤＭＡ転送では、周辺デバイス１４からの転送要求信号に応じてＣＰＵ１１に割り込みが発生し、この割り込みによってＣＰＵ１１は割り込みルーチンにてＤＭＡコントローラ１２の転送再開処理を行うため、全データの転送に時間がかかるばかりでなく、ＣＰＵ１１が実行する他の処理を圧迫し、結果として、アプリケーション全体の速度低下を招くことになっていた。これに対して、ブロックサイズＤＭＡ転送では、ＣＰＵ１１の割り込みに相当する処理をＤＭＡコントローラ１２側でハードウェアにて処理するため、ブロックサイズ単位のオーバーヘッドもなく、ＣＰＵ１１も他の処理に専念できることになる。
【００６２】
また、アプリケーションの動作中に、ＣＰＵ１１が一連の設定を行うモジュール（本例では、ＤＭＡコントローラ１２）に対して、ＣＰＵ１１から繰り返して同様の設定を行う必要がある場合、例えば動作中に設定値が変化する場合、二度目以降は一度目と同様に設定を再現する機能、即ちリロード機能を当該モジュール側が備えることで、ＣＰＵ１１による再設定の手順を省き、ＣＰＵ１１からは単純な指示を当該モジュールへ与えるだけで済むため、ＣＰＵ１１の負荷を軽減できる。例えば、データ転送の完了後に、ＤＭＡコントローラ１２に対してアドレスなどの再設定が必要な場合においても、ＤＭＡコントローラ１２がリロード機能を持つことで、簡単な操作で設定を復元でき、または復元せずにその時点のアドレス値から継続してデータを転送することも可能である。
【００６３】
ここまでは、ＤＭＡ装置について２つの実施形態を例に挙げて説明してきた。以下では、共有バスであるシステムバス１６に対する複数のバスマスタ（ＣＰＵ１１やＤＭＡコントローラ１２−１，１２−２など）のアービトレーションを行うバスアービタ（バスアービトレーション制御装置）１７について説明する。
【００６４】
アービトレーション方法として、各バスマスタに優先順位を付け、バス転送を要求しているバスマスタの中で最も優先順位の高いバスマスタにバス使用権（バス占有権）を与える方法がある。また、どのバスマスタからもバス使用要求がないとき（アイドル状態のとき）は、決められた１つのデフォルトバスマスタにバス使用権を与えるようにしている。
【００６５】
デフォルトバスマスタを選択する際には、最もバス転送要求をするであろうバスマスタをデフォルトバスマスタに選択するのが有利である。その理由は、共有バスがアイドル状態であるときにバスマスタがバス転送要求をした際に、そのバスマスタがデフォルトバスマスタであればバスアービタ１７におけるオーバーヘッドが低減され、結果的にバス効率が増すからである。
【００６６】
デフォルトバスマスタの決定方法としては、
▲１▼共有バスがアイドル状態になる直前にバス転送を行ったバスマスタをデフォルトバスマスタにする方法（例えば、特開平５−２５０３１１号公報参照）
▲２▼共有バス上で過去数回のバス転送のうち最も多くのバス転送を行ったバスマスタをデフォルトバスマスタにする方法（例えば、特開２０００−３５４４３号公報参照）
などがある。
【００６７】
しかしながら、決定方法▲１▼では、アイドル状態直前にバス転送を行ったバスマスタがバス転送要求頻度の低いバスマスタである場合、次にバス転送要求頻度の高い別のバスマスタが転送要求を行う可能性が高い。また、決定方法▲２▼では、ＣＰＵ１１、ＤＭＡコントローラ１２−１，１２−２など、すべてのバスマスタを対象として過去の数回の転送履歴を記憶しておき、その転送履歴を基に判断することになるので、多くのバスマスタを含む組み込みシステムにおいては論理の複雑化が予想される。
【００６８】
［第３実施形態］
これらの点に鑑みてなされたのが、以下に説明する本発明の第３実施形態に係るバスアービトレーションアーキテクチャである。
【００６９】
図１２は、本実施形態に係るバスアービトレーションアーキテクチャが適用されるＤＭＡ装置のシステムの構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。ここでは、複数のバスマスタとして、ＣＰＵ（マイクロプロセッサ）１１および２つのＤＭＡコントローラ１２−１，１２−２を例に挙げ、ＤＭＡコントローラ１２−１，１２−２についてはバスマスタ１２−１，１２−２として示している。
【００７０】
図１２に示すように、ＣＰＵ１１はバスマスタとなる複数のバスインターフェイス、例えば２つのバスインターフェイス１１１，１１２を持っている。したがって、本構成例に係る組み込みシステムにおいては、２つのバスインターフェイス１１１，１１２と、その他のバスマスタ、例えば２つのＤＭＡコントローラ１２−１，１２−２との合計４つのバスマスタが１つのシステムバス１６を共有することになる。
【００７１】
バスアービタ１７は、システムバス（共有バス）１６でのデータ衝突が起こらないように、バス転送を行うバスマスタが常に１つであるように制御（バスアービトレーション）を行う。すなわち、バスマスタの各々がバスアービタ１７に対してバス転送要求ＲＥＱを出し、これを受けてバスアービタ１７が各バスマスタに対してバス転送許可ＧＲＮＴを与える、というアービトレーションハンドオーバーがバスインターフェイス１１１，１１２およびバスマスタ１２−１，１２−２の各々とバスアービタ１７との間で起こる。
【００７２】
図１３は、バスアービタ１７の具体的な構成例を示すブロック図である。図１３から明らかなように、本構成例に係るバスアービタ１７は、バスマスタの各々から入力されるバス転送要求ＲＥＱ＃１〜＃４によって優先順位を決め、バス転送許可ＧＲＮＴ＃１〜＃４を出力するラウンドロビン制御回路１７１と、バス転送許可ＧＲＮＴ＃１，＃２に基づいてデフォルトバスマスタを決定するプリグラント制御回路１７２とを有する構成となっている。
【００７３】
上記構成のバスアービタ１７において、バスマスタの各々からラウンドロビン制御回路１７１にバス転送要求ＲＥＱ＃１〜＃４が入力され、当該バス転送要求ＲＥＱ＃１〜＃４によってラウンドロビン制御回路１７１で優先順位が決められると、その優先順位により適応するバス転送許可ＧＲＮＴ＃１〜＃４がアクティブとなる。このとき、バス転送許可ＧＲＮＴ＃１〜＃４のうち、ＣＰＵ１１のバスインターフェイス１１１，１１２のバス転送許可ＧＲＡＮＴ＃１，＃２の値のみをプリグラント制御回路１７２に入力する。
【００７４】
ここで、バス転送許可ＧＲＮＴ＃１〜＃４のうち、バス転送許可ＧＲＡＮＴ＃１，＃２の値のみをプリグラント制御回路１７２に入力するということは、ＣＰＵ１１のバスインターフェイス１１１，１１２を他のバスマスタに優先してデフォルトバスマスタとして決定することを意味する。これは、ＣＰＵ１１が決められた期間になるべく多くの仕事をこなすことを考えた上でのことである。バス転送許可ＧＲＡＮＴ＃１，＃２がプリグラント制御回路１７２に入力されると、当該プリグラント制御回路１７２では、バス転送許可ＧＲＡＮＴ＃１，＃２の値から、バスインターフェイス１１１とバスインターフェイス１１２のどちらがデフォルトバスマスタとなるか決定される。
【００７５】
図１４は、プリグラント制御回路１７２の具体的な構成例を示すブロック図である。図１４から明らかなように、本構成例に係るプリグラント制御回路１７２は、バス転送許可ＧＲＡＮＴ＃１，＃２の値からバスインターフェイス１１１，１１２のどちらがバス転送を行うかを判断するバス転送判断回路１７１１と、このバス転送判断回路１７１１の判断結果を次にどちらかのバス転送が起こるまで記憶保持する記憶回路１７２２とを有する構成となっている。
【００７６】
上記構成のプリグラント制御回路１７２において、バス転送判断回路１７１１は、ラウンドロビン制御回路１７１で決められた優先順位に対応したバス転送許可ＧＲＮＴ＃１，＃２の値から、バスインターフェイス１１１とバスインターフェイス１１２のどちらでバス転送を行うかを判断する。この判断結果は、次にバスインターフェイス１１１，１１２のどちらかのバス転送が起こるまで記憶回路１７２２に記憶される。その結果、記憶回路１７２２に記憶保持されている判断結果に対応するバスマスタが最も最近にバス転送を行ったバスマスタとなる。
【００７７】
ここで、ＣＰＵ１１のバスインターフェイス１１１，１１２の中で最も最近にバス転送を行ったものをデフォルトバスマスタに決定するのは、最も最近にバス転送を行った方がまたバス転送要求を行うであろうという予測の上にたってのことである。そして、記憶回路１７２２に記憶保持された判断結果は、デフォルトバスマスタ情報ＤＥＦとしてラウンドロビン制御回路１７１に供給される。すると、ラウンドロビン制御回路１７１は、バスインターフェイス１１１，１１２のうちのデフォルトバスマスタ情報ＤＥＦで指定されたバスマスタ、即ち最も最近にバス転送を行ったバスマスタをデフォルトバスマスタに決定する。
【００７８】
次のバス転送を要求するバスマスタがいなくアイドル状態の期間、即ち全てのバスマスタからのバス転送要求がない期間では、記憶回路１７２２に記憶保持されている判断結果（デフォルトバスマスタ情報ＤＥＦ）に対応するバス転送許可ＧＲＮＴがアクティブとなる。その後、最初にバス転送を要求するバスマスタがデフォルトバスマスタである場合、バス転送許可ＧＲＮＴがアクティブであるため即座にバス転送を開始でき、アービトレーションによるハンドオーバーサイクルは発生しない。
【００７９】
上述したように、第３実施形態に係るバスアービタ１７においては、ＣＰＵ１１が決められた期間になるべく多くの仕事をこなすことを考慮し、全てのバスマスタからのバス転送要求がない期間では、ＣＰＵ１１のバスインターフェイス１１１，１１２の中で最も最近にバス転送を行ったバスインターフェイスをデフォルトバスマスタに決定することにより、即座にバス転送を開始できるため、アービトレーションによるハンドオーバーサイクルが発生せず、ＣＰＵ１１のバス転送要求時のバスハンドオーバーサイクルを低減できる。
【００８０】
また、ＣＰＵ１１がバスマスタとなるバスインターフェイスを複数個（本例では、２つ）持っている場合のデフォルトバスマスタ決定アーキテクチャによって次バスマスタを予測することにより、即座にバス転送を開始できるため、アービトレーションによるハンドオーバーサイクルが発生せず、ＣＰＵ１１のバス転送時のバスハンドオーバーサイクルを低減できる。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、ＤＭＡの対象となる転送元デバイスのデータサイズと転送先デバイスのデータサイズとを独立に制御可能なデータ転送方式を採用することにより、転送元デバイスと転送先デバイスとに対してそれぞれ異なったメモリアクセス制御を適用してバス帯域を有効に利用することができるため、十分なデータ転送速度を保証できるとともに、システムバスの占有時間を削減できる。
【００８２】
また、ブロックサイズＤＭＡ転送において、ＣＰＵの割り込みに相当するハンドシェイク操作をＤＭＡコントローラ側で行うことで、ＤＭＡ転送を行う際のＣＰＵの負荷を軽減できるため、アプリケーションを動作させる際にシステム全体の高速化を図ることができる。さらに、全てのバスマスタからのバス転送要求がない期間では、ＣＰＵのバスインターフェイスの中で最も最近にバス転送を行ったバスインターフェイスをデフォルトバスマスタに決定することにより、即座にバス転送を開始できるため、ＣＰＵのバス転送要求時のバスハンドオーバーサイクルを低減できる。
【図面の簡単な説明】
【図１】本発明が適用される組み込みシステム（コンピュータシステム）の構成例を示すブロック図である。
【図２】ＤＭＡコントローラの基本転送のサイクルを示す図である。
【図３】本発明の第１実施形態に係るＤＭＡ装置における要部の構成例を示すブロック図である。
【図４】データリードサイクルおよびデータライトサイクルを示す図であり、（Ａ）は転送元データサイズと転送先データサイズとを独立に制御できない転送方式の場合を、（Ｂ）は独立に制御できる転送方式の場合をそれぞれ示している。
【図５】データの分散化による転送方式の概念図である。
【図６】データ端数の自動処理の概念図である。
【図７】一般的なＤＭＡ転送のシステムの構成例を示すブロック図である。
【図８】本発明の第２実施形態に係るＤＭＡ装置のシステムの構成例を示すブロック図である。
【図９】メインメモリから周辺デバイスへデータ転送を行う場合における転送アドレスポインタ内容の変化の一例を示す図である。
【図１０】周辺デバイスからメインメモリへデータ転送を行う場合における転送アドレスポインタ内容の変化の一例を示す図である。
【図１１】従来のＤＭＡ転送とブロックＤＭＡ転送とによって一定の量のデータを転送するのに要する時間の比較結果を示す模式図である。
【図１２】本発明の第３実施形態に係るバスアービトレーションアーキテクチャが適用されるＤＭＡ装置のシステムの構成例を示すブロック図である。
【図１３】バスアービタの具体的な構成例を示すブロック図である。
【図１４】プリグラント制御回路の具体的な構成例を示すブロック図である。
【符号の説明】
１１…ＣＰＵ、１２，１２−１，１２−２…ＤＭＡコントローラ、１３…メインメモリ、１４，１４−１，１４−２…入出力デバイス（周辺デバイス）、１６…システムバス（共有バス）、１７…バスアービタ（バスアービトレーション制御装置）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention provides a direct memory access (DMA) device that controls data transfer between devices sharing a bus without using a CPU, and a bus that determines a default bus master based on a bus transfer request from each of a plurality of bus masters. The present invention relates to an arbitration control device and a control method thereof.
[0002]
[Prior art]
In a built-in system (computer system), when transferring a large amount of data to / from an input / output device, a DMA (DMA) is used to reduce the load on a CPU (processor) and to guarantee a required data transfer speed. Direct memory access) is used. A controller that controls the DMA (hereinafter, referred to as a DMA controller) communicates with the CPU in data transfer between an input / output device and a main storage device (main memory) or between a primary memory and a secondary memory. The load on the CPU is reduced by exchanging (transferring) data independently, that is, directly without passing through the CPU.
[0003]
The DMA is used to transfer a large number of data transfers with an input / output device having a large bandwidth such as a hard disk device. In addition, in an embedded system, DMA can be used to ensure the real-time property. In recent years, as the functions of LSI have become more sophisticated, the load on the CPU in the system has increased, and in addition to supporting high-speed input / output devices such as USB (Universal Serial Bus), it has been installed in the past. Since the speed of UART (Universal Asynchronous Receiver / Transmitter) devices and the like is also increasing, a DMA controller is used for data transfer with these input / output devices.
[0004]
In most cases, a plurality of DMA controllers are mounted in an embedded system. Then, each DMA controller performs data transfer independently. In the case of an embedded system, it is necessary to minimize the time during which each DMA controller (bus master) occupies the data bus in order to ensure its real-time performance.
[0005]
Conventionally, a method has been adopted in which a DMA controller cannot independently control a method of accessing a transfer source device and a method of accessing a transfer destination device (for example, Patent Document 1). In such a DMA controller, the data size (bus width) that can be transferred by one bus access is set to the data size (bus width) of the transfer source or transfer destination device, and the transfer method also matches the characteristics of the device. Was set.
[0006]
[Patent Document 1]
Japanese Patent No. 320601
[0007]
[Problems to be solved by the invention]
However, in a conventional DMA controller that adopts a method in which the access method to the transfer source device and the access method to the transfer destination device cannot be independently controlled, the use of the bus band is limited, In some cases, it may not be possible to guarantee a sufficient data transfer speed because the data transfer characteristics of the device cannot be derived.
[0008]
Further, since the transfer bus width (data size) is limited by the transfer destination or transfer source device, the number of data transfers (bus access) in the DMA controller also increases. As a result, the time required to occupy the bus in the system increases, and the response to the data transfer request from the high-speed input / output device cannot be sufficiently ensured, or the real-time performance in the CPU or other DMA devices is affected. Will be.
[0009]
The present invention has been made in view of the above-described problems, and has as its object to provide a direct memory access device and a plurality of direct memory access devices that can guarantee a sufficient data transfer speed and reduce the occupation time of a system bus. It is an object of the present invention to provide a bus arbitration control device that determines a default bus master based on a bus transfer request from each of the bus masters, and a control method thereof.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, according to a first aspect of the present invention, a direct memory access (DMA) object is provided in a direct memory access device that controls data transfer between devices sharing a bus without using a CPU. And a data transfer method capable of independently controlling the data size of the transfer source device and the data size of the transfer destination device.
[0011]
By adopting this data transfer method, different memory access control can be applied to the transfer source device and the transfer destination device, and the bus bandwidth can be used effectively, so that one DMA controller occupies the bus. Time can be greatly reduced. As a result, the chances of other bus masters being granted a bus increase. This means that the efficiency of the entire system bus has been improved.
[0012]
According to a second aspect of the present invention, there is provided a direct memory access apparatus including a DMA controller that controls data transfer between a memory sharing a bus and a peripheral device having a specific transfer block size without using a CPU. A handshake operation for repeatedly performing data transfer with the transfer block size is performed by a DMA controller.
[0013]
In the block size DMA transfer, by performing a handshake operation corresponding to an interrupt of the CPU on the DMA controller side, the load on the CPU when performing the DMA transfer can be reduced, so that the speed of the entire system can be increased when operating the application. And the CPU can concentrate on other processing.
[0014]
According to a third aspect of the present invention, a plurality of bus masters including a CPU having a plurality of bus interfaces, and a shared bus to which the plurality of bus masters are commonly connected are provided, and a default is provided based on a bus transfer request from each of the plurality of bus masters. In a bus arbitration control device that determines a default bus master based on a bus transfer request from each of a plurality of bus masters that determine a bus master, in a period in which there is no bus transfer request from all of the plurality of bus masters, the most recent among the plurality of bus interfaces of the CPU. The bus interface that has performed the bus transfer is determined as a default bus master.
[0015]
Considering that the CPU performs as much work as possible in the determined period, during the period when there is no bus transfer request from all bus masters, that is, during the idle state, the most recent bus transfer among the bus interfaces of the CPU is performed. By determining the performed bus interface as the default bus master, the bus transfer can be started immediately, so that a handover cycle due to arbitration does not occur.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing a configuration example of an embedded system (computer system) to which the present invention is applied.
[0017]
As is clear from FIG. 1, the embedded system according to this configuration example includes one CPU (microprocessor) 11, a plurality (for example, two) of DMA controllers 12A and 12B, an on-chip main memory 13, and a DMA controller. Two input / output (I / O) devices 14-1 and 14-2 corresponding to 12-1 and 12-2 and an external bus interface (I / F) 15 are interconnected via a system bus 16. The circuit block 10 includes a DRAM 21 and a flash (FLASH) memory 22 connected to an external bus interface 15 via an external bus 21 outside the chip of the circuit block 10.
[0018]
In the embedded system having the above configuration, the width of the system bus 16 is set to, for example, 32 bits. The input / output devices 14-1 and 14-2 are connected to the system bus 16 with an 8-bit width. The CPU 11 controls the entire system. The DMA controllers 12-1 and 12-2 perform the data transfer between the input / output devices 14-1 and 14-2 and the main memory 12, or between the DRAM 22 and the flash memory 23 without the intervention of the CPU 11. It functions to reduce the load on the CPU 11.
[0019]
Normally, the DMA controllers 12-1 and 12-2 share the system bus 16 with another bus master such as the CPU 11. The occupation right of the system bus 16 is determined by a bus arbiter (bus arbitration control device) 17. Specific functions of the bus arbiter 17 will be described later in detail. A control signal Req for a data transfer request is sent from each of the input / output devices 14-1 and 14-2 to each of the DMA controllers 12-1 and 12-2 independently. , 12-2 returns a control signal Ack for responding to control signal Req independently to each of input / output devices 14-1, 14-2.
[0020]
In response to a data transfer request from the CPU 11 or each of the input / output devices 14-1 and 14-2, the DMA controllers 12-1 and 12-2 make an inquiry (Request) to the bus arbiter 17 for a bus occupation right, and the bus arbiter 17 is authorized. (Grant), the data is transferred through the system bus 16. Data transfer by the DMA controllers 12-1 and 12-2 is performed by first receiving data from a transfer source device (data read) and sending the received data to a transfer destination device (data write). When the transfer source and transfer destination devices are in the same bus hierarchy as in the present configuration example, basically, the DMA controllers 12-1 and 12-2 perform the data read as shown in FIG. And data write are performed in order to complete the data transfer.
[0021]
In the embedded system according to this configuration example, an example is described in which two DMA controllers 12-1 and 12-2 are mounted corresponding to the two input / output devices 14-1 and 14-2. This is merely an example, and it goes without saying that three or more DMA controllers may be mounted corresponding to three or more input / output devices. In recent years, at present, about ten or more DMA controllers are mounted in accordance with the sophistication of LSIs.
[0022]
As described above, a single-chip microcomputer (LSI) incorporating an embedded system in which about ten or more DMA controllers are mounted is used by being mounted on a portable information terminal represented by, for example, a PDA (Personal Digital Assistants). . When used by being mounted on a portable information terminal, a memory stick or USB is connected as a peripheral device to a plurality of input / output devices corresponding to a plurality of DMA controllers.
[0023]
By the way, recent input / output devices often have a data buffer mounted in the device in order to improve a data transfer speed with an external communication device. In order to efficiently perform data transfer with such an input / output device, it is important that the DMA controllers 12-1 and 12-2 perform data access in consideration of the characteristics of each device. Therefore, each of the DMA controllers 12-1 and 12-2 has a data buffer of a required size. The larger the data buffer mounted on the DMA controllers 12-1 and 12-2, the higher the data transfer speed. When determining the size of the data buffer, it is necessary to consider the impact on the area.
[0024]
In the embedded system according to this configuration example, as shown in FIG. 3, a data buffer 31 of, for example, 16 bytes is provided on the input / output device 14 (14-1 / 14-2) side and the DMA controller 12 (12-1 / 12-). It is assumed that a data buffer 32 of, for example, 16 bytes is mounted in 2). Here, it is assumed that data is transferred from the input / output device 14 to the main memory 13, for example. The DMA controller 12 includes a transfer control circuit 33 and a bus I / F 34 in addition to the data buffer 32.
[0025]
In this system configuration, for example, a UART (16C550 or the like) device is used as the input / output device 14. By notifying the DMA controller 12 of an appropriate data transfer request, the input / output device 14 can handle burst transfer in units of up to 16 bytes. Here, the burst transfer means transferring a plurality of byte data collectively by continuous use of a bus cycle. Since a 16-byte data buffer 32 is similarly mounted on the DMA controller 12 side, burst transfer can be performed in units of 16 bytes at the time of data transfer.
[0026]
Here, since the bus size of the system bus 16 is 32 bits while the data size of the input / output device 14 is 8 bits, the bus width is not sufficiently utilized at the time of data writing in this data transfer. Become. Further, in the case of the conventional DMA controller, since the data size (read data size) of the transfer source device and the data size (write data size) of the transfer destination device cannot be independently controlled, FIG. As shown in (A), 32 data transfer cycles occur on the system bus, including data read and data write.
[0027]
[First Embodiment]
In view of these points, a DMA device according to the first embodiment of the present invention described below is provided.
[0028]
In the DMA device according to the present embodiment, the data size of the transfer source device (the input / output device 14 in this example) and the data size of the transfer destination device (the main memory 13 in the present example) can be independently controlled. It is characterized by adopting a simple data transfer method. By adopting this data transfer method, different memory access controls can be applied to the transfer source device and the transfer destination device to effectively use the bus band. The time occupying 16 can be greatly reduced.
[0029]
This data transfer method can be realized by dividing the bus control information of the DMA controller 12 into transfer source access and transfer destination access so that the data can be set by software. As an example, by setting the data size of the transfer source device to 8 bits and the data transfer (write data) size to the transfer destination device to 32 bits, a write transfer occurs as shown in FIG. 4B. Since the occupation time of the system bus 16 can be reduced by 8 DMA transfer cycles, bus access at the time of data writing can be greatly reduced (data integration).
[0030]
As described above, by adopting the transfer method in which the data size of the transfer source device and the data size of the transfer destination device can be independently controlled, the time for which one DMA controller occupies the system bus is reduced, and the other bus master is used. (CPUs, DMA controllers, etc.) are more likely to be authorized for the bus. This means that the efficiency of the entire system bus has been improved. The data size can be flexibly set, and the data size of the transfer source device and the data size of the transfer destination device are set under conditions that fit within the size of the data buffer 32 mounted in the DMA controller 12 (16 bytes in this example). Settings can be made.
[0031]
In data transfer, the efficiency can be improved by considering not only the data size but also the data transfer type. Various bus slave devices are connected in the embedded system. Further, a memory device such as a DRAM 22 or a flash memory 23 is connected to the outside via an external bus interface 15. Many of these memory devices employ burst transfer in order to secure a data transfer speed.
[0032]
In some cases, a DRAM or the like is mounted inside the device to improve the data transfer rate by partially expanding the data bus width. For these devices, it is possible to improve the data transfer efficiency by appropriately performing a data transfer of a transfer type suited to each characteristic, that is, a burst transfer. Also, as shown in FIG. 5, the specification is such that a burst transfer can be divided into a plurality of times and executed even for a device having a narrow bus width. The division of the burst transfer is also automatically processed in the DMA controller 12 according to the combination of the set transfer data sizes (data distribution).
[0033]
When such a transfer method based on data distribution is adopted, depending on the total number of data transfers (total data size of the transfer block) and the combination of the transfer type and data size, the transfer of data at the end of transfer (end of transfer block) is performed. The remainder (fraction) may occur. In such a case, the data transfer of the set transfer type is continued as much as possible, and finally only the remainder (fraction) has the minimum data size (8 bits in this example) and the minimum transfer type (single data transfer). Automatically to complete the transfer up to the final data.
[0034]
Specifically, as shown in FIG. 6, for example, in the case of a data size of 32 bits, 4-burst transfer, and a final data block of 15 bytes (fraction of 3 bytes), the transfer of a fractional 3 bytes is automatically performed as data. The transfer is completed by switching to the size of 8 bits. The design is such that special awareness is not required in software for such fractional processing.
[0035]
In addition, even when different byte arrays (endian) are used between the transfer source and the transfer destination, it is possible to cope by adding the information of the byte array to the transfer source and the transfer destination and performing control.
[0036]
As described above, in the DMA device according to the first embodiment, the conventional data transfer method is reviewed in order to effectively utilize the limited bus bandwidth of the embedded system and to increase the efficiency of data transfer by DMA. In the control of the source data transfer (data read) and the destination data transfer (data write), the transfer data size and the transfer type can be set independently, and different memory access control is performed for the source device and the destination device, respectively. The use efficiency of the system bus 16 can be improved in data transfer between input / output devices having different bus widths (for example, UART-main memory) in the same system.
[0037]
This immediately leads to an improvement in the data transfer efficiency of the DMA controller 12, that is, the data transfer speed. Further, since the number of bus occupation requests by the DMA controller 12 decreases, the number of bus arbitrations by the bus arbiter 17 in the system also decreases. This leads to suppression of a signal change of the system bus 16, and accordingly, it is possible to reduce power consumption.
[0038]
In a system in which many DMA controllers and other bus masters are implemented, the occupation time of the system bus requested by one bus master also affects the responsiveness of another bus master. Particularly, in the case of an embedded system, real-time performance is regarded as important, and the reduction of the occupation time of the system bus by the DMA controller or the like also has the effect of not deteriorating the real-time performance of the system (CPU).
[0039]
Also, the remainder (fraction) of data generated at the end of the transfer due to the combination of the total transfer data number and the transfer type is automatically switched to the minimum data size (8 bits in this example) and the minimum transfer type, and the data up to the final data is obtained. Completion of the transfer eliminates the need for software to pay special attention to the remainder (fraction) of the data, thereby reducing the load on the CPU 11.
[0040]
By the way, between the peripheral device (here, the input / output devices 14-1 and 14-2 are exemplified) 14 having a specific transfer block size (for example, a buffer memory size and a packet size) and the main memory 13. When performing the DMA transfer, the DMA controller 12 stops every time the transfer of data corresponding to the transfer block size of the peripheral device 14 is completed. At this time, an interrupt is generated for the CPU 11, and the CPU 11 receives the interrupt, performs an appropriate countermeasure, issues an instruction to start the DMA transfer again, and requires a handshake by software processing on the CPU 11 side.
[0041]
Specifically, as shown in FIG. 7, a transfer end interrupt is generated in the CPU 11 in response to a transfer request signal from the peripheral device 14, and upon receiving this interrupt, the CPU 11 transmits a DMA transfer to the DMA controller 12. Resume processing, that is, a transfer start instruction is sent. As described above, the CPU 11 performs the transfer resuming process of the DMA controller 12 in the interrupt routine, so that not only the transfer of all data takes time but also the other processes executed by the CPU 11 are suppressed, and as a result, the entire application is executed. Will be reduced.
[0042]
Further, after the block size transfer is repeated and the transfer of the desired data amount is completed, there is a case where the same DMA transfer is desired to be performed again from the transfer source top address of the main memory 13 which was previously set. In this case, it is necessary to reset the conditions such as the address from the CPU 11 for the DMA controller 12.
[0043]
[Second embodiment]
What has been made in view of these points is a DMA device according to a second embodiment of the present invention described below.
[0044]
FIG. 8 is a block diagram showing a configuration example of the system of the DMA device according to the present embodiment. In the drawing, the same parts as those in FIG. 1 are denoted by the same reference numerals. Here, the input / output devices 14-1 and 14-2 of FIG.
[0045]
8, the DMA controller 12 includes, for example, a counter 41 as counting means for counting a data transfer amount, a register 42 as storage means (area) for storing data of a transfer block size of the peripheral device 14, and a source address pointer 43. And a destination address pointer 44. The DMA device according to the present embodiment has a configuration in which a transfer request signal from the peripheral device 14 is directly supplied to the DMA controller 12.
[0046]
Next, data transfer (DMA transfer) in the DMA device according to the second embodiment having the above configuration will be described.
[0047]
(Handshake with peripheral devices)
First, the CPU 11 notifies the DMA controller 12 of the transfer block size of the peripheral device 14. Then, the DMA controller 12 stores the notified transfer block size in a storage device such as the register 42. The transfer block size of the peripheral device 14 may be known in advance by the DMA controller 12 as a fixed value, that is, the value may be stored in a storage device such as the register 42 in advance.
[0048]
Upon receiving a transfer start instruction from the CPU 11, the DMA controller 12 starts transferring data between the peripheral device 14 and the main memory 13 through a data path such as the system bus 16. During the data transfer period, the DMA controller 12 counts the number of transfer data with the counter 41 and compares the counted number of transfer data with the value stored in the register 42, that is, the transfer block size. Then, when the DMA controller 12 knows that the comparison results match, that is, that the transfer of data of the transfer block size of the peripheral device 14 has been completed, the DMA controller 12 automatically temporarily stops the transfer and waits for a transfer request from the peripheral device 14. .
[0049]
When the peripheral device 14 becomes ready to transfer data again, the peripheral device 14 issues a transfer request signal to the DMA controller 12. In response to this, the DMA controller 12 clears the counter 41 and restarts the data transfer. By repeating this operation, the DMA controller 12 can complete the transfer of all data without the intervention of the CPU 11.
[0050]
(Address loop)
FIG. 9 is a diagram showing an example of a change in the contents of the transfer address pointer when data is transferred from the main memory 13 to the peripheral device 14. In this example, since the data is transferred from the main memory 13 to the peripheral device 14, the transfer address of the main memory 13 is the source address pointer 43 and the transfer address of the peripheral device 14 is the destination address in the DMA controller 12 of FIG. Each is managed by the pointer 44.
[0051]
Here, the transfer size of the peripheral device 14 is 0x100. The transfer address pointer of the main memory 13, that is, the source address pointer 43 starts from 0x1000 and advances to 0x10ff, and the transfer address pointer of the peripheral device 14, that is, the destination address pointer 44 advances from 0x8000 to 0x80ff, and the data in this memory area is The data is sequentially read from the main memory 13 by the DMA controller 12 and written to the peripheral device 14.
[0052]
When the transfer of data of the transfer block size (0x100) is completed, the source address pointer 43 on the main memory 13 side is 0x1100, but the peripheral device 14 uses the destination address on the peripheral device 14 side again from 0x8000. Return the pointer 44 to 0x8000. When the transfer amount reaches the transfer block size of the peripheral device 14, the DMA controller 12 suspends the data transfer, and sends a transfer request signal for notifying the DMA controller 12 that the peripheral device 14 is ready to transfer again. , And waits until the DMA controller 12 receives it from the peripheral device 14.
[0053]
Upon receiving the transfer request signal, the DMA controller 12 restarts the data transfer from the source address pointer 43 on the main memory 13 side from 0x1100 and the destination address pointer 44 on the peripheral device 14 side from 0x8000. That is, the source address pointer 43 is continuously increased on the main memory 13 side, while the destination address pointer 44 is looped on the peripheral device 14 side. Thereafter, the above-described series of processing is repeated until transfer of all data requested by the application is completed.
[0054]
In this manner, the DMA controller 12 loops the transfer address pointer on the peripheral device 14 side, that is, the destination address pointer 44, with the transfer size (0x8000 to 0x80ff in this example), and every time the transfer of the block size is completed. By automatically waiting for the transfer to be resumed, the transfer of all data can be completed without the intervention of the CPU 11.
[0055]
FIG. 10 is a diagram showing an example of a change in the contents of the transfer address pointer when data is transferred from the peripheral device 14 to the main memory 13. In this case, basically, the operation is the same as the operation when data is transferred from the main memory 13 to the peripheral device 14 (see FIG. 9).
[0056]
Note that, depending on the specifications of the peripheral device 14, the address read / written by the DMA controller 12 is fixed, and the same data transfer as in the above example is performed by reading / writing data of the transfer block size for one address. Sometimes you can. In this case, the transfer address pointer on the peripheral device 14 side may be fixed instead of a loop.
[0057]
(Reload function)
After a series of block size transfer described above is repeated and transfer of a desired amount of data is completed, there is a case where a similar DMA transfer is desired to be performed again from the transfer source start address of the main memory 13 previously set. Therefore, the DMA device according to the present embodiment employs a configuration in which the DMA controller 12 has a reload function of reproducing a series of settings from the CPU 11 at the time of DMA transfer.
[0058]
By providing the DMA controller 12 with the reload function in this way, the CPU 11 can restore the previously set values only by giving a simple reset instruction to the DMA controller 12. The load can be reduced. This reload function can be realized by a method in which a register mapped to a specific address is provided in the DMA controller 12 and a specific bit of the register is operated from the CPU 11. Since reloading is performed by an explicit instruction from the CPU 11, whether or not to reload can be dynamically determined by a user program of the CPU 11.
[0059]
As described above, in the DMA device according to the second embodiment, when the peripheral device 14 has a specific transfer block size (for example, a buffer memory size or a packet size) and repeatedly performs data transfer with the transfer block size. The conventional CPU 11 performs a handshake operation by the CPU 11 on the side of the DMA controller 12 having a storage area (register 42) for storing the transfer block size of the peripheral device 14 and a counter 41 for counting the transfer amount. The software processing that has been performed can be automatically processed by hardware by the DMA controller 12. As a result, the load on the CPU 11 when performing the DMA transfer can be reduced, so that the speed of the entire system can be increased when the application is operated.
[0060]
FIG. 11 shows the time required to transfer a fixed amount of data (DMA transfer time) between a DMA device having a conventional DMA controller and a DMA device having a DMA controller having a block DMA transfer function according to the present embodiment. It is a schematic diagram which shows the comparison result of (speed).
[0061]
In the conventional DMA transfer, an interrupt occurs in the CPU 11 in response to a transfer request signal from the peripheral device 14, and this interrupt causes the CPU 11 to perform the transfer restart processing of the DMA controller 12 in an interrupt routine. In addition to this, the other processes executed by the CPU 11 are pressed down, and as a result, the speed of the entire application is reduced. On the other hand, in the block size DMA transfer, a process corresponding to an interrupt of the CPU 11 is processed by hardware on the side of the DMA controller 12, so that there is no overhead per block size and the CPU 11 can concentrate on other processes. .
[0062]
Further, when the CPU 11 needs to repeatedly perform the same setting for the module (in this example, the DMA controller 12) for which the CPU 11 performs a series of settings during the operation of the application, for example, the setting value is changed during the operation. In the case of a change, the module is provided with a function of reproducing the setting in the same manner as the first time, that is, a reload function, so that the procedure of resetting by the CPU 11 is omitted, and a simple instruction is given from the CPU 11 to the module. Thus, the load on the CPU 11 can be reduced. For example, even if it is necessary to reset the address or the like to the DMA controller 12 after the completion of the data transfer, the DMA controller 12 has a reload function, and the setting can be restored by a simple operation, or the setting can not be restored. It is also possible to transfer data continuously from the address value at that time.
[0063]
Up to this point, two embodiments of the DMA device have been described. Hereinafter, a bus arbiter (bus arbitration control device) 17 that arbitrates a plurality of bus masters (the CPU 11, the DMA controllers 12-1, 12-2, and the like) with respect to the system bus 16, which is a shared bus, will be described.
[0064]
As an arbitration method, there is a method in which priorities are assigned to the respective bus masters, and a bus use right (bus occupation right) is given to the bus master having the highest priority among the bus masters requesting the bus transfer. When there is no bus use request from any bus master (idle state), the bus use right is given to one determined default bus master.
[0065]
When selecting the default bus master, it is advantageous to select the bus master that will make the bus transfer request most as the default bus master. The reason is that when the bus master issues a bus transfer request while the shared bus is in the idle state, if the bus master is the default bus master, the overhead in the bus arbiter 17 is reduced, resulting in an increase in bus efficiency.
[0066]
To determine the default bus master,
{Circle around (1)} A method in which the bus master that has performed the bus transfer immediately before the shared bus enters the idle state becomes the default bus master (for example, see Japanese Patent Application Laid-Open No. 5-250311)
{Circle over (2)} A method of setting the bus master that has performed the most bus transfer among the past several bus transfers on the shared bus as the default bus master (for example, refer to JP-A-2000-35443)
and so on.
[0067]
However, according to the determination method (1), if the bus master that has performed the bus transfer immediately before the idle state is the bus master with the lowest bus transfer request frequency, there is a possibility that another bus master with the next highest bus transfer request makes the transfer request. high. In the determination method (2), several past transfer histories are stored for all the bus masters such as the CPU 11 and the DMA controllers 12-1 and 12-2, and the determination is made based on the transfer histories. Therefore, in an embedded system including many bus masters, logic complexity is expected.
[0068]
[Third embodiment]
In view of these points, a bus arbitration architecture according to a third embodiment of the present invention described below has been made.
[0069]
FIG. 12 is a block diagram showing a configuration example of a system of a DMA device to which the bus arbitration architecture according to the present embodiment is applied. In the drawing, the same parts as those in FIG. 1 are denoted by the same reference numerals. Here, a CPU (microprocessor) 11 and two DMA controllers 12-1 and 12-2 are exemplified as a plurality of bus masters, and the DMA controllers 12-1 and 12-2 are bus masters 12-1 and 12-2. As shown.
[0070]
As shown in FIG. 12, the CPU 11 has a plurality of bus interfaces serving as bus masters, for example, two bus interfaces 111 and 112. Therefore, in the embedded system according to this configuration example, a total of four bus masters including two bus interfaces 111 and 112 and other bus masters, for example, two DMA controllers 12-1 and 12-2, share one system bus 16. Will share.
[0071]
The bus arbiter 17 performs control (bus arbitration) so that there is always one bus master performing bus transfer so that data collision does not occur in the system bus (shared bus) 16. That is, arbitration handover in which each bus master issues a bus transfer request REQ to the bus arbiter 17 and the bus arbiter 17 gives a bus transfer permission GRNT to each bus master in response to the request REQ is performed. -1, 12-2 and the bus arbiter 17.
[0072]
FIG. 13 is a block diagram illustrating a specific configuration example of the bus arbiter 17. As is clear from FIG. 13, the bus arbiter 17 according to the present configuration example determines the priority order according to the bus transfer requests REQ # 1 to # 4 input from each of the bus masters and outputs the bus transfer permission GRNT # 1 to GRNT # 4. And a pre-grant control circuit 172 that determines a default bus master based on the bus transfer permission GRNT # 1 and GRNT # 2.
[0073]
In the bus arbiter 17 configured as described above, the bus transfer requests REQ # 1 to REQ # 4 are input to the round robin control circuit 171 from each of the bus masters, and the bus transfer requests REQ # 1 to # 4 change the priority in the round robin control circuit 171. When determined, the bus transfer permission GRNT # 1 to # 4 that is adapted according to the priority becomes active. At this time, of the bus transfer permission GRNTs # 1 to # 4, only the values of the bus transfer permission GRANT # 1 and # 2 of the bus interfaces 111 and 112 of the CPU 11 are input to the pregrant control circuit 172.
[0074]
Here, inputting only the value of the bus transfer permission GRANT # 1, # 2 among the bus transfer permission GRNT # 1 to # 4 to the pregrant control circuit 172 means that the bus interface 111, 112 of the CPU 11 is connected to another bus interface 111, 112. This means that the bus master is determined as the default bus master in preference to the bus master. This is in consideration of the fact that the CPU 11 performs as much work as possible during a predetermined period. When the bus transfer grants GRANT # 1 and # 2 are input to the pre-grant control circuit 172, the pre-grant control circuit 172 determines the bus interface 111 and the bus interface 112 based on the values of the bus transfer allowances GRANT # 1 and # 2. Which is the default bus master is determined.
[0075]
FIG. 14 is a block diagram illustrating a specific configuration example of the pregrant control circuit 172. As apparent from FIG. 14, the pregrant control circuit 172 according to the present configuration example determines which of the bus interfaces 111 and 112 performs the bus transfer from the value of the bus transfer permission GRANT # 1 and GRANT # 2. The circuit 1711 has a configuration including a circuit 1711 and a storage circuit 1722 that stores the determination result of the bus transfer determination circuit 1711 until one of the bus transfers occurs next.
[0076]
In the pregrant control circuit 172 having the above configuration, the bus transfer determination circuit 1711 determines the bus interface 111 and the bus interface from the values of the bus transfer permission GRNT # 1 and # 2 corresponding to the priority determined by the round robin control circuit 171. It is determined which of 112 is to perform the bus transfer. This determination result is stored in the storage circuit 1722 until the next bus transfer of one of the bus interfaces 111 and 112 occurs. As a result, the bus master corresponding to the determination result stored and held in the storage circuit 1722 becomes the bus master that has performed the bus transfer most recently.
[0077]
Here, the bus interface that has performed the most recent bus transfer among the bus interfaces 111 and 112 of the CPU 11 is determined as the default bus master. The bus transfer that has been performed most recently will make another bus transfer request. It is based on that prediction. Then, the determination result stored and held in the storage circuit 1722 is supplied to the round robin control circuit 171 as default bus master information DEF. Then, the round robin control circuit 171 determines the bus master specified by the default bus master information DEF of the bus interfaces 111 and 112, that is, the bus master that has performed the most recent bus transfer, as the default bus master.
[0078]
In an idle period when there is no bus master requesting the next bus transfer, that is, in a period when there is no bus transfer request from all bus masters, the bus corresponding to the determination result (default bus master information DEF) stored in the storage circuit 1722. The transfer permission GRNT becomes active. Thereafter, when the bus master that first requests the bus transfer is the default bus master, the bus transfer can be started immediately because the bus transfer permission GRNT is active, and a handover cycle due to arbitration does not occur.
[0079]
As described above, in the bus arbiter 17 according to the third embodiment, in consideration of the fact that the CPU 11 performs as much work as possible during a predetermined period, the bus arbiter 17 of the CPU 11 does not perform a bus transfer request from all bus masters. By determining the bus interface that has performed the bus transfer most recently among the interfaces 111 and 112 as the default bus master, the bus transfer can be started immediately. Therefore, a handover cycle due to arbitration does not occur, and the bus transfer request of the CPU 11 is not generated. Bus handover cycle at the time can be reduced.
[0080]
Further, by predicting the next bus master by the default bus master determination architecture when the CPU 11 has a plurality of bus interfaces (two in this example) serving as bus masters, the bus transfer can be started immediately, so that the handover by arbitration is performed. An overcycle does not occur, and the bus handover cycle during the bus transfer of the CPU 11 can be reduced.
[0081]
【The invention's effect】
As described above, according to the present invention, by adopting a data transfer method capable of independently controlling the data size of the transfer source device and the data size of the transfer destination device to be subjected to DMA, Since different buses can be used effectively by applying different memory access controls to the transfer destination device, a sufficient data transfer speed can be guaranteed and the occupation time of the system bus can be reduced.
[0082]
In addition, by performing a handshake operation corresponding to an interrupt of the CPU in the block size DMA transfer on the DMA controller side, the load on the CPU in performing the DMA transfer can be reduced. Can be achieved. Further, during a period in which there is no bus transfer request from all the bus masters, the bus interface that has performed the most recent bus transfer among the CPU bus interfaces can be determined as the default bus master, so that the bus transfer can be started immediately. The bus handover cycle at the time of a bus transfer request of the CPU can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of an embedded system (computer system) to which the present invention is applied.
FIG. 2 is a diagram showing a cycle of a basic transfer of a DMA controller.
FIG. 3 is a block diagram illustrating a configuration example of a main part in the DMA device according to the first embodiment of the present invention.
4A and 4B are diagrams showing a data read cycle and a data write cycle. FIG. 4A shows a case where the transfer source data size and the transfer destination data size cannot be controlled independently, and FIG. Each case of the transfer method is shown.
FIG. 5 is a conceptual diagram of a transfer method based on data distribution.
FIG. 6 is a conceptual diagram of automatic processing of a data fraction.
FIG. 7 is a block diagram illustrating a configuration example of a general DMA transfer system.
FIG. 8 is a block diagram illustrating a configuration example of a system of a DMA device according to a second embodiment of the present invention.
FIG. 9 is a diagram showing an example of a change in the contents of a transfer address pointer when data is transferred from a main memory to a peripheral device.
FIG. 10 is a diagram showing an example of a change in the contents of a transfer address pointer when data is transferred from a peripheral device to a main memory.
FIG. 11 is a schematic diagram showing a comparison result of a time required to transfer a certain amount of data by a conventional DMA transfer and a block DMA transfer.
FIG. 12 is a block diagram illustrating a configuration example of a system of a DMA device to which a bus arbitration architecture according to a third embodiment of the present invention is applied.
FIG. 13 is a block diagram illustrating a specific configuration example of a bus arbiter.
FIG. 14 is a block diagram illustrating a specific configuration example of a pre-grant control circuit.
[Explanation of symbols]
11 CPU, 12, 12-1, 12-2 DMA controller, 13 main memory, 14, 14-1, 14-2 input / output device (peripheral device), 16 system bus (shared bus), 17 … Bus arbiter (bus arbitration control device)

Claims (14)

バスを共有するデバイス相互間でのデータの転送を、ＣＰＵを介さずに制御するダイレクトメモリアクセス装置であって、
ダイレクトメモリアクセス（ＤＭＡ）の対象となる転送元デバイスのデータサイズと転送先デバイスのデータサイズとを独立に制御可能なＤＭＡコントローラ
を備えたことを特徴とするダイレクトメモリアクセス装置。A direct memory access device for controlling data transfer between devices sharing a bus without using a CPU,
A direct memory access device comprising a DMA controller capable of independently controlling a data size of a transfer source device and a data size of a transfer destination device to be subjected to direct memory access (DMA). 前記ＤＭＡコントローラは、前記転送元デバイスおよび前記転送先デバイスのそれぞれの特性に合わせたデータの転送タイプを設定する
ことを特徴とする請求項１に記載のダイレクトメモリアクセス装置。2. The direct memory access device according to claim 1, wherein the DMA controller sets a data transfer type according to respective characteristics of the transfer source device and the transfer destination device. 前記転送タイプがバースト転送である
ことを特徴とする請求項２記載のダイレクトメモリアクセス装置。3. The direct memory access device according to claim 2, wherein the transfer type is a burst transfer. 前記ＤＭＡコントローラは、バス幅が狭いデバイスに対してバースト転送を複数回に分割して実行する
ことを特徴とする請求項３に記載のダイレクトメモリアクセス装置。4. The direct memory access device according to claim 3, wherein the DMA controller executes burst transfer for a device having a narrow bus width in a plurality of times. 前記ＤＭＡコントローラは、設定した転送タイプによって総データ転送数に対して転送の終わりにデータの余りが生じた場合は、その余り転送数を自動的に判断して最小データサイズの転送に切り替える
ことを特徴とする請求項２に記載のダイレクトメモリアクセス装置。When there is a data remainder at the end of the transfer with respect to the total data transfer number due to the set transfer type, the DMA controller automatically determines the remaining transfer number and switches to the transfer with the minimum data size. 3. The direct memory access device according to claim 2, wherein: 前記設定した転送タイプが、複数回に分割されて実行されるバースト転送である
ことを特徴とする請求項５に記載のダイレクトメモリアクセス装置。6. The direct memory access device according to claim 5, wherein the set transfer type is a burst transfer that is executed by being divided into a plurality of times. バスを共有するメモリと特定の転送ブロックサイズを持つ周辺デバイスとの間でのデータの転送を、ＣＰＵを介さずに制御するＤＭＡコントローラを備えたダイレクトメモリアクセス装置であって、
前記ＤＭＡコントローラは、前記転送ブロックサイズのデータを保存する記憶手段と、前記転送元デバイスと前記転送先デバイスとの間でのデータの転送量を数える計数手段とを有し、前記転送ブロックサイズで繰り返しデータ転送を行う際のハンドシェイク操作を行う
ことを特徴とするダイレクトメモリアクセス装置。A direct memory access device including a DMA controller for controlling data transfer between a memory sharing a bus and a peripheral device having a specific transfer block size without using a CPU,
The DMA controller has storage means for storing data of the transfer block size, and counting means for counting the amount of data transferred between the transfer source device and the transfer destination device, A direct memory access device that performs a handshake operation when repeatedly performing data transfer. 前記ＤＭＡコントローラは、ＤＭＡ転送の際のＣＰＵからの一連の設定を再現する機能を備え、ＣＰＵから再設定の指示が与えられるだけで前記一連の設定を再現する
ことを特徴とする請求項７に記載のダイレクトメモリアクセス装置。8. The method according to claim 7, wherein the DMA controller has a function of reproducing a series of settings from the CPU at the time of DMA transfer, and reproduces the series of settings only by receiving a reset instruction from the CPU. A direct memory access device as described. 複数のバスインターフェイスを持つＣＰＵを含む複数のバスマスタと、
前記複数のバスマスタが共通に接続された共有バスとを備え、
前記複数のバスマスタの各々からバス転送要求に基づいてデフォルトバスマスタを決めるバスアービトレーション制御装置であって、
前記複数のバスマスタの全てからバス転送要求がない期間では前記ＣＰＵの前記複数のバスインターフェイスの中で最も最近にバス転送を行ったバスインターフェイスをデフォルトバスマスタに決定する
ことを特徴とするバスアービトレーション制御装置。A plurality of bus masters including a CPU having a plurality of bus interfaces;
A shared bus to which the plurality of bus masters are connected in common,
A bus arbitration control device that determines a default bus master based on a bus transfer request from each of the plurality of bus masters,
A bus arbitration control device, wherein a bus interface that has recently performed a bus transfer among the plurality of bus interfaces of the CPU is determined as a default bus master during a period in which there is no bus transfer request from all of the plurality of bus masters. . 前記複数のバスマスタの各々からのバス転送要求によって優先順位を決めバス転送許可を前記複数のバスマスタの各々に対して出力する制御回路と、
前記複数のバスインターフェイスに対する前記バス転送許可の値からこれらバスインターフェイスの中の何れがバス転送を行うかを判断するバス転送判断回路と、
前記バス転送判断回路の判断結果を次に何れかのバス転送が起こるまで記憶保持する記憶回路とを有し、
前記複数のバスマスタの全てからバス転送要求がない期間では前記記憶回路に記憶保持されている判断結果に対応する前記バス転送許可をアクティブにする
ことを特徴とする請求項９に記載のバスアービトレーション制御装置。A control circuit that determines a priority order according to a bus transfer request from each of the plurality of bus masters and outputs a bus transfer permission to each of the plurality of bus masters;
A bus transfer determination circuit that determines which of the bus interfaces performs a bus transfer from a value of the bus transfer permission for the plurality of bus interfaces;
A storage circuit for storing and holding the determination result of the bus transfer determination circuit until the next bus transfer occurs,
10. The bus arbitration control according to claim 9, wherein the bus transfer permission corresponding to the determination result stored in the storage circuit is activated during a period in which there is no bus transfer request from all of the plurality of bus masters. apparatus. バスを共有するデバイス相互間でのデータの転送を、ＣＰＵを介さずに制御するダイレクトメモリアクセス装置の制御方法であって、
ダイレクトメモリアクセス（ＤＭＡ）の対象となる転送元デバイスのデータサイズと転送先デバイスのデータサイズとを独立に制御する
ことを特徴とするダイレクトメモリアクセス装置の制御方法。A method of controlling a direct memory access device that controls data transfer between devices sharing a bus without using a CPU,
A method for controlling a direct memory access device, wherein the data size of a transfer source device and the data size of a transfer destination device to be subjected to direct memory access (DMA) are independently controlled. 前記転送元デバイスおよび前記転送先デバイスのそれぞれの特性に合わせたデータの転送タイプを設定する
ことを特徴とする請求項１１に記載のダイレクトメモリアクセス装置の制御方法。The method of controlling a direct memory access device according to claim 11, wherein a data transfer type is set according to each characteristic of the transfer source device and the transfer destination device. バスを共有するメモリと特定の転送ブロックサイズを持つ周辺デバイスとの間でのデータの転送を、ＣＰＵを介さずに制御するＤＭＡコントローラを備えたダイレクトメモリアクセス装置の制御方法であって、
前記転送ブロックサイズで繰り返しデータ転送を行う際のハンドシェイク操作を前記ＤＭＡコントローラによって行う
ことを特徴とするダイレクトメモリアクセス装置の制御方法。A method for controlling a direct memory access device including a DMA controller that controls data transfer between a memory sharing a bus and a peripheral device having a specific transfer block size without using a CPU,
A method of controlling a direct memory access device, wherein a handshake operation when repeatedly performing data transfer with the transfer block size is performed by the DMA controller. 複数のバスインターフェイスを持つＣＰＵを含む複数のバスマスタと、
前記複数のバスマスタが共通に接続された共有バスとを備え、
前記複数のバスマスタの各々からバス転送要求に基づいてデフォルトバスマスタを決めるバスアービトレーション制御装置の制御方法であって、
前記複数のバスマスタの全てからバス転送要求がない期間では前記ＣＰＵの前記複数のバスインターフェイスの中で最も最近にバス転送を行ったバスインターフェイスをデフォルトバスマスタに決定する
ことを特徴とするバスアービトレーション制御装置の制御方法。A plurality of bus masters including a CPU having a plurality of bus interfaces;
A shared bus to which the plurality of bus masters are connected in common,
A control method of a bus arbitration control device that determines a default bus master based on a bus transfer request from each of the plurality of bus masters,
A bus arbitration control device, wherein a bus interface that has recently performed a bus transfer among the plurality of bus interfaces of the CPU is determined as a default bus master during a period in which there is no bus transfer request from all of the plurality of bus masters. Control method.

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