JP2004140396A - 半導体装置 - Google Patents

Abstract

【課題】　ゲート電極の下部にダミーアクティブが存在すると、ゲート電極に寄生容量が付加されてしまう可能性がある。また、製造工程におけるパーティクルの混入により、実際のアクティブとダミーアクティブとが電気的にショートしてしまう可能性がある。
【解決手段】　素子が形成されるアクティブ領域と、トレンチにより形成された素子分離領域と、ダミーのアクティブ領域とを有し、前記ダミーのアクティブ領域と素子が形成されるアクティブ領域との距離は0.5μm以上である。
【選択図】　図４

Description

　本発明は、半導体装置に関するものであり、トレンチ素子分離によりアクティブ領域を形成する半導体装置におけるダミーのアクティブパターンに関わるものである。

　半導体装置における素子分離領域を形成する技術として、トレンチによる素子分離技術が注目されている。通常トレンチによる素子分離ではトレンチに埋め込んだ酸化膜を化学的機械的研磨（CMP）によって研磨を行う。研磨工程ではそのトレンチのパターンによって、埋め込み酸化膜の研磨速度が異なる。そこで研磨工程における全体の研磨速度を平均化するために、通常のアクティブが形成されない領域でも適宜、ダミーのアクティブパターンが配置されている。

　しかしながら、ゲート電極の下部にダミーアクティブが存在すると、ゲート電極に寄生容量が付加されてしまう可能性がある。また、製造工程におけるパーティクルの混入により、実際のアクティブとダミーアクティブとが電気的にショートしてしまう可能性がある。

　上記の課題を解決するために、本願発明の半導体装置は、素子が形成されるアクティブ領域と、トレンチにより形成された素子分離領域と、ダミーのアクティブ領域とを有し、ダミーのアクティブ領域と素子が形成されるアクティブ領域との距離は0.5μm以上であることを特徴とする。

　本願発明は、寄生容量の低減、およびパーティクルの影響による不良等を低減することができる。

　以下、本願発明の半導体装置について、図面を用いて詳細に説明する。なお、各図面において、同一の構成要素には同一の符号を付けるとともに、重複する説明を省略している。

　図1は本願発明の実施例１における、半導体装置の製造方法を示す図である。以下、図1を用いて本願発明の実施例１について説明する。なお、図1に示す断面図は基本的にダミーのアクティブを形成する領域での断面図であり、実際にアクティブを形成する領域ではその素子分離領域の幅等は実際の素子パターンにあわせて行われることは当然である。
　まず、半導体基板1上にCVD法を用いて、厚さ2000Å程度のPAD酸化膜2を形成し、その後、同じくCVD法により厚さ500Å〜5000Å程度の窒化膜であるSiN膜3を形成する。(図1-A)全面にレジストを塗布し、トレンチ形成部のパターンを有するマスクを用いて、レジスト4をパターニングする。(図1-B)レジスト4をマスクとしてSiN膜3およびPAD酸化膜2をプラズマエッチングにより、エッチングを行いトレンチを形成する部分を開口する。その後さらにシリコン基板1をエッチングしてトレンチ部5を形成する。
　この時形成されるトレンチ部は深さ2500Å〜5000Åであり基板表面付近には角度にして70度〜90度程度の若干のテーパ角がついた形状となっている。つまりこのトレンチ部5は底部の幅よりも若干開口部の幅の方が広くなっている。このようにトレンチ部5にテーパ角を設けるのは、後の酸化膜埋め込み工程でトレンチ底部付近にまで酸化膜が十分に埋め込まれる様にするためである。

　ダミーのアクティブを形成する領域では、このトレンチはダミーのアクティブの大きさに応じて形成される。本実施の形態ではこのトレンチの幅は開口部で0.5μm〜10μmの幅を有しており、0.5μm〜1μmおきに形成されている。(図1-C)その後ウェハ全面に埋め込み酸化膜6を形成する。この工程によりトレンチ部5は酸化膜6によって埋め込まれる。この酸化膜はHDP(High Density Plasma)-CVD法で形成する。これは高密度のプラズマを与えながらCVD法で膜を形成する技術であり、膜質の良い酸化膜を形成することが可能である。(図1-D)化学的機械研磨（CMP）によりトレンチ上に残存する埋め込み酸化膜6をSiN膜3の表面まで研磨する。（図1-E）
　その後、SiN膜3およびPAD酸化膜2を除去してトレンチ素子分離の形成工程を終了する。(図1-F)この段階で、トレンチ分離溝によって囲まれた領域が本発明のダミーのアクティブ領域7となる。このダミーのアクティブ7の形状は本発明では以下に詳細に説明するような規則に基づいて形成される。

　実施例１では、ダミーのアクティブの形状は基本的に長方形としている。この際、長方形の短辺に当たる部分は、その長さが0.5μm以上、1μm以下の寸法となるようにパターニングする。長方形の長辺に当たる部分は、その長さが少なくとも0.5μm以上となるように形成する。この上面図を模式的に図2に示す。本発明においてダミーのアクティブパターンの辺の長さを0.5μm以上、ダミーのアクティブの長方形における短辺の長さを1μm以下とする理由について以下に述べる。
　まず、ダミーのアクティブの各辺の長さが0.5μm以下である場合を仮定する。一般的に微細加工に用いられているポジ型レジストを考えた場合、レジストの露光・現像工程ではレジストが露光された部分をアッシングによって除去する。微細なダミーのアクティブの形状を作るためには、レジストのパターニング工程（図1-B参照）において残存させるレジストの幅も各辺0.5μm以下の幅とする必要がある。しかしながら各辺が0.5μm以下のような微細なパターンのマスクを用いて必要な部分以外のレジストに対し露光処理を施した場合、光の回り込みなどの現象により露光したくない部分のレジストも露光してしまう場合がある。このような光の回り込みが生じると、各辺0.5μm以下のパターン全体が露光してしまい、所望のアクティブパターンに対応するレジスト全体が露光してしまう危険性が非常に高くなってしまう。レジスト全体が露光すると当然、所望のダミーのアクティブも形成されなくなってしまう。
　このような光の回り込みなどにより、ダミーのアクティブのパターンが露光時に消滅してしまう恐れを防ぐため、ダミーのアクティブのパターンはその辺の最低寸法を定義する必要性が生じる。
　本件発明者らの実験によればこのようにレジスト全体が露光してしまう恐れをなくすためには少なくともダミーのアクティブパターンの1辺を0.5μm以上にする必要がある。ことで、このような課題を避けることができる。

　次に形成するアクティブダミーの短辺が1μm以上である場合を仮定する。本実施の形態ではトレンチに埋め込まれる酸化膜は前述の通りHDP−CVD法で埋め込まれた酸化膜である。HDP−CVD法で酸化膜を形成した場合、その酸化膜の断面形状はその下地パターンにより変化する。この詳細を図3を用いて詳細に説明する。図3はHDP−CVD法で酸化膜を形成している最中の断面図とする。この場合、酸化膜はダミーのアクティブの基板面に対して所定の角度を持って堆積される傾向が知られている。一般的にはこの角度は図3に示す通り、基板表面に対して45°±10°の範囲の角度をもって形成される。ダミーのアクティブの短辺の長さが1μm以上であった場合、図3に示すように酸化膜は厚さ1μm程度の部分で頂上部に平面を有する形状となって形成される。

　このように頂上部分に平面部が存在するとHDP酸化膜自身は平面部の上に堆積しやすくなる。一方、図3に示すようにアクティブの幅が1μm以下で、酸化膜の断面形状に頂点が存在した場合の膜厚は、頂点より上には酸化膜は堆積されにくくなる。その結果、ダミーのアクティブの形状に基づいた酸化膜の膜厚差が生じる。酸化膜の膜厚差が生じると後のCMP工程での研磨の均一化は極めて困難である。
　また、頂点が存在する場合はCMPによる研磨の際の圧力はその頂点に集中する。一方、酸化膜の頂上が平面状になっていた場合、圧力は分散する。その結果、頂点を有する形のほうが速く研磨されるという、酸化膜の頂上部の形状に基づいた研磨速度の差が生じる。したがって均一に酸化膜を研磨するためには頂点部の形状を一致させる必要がある。本件発明者らの詳細な実験によれば、ダミーのアクティブの短辺は1μm以下とすれば断面形状に頂点を有する酸化膜が形成できる。そこで少なくとも短辺の長さを1μm以下とすることにより、均一な厚さを有する酸化膜が得られ、酸化膜の頂点部の形状が安定し、安定したCMP研磨が可能になる。
　以上、詳細に説明したように実施例１におけるダミーのアクティブの形状はダミーのアクティブを長方形状とし、辺の寸法を0.5μm以上、短辺の寸法を1μm以下とすることで、CMP研磨速度の平均化が可能となる。

　実施例２を図4に示す。図4はチップ上などにおけるダミーのアクティブパターンを配置する例を示している。
　実際のチップ40上には本来の素子が形成される領域41、アクティブ上を横切る第1層のゲート電極42、ダミーのアクティブ43などが形成されている。
　ゲート電極42の下部にダミーのアクティブ43が存在した場合、ゲート電極に寄生容量が付加されてしまう。特に第1層目（基板に最も近い層）のゲート電極42下にダミーのアクティブ43が形成された場合は、トランジスタの速度低下を招くため本実施の形態では第1層目のゲート電極42の下部にはダミーのアクティブ43を形成しないように配置する。

　また、実際に素子が形成されるアクティブ41の近傍にダミーのアクティブパターンを形成した場合、製造工程におけるパーティクルなどの混入により、実際のアクティブ41とダミーのアクティブ43が電気的にショートしてしまう場合がある。
　本件発明者らの詳細な実験によると上記の寄生容量の低減、およびパーティクルの影響による不良等を低減するためにダミーのアクティブ43とアクティブ41の間隔（図4においてＬ1）及びダミーのアクティブ43とゲート電極41の間隔（図4においてＬ2）は共に0．5μm以上にする必要がある。
　製造工場内におけるパーティクルの大きさはそのほとんどが0.5μm以下なので、前述の距離が0.5μm以下となると、たった一つの塵等で前述のショートの可能性が大きくなってしまうからである。
　一方で実際のアクティブから数十μm以上離してしまうと、数十μm以上の辺を有するトレンチを形成しなければならない。大きなサイズのトレンチを形成した場合は、CMPにより幅の広いトレンチ内の酸化膜だけが早く研磨されてしまうディッシングと呼ばれる現象が起こる。ディッシングが起こってしまうと、幅の広いトレンチの部分だけ酸化膜の膜厚が薄くなり、平坦性などに影響を与えてしまう。

　図5はこの模様を説明する図であり、この図では形成したトレンチの深さを4000Åとし、トレンチの幅を変えた場合にどの程度ディッシングが起こってしまうかを示している。
　図5に示すように、100μm付近まではトレンチの幅が少し増えただけでもディッシングが急激に増えてしまう。CMP装置や、処理時間などにもよるが一般的にCMP研磨による研磨のばらつきは500Å前後、PAD酸化膜除去時の酸化膜除去の厚さのばらつきが300Å前後である。つまりディッシングの深さは最大でも800Åとすれば、ばらつきに基づいて酸化膜が最も削られてしまった部分であっても、半導体基板面より高い部分に埋め込み酸化膜を残すことが出来る。このため、アクティブ同士の間隔を10μm以下にすることで、深いディッシングによって埋め込み酸化膜が基板面より低くなってしまうことを防ぐことができる。

　図6は、以上に説明した規則に基づいて配置したダミーのアクティブの好適な配置例を上面から見た図である。図中の斜線で示した領域がダミーのアクティブ領域であり、その他の部分がトレンチによる素子分離領域である。
　この例では、斜線部の正方形のダミーのアクティブは各辺1μmで形成されており、上述で説明したような露光時の問題などは起きない十分な大きさを有し、かつ酸化膜研磨時の問題も起こらない幅である。このときのトレンチの幅は0.5μmである。このように配置した場合、ダミーのアクティブの形状が正方形で形成できるので、ダミーのアクティブを配置する場合の自由度が向上し、必要な部分に適切な配置が可能となる。またこのような配置にした場合、面積に対してのアクティブの密度が(1*1)/(1.5*1.5)で44％程度となる。DRAMに使われるメモリセルなどでは実際のアクティブの密度は40〜50％程度の値を有しているので、図6のようなダミーのパターンはこの付近に用いると極めて好適である。なお、実例としては正方形のダミーパターンを説明したが、上述の規則に基づいて例えばラインパターンなどのダミーのアクティブを形成すれば本願の効果を得ることは可能である。
　本願発明は、研磨工程が均一化され、ゲート配線などに寄生容量を持たせることのないダミーのアクティブが形成できる。

本発明の第1の実施の形態の工程を示す工程図。 本発明の第1の実施の形態を示す上面図。 本発明の酸化膜の堆積の状態を示す図。 本発明の第2の実施の形態を示す図。 トレンチの幅とディッシングの深さの関係を示す図。 本発明のダミーのアクティブの配置図。

符号の説明

　1・・・・・・シリコン基板
　5・・・・・・トレンチ部
　6・・・・・・酸化膜
　7・・・・・・ダミーのアクティブ

Claims (4)

1. 素子が形成されるアクティブ領域と、トレンチにより形成された素子分離領域と、ダミーのアクティブ領域とを有し、前記ダミーのアクティブ領域と素子が形成されるアクティブ領域との距離は0.5μm以上であることを特徴とする半導体装置。
2. 前記ダミーのアクティブ領域と素子が形成されるアクティブ領域との距離は10μm以下であることを特徴とする請求項１記載の半導体装置。
3. 前記ダミーのアクティブ領域は実質的に長方形状に形成され、長方形の短辺の寸法が1μm以下となっていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記短辺の寸法は0.5μm以上であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。

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