【０００１】
【発明の属する技術分野】
本発明は、半導体ウエーハをプラズマエッチングによって加工する半導体ウエーハの加工方法及びプラズマエッチング装置に関する。
【０００２】
【従来の技術】
従来、半導体ウエーハの製造では、例えば、先ずチョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）等により単結晶インゴットを育成し、この育成した単結晶インゴットをウエーハに切り出した後、ウエーハの外周の欠けを防止するための面取り工程、ウエーハの厚さのバラツキをなくすためのラッピング工程、加工歪みや汚染物を除去するためのエッチング工程、ウエーハ主表面を鏡面化するポリッシング工程等が順次行われる。また、このような工程を経た半導体ウエーハは、更に高精度に平坦化するため、ウエーハの厚さ分布を測定し、その厚さ分布に基づいてドライエッチング（気相エッチング）が行われることがある。
【０００３】
このとき行われるドライエッチングは、限られた局所的な領域を所定量で除去することが要求されるため、一般的にプラズマアシスト化学エッチング（ＰＡＣＥ：Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）が採用されている。このプラズマアシスト化学エッチングは、プラズマガスによりウエーハ表面を部分的にエッチングしながらウエーハの厚さを均一化する方法であり、ウエーハの厚さ分布を光学干渉法や静電容量法で測定した後、その厚さ分布に応じてプラズマガスによるエッチング除去量を制御し、ウエーハ面内を高平坦度化する技術である（例えば、特許文献１〜３参照）。
【０００４】
このＰＡＣＥの具体的な方法の一例としては、例えば、図８に示すように、高周波電源１でプラズマ発生電極２とチャック兼用電極３との間に高周波電圧を印加することによりプラズマ４を発生させ、これにより生じるラジカル、イオン、電子等（これらを総称して“プラズマガス”と言っている）のラジカル種５をノズル６により下部のチャック兼用電極３の上に配置されたウエーハ７の所定の場所に供給することによりエッチングが行われる。このとき、プラズマエッチングは、例えば図６に示すようにウエーハ全面をＸ−Ｙ方向にジグザグ状に走査させつつ行われるのが一般的である。その際、ウエーハ表面にプラズマを照射するノズルの相対的な移動速度を変化させたり、また高周波電源の出力を変化させることによって、エッチング除去量を制御することができる。
【０００５】
しかしながら、このような従来のＰＡＣＥでは、エッチングにより平坦度、特にＳＢＩＲ（Ｓｉｔｅ Ｂａｃｋ Ｉｄｅａｌ Ｒａｎｇｅ）は改善されるものの、ウエーハ表面を適当な走査間隔で走査しながらウエーハをエッチングするため、図４及び図５に模式的に示すように、プラズマガスの強度分布等の影響などにより、エッチング後のウエーハ表面には走査方向に沿って微小な凹凸（微小な凸部）が残存していた。通常、この凸部の大きさは１０ｎｍから５０ｎｍ程度と大変微小な凹凸である。しかし、このような微小な凹凸がウエーハ表面に存在していると、ナノトポグラフィーと言われるウエーハの品質を悪化させる。
【０００６】
ここで、ＳＢＩＲ及びナノトポグラフィーについて説明する。ＳＢＩＲとは、ウエーハ裏面を基準面とし、更に各サイトにおいて、サイト中心点を含む平面を焦点平面とした時、サイト内の焦点平面から＋側、−側、各々最大変位量の絶対値の和で、各サイト毎に評価される。この領域はウエーハの直径又は仕様により変化する。一般的に直径２００ｍｍのウエーハ等ではサイトの大きさが２０ｍｍ×２０ｍｍ程度の領域で評価される値である。
【０００７】
また、ナノトポグラフィー（ナノトポロジーとも言われる）とは、波長が０．２ｍｍから２０ｍｍ程度で振幅が数ｎｍから１００ｎｍ程度の凹凸のことであり、その評価方法は、１辺が０．１ｍｍから１０ｍｍ程度の正方形、または直径が０．１ｍｍから１０ｍｍ程度の円形のブロック範囲（この範囲はＷＩＮＤＯＷ ＳＩＺＥ等と呼ばれる）の領域で、ウエーハ表面の凹凸の高低差（ＰＶ値；ｐｅａｋ ｔｏ ｖａｌｌｅｙ）を評価するものである。このＰＶ値はＮａｎｏｔｏｐｏｇｒａｐｈｙ Ｈｅｉｇｈｔ等とも呼ばれる。ナノトポグラフィーによる半導体ウエーハの評価においては、特にウエーハ面内に存在する凹凸の最大値が小さいことが望まれている。通常２ｍｍ×２ｍｍの正方形で複数のブロック範囲に対して測定が行われ、そのＰＶ値の最大値で評価し、このＰＶ値の最大値が小さければ小さいほど、より品質の優れたウエーハとして評価される。また許容値超の領域がＦＱＡ（Ｆｉｘｅｄ Ｑｕａｌｉｔｙ Ａｒｅａ；ウエーハ有効領域）の面積のどれくらいを占めるか（占有率）により、ウエーハの形状品質を評価する場合もある。
【０００８】
すなわち、従来のプラズマエッチングでは、半導体ウエーハの平坦度を向上させることはできるものの、ナノトポグラフィーレベルを悪化させてしまうという問題があった。
【０００９】
【特許文献１】
特開平１０−２５６２０５号公報
【特許文献２】
特開平１１−２６０７７１号公報
【特許文献３】
特開２００２−２５９８０号公報
【００１０】
【発明が解決しようとする課題】
そこで本発明は、上記問題点に鑑みてなされたもので、本発明の目的は、プラズマエッチングを行うことにより、半導体ウエーハの平坦度を向上させるとともに、ウエーハ表面の微小な凹凸、特にナノトポグラフィーレベルを改善することのできるプラズマエッチング装置及び半導体ウエーハの加工方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、少なくとも、ガス供給装置、プラズマ発生装置、半導体ウエーハが投入されるチャンバを具備し、前記ガス供給装置から導入された原料ガスをプラズマ発生装置でプラズマ化し、該プラズマ化した原料ガス（プラズマガス）をノズル部を通じて半導体ウエーハの表面に照射してエッチングするプラズマエッチング装置であって、前記ノズル部を少なくとも２つ具備することを特徴とするプラズマエッチング装置が提供される（請求項１）。
【００１２】
このように、少なくとも２つのノズル部を具備するプラズマエッチング装置であれば、エッチングの目的を明確に別けて半導体ウエーハを加工することが可能となり、一方のノズル部でプラズマエッチングすることによってウエーハの平坦度を向上させ、またもう一方のノズル部で、例えば平坦度向上のために行ったエッチングによって形成された微小な凸部等をプラズマエッチングすることによってウエーハ表面の微細な凹凸を改善することができる。したがって、半導体ウエーハの平坦度を向上させるとともに、ウエーハ表面のナノトポグラフィーレベルも改善できるプラズマエッチング装置とすることができる。
【００１３】
このとき、前記少なくとも２つのノズル部が、相互に口径の異なる主ノズル部と補助ノズル部からなることが好ましい（請求項２）。
このように、２つのノズル部が、相互に口径の異なる主ノズル部と補助ノズル部からなるものであれば、口径の大きい主ノズル部でプラズマエッチングすることによってウエーハの平坦度を容易に向上させることができ、一方口径の小さい補助ノズル部でのプラズマエッチングによってウエーハ表面の微小な凹凸を同時に改善することのできる装置となる。
【００１４】
この場合、前記主ノズル部の口径が、１０ｍｍ以上であることが好ましい（請求項３）。
このように、主ノズル部の口径が１０ｍｍ以上であることによって、半導体ウエーハを確実に平坦化でき、また平坦化のスループットを十分に確保することができる。
【００１５】
また、前記補助ノズル部の口径が、半導体ウエーハ表面を走査する際の走査間隔以下の大きさであることが好ましく（請求項４）、特に補助ノズル部の口径が、１ｍｍ以上４ｍｍ以下であることが好ましい（請求項５）。
このように、補助ノズル部の口径が、半導体ウエーハ表面を走査する際の走査間隔以下の大きさであれば、補助ノズル部でのエッチングにより、平坦度等のウエーハの形状品質を悪化させずにウエーハ表面の微小な凹凸を改善できる装置となる。特に、補助ノズル部の口径が１ｍｍ以上４ｍｍ以下であることによって、ウエーハ表面の微小な凹凸を高精度でエッチングすることが可能となる。
【００１６】
さらに、本発明によれば、半導体ウエーハの表面にプラズマ化した原料ガス（プラズマガス）を照射してプラズマエッチングする半導体ウエーハの加工方法であって、前記プラズマガスを少なくとも２つのノズル部を通じて半導体ウエーハの表面に照射してプラズマエッチングすることを特徴とする半導体ウエーハの加工方法が提供される（請求項６）。
このように、プラズマガスを少なくとも２つのノズル部を通じて半導体ウエーハの表面に照射してプラズマエッチングすることによって、一方のノズル部を通じてプラズマエッチングすることによって半導体ウエーハの平坦度を向上でき、さらにもう一方のノズル部を通じてプラズマエッチングすることによって、ウエーハ表面の微小な凹凸を改善することができるため、高平坦度でかつナノトポグラフィーレベルが優れている高品質の半導体ウエーハを作製することができる。
【００１７】
このとき、前記プラズマガスを少なくとも相互に口径の異なる主ノズル部と補助ノズル部を通じてウエーハ表面に照射し、主ノズル部でプラズマエッチングすることによってウエーハの平坦度を向上させるとともに、補助ノズル部でプラズマエッチングすることによってウエーハ表面の微小な凹凸を改善することができる（請求項７）。
このように、相互に口径の異なる主ノズル部と補助ノズル部によりプラズマガスを照射すれば、口径の大きい主ノズル部でウエーハの平坦度を容易に向上させることができるとともに、口径の小さい補助ノズル部でウエーハ表面の微小な凹凸を確実に改善することができるため、高品質の半導体ウエーハを効率的に得ることができる。
【００１８】
また、前記補助ノズル部によるプラズマエッチングで、前記主ノズル部によるプラズマエッチングで生じたウエーハ表面上の微小な凸部をエッチングすることができる（請求項８）。
前述のように、通常、ウエーハの平坦度を向上させるためにプラズマエッチングを行うと、ウエーハ表面に微小な凸部が形成されてウエーハ表面のナノトポグラフィーレベルが悪化する。しかしながら、本発明の半導体ウエーハの加工方法によれば、このような主ノズル部のエッチングで生じた微小な凸部を補助ノズル部によってプラズマエッチングできるため、簡単かつ確実に半導体ウエーハのナノトポグラフィーレベルを改善することができる。
【００１９】
この場合、前記補助ノズル部のエッチング能力を、前記主ノズル部のエッチング能力の半分以下となるようにすることが好ましい（請求項９）。
このように補助ノズル部のエッチング能力を主ノズル部のエッチング能力の半分以下となるようにすれば、平坦度等のウエーハの形状品質を悪化させずにウエーハ表面の微小な凹凸をエッチング除去して、ナノトポグラフィーレベルを改善することができる。
【００２０】
さらに、前記主ノズル部から照射するプラズマガスの流量を１００〜５００ｃｃ／分にすることが好ましく（請求項１０）、また前記補助ノズル部から照射するプラズマガスの流量を２０〜８０ｃｃ／分にすることが好ましい（請求項１１）。
このように、主ノズル部からのプラズマガス流量を１００〜５００ｃｃ／分にすることによって、高いスループットで確実に半導体ウエーハの平坦度を向上できる。また、補助ノズル部からのプラズマガス流量を２０〜８０ｃｃ／分にすることによって、ウエーハ形状を悪化させずにウエーハ表面の微小な凹凸を高精度にエッチングすることができる。
【００２１】
【発明の実施の形態】
以下、本発明について実施の形態を説明するが、本発明はこれらに限定されるものではない。
本発明者等は、従来のプラズマエッチングを行った際に引き起こされるウエーハ表面の微小な凹凸の悪化を防止するために鋭意研究及び検討を重ねた結果、プラズマガスを少なくとも２つのノズル部を通じて半導体ウエーハの表面に照射してプラズマエッチングを行うことによって、一方のノズル部で半導体ウエーハの平坦度を向上させるとともに、もう一方のノズル部でウエーハ表面の微小な凹凸、特にナノトポグラフィーレベルを改善できることを見出し、本発明を完成するに至った。
【００２２】
すなわち、本発明のプラズマエッチング装置は、少なくとも、ガス供給装置、プラズマ発生装置、半導体ウエーハが投入されるチャンバを具備し、前記ガス供給装置から導入された原料ガスをプラズマ発生装置でプラズマ化し、該プラズマ化した原料ガス（プラズマガス）をノズル部を通じて半導体ウエーハの表面に照射してエッチングするプラズマエッチング装置であって、前記ノズル部を少なくとも２つ具備することに特徴を有する。
【００２３】
以下に、本発明のプラズマエッチング装置について、図面を参照しながら詳細に説明する。図７は、本発明に係るプラズマエッチング装置の一例を示す概略説明図である。
本発明のプラズマエッチング装置は、図７に示すように、ガス供給装置３０、放電管２０、プラズマ発生装置１０、半導体ウエーハＷが投入されるチャンバ４０を具備し、またチャンバ４０内にはＸ−Ｙ駆動機構５０が設置されている。
【００２４】
このような本発明のプラズマエッチング装置において、放電管２０は、誘電体のアルミニウム酸化物で形成された例えば外径２６ｍｍ程度のパイプ状の円筒体である。また、その長さは、放電管２０内で発生したプラズマガスのうち余分なイオン、電子などの荷電粒子が放電管の下端からノズル部を通じて噴射する前に失活するに十分な大きさに設定されている。これによって、寿命の比較的長い活性種（ラジカル）ガスのみを効果的にウエーハ表面に供給できる。この放電管２０の上端部には、上記のガス供給装置３０の供給パイプ３１が連結されている。
【００２５】
そして、この放電管２０の下端には少なくとも２つのノズル部が形成されており、例えば図１に拡大図及び図２に断面図を示すように、相互に口径の異なる主ノズル部２１と補助ノズル部２２の２つのノズル部で構成されている。このように、放電管が少なくとも２つのノズル部を具備することによって、エッチングの目的を明確に別けて半導体ウエーハを加工することが可能となる。すなわち、一方のノズル部（主ノズル部２１）で半導体ウエーハの平坦度を向上させることができ、またもう一方のノズル部（補助ノズル部２２）でウエーハ表面の微小な凹凸を改善することが可能となる。
【００２６】
このとき、主ノズル部２１の口径は、１０ｍｍ以上であることが好ましい。主ノズル部の口径が１０ｍｍ未満の場合、ウエーハの平坦度を向上させる際に加工時間を必要以上に長引かせ、生産性の低下を招く恐れがある。したがって、主ノズル部の口径は１０ｍｍ以上、特に１０〜２０ｍｍ程度の大きさを有していれば、主ノズル部からプラズマガスをウエーハ表面に照射することよって、ウエーハの平坦度を高いスループットで確実に向上させることができる。
【００２７】
一方、補助ノズル部２２の口径は、半導体ウエーハ表面を走査する際の走査間隔以下の大きさであることが好ましい。この半導体ウエーハの走査間隔は、特に限定されるものではなく任意であるが、プラズマエッチングは一般的に４ｍｍ程度の走査間隔で行われることが多い。また、補助ノズル部の口径が小さ過ぎると、エッチングを効率的に行うことが困難となる恐れがあり、また加工時間も必要以上に長引かせて生産性の低下を招く場合がある。したがって、補助ノズル部の口径は、１ｍｍ以上４ｍｍ以下であることがさらに好ましく、補助ノズル部の口径がこのような大きさを有していれば、ウエーハ表面を高精度にプラズマエッチングして、ウエーハの形状品質を悪化させずにウエーハ表面の微小な凹凸を効率的に改善することができる。
【００２８】
このとき、主ノズル部２１と補助ノズル部２２の相対的な位置関係（配置）は特に限定されるものではなく、エッチングする際の走査間隔（特に図６のようにノズルを走査する際のＸ方向のピッチ間隔）や各ノズル部の口径や形状に応じて適宜設定することができる。例えば、図２に示すように、補助ノズル部２２によって主ノズル部２１のプラズマエッチングで生じるウエーハ表面上の微小な凸部を確実に除去できるように、補助ノズル部２２の位置を走査間隔に応じて適切に調整して配置させればよい。
【００２９】
また、図７に示したプラズマエッチング装置において、プラズマ発生装置１０は、放電管２０内のガスを放電させてプラズマを生成するための装置であり、マイクロ波発振器１１と導波管１２とからなる。マイクロ波発振器１１は、マグネトロンであり、所定周波数のマイクロ波Ｍを発振することができる。導波管１２は、マイクロ波発振器１１から発振されたマイクロ波Ｍを伝搬するためのもので、放電管２０に外挿されている。このような導波管１２の左側端内部には、マイクロ波Ｍを反射して定在波を形成する反射板（ショートプランジャ）が取り付けられている。また、導波管１２の中途には、マイクロ波Ｍの位相合わせを行なう３スタブチューナと、マイクロ波発振器１１に向かう反射マイクロ波Ｍを９０゜方向に曲げるアイソレータとが取り付けられている。
【００３０】
ガス供給装置３０は、放電管２０内にガスを供給するための装置であり、ＳＦ６（六フッ化硫黄）ガス等のボンベ３２を有し、ボンベ３２がバルブ３３と流量制御器３４を介して供給パイプ３１に連結されている。
チャンバ４０には、チャック４１と真空ポンプ４２が取り付けられており、このチャック４１上に半導体ウエーハＷを静電気力等で吸着保持することができる。また、真空ポンプ４２はチャンバ４０内を減圧状態にすることができる。さらに、チャンバ４０の上面中央部には孔が穿設され、この孔を介して放電管２０がチャンバ４０内に挿入されている。また、孔と放電管２０との間にはＯ−リングが装着され、孔と放電管２０との間が気密に保持されている。
【００３１】
そして、チャンバ４０内に設置されているＸ−Ｙ駆動機構５０は、チャック４１を下方から支持しており、Ｘ駆動モータ５１、Ｙ駆動モータ５２を制御することによってチャック４１を移動させ、ノズル部をウエーハＷに対して相対的にＸ−Ｙ方向に走査させることができる。これらのＸ駆動モータ５１及びＹ駆動モータ５２の駆動制御は、制御コンピュータ４９内の所定のプログラムに基づいて自動的に行うことができる。
【００３２】
次に、上記のような本発明のプラズマエッチング装置を用いて、半導体ウエーハを加工する方法を説明する。
本発明による半導体ウエーハの加工方法は、半導体ウエーハの表面にプラズマ化した原料ガス（プラズマガス）を照射してプラズマエッチングする半導体ウエーハの加工方法であって、前記プラズマガスを少なくとも２つのノズル部を通じて半導体ウエーハの表面に照射してプラズマエッチングすることに特徴を有する。
【００３３】
以下に本発明の半導体ウエーハの加工方法について、図面を参照しながらより詳細に説明する。
先ず、図７に示したプラズマエッチング装置のチャンバ４０内に半導体ウエーハＷを挿入し、半導体ウエーハＷをチャック４１上に吸着保持させた後、真空ポンプ４２を駆動してチャンバ４０内を約１００Ｐａ程度の減圧状態にする。
【００３４】
次に、放電管２０内に原料ガスを供給し、放電させてプラズマを発生させる。具体的には、ガス供給装置３０のバルブ３３を開き、原料ガスとなるボンベ３２内のＳＦ６ガスを供給パイプ３１を介して放電管２０内に供給する。このとき、バルブ３３を調整してＳＦ６ガスの圧力を所定値に維持すると共に、流量制御器３４により原料ガスが以下に示すような所定の流量で供給されるように調節する。そして、このようにＳＦ６ガス流量を調節するとともに、マイクロ波発振器１１を駆動し、例えばパワー１ｋＷで周波数２．４５ＧＨｚのマイクロ波Ｍを出力する。それによって、ＳＦ６ガスがマイクロ波によって放電されてプラズマ化し、プラズマガスが生成される。この放電管２０内のプラズマガスを少なくとも２つのノズル部を通じて半導体ウエーハ表面に照射することによって、プラズマエッチングを行うことができる。
【００３５】
このとき、プラズマガスは少なくとも相互に口径の異なる主ノズル部２１と補助ノズル部２２を通じて半導体ウエーハの表面に照射され、主ノズル部２１でプラズマエッチングすることによってウエーハの平坦度を向上させるとともに、補助ノズル部２２でプラズマエッチングすることによってウエーハ表面の微小な凹凸を改善することができる。
【００３６】
すなわち、口径の大きい主ノズル部から半導体ウエーハの表面にプラズマガスを照射しながら、主ノズル部をウエーハに対して相対的に移動させてウエーハ全面を走査することによって、半導体ウエーハの平坦度を向上させることができる。具体的には、制御コンピュータ４９によりＸ−Ｙ駆動機構５０を駆動し、半導体ウエーハを吸着保持したチャック４１をＸ−Ｙ方向にジグザグ状に移動させることによって、主ノズル部をウエーハ表面に対して例えば図６に示すように走査させることができる。
【００３７】
このとき、予め半導体ウエーハの厚さ分布を測定しておき、そのウエーハの厚さ分布に基づいて主ノズル部の走査速度をウエーハの厚さに略反比例するように設定してエッチングを行うことによって、主ノズル部のエッチング能力を制御して適切なエッチング除去量でプラズマエッチングを行うことができる。
【００３８】
すなわち、主ノズル部がウエーハ表面を走査する際、例えばエッチングの不要な部分（ウエーハの厚さが薄い部分）では主ノズル部を高速度で移動させることによって、その領域でのエッチング除去量を小さくすることができる。反対に、ウエーハの厚さが厚い部分では、主ノズル部の走査速度を小さくすることによって、その領域でのエッチング時間を長くしてエッチング除去量を増加させることができる。
【００３９】
また、主ノズル部のエッチング能力は、その他にもウエーハ表面に照射するエッチングガス量やマイクロ波の出力等を調節することによっても制御することができる。このように、主ノズル部のエッチング能力をウエーハの厚さ分布に基づいて制御しながら半導体ウエーハの表面全体をプラズマエッチングすることによって、半導体ウエーハの平坦度を向上させることができる。
【００４０】
そして、本発明では、このように主ノズル部でウエーハの平坦度を向上させるとともに、補助ノズル部でプラズマエッチングすることによって、ウエーハ表面の微小な凹凸を除去して、ナノトポグラフィーレベルを改善することができる。特に、ナノトポグラフィーを悪化させる原因であった主ノズル部のエッチングの際に生じたウエーハ表面上の微小な凸部を、この補助ノズル部によるプラズマエッチングによって、図３に示したようにエッチングして除去することができる。
【００４１】
このようなプラズマエッチングにおいて、主ノズル部によるプラズマエッチングと補助ノズル部によるプラズマエッチングは一回の工程で同時に行うことができるが、それぞれのノズル部でのプラズマエッチングを別々に行っても良い。主ノズル部及び補助ノズル部によるプラズマエッチングを同時に行えば、プラズマエッチングの処理時間を大幅に短縮し、製造コストも低下させることができるため、生産性を向上させることができる。
【００４２】
このとき、補助ノズル部のエッチング能力は、主ノズル部のエッチング能力の半分以下となるようにすることが好ましい。補助ノズル部のエッチング能力は、上記の主ノズル部のエッチング能力と同様に、補助ノズル部の走査速度、補助ノズル部からウエーハ表面に照射するエッチングガス量、マイクロ波の出力等を調節することによって制御することができる。そして、このような各エッチング条件を調節して、補助ノズル部のエッチング能力を主ノズル部のエッチング能力の半分以下となるようにすることによって、平坦度等のウエーハの形状品質を悪化させずにウエーハ表面のナノトポグラフィーレベルを確実に改善することができる。
【００４３】
例えば、主ノズル部のエッチング能力を制御して０．５〜３μｍ程度のエッチング代でプラズマエッチングを行うことによって、ウエーハの平坦度を向上させるとともに、補助ノズルのエッチング能力を主ノズル部の半分以下となるように制御して、補助ノズル部によるエッチング代を０．２μｍ以下、さらには０．１μｍ以下にしてウエーハ表面の凹凸、特に５０ｎｍ程度の凹凸を確実に除去することによって、ウエーハ表面のナノトポグラフィーレベルを改善することができる。
【００４４】
このとき、例えば図１に示したように、補助ノズル部２２に電磁弁２３等を配置することによって、主ノズル部２１とは別に補助ノズル部２２のエッチングガス流量のみを容易に調節することができる。このように、補助ノズル部に電磁弁を配置して主ノズル部と補助ノズル部のプラズマガス流量をそれぞれで調節することによって、主ノズル部によるエッチングと補助ノズル部によるエッチングを同時に行う場合でも、主ノズル部及び補助ノズル部のそれぞれのエッチング能力を独立して容易に制御することが可能となる。
【００４５】
この場合、ガス供給装置３０のバルブ３３を調節して、主ノズル部からのプラズマガス流量を１００〜５００ｃｃ／分とし、また補助ノズル部２２の電磁弁２３を調節して補助ノズル部２２からのプラズマガス流量を２０〜８０ｃｃ／分の範囲で、補助ノズル部のエッチング能力が主ノズル部のエッチング能力よりも半分以下となるようにすることによって、高いスループットで半導体ウエーハの平坦度を容易に向上できると同時に、平坦度等のウエーハの形状品質を悪化させずにウエーハ表面の微小な凹凸を確実にかつ高精度にエッチングすることができる。
【００４６】
このように主ノズル部及び補助ノズル部のそれぞれでプラズマエッチングを行うことによって、ウエーハの平坦度を向上させるとともに、ウエーハ表面のナノトポグラフィーレベルを改善することができるため、非常に高品質の半導体ウエーハを得ることができる。
【００４７】
尚、上記では、一つの放電管に主ノズル部と補助ノズル部が形成されたプラズマエッチング装置を示しているが、本発明はこれに限定されるものではなく、主ノズル部と補助ノズル部を個々に別々の放電管に形成しても良い。このように主ノズル部及び補助ノズル部を別々の放電管に形成することによって、その相対的な位置関係を容易にかつより高精度に変更することができる。
【００４８】
【実施例】
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例）
ＣＺ法により直径３００ｍｍのシリコンインゴットを引き上げ、得られたシリコンインゴットをスライスして厚さ８６０μｍのウエーハを切り出し、面取り、ラッピング、エッチングを順次施した後、両面同時研磨（ＤＳＰ）により１次研磨を行なった。その後、得られたシリコンウエーハの厚さ分布を測定した。続いて、以下に示す条件でプラズマエッチングを行った。
【００４９】
実施例において、プラズマエッチングは、図７に示したプラズマエッチング装置を用いて行った。このプラズマエッチング装置において、放電管の下端部に、口径１３ｍｍの主ノズル部と口径２ｍｍの補助ノズル部を図２に示すような位置関係で配置した。
【００５０】
先ず、半導体ウエーハをチャンバー内に挿入してチャック上に静電気力で吸着保持し、その後チャンバ内の真空度が５トールになるように減圧した。次に、ガス供給装置からＳＦ６ガスを放電管内に供給するとともに、マイクロ波周波数２．４５ＧＨｚ、出力４００Ｗのマイクロ波電源を使用して放電管内のＳＦ６ガスをプラズマ化した。続いて、ウエーハ表面に対向して５ｍｍの間隔をあけて配置した主ノズル部からプラズマ化したエッチングガスＳＦ６を３００ｃｃ／分で、また補助ノズル部からエッチングガスを５０ｃｃ／分でウエーハ表面に照射しながら、ウエーハ表面全体を図６に示すように走査して、プラズマエッチングを行った。このとき、Ｘ軸方向における走査間隔は４ｍｍとし、また走査速度は、予め測定したシリコンウエーハの厚さ分布に基づいて制御した。
【００５１】
プラズマエッチングを行った後、シリコンウエーハの平坦度を日本エー・ディー・イー株式会社製ＡＦＳを用いて２５ｍｍ×２５ｍｍのサイトで評価した結果、ＳＢＩＲ＝０．１０μｍであった。さらに、このシリコンウエーハの２ｍｍ×２ｍｍのナノトポグラフィーを日本エー・ディー・イー株式会社製ナノマッパーを用いて測定した結果、最大ＰＶ値が３５ｎｍで、ほとんどのエリアで１０ｎｍ程度を示し、また２０ｎｍ以下の占有率が９０％と非常に良好なナノトポグラフィーレベルを示した。
【００５２】
（比較例）
上記実施例と同じ条件で１次研磨まで行ったシリコンウエーハを作製し、このシリコンウエーハに対して、図７のプラズマエッチング装置における放電管の下端に補助ノズル部のない従来のノズル部を有するもの（本発明の主ノズル部のみを有するもの）を用いたこと以外は、上記実施例と同様の条件でプラズマエッチングを行った。
【００５３】
プラズマエッチングを行った後、実施例と同様にして、得られたシリコンウエーハの平坦度及び２ｍｍ×２ｍｍのナノトポグラフィーを測定した。その結果、ウエーハの平坦度はＳＢＩＲ＝０．１０μｍと良好であったものの、２ｍｍ×２ｍｍのナノトポグラフィーの最大ＰＶ値が１００ｎｍで、ほとんどのエリアで８０ｎｍ程度を示し、また２０ｎｍ以下の占有率が３０％とナノトポグラフィーレベルの悪化が観察された。これは、プラズマエッチングを行ったことによってウエーハ表面に生じた微小な凹凸（微小な凸部）が原因であると思われる。
【００５４】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、主ノズル部のプラズマエッチングによってウエーハの平坦度を向上させ、また補助ノズル部のプラズマエッチングによってウエーハ表面の微小な凹凸を改善することができる。それによって、高平坦度でかつナノトポグラフィーレベルの優れている高品質の半導体ウエーハを効率的に製造することができる。
【図面の簡単な説明】
【図１】本発明のプラズマエッチング装置において、主ノズル部と補助ノズル部を拡大して示した概略説明図である。
【図２】本発明のプラズマエッチング装置において、主ノズル部と補助ノズル部の位置関係を示す断面説明図である。
【図３】本発明のプラズマエッチング装置を用いて半導体ウエーハを加工する場合のウエーハのエッチング状態とエッチング後のウエーハ形状を模式的に示す模式図である。
【図４】従来のプラズマエッチング装置を用いて半導体ウエーハを加工する場合のウエーハのエッチング状態とエッチング後のウエーハ形状を模式的に示す模式図である。
【図５】従来のプラズマエッチング装置を用いてエッチングを行った半導体ウエーハの表面形状を模式的に示す模式図である。
【図６】プラズマエッチングを行う際のノズル（部）の走査方向を示す平面図である。
【図７】本発明のプラズマエッチング装置の一例を示す概略説明図である。
【図８】従来のプラズマエッチング方法を説明する概略説明図である。
【符号の説明】
１…高周波電源、 ２…プラズマ発生電極、 ３…チャック兼用電極、
４…プラズマ、 ５…ラジカル種、
６…ノズル、 ７…ウエーハ、
１０…プラズマ発生装置、 １１…マイクロ波発振器、 １２…導波管、
２０…放電管、 ２１…主ノズル部、
２２…補助ノズル部、 ２３…電磁弁、
３０…ガス供給装置、 ３１…供給パイプ、 ３２…ボンベ、
３３…バルブ、 ３４…流量制御器、
４０…チャンバ、 ４１…チャック、 ４２…真空ポンプ、
４９…制御コンピュータ、 ５０…Ｘ−Ｙ駆動機構、
５１…Ｘ駆動モータ、 ５２…Ｙ駆動モータ
Ｍ…マイクロ波、 Ｗ…半導体ウエーハ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor wafer processing method and a plasma etching apparatus for processing a semiconductor wafer by plasma etching.
[0002]
[Prior art]
Conventionally, in the production of semiconductor wafers, for example, first, a single crystal ingot is grown by a Czochralski method (CZ method) or a floating zone melting method (FZ method), and the grown single crystal ingot is cut into wafers. A chamfering process to prevent chipping of the outer periphery of the wafer, a lapping process to eliminate variations in the thickness of the wafer, an etching process to remove processing distortion and contaminants, and a polishing process to make the main surface of the wafer a mirror surface. It is performed sequentially. In addition, in order to flatten the semiconductor wafer having undergone such a process with higher accuracy, the thickness distribution of the wafer is measured, and dry etching (vapor phase etching) may be performed based on the thickness distribution. .
[0003]
Since the dry etching performed at this time is required to remove a limited local region by a predetermined amount, plasma-assisted chemical etching (PACE) is generally employed. This plasma-assisted chemical etching is a method of making the thickness of the wafer uniform while partially etching the wafer surface with a plasma gas.After measuring the thickness distribution of the wafer by an optical interference method or a capacitance method, This is a technique for controlling the amount of etching removed by a plasma gas in accordance with the thickness distribution to achieve high flatness in the wafer surface (for example, see Patent Documents 1 to 3).
[0004]
As an example of a specific method of the PACE, for example, as shown in FIG. 8, a plasma 4 is generated by applying a high-frequency voltage between a plasma generating electrode 2 and a chuck electrode 3 with a high-frequency power source 1. Radical species 5 such as radicals, ions, electrons, and the like (collectively referred to as “plasma gas”) are generated by a nozzle 6 into a predetermined position on a wafer 7 disposed on the chuck / electrode 3 below. Etching is carried out by supplying it to the place. At this time, the plasma etching is generally performed while scanning the entire surface of the wafer in a zigzag manner in the XY directions, for example, as shown in FIG. At this time, the etching removal amount can be controlled by changing the relative moving speed of the nozzle for irradiating the plasma to the wafer surface or changing the output of the high frequency power supply.
[0005]
However, in such a conventional PACE, although the flatness, particularly the SBIR (Site Back Ideal Range), is improved by etching, the wafer is etched while scanning the wafer surface at an appropriate scanning interval. As schematically shown in FIG. 5, due to the influence of the intensity distribution of the plasma gas and the like, fine irregularities (fine projections) remained on the wafer surface after the etching along the scanning direction. Usually, the size of the convex portion is very small, such as about 10 nm to 50 nm. However, if such minute irregularities are present on the wafer surface, the quality of the wafer called nanotopography is deteriorated.
[0006]
Here, SBIR and nanotopography will be described. The SBIR is the sum of the absolute values of the maximum displacements on the + side and the-side from the focal plane in the site when the plane including the site center point is the focal plane in each site. Is evaluated for each site. This area varies with wafer diameter or specifications. Generally, for a wafer or the like having a diameter of 200 mm, the value is evaluated in a region where the size of the site is about 20 mm × 20 mm.
[0007]
In addition, nanotopography (also referred to as nanotopology) refers to unevenness having a wavelength of about 0.2 mm to 20 mm and an amplitude of about several nm to 100 nm. In a region of a square block having a diameter of about 10 mm or a circular block having a diameter of about 0.1 mm to 10 mm (this range is called a window size or the like), a height difference (PV value; peak to valley) of unevenness on a wafer surface is evaluated. Is what you do. This PV value is also called Nanotopography Height or the like. In the evaluation of a semiconductor wafer by nanotopography, it is particularly desired that the maximum value of the unevenness existing in the wafer surface is small. Usually, a measurement is performed on a plurality of block ranges of a square of 2 mm × 2 mm, and the maximum value of the PV value is evaluated. The smaller the maximum value of the PV value is, the higher the quality of the wafer is evaluated. You. In some cases, the shape quality of the wafer is evaluated based on how much the area exceeding the allowable value occupies the area of the FQA (Fixed Quality Area; wafer effective area).
[0008]
That is, in the conventional plasma etching, although the flatness of the semiconductor wafer can be improved, there is a problem that the nanotopography level is deteriorated.
[0009]
[Patent Document 1]
JP-A-10-256205
[Patent Document 2]
JP-A-11-260771
[Patent Document 3]
JP 2002-25980 A
[0010]
[Problems to be solved by the invention]
Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to improve the flatness of a semiconductor wafer by performing plasma etching, and to obtain fine irregularities on the wafer surface, particularly nanotopography. It is an object of the present invention to provide a plasma etching apparatus and a semiconductor wafer processing method capable of improving the level.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, at least a gas supply device, a plasma generation device, a chamber into which a semiconductor wafer is charged, and a raw material gas introduced from the gas supply device are supplied to the plasma generation device. What is claimed is: 1. A plasma etching apparatus, comprising: a plasma etching apparatus that irradiates a surface of a semiconductor wafer with plasma by irradiating a raw material gas (plasma gas) into a plasma through a nozzle, and comprising at least two nozzles; An apparatus is provided (Claim 1).
[0012]
As described above, with a plasma etching apparatus having at least two nozzle portions, it is possible to process a semiconductor wafer with clearly different purposes of etching, and to perform plasma etching with one nozzle portion to flatten the wafer. In addition, the other nozzle portion can improve fine irregularities on the wafer surface by plasma etching a small convex portion formed by, for example, etching performed for improving flatness. . Therefore, it is possible to provide a plasma etching apparatus that can improve the flatness of a semiconductor wafer and also improve the nanotopography level on the wafer surface.
[0013]
At this time, it is preferable that the at least two nozzle portions include a main nozzle portion and an auxiliary nozzle portion having different diameters from each other (claim 2).
As described above, when the two nozzle portions are composed of the main nozzle portion and the auxiliary nozzle portion having different diameters from each other, the flatness of the wafer can be easily improved by performing plasma etching with the main nozzle portion having a large diameter. On the other hand, an apparatus capable of simultaneously improving microscopic irregularities on the wafer surface by plasma etching with the auxiliary nozzle having a small diameter.
[0014]
In this case, it is preferable that the diameter of the main nozzle portion is 10 mm or more.
As described above, when the diameter of the main nozzle portion is 10 mm or more, the semiconductor wafer can be reliably flattened, and the flattening throughput can be sufficiently ensured.
[0015]
Preferably, the diameter of the auxiliary nozzle is smaller than a scanning interval when scanning the surface of the semiconductor wafer (claim 4), and particularly, the diameter of the auxiliary nozzle is 1 mm or more and 4 mm or less. Is preferable (claim 5).
As described above, if the diameter of the auxiliary nozzle portion is smaller than the scanning interval when scanning the surface of the semiconductor wafer, the etching at the auxiliary nozzle portion does not deteriorate the wafer quality such as flatness. The device can improve minute irregularities on the wafer surface. In particular, when the diameter of the auxiliary nozzle portion is 1 mm or more and 4 mm or less, it becomes possible to etch minute irregularities on the wafer surface with high accuracy.
[0016]
Further, according to the present invention, there is provided a method for processing a semiconductor wafer, wherein the surface of the semiconductor wafer is irradiated with a source gas (plasma gas) that has been turned into plasma, and the plasma etching is performed. A method for processing a semiconductor wafer, characterized in that the surface is subjected to plasma etching by irradiating the surface of the semiconductor wafer (claim 6).
As described above, by performing plasma etching by irradiating the surface of the semiconductor wafer with the plasma gas through at least two nozzle portions, it is possible to improve the flatness of the semiconductor wafer by performing plasma etching through one nozzle portion, and further improve the otherness. By performing plasma etching through the nozzle portion, minute irregularities on the surface of the wafer can be improved, so that a high-quality semiconductor wafer having high flatness and excellent nanotopography level can be manufactured.
[0017]
At this time, the surface of the wafer is irradiated with the plasma gas through at least the main nozzle portion and the auxiliary nozzle portion having different diameters from each other, and the flatness of the wafer is improved by performing plasma etching in the main nozzle portion. By etching, minute irregularities on the wafer surface can be improved (claim 7).
As described above, by irradiating the plasma gas with the main nozzle portion and the auxiliary nozzle portion having different diameters from each other, the flatness of the wafer can be easily improved with the main nozzle portion having a large diameter, and the auxiliary nozzle having a small diameter can be obtained. Since minute irregularities on the surface of the wafer can be reliably improved in the portion, a high-quality semiconductor wafer can be efficiently obtained.
[0018]
In addition, by the plasma etching by the auxiliary nozzle portion, a minute convex portion on the wafer surface generated by the plasma etching by the main nozzle portion can be etched.
As described above, when plasma etching is usually performed to improve the flatness of a wafer, minute projections are formed on the surface of the wafer, and the nanotopography level on the surface of the wafer deteriorates. However, according to the method for processing a semiconductor wafer of the present invention, the minute projections generated by the etching of the main nozzle portion can be plasma-etched by the auxiliary nozzle portion. Can be improved.
[0019]
In this case, it is preferable that the etching capability of the auxiliary nozzle portion is set to be half or less of the etching capability of the main nozzle portion.
In this way, if the etching capability of the auxiliary nozzle portion is set to be equal to or less than half of the etching capability of the main nozzle portion, minute irregularities on the wafer surface are removed by etching without deteriorating the shape quality of the wafer such as flatness. , Can improve the nanotopography level.
[0020]
Further, it is preferable that the flow rate of the plasma gas radiated from the main nozzle portion is 100 to 500 cc / min (claim 10), and the flow rate of the plasma gas radiated from the auxiliary nozzle portion is 20 to 80 cc / min. It is preferable (claim 11).
As described above, by setting the plasma gas flow rate from the main nozzle portion to 100 to 500 cc / min, the flatness of the semiconductor wafer can be reliably improved with high throughput. Further, by setting the flow rate of the plasma gas from the auxiliary nozzle portion to 20 to 80 cc / min, it is possible to etch minute irregularities on the wafer surface with high accuracy without deteriorating the wafer shape.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described, but the present invention is not limited thereto.
The present inventors have conducted intensive studies and studies in order to prevent the deterioration of minute irregularities on the wafer surface caused by the conventional plasma etching, and as a result, the plasma gas was supplied to the semiconductor wafer through at least two nozzle portions. By performing plasma etching by irradiating the surface of the semiconductor wafer, it is possible to improve the flatness of the semiconductor wafer at one nozzle and improve the fine irregularities on the wafer surface, especially the nanotopography level at the other nozzle. As a result, the present invention has been completed.
[0022]
That is, the plasma etching apparatus of the present invention includes at least a gas supply device, a plasma generation device, a chamber into which a semiconductor wafer is charged, and converts the source gas introduced from the gas supply device into plasma with the plasma generation device, A plasma etching apparatus for irradiating a surface of a semiconductor wafer by irradiating a source gas (plasma gas) that has been turned into plasma through a nozzle portion to perform etching, characterized by comprising at least two nozzle portions.
[0023]
Hereinafter, a plasma etching apparatus of the present invention will be described in detail with reference to the drawings. FIG. 7 is a schematic explanatory view showing an example of the plasma etching apparatus according to the present invention.
As shown in FIG. 7, the plasma etching apparatus of the present invention includes a gas supply device 30, a discharge tube 20, a plasma generation device 10, and a chamber 40 into which a semiconductor wafer W is charged. A Y drive mechanism 50 is provided.
[0024]
In such a plasma etching apparatus of the present invention, the discharge tube 20 is, for example, a pipe-shaped cylinder having an outer diameter of about 26 mm formed of a dielectric aluminum oxide. In addition, the length is set to a size large enough to inactivate charged particles such as extra ions and electrons in the plasma gas generated in the discharge tube 20 before the charged particles are ejected from the lower end of the discharge tube through the nozzle portion. Have been. As a result, only active species (radical) gas having a relatively long life can be effectively supplied to the wafer surface. A supply pipe 31 of the gas supply device 30 is connected to an upper end of the discharge tube 20.
[0025]
At least two nozzles are formed at the lower end of the discharge tube 20. For example, as shown in an enlarged view of FIG. 1 and a sectional view of FIG. The section 22 is constituted by two nozzle sections. As described above, by providing the discharge tube with at least two nozzle portions, it becomes possible to process the semiconductor wafer clearly for the purpose of etching. That is, the flatness of the semiconductor wafer can be improved by one nozzle portion (main nozzle portion 21), and minute irregularities on the wafer surface can be improved by the other nozzle portion (auxiliary nozzle portion 22). It becomes.
[0026]
At this time, the diameter of the main nozzle portion 21 is preferably 10 mm or more. If the diameter of the main nozzle portion is less than 10 mm, the processing time is prolonged more than necessary when improving the flatness of the wafer, and there is a possibility that productivity may be reduced. Therefore, if the diameter of the main nozzle has a size of 10 mm or more, particularly about 10 to 20 mm, the flatness of the wafer can be ensured at a high throughput by irradiating the wafer surface with the plasma gas from the main nozzle. Can be improved.
[0027]
On the other hand, it is preferable that the diameter of the auxiliary nozzle portion 22 is smaller than a scanning interval when scanning the surface of the semiconductor wafer. The scanning interval of the semiconductor wafer is not particularly limited and is arbitrary, but plasma etching is generally performed at a scanning interval of about 4 mm in general. Further, if the diameter of the auxiliary nozzle portion is too small, it may be difficult to perform the etching efficiently, and the processing time may be prolonged more than necessary, which may cause a decrease in productivity. Therefore, the diameter of the auxiliary nozzle portion is more preferably 1 mm or more and 4 mm or less. If the diameter of the auxiliary nozzle portion has such a size, the wafer surface is plasma-etched with high precision, and It is possible to efficiently improve fine irregularities on the wafer surface without deteriorating the shape quality of the wafer.
[0028]
At this time, the relative positional relationship (arrangement) between the main nozzle portion 21 and the auxiliary nozzle portion 22 is not particularly limited, and the scanning interval at the time of etching (particularly, X at the time of scanning the nozzle as shown in FIG. 6). Direction pitch interval) and the diameter and shape of each nozzle portion. For example, as shown in FIG. 2, the position of the auxiliary nozzle portion 22 is changed according to the scanning interval so that minute projections on the wafer surface generated by plasma etching of the main nozzle portion 21 can be reliably removed by the auxiliary nozzle portion 22. It is sufficient if they are arranged appropriately.
[0029]
In the plasma etching apparatus shown in FIG. 7, the plasma generator 10 is a device for generating plasma by discharging gas in the discharge tube 20, and includes a microwave oscillator 11 and a waveguide 12. . The microwave oscillator 11 is a magnetron and can oscillate a microwave M having a predetermined frequency. The waveguide 12 is for transmitting the microwave M oscillated from the microwave oscillator 11, and is extrapolated to the discharge tube 20. A reflector (short plunger) that reflects the microwave M and forms a standing wave is attached inside the left end of the waveguide 12. Further, a 3-stub tuner for adjusting the phase of the microwave M and an isolator for bending the reflected microwave M toward the microwave oscillator 11 in a 90 ° direction are mounted in the middle of the waveguide 12.
[0030]
The gas supply device 30 is a device for supplying a gas into the discharge tube 20, 6 It has a cylinder 32 of (sulfur hexafluoride) gas or the like, and the cylinder 32 is connected to the supply pipe 31 via a valve 33 and a flow controller 34.
A chuck 41 and a vacuum pump 42 are attached to the chamber 40, and the semiconductor wafer W can be held on the chuck 41 by electrostatic force or the like. Further, the vacuum pump 42 can reduce the pressure inside the chamber 40. Further, a hole is formed in the center of the upper surface of the chamber 40, and the discharge tube 20 is inserted into the chamber 40 through the hole. Further, an O-ring is mounted between the hole and the discharge tube 20, and the space between the hole and the discharge tube 20 is kept airtight.
[0031]
The XY drive mechanism 50 installed in the chamber 40 supports the chuck 41 from below, and moves the chuck 41 by controlling the X drive motor 51 and the Y drive motor 52, and Can be scanned in the X-Y direction relative to the wafer W. The drive control of the X drive motor 51 and the Y drive motor 52 can be automatically performed based on a predetermined program in the control computer 49.
[0032]
Next, a method of processing a semiconductor wafer using the above-described plasma etching apparatus of the present invention will be described.
A method for processing a semiconductor wafer according to the present invention is a method for processing a semiconductor wafer, in which a surface of the semiconductor wafer is irradiated with a source gas (plasma gas) that has been turned into plasma and plasma-etched. It is characterized in that plasma etching is performed by irradiating the surface of the semiconductor wafer.
[0033]
Hereinafter, a method for processing a semiconductor wafer according to the present invention will be described in more detail with reference to the drawings.
First, the semiconductor wafer W is inserted into the chamber 40 of the plasma etching apparatus shown in FIG. 7, and the semiconductor wafer W is sucked and held on the chuck 41. Then, the vacuum pump 42 is driven to evacuate the chamber 40 by about 100 Pa. To a reduced pressure state.
[0034]
Next, a raw material gas is supplied into the discharge tube 20 and discharged to generate plasma. Specifically, the valve 33 of the gas supply device 30 is opened, and the SF in the cylinder 32 serving as the source gas is opened. 6 The gas is supplied into the discharge tube 20 via the supply pipe 31. At this time, the valve 33 is adjusted to 6 The gas pressure is maintained at a predetermined value, and the flow rate controller 34 adjusts the source gas to be supplied at a predetermined flow rate as described below. And like this SF 6 While adjusting the gas flow rate, the microwave oscillator 11 is driven to output a microwave M having a power of 1 kW and a frequency of 2.45 GHz, for example. Thereby, SF 6 The gas is discharged by the microwave and turned into plasma, and a plasma gas is generated. By irradiating the plasma gas in the discharge tube 20 to the surface of the semiconductor wafer through at least two nozzle portions, plasma etching can be performed.
[0035]
At this time, the plasma gas is irradiated onto the surface of the semiconductor wafer at least through the main nozzle portion 21 and the auxiliary nozzle portion 22 having different diameters from each other, and plasma etching is performed by the main nozzle portion 21 to improve the flatness of the wafer, By performing plasma etching with the nozzle portion 22, fine irregularities on the wafer surface can be improved.
[0036]
In other words, while irradiating the surface of the semiconductor wafer with the plasma gas from the large-diameter main nozzle, the main nozzle is moved relative to the wafer and the entire surface of the wafer is scanned, thereby improving the flatness of the semiconductor wafer. Can be done. Specifically, the control computer 49 drives the XY driving mechanism 50 to move the chuck 41 holding the semiconductor wafer by suction in a zigzag manner in the XY direction, so that the main nozzle portion moves relative to the wafer surface. For example, scanning can be performed as shown in FIG.
[0037]
At this time, the thickness distribution of the semiconductor wafer is measured in advance, and the etching is performed by setting the scanning speed of the main nozzle portion to be substantially inversely proportional to the thickness of the wafer based on the thickness distribution of the wafer. The plasma etching can be performed with an appropriate amount of etching removal by controlling the etching ability of the main nozzle portion.
[0038]
That is, when the main nozzle portion scans the wafer surface, for example, by moving the main nozzle portion at a high speed in a portion that does not require etching (a portion where the thickness of the wafer is thin), the amount of etching removal in that region is reduced. can do. On the other hand, in a portion where the thickness of the wafer is large, by reducing the scanning speed of the main nozzle portion, the etching time in that region can be lengthened and the amount of etching removal can be increased.
[0039]
In addition, the etching ability of the main nozzle portion can be controlled by adjusting the amount of etching gas applied to the wafer surface, the output of microwaves, and the like. As described above, by performing plasma etching on the entire surface of the semiconductor wafer while controlling the etching ability of the main nozzle portion based on the thickness distribution of the wafer, the flatness of the semiconductor wafer can be improved.
[0040]
In the present invention, the flatness of the wafer is thus improved at the main nozzle portion, and plasma etching is performed at the auxiliary nozzle portion, thereby removing minute irregularities on the wafer surface and improving the nanotopography level. be able to. In particular, the minute projections on the wafer surface which were generated during the etching of the main nozzle, which caused the nanotopography to deteriorate, were etched by the plasma etching by the auxiliary nozzle as shown in FIG. Can be removed.
[0041]
In such plasma etching, the plasma etching by the main nozzle portion and the plasma etching by the auxiliary nozzle portion can be performed simultaneously in one step, but the plasma etching in each nozzle portion may be performed separately. If the plasma etching is simultaneously performed by the main nozzle portion and the auxiliary nozzle portion, the processing time of the plasma etching can be significantly reduced and the manufacturing cost can be reduced, so that the productivity can be improved.
[0042]
At this time, it is preferable that the etching capability of the auxiliary nozzle portion be equal to or less than half the etching capability of the main nozzle portion. The etching capability of the auxiliary nozzle portion is controlled by adjusting the scanning speed of the auxiliary nozzle portion, the amount of etching gas applied from the auxiliary nozzle portion to the wafer surface, the microwave output, and the like, similarly to the etching capability of the main nozzle portion. Can be controlled. By adjusting the respective etching conditions such that the etching capability of the auxiliary nozzle portion is equal to or less than half of the etching capability of the main nozzle portion, the wafer shape quality such as flatness is not deteriorated. The nanotopography level on the wafer surface can be reliably improved.
[0043]
For example, by controlling the etching capability of the main nozzle portion and performing plasma etching with an etching allowance of about 0.5 to 3 μm, the flatness of the wafer is improved, and the etching capability of the auxiliary nozzle is less than half that of the main nozzle portion. By controlling the auxiliary nozzle portion to have an etching allowance of 0.2 μm or less, and more preferably 0.1 μm or less, the irregularities on the wafer surface, in particular, irregularities of about 50 nm, are reliably removed, so that Topography levels can be improved.
[0044]
At this time, for example, as shown in FIG. 1, by disposing the electromagnetic valve 23 and the like in the auxiliary nozzle portion 22, it is possible to easily adjust only the etching gas flow rate of the auxiliary nozzle portion 22 separately from the main nozzle portion 21. it can. In this way, by arranging the solenoid valve in the auxiliary nozzle portion and adjusting the plasma gas flow rates of the main nozzle portion and the auxiliary nozzle portion respectively, even when etching by the main nozzle portion and etching by the auxiliary nozzle portion are performed simultaneously, It becomes possible to easily and independently control the respective etching capabilities of the main nozzle portion and the auxiliary nozzle portion.
[0045]
In this case, the valve 33 of the gas supply device 30 is adjusted to set the plasma gas flow rate from the main nozzle to 100 to 500 cc / min. The flatness of the semiconductor wafer can be easily improved with a high throughput by making the etching capability of the auxiliary nozzle portion less than half the etching capability of the main nozzle portion at a plasma gas flow rate of 20 to 80 cc / min. At the same time, minute irregularities on the wafer surface can be reliably and accurately etched without deteriorating the wafer shape quality such as flatness.
[0046]
By performing plasma etching in each of the main nozzle portion and the auxiliary nozzle portion as described above, the flatness of the wafer can be improved, and the nanotopography level on the wafer surface can be improved. You can get a wafer.
[0047]
In the above description, the plasma etching apparatus in which the main nozzle part and the auxiliary nozzle part are formed in one discharge tube is shown, but the present invention is not limited to this, and the main nozzle part and the auxiliary nozzle part are The discharge tubes may be individually formed. By forming the main nozzle portion and the auxiliary nozzle portion in separate discharge tubes as described above, the relative positional relationship can be changed easily and with higher accuracy.
[0048]
【Example】
Hereinafter, the present invention will be described more specifically with reference to Examples and Comparative Examples, but the present invention is not limited thereto.
(Example)
A silicon ingot having a diameter of 300 mm is pulled up by the CZ method, the obtained silicon ingot is sliced, a wafer having a thickness of 860 μm is cut out, and chamfering, lapping and etching are sequentially performed. Then, primary polishing is performed by simultaneous double-side polishing (DSP). Done. Thereafter, the thickness distribution of the obtained silicon wafer was measured. Subsequently, plasma etching was performed under the following conditions.
[0049]
In the examples, the plasma etching was performed using the plasma etching apparatus shown in FIG. In this plasma etching apparatus, a main nozzle having a diameter of 13 mm and an auxiliary nozzle having a diameter of 2 mm were arranged at the lower end of the discharge tube in a positional relationship as shown in FIG.
[0050]
First, a semiconductor wafer was inserted into a chamber and held by suction on a chuck by electrostatic force, and then the pressure was reduced so that the degree of vacuum in the chamber was 5 Torr. Next, SF from the gas supply device 6 The gas is supplied into the discharge tube, and the SF in the discharge tube is set using a microwave power supply having a microwave frequency of 2.45 GHz and an output of 400 W. 6 The gas was turned into plasma. Subsequently, the etching gas SF turned into plasma from the main nozzle portion disposed at a distance of 5 mm opposite to the wafer surface. 6 While irradiating the wafer surface at 300 cc / min with an etching gas at 50 cc / min from the auxiliary nozzle portion, the entire wafer surface was scanned as shown in FIG. 6 to perform plasma etching. At this time, the scanning interval in the X-axis direction was 4 mm, and the scanning speed was controlled based on the thickness distribution of the silicon wafer measured in advance.
[0051]
After performing the plasma etching, the flatness of the silicon wafer was evaluated at a 25 mm × 25 mm site using AFS manufactured by ADI Japan, and as a result, SBIR = 0.10 μm. Furthermore, the nano-topography of 2 mm × 2 mm of this silicon wafer was measured using a nanomapper manufactured by ADP Corporation of Japan, and as a result, the maximum PV value was 35 nm, showing about 10 nm in most areas, and 20 nm or less. Showed a very good nanotopography level of 90%.
[0052]
(Comparative example)
A silicon wafer which had been subjected to primary polishing under the same conditions as in the above embodiment was produced, and the silicon wafer having a conventional nozzle portion without an auxiliary nozzle portion at the lower end of the discharge tube in the plasma etching apparatus of FIG. Plasma etching was performed under the same conditions as in the above example except that (the nozzle having only the main nozzle portion of the present invention) was used.
[0053]
After performing the plasma etching, the flatness and the nanotopography of 2 mm × 2 mm of the obtained silicon wafer were measured in the same manner as in the example. As a result, the flatness of the wafer was as good as SBIR = 0.10 μm, but the maximum PV value of the nanotopography of 2 mm × 2 mm was 100 nm, showing about 80 nm in most areas, and the occupation ratio of 20 nm or less. Was 30%, and the deterioration of the nanotopography level was observed. This is considered to be due to minute irregularities (small convex portions) generated on the wafer surface by performing the plasma etching.
[0054]
Note that the present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and has substantially the same configuration as the technical idea described in the claims of the present invention, and any device having the same operation and effect can be realized by the present invention. It is included in the technical scope of the invention.
[0055]
【The invention's effect】
As described above, according to the present invention, the flatness of the wafer can be improved by plasma etching of the main nozzle portion, and minute irregularities on the wafer surface can be improved by plasma etching of the auxiliary nozzle portion. As a result, a high-quality semiconductor wafer having a high flatness and an excellent nanotopography level can be efficiently manufactured.
[Brief description of the drawings]
FIG. 1 is a schematic explanatory view showing an enlarged view of a main nozzle portion and an auxiliary nozzle portion in a plasma etching apparatus of the present invention.
FIG. 2 is an explanatory sectional view showing a positional relationship between a main nozzle portion and an auxiliary nozzle portion in the plasma etching apparatus of the present invention.
FIG. 3 is a schematic diagram schematically showing a wafer etching state and a wafer shape after etching when processing a semiconductor wafer using the plasma etching apparatus of the present invention.
FIG. 4 is a schematic diagram schematically showing a wafer etching state and a wafer shape after etching when processing a semiconductor wafer using a conventional plasma etching apparatus.
FIG. 5 is a schematic diagram schematically showing a surface shape of a semiconductor wafer etched by using a conventional plasma etching apparatus.
FIG. 6 is a plan view showing a scanning direction of a nozzle (part) when performing plasma etching.
FIG. 7 is a schematic explanatory view showing one example of a plasma etching apparatus of the present invention.
FIG. 8 is a schematic explanatory view illustrating a conventional plasma etching method.
[Explanation of symbols]
1: high frequency power supply, 2: plasma generating electrode, 3: chuck / electrode,
4 ... plasma 5 ... radical species
6 ... nozzle, 7 ... wafer,
10 Plasma generator, 11 Microwave oscillator, 12 Waveguide,
20: discharge tube, 21: main nozzle part,
22: auxiliary nozzle part, 23: solenoid valve,
30: gas supply device, 31: supply pipe, 32: cylinder,
33: valve, 34: flow controller,
40: chamber, 41: chuck, 42: vacuum pump,
49: control computer, 50: XY drive mechanism,
51: X drive motor, 52: Y drive motor
M: microwave, W: semiconductor wafer.
