JP2004128142A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve NF characteristics where a high-resistance layer existing directly below a base electrode or a base bonding pad becomes a primary factor in a BJT (bipolar-junction-transistor). <P>SOLUTION: The BJT includes a collector layer 103, a base layer 105, and an emitter layer 107 and is formed on a high-resistance epitaxial layer 102 on a low-resistance substrate 101. An emitter electrode E is electrically connected to the substrate 101 by a low-resistance subemitter layer 110 and a buried layer 109, and a base bonding pad BP connected to a base electrode B is provided in a region directly above the subemitter layer 110. The subemitter layer 109 also becomes ground potential by grounding the substrate 101, thermal noise generated in the epitaxial layer is relieved from the subemitter layer 110 for preventing input to the base bonding pad BP, and noise index characteristics in the BJT are improved. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にエミッタ接地型の高周波ＢＪＴ（バイポーラ・ジャンクション・トランジスタ）における低ノイズ・高利得を図った半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、高利得を図ったＢＪＴとして、サブストレートをエミッタとする技術が提案されている。図１６は特許文献１に記載のＢＪＴの断面図であり、ｐ＋　型サブストレート２０１上にｐ−　型エピタキシャル層２０２を有し、このｐ−　型エピタキシャル層２０２中の素子形成領域にｎ＋　型コレクタ埋込層２０３を有し、さらにその上にｎ−　型エピタキシャル層２０４を有している。このｎ−　型エピタキシャル層２０４中の前記ｎ＋　型コレクタ埋込層２０３上にはｐ型ベース層２０５を有し、さらにこのｐ型ベース層２０５中にｎ＋　型エミッタ層２０６を有している。また、前記ｎ＋　型コレクタ埋込層２０３上の一部にはｎ＋　型コレクタコンタクト層２０７を有している。そして、前記ｎ＋　型コレクタコンタクト層２０７、ｐ型ベース層２０５、ｎ＋　型エミッタ層２０６はそれぞれ基板の表面の絶縁膜２１１に設けた開口を通してそれぞれコレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅに接続されている。コレクタ電極Ｃ及びベース電極Ｂはそれぞれ図には表れない配線によって所要の電気接続が行われる。また、エミッタ電極Ｅは前記ｎ＋　型コレクタ埋込層２０３が形成されていない領域において前記ｐ＋　型サブストレート２０１上に形成されたｐ＋　型埋込層２０９及び絶縁膜下に形成されたｐ＋　型拡散層からなるチャネルストッパ層２１０を介して電気的に接続されており、これによりエミッタ電極Ｅはチャネルストッパ層２１０，ｐ＋　型埋込層２０９を介してｐ＋　型サブストレート２０１に電気接続された構成とされている。前記ｐ＋　型サブストレート２０１の裏面にはメタライズ層２２１が形成されており、図には表れないパッケージリードに接続される。
【０００３】
【特許文献１】
特開昭６４−７３６６９号公報
【０００４】
また、図１７は特許文献２に記載のチップ構成のＢＪＴの断面図であり、基本的には図１６のＢＪＴの構造と同じである。すなわち、ｐ＋　型サブストレート３０１上にｐ−　型エピタキシャル層３０２を有し、このｐ−　型エピタキシャル層３０２中の素子形成領域にｎ＋　型コレクタ埋込層３０３を有し、さらにその上にｎ−　型エピタキシャル層３０４を有している。このｎ−　型エピタキシャル層３０４中の前記ｎ＋　コレクタ埋込層３０３上にはｐ型ベース層３０５を有し、さらにその上にｎ＋　型エミッタ層３０６を有している。また、前記ｎ＋　型コレクタ埋込層３０３上の一部にはｎ＋　型コレクタコンタクト層３０７を有している。そして、ｎ＋　型コレクタコンタクト層３０７、ｐ型ベース層３０５及びｎ＋　型エミッタ層３０６はそれぞれ絶縁膜３１２に設けた開口からポリシリコン膜３２１を介してそれぞれコレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅに接続されている。その上で、エミッタ電極Ｅは前記ｎ＋　型コレクタ埋込層３０３が形成されていない領域において前記ｐ＋　型サブストレート３０１上に形成されたｐ＋　型埋込層３０９及び絶縁膜下に形成された高濃度ｐ＋　型拡散層からなるチャネルストッパ層３１０を介して電気的に接続されており、これによりエミッタ電極Ｅはチャネルストッパ層３１０及びｐ＋　型埋込層３０９を介してｐ＋　型サブストレート３０１に電気接続された構成とされている。さらに、このように形成されたＢＪＴチップはｐ＋　型サブストレート３０１の裏面においてリードフレームのアイランド３３１に搭載され、ベース電極Ｂ及びコレクタ電極ＣはそれぞれボンディングワイヤＢＷを介してリード３３２，３３３に電気接続されている。
【０００５】
【特許文献２】
特開平１０−２４７７１３号公報
【０００６】
これら従来のＢＪＴは、いずれもエミッタ層がＢＪＴのエミッタ電極及びｐ＋　型拡散層やｐ＋　型埋込層を介してｐ＋　型サブストレートに電気接続されているため、ＢＪＴに対してボンディングワイヤによるエミッタ配線を行う必要がない。そのため、ボンディングワイヤによるインピーダンスを低減して高周波特性を向上させることができるとともに、エミッタ配線の配線長を短縮して電圧降下を抑制し、利得を改善することが可能になる。
【０００７】
【発明が解決しようとする課題】
しかしながら本発明者の検討によれば、このような従来のＢＪＴでは、低雑音化を実現することが難しいという問題があることが判明した。すなわち、いずれのＢＪＴも、ベースとしてのｐ型拡散層の直下にはｎ＋　埋込層上の高抵抗のｎ−　型エピタキシャル層が存在しているので、このｐ型拡散層の直上において電気接続されているベース電極の直下には当該高抵抗のｎ−　型エピタキシャル層が存在することになる。このため、ｎ−　型エピタキシャル層に生じる熱雑音がｎ−　型エピタキシャル層とベース電極との間に存在する基板表面の絶縁膜を誘電体とする寄生容量を介してベース電極に入力され、雑音特性（ＮＦ特性）を低下させる要因となっている。また、いずれのＢＪＴにおいても図には表れないが、ベース電極を基板表面の絶縁膜上で延長されてベースとは異なる位置に設けたベースボンディングパッドに接続する構成としたときに、当該ベースボンディングパッドの直下に絶縁膜下に設けられたチャネルストッパ層としての高濃度ｐ＋　型拡散層を介して高抵抗のｐ−　型エピタキシャル層が存在する場合には、当該ｐ型エピタキシャル層に生じる熱雑音が当該基板表面の絶縁膜を誘電体とする寄生容量を介してベース電極に入力され、ＮＦ特性を低下する要因となっている。
【０００８】
本発明の目的は、このようなベース電極あるいはベースボンディングパッドの直下に存在する高抵抗層が要因となるＮＦ特性を改善したエミッタ接地型の高周波ＢＪＴとその製造方法を提供するものである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、低抵抗の半導体基板上に高抵抗の半導体層を有し、前記高抵抗の半導体層上にコレクタとベースとエミッタとを含む素子が形成され、前記エミッタに接続されるエミッタ電極を前記半導体層に設けた低抵抗の拡散層によって前記半導体基板に電気接続した半導体装置において、前記ベースに接続されて外部に導出接続するためのベースボンディングパッドを前記低抵抗の拡散層の直上領域に配設したことを特徴としている。
【００１０】
すなわち、本発明にかかるＢＪＴは、一導電型の低抵抗のサブストレートと、前記サブストレート上に成長された一導電型の高抵抗の第１のエピタキシャル層と、前記第１のエピタキシャル層中に形成された逆導電型の低抵抗のコレクタ埋込層と、前記コレクタ埋込層上に成長された逆導電型の第２のエピタキシャル層と、前記第２のエピタキシャル層に形成された一導電型のベースと、前記ベースに形成された逆導電型のエミッタと、前記第２のエピタキシャル層に形成されて前記コレクタ埋込層につながる逆導電型の低抵抗のコレクタコンタクト層と、前記ベース、エミッタ及びコレクタコンタクト層にそれぞれ接続されるベース電極、エミッタ電極、コレクタ電極と、前記第２のエピタキシャル層に形成されたサブエミッタ層と、前記サブエミッタ層を前記サブストレートに接続する一導電型の埋込層と、前記サブエミッタ層に接続されかつ前記エミッタ電極に接続されるサブエミッタ電極と、前記サブエミッタ層上を覆う絶縁膜上に形成されて前記ベース電極に接続されるベースボンディングパッドとを備える。
【００１１】
ここで、サブエミッタ層は少なくともベースボンディングパッドの直下領域の全てを覆う領域に形成されることが好ましい。また、サブエミッタ層とベースボンディングパッドとの間に導電膜が介在され、この導電膜がサブエミッタ電極に接続される構成とすることが好ましい。この場合、サブエミッタ層と導電膜とを合わせた領域は少なくともベースボンディングパッドの直下領域の全てを覆う領域として形成されていることが好ましい。また、サブエミッタ層は素子分離用のチャネルストッパ層で構成してもよい。
【００１２】
本発明の半導体装置の製造方法は、一導電型の低抵抗のサブストレート上に一導電型の高抵抗の第１のエピタキシャル層を成長する工程と、前記第１のエピタキシャル層に前記サブストレートに接続される一導電型の埋込層を形成する工程と、前記第１のエピタキシャル層中に逆導電型の低抵抗のコレクタ埋込層を形成する工程と、前記コレクタ埋込層上に逆導電型の第２のエピタキシャル層を成長する工程と、前記第２のエピタキシャル層に前記コレクタ埋込層につながる逆導電型の低抵抗のコレクタコンタクト層を形成する工程と、前記第２のエピタキシャル層に前記一導電型の埋込層に接続されるサブエミッタ層を形成する工程と、前記コレクタ埋込層上の前記第２のエピタキシャル層上に一導電型のベースを形成する工程と、前記ベースに逆導電型のエミッタを形成する工程と、前記ベース、エミッタ及びコレクタコンタクト層にそれぞれ接続されるベース電極、エミッタ電極、コレクタ電極を形成する工程と、前記サブエミッタ層と前記エミッタ電極とを接続するサブエミッタ電極を形成する工程と、前記サブエミッタ層上を覆う絶縁膜上に前記ベース電極に接続されるベースボンディングパッドを形成する工程とを備えることを特徴とする。
【００１３】
本発明の製造方法において、サブエミッタ層上を覆う絶縁膜上に導電膜を形成する工程を備え、ベースボンディングパッドはこの導電膜を覆う第２の絶縁膜上に形成し、サブエミッタ電極はこの導電膜に接続されるように形成することが好ましい。また、サブエミッタ層は素子分離絶縁膜の直下に形成されるチャネルストッパ層として形成してもよい。
【００１４】
本発明の半導体装置、特にＢＪＴによれば、エミッタはエミッタ電極からサブエミッタ電極に電気接続され、このサブエミッタ電極からサブエミッタ層及び埋込層を介して接地されるサブストレートに電気接続される。そのため、エミッタ電極に対してボンディングワイヤによるエミッタ配線を行う必要がなく、ボンディングワイヤによるインピーダンスを低減して高周波特性を向上させることができるとともに、エミッタ配線の配線長を短縮して電圧降下を抑制し、利得を改善することが可能になる。
【００１５】
また、ベース電極はベースボンディングパッドに電気接続され、このベースボンディングパッドに接続されるボンディングワイヤによって外部に接続されるが、ベースボンディングパッドの直下にはサブエミッタ層が存在しており、このサブエミッタ層埋込層を介してサブストレートに電気接続されて接地されているため、接地電位（ＧＮＤ電位）とされている。そのため、高抵抗のエピタキシャル層において生じる熱雑音はサブエミッタ層によって接地に逃がされることになり、ベースボンディングパッドの直下の絶縁膜を誘電体とする寄生容量が存在している場合でも、熱雑音がベースボンディングパッドないしベースに入力されることがなく、雑音特性（ＮＦ特性）を改善することが可能になる。
【００１６】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明の第１の実施形態のＢＪＴの各電極及び配線の平面レイアウト図、図２は図１のＡ−Ａ’線に沿う断面図である。これらの図において、高濃度低抵抗のｐ＋　型サブストレート１０１上に低濃度高抵抗のｐ−　型エピタキシャル層１０２が形成され、このｐ−　型エピタキシャル層１０２中の素子形成領域にはコレクタとなる高濃度・低抵抗のｎ＋　型コレクタ埋込層１０３が形成されている。また、このｎ＋　型コレクタ埋込層１０３上の前記ｐ−　エピタキシャル層１０２上には、低濃度・高抵抗のｎ−　型エピタキシャル層１０４が形成されており、このｎ−　型エピタキシャル層１０４にはｐ型ベース層１０５が形成され、前記ｐ型ベース層１０５にはｎ＋　型エミッタ層１０７が形成されている。さらに、前記ｎ−　型エピタキシャル層１０４には、前記ｎ＋　型コレクタ埋込層１０３に達する深さのｎ＋　型コレクタコンタクト層１０８が形成されている。一方、前記ｐ−　型エピタキシャル層１０２中の素子分離領域となる領域には高濃度・低抵抗のｐ＋　型埋込層１０９が形成されており、このｐ＋　型埋込層１０９は前記ｐ＋　型サブトスレート１０１に接する深さにまで形成されている。また、前記ｎ−　型エピタキシャル層１０４の前記ｐ＋　型埋込層１０９上には、高濃度・低抵抗のｐ＋　型サブエミッタ層１１０が形成されている。
【００１７】
そして、全表面に第１の絶縁膜１１１が形成されている。前記ｐ型ベース層１０５に対応する箇所にベースコンタクトホールが開口され、このベースコンタクトホールを覆うように第１のポリシリコン膜１２１及び第２の絶縁膜１１２が積層状態に形成されている。前記第１のポリシリコン膜１２１及び第２の絶縁膜１１２はその中心位置において前記ｎ＋　型エミッタ層１０７を露出する開口が形成されるとともに、前記第１のポリシリコン膜１２１はこの開口の周囲においてｐ型ベース層１０５に接続されている。さらに、この開口の内面にはシリコン酸化膜からなる第１及び第２の側壁１１５ａ，１１５ｂが形成され、特に第２の側壁１１５ｂで囲まれた前記開口を覆う領域及びその周囲領域に第２のポリシリコン膜１２２が形成されてｎ＋　型エミッタ層１０７に接続されている。その上で全面に第３の絶縁膜１１３及び第４の絶縁膜１１４が形成され、これら第３，４の絶縁膜を通してコレクタコンタクトホールが開口され、前記第１，３，４の絶縁膜を通してサブエミッタコンタクトホールが開口され、前記第２，３，４の絶縁膜を通してベースコンタクトホール、エミッタコンタクトホールがそれぞれ開口され、各コンタクトホール内にはバリアメタル膜１２３が形成され、さらに各コンタクトホール内に金属等の配線材料１２４が埋設され、これによりそれぞれコレクタ電極Ｃ、ザブエミッタ電極ＳＥ、ベース電極Ｂ、エミッタ電極Ｅが形成されている。
【００１８】
また、前記ｐ＋　型サブエミッタ層１１０が形成されている領域の前記第１，３，４の絶縁膜上には、前記配線材料１２４の一部を利用してベースボンディングパッドＢＰが形成されている。ここで、図１に示すように、前記配線材料１２４を前記第４の絶縁膜上で所要のパターンに形成して配線Ｌを形成することにより、前記エミッタ電極Ｅと前記サブエミッタ電極ＳＥとが電気接続され、前記ベース電極Ｂと前記ベースボンディングパッドＢＰとが電気接続され、さらに、前記コレクタ電極ＣにはコレクタボンディングパッドＣＰが電気接続されている。なお、図２に示すように、前記ｐ＋　型サブストレート１０１の裏面にはメタライズ膜１２５が形成されている。
【００１９】
このように構成されたＢＪＴは、ｐ＋　型サブストレート１０１の裏面のメタライズ１２５を利用してリードフレーム１３０のアイランド１３１上に搭載すると同時に、当該アイランド１３１に対する電気接続を行っている。また、図２には示されないが、図１に示した前記コレクタボンディングパッドＣＰ及びベースボンディングパッドＢＰは、前記リードフレームのリードにボンディングワイヤにより電気接続されている。
【００２０】
以上の構成のＢＪＴの製造方法を図３〜図１２を参照して説明する。先ず、図３のように、ｐ＋　型サブストレート１０１上にｐ−　型エピタキシャル層１０２をエピタキシャル成長する。ここで、ｐ＋　型サブストレート１０１は例えば比抵抗ρ＝０．０１〜０．１　Ωｃｍのものを用いている。また、ｐ−　型エピタキシャル層１０２はボロンを添加して例えば比抵抗ρ＝５〜３０Ωｃｍで、厚さ２〜１５μｍに形成する。
【００２１】
次いで、図４のように、表面にフォトレジストを塗布し、素子分離領域内の一部で、後にベースボンディングパッドを形成する領域よりも広い領域を開口したレジストパターン１４１を形成する。そして、このレジストパターン１４１を用いて前記ｐ−　型エピタキシャル層１０２にボロン（Ｂ）をイオン注入し、かつ１１００℃以上で熱処理して前記ｐ＋　型サブストレート１０１にまで達する深さのｐ＋　型埋込層１０９を形成する。例えば、ボロン濃度は１Ｅ１８ｃｍ−３とする。
【００２２】
次いで、図５のように、新たに表面にフォトレジストを塗布し、素子形成領域を開口したレジストパターン１４２を形成する。そして、このレジストパターン１４２を用いて前記ｐ−　型エピタキシャル層１０２の表面領域に砒素（Ａｓ）をイオン注入し、例えば抵抗ρｓ＝１０〜３０Ω／□のｎ＋　型コレクタ埋込層１０３を形成する。
【００２３】
次いで、図６のように、前記ｐ−　型エピタキシャル層１０２上にｎ−　型エピタキシャル層１０４をエピタキシャル成長する。ここで、ｎ−型エピタキシャル層１０４はリン（Ｐ）を添加して例えば比抵抗ρ＝０．５〜４Ωｃｍで、厚さ０．５〜５μｍに形成する。
【００２４】
次いで、図７のように、新たに表面にフォトレジストを塗布し、前記ｐ＋　型埋込層１０９上の領域を開口したレジストパターン１４３を形成する。そして、このレジストパターン１４３を用いて前記ｎ−　型エピタキシャル層１０４にボロン（Ｂ）をイオン注入し、かつ９００℃以上で熱処理して前記ｐ＋　型埋込層１０９にまで達するｐ＋　型サブエミッタ層１１０を形成する。例えば、ボロン濃度は１Ｅ１８ｃｍ−３とする。
【００２５】
次いで、図８のように、新たに表面にフォトレジストを塗布し、前記ｎ＋　型コレクタ埋込層１０３上の一部領域を開口したレジストパターン１４４を形成する。そして、このレジストパターン１４４を用いて前記ｎ−　型エピタキシャル層１０４にリン（Ｐ）をイオン注入し、かつ熱処理して前記ｐ＋　型コレクタ埋込層１０３にまで達するｐ＋　型コレクタコンタクト層１０８を形成する。このｐ＋　型コレクタコンタクト層１０８の比抵抗はｐ＋　型コレクタ埋込層１０３と同程度とする。
【００２６】
次いで、図９のように、表面に熱酸化法やＣＶＤ法により成長した酸化膜により第１の絶縁膜１１１を形成する。そして、前記第１の絶縁膜１１１を図外のレジストパターンを用いたフォトリソグラフィ技術を用いて選択エッチングし、ベースの形成領域を開口する。このときｎ−　型エピタキシャル層１０４の表面は浅くエッチングされる。そして、この開口した領域に熱酸化により薄いシリコン酸化膜１１１ｃを形成する。なお、要部については拡大図を併せて示している。これは図１０，図１１においても同様である。
【００２７】
次いで、図１０のように、前記第１の絶縁膜１１１及び薄いシリコン酸化膜１１１ｃの上に所要の厚さにボロン（Ｂ）を添加した第１のポリシリコン膜１２１を形成し、かつその上に第２の絶縁膜１１２を積層し、その後図外のレジストパターンを用いたフォトリソグラフィ技術により前記第２の絶縁膜１１２、第１のポリシリコン膜１２１を選択エッチングして前記開口よりも狭い領域を開口する。次いで、全面に絶縁膜を成長し、かつこの絶縁膜を異方性エッチングすることで前記第２の絶縁膜１１２の開口の内側面にのみ前記絶縁膜を残して第１の側壁１１５ａを形成し、前記第１のポリシリコン膜１２１の端部を絶縁被覆する。しかる後、前記薄いシリコン酸化膜１１１ｃをエッチングし、凹部１０６を形成する。このとき薄いシリコン酸化膜１１１ｃは第１のポリシリコン膜１２１の開口された縁部よりも外側に向けた下部領域までエッチングされるため、凹部１０６も第１の側壁１１５ａよりも拡大された領域に形成される。
【００２８】
しかる後、図１１のように、形成された凹部１０６の底面に露呈されたｎ−　型エピタキシャル層１０４上にボロン（Ｂ）を添加したＳｉＧｅを選択エピタキシャル成長し、ｎ−　型エピタキシャル層１０４と一体化されたＰ型ベース層１０５を形成する。このｐ型ベース層１０５は周辺において前記第１のポリシリコン膜１２１に接続される。再度、全面に絶縁膜を成長し、かつこの絶縁膜を異方性エッチングすることで前記第１の側壁１１５ａの内側に第２の側壁１１５ｂを形成し、開口を狭める。しかる後、第２のポリシリコン膜１２２を形成した後、当該第２のポリシリコン膜１２２に砒素（Ａｓ）を注入する。これにより注入された砒素（Ａｓ）は前記Ｐ型ベース層１０５に注入され、ｐ＋　型エミッタ層１０７が形成される。
【００２９】
その後、図１２のように、図外のレジストパターンを用いたフォトリソグラフィ技術によって第２のポリシリコン膜１２２を選択エッチングし前記第２の絶縁膜１１２及び第２の側壁１１５ｂの開口を覆う領域に残す。さらに、図外のレジストパターンを用いたフォトリソグラフィ技術によって絶縁膜１１２と第１のポリシリコン膜１２１を選択エッチングする。さらに、その上に全面にＣＶＤ法によりシリコン酸化膜からなる第３の絶縁膜１１３を形成し、その上に平坦化のための絶縁膜１１４を形成する。
【００３０】
次いで、図２に示したように、前記第４，３，１の各絶縁膜１１４，１１３，１１１を通して前記ｎ＋　型コレクタコンタクト層１０８を露出するコレクタコンタクトホールを開口し、同時に前記ｐ＋　型サブエミッタ層１１０を露出するサブエミッタコンタクトホールを開口する。また、前記第４，３，２の各絶縁膜１１４，１１３，１１２を通して前記第１のポリシリコン膜１２１を露出するベースコンタクトホールを開口する。さらに、前記第４，３の各絶縁膜１１４，１１３を通して前記第２のポリシリコン膜１２２を露出するエミッタコンタクトホールを開口する。そして、前記各コンタクトホール内にチタン（Ｔｉ）、チタンタングステン（ＴｉＷ）等からなるバリア膜１２３を形成し、さらに前記各コンタクトホールをアルミニウム（Ａｌ）や金（Ａｕ）等の金属材料１２４を埋め込んでコレクタ電極Ｃ、サブエミッタ電極ＳＥ、ベース電極Ｂ、エミッタ電極Ｅを形成する。
【００３１】
さらに、図１に示したように、これら各電極Ｃ，ＳＥ，Ｂ，Ｅと同時に前記各電極につながる配線Ｌを形成する。そして、この配線Ｌにより、前記エミッタ電極Ｅと前記サブエミッタ電極ＳＥとを電気接続する。また、前記金属材料１２４の一部で前記ｐ＋　型サブエミッタ層１１０上の前記第４絶縁膜１１４上にベースボンディングパッドＢＰを形成し、また、同時に第４絶縁膜１１４上の他の領域にコレクタボンディングパッドＣＰを形成し、当該配線工程で形成する配線Ｌによって前記ベース電極ＢとベースボンディングパッドＢＰを電気接続し、またコレクタ電極ＣとコレクタボンディングパッドＣＰを電気接続する。以上により、図１及び図２に示したＢＪＴが製造される。
【００３２】
この第１の実施形態のＢＪＴによれば、ｎ＋　型エミッタ層１０７はエミッタ電極Ｅから配線Ｌを通してサブエミッタ電極ＳＥに電気接続され、このサブエミッタ電極ＳＥからｐ＋　型サブエミッタ層１１０及びｐ＋　型埋込層１０９を介してｐ＋　型サブストレート１０１に電気接続される。さらに、ｐ＋　型サブストレート１０１から裏面のメタライズ１２５を介してリードフレーム１３０のアイランド１３１に電気接続されて接地されることになる。したがって、ＢＪＴをリードフレームに搭載したときには、エミッタ電極Ｅをリードフレームに接続するためのボンディングワイヤによるエミッタ配線を行う必要がなく、ボンディングワイヤによるインピーダンスを低減して高周波特性を向上させることができるとともに、エミッタ配線の配線長を短縮して電圧降下を抑制し、利得を改善することが可能になる。
【００３３】
また、ベース電極Ｂは配線Ｌを介してベースボンディングパッドＢＰに電気接続され、このベースボンディングパッドＢＰに接続されるボンディングワイヤによって所定のリードに電気接続されることになる。このとき、ベースボンディングパッドＢＰの直下にはｐ＋　型サブエミッタ層１１０が存在しており、このｐ＋　型サブエミッタ層１１０は前述のようにｐ＋　型埋込層１０９を介してｐ＋　型サブストレート１０１に電気接続されて接地されているため、接地電位（ＧＮＤ電位）とされている。そのため、ベースボンディングパッドＢＰの下層に存在する高抵抗のｎ−　型エピタキシャル層１０４やｐ−　型エピタキシャル層１０２で生じる熱雑音はｐ＋　型サブエミッタ層１１０によって接地に逃がされることになり、ベースボンディングパッドＢＰの直下において第４，３，１の絶縁膜を誘電体とする寄生容量が存在している場合でも、熱雑音がベースボンディングパッドＢＰないしベース電極Ｂ、さらにはＢＪＴのベースに入力されることがなく、雑音特性（ＮＦ特性）を改善することが可能になる。
【００３４】
また、この第１の実施形態ではベース層１０５をシリコンゲルマニウム（ＳｉＧｅ）層で構成しているため、バンドギャップが小さくなり、エミッタ−ベース接合がヘテロ接合となる。このＥＢヘテロ接合によりエミッタからベースへの電子注入効率が高くなるため、従来のシリコンＢＪＴに比べｈＦＥが大きくなる。従来のシリコンＢＪＴではｈＦＥの低下を避けるためベース不純物濃度を高濃度（例えば、１Ｅ１８ｃｍ−３以上）にできなかったが、ＳｉＧｅ・ＨＢＴではｈＦＥを低下させることなく、ベース不純物濃度を高濃度にできる。したがって、ＳｉＧｅ・ＨＢＴでは、ベース不純物濃度を高濃度とすることで、ベース抵抗が低減し、ベース抵抗起因で発生する熱雑音を低減できる。
【００３５】
因みに、第１の実施形態のＢＪＴでは、４００ＭＨｚ〜５．５ＧＨｚの高周波帯域での使用において、雑音特性（ＮＦ特性）が０．１〜０．３ｄＢ改善されたことが確認された。また、利得についても、エミッタボンディングワイヤを用いたＢＪＴに比較して２〜３ｄＢ改善されたことが確認されている。
【００３６】
図１３は本発明の第２の実施形態のＢＪＴの断面図であり、第１の実施形態の図２の断面図に相当する図である。なお、第１の実施形態と等価な部分には同一符号を付して詳細な説明は省略する。この第２の実施形態では、第２の絶縁膜１１２を形成した上にｎ＋　型エミッタ層１０７を形成するための第２のポリシリコン膜１２２を形成する際に、当該第２のポリシリコン膜１２２の一部１２２ａをｐ＋　型サブエミッタ層１１０の直上の領域、換言すればベースボンディングパッドＢＰを形成する領域に可及的に広い面積に形成しておく。そして、前記第２のポリシリコン膜１２２，１２２ａ上に第３及び第４の絶縁膜１１３，１１４を形成し、その後前記ｐ＋　型サブエミッタ層１１０の直上にサブエミッタ電極ＳＥを形成する際に、当該サブエミッタ電極ＳＥが前記第２のポリシリコン膜の一部１２２ａに電気接続するように構成している。
【００３７】
この第２の実施形態では、ベースボンディングパッドＢＰの直下には、第４，３の絶縁膜１１４，１１３を介してサブエミッタ電極ＳＥに接続された第２のポリシリコン膜の一部１２２ａが存在し、このポリシリコン膜１２２ａはサブエミッタ電極ＳＥを介してｐ＋　型サブエミッタ層１１０、ｐ＋　型埋込層１０９、さらにｐ＋　型サブストレート１０１に接続されて接地電位とされている。すなわち、第２のポリシリコン膜の一部１２２ａは接地シールド膜として構成されている。これにより、ベースボンディングパッドＢＰは直下において接地シールド膜１２２ａによってシールドされた状態となり、ｐ−　型エピタキシャル層１０２の熱雑音がベースボンディングパッドＢＰないしはベースに入力されることを確実に防止することが可能になる。
【００３８】
この第２の実施形態においては、ｐ＋　型サブエミッタ層１１０を広く形成し、このｐ＋　型サブエミッタ層１１０上に接地シールド膜１２２ａを形成した例を示しているが、ｐ＋　型サブエミッタ層１１０の面積に制約を受けるような場合、すなわち、ベースボンディングパッドＢＰの全直下領域にわたってｐ＋　型サブエミッタ層１１０を形成できないような場合でも、接地シールド膜１２２ａをベースボンディングパッドＢＰの全直下領域にわたって形成することでベースボンディングパッドＢＰへの熱雑音の入力防止効果を得ることができる。また、この場合、例えば、図１４に示すように、ベースボンディングパッドＢＰの全直下領域の一部の領域にｐ＋　型サブエミッタ層１１０を配設し、他の領域に接地シールド膜１２２ａがそれぞれ形成され、これらｐ＋　型サブエミッタ層１１０と接地シールド膜１２２ａとでベースボンディングパッドＢＰの全直下領域をシールドするように構成することも可能である。
【００３９】
図１５は本発明の第３の実施形態の断面図であり、第１及び第２の実施形態と等価な部分には同一符号を付して詳細な説明は省略する。この実施形態では、熱酸化膜で素子形成領域を絶縁分離するための素子分離絶縁膜１１１ａを形成し、その上に絶縁膜１１１ｂを形成して第１の絶縁膜１１１として構成している。前記素子分離絶縁膜１１１ａはＬＯＣＯＳ法あるいはＳＴＩ法等が採用可能であるが、ここではＬＯＣＯＳ法を用いた例を示している。そして、このＬＯＣＯＳ法の素子分離絶縁膜（以下、ＬＯＣＯＳ膜と称する）１１１ａの直下にｐ＋　型チャネルストッパ層１１０Ａを形成して素子間の分離を行っているが、このｐ＋　型チャネルストッパ層１１０Ａの少なくとも一部の直下に予めｐ＋　型埋込層１０９を形成しておき、ｐ＋　型サブストレート１０１に接続するように構成している。さらに、前記ＬＯＣＯＳ膜１１１ａの一部にサブエミッタ電極ＳＥを形成して前記ｐ＋　型チャネルストッパ層１１０Ａに電気接続する一方で、前記ＬＯＣＯＳ膜１１１ａ上にベースボンディングパッドＢＰを形成している。
【００４０】
この第３の実施形態では、従来技術のように素子分離絶縁膜で素子間を絶縁分離するためのｐ＋　型チャネルストッパ層１１０Ａが存在するＢＪＴに本発明を適用する場合に、当該ｐ＋　型チャネルストッパ層１１０Ａをｐ＋　型サブエミッタ層として機能させるとともに、当該ｐ＋　型チャネルストッパ層１１０Ａの直上の絶縁膜上にベースボンディングパッドＢＰを配置することで、ｐ−　型エピタキシャル層１０２やｎ−　型エピタキシャル層１０４からの熱雑音がベースボンディングパッドＢＰに入力することが防止できる。したがって、第３の実施形態では従来の製造工程をほとんどそのまま利用して本発明を実現することが可能であり、製造工程の短縮が実現できる。
【００４１】
ここで、前記各実施形態ではＮＰＮ型のＢＪＴに本発明を適用した例を示しているが、ＰＮＰ型のＢＪＴについても各層の極性を逆にすることで本発明を同様に適用することが可能である。
【００４２】
また、前記各実施形態では、セルフアラインのＳｅＧｅベースとして構成した例を示しているが、セルフアラインでイオン注入を行って形成したイオン注入ベースとして構成してもよい。あるいは、コンベンショナルなプレーナ型のベースとして構成してもよいことは言うまでもない。
【００４３】
【発明の効果】
以上説明したように本発明は、エミッタはエミッタ電極からサブエミッタ電極に電気接続され、このサブエミッタ電極からサブエミッタ層及び埋込層を介して接地されるサブストレートに電気接続される。そのため、エミッタ電極に対してボンディングワイヤによるエミッタ配線を行う必要がなく、ボンディングワイヤによるインピーダンスを低減して高周波特性を向上させることができるとともに、エミッタ配線の配線長を短縮して電圧降下を抑制し、利得を改善することが可能になる。また、ベース電極はベースボンディングパッドに電気接続され、このベースボンディングパッドに接続されるボンディングワイヤによって外部に接続されるが、ベースボンディングパッドの直下にはサブエミッタ層が存在しており、このサブエミッタ層埋込層を介してサブストレートに電気接続されて接地されているため、接地電位（ＧＮＤ電位）とされている。そのため、高抵抗のエピタキシャル層において生じる熱雑音はサブエミッタ層によって接地に逃がされることになり、ベースボンディングパッドの直下の絶縁膜を誘電体とする寄生容量が存在している場合でも、熱雑音がベースボンディングパッドないしベースに入力されることがなく、雑音特性（ＮＦ特性）を改善することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のＢＪＴの電極の平面レイアウト図である。
【図２】図１のＡ−Ａ’線に沿う断面図である。
【図３】第１の実施形態の製造方法を工程順に示す断面図のその１である。
【図４】第１の実施形態の製造方法を工程順に示す断面図のその２である。
【図５】第１の実施形態の製造方法を工程順に示す断面図のその３である。
【図６】第１の実施形態の製造方法を工程順に示す断面図のその４である。
【図７】第１の実施形態の製造方法を工程順に示す断面図のその５である。
【図８】第１の実施形態の製造方法を工程順に示す断面図のその６である。
【図９】第１の実施形態の製造方法を工程順に示す断面図のその７である。
【図１０】第１の実施形態の製造方法を工程順に示す断面図のその８である。
【図１１】第１の実施形態の製造方法を工程順に示す断面図のその９である。
【図１２】第１の実施形態の製造方法を工程順に示す断面図のその１０である。
【図１３】本発明の第２の実施形態の図２と同様の断面図である。
【図１４】本発明の第２の実施形態の変形例の図１３と同様の断面図である。
【図１５】本発明の第３の実施形態の変形例の図１３と同様の断面図である。
【図１６】従来のＢＪＴの一例の断面図である。
【図１７】従来のＢＪＴの他の例の断面図である。
【符号の説明】
１０１　ｐ＋　型サブストレート
１０２　ｐ−　型エピタキシャル層
１０３　ｎ＋　型コレクタ埋込層
１０４　ｎ−　型エピタキシャル層
１０５　ｐ型ベース層
１０７　ｎ＋　型エミッタ層
１０８　ｎ＋　型コレクタコンタクト層
１０９　ｐ＋　型埋込層
１１０　ｐ＋　型サブエミッタ層
１１１　第１の絶縁膜
１１１ａ　ＬＯＣＯＳ膜
１１２　第２の絶縁膜
１１３　第３の絶縁膜
１１４　第４の絶縁膜
１１５　側壁
１２１　第１のポリシリコン膜
１２２　第２のポリシリコン膜
１２３　バリア膜
１２４　配線材料
１３０　リードフレーム
１３１　アイランド
Ｃ　コレクタ電極
Ｂ　ベース電極
Ｅ　エミッタ電極
ＳＥ　サブエミッタ電極
ＢＰ　ベースボンディングパッド
ＣＰ　コレクタボンディングパッド
Ｌ　配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to a semiconductor device with low noise and high gain in a common emitter type high frequency BJT (Bipolar Junction Transistor) and a method of manufacturing the same.
[0002]
[Prior art]
Conventionally, a technology using a substrate as an emitter has been proposed as a BJT achieving high gain. FIG. 16 is a cross-sectional view of a BJT described in Patent Document 1, and FIG. + P on the mold substrate 201 − Type epitaxial layer 202, − N in the element formation region in the epitaxial layer 202 + Type collector buried layer 203, and n − Type epitaxial layer 204. This n − N in the epitaxial layer 204 + A p-type base layer 205 on the p-type collector buried layer 203; + It has a mold emitter layer 206. Further, the n + N on the collector buried layer 203 + Type collector contact layer 207. And n + Collector contact layer 207, p-type base layer 205, n + The mold emitter layer 206 is connected to a collector electrode C, a base electrode B, and an emitter electrode E through openings provided in the insulating film 211 on the surface of the substrate. The required electrical connection is made between the collector electrode C and the base electrode B by wiring not shown in the drawing. Further, the emitter electrode E is connected to the n + In a region where the collector buried layer 203 is not formed, + Formed on the mold substrate 201 + Buried layer 209 and p formed under the insulating film. + Are electrically connected to each other through a channel stopper layer 210 made of a diffusion layer, whereby the emitter electrode E is connected to the channel stopper layer 210, p + Through the mold buried layer 209 + It is configured to be electrically connected to the mold substrate 201. The p + A metallization layer 221 is formed on the back surface of the mold substrate 201 and is connected to package leads not shown in the figure.
[0003]
[Patent Document 1]
JP-A-64-73669
[0004]
FIG. 17 is a cross-sectional view of a BJT having a chip configuration described in Patent Document 2, which is basically the same as the structure of the BJT in FIG. That is, p + P on the mold substrate 301 − P-type epitaxial layer 302 − N in the element formation region in the p-type epitaxial layer 302 + Type collector buried layer 303, and n − Type epitaxial layer 304. This n − N in the epitaxial layer 304 + A p-type base layer 305 is provided on the collector buried layer 303, and an n-type base layer 305 is further provided thereon. + It has a mold emitter layer 306. Further, the n + N on the collector buried layer 303 + Type collector contact layer 307. And n + Collector contact layer 307, p-type base layer 305 and n + The mold emitter layer 306 is connected to a collector electrode C, a base electrode B, and an emitter electrode E through openings formed in the insulating film 312 via a polysilicon film 321 respectively. In addition, the emitter electrode E is connected to the n + In a region where the collector buried layer 303 is not formed, + Formed on the mold substrate 301 + Buried layer 309 and high concentration p formed under the insulating film. + Are electrically connected to each other through a channel stopper layer 310 formed of a mold diffusion layer. + Through the mold buried layer 309 + It is configured to be electrically connected to the mold substrate 301. Further, the BJT chip thus formed has a p + The base electrode B and the collector electrode C are mounted on the island 331 of the lead frame on the back surface of the mold substrate 301, and are electrically connected to the leads 332 and 333 via bonding wires BW, respectively.
[0005]
[Patent Document 2]
JP-A-10-247713
[0006]
In each of these conventional BJTs, the emitter layer has a BJT emitter electrode and a p-type emitter. + Type diffusion layer or p + Through the mold buried layer + Since the BJT is electrically connected to the mold substrate, it is not necessary to perform an emitter wiring using a bonding wire on the BJT. Therefore, the high-frequency characteristics can be improved by reducing the impedance due to the bonding wire, and the wiring length of the emitter wiring can be shortened to suppress the voltage drop and improve the gain.
[0007]
[Problems to be solved by the invention]
However, according to the study by the present inventors, it has been found that such a conventional BJT has a problem that it is difficult to realize low noise. That is, each of the BJTs has n + High resistance n on buried layer − Since the n-type epitaxial layer exists, the high-resistance n is located immediately below the base electrode electrically connected just above the p-type diffusion layer. − A type epitaxial layer will be present. Therefore, n − Noise generated in the p-type epitaxial layer is n − The noise is input to the base electrode via a parasitic capacitance having a dielectric formed by an insulating film on the surface of the substrate existing between the epitaxial layer and the base electrode, which is a factor of deteriorating noise characteristics (NF characteristics). Further, although not shown in any of the BJTs, when the base electrode is extended on the insulating film on the substrate surface and connected to a base bonding pad provided at a position different from the base, the base bonding High concentration p as a channel stopper layer provided under the insulating film directly under the pad + High resistance p through the diffusion layer − When the p-type epitaxial layer is present, thermal noise generated in the p-type epitaxial layer is input to the base electrode via a parasitic capacitance using the insulating film on the surface of the substrate as a dielectric, which causes a reduction in NF characteristics. ing.
[0008]
An object of the present invention is to provide a common emitter type high frequency BJT having improved NF characteristics caused by a high resistance layer existing directly under such a base electrode or a base bonding pad, and a method of manufacturing the same.
[0009]
[Means for Solving the Problems]
The semiconductor device of the present invention has a high-resistance semiconductor layer on a low-resistance semiconductor substrate, and an element including a collector, a base, and an emitter is formed on the high-resistance semiconductor layer, and is connected to the emitter. In a semiconductor device in which an emitter electrode is electrically connected to the semiconductor substrate by a low-resistance diffusion layer provided in the semiconductor layer, a base bonding pad connected to the base and led out to the outside is provided on the low-resistance diffusion layer. It is characterized by being arranged in the area directly above.
[0010]
That is, the BJT according to the present invention comprises a one-conductivity-type low-resistance substrate, a one-conductivity-type high-resistance first epitaxial layer grown on the substrate, and The formed reverse conductivity type low resistance collector buried layer, the reverse conductivity type second epitaxial layer grown on the collector buried layer, and the one conductivity type formed in the second epitaxial layer. A base, an emitter of the opposite conductivity type formed on the base, a collector contact layer of the opposite conductivity type formed on the second epitaxial layer and connected to the buried collector layer, and the base and the emitter. A base electrode, an emitter electrode, and a collector electrode respectively connected to the collector contact layer, and a sub-emitter layer formed on the second epitaxial layer; A buried layer of one conductivity type for connecting the emitter layer to the substrate, a sub-emitter electrode connected to the sub-emitter layer and connected to the emitter electrode, and formed on an insulating film covering the sub-emitter layer And a base bonding pad connected to the base electrode.
[0011]
Here, the sub-emitter layer is preferably formed in a region that covers at least the entire region immediately below the base bonding pad. Preferably, a conductive film is interposed between the sub-emitter layer and the base bonding pad, and the conductive film is preferably connected to the sub-emitter electrode. In this case, the combined region of the sub-emitter layer and the conductive film is preferably formed as a region covering at least the entire region directly below the base bonding pad. Further, the sub-emitter layer may be constituted by a channel stopper layer for element isolation.
[0012]
The method of manufacturing a semiconductor device according to the present invention includes the steps of: growing a first epitaxial layer having a high conductivity of one conductivity type on a substrate having a low resistance of one conductivity type; Forming a buried layer of one conductivity type to be connected; forming a low-resistance collector buried layer of a reverse conductivity type in the first epitaxial layer; Growing a second epitaxial layer of a mold type; forming a collector contact layer of a reverse conductivity type connected to the collector buried layer in the second epitaxial layer; Forming a sub-emitter layer connected to the one conductivity type buried layer; forming a one conductivity type base on the second epitaxial layer on the collector buried layer; Forming a base electrode, an emitter electrode, and a collector electrode respectively connected to the base, emitter, and collector contact layers; and forming the sub-emitter layer and the emitter electrode. A step of forming a sub-emitter electrode to be connected; and a step of forming a base bonding pad connected to the base electrode on an insulating film covering the sub-emitter layer.
[0013]
The manufacturing method of the present invention includes the step of forming a conductive film on the insulating film covering the sub-emitter layer, forming the base bonding pad on the second insulating film covering the conductive film, and forming the sub-emitter electrode on the second insulating film. It is preferable to be formed so as to be connected to the conductive film. Further, the sub-emitter layer may be formed as a channel stopper layer formed immediately below the element isolation insulating film.
[0014]
According to the semiconductor device of the present invention, in particular, the BJT, the emitter is electrically connected from the emitter electrode to the sub-emitter electrode, and is electrically connected from the sub-emitter electrode to the substrate grounded via the sub-emitter layer and the buried layer. . Therefore, it is not necessary to perform the emitter wiring with the bonding wire on the emitter electrode, and the impedance by the bonding wire can be reduced to improve the high-frequency characteristics, and the wiring length of the emitter wiring can be shortened to suppress a voltage drop. , It is possible to improve the gain.
[0015]
The base electrode is electrically connected to the base bonding pad, and is connected to the outside by a bonding wire connected to the base bonding pad. A sub-emitter layer exists immediately below the base bonding pad. Since it is electrically connected to the substrate via the buried layer and grounded, the ground potential (GND potential) is set. Therefore, the thermal noise generated in the high-resistance epitaxial layer is released to the ground by the sub-emitter layer, and the thermal noise is reduced even when there is a parasitic capacitance using the insulating film immediately below the base bonding pad as a dielectric. The noise characteristic (NF characteristic) can be improved without being input to the base bonding pad or the base.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a plan layout view of each electrode and wiring of the BJT according to the first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. In these figures, the high concentration low resistance p + Low-concentration, high-resistance p − Type epitaxial layer 102 is formed. − In the element forming region in the epitaxial layer 102, a high-concentration, low-resistance n + A mold collector buried layer 103 is formed. Also, this n + The p on the collector buried layer 103 − On the epitaxial layer 102, a low concentration, high resistance n − Type epitaxial layer 104 is formed. − A p-type base layer 105 is formed on the p-type base layer 105, and an n-type base layer 105 is formed on the p-type base layer 105. + A mold emitter layer 107 is formed. Further, the n − N-type epitaxial layer 104 + N at a depth reaching the collector buried layer 103 + A type collector contact layer 108 is formed. On the other hand, − In the region serving as an element isolation region in the p-type epitaxial layer 102, a high-concentration, low-resistance p + A mold buried layer 109 is formed. + Mold buried layer 109 + It is formed to a depth in contact with the mold subtoslate 101. Further, the n − Of the p-type epitaxial layer 104 + A high concentration, low resistance p + A type sub-emitter layer 110 is formed.
[0017]
Then, a first insulating film 111 is formed on the entire surface. A base contact hole is opened at a position corresponding to the p-type base layer 105, and a first polysilicon film 121 and a second insulating film 112 are formed in a laminated state so as to cover the base contact hole. The first polysilicon film 121 and the second insulating film 112 have the n + An opening exposing the type emitter layer 107 is formed, and the first polysilicon film 121 is connected to the p-type base layer 105 around the opening. Further, first and second side walls 115a and 115b made of a silicon oxide film are formed on the inner surface of this opening. In particular, a region covering the opening surrounded by the second side wall 115b and a second region are formed in the surrounding region. A polysilicon film 122 is formed and n + It is connected to the mold emitter layer 107. A third insulating film 113 and a fourth insulating film 114 are formed on the entire surface, a collector contact hole is opened through the third and fourth insulating films, and a sub-contact is formed through the first, third, and fourth insulating films. An emitter contact hole is opened, a base contact hole and an emitter contact hole are respectively opened through the second, third, and fourth insulating films. A barrier metal film 123 is formed in each contact hole. A wiring material 124 such as a metal is buried, thereby forming a collector electrode C, a sub-emitter electrode SE, a base electrode B, and an emitter electrode E, respectively.
[0018]
In addition, the p + A base bonding pad BP is formed on the first, third, and fourth insulating films in a region where the mold sub-emitter layer 110 is formed by using a part of the wiring material 124. Here, as shown in FIG. 1, by forming the wiring material 124 in a required pattern on the fourth insulating film to form the wiring L, the emitter electrode E and the sub-emitter electrode SE are separated from each other. The collector electrode C is electrically connected to the base electrode B and the base bonding pad BP, and the collector electrode C is electrically connected to a collector bonding pad CP. In addition, as shown in FIG. + A metallized film 125 is formed on the back surface of the mold substrate 101.
[0019]
The BJT configured in this way is represented by p + At the same time as mounting on the island 131 of the lead frame 130 by utilizing the metallization 125 on the back surface of the mold substrate 101, electrical connection to the island 131 is performed. Although not shown in FIG. 2, the collector bonding pad CP and the base bonding pad BP shown in FIG. 1 are electrically connected to the leads of the lead frame by bonding wires.
[0020]
A method of manufacturing the BJT having the above configuration will be described with reference to FIGS. First, as shown in FIG. + P on the mold substrate 101 − The epitaxial layer 102 is epitaxially grown. Where p + The mold substrate 101 has a specific resistance ρ = 0.01 to 0.1 Ωcm, for example. Also, p − The type epitaxial layer 102 is formed by adding boron, for example, with a specific resistance ρ = 5 to 30 Ωcm and a thickness of 2 to 15 μm.
[0021]
Next, as shown in FIG. 4, a photoresist is applied to the surface, and a resist pattern 141 is formed in a part of the element isolation region, which is opened in a region wider than a region where a base bonding pad will be formed later. Then, using the resist pattern 141, the p − (B) is ion-implanted into the p-type epitaxial layer 102, and heat-treated at 1100 ° C. or more to form the p-type epitaxial layer 102. + The depth p that reaches the mold substrate 101 + A mold buried layer 109 is formed. For example, the boron concentration is 1E18cm -3 And
[0022]
Next, as shown in FIG. 5, a photoresist is newly applied to the surface, and a resist pattern 142 having an opening in an element formation region is formed. Then, using the resist pattern 142, the p − (As) is ion-implanted into the surface region of the epitaxial layer 102, for example, n having a resistance ρs of 10 to 30Ω / □. + A mold collector buried layer 103 is formed.
[0023]
Next, as shown in FIG. − N on the epitaxial layer 102 − Type epitaxial layer 104 is epitaxially grown. Where n − The type epitaxial layer 104 is formed by adding phosphorus (P) and having a specific resistance ρ = 0.5 to 4 Ωcm and a thickness of 0.5 to 5 μm, for example.
[0024]
Next, as shown in FIG. 7, a new photoresist is applied to the surface, + A resist pattern 143 having an opening in a region on the mold embedding layer 109 is formed. Then, using the resist pattern 143, the n − (B) is ion-implanted into the p-type epitaxial layer 104, and is heat-treated at 900 ° C. or more to form the p-type layer. + P reaching the mold buried layer 109 + Form sub-emitter layer 110 is formed. For example, the boron concentration is 1E18cm -3 And
[0025]
Next, as shown in FIG. 8, a new photoresist is applied to the surface, + A resist pattern 144 having an opening in a partial region on the mold collector buried layer 103 is formed. Then, using the resist pattern 144, the n − (P) is ion-implanted into the p-type epitaxial layer 104, and heat-treated. + Reaching the collector buried layer 103 + Form collector contact layer 108 is formed. This p + Resistance of the p-type collector contact layer 108 is p + About the same as the collector buried layer 103.
[0026]
Next, as shown in FIG. 9, a first insulating film 111 is formed using an oxide film grown on the surface by a thermal oxidation method or a CVD method. Then, the first insulating film 111 is selectively etched by using a photolithography technique using a resist pattern (not shown) to open a base formation region. Then n − The surface of the type epitaxial layer 104 is etched shallowly. Then, a thin silicon oxide film 111c is formed in this opened region by thermal oxidation. In addition, the enlarged view also shows the principal part. This is the same in FIGS. 10 and 11.
[0027]
Next, as shown in FIG. 10, a first polysilicon film 121 to which boron (B) is added to a required thickness is formed on the first insulating film 111 and the thin silicon oxide film 111c. A second insulating film 112 is laminated thereon, and then the second insulating film 112 and the first polysilicon film 121 are selectively etched by a photolithography technique using a resist pattern (not shown) to form a region narrower than the opening. Open. Then, on the whole surface Insulating film Is grown, and the insulating film is anisotropically etched to form the first side wall 115a while leaving the insulating film only on the inner side surface of the opening of the second insulating film 112. The end of the silicon film 121 is covered with an insulating material. Thereafter, the thin silicon oxide film 111c is etched to form the recess 106. At this time, since the thin silicon oxide film 111c is etched to a lower region outward from the opened edge of the first polysilicon film 121, the concave portion 106 is also formed in a region which is larger than the first side wall 115a. It is formed.
[0028]
Thereafter, as shown in FIG. 11, n exposed on the bottom surface of the formed concave portion 106 is formed. − Selective epitaxial growth of SiGe to which boron (B) is added is performed on − A P-type base layer 105 integrated with the P-type epitaxial layer 104 is formed. This p-type base layer 105 is connected to the first polysilicon film 121 at the periphery. Again, an insulating film is grown on the entire surface, and the insulating film is anisotropically etched to form a second side wall 115b inside the first side wall 115a to narrow the opening. Thereafter, after forming the second polysilicon film 122, arsenic (As) is implanted into the second polysilicon film 122. As a result, the implanted arsenic (As) is implanted into the P-type base layer 105, + The mold emitter layer 107 is formed.
[0029]
Thereafter, as shown in FIG. 12, the second polysilicon film 122 is selectively etched by a photolithography technique using a resist pattern (not shown) to cover the second insulating film 112 and the region covering the openings of the second side wall 115b. leave. Further, the insulating film 112 and the first polysilicon film 121 are selectively etched by a photolithography technique using a resist pattern (not shown). Further, a third insulating film 113 made of a silicon oxide film is formed on the entire surface by a CVD method, and an insulating film 114 for flattening is formed thereon.
[0030]
Then, as shown in FIG. 2, the n layer is passed through the fourth, third, and first insulating films 114, 113, and 111. + A collector contact hole exposing the type collector contact layer 108 is opened, and + A sub-emitter contact hole exposing the mold sub-emitter layer 110 is opened. Further, a base contact hole exposing the first polysilicon film 121 is opened through the fourth, third, and second insulating films 114, 113, 112. Further, an emitter contact hole exposing the second polysilicon film 122 is opened through the fourth and third insulating films 114 and 113. Then, a barrier film 123 made of titanium (Ti), titanium tungsten (TiW) or the like is formed in each of the contact holes, and a metal material 124 such as aluminum (Al) or gold (Au) is buried in each of the contact holes. To form a collector electrode C, a sub-emitter electrode SE, a base electrode B, and an emitter electrode E.
[0031]
Further, as shown in FIG. 1, a wiring L connected to each of the electrodes C, SE, B, and E is formed at the same time. Then, the wiring L electrically connects the emitter electrode E and the sub-emitter electrode SE. In addition, a part of the metal material + Forming a base bonding pad BP on the fourth insulating film 114 on the mold type sub-emitter layer 110, and simultaneously forming a collector bonding pad CP on another region on the fourth insulating film 114; The base electrode B and the base bonding pad BP are electrically connected by the wiring L, and the collector electrode C and the collector bonding pad CP are electrically connected. As described above, the BJT shown in FIGS. 1 and 2 is manufactured.
[0032]
According to the BJT of the first embodiment, n + The emitter layer 107 is electrically connected from the emitter electrode E to the sub-emitter electrode SE through the wiring L. + Type sub-emitter layer 110 and p + Through the embedded layer 109 + It is electrically connected to the mold substrate 101. Furthermore, p + The mold substrate 101 is electrically connected to the island 131 of the lead frame 130 via the metallized surface 125 on the back surface and grounded. Therefore, when the BJT is mounted on the lead frame, it is not necessary to perform the emitter wiring by the bonding wire for connecting the emitter electrode E to the lead frame, and it is possible to reduce the impedance by the bonding wire and improve the high frequency characteristics. In addition, it is possible to suppress the voltage drop by shortening the wiring length of the emitter wiring and improve the gain.
[0033]
The base electrode B is electrically connected to the base bonding pad BP via the wiring L, and is electrically connected to a predetermined lead by a bonding wire connected to the base bonding pad BP. At this time, p is directly under the base bonding pad BP. + Type sub-emitter layer 110 is present. + Type sub-emitter layer 110 has a p + Through the embedded layer 109 + Since it is electrically connected to the mold substrate 101 and grounded, it is set to the ground potential (GND potential). Therefore, the high resistance n existing under the base bonding pad BP − Type epitaxial layer 104 or p − Noise generated in the epitaxial layer 102 is p + Even if there is a parasitic capacitance having the fourth, third and first insulating films as a dielectric just below the base bonding pad BP, thermal noise is reduced to the base bonding level. The noise characteristic (NF characteristic) can be improved without being input to the pad BP, the base electrode B, and the base of the BJT.
[0034]
Further, in the first embodiment, since the base layer 105 is composed of the silicon germanium (SiGe) layer, the band gap is reduced, and the emitter-base junction becomes a hetero junction. Since the electron injection efficiency from the emitter to the base is increased by the EB heterojunction, hFE is increased as compared with the conventional silicon BJT. In a conventional silicon BJT, the base impurity concentration is set to a high concentration (for example, 1E18 cm -3 Although the above was not possible, the base impurity concentration can be increased in SiGe.HBT without reducing hFE. Therefore, in the case of SiGe-HBT, by increasing the base impurity concentration, the base resistance is reduced, and the thermal noise caused by the base resistance can be reduced.
[0035]
Incidentally, in the BJT of the first embodiment, it was confirmed that the noise characteristic (NF characteristic) was improved by 0.1 to 0.3 dB when used in the high frequency band of 400 MHz to 5.5 GHz. Also, it has been confirmed that the gain is improved by 2 to 3 dB as compared with the BJT using the emitter bonding wire.
[0036]
FIG. 13 is a sectional view of a BJT according to the second embodiment of the present invention, and is a view corresponding to the sectional view of FIG. 2 of the first embodiment. Note that parts equivalent to those in the first embodiment are denoted by the same reference numerals, and detailed description is omitted. In the second embodiment, after forming the second insulating film 112, n + When forming the second polysilicon film 122 for forming the type emitter layer 107, a part 122a of the second polysilicon film 122 + An area as large as possible is formed in a region immediately above the mold sub-emitter layer 110, in other words, in a region where the base bonding pad BP is formed. Then, third and fourth insulating films 113 and 114 are formed on the second polysilicon films 122 and 122a. + When the sub-emitter electrode SE is formed immediately above the mold sub-emitter layer 110, the sub-emitter electrode SE is configured to be electrically connected to a part 122a of the second polysilicon film.
[0037]
In the second embodiment, a portion 122a of the second polysilicon film connected to the sub-emitter electrode SE via the fourth and third insulating films 114 and 113 exists immediately below the base bonding pad BP. Then, the polysilicon film 122a is p-type through the sub-emitter electrode SE. + Type sub-emitter layer 110, p + Mold buried layer 109 and p + Is connected to the mold substrate 101 and set to the ground potential. That is, a part 122a of the second polysilicon film is configured as a ground shield film. As a result, the base bonding pad BP is shielded by the ground shield film 122a immediately below the base bonding pad BP. − Thermal noise of the type epitaxial layer 102 can be reliably prevented from being input to the base bonding pad BP or the base.
[0038]
In the second embodiment, p + Type sub-emitter layer 110 is formed widely, + In this example, a ground shield film 122a is formed on the sub-emitter layer 110. + Is limited by the area of the sub-emitter layer 110, that is, p + Even when the sub-emitter layer 110 cannot be formed, the effect of preventing thermal noise from being input to the base bonding pad BP can be obtained by forming the ground shield film 122a over the entire region immediately below the base bonding pad BP. In this case, for example, as shown in FIG. 14, p + Type sub-emitter layer 110 is provided, and ground shield films 122a are formed in other regions, respectively. + It is also possible to configure so that the region just below the base bonding pad BP is shielded by the mold sub-emitter layer 110 and the ground shield film 122a.
[0039]
FIG. 15 is a cross-sectional view of the third embodiment of the present invention. Parts equivalent to those of the first and second embodiments are denoted by the same reference numerals, and detailed description is omitted. In this embodiment, an element isolation insulating film 111a for insulating and isolating an element formation region with a thermal oxide film is formed, and an insulating film 111b is formed thereon to form a first insulating film 111. Although the LOCOS method or the STI method can be used for the element isolation insulating film 111a, an example using the LOCOS method is shown here. Then, p is formed immediately below the LOCOS element isolation insulating film (hereinafter, referred to as a LOCOS film) 111a. + The isolation between the elements is performed by forming the mold channel stopper layer 110A. + P is formed immediately below at least a part of the mold channel stopper layer 110A. + The mold buried layer 109 is formed and p + It is configured to be connected to the mold substrate 101. Further, a sub-emitter electrode SE is formed on a part of the LOCOS film 111a to form the p-electrode SE. + While electrically connected to the mold channel stopper layer 110A, a base bonding pad BP is formed on the LOCOS film 111a.
[0040]
In the third embodiment, as in the related art, a p for insulating and isolating elements from each other with an element isolation insulating film is used. + When the present invention is applied to a BJT in which the channel stopper layer 110A exists, + Mold channel stopper layer 110A + Function as a sub-emitter layer, + By disposing the base bonding pad BP on the insulating film immediately above the mold channel stopper layer 110A, p − Noise from the n-type epitaxial layer 102 and the n − -type epitaxial layer 104 can be prevented from being input to the base bonding pad BP. Therefore, in the third embodiment, the present invention can be realized using the conventional manufacturing process almost as it is, and the manufacturing process can be shortened.
[0041]
Here, in each of the above embodiments, an example in which the present invention is applied to an NPN-type BJT is shown. However, the present invention can be similarly applied to a PNP-type BJT by reversing the polarity of each layer. It is.
[0042]
In each of the above embodiments, an example is shown in which the device is configured as a self-aligned SeGe base. However, the device may be configured as an ion implantation base formed by performing ion implantation in a self-aligned manner. Alternatively, it goes without saying that it may be configured as a conventional planar type base.
[0043]
【The invention's effect】
As described above, in the present invention, the emitter is electrically connected from the emitter electrode to the sub-emitter electrode, and is electrically connected from the sub-emitter electrode to the grounded substrate via the sub-emitter layer and the buried layer. Therefore, it is not necessary to perform the emitter wiring with the bonding wire on the emitter electrode, and the impedance by the bonding wire can be reduced to improve the high-frequency characteristics, and the wiring length of the emitter wiring can be shortened to suppress a voltage drop. , It is possible to improve the gain. The base electrode is electrically connected to the base bonding pad, and is connected to the outside by a bonding wire connected to the base bonding pad. A sub-emitter layer exists immediately below the base bonding pad. Since it is electrically connected to the substrate via the buried layer and grounded, the ground potential (GND potential) is set. Therefore, the thermal noise generated in the high-resistance epitaxial layer is released to the ground by the sub-emitter layer, and the thermal noise is reduced even when there is a parasitic capacitance using the insulating film immediately below the base bonding pad as a dielectric. The noise characteristic (NF characteristic) can be improved without being input to the base bonding pad or the base.
[Brief description of the drawings]
FIG. 1 is a plan layout diagram of electrodes of a BJT according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line AA ′ of FIG.
FIG. 3 is a first sectional view showing the manufacturing method of the first embodiment in the order of steps;
FIG. 4 is a second sectional view illustrating the manufacturing method of the first embodiment in the order of steps;
FIG. 5 is a third sectional view showing the manufacturing method of the first embodiment in the order of steps;
FIG. 6 is a fourth sectional view illustrating the manufacturing method of the first embodiment in the order of steps;
FIG. 7 is a fifth sectional view illustrating the manufacturing method of the first embodiment in the order of steps;
FIG. 8 is a sixth sectional view showing the manufacturing method of the first embodiment in the order of steps;
FIG. 9 is a seventh sectional view showing the manufacturing method of the first embodiment in the order of steps;
FIG. 10 is an eighth sectional view showing the manufacturing method of the first embodiment in the order of steps;
FIG. 11 is a sectional view of the manufacturing method of the first embodiment, taken along line 9 thereof;
FIG. 12 is a cross-sectional view No. 10 showing the manufacturing method of the first embodiment in the order of steps.
FIG. 13 is a sectional view similar to FIG. 2 of a second embodiment of the present invention.
FIG. 14 is a cross-sectional view similar to FIG. 13 of a modification of the second embodiment of the present invention.
FIG. 15 is a sectional view similar to FIG. 13 of a modification of the third embodiment of the present invention.
FIG. 16 is a cross-sectional view of an example of a conventional BJT.
FIG. 17 is a cross-sectional view of another example of a conventional BJT.
[Explanation of symbols]
101 p + Mold substrate
102 p − Type epitaxial layer
103 n + Type collector buried layer
104 n − Type epitaxial layer
105 p-type base layer
107 n + Type emitter layer
108 n + Type collector contact layer
109 p + Mold embedded layer
110 p + Type sub-emitter layer
111 first insulating film
111a LOCOS film
112 Second insulating film
113 Third insulating film
114 fourth insulating film
115 Side wall
121 First polysilicon film
122 Second polysilicon film
123 barrier film
124 Wiring material
130 Lead frame
131 Island
C Collector electrode
B base electrode
E Emitter electrode
SE sub-emitter electrode
BP base bonding pad
CP Collector bonding pad
L wiring

Claims (13)

低抵抗の半導体基板上に高抵抗の半導体層を有し、前記高抵抗の半導体層上にコレクタとベースとエミッタとを含む素子が形成され、前記エミッタに接続されるエミッタ電極を前記半導体層に設けた低抵抗の拡散層によって前記半導体基板に電気接続した半導体装置において、前記ベースに接続されて外部に導出接続するためのベースボンディングパッドを前記低抵抗の拡散層の直上領域に配設したことを特徴とする半導体装置。An element including a collector, a base, and an emitter is formed on the high-resistance semiconductor layer, and an emitter electrode connected to the emitter is formed on the semiconductor layer. In the semiconductor device electrically connected to the semiconductor substrate by the provided low-resistance diffusion layer, a base bonding pad connected to the base and led to the outside is provided in a region immediately above the low-resistance diffusion layer. A semiconductor device characterized by the above-mentioned. 一導電型の低抵抗のサブストレートと、前記サブストレート上に成長された一導電型の高抵抗の第１のエピタキシャル層と、前記第１のエピタキシャル層中に形成された逆導電型の低抵抗のコレクタ埋込層と、前記コレクタ埋込層及び前記第１のエピタキシャル層上に成長された逆導電型の第２のエピタキシャル層と、前記第２のエピタキシャル層に形成された一導電型のベースと、前記ベースに形成された逆導電型のエミッタと、前記第２のエピタキシャル層に形成されて前記コレクタ埋込層につながる逆導電型の低抵抗のコレクタコンタクト層と、前記ベース、エミッタ及びコレクタコンタクト層にそれぞれ接続されるベース電極、エミッタ電極、コレクタ電極と、前記第２のエピタキシャル層に形成されたサブエミッタ層と、前記サブエミッタ層を前記サブストレートに接続する一導電型の埋込層と、前記サブエミッタ層に接続されかつ前記エミッタ電極に接続されるサブエミッタ電極と、前記サブエミッタ層上を覆う絶縁膜上に形成されて前記ベース電極に接続されるベースボンディングパッドとを備えることを特徴とする半導体装置。A one-conductivity-type low-resistance substrate; a one-conductivity-type high-resistance first epitaxial layer grown on the substrate; and a reverse-conductivity-type low-resistance formed in the first epitaxial layer. A buried collector layer, a second epitaxial layer of the opposite conductivity type grown on the collector buried layer and the first epitaxial layer, and a base of one conductivity type formed on the second epitaxial layer. An emitter of the opposite conductivity type formed on the base, a collector contact layer of the opposite conductivity type formed on the second epitaxial layer and connected to the buried collector layer, and the base, the emitter and the collector A base electrode, an emitter electrode, and a collector electrode respectively connected to the contact layer; a sub-emitter layer formed on the second epitaxial layer; A buried layer of one conductivity type for connecting a mitter layer to the substrate, a sub-emitter electrode connected to the sub-emitter layer and connected to the emitter electrode, and formed on an insulating film covering the sub-emitter layer And a base bonding pad connected to the base electrode. 前記サブストレートは接地されることを特徴とする請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein said substrate is grounded. 前記コレクタ、ベース、エミッタでバイポーラ・ジャンクション・トランジスタが構成される請求項２又は３に記載の半導体装置。4. The semiconductor device according to claim 2, wherein said collector, base, and emitter form a bipolar junction transistor. 前記サブエミッタ層は少なくとも前記ベースボンディングパッドの直下領域の全てを覆う領域に形成されていることを特徴とする請求項２ないし４のいずれかに記載の半導体装置。5. The semiconductor device according to claim 2, wherein said sub-emitter layer is formed in a region covering at least an entire region immediately below said base bonding pad. 前記サブエミッタ層と前記ベースボンディングパッドとの間に導電膜が介在され、前記導電膜が前記サブエミッタ電極に接続されていることを特徴とする請求項２ないし４のいずれかに記載の半導体装置。5. The semiconductor device according to claim 2, wherein a conductive film is interposed between the sub-emitter layer and the base bonding pad, and the conductive film is connected to the sub-emitter electrode. . 前記サブエミッタ層と前記導電膜とを合わせた領域は少なくとも前記ベースボンディングパッドの直下領域の全てを覆う領域として形成されていることを特徴とする請求項６に記載の半導体装置。7. The semiconductor device according to claim 6, wherein a region in which the sub-emitter layer and the conductive film are combined is formed as a region covering at least an entire region immediately below the base bonding pad. 前記導電膜は前記ベース電極の一部を構成する導電膜と同一層の導電膜で構成されていることを特徴とする請求項６又は７に記載の半導体装置。8. The semiconductor device according to claim 6, wherein the conductive film is formed of the same conductive film as a conductive film forming a part of the base electrode. 前記サブエミッタ層は素子分離用のチャネルストッパ層で形成されていることを特徴とする請求項２ないし８のいずれかに記載の半導体装置。9. The semiconductor device according to claim 2, wherein said sub-emitter layer is formed by a channel stopper layer for element isolation. 前記エミッタ電極と、前記サブエミッタ層とを接続するサブエミッタ電極とが同一配線層で形成され、前記ベース電極と前記ベースボンディングパッドとが同一配線層で形成されていることを特徴とする請求項２ないし９のいずれかに記載の半導体装置。3. The semiconductor device according to claim 1, wherein the emitter electrode and a sub-emitter electrode connecting the sub-emitter layer are formed in the same wiring layer, and the base electrode and the base bonding pad are formed in the same wiring layer. 10. The semiconductor device according to any one of 2 to 9. 一導電型の低抵抗のサブストレート上に一導電型の高抵抗の第１のエピタキシャル層を成長する工程と、前記第１のエピタキシャル層に前記サブストレートに接続される一導電型の埋込層を形成する工程と、前記第１のエピタキシャル層中に逆導電型の低抵抗のコレクタ埋込層を形成する工程と、前記コレクタ埋込層及び前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を成長する工程と、前記第２のエピタキシャル層に前記コレクタ埋込層につながる逆導電型の低抵抗のコレクタコンタクト層を形成する工程と、前記第２のエピタキシャル層に前記一導電型の埋込層に接続されるサブエミッタ層を形成する工程と、前記コレクタ埋込層上の前記第２のエピタキシャル層上に一導電型のベースを形成する工程と、前記ベースに逆導電型のエミッタを形成する工程と、前記ベース、エミッタ及びコレクタコンタクト層にそれぞれ接続されるベース電極、エミッタ電極、コレクタ電極を形成する工程と、前記サブエミッタ層と前記エミッタ電極とを接続するサブエミッタ電極を形成する工程と、前記サブエミッタ層上を覆う絶縁膜上に前記ベース電極に接続されるベースボンディングパッドを形成する工程とを備えることを特徴とする半導体装置の製造方法。Growing a first epitaxial layer of one conductivity type and high resistance on a substrate of low resistance of one conductivity type, and a buried layer of one conductivity type connected to the substrate and connected to the first epitaxial layer; Forming a collector buried layer of the opposite conductivity type in the first epitaxial layer; and forming a reverse buried layer of the opposite conductivity type on the collector buried layer and the first epitaxial layer. Growing a second epitaxial layer, forming a reverse-conductive low-resistance collector contact layer connected to the collector buried layer in the second epitaxial layer, and forming the one conductive layer in the second epitaxial layer. Forming a sub-emitter layer connected to the buried layer of the mold, forming a base of one conductivity type on the second epitaxial layer on the buried collector layer, Forming an emitter of the opposite conductivity type, forming a base electrode, an emitter electrode, and a collector electrode connected to the base, emitter, and collector contact layers, respectively, and connecting the sub-emitter layer and the emitter electrode. Forming a sub-emitter electrode to be formed, and forming a base bonding pad connected to the base electrode on an insulating film covering the sub-emitter layer. 前記サブエミッタ層上を覆う絶縁膜上に導電膜を形成する工程を備え、前記ベースボンディングパッドは前記導電膜を覆う第２の絶縁膜上に形成し、前記サブエミッタ電極は前記導電膜に接続されるように形成することを特徴とする請求項１１に記載の半導体装置の製造方法。Forming a conductive film on an insulating film covering the sub-emitter layer, forming the base bonding pad on a second insulating film covering the conductive film, and connecting the sub-emitter electrode to the conductive film. The method of manufacturing a semiconductor device according to claim 11, wherein the semiconductor device is formed so as to be formed. 前記サブエミッタ層は素子分離絶縁膜の直下に形成されるチャネルストッパ層として形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。13. The method of manufacturing a semiconductor device according to claim 11, wherein the sub-emitter layer is formed as a channel stopper layer formed immediately below an element isolation insulating film.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005207A (en) * 2004-06-18 2006-01-05 Renesas Technology Corp Semiconductor device
US7732896B2 (en) * 2005-07-13 2010-06-08 Nec Electronics Corporation Semiconductor apparatus and method of manufacturing the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156776A (en) * 2004-11-30 2006-06-15 Toshiba Corp Semiconductor device
JP5048230B2 (en) * 2005-03-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド Semiconductor device and manufacturing method thereof
US8137995B2 (en) * 2008-12-11 2012-03-20 Stats Chippac, Ltd. Double-sided semiconductor device and method of forming top-side and bottom-side interconnect structures
JP6057145B2 (en) * 2012-04-04 2017-01-11 株式会社村田製作所 Transistor
JP2018018950A (en) * 2016-07-28 2018-02-01 株式会社沖データ Semiconductor device, light-emitting element array, optical print head, and method of manufacturing semiconductor device
US20200098698A1 (en) * 2018-09-26 2020-03-26 Intel Corporation Novel wafer level chip scale package (wlcsp), flip-chip chip scale package (fccsp), and fan out shielding concepts

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57192074A (en) * 1981-05-22 1982-11-26 Hitachi Ltd Semiconductor device
JPS6473669A (en) * 1987-09-14 1989-03-17 Fujitsu Ltd Semiconductor integrated circuit
JPH10247713A (en) * 1997-03-05 1998-09-14 Toshiba Corp Semiconductor element, semiconductor device and manufacture thereof
JP2000252289A (en) * 1999-03-03 2000-09-14 Toshiba Corp Bipolar transistor and its manufacture
JP2002508889A (en) * 1997-07-04 2002-03-19 テレフオンアクチーボラゲツト エル エム エリクソン（パブル） Bipolar power transistor and manufacturing method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02210860A (en) 1989-02-09 1990-08-22 Fujitsu Ltd Semiconductor integrated circuit device
JPH063840B2 (en) 1989-03-31 1994-01-12 株式会社東芝 Semiconductor device
JPH10163332A (en) 1996-11-29 1998-06-19 Sony Corp Semiconductor device and its manufacture
DE19740909C2 (en) * 1997-09-17 1999-07-01 Siemens Ag Arrangement for reducing noise in microwave transistors and method for their production
US5965930A (en) 1997-11-04 1999-10-12 Motorola, Inc. High frequency bipolar transistor and method of forming the same
EP1061572A1 (en) 1999-06-16 2000-12-20 STMicroelectronics S.r.l. Intergrated stucture for radio frequency applications
JP2003037113A (en) * 2001-07-23 2003-02-07 Mitsubishi Electric Corp Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57192074A (en) * 1981-05-22 1982-11-26 Hitachi Ltd Semiconductor device
JPS6473669A (en) * 1987-09-14 1989-03-17 Fujitsu Ltd Semiconductor integrated circuit
JPH10247713A (en) * 1997-03-05 1998-09-14 Toshiba Corp Semiconductor element, semiconductor device and manufacture thereof
JP2002508889A (en) * 1997-07-04 2002-03-19 テレフオンアクチーボラゲツト エル エム エリクソン（パブル） Bipolar power transistor and manufacturing method
JP2000252289A (en) * 1999-03-03 2000-09-14 Toshiba Corp Bipolar transistor and its manufacture

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005207A (en) * 2004-06-18 2006-01-05 Renesas Technology Corp Semiconductor device
US7732896B2 (en) * 2005-07-13 2010-06-08 Nec Electronics Corporation Semiconductor apparatus and method of manufacturing the same

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