JP2004127971A

JP2004127971A - Semiconductor device

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Publication number: JP2004127971A
Application number: JP2002285699A
Authority: JP
Inventors: Takehiko Kameyama; 亀山　武彦
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2002-09-30
Filing date: 2002-09-30
Publication date: 2004-04-22
Anticipated expiration: 2022-09-30
Also published as: JP4210504B2

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a semiconductor device provided with a heterojunction bipolar transistor and a resistor element in which a high resistance small resistor element is formed while suppressing the variation in resistance. <P>SOLUTION: In the semiconductor device provided with a heterojunction bipolar transistor and a resistor element by forming at least a sub-collector layer, a collector layer, a base layer and an emitter layer sequentially on a semi-insulating substrate from below, at least one layer of the same conductivity as that of the collector layer is provided between the semi-insulating substrate and the sub-collector layer. Furthermore, a resistor layer of a material different from that of the sub-collector layer is provided and the resistive element is constituted of the resistor layer between two electrodes spaced apart from each other. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合バイポーラトランジスタと抵抗素子を同一基板上に形成した半導体装置に関する。
【０００２】
【従来の技術】
ヘテロ接合バイポーラトランジスタを含む半導体装置において、抵抗素子を形成する場合、エピタキシャル成長で積層した、エミッタ層、ベース層、コレクタ層、あるいは電極がエミッタ層やコレクタ層とオーミック接触を得るために形成するサブエミッタ層やサブコレクタ層の各層をそれぞれ抵抗層として使用する。このようにして形成される抵抗素子は、抵抗値のバラツキが少なく、１０ｋΩ以上の抵抗素子を作製する場合でも設計上できるだけ面積を小さくすることが要求される。
【０００３】
また、コレクタ層より上のエピタキシャル層を使って抵抗素子を形成する場合、コレクタ層が印加電圧に依存する容量成分となり抵抗値が周波数特性をもってしまうということから、サブコレクタ層を抵抗層として使用することが多い。
【０００４】
図３は、同一基板上に形成したヘテロ接合バイポーラトランジスタとサブコレクタ層による抵抗素子とを含む半導体装置の構造を示す断面図である。この半導体装置の構造と製造方法について説明する。半絶縁性ＧａＡｓ基板１上に、ｎ^＋型ＧａＡｓサブコレクタ層２、ｎ⁻型ＧａＡｓコレクタ層３、ｐ^＋型ＧａＡｓベース層４、ｎ型ＩｎＧａＰエミッタ層５、サブエミッタ層６（ｎ^＋型ＩｎＧａＡｓ／ｎ^＋型ＧａＡｓ）をエピタキシャル成長により順次積層形成するとともに、部分的にエッチングした各層にエミッタ電極９、ベース電極８、コレクタ電極７を形成し、ヘテロ接合バイポーラトランジスタを構成する。
【０００５】
一方、ヘテロ接合トランジスタとは別の領域で、上層のコレクタ層３を取除いたサブコレクタ層２上に、コレクタ電極７と同時に同一材料のＡｕＧｅ／Ｎｉ／Ａｕで形成した２つのオーミック電極１０を設け、２つの電極下のサブコレクタ層による抵抗素子を作製する。そして、素子分離、及び抵抗素子の幅を規定するためイオン注入により絶縁化してアイソレーション領域１１を形成する。
【０００６】
上記のサブコレクタ層抵抗を作製する場合、コレクタ層３のエッチング工程では、コレクタ層３とサブコレクタ層２が同材質のＧａＡｓで形成されているため、エッチングの終点検出が難しく、オーバーエッチングにより抵抗層となるサブコレクタ層２の厚みが薄くなる場合が発生する。更に、サブコレクタ層２のキャリア濃度が高いため、サブコレクタ層２のエッチング深さによりシート抵抗のバラツキが大きいという問題があった。
【０００７】
このような問題に対して、サブコレクタ層をＩｎＧａＰなどのコレクタ層とは異なる材料に替えるとともにＧａＡｓのみをエッチングしＩｎＧａＰはエッチングしない選択性を有するエッチャントを用いることで、サブコレクタ層をエッチングすることなくコレクタ層のみをエッチングして抵抗層の厚みを一定にし抵抗値のバラツキを少なくした抵抗素子が公開されている（特許文献１参照）。
【０００８】
【特許文献１】
特開平１０−１０７０３９号公報
【０００９】
【発明が解決しようとする課題】
サブコレクタ層抵抗の場合、シート抵抗が大きいほど、小さい抵抗素子を作製することができるが、上記の特許文献１に記載されているコレクタ層とサブコレクタ層を異なる材料を用いる方法では、抵抗値のバラツキは少なくなるものの、電極とオーミックをとるためサブコレクタ層のシートキャリア濃度を高く保つ必要があり、高抵抗の抵抗素子を作製することが難しいという問題点があった。
【００１０】
本発明は上記の問題点を解消し、抵抗値のバラツキが少なく、かつ高抵抗でサイズの小さい抵抗素子をもつ半導体装置を形成することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、半絶縁性基板上に、下から順に少なくともサブコレクタ層、コレクタ層、ベース層、エミッタ層が積層形成されて、ヘテロ接合バイポーラトランジスタと抵抗素子とを備えた半導体装置において、前記半絶縁性基板と前記サブコレクタ層の間には、少なくとも該サブコレクタ層と同一導電型で成る一層を含み、かつ前記サブコレクタ層と異なる材質から成る抵抗層が設けられ、前記抵抗素子は離間した２つの電極間の前記抵抗層により構成されていることを特徴とする。また、前記抵抗層は、前記サブコレクタ層と接する上層は前記サブコレクタ層と同一導電型の層とし、下層は無添加の前記上層と同一材質の層からなる２層構造としたことを特徴とする。
【００１２】
【発明の実施の形態】
図１に本発明の実施の形態の半導体装置の構造を示す断面図の一例を示す。半絶縁性ＧａＡｓ基板１上に、無添加のＩｎＧａＰ抵抗層１２（キャリア濃度１×１０^１５ｃｍ^−３以下、膜厚１０００Å）、Ｓｉドープを行なったｎ型ＩｎＧａＰ抵抗層１３（キャリア濃度１×１０^１８ｃｍ^−３、膜厚１０００Å）、Ｓｉドープを行なったｎ^＋型ＧａＡｓサブコレクタ層２（キャリア濃度３×１０^１８ｃｍ^−３、膜厚４０００Å）、Ｓｉドープを行なったｎ⁻型ＧａＡｓコレクタ層３（キャリア濃度２×１０^１６ｃｍ^−３、膜厚４０００Å）、Ｃドープを行なったｐ^＋型ＧａＡｓベース層４、Ｓｉドープを行なったｎ型ＩｎＧａＰエミッタ層５、Ｓｉドープを行なったサブエミッタ層６（ｎ^＋型ＩｎＧａＡｓ／ｎ^＋型ＧａＡｓ）からなるエピタキシャル層が積層形成されており、ＡｕＧｅ／Ｎｉ／Ａｕからなるエミッタ電極９、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕからなるベース電極８、ＡｕＧｅ／Ｎｉ／Ａｕからなるコレクタ電極７が各エピタキシャル層に形成されヘテロ接合バイポーラトランジスタを構成している。
【００１３】
一方、コレクタ電極７と同一材料のサブコレクタ層２表面の２つのオーミック電極１０の間には、表面のサブコレクタ層を除去したｎ型ＩｎＧａＰ抵抗層１３とＩｎＧａＰ抵抗層１２の２層構造の抵抗層による抵抗素子が形成されている。抵抗素子の電極は、コレクタ電極と同様にサブコレクタ層に形成しているため容易にオーミック接触が得られる。また、ＧａＡｓ層とＩｎＧａＰ層は伝導帯の不連続が０．１ｅＶ程度と小さいため、キャリア濃度を上記の例のように調整することで容易にオーミック性の特性を得ることができる。さらに、ヘテロ接合バイポーラトランジスタ領域の抵抗層１３と抵抗層１２はサブコレクタ層２の下層にあるためトランジスタ側の動作には影響しない。
【００１４】
次に、この半導体装置の製造方法を説明する。半絶縁性ＧａＡｓ基板１上に、無添加のＩｎＧａＰ抵抗層１２、ｎ型ＩｎＧａＰ抵抗層１３、ｎ^＋型ＧａＡｓサブコレクタ層２、ｎ⁻型ＧａＡｓコレクタ層３、ｐ^＋型ＧａＡｓベース層４、ｎ型ＩｎＧａＰエミッタ層５、サブエミッタ層６（ｎ^＋型ＩｎＧａＡｓ／ｎ^＋型ＧａＡｓ）を分子線エピタキシーによるエピタキシャル成長で順次積層形成する。
【００１５】
ヘテロ接合バイポーラトランジスタを形成するため、ホトレジスト等をマスクとして使用しメサ構造にサブエミッタ層６、エミッタ層５、ベース層４、コレクタ層３を順次エッチングする。このときコレクタ層３を完全に除去するためサブコレクタ層２も多少エッチングされる。
【００１６】
一方、抵抗素子形成領域のサブコレクタ層２より上層も上記のエッチングで完全に除去される。そして、クエン酸と過酸化水素の混合液により図２（ａ）と（ｂ）に示すように抵抗素子の幅方向には形成する抵抗層領域より広くｎ型ＩｎＧａＰ抵抗層１３が露出するまでサブコレクタ層２をエッチングする。クエン酸系混合液によるサブコレクタ層であるＧａＡｓのエッチングは、ＩｎＧａＰに対し１００倍以上の選択比があるため、十分なエッチング選択性がありＩｎＧａＰはエッチングされずエッチングによる抵抗層１３の厚みのばらつきはほとんどない。
【００１７】
そして、リフトオフ法により、各層にエミッタ電極９、ベース電極８を形成するとともに、ＡｕＧｅ／Ｎｉ／Ａｕからなる抵抗素子のオーミック電極１０とトランジスタのコレクタ電極７を同時に形成し、熱処理によりサブコレクタ層２とオーミック接合させる。
【００１８】
そして、ボロンのイオン注入により絶縁化しアイソレーション領域１１を形成することで、予め設定された抵抗素子領域を形成する。前記したように、抵抗の幅方向には形成する抵抗素子領域より広く抵抗層１３が露出するまでエッチングしている為、幅方向には正確なアイソレーションが行なわれ抵抗素子の幅のバラツキは少ない。また、抵抗層の抵抗値は、イオン注入で抵抗素子の幅を規定する方法以外に抵抗層１３をエッチングすることによって規定することもできる。なお、図２（ａ）（ｂ）の抵抗素子の幅、長さは一例を示したもので種々変更可能である。
【００１９】
抵抗層として用いたＩｎＧａＰはＧａＡｓに比べバンドギャップが大きいため、高電界下でのインパクトイオン化による抵抗変化を抑えることが出来るとともに、ＧａＡｓに比べ、移動度が小さいため、同じキャリア濃度のＧａＡｓ層に比べ高い抵抗値を得ることができる。また、１００ＭＨｚから２０ＧＨｚにおいて、抵抗素子の抵抗値は一定であり周波数により抵抗値の変化の小さい抵抗素子が形成できる。
【００２０】
なお、ＩｎＧａＰ層をバンドギャップの小さいＧａＡｓ層の上に形成した場合、バンド不連続部に電子が蓄積し、電子が蓄積されたＧａＡｓ層が導電層となり抵抗値が小さくなる場合があることから、より抵抗値のバラツキを抑える為、上記の抵抗層の例では無添加のＩｎＧａＰ抵抗層１２を導電層となるｎ型ＩｎＧａＰ抵抗層１３の下に形成し２層構造としたが、ｎ型ＩｎＧａＰ抵抗層１３のみでも本発明の半導体装置を構成することが可能である。
【００２１】
【発明の効果】
本発明は、半絶縁性基板上に、下から順に少なくともサブコレクタ層、コレクタ層、ベース層、エミッタ層が積層形成されて、ヘテロ接合バイポーラトランジスタと抵抗素子とを備えた半導体装置において、前記半絶縁性基板と前記サブコレクタ層の間には、少なくとも該サブコレクタ層と同一導電型で成る一層を含み、かつ前記サブコレクタ層と異なる材質から成る抵抗層が設けられ、前記抵抗素子は離間した２つの電極間の前記抵抗層により構成されているため、トランジスタの特性に影響しない高抵抗素子が容易に形成できる。
【００２２】
また、抵抗層は、前記サブコレクタ層と接する上層は前記サブコレクタ層と同一導電型の層とし、下層は無添加の前記上層と同一材質の層からなる２層構造としたことにより、電子の蓄積を抑えることができる為、電子が蓄積された層が導電層となり抵抗値が小さくなるような現象を抑えることが出来る。
【図面の簡単な説明】
【図１】本発明の半導体装置の構造を示す断面図である。
【図２】図１に示す半導体装置の抵抗素子領域を示した説明図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面の概略図である。
【図３】従来の半導体装置の構造を示す断面図である。
【符号の説明】
１　　半絶縁性ＧａＡｓ基板
２　　サブコレクタ層
３　　コレクタ層
４　　ベース層
５　　エミッタ層
６　　サブエミッタ層
７　　コレクタ電極
８　　ベース電極
９　　エミッタ電極
１０　オーミック電極
１１　アイソレーション領域
１２，１３　抵抗層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having a heterojunction bipolar transistor and a resistor formed on the same substrate.
[0002]
[Prior art]
In the case of forming a resistive element in a semiconductor device including a heterojunction bipolar transistor, when forming a resistive element, an emitter layer, a base layer, a collector layer, or a sub-emitter formed by an electrode to obtain ohmic contact with the emitter layer or the collector layer Each layer of the layer and the subcollector layer is used as a resistance layer. The resistance element formed in this way has a small variation in resistance value, and even when a resistance element of 10 kΩ or more is manufactured, it is required that the area be as small as possible in design.
[0003]
When a resistance element is formed using an epitaxial layer above the collector layer, the sub-collector layer is used as the resistance layer because the collector layer becomes a capacitance component depending on the applied voltage and the resistance has frequency characteristics. Often.
[0004]
FIG. 3 is a cross-sectional view showing a structure of a semiconductor device including a heterojunction bipolar transistor formed on the same substrate and a resistance element formed by a subcollector layer. The structure and manufacturing method of this semiconductor device will be described. On a semi-insulating GaAs substrate 1, an n ⁺ -type GaAs subcollector layer 2, an n ⁻ -type GaAs collector layer 3, a p ⁺ -type GaAs base layer 4, an n-type InGaP emitter layer 5, and a sub-emitter layer 6 (n ⁺ -type InGaAs). / N ⁺ -type GaAs) is sequentially formed by epitaxial growth, and an emitter electrode 9, a base electrode 8, and a collector electrode 7 are formed on each of the partially etched layers to form a heterojunction bipolar transistor.
[0005]
On the other hand, in a region different from the heterojunction transistor, two ohmic electrodes 10 made of AuGe / Ni / Au of the same material are formed simultaneously with the collector electrode 7 on the subcollector layer 2 from which the upper collector layer 3 is removed. Then, a resistance element is formed by a subcollector layer below the two electrodes. Then, the isolation region 11 is formed by ion-implantation to isolate the element and to define the width of the resistance element.
[0006]
When the above-described sub-collector layer resistor is manufactured, in the etching step of the collector layer 3, since the collector layer 3 and the sub-collector layer 2 are formed of GaAs of the same material, it is difficult to detect the end point of the etching. In some cases, the thickness of the sub-collector layer 2 as a layer becomes thin. Further, since the carrier concentration of the subcollector layer 2 is high, there is a problem that the variation in sheet resistance is large depending on the etching depth of the subcollector layer 2.
[0007]
To solve such a problem, the subcollector layer is etched by replacing the material of the subcollector layer with a material different from the collector layer such as InGaP and using an etchant having a selectivity of etching only GaAs and not etching InGaP. There has been disclosed a resistor element in which only the collector layer is etched and the thickness of the resistor layer is made constant to reduce variation in resistance value (see Patent Document 1).
[0008]
[Patent Document 1]
Japanese Patent Application Laid-Open No. H10-107039
[Problems to be solved by the invention]
In the case of the sub-collector layer resistance, a smaller resistance element can be manufactured as the sheet resistance is larger. However, in the method using different materials for the collector layer and the sub-collector layer described in Patent Document 1, the resistance value is small. However, there is a problem that it is necessary to keep the sheet carrier concentration of the subcollector layer high in order to form an ohmic contact with the electrode, and it is difficult to manufacture a high-resistance resistance element.
[0010]
SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-mentioned problems and to form a semiconductor device having a high-resistance and small-size resistance element with little variation in resistance value.
[0011]
[Means for Solving the Problems]
The present invention relates to a semiconductor device comprising a heterojunction bipolar transistor and a resistance element, wherein at least a subcollector layer, a collector layer, a base layer, and an emitter layer are formed on a semi-insulating substrate in this order from the bottom, Between the insulating substrate and the sub-collector layer, a resistance layer including at least one layer of the same conductivity type as that of the sub-collector layer and made of a material different from that of the sub-collector layer is provided, and the resistance elements are separated from each other. It is characterized by comprising the resistance layer between two electrodes. Further, the resistance layer has an upper layer in contact with the subcollector layer, a layer of the same conductivity type as the subcollector layer, and a lower layer has a two-layer structure made of a layer of the same material as the upper layer without addition. I do.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 shows an example of a cross-sectional view illustrating a structure of a semiconductor device according to an embodiment of the present invention. On a semi-insulating GaAs substrate 1, an undoped InGaP resistance layer 12 (carrier concentration of 1 × 10 ¹⁵ cm ⁻³ or less, film thickness of 1000 ° C.) and a Si-doped n-type InGaP resistance layer 13 (carrier concentration of 1 × 10 ¹⁸ cm ⁻³ , thickness 1000 °), n ⁺ -type GaAs subcollector layer 2 doped with Si (carrier concentration 3 × 10 ¹⁸ cm ⁻³ , thickness 4000 °), n ⁻ -type GaAs collector layer doped with Si 3 (carrier concentration 2 × 10 ¹⁶ cm ⁻³ , thickness 4000 °), C ⁺ -doped p ⁺ -type GaAs base layer 4, Si-doped n-type InGaP emitter layer 5, Si-doped sub-emitter layer 6 (n ⁺ -type InGaAs / n ⁺ -type GaAs), and an epitaxial layer of AuGe / Ni / Au is formed. An emitter electrode 9, a base electrode 8 made of Pt / Ti / Pt / Au, and a collector electrode 7 made of AuGe / Ni / Au are formed on each epitaxial layer to constitute a heterojunction bipolar transistor.
[0013]
On the other hand, between the two ohmic electrodes 10 on the surface of the subcollector layer 2 made of the same material as the collector electrode 7, the resistance of the two-layer structure of the n-type InGaP resistance layer 13 and the InGaP resistance layer 12 from which the surface subcollector layer is removed is provided. A resistance element is formed by the layers. Since the electrode of the resistance element is formed in the sub-collector layer like the collector electrode, an ohmic contact can be easily obtained. Since the conduction band discontinuity of the GaAs layer and the InGaP layer is as small as about 0.1 eV, the ohmic characteristics can be easily obtained by adjusting the carrier concentration as in the above example. Further, since the resistance layers 13 and 12 in the heterojunction bipolar transistor region are under the subcollector layer 2, they do not affect the operation on the transistor side.
[0014]
Next, a method for manufacturing the semiconductor device will be described. On a semi-insulating GaAs substrate 1, an undoped InGaP resistance layer 12, an n-type InGaP resistance layer 13, an n ⁺ -type GaAs sub-collector layer 2, an n ⁻ -type GaAs collector layer 3, a p ⁺ -type GaAs base layer 4, and n The InGaP emitter layer 5 and the sub-emitter layer 6 (n ⁺ -type InGaAs / n ⁺ -type GaAs) are sequentially formed by epitaxial growth by molecular beam epitaxy.
[0015]
In order to form a heterojunction bipolar transistor, the sub-emitter layer 6, the emitter layer 5, the base layer 4, and the collector layer 3 are sequentially etched in a mesa structure using a photoresist or the like as a mask. At this time, the sub-collector layer 2 is also slightly etched to completely remove the collector layer 3.
[0016]
On the other hand, the layer above the sub-collector layer 2 in the resistance element formation region is also completely removed by the above-described etching. Then, as shown in FIGS. 2 (a) and 2 (b), the mixed liquid of citric acid and hydrogen peroxide is used until the n-type InGaP resistive layer 13 is exposed in the width direction of the resistive element. The collector layer 2 is etched. Etching of GaAs, which is a sub-collector layer, with a citric acid-based mixed solution has a selectivity of 100 times or more with respect to InGaP, so that there is sufficient etching selectivity, and InGaP is not etched, and the thickness of the resistive layer 13 varies due to etching. Almost no.
[0017]
Then, an emitter electrode 9 and a base electrode 8 are formed in each layer by a lift-off method, and an ohmic electrode 10 of a resistive element made of AuGe / Ni / Au and a collector electrode 7 of a transistor are simultaneously formed. And ohmic junction.
[0018]
Then, insulation is formed by ion implantation of boron to form the isolation region 11, thereby forming a predetermined resistance element region. As described above, since the etching is performed until the resistance layer 13 is exposed in the width direction of the resistor and is wider than the resistance element region to be formed, accurate isolation is performed in the width direction and variation in the width of the resistance element is small. . Further, the resistance value of the resistance layer can be determined by etching the resistance layer 13 in addition to the method of defining the width of the resistance element by ion implantation. The widths and lengths of the resistance elements shown in FIGS. 2A and 2B are merely examples, and can be variously changed.
[0019]
InGaP used as the resistance layer has a larger band gap than GaAs, so that a resistance change due to impact ionization under a high electric field can be suppressed. In addition, mobility is smaller than GaAs, so that InGaAs has the same carrier concentration. A relatively high resistance value can be obtained. Further, from 100 MHz to 20 GHz, the resistance value of the resistance element is constant and a resistance element whose resistance value changes little depending on the frequency can be formed.
[0020]
Note that, when the InGaP layer is formed on a GaAs layer having a small band gap, electrons are accumulated in a band discontinuous portion, and the GaAs layer in which the electrons are accumulated becomes a conductive layer, and the resistance value may be reduced. In order to further suppress the variation in the resistance value, in the above-described example of the resistance layer, the undoped InGaP resistance layer 12 is formed below the n-type InGaP resistance layer 13 serving as a conductive layer to form a two-layer structure. The semiconductor device of the present invention can be constituted only by the layer 13.
[0021]
【The invention's effect】
The present invention relates to a semiconductor device comprising a heterojunction bipolar transistor and a resistance element, wherein at least a subcollector layer, a collector layer, a base layer, and an emitter layer are formed on a semi-insulating substrate in this order from the bottom, Between the insulating substrate and the sub-collector layer, a resistance layer including at least one layer of the same conductivity type as that of the sub-collector layer and made of a material different from that of the sub-collector layer is provided, and the resistance elements are separated from each other. Since the resistance layer is formed between the two electrodes, a high resistance element which does not affect the characteristics of the transistor can be easily formed.
[0022]
Further, the resistance layer has an upper layer in contact with the subcollector layer, a layer of the same conductivity type as that of the subcollector layer, and a lower layer having a two-layer structure made of the same material as the upper layer without addition. Since accumulation can be suppressed, a phenomenon in which the layer in which electrons are accumulated becomes a conductive layer and the resistance value decreases can be suppressed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a structure of a semiconductor device of the present invention.
FIGS. 2A and 2B are explanatory views showing a resistance element region of the semiconductor device shown in FIG. 1, wherein FIG. 2A is a plan view and FIG. 2B is a schematic view of the AA cross section of FIG.
FIG. 3 is a cross-sectional view illustrating a structure of a conventional semiconductor device.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 semi-insulating GaAs substrate 2 sub-collector layer 3 collector layer 4 base layer 5 emitter layer 6 sub-emitter layer 7 collector electrode 8 base electrode 9 emitter electrode 10 ohmic electrode 11 isolation region 12, 13 resistance layer

Claims

半絶縁性基板上に、下から順に少なくともサブコレクタ層、コレクタ層、ベース層、エミッタ層が積層形成されて、ヘテロ接合バイポーラトランジスタと抵抗素子とを備えた半導体装置において、
前記半絶縁性基板と前記サブコレクタ層の間には、少なくとも該サブコレクタ層と同一導電型で成る一層を含み、かつ前記サブコレクタ層と異なる材質から成る抵抗層が設けられ、
前記抵抗素子は離間した２つの電極間の前記抵抗層により構成されていることを特徴とする半導体装置。On a semi-insulating substrate, at least a sub-collector layer, a collector layer, a base layer, and an emitter layer are formed in order from the bottom, and in a semiconductor device including a heterojunction bipolar transistor and a resistance element,
Between the semi-insulating substrate and the sub-collector layer, at least one layer having the same conductivity type as the sub-collector layer is included, and a resistance layer made of a material different from the sub-collector layer is provided,
The semiconductor device according to claim 1, wherein the resistance element is formed by the resistance layer between two spaced electrodes.

前記抵抗層は、前記サブコレクタ層と接する上層は前記サブコレクタ層と同一導電型の層とし、下層は無添加の前記上層と同一材質の層からなる２層構造としたことを特徴とする請求項１記載の半導体装置。The resistive layer has an upper layer in contact with the subcollector layer, a layer of the same conductivity type as the subcollector layer, and a lower layer having a two-layer structure made of a layer of the same material as the upper layer without addition. Item 2. The semiconductor device according to item 1.