JP2004119842A - Drive circuit for power semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that detection cannot be ensured in respect of the occurrence of an excess current in the case where an increasing rate di/dt of the excess current is reduced due to a low gate resistance and thus the increasing rate of the gate voltage is reduced. <P>SOLUTION: An impedance circuit 24 is inserted between the gate of an IGBT 11 and an ON MOS transistor 23. In the circuit 24, the impedance in the case where the ON MOS transistor 23 is seen from the gate of the IGBT 11 is made higher than the impedance in the case where the gate of the IGBT 11 is seen from the ON MOS transistor 23. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、例えば、ＩＧＢＴなどの電力用半導体素子を駆動する電力用半導体素子の駆動回路に関するものである。
【０００２】
【従来の技術】
従来の電力用半導体素子の駆動回路は、パワー素子１の制御信号を出力する制御回路３と、その制御信号を入力して増幅し、増幅後の制御信号をパワー素子１のゲートに供給するゲートアンプ２と、パワー素子１のゲートとゲート駆動用直流電源９の正側間に入力側を挿入され、過電流によるパワー素子１のゲート電圧の上昇を制限するとともに、その過電流の検出信号を制御回路３に出力するホトカプラ１８とを備えている。
【０００３】
【特許文献１】
特開平４−３３７９１９号公報（第４−６頁、図１）
【０００４】
【発明が解決しようとする課題】
従来の電力用半導体素子の駆動回路は以上のように構成されているので、パワー素子１のゲート抵抗に印加されるゲート電圧の上昇を監視して過電流の発生を検出するが、そのゲート抵抗が小さい場合や、過電流の上昇率ｄｉ／ｄｔが小さい場合には、ゲート電圧の上昇量が低くなる。ゲート電圧の上昇量が低い場合には、過電流発生の検出精度が劣化して、過電流の発生を確実に検出することができないなどの課題があった。
なお、ゲート抵抗を大きくすると、パワー素子１のスイッチング速度が遅くなるため、スイッチング時の損失が大きくなる。
【０００５】
この発明は上記のような課題を解決するためになされたもので、過電流の発生を確実に検出することができる電力用半導体素子の駆動回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る電力用半導体素子の駆動回路は、制御電圧発生手段から制御電圧が印加されていない状態のときの制御端子から制御電圧発生手段を見たインピーダンスが、その制御電圧発生手段から制御端子と制御電圧発生手段間に制御電圧が印加されている状態のときの制御電圧発生手段から制御端子を見たインピーダンスよりも高いインピーダンス回路を電力用半導体素子の制御端子と制御電圧発生手段間に挿入し、そのインピーダンス回路に印加される電圧を監視して、過電流の発生を検出するようにしたものである。
【０００７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による電力用半導体素子の駆動回路を示す構成図であり、図において、ＩＧＢＴ１１は電力用半導体素子の駆動回路により駆動される電力用半導体素子であり、制御回路１２はオン指令又はオフ指令をゲートアンプ１３に出力し、ゲートアンプ１３はオン指令又はオフ指令にしたがってＩＧＢＴ１１のゲート電圧を制御することにより、ＩＧＢＴ１１を駆動する。
ゲート電源２１，エミッタ電源２２及びオンＭＯＳトランジスタ２３は制御電圧発生手段を構成している。
【０００８】
インピーダンス回路２４は、第１のインピーダンス素子であるゲート抵抗２５と、ＩＧＢＴ１１のゲートからオンＭＯＳトランジスタ２３の方向に流れる電流を阻止するダイオード（整流素子）２６と、ゲート抵抗２５とダイオード２６から為る直列回路と並列に接続されている過電流検出用抵抗（第２のインピーダンス素子）２７とから構成され、ＩＧＢＴ１１のゲートからオンＭＯＳトランジスタ２３を見たインピーダンスが、オンＭＯＳトランジスタ２３からＩＧＢＴ１１のゲートを見たインピーダンスよりも高くなっている。
【０００９】
過電流検出回路２８は過電流検出用抵抗２７に印加される電圧を監視して、過電流の発生を検出する過電流検出手段を構成する。オフＭＯＳトランジスタ２９及び遮断速度調整回路３０は過電流検出回路２８により過電流が検出された場合、正常時に制御回路１２からＩＧＢＴ１１のオフ指令を受けたときよりも遅い遮断速度でＩＧＢＴ１１をオフする遮断手段を構成する。
オフＭＯＳトランジスタ２９は制御回路１２からＩＧＢＴ１１のオフ指令を受けると、ＩＧＢＴ１１のゲート電圧を低くし、遮断速度調整回路３０はＩＧＢＴ１１をオフする際の遮断速度を調整する。
【００１０】
次に動作について説明する。
まず、制御回路１２は、正常時においては、外部からＩＧＢＴ１１のオン要求を受けると、ＩＧＢＴ１１のオン指令（ＬＯＷ信号）をオンＭＯＳトランジスタ２３及びオフＭＯＳトランジスタ２９に出力する。
これにより、オフＭＯＳトランジスタ２９がオフ状態になる一方、オンＭＯＳトランジスタ２３がオン状態になるため、ゲート電源２１からゲート抵抗２５及びダイオード２６を通じて、電流がＩＧＢＴ１１のゲートに流れるとともに、ゲート電源２１から過電流検出用抵抗２７を通じて、電流がＩＧＢＴ１１のゲートに流れる。
一般に、ＩＧＢＴ１１のゲート抵抗は、ターンオン時のロス等を考慮して調整されており、ここでは、ゲート抵抗２５及びダイオード２６と、過電流検出用抵抗２７とから為る並列回路の抵抗値はＩＧＢＴ１１をターンオンする際のロス等を考慮して決められる。
【００１１】
上記のように電流がＩＧＢＴ１１のゲートに流れると、ＩＧＢＴ１１のゲートにはゲート電源２１の電圧Ｖｇが印加され、ＩＧＢＴ１１のゲート−エミッタ間電圧はゲート電源２１の電圧Ｖｇとエミッタ電源２２の電圧Ｖｅの差となる電圧Ｖｇｅとなり、ＩＧＢＴ１１はオンする。
この際、ＩＧＢＴ１１のコレクタ−エミッタ間電圧Ｖｃｅは低下し、電流によって決められる低いオン電圧となる。
【００１２】
制御回路１２は、正常時においては、外部からＩＧＢＴ１１のオフ要求を受けると、ＩＧＢＴ１１のオフ指令（ＨＩ信号）をオンＭＯＳトランジスタ２３及びオフＭＯＳトランジスタ２９に出力する。
これにより、オンＭＯＳトランジスタ２３がオフ状態になる一方、オフＭＯＳトランジスタ２９がオン状態になる。
遮断速度調整回路３０は、オフＭＯＳトランジスタ２９がオン状態になると、ターンオフ時のロス等によって規定される速度でＩＧＢＴ１１をオフする。
【００１３】
次に、ＩＧＢＴ１１に過電流が流れた場合について説明する。
ＩＧＢＴ１１に過電流が流れると、ＩＧＢＴ１１のコレクタ−エミッタ間電圧Ｖｃｅが上昇し、ＩＧＢＴ１１のゲート−コレクタ間に存在する帰還容量を介して変位電流がゲート電源２１に流れる。
この際、変位電流は、インピーダンス回路２４にダイオード２６があるため、ゲート抵抗２５を通らず、過電流検出用抵抗２７のみを通してゲート電源２１に流れる。
【００１４】
これにより、ＩＧＢＴ１１のゲート電圧が上昇するが、過電流検出用抵抗２７の抵抗値は、一般にターンオン時のロス等によって決められるゲート抵抗、すなわちここではＭＯＳトランジスタ２３からＩＧＢＴ１１のゲートを見た場合のインピーダンス回路２４の抵抗値よりも大きく設定されるため、ゲート電圧の上昇量は大きくなる。
また、インピーダンス回路２４にはダイオード２６があるため、ＩＧＢＴ１１のゲート電圧はゲート電源２１と比べて、通常のオン状態ではダイオード２６のオン電圧分だけ低くなり、検出系は負バイアスされている。そのため、過電流を検出する際には、ゲート電圧が負バイアスと検出レベルの合計分だけ上昇する必要があり、ＩＧＢＴ１１のゲート−ゲート電源２１間にノイズが印加された場合に誤動作しにくくなる特性が得られる。
【００１５】
過電流検出回路２８は、過電流検出用抵抗２７の両端の電圧が規定値以上に上昇すると、過電流が発生していると判断し、過電流の検出信号を制御回路１２及び遮断速度調整回路３０に出力する。
制御回路１２は、過電流検出回路２８から過電流の検出信号を受けると、ＩＧＢＴ１１のオフ指令（ＨＩ信号）をオンＭＯＳトランジスタ２３及びオフＭＯＳトランジスタ２９に出力する。なお、制御回路１２は、過電流の検出信号を必要に応じて外部に出力する。
これにより、オンＭＯＳトランジスタ２３がオフ状態になる一方、オフＭＯＳトランジスタ２９がオン状態になる。
遮断速度調整回路３０は、過電流検出回路２８から過電流の検出信号を受け、かつ、オフＭＯＳトランジスタ２９がオン状態になると、正常時のターンオフ時よりも遮断速度を遅くしてＩＧＢＴ１１をオフする。
【００１６】
以上で明らかなように、この実施の形態１によれば、ＩＧＢＴ１１のゲートからオンＭＯＳトランジスタ２３を見たときのインピーダンスが、オンＭＯＳトランジスタ２３からＩＧＢＴ１１のゲートを見たときのインピーダンスよりも高いインピーダンス回路２４をＩＧＢＴ１１のゲートとオンＭＯＳトランジスタ２３間に挿入し、そのインピーダンス回路２４の過電流検出用抵抗２７に印加される電圧を監視して、過電流の発生を検出するように構成したので、ターンオンロスを増加させることなく、すなわちＭＯＳトランジスタ２３からＩＧＢＴ１１を見た場合のインピーダンス回路２４のインピーダンスを大きくすることなく、過電流発生時のゲート電圧の上昇量を高めることができるようになり、その結果、過電流の発生を確実に検出することができる効果を奏する。
また、ＩＧＢＴ１１のゲート電圧は、通常、ゲート電源２１と比べてダイオード２６のオン電圧分だけ低くなるため、過電流検出回路２８は負バイアスされる。そのため、過電流を検知する際には、ゲート電圧が負バイアスと検出レベルの合計分だけ上昇する必要があり、ノイズにも強い回路を構成することができる。
【００１７】
また、この実施の形態１によれば、過電流検出回路２８により過電流が検出された場合、制御回路１２からＩＧＢＴ１１のオフ指令を受けたときよりも遅い遮断速度でＩＧＢＴ１１をオフするように構成したので、遮断時に発生するサージ電圧が低くなり、その結果、装置を破壊することなく、安全に遮断することができる効果を奏する。
【００１８】
なお、この実施の形態１では、整流素子としてダイオード２６を用いているが、ＩＧＢＴ１１のゲートからゲート抵抗２５を通して、電流がゲート電源２１に流れないようにすればよく、ターンオン後にオフとなるスイッチ等を用いてもよい。
また、抵抗（ゲート抵抗２５、過電流検出用抵抗２７）を用いてインピーダンス回路２４を構成しているが、インダクタンスＬを用いてインピーダンス回路２４を構成してもよい。
【００１９】
また、この実施の形態１では、オンＭＯＳトランジスタ２３及びオフＭＯＳトランジスタ２９を用いてゲートアンプ１３を構成しているが、バイポーラトランジスタを用いてゲートアンプ１３を構成してもよい。
さらに、この実施の形態１では、ＩＧＢＴ１１のエミッタにエミッタ電源２２を接続しているが、ＩＧＢＴ１１のエミッタにゲート電源２１の低圧側を接続してもよい。
なお、この実施の形態１では、過電流検出回路２８及び過電流検出用抵抗２７の一端をオンＭＯＳトランジスタ２３とゲート抵抗２５の間に接続しているが、過電流検出回路２８及び過電流検出用抵抗２７の一端をゲート電源２１とオンＭＯＳトランジスタ２３の間に接続してもよい。
【００２０】
実施の形態２．
この実施の形態２では、図１の過電流検出回路２８及び遮断速度調整回路３０の具体的な回路構成について説明する。
図２は過電流検出回路２８の内部構成を示す構成図であり、図において、トランジスタ４１はエミッタが過電流検出用抵抗２７に接続され、ベースが抵抗４２を介して過電流検出用抵抗２７の電源側に接続され、コレクタが抵抗４５，４６を介してゲート電源２１及びエミッタ電源２２の低圧側４７に接続されている。ダイオード４３及びフィルタとしてのコンデンサ４４はトランジスタ４１のゲート−エミッタ間に接続されている。
コンデンサ４８はフィルタとして機能し、抵抗４５，４６の中点はインバータ４９に接続されると供に、制御回路１２へ出力される。また、インバータ４９の出力は遮断速度調整回路３０に出力される。
【００２１】
過電流が流れると、ＩＧＢＴ１１から過電流検出用抵抗２７を通じて、電流がゲート電源２１に向かって流れ、トランジスタ４１のベースよりもエミッタの電圧が高くなり、トランジスタ４１がオンする。トランジスタ４１がオンするとコレクタより抵抗４５，４６に電流が流れる。
抵抗４６の電圧がインバータ４９の閾値以上になると、インバータ４９がＬＯＷ信号を遮断速度調整回路３０に出力する。また、インバータ４９の入力信号は制御回路１２に出力される。
【００２２】
図３は遮断速度調整回路３０の内部構成を示す構成図であり、図において、第１オフゲート抵抗５１は第２オフゲート抵抗５２の一端と接続され、第２オフゲート抵抗５２の他端はＭＯＳトランジスタ５３の一端と接続されている。ＭＯＳトランジスタ５３のゲートは過電流検出回路２８の出力に接続されている。
【００２３】
正常時には、過電流検出回路２８からＨＩ信号が出力されており、ＩＧＢＴ１１をターンオフする際には、制御回路１２からのオフ指令によりオフＭＯＳトランジスタ２９がオンするとほぼ同時に、ＭＯＳトランジスタ５３もオンする。
そのため、オフゲート抵抗値は第１オフゲート抵抗５１と第２オフゲート抵抗５２の並列接続値となる。
一方、過電流検出時には、過電流検出回路２８からＬＯＷが出力され、ＭＯＳトランジスタ５３がオフとなる。そのため、オフゲート抵抗は第１オフゲート抵抗５１のみとなり、抵抗値が大きくなるため、正常時よりも遅い速度で遮断することができる。
このように、過電流検出時の遮断速度を遅くしているため、遮断時に発生するサージ電圧が低くなり、装置を破壊することなく安全に遮断することができる。
【００２４】
実施の形態３．
上記実施の形態１，２では、上記のように構成しているので、オン状態で過電流が流れた場合、装置を破壊することなく安全に遮断することができる。しかし、逆側アームが短絡した状態でオンを行うアーム短絡など、負荷が非常に小さい状態で過電流が流れた際には保護ができない場合がある。
図４はアーム短絡保護回路を示す構成図であり、図において、バッファ６１は図１のオンＭＯＳトランジスタ２３，オフＭＯＳトランジスタ２９及びゲート電源２１より為る回路に相当し、サンプリング回路６２はゲート電圧の検出期間を設定し、ゲート電圧検出回路６３はサンプリング回路６２により設定された検出期間中、ゲート電圧を検出する。
【００２５】
図５は正常時のターンオン時のゲート電圧Ｖｇｅの波形、コレクタ−エミッタ間電圧Ｖｃｅの波形、コレクタ電流Ｉｃの波形を示す説明図である。
正常時、オン指令によって、ゲート電圧Ｖｇｅが上昇を開始し、閾値を超えるとコレクタ電流Ｉｃが増加を開始する。
ＩＧＢＴ１１が誘導負荷電流と同程度の電流を流すようになると、コレクタ−エミッタ間電圧Ｖｃｅが低下を開始し、ゲート電圧Ｖｇｅは一定電圧となる。この期間はミラー期間として知られており、この間バッファ６１からＩＧＢＴ１１へ流れる電流はＩＧＢＴ１１のゲート−コレクタ間に存在する帰還容量にバイパスされる。ミラー期間が終了すると、再び上昇を始め、所定のオンゲート電圧に到達する。
【００２６】
図６はアーム短絡状態でターンオン動作を行った場合のゲート電圧Ｖｇｅの波形、コレクタ−エミッタ間電圧Ｖｃｅの波形、コレクタ電流Ｉｃの波形を示す説明図である。
アーム短絡状態でＩＧＢＴ１１がターンオンすると、ゲート電圧Ｖｇｅは正常時と異なり、ミラー期間が存在せず、オンゲート電圧まで一気に立ち上がる。これはアーム短絡状態では、コレクタ−エミッタ間電圧Ｖｃｅが高電圧状態のままほとんど変化せず、帰還容量が小さいままなので、その充放電電流がほとんど流れないためである。
よって、ＩＧＢＴ１１の帰還容量の電荷がゲート抵抗２５を通して電源に戻されることはなく、図１に示されるような駆動回路では検知することはできない。しかし、このミラー期間が存在せず、一気にゲート電圧が立ち上がることを利用すれば、アーム短絡の検出が可能である。
【００２７】
図４のアーム短絡保護回路では、サンプリング回路６２がオン時のミラー期間を設定し、その間のゲート電圧をゲート電圧検出回路６３が検出する。アーム短絡時には、ミラー期間が存在せず、ゲート電圧が高くなるため、その差を検出することでアーム短絡を検出する。
ゲート電圧検出回路６３は、アーム短絡を検出すると、その検知信号を制御回路１２及び遮断速度調整回路３０に出力する。
これにより、制御回路１２がＩＧＢＴ１１のオフ指令を出力して、遮断速度調整回路３０が遮断速度を遅くしてＩＧＢＴ１１をオフするので、アーム短絡時にも装置を破壊することなく安全に遮断することができる。
【００２８】
ここで、図７はサンプリング回路６２及びゲート電圧検出回路６３の内部構成を示す構成図であり、図において、Ｖｃｃはゲート電源２１や回路素子を駆動するのに必要な電源に接続されていることを示している。
遅延回路７１は制御回路１２の出力信号を遅延させ、インバータ７２は遅延回路７１による遅延信号を反転する機能を有している。ＭＯＳトランジスタ７３はインバータ７２の出力信号により動作する。
コンパレータ８１はＩＧＢＴ１１のゲート電圧を抵抗８２，８３で分圧した値と電源Ｖｃｃを抵抗８４，８５で分圧した値を比較し、コンパレータ８１の出力は抵抗８６を通して電源Ｖｃｃに接続されている。コンパレータ８１は比較結果に応じてＨＩ信号又はＬＯＷ信号をインバータ８７及び制御回路１２に出力する。また、インバータ８７の出力は遮断速度調整回路３０に接続されている。
【００２９】
次に動作について説明する。
ＩＧＢＴ１１をターンオンする際には、制御回路１２からＬＯＷ信号が遅延回路７１に出力される。
遅延回路７１は、制御回路１２からＬＯＷ信号を受けると、そのＬＯＷ信号をオン時のミラー期間程度遅らせてインバータ７２に出力する。
インバータ７２は、遅延後のＬＯＷ信号を受けると、ＨＩ信号をＭＯＳトランジスタ７３に出力する。
これにより、ＭＯＳトランジスタ７３には、ＨＩ信号が入力されるため、ミラー期間程度の間はオフし、その後、遅れてオンとなる。
【００３０】
コンパレータ８１は、ＩＧＢＴ１１のゲート電圧を検出し、そのゲート電圧を分圧した値と電源電圧Ｖｃｃを分圧した値を比較する。ゲート電圧の方が高い場合はＨＩ信号を出力する。
ここで、コンパレータ８１のゲート電圧側の入力は、ＭＯＳトランジスタ７３がオフの間のみ検出される。即ち、ミラー期間程度の間のみ検出される。コンパレータ８１への入力は抵抗８２〜８５によって調整されている。
【００３１】
具体的には、正常時のミラー電圧では、コンパレータ８１の＋側入力であるゲートからの入力に対し、−側の入力が高くなるように調整されている。また、アーム短絡時にゲート電圧がオンゲート電圧まで一気に上昇する場合には、＋側の入力が高くなるように調整されている。
そのため、アーム短絡時には制御回路１２及びインバータ８７にＨＩ信号が出力され、制御回路１２がＩＧＢＴ１１をオフするとともに、遮断速度調整回路３０のＭＯＳトランジスタ５３がオフすることにより、第２オフゲート抵抗５２には電流が流れなくなる。その結果、正常時よりも遅い速度で遮断される。
【００３２】
図８は図４のアーム短絡保護回路を図１の駆動回路に適用した構成図を示している。なお、サンプリング回路６２及びゲート電圧検出回路６３はアーム短絡検出手段を構成する。
図８の例では、オン状態で過電流を検出する過電流検出回路２８とアーム短絡を検出するゲート電圧検出回路６３の検出信号が制御回路１２及び遮断速度調整回路３０に出力される。
したがって、オン状態で過電流が流れた場合でも、アーム短絡状態でオンした場合でも、装置を破壊することなく安全に遮断することができる効果を奏する。
【００３３】
実施の形態４．
図９はこの発明の実施の形態４による電力用半導体素子の駆動回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
第２の整流素子であるダイオード３１は過電流検出用抵抗２７と直列に接続され、オンＭＯＳトランジスタ２３からＩＧＢＴ１１のゲートの方向に流れる電流を阻止する機能を備えている。
【００３４】
ＩＧＢＴ１１をターンオンする場合、上記実施の形態１〜３と同様に、ゲート電源２１からゲート抵抗２５及びダイオード２６を通して、電流がＩＧＢＴ１１のゲートに流れるが、過電流検出用抵抗２７には流れない。
そのため、ゲート抵抗２５とダイオード２６から為る直列回路の抵抗値は、ターンオン時のロス等を考慮して決められる。
【００３５】
過電流時には、ＩＧＢＴ１１からゲート電源２１に流れる電流は、ダイオード３１と過電流検出用抵抗２７を通して流れ、過電流検出回路２８は、過電流検出用抵抗２７の両端電圧にダイオード３１のオン電圧を加えた電圧を検出する。
ダイオード３１には、ゲート電圧の上昇が小さいときは、ほとんど電流が流れず高抵抗となる。そのため、ダイオード３１のオン電圧に至るまでゲート電圧は上昇し易くなり、過電流の検出が容易になる。したがって、短絡電流の上昇率ｄｉ／ｄｔが低い場合でも過電流を確実に検出することができる効果を奏する。
また、ターンオン時に、ＩＧＢＴ１１へ電流が流れる経路を過電流時にＩＧＢＴ１１からゲート電流２１に流れる経路が異なるため、それぞれ個別に調整することができ、設計が容易になる。
【００３６】
実施の形態５．
上記実施の形態４では、ゲート抵抗２５とダイオード２６から為る第１の直列回路と並列に、過電流検出用抵抗２７とダイオード３１から為る第２の直列回路を接続してインピーダンス回路２４を構成するものについて示したが、図１０に示すように、第２の直列回路から過電流検出用抵抗２７を取り外して、過電流検出回路２８がダイオード３１の両端電圧を検出するようにしてもよい。
この場合でもインピーダンス回路２４にゲート電源２１が印加され、ゲート電源２１からＩＧＢＴ１１に電流が流れ、ダイオード２６のオン電圧が低くなった状態でのインピーダンス回路のインピーダンスに比べ、過電流であってもゲート電圧の上昇が小さいときには電流がほとんど流れず、ダイオード３１は高抵抗となるため、インピーダンス回路２４のインピーダンスは高くなる。
【００３７】
図１０の例では、過電流が流れる際、ＩＧＢＴ１１のゲートからゲート電源２１に流れる電流は、ダイオード３１のみを通して流れる。そのため、ゲート電圧はダイオード３１のオン電圧の上昇でクランプされる。
過電流のピーク電流値は、ゲート電圧の上昇量に依存するため過電流のピーク電流値を抑制することができる。また、ダイオード３１のオン電圧に至るまでのゲート電圧の上昇のし易さは、ダイオード３１によってほぼ決められるため過電流検出用抵抗２７を取り除いても影響は少ない。よって、過電流検出回路２８の検出下限をダイオード３１のオン電圧以下にしておけば検出することができる。
この実施の形態５によれば、上記実施の形態４よりも回路構成を簡略化することができる効果を奏する。
【００３８】
実施の形態６．
図１１はこの発明の実施の形態６による電力用半導体素子の駆動回路を示す構成図であり、図において、図９と同一符号は同一または相当部分を示すので説明を省略する。
インピーダンス素子であるゲート抵抗３２はＩＧＢＴ１１のゲートとインピーダンス回路２４間に挿入されている。
【００３９】
この実施の形態６では、インピーダンス回路２４と直列にゲート抵抗３２を接続しているので、ＩＧＢＴ１１のゲート−ゲート電源２１間にノイズが印加された場合、そのノイズはゲート抵抗３２と、過電流検出用抵抗２７及びダイオード３１から為る直列回路とに分圧される。
そのため、過電流検出回路２８は、ノイズによる誤動作の可能性が軽減される効果を奏する。
ここでは、図９の駆動回路にゲート抵抗３２を付加したものについて示したが、図１，８，１０の駆動回路にゲート抵抗３２を付加してもよいことは言うまでもない。
【００４０】
実施の形態７．
上記実施の形態６では、ゲート抵抗２５とダイオード２６から為る第１の直列回路と並列に、過電流検出用抵抗２７とダイオード３１から為る第２の直列回路を接続してインピーダンス回路２４を構成するものについて示したが、図１２に示すように、インピーダンス素子であるゲート抵抗２５のみでインピーダンス回路２４を構成し、そのゲート抵抗２５とゲート抵抗３２を直列に接続するようにしてもよい。
【００４１】
図１２の例では、ＩＧＢＴ１１のゲートへの充放電はゲート抵抗２５とゲート抵抗３２を通して行われ、過電流検出回路２８はゲート抵抗２５の両端電圧を検出する。
このような回路構成であっても、ＩＧＢＴ１１のゲート−ゲート電源２１間にノイズが印加された場合、そのノイズはゲート抵抗３２とゲート抵抗２５から為る直列回路に分圧される。
そのため、過電流検出回路２８は、ノイズによる誤動作の可能性が軽減される効果を奏する。
なお、本構成ではゲート抵抗２５が比較的大きくても良い場合など、過電流を検出し易い場合に用いられるものであり、その場合には、過電流検出用抵抗２７とダイオード２６，３１が取り除かれても問題はない。
【００４２】
【発明の効果】
以上のように、この発明によれば、制御電圧発生手段から制御電圧が印加されていない状態のときの制御端子から制御電圧発生手段を見たインピーダンスが、その制御電圧発生手段から制御端子と制御電圧発生手段間に制御電圧が印加されている状態のときの制御電圧発生手段から制御端子を見たインピーダンスよりも高いインピーダンス回路を電力用半導体素子の制御端子と制御電圧発生手段間に挿入し、そのインピーダンス回路に印加される電圧を監視して、過電流の発生を検出するように構成したので、過電流の発生を確実に検出することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による電力用半導体素子の駆動回路を示す構成図である。
【図２】過電流検出回路の内部構成を示す構成図である。
【図３】遮断速度調整回路の内部構成を示す構成図である。
【図４】アーム短絡保護回路を示す構成図である。
【図５】正常時のターンオン時のゲート電圧Ｖｇｅの波形、コレクタ−エミッタ間電圧Ｖｃｅの波形、コレクタ電流Ｉｃの波形を示す説明図である。
【図６】アーム短絡状態でターンオン動作を行った場合のゲート電圧Ｖｇｅの波形、コレクタ−エミッタ間電圧Ｖｃｅの波形、コレクタ電流Ｉｃの波形を示す説明図である。
【図７】サンプリング回路及びゲート電圧検出回路の内部構成を示す構成図である。
【図８】この発明の実施の形態３による電力用半導体素子の駆動回路を示す構成図である。
【図９】この発明の実施の形態４による電力用半導体素子の駆動回路を示す構成図である。
【図１０】この発明の実施の形態５による電力用半導体素子の駆動回路を示す構成図である。
【図１１】この発明の実施の形態６による電力用半導体素子の駆動回路を示す構成図である。
【図１２】この発明の実施の形態７による電力用半導体素子の駆動回路を示す構成図である。
【符号の説明】
１１　ＩＧＢＴ、１２　制御回路、１３　ゲートアンプ、２１　ゲート電源（制御電圧発生手段）、２２　エミッタ電源（制御電圧発生手段）、２３　オンＭＯＳトランジスタ（制御電圧発生手段）、２４　インピーダンス回路、２５　ゲート抵抗（第１のインピーダンス素子）、２６　ダイオード（整流素子）、２７過電流検出用抵抗（第２のインピーダンス素子）、２８　過電流検出回路（過電流検出手段）、２９　オフＭＯＳトランジスタ（遮断手段）、３０　遮断速度調整回路（遮断手段）、３１　ダイオード（第２の整流素子）、３２　ゲート抵抗（インピーダンス素子）、４１　トランジスタ、４２　抵抗、４３　ダイオード、４５，４６　抵抗、４７　電源低圧側、４８　コンデンサ、４９　インバータ、５１　第１オフゲート抵抗、５２　第２オフゲート抵抗、５３　ＭＯＳトランジスタ、６１　バッファ、６２　サンプリング回路（アーム短絡検出手段）、６３　ゲート電圧検出回路（アーム短絡検出手段）、７１　遅延回路、７２　インバータ、７３　ＭＯＳトランジスタ、８１　コンパレータ、８２，８３，８４，８５，８６　抵抗、８７　インバータ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a power semiconductor device driving circuit for driving a power semiconductor device such as an IGBT, for example.
[0002]
[Prior art]
A conventional driving circuit for a power semiconductor element includes a control circuit 3 for outputting a control signal for the power element 1 and a gate for inputting and amplifying the control signal and supplying the amplified control signal to the gate of the power element 1. The input side is inserted between the amplifier 2, the gate of the power element 1, and the positive side of the DC power supply 9 for driving the gate to limit the rise of the gate voltage of the power element 1 due to the overcurrent and to detect the overcurrent detection signal. And a photocoupler 18 for outputting to the control circuit 3.
[0003]
[Patent Document 1]
JP-A-4-337919 (page 4-6, FIG. 1)
[0004]
[Problems to be solved by the invention]
Since the conventional driving circuit of the power semiconductor element is configured as described above, the occurrence of overcurrent is detected by monitoring the rise of the gate voltage applied to the gate resistance of the power element 1. Is small or the overcurrent rise rate di / dt is small, the rise amount of the gate voltage is small. When the amount of increase in the gate voltage is low, there is a problem that the detection accuracy of the occurrence of the overcurrent is deteriorated, and the occurrence of the overcurrent cannot be reliably detected.
When the gate resistance is increased, the switching speed of the power element 1 is reduced, so that the loss at the time of switching increases.
[0005]
The present invention has been made to solve the above-described problems, and has as its object to provide a driving circuit for a power semiconductor element capable of reliably detecting occurrence of an overcurrent.
[0006]
[Means for Solving the Problems]
The drive circuit of the power semiconductor device according to the present invention is characterized in that the impedance when the control voltage generation means is viewed from the control terminal when the control voltage is not applied from the control voltage generation means is changed from the control voltage generation means to the control terminal. When a control voltage is applied between the control voltage generating means and the control voltage generating means, an impedance circuit higher than the impedance seen from the control terminal from the control voltage generating means is inserted between the control terminal of the power semiconductor element and the control voltage generating means. The voltage applied to the impedance circuit is monitored to detect the occurrence of an overcurrent.
[0007]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described.
Embodiment 1 FIG.
FIG. 1 is a configuration diagram showing a drive circuit for a power semiconductor device according to a first embodiment of the present invention. In the figure, an IGBT 11 is a power semiconductor device driven by a drive circuit for a power semiconductor device, and a control circuit. Reference numeral 12 outputs an ON command or an OFF command to the gate amplifier 13, and the gate amplifier 13 drives the IGBT 11 by controlling the gate voltage of the IGBT 11 according to the ON command or the OFF command.
The gate power supply 21, the emitter power supply 22, and the on-MOS transistor 23 constitute a control voltage generation means.
[0008]
The impedance circuit 24 includes a gate resistor 25 as a first impedance element, a diode (rectifying element) 26 for blocking a current flowing from the gate of the IGBT 11 to the on-MOS transistor 23, and a gate resistor 25 and the diode 26. An overcurrent detection resistor (second impedance element) 27 is connected in parallel with the series circuit, and the impedance when the on-MOS transistor 23 is viewed from the gate of the IGBT 11 is changed from the on-MOS transistor 23 to the gate of the IGBT 11. It is higher than the impedance you saw.
[0009]
The overcurrent detection circuit 28 constitutes overcurrent detection means for monitoring the voltage applied to the overcurrent detection resistor 27 and detecting occurrence of an overcurrent. When the overcurrent is detected by the overcurrent detection circuit 28, the off-MOS transistor 29 and the cutoff speed adjustment circuit 30 turn off the IGBT 11 at a cutoff speed that is slower than when an off command of the IGBT 11 is received from the control circuit 12 in a normal state. Configure means.
When the off MOS transistor 29 receives the off command of the IGBT 11 from the control circuit 12, it lowers the gate voltage of the IGBT 11, and the cutoff speed adjustment circuit 30 adjusts the cutoff speed when the IGBT 11 is turned off.
[0010]
Next, the operation will be described.
First, when the control circuit 12 receives a request to turn on the IGBT 11 from outside in a normal state, the control circuit 12 outputs a turn-on command (LOW signal) of the IGBT 11 to the on-MOS transistor 23 and the off-MOS transistor 29.
As a result, the off-MOS transistor 29 is turned off and the on-MOS transistor 23 is turned on, so that current flows from the gate power supply 21 to the gate of the IGBT 11 through the gate resistor 25 and the diode 26, and the gate power supply 21 A current flows through the overcurrent detection resistor 27 to the gate of the IGBT 11.
Generally, the gate resistance of the IGBT 11 is adjusted in consideration of the loss at the time of turn-on, etc. Here, the resistance value of the parallel circuit composed of the gate resistance 25 and the diode 26 and the overcurrent detection resistor 27 is IGBT11. Is determined in consideration of a loss or the like at the time of turning on.
[0011]
When the current flows through the gate of the IGBT 11 as described above, the voltage Vg of the gate power supply 21 is applied to the gate of the IGBT 11, and the gate-emitter voltage of the IGBT 11 is equal to the voltage Vg of the gate power supply 21 and the voltage Ve of the emitter power supply 22. The voltage Vge becomes the difference, and the IGBT 11 turns on.
At this time, the collector-emitter voltage Vce of the IGBT 11 decreases, and becomes a low on-voltage determined by the current.
[0012]
When the control circuit 12 receives a request to turn off the IGBT 11 from outside in a normal state, the control circuit 12 outputs an off command (HI signal) of the IGBT 11 to the on-MOS transistor 23 and the off-MOS transistor 29.
Thus, the on-MOS transistor 23 is turned off, while the off-MOS transistor 29 is turned on.
When the off MOS transistor 29 is turned on, the cutoff speed adjustment circuit 30 turns off the IGBT 11 at a speed specified by a loss at the time of turning off and the like.
[0013]
Next, a case where an overcurrent flows through the IGBT 11 will be described.
When an overcurrent flows through the IGBT 11, the collector-emitter voltage Vce of the IGBT 11 increases, and a displacement current flows to the gate power supply 21 via a feedback capacitance existing between the gate and the collector of the IGBT 11.
At this time, the displacement current flows to the gate power supply 21 only through the overcurrent detection resistor 27 without passing through the gate resistor 25 because of the presence of the diode 26 in the impedance circuit 24.
[0014]
As a result, the gate voltage of the IGBT 11 increases. However, the resistance value of the overcurrent detection resistor 27 is generally a gate resistance determined by a loss or the like at the time of turn-on, that is, when the gate of the IGBT 11 is viewed from the MOS transistor 23 here. Since the resistance value is set to be larger than the resistance value of the impedance circuit 24, the amount of increase in the gate voltage increases.
Further, since the impedance circuit 24 includes the diode 26, the gate voltage of the IGBT 11 is lower than that of the gate power supply 21 by the ON voltage of the diode 26 in the normal ON state, and the detection system is negatively biased. Therefore, when detecting an overcurrent, the gate voltage needs to be increased by the sum of the negative bias and the detection level, so that a malfunction is less likely to occur when noise is applied between the gate and the gate power supply 21 of the IGBT 11. Is obtained.
[0015]
When the voltage across the overcurrent detection resistor 27 rises above a specified value, the overcurrent detection circuit 28 determines that an overcurrent has occurred, and outputs an overcurrent detection signal to the control circuit 12 and the cutoff speed adjustment circuit. Output to 30.
When receiving the overcurrent detection signal from the overcurrent detection circuit 28, the control circuit 12 outputs an off command (HI signal) for the IGBT 11 to the on MOS transistor 23 and the off MOS transistor 29. The control circuit 12 outputs an overcurrent detection signal to the outside as necessary.
Thus, the on-MOS transistor 23 is turned off, while the off-MOS transistor 29 is turned on.
The cutoff speed adjusting circuit 30 receives the overcurrent detection signal from the overcurrent detection circuit 28 and, when the off MOS transistor 29 is turned on, turns off the IGBT 11 by lowering the cutoff speed than at the time of normal turn-off. .
[0016]
As is clear from the above, according to the first embodiment, the impedance when the on-MOS transistor 23 is viewed from the gate of the IGBT 11 is higher than the impedance when the gate of the IGBT 11 is viewed from the on-MOS transistor 23. Since the circuit 24 is inserted between the gate of the IGBT 11 and the on-MOS transistor 23 and the voltage applied to the overcurrent detecting resistor 27 of the impedance circuit 24 is monitored to detect the occurrence of the overcurrent, Without increasing the turn-on loss, that is, without increasing the impedance of the impedance circuit 24 when the IGBT 11 is viewed from the MOS transistor 23, it is possible to increase the amount of increase in the gate voltage when an overcurrent occurs. As a result, the occurrence of overcurrent An effect that can be.
Further, the gate voltage of the IGBT 11 is normally lower than the gate power supply 21 by the ON voltage of the diode 26, so that the overcurrent detection circuit 28 is negatively biased. Therefore, when detecting an overcurrent, the gate voltage needs to be increased by the sum of the negative bias and the detection level, and a circuit resistant to noise can be configured.
[0017]
Further, according to the first embodiment, when overcurrent is detected by overcurrent detection circuit 28, IGBT 11 is turned off at a lower cutoff speed than when an IGBT 11 off command is received from control circuit 12. Therefore, the surge voltage generated at the time of shutting down is reduced, and as a result, there is an effect that the device can be shut down safely without breaking the device.
[0018]
In the first embodiment, the diode 26 is used as the rectifying element. However, it is sufficient that the current does not flow from the gate of the IGBT 11 to the gate power supply 21 through the gate resistor 25. May be used.
Further, although the impedance circuit 24 is configured using the resistors (the gate resistor 25 and the overcurrent detection resistor 27), the impedance circuit 24 may be configured using the inductance L.
[0019]
In the first embodiment, the gate amplifier 13 is configured using the on-MOS transistor 23 and the off-MOS transistor 29. However, the gate amplifier 13 may be configured using a bipolar transistor.
Furthermore, in the first embodiment, the emitter power supply 22 is connected to the emitter of the IGBT 11, but the emitter of the IGBT 11 may be connected to the low voltage side of the gate power supply 21.
In the first embodiment, one ends of the overcurrent detection circuit 28 and the overcurrent detection resistor 27 are connected between the on-MOS transistor 23 and the gate resistor 25, but the overcurrent detection circuit 28 and the overcurrent detection One end of the use resistor 27 may be connected between the gate power supply 21 and the ON MOS transistor 23.
[0020]
Embodiment 2 FIG.
In the second embodiment, a specific circuit configuration of the overcurrent detection circuit 28 and the cutoff speed adjustment circuit 30 of FIG. 1 will be described.
FIG. 2 is a configuration diagram showing an internal configuration of the overcurrent detection circuit 28. In FIG. 2, the transistor 41 has an emitter connected to the overcurrent detection resistor 27, and a base connected to the overcurrent detection resistor 27 via the resistor 42. The collector is connected to the power supply side, and the collector is connected to the low voltage side 47 of the gate power supply 21 and the emitter power supply 22 via the resistors 45 and 46. The diode 43 and the capacitor 44 as a filter are connected between the gate and the emitter of the transistor 41.
The capacitor 48 functions as a filter. The midpoint between the resistors 45 and 46 is connected to the inverter 49 and is output to the control circuit 12. The output of the inverter 49 is output to the cutoff speed adjusting circuit 30.
[0021]
When an overcurrent flows, a current flows from the IGBT 11 to the gate power supply 21 through the overcurrent detection resistor 27, the voltage of the emitter becomes higher than the base of the transistor 41, and the transistor 41 is turned on. When the transistor 41 is turned on, a current flows from the collector to the resistors 45 and 46.
When the voltage of the resistor 46 exceeds the threshold value of the inverter 49, the inverter 49 outputs a LOW signal to the cutoff speed adjusting circuit 30. The input signal of the inverter 49 is output to the control circuit 12.
[0022]
FIG. 3 is a configuration diagram showing the internal configuration of the cutoff speed adjustment circuit 30. In the figure, a first off-gate resistor 51 is connected to one end of a second off-gate resistor 52, and the other end of the second off-gate resistor 52 is connected to a MOS transistor 53. Is connected to one end. The gate of the MOS transistor 53 is connected to the output of the overcurrent detection circuit 28.
[0023]
In a normal state, the HI signal is output from the overcurrent detection circuit 28, and when the IGBT 11 is turned off, the MOS transistor 53 is turned on almost at the same time as the off MOS transistor 29 is turned on by the off command from the control circuit 12.
Therefore, the off-gate resistance value is a parallel connection value of the first off-gate resistance 51 and the second off-gate resistance 52.
On the other hand, when overcurrent is detected, LOW is output from the overcurrent detection circuit 28, and the MOS transistor 53 is turned off. Therefore, the off-gate resistance is only the first off-gate resistance 51, and the resistance value is increased, so that the off-gate resistance can be cut off at a lower speed than in the normal state.
As described above, since the cutoff speed at the time of overcurrent detection is reduced, the surge voltage generated at the time of cutoff is reduced, and the device can be cut off safely without breaking.
[0024]
Embodiment 3 FIG.
In the first and second embodiments, the configuration is as described above. Therefore, when an overcurrent flows in the ON state, the device can be safely shut off without breaking the device. However, protection may not be provided when an overcurrent flows with a very small load, such as an arm short-circuit that turns on when the opposite arm is short-circuited.
FIG. 4 is a configuration diagram showing an arm short-circuit protection circuit. In FIG. 4, a buffer 61 corresponds to a circuit composed of the ON MOS transistor 23, the OFF MOS transistor 29, and the gate power supply 21 in FIG. The gate voltage detection circuit 63 detects the gate voltage during the detection period set by the sampling circuit 62.
[0025]
FIG. 5 is an explanatory diagram showing a waveform of the gate voltage Vge, a waveform of the collector-emitter voltage Vce, and a waveform of the collector current Ic at the time of normal turn-on.
In a normal state, the gate voltage Vge starts to increase by the ON command, and when the threshold voltage is exceeded, the collector current Ic starts to increase.
When the IGBT 11 flows a current approximately equal to the inductive load current, the collector-emitter voltage Vce starts to decrease, and the gate voltage Vge becomes constant. This period is known as a mirror period, during which the current flowing from the buffer 61 to the IGBT 11 is bypassed to the feedback capacitance existing between the gate and the collector of the IGBT 11. When the mirror period ends, the voltage starts to rise again and reaches a predetermined on-gate voltage.
[0026]
FIG. 6 is an explanatory diagram showing the waveform of the gate voltage Vge, the waveform of the collector-emitter voltage Vce, and the waveform of the collector current Ic when the turn-on operation is performed in the arm short-circuit state.
When the IGBT 11 is turned on while the arm is short-circuited, the gate voltage Vge rises up to the on-gate voltage without a mirror period unlike the normal state. This is because in the arm short-circuit state, the collector-emitter voltage Vce hardly changes in the high voltage state and the feedback capacity remains small, so that the charging / discharging current hardly flows.
Therefore, the charge of the feedback capacitance of the IGBT 11 is not returned to the power supply through the gate resistor 25, and cannot be detected by the drive circuit shown in FIG. However, if this mirror period does not exist and the gate voltage rises at a stretch, it is possible to detect an arm short circuit.
[0027]
In the arm short-circuit protection circuit of FIG. 4, the mirror period is set when the sampling circuit 62 is turned on, and the gate voltage detection circuit 63 detects the gate voltage during that period. When the arm is short-circuited, there is no mirror period, and the gate voltage becomes high. Therefore, the arm short-circuit is detected by detecting the difference.
When detecting the arm short circuit, the gate voltage detection circuit 63 outputs a detection signal to the control circuit 12 and the cutoff speed adjustment circuit 30.
As a result, the control circuit 12 outputs an off command for the IGBT 11 and the shutoff speed adjusting circuit 30 turns off the IGBT 11 by reducing the shutoff speed, so that even when the arm is short-circuited, the device can be safely shut off without breaking the device. it can.
[0028]
Here, FIG. 7 is a configuration diagram showing the internal configuration of the sampling circuit 62 and the gate voltage detection circuit 63. In the drawing, Vcc is connected to the gate power supply 21 and the power supply necessary for driving the circuit elements. Is shown.
The delay circuit 71 has a function of delaying the output signal of the control circuit 12, and the inverter 72 has a function of inverting the delay signal by the delay circuit 71. MOS transistor 73 operates according to the output signal of inverter 72.
The comparator 81 compares a value obtained by dividing the gate voltage of the IGBT 11 by the resistors 82 and 83 with a value obtained by dividing the power supply Vcc by the resistors 84 and 85. The output of the comparator 81 is connected to the power supply Vcc through the resistor 86. The comparator 81 outputs a HI signal or a LOW signal to the inverter 87 and the control circuit 12 according to the comparison result. The output of the inverter 87 is connected to the cutoff speed adjusting circuit 30.
[0029]
Next, the operation will be described.
When the IGBT 11 is turned on, a LOW signal is output from the control circuit 12 to the delay circuit 71.
When receiving the LOW signal from the control circuit 12, the delay circuit 71 outputs the LOW signal to the inverter 72 after delaying the LOW signal by a mirror period at the time of ON.
Inverter 72, upon receiving the delayed LOW signal, outputs an HI signal to MOS transistor 73.
As a result, since the HI signal is input to the MOS transistor 73, the MOS transistor 73 is turned off for about the mirror period, and thereafter turned on with a delay.
[0030]
The comparator 81 detects the gate voltage of the IGBT 11 and compares a value obtained by dividing the gate voltage with a value obtained by dividing the power supply voltage Vcc. When the gate voltage is higher, an HI signal is output.
Here, the input on the gate voltage side of the comparator 81 is detected only while the MOS transistor 73 is off. That is, it is detected only during the mirror period. The input to the comparator 81 is adjusted by resistors 82 to 85.
[0031]
Specifically, in the normal mirror voltage, the input on the negative side is adjusted to be higher than the input from the gate, which is the positive side input of the comparator 81. Further, when the gate voltage rises to the on-gate voltage at a stretch when the arm is short-circuited, the input on the + side is adjusted so as to increase.
Therefore, when the arm is short-circuited, an HI signal is output to the control circuit 12 and the inverter 87, and the control circuit 12 turns off the IGBT 11 and the MOS transistor 53 of the cutoff speed adjusting circuit 30 turns off. The current stops flowing. As a result, the cutoff is performed at a lower speed than normal.
[0032]
FIG. 8 shows a configuration diagram in which the arm short-circuit protection circuit of FIG. 4 is applied to the drive circuit of FIG. Note that the sampling circuit 62 and the gate voltage detection circuit 63 constitute arm short-circuit detection means.
In the example of FIG. 8, detection signals of the overcurrent detection circuit 28 for detecting an overcurrent in the ON state and the gate voltage detection circuit 63 for detecting an arm short circuit are output to the control circuit 12 and the cutoff speed adjustment circuit 30.
Therefore, even when an overcurrent flows in the ON state or when the arm is turned on in the arm short-circuit state, there is an effect that the device can be safely shut off without breaking the device.
[0033]
Embodiment 4 FIG.
FIG. 9 is a configuration diagram showing a driving circuit for a power semiconductor device according to a fourth embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 1 denote the same or corresponding parts, and a description thereof will not be repeated.
The diode 31, which is the second rectifier, is connected in series with the overcurrent detection resistor 27 and has a function of blocking a current flowing from the on-MOS transistor 23 toward the gate of the IGBT 11.
[0034]
When the IGBT 11 is turned on, a current flows from the gate power supply 21 to the gate of the IGBT 11 through the gate resistor 25 and the diode 26 as in the first to third embodiments, but does not flow to the overcurrent detection resistor 27.
Therefore, the resistance value of the series circuit formed by the gate resistor 25 and the diode 26 is determined in consideration of a loss at the time of turn-on and the like.
[0035]
At the time of overcurrent, the current flowing from the IGBT 11 to the gate power supply 21 flows through the diode 31 and the overcurrent detection resistor 27, and the overcurrent detection circuit 28 adds the on-voltage of the diode 31 to the voltage across the overcurrent detection resistor 27. The detected voltage is detected.
When the rise in the gate voltage is small, almost no current flows through the diode 31 and the diode 31 has a high resistance. Therefore, the gate voltage easily rises up to the ON voltage of the diode 31, and the overcurrent is easily detected. Therefore, even when the rise rate di / dt of the short-circuit current is low, there is an effect that the overcurrent can be reliably detected.
In addition, at the time of turn-on, the path through which the current flows to the IGBT 11 is different from the path through which the current flows from the IGBT 11 to the gate current 21 at the time of overcurrent.
[0036]
Embodiment 5 FIG.
In the fourth embodiment, the impedance circuit 24 is connected by connecting the second series circuit made up of the overcurrent detection resistor 27 and the diode 31 in parallel with the first series circuit made up of the gate resistor 25 and the diode 26. Although the components are shown, as shown in FIG. 10, the overcurrent detection resistor 27 may be removed from the second series circuit so that the overcurrent detection circuit 28 detects the voltage across the diode 31. .
Even in this case, the gate power supply 21 is applied to the impedance circuit 24, a current flows from the gate power supply 21 to the IGBT 11, and even if the overcurrent is higher than the impedance of the impedance circuit when the ON voltage of the diode 26 is low. When the rise in voltage is small, almost no current flows, and the diode 31 has a high resistance, so that the impedance of the impedance circuit 24 is high.
[0037]
In the example of FIG. 10, when the overcurrent flows, the current flowing from the gate of the IGBT 11 to the gate power supply 21 flows only through the diode 31. Therefore, the gate voltage is clamped by the rise of the ON voltage of the diode 31.
Since the peak current value of the overcurrent depends on the rise amount of the gate voltage, the peak current value of the overcurrent can be suppressed. Also, the ease with which the gate voltage rises up to the on-voltage of the diode 31 is substantially determined by the diode 31, so that removing the overcurrent detection resistor 27 has little effect. Therefore, if the lower detection limit of the overcurrent detection circuit 28 is set to be equal to or less than the ON voltage of the diode 31, the detection can be performed.
According to the fifth embodiment, there is an effect that the circuit configuration can be simplified as compared with the fourth embodiment.
[0038]
Embodiment 6 FIG.
FIG. 11 is a configuration diagram showing a drive circuit for a power semiconductor device according to a sixth embodiment of the present invention. In the figure, the same reference numerals as in FIG. 9 denote the same or corresponding parts, and a description thereof will be omitted.
A gate resistor 32 as an impedance element is inserted between the gate of the IGBT 11 and the impedance circuit 24.
[0039]
In the sixth embodiment, since the gate resistor 32 is connected in series with the impedance circuit 24, when noise is applied between the gate and the gate power supply 21 of the IGBT 11, the noise is generated by the gate resistor 32 and the overcurrent detection. The voltage is divided into a series circuit consisting of a resistor 27 and a diode 31.
Therefore, the overcurrent detection circuit 28 has an effect of reducing the possibility of malfunction due to noise.
Here, the configuration in which the gate resistor 32 is added to the drive circuit of FIG. 9 is shown, but it is needless to say that the gate resistor 32 may be added to the drive circuit of FIGS.
[0040]
Embodiment 7 FIG.
In the sixth embodiment, the impedance circuit 24 is connected by connecting the second series circuit made up of the overcurrent detection resistor 27 and the diode 31 in parallel with the first series circuit made up of the gate resistor 25 and the diode 26. Although the configuration is shown, as shown in FIG. 12, the impedance circuit 24 may be configured only with the gate resistor 25 as the impedance element, and the gate resistor 25 and the gate resistor 32 may be connected in series.
[0041]
In the example of FIG. 12, charging and discharging of the gate of the IGBT 11 are performed through the gate resistor 25 and the gate resistor 32, and the overcurrent detection circuit 28 detects the voltage across the gate resistor 25.
Even in such a circuit configuration, when noise is applied between the gate and the gate power supply 21 of the IGBT 11, the noise is divided into a series circuit including the gate resistor 32 and the gate resistor 25.
Therefore, the overcurrent detection circuit 28 has an effect of reducing the possibility of malfunction due to noise.
This configuration is used when overcurrent is easily detected, for example, when the gate resistance 25 may be relatively large. In this case, the overcurrent detection resistor 27 and the diodes 26 and 31 are removed. There is no problem if you do.
[0042]
【The invention's effect】
As described above, according to the present invention, when the control voltage is not applied from the control voltage generator, the impedance when the control voltage generator is viewed from the control terminal is controlled by the control voltage generator and the control terminal. When a control voltage is applied between the voltage generators, an impedance circuit higher than the impedance seen from the control terminal from the control voltage generator when the control voltage is applied is inserted between the control terminal of the power semiconductor element and the control voltage generator, Since the voltage applied to the impedance circuit is monitored to detect the occurrence of the overcurrent, there is an effect that the occurrence of the overcurrent can be reliably detected.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing a drive circuit of a power semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a configuration diagram illustrating an internal configuration of an overcurrent detection circuit.
FIG. 3 is a configuration diagram illustrating an internal configuration of a shutoff speed adjustment circuit.
FIG. 4 is a configuration diagram illustrating an arm short-circuit protection circuit.
FIG. 5 is an explanatory diagram showing a waveform of a gate voltage Vge, a waveform of a collector-emitter voltage Vce, and a waveform of a collector current Ic at the time of normal turn-on.
FIG. 6 is an explanatory diagram showing a waveform of a gate voltage Vge, a waveform of a collector-emitter voltage Vce, and a waveform of a collector current Ic when a turn-on operation is performed in an arm short-circuit state.
FIG. 7 is a configuration diagram showing an internal configuration of a sampling circuit and a gate voltage detection circuit.
FIG. 8 is a configuration diagram showing a driving circuit of a power semiconductor device according to a third embodiment of the present invention.
FIG. 9 is a configuration diagram showing a drive circuit of a power semiconductor device according to a fourth embodiment of the present invention.
FIG. 10 is a configuration diagram showing a drive circuit of a power semiconductor device according to a fifth embodiment of the present invention.
FIG. 11 is a configuration diagram showing a drive circuit of a power semiconductor device according to a sixth embodiment of the present invention.
FIG. 12 is a configuration diagram showing a drive circuit of a power semiconductor device according to a seventh embodiment of the present invention.
[Explanation of symbols]
11 IGBT, 12 control circuit, 13 gate amplifier, 21 gate power supply (control voltage generating means), 22 emitter power supply (control voltage generating means), 23 on-MOS transistor (control voltage generating means), 24 impedance circuit, 25 gate resistance ( 1st impedance element), 26 diode (rectifying element), 27 overcurrent detection resistor (2nd impedance element), 28 overcurrent detection circuit (overcurrent detection means), 29 off MOS transistor (cutoff means), 30 Cutoff speed adjusting circuit (cutoff means), 31 diode (second rectifier), 32 gate resistor (impedance element), 41 transistor, 42 resistor, 43 diode, 45, 46 resistor, 47 power supply low voltage side, 48 capacitor, 49 Inverter, 51 first off-gate resistor, 52 second off-gate resistor , 53 MOS transistors, 61 buffers, 62 sampling circuits (arm short detection means), 63 gate voltage detection circuits (arm short detection means), 71 delay circuits, 72 inverters, 73 MOS transistors, 81 comparators, 82, 83, 84, 85, 86 resistors, 87 inverters.

Claims (8)

制御回路から電力用半導体素子のオン指令を受けると、その電力用半導体素子の制御端子に印加する制御電圧を発生する制御電圧発生手段と、上記電力用半導体素子の制御端子と上記制御電圧発生手段間に挿入され、上記制御電圧発生手段から制御電圧が印加されていない状態のときの上記制御端子から上記制御電圧発生手段を見たインピーダンスが、上記制御電圧発生手段から上記制御端子と上記制御電圧発生手段間に制御電圧が印加されている状態のときの上記制御電圧発生手段から上記制御端子を見たインピーダンスよりも高いインピーダンス回路と、上記インピーダンス回路に印加される電圧を監視して、過電流の発生を検出する過電流検出手段とを備えた電力用半導体素子の駆動回路。Control voltage generating means for generating a control voltage to be applied to a control terminal of the power semiconductor element when receiving an ON command for the power semiconductor element from the control circuit; control terminals of the power semiconductor element and the control voltage generating means When the control voltage is not applied from the control voltage generator, the impedance when the control voltage generator is seen from the control terminal when the control voltage is not applied is changed from the control voltage generator to the control terminal and the control voltage. Monitoring a voltage applied to the impedance circuit which is higher than the impedance when the control terminal is viewed from the control voltage generating means when the control voltage is applied between the generating means and a voltage applied to the impedance circuit; And a driving circuit for a power semiconductor device, comprising: an overcurrent detecting means for detecting occurrence of the power semiconductor device. 制御回路から電力用半導体素子のオン指令を受けてから、所定時間経過した後の制御端子の電圧を監視して、アーム短絡を検出するアーム短絡検出手段を設けたことを特徴とする請求項１記載の電力用半導体素子の駆動回路。2. An arm short-circuit detecting means for detecting a short-circuit of an arm by monitoring a voltage of a control terminal after a predetermined time has passed after receiving an ON command of a power semiconductor element from a control circuit. A driving circuit for the power semiconductor device according to claim 1. 過電流検出手段により過電流が検出された場合、または、アーム短絡検出手段によりアーム短絡が検出された場合、制御回路から電力用半導体素子のオフ指令を受けたときよりも遅い遮断速度で上記電力用半導体素子をオフする遮断手段を設けたことを特徴とする請求項１または請求項２記載の電力用半導体素子の駆動回路。When an overcurrent is detected by the overcurrent detection means, or when an arm short circuit is detected by the arm short detection means, the power is output at a lower cutoff speed than when a power semiconductor element off command is received from the control circuit. 3. A driving circuit for a power semiconductor device according to claim 1, further comprising a cut-off means for turning off the power semiconductor device. 電力用半導体素子の制御端子から制御電圧発生手段の方向に流れる電流を阻止する整流素子及び第１のインピーダンス素子から為る直列回路と、上記直列回路と並列に接続された第２のインピーダンス素子とからインピーダンス回路を構成したことを特徴とする請求項１記載の電力用半導体素子の駆動回路。A series circuit composed of a rectifying element and a first impedance element for blocking a current flowing from a control terminal of the power semiconductor element in a direction of the control voltage generating means, and a second impedance element connected in parallel with the series circuit. 2. The driving circuit for a power semiconductor device according to claim 1, wherein an impedance circuit is configured from the following. 電力用半導体素子の制御端子から制御電圧発生手段の方向に流れる電流を阻止する第１の整流素子及び第１のインピーダンス素子から為る第１の直列回路と、上記第１の直列回路と並列に接続され、上記制御電圧発生手段から上記制御端子の方向に流れる電流を阻止する第２の整流素子及び第２のインピーダンス素子から為る第２の直列回路とからインピーダンス回路を構成したことを特徴とする請求項１記載の電力用半導体素子の駆動回路。A first series circuit composed of a first rectifier element and a first impedance element for blocking a current flowing from the control terminal of the power semiconductor element in the direction of the control voltage generator, and a first series circuit formed in parallel with the first series circuit. A second rectifier element for blocking a current flowing from the control voltage generating means to the control terminal in the direction of the control terminal, and a second series circuit formed of a second impedance element to form an impedance circuit. The driving circuit for a power semiconductor device according to claim 1. 電力用半導体素子の制御端子から制御電圧発生手段の方向に流れる電流を阻止する第１の整流素子及びインピーダンス素子から為る直列回路と、上記直列回路と並列に接続され、上記制御電圧発生手段から上記制御端子の方向に流れる電流を阻止する第２の整流素子とからインピーダンス回路を構成したことを特徴とする請求項１記載の電力用半導体素子の駆動回路。A series circuit comprising a first rectifying element and an impedance element for blocking a current flowing from a control terminal of the power semiconductor element in a direction of the control voltage generating means, and a series circuit connected in parallel with the series circuit; 2. The driving circuit for a power semiconductor device according to claim 1, wherein an impedance circuit is constituted by the second rectifying device for blocking a current flowing in the direction of the control terminal. 電力用半導体素子の制御端子とインピーダンス回路間にインピーダンス素子を挿入したことを特徴とする請求項１記載の電力用半導体素子の駆動回路。2. The driving circuit according to claim 1, wherein an impedance element is inserted between the control terminal of the power semiconductor element and the impedance circuit. 制御回路から電力用半導体素子のオン指令を受けると、その電力用半導体素子の制御端子に印加する制御電圧を発生する制御電圧発生手段と、上記電力用半導体素子の制御端子と上記制御電圧発生手段間に挿入された複数のインピーダンス素子と、上記複数のインピーダンス素子のうちの一部のインピーダンス素子に印加される電圧を監視して、過電流の発生を検出する過電流検出手段とを備えた電力用半導体素子の駆動回路。Control voltage generating means for generating a control voltage to be applied to a control terminal of the power semiconductor element when receiving an ON command for the power semiconductor element from the control circuit; control terminals of the power semiconductor element and the control voltage generating means A power supply comprising: a plurality of impedance elements inserted between the plurality of impedance elements; and overcurrent detection means for monitoring a voltage applied to some of the plurality of impedance elements to detect occurrence of an overcurrent. Drive circuit for semiconductor device.

Images