JP2004119772A - Method for manufacturing gallium nitride-based compound semiconductor element and method for processing gallium nitride-based compound semiconductor layer - Google Patents

Method for manufacturing gallium nitride-based compound semiconductor element and method for processing gallium nitride-based compound semiconductor layer Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To manufacture a gallium nitride-based compound semiconductor element wherein a pattern width can be precisely controlled when a gallium nitride-based compound semiconductor layer is etched, and a smoothly etched side wall can be obtained, and that is high in yield by matching the position of an opening of an insulation film and that of a projecting part in high accuracy. <P>SOLUTION: A laminated pattern of an SiO<SB>2</SB>layer 4 and a ZrO<SB>2</SB>layer 5 is formed, and a GaN-based semiconductor layer 3 is dry-etched with a chlorine-based gas while the ZrO<SB>2</SB>layer 5 is used as a mask, forming a ridge 109a. After a ZrO<SB>2</SB>film is entirely piled up, the SiO<SB>2</SB>layer 4 is removed by a fluorine-based etching liquid for lifting off, the ZrO<SB>2</SB>film 7a is selectively left on both sides of the ridge 109a. Since the laminated pattern is used as it is as a mask for lifting off, an electrode can be formed at a designed position without displacement. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、窒化ガリウム系化合物半導体素子の製造方法及び窒化ガリウム系化合物半導体層の加工方法に関する。
【０００２】
【従来の技術】
近年、ＩｎＧａＡｌＮなどの窒化ガリウム系化合物半導体を用いた青色発光半導体レーザが開発されており、光ディスクなどの高密度情報処理用の光源として期待されている。
【０００３】
光ディスクシステム等への応用では、レーザの出射ビームを極小スポットに絞ることが必要であり、基本横モード発振が不可欠である。このような窒化ガリウム系化合物半導体レーザとして、従来、リッジ構造のレーザが多く報告され、また販売されている（例えば、特許文献１及び２参照。）。このリッジ構造のレーザの発振閾値および横モードの制御などの素子特性は、リッジ部の深さおよびリッジ部の幅に依存する。特に、リッジ部の幅は約２μｍ以下の非常に狭い幅であり、リッジ部に電極を形成する等の工程においては精密なプロセス制御が要求される。
【０００４】
【特許文献１】
特開２０００−４０６３公報（図２等）
【０００５】
【特許文献２】
特開２００１−１６０６５０公報（図１等）
【０００６】
【発明が解決しようとする課題】
従来のリッジ構造を有する窒化ガリウム系化合物半導体レーザには、以下に述べる問題点がある。
【０００７】
まず、従来、リッジ構造の半導体レーザのリッジ或いはエッチング端面を形成する工程において、レジスト、ＳｉＯ２、Ｎｉ等がドライエッチング用マスクとして用いられる。しかし、金属であるＮｉをマスクに用いた場合、ＧａＮに対するエッチング選択比（被エッチング材料のエッチング速度Ｒｅとマスク材のエッチング速度Ｒｍの比、即ちＲｅ／Ｒｍ。）が高いことが期待できるものの、Ｎｉを剥離するためのエッチング液によりデバイスや結晶にダメージが入り、デバイスプロセスに適用することは困難である。また、レジストやＳｉＯ２をマスクに用いた場合、ＧａＮに対するエッチング選択比は十分ではなく、エッチング中にマスクが後退する。マスクが後退する場合、エッチング側壁に縦縞状に凹凸が形成されたり、エッチング側壁が垂直に形成されず斜めに形成され易い。
【０００８】
実際の半導体レーザプロセスに用いた場合、ストライプに沿ってリッジ幅が変動し、光の散乱損失の原因となったり、リッジ幅の制御性劣化の原因となる。また、エッチング端面形成ではエッチング端面が８５°程度のテーパとなったりして垂直な端面を得ることができず、このために光の閉じ込めが低下するなどの問題があった。垂直で平滑なエッチングを達成するためには、ＧａＮに対して優れたエッチング選択比を有しデバイスプロセスに適した材料のエッチングマスクを用いる必要があるが、かかる材料は未だ見出されていない。
【０００９】
また、従来のＧａＮ系半導体レーザはサファイア或いは炭化珪素からなる基板上に形成されるのが一般的である。しかし、かかる基板とＧａＮ系半導体レーザ構造層間の熱膨張係数の差のために、ウエハーには大きな反りが発生する。この反りは、例えば、直径約５ｃｍのＧａＮ系半導体レーザ構造層を成長したウエハーを水平面上に置いた場合、ウエハー中心部と端部との高さの差は数十μｍにも及ぶことが本発明者により見出されている。
【００１０】
このため、リッジ上部にｐ側電極用の窓を形成する工程が困難となる。即ち、通常は、リッジ上部にｐ側電極用の窓を形成するために、ガラスマスク等を用いた光リソグラフィによるパターン転写を行う。しかし、上記したように、ウエハーには大きな反りが存在するため、ウエハー中心部ではガラスマスクとの密着性は良好であるが、ウエハー端部ではガラスマスクとの密着性は劣化する。さらにウエハー中心部では、リッジとガラスマスクのパターン開口部との位置は一致するものの、ウエハー端部では位置ズレが生じてしまう。このため、従来のプロセスでは、ウエハー端部でｐ側電極の形成される位置がリッジ上部からずれてしまうという問題があった。
【００１１】
これにより、ウエハー端部のレーザ素子では、抵抗が上昇し素子が破壊されることがある。また逆に、電流リークが発生しレーザ発振が得られなくなる場合もあった。即ち、ウエハーの端部ほどレーザ素子の歩留まりが低下していた。良好な特性のレーザ素子が得られるのは、ウエハーの中心付近２０％程度以下の領域しかないことが本発明者により確かめられている。
【００１２】
以上のように、従来の窒化ガリウム系化合物半導体レーザの製造方法では、リッジ幅の制御が困難であるとともに、狭いリッジ上部への電極形成の歩留まりが極端に悪いという課題があった。また、このような基板の反りによる歩留まり低下の問題は、窒化ガリウム系化合物半導体レーザ以外の他の窒化ガリウム系化合物半導体発光素子や、窒化ガリウム系化合物半導体素子にもあった。
【００１３】
本発明は、上記実情に鑑みてなされたものであり、その目的は、歩留まりが高い窒化ガリウム系化合物半導体素子の製造方法及び窒化ガリウム系化合物半導体層の加工方法を提供することである。
【００１４】
【課題を解決するための手段】
（構成）
前述した課題を解決するために、本発明の第１の窒化ガリウム系化合物半導体素子の製造方法は、窒化ガリウム系化合物半導体層上に第１の膜を形成する工程と、この第１の膜上に、弗素含有エッチャント及び塩素含有エッチャントに対するエッチング速度が当該第１の膜よりも小さい第２の膜を形成する工程と、前記第２の膜をパターニングし、パターニングされた当該第２の膜をマスクとして弗素含有エッチャントを用いたエッチングにより前記第１の膜をパターニングし、さらに塩素含有エッチャントを用いて前記窒化ガリウム系化合物半導体層をエッチングして凹部を形成する工程と、パターニングされた前記第１の膜の側壁を弗素含有エッチャントにより選択的にエッチングして当該第１の膜の幅を前記第２の膜の幅よりも狭くする工程と、パターニングされた前記第２の膜上及び前記凹部内に、弗素含有エッチャントに対するエッチング速度が前記第１の膜よりも小さい第３の膜を形成する工程と、パターニングされた前記第１の膜を弗素含有エッチャントにより除去することにより、前記凹部内に前記第３の膜を残しながら当該第１の膜上の前記第２の膜及び第３の膜を除去する工程と、前記窒化ガリウム系化合物半導体層の前記第１の膜を除去した表面の上に電極を形成する工程とを具備することを特徴とする。
【００１５】
また、本発明の第２の窒化ガリウム系化合物半導体素子の製造方法は、第１導電型の窒化ガリウム系化合物半導体層を形成する工程と、この第１導電型の窒化ガリウム系化合物半導体層上に窒化ガリウム系化合物半導体の発光層を形成する工程と、この発光層上に第２導電型の窒化ガリウム系化合物半導体層を形成する工程と、この第２導電型の窒化ガリウム系化合物半導体層上に第１の膜を形成する工程と、この第１の膜上に、弗素含有エッチャント及び塩素含有エッチャントに対するエッチング速度が当該第１の膜よりも小さい第２の膜を形成する工程と、前記第２の膜をパターニングし、パターニングされた当該第２の膜をマスクとして弗素含有エッチャントを用いたエッチングにより前記第１の膜をパターニングし、さらに塩素含有エッチャントを用いて前記第２導電型の窒化ガリウム系化合物半導体層をエッチングしてリッジ部を形成する工程と、パターニングされた前記第１の膜の側壁を弗素含有エッチャントにより選択的にエッチングして当該第１の膜の幅を前記第２の膜の幅よりも狭くする工程と、パターニングされた前記第２の膜上及び前記リッジ部の両側に、弗素含有エッチャントに対するエッチング速度が前記第１の膜よりも小さい第３の膜を形成する工程と、パターニングされた前記第１の膜を弗素含有エッチャントにより除去することにより、前記リッジ部の両側に前記第３の膜を残しながら当該第１の膜上の前記第２の膜及び第３の膜を除去する工程と、前記リッジ部上に電極を形成する工程とを具備することを特徴とする。
【００１６】
また、本発明の第３の窒化ガリウム系化合物半導体素子の製造方法は、窒化ガリウム系化合物半導体層上に第１の膜を形成する工程と、この第１の膜上に、弗素含有エッチャント及び塩素含有エッチャントに対するエッチング速度が当該第１の膜よりも小さい第２の膜を形成する工程と、前記第２の膜をパターニングし、パターニングされた当該第２の膜をマスクとして弗素含有エッチャントを用いたエッチングにより前記第１の膜をパターニングし、さらに塩素含有エッチャントを用いて前記窒化ガリウム系化合物半導体層をエッチングして凹部を形成する工程と、パターニングされた前記第１の膜の側壁を弗素含有エッチャントにより選択的にエッチングして当該第１の膜の幅を前記第２の膜の幅よりも狭くする工程と、パターニングされた前記第２の膜上及び前記凹部内に、弗素含有エッチャントに対するエッチング速度が前記第１の膜よりも小さい第３の膜を形成する工程と、パターニングされた前記第１の膜を弗素含有エッチャントにより除去することにより、前記凹部内に前記第３の膜を残しながら当該第１の膜上の前記第２の膜及び第３の膜を除去する工程と、前記窒化ガリウム系化合物半導体層の前記第１の膜を除去した表面領域を素子領域として半導体素子を形成する工程とを具備することを特徴とする。
【００１７】
また、本発明の第４の窒化ガリウム系化合物半導体素子の製造方法は、窒化ガリウム系化合物半導体層上に第１の膜を形成する工程と、この第１の膜上に、弗素含有エッチャント及び塩素含有エッチャントに対するエッチング速度が当該第１の膜よりも小さい第２の膜を形成する工程と、前記第１の膜及び第２の膜をパターニングする工程と、パターニングされた前記第２の膜をマスクとして塩素含有エッチャントを用いたエッチングにより、前記窒化ガリウム系化合物半導体層をエッチングして凹部を形成する工程と、パターニングされた前記第１の膜の側壁を弗素含有エッチャントにより選択的にエッチングして当該第１の膜の幅を前記第２の膜の幅よりも狭くする工程と、パターニングされた前記第２の膜上及び前記凹部内に、弗素含有エッチャントに対するエッチング速度が前記第１の膜よりも小さい第３の膜を形成する工程と、パターニングされた前記第１の膜を弗素含有エッチャントにより除去することにより、前記凹部内に前記第３の膜を残しながら当該第１の膜上の前記第２の膜及び第３の膜を除去する工程と、前記窒化ガリウム系化合物半導体層の前記第１の膜を除去した表面の上に電極を形成する工程とを具備することを特徴とする。
【００１８】
また、本発明の第５の窒化ガリウム系化合物半導体素子の製造方法は、第１導電型の窒化ガリウム系化合物半導体層を形成する工程と、この第１導電型の窒化ガリウム系化合物半導体層上に窒化ガリウム系化合物半導体の発光層を形成する工程と、この発光層上に第２導電型の窒化ガリウム系化合物半導体層を形成する工程と、この第２導電型の窒化ガリウム系化合物半導体層上に第１の膜を形成する工程と、この第１の膜上に、弗素含有エッチャント及び塩素含有エッチャントに対するエッチング速度が当該第１の膜よりも小さい第２の膜を形成する工程と、前記第１の膜及び第２の膜をパターニングする工程と、パターニングされた前記第２の膜をマスクとして塩素含有エッチャントを用いたエッチングにより、前記第２導電型の窒化ガリウム系化合物半導体層をエッチングしてリッジ部を形成する工程と、パターニングされた前記第１の膜の側壁を弗素含有エッチャントにより選択的にエッチングして当該第１の膜の幅を前記第２の膜の幅よりも狭くする工程と、パターニングされた前記第２の膜上及び前記リッジ部の両側に、弗素含有エッチャントに対するエッチング速度が前記第１の膜よりも小さい第３の膜を形成する工程と、パターニングされた前記第１の膜を弗素含有エッチャントにより除去することにより、前記リッジ部の両側に前記第３の膜を残しながら当該第１の膜上の前記第２の膜及び第３の膜を除去する工程と、前記リッジ部上に電極を形成する工程とを具備することを特徴とする。
【００１９】
また、本発明の第６の窒化ガリウム系化合物半導体素子の製造方法は、窒化ガリウム系化合物半導体層上に第１の膜を形成する工程と、この第１の膜上に、弗素含有エッチャント及び塩素含有エッチャントに対するエッチング速度が当該第１の膜よりも小さい第２の膜を形成する工程と、前記第１の膜及び第２の膜をパターニングする工程と、パターニングされた前記第２の膜をマスクとして塩素含有エッチャントを用いたエッチングにより、前記窒化ガリウム系化合物半導体層をエッチングして凹部を形成する工程と、パターニングされた前記第１の膜の側壁を弗素含有エッチャントにより選択的にエッチングして当該第１の膜の幅を前記第２の膜の幅よりも狭くする工程と、パターニングされた前記第２の膜上及び前記凹部内に、弗素含有エッチャントに対するエッチング速度が前記第１の膜よりも小さい第３の膜を形成する工程と、パターニングされた前記第１の膜を弗素含有エッチャントにより除去することにより、前記凹部内に前記第３の膜を残しながら当該第１の膜上の前記第２の膜及び第３の膜を除去する工程と、前記窒化ガリウム系化合物半導体層の前記第１の膜を除去した表面領域を素子領域として半導体素子を形成する工程とを具備することを特徴とする。
【００２０】
本発明の第１〜第６の窒化ガリウム系化合物半導体素子の製造方法において、以下の構成を備えることが特に好ましい。
【００２１】
（１）前記第１の膜はＳｉＯ２膜であり、前記第２の膜はＺｒＯ２、ＳｉＯ、Ｔａ２Ｏ３、Ｌａ２Ｏ５、ＣｅＯ２、ＨｆＯ２から選ばれる材料の膜であること。
【００２２】
（２）前記第３の膜はＺｒＯ２、ＳｉＯ、Ｔａ２Ｏ３、Ｌａ２Ｏ５、ＣｅＯ２、ＨｆＯ２から選ばれる材料の膜であること。
【００２３】
（３）前記弗素含有エッチャントは弗化アンモニウム又は弗化水素酸であること。
【００２４】
（４）前記塩素含有エッチャントは塩素ガスであること。
【００２５】
（５）第３の膜は端面コート用の複数の酸化膜であること。ここで、ＳｉＯ２膜は表面には出ない。
【００２６】
（６）前記窒化ガリウム系化合物半導体層の前記第１の膜を除去した表面の上から前記凹部内の前記第３の膜上にかけて前記電極を形成すること。
【００２７】
（７）前記電極を前記リッジ部上から前記リッジ部の両側の前記第３の膜上にかけて形成すること。
【００２８】
（８）前記第２の膜を成膜した後に、当該第２の膜に対して酸素雰囲気中で熱処理を行うこと。
【００２９】
（９）前記第３の膜を成膜した後に、当該第３の膜に対して酸素雰囲気中で熱処理を行うこと。
【００３０】
（１０）前記第１の膜及び第２の膜をパターニングする工程において、リフトオフによるパターニングを用いること。
【００３１】
（１１）前記第１の膜及び第２の膜をパターニングする工程において、ドライエッチングを用いること。
【００３２】
（１２）前記第１の膜の幅を前記第２の膜の幅よりも狭くする工程は、前記第２導電型の窒化ガリウム系化合物半導体層をエッチングする工程と前記第３の膜を形成する工程との間に行うこと。
【００３３】
（１３）前記第１の膜の幅を前記第２の膜の幅よりも狭くする工程は、前記第１の膜をパターニングする工程と同時か、或いは当該工程に引き続いて行うこと。
【００３４】
また、本発明の窒化ガリウム系化合物半導体層の加工方法は、窒化ガリウム系化合物半導体層上にＺｒＯ２、ＳｉＯ、Ｔａ２Ｏ３、Ｌａ２Ｏ５、ＣｅＯ２、ＨｆＯ２から選ばれる材料のパターンを形成し、このパターンをマスクとして前記窒化ガリウム系化合物半導体層を塩素含有エッチャントによりエッチングすることを特徴とする。
【００３５】
ここで、前記塩素含有エッチャントは塩素ガスであることが好ましい。
【００３６】
（作用）
本発明者は、塩素ガスを用いた反応性プラズマにより窒化ガリウム系化合物半導体をエッチングする際、ＺｒＯ２膜のエッチング選択比は６．８であり、ＳｉＯ２膜のそれ（２．５）の２倍以上であることを実験により見出した。レジストは１より小さかった。したがって、ＺｒＯ２膜をマスクとして塩素含有エッチャントによりエッチングを行えば、窒化ガリウム系化合物半導体を高選択比でエッチングでき、側面が垂直に近く平滑なリッジ部等を容易に形成することも可能となる。
【００３７】
また、ＺｒＯ２膜は室温での電子ビーム蒸着法やスパッタ蒸着法により成膜した場合は、弗化アンモニウムや弗化水素酸等の弗素含有エッチャントによりエッチングされるものの、特に成膜後に酸素雰囲気中で熱処理を行うことにより、弗化アンモニウムや弗化水素酸等の弗素含有エッチャントに殆どエッチングされなくなるという性質がある。
【００３８】
したがって、ＳｉＯ２膜等の弗素含有エッチャントにより容易にエッチングされる膜の上に上記ＺｒＯ２膜を形成し、かかるＺｒＯ２膜をマスクとして塩素含有エッチャントによりＳｉＯ２膜等及び窒化ガリウム系化合物半導体をエッチングすることにより、凹部やリッジ部を容易に形成することができる。さらに、同じＺｒＯ２膜をマスクとして上記ＳｉＯ２膜等の側壁を上記弗素含有エッチャントにより選択的にエッチングすることにより、ＳｉＯ２膜の幅をＺｒＯ２膜の幅よりも狭くすることができ、その後凹部やリッジ部両側を別のＺｒＯ２膜で埋め込む際に、リッジ部等の側部における当該ＺｒＯ２膜の段切れを促進することが可能となる。埋め込んだＺｒＯ２膜に対してＳｉＯ２膜等を弗素含有エッチャントにより良好な選択比でエッチングすることができるので、凹部やリッジ部両側へのＺｒＯ２膜の選択的な埋め込み構造を容易に形成することが可能である。
【００３９】
これにより、側面が垂直に近く平滑なリッジ部等を容易に形成することができる他、リッジ部等の上面に対して合わせずれなく電極をコンタクトさせることが可能であり、歩留まりの高い窒化ガリウム系化合物半導体素子の製造方法を提供することができる。
【００４０】
以上の効果は、ＺｒＯ２膜以外に、ＳｉＯ、Ｔａ２Ｏ３、Ｌａ２Ｏ５、ＣｅＯ２、ＨｆＯ２においても確認することができた。
【００４１】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照にしつつ詳細に説明する。
【００４２】
（第１の実施形態）
最初に、本発明による窒化ガリウム系化合物半導体層の加工方法について、ＺｒＯ２膜をマスクとしてＧａＮ系半導体層をドライエッチングする工程を例に説明する。
【００４３】
まず、ＧａＮ系半導体層上にＺｒＯ２膜を電子ビーム蒸着法やスパッタ蒸着法等により堆積する。次に、このＺｒＯ２膜上にレジストを塗布し、光リソグラフィーによりパターンを形成する。さらに、当該レジストをマスクとして弗化アンモニウムを用いたウエットエッチング法あるいは反応性イオンエッチング（ＲＩＥ）によりＺｒＯ２膜をエッチングし、ＺｒＯ２膜へパターンを転写する。さらに、レジストを除去することによりＺｒＯ２のマスクパターンを形成できる。
【００４４】
さらに、このＺｒＯ２パターンをマスクとして、塩素ガスを含むエッチングガスを用いたドライエッチング法によりＧａＮ系半導体層をエッチングし、パターンをＧａＮ系半導体層に転写する。ここでドライエッチング法としては電子サイクロトロン共鳴―反応性イオンビームエッチング（ＥＣＲ−ＲＩＢＥ）や誘導結合プラズマ−反応性イオンエッチング（ＩＣＰ−ＲＩＥ）等を用いることができる。
【００４５】
なお、ＺｒＯ２のマスクパターンを形成する方法としては、リフトオフによる方法も適用することができる。すなわち、ＧａＮ系半導体素上にレジストを塗布し、光リソグラフィーによりパターンを形成する。次に、ＺｒＯ２膜を室温で電子ビーム蒸着法やスパッタ蒸着法により堆積する。次に、レジストを剥離液により剥離する。この時、レジスト上に堆積したＺｒＯ２膜も一緒に剥離除去され、ＧａＮ膜上に堆積したＺｒＯ２膜のみが残り、ＺｒＯ２膜のパターンが形成される。
【００４６】
図１１（ａ）に示すように、従来のＳｉＯ２マスク３０２を用いた場合、マスク３０２の後退により、リッジ部（凸部）３０１ａにおいて約８５°の傾斜を持つエッチング側壁しか得られず、また縦縞状の凹凸が形成され、リッジ部３０１ａの幅の揺らぎの原因となる。ここで、２０１はサファイア基板、２０２はＧａＮバッファ層、３０１は窒化ガリウム系化合物半導体層である。
【００４７】
一方、図１１（ｂ）に示すように、本発明によるＺｒＯ２マスク３０３を用いたドライエッチング法によれば、マスク３０３の後退はなく、リッジ部（凸部）３０１ｂにおいて垂直で平坦性も良好な側壁が得られ、リッジ部３０１ｂの幅の制御も容易であった。図１１（ｂ）において、１０１はサファイア基板、１０２はＧａＮバッファ層、３０１は窒化ガリウム系化合物半導体層である。
【００４８】
本発明では、マスクとしてＺｒＯ２の場合について説明したが、ドライエッチング時にプラズマあるいはイオンに晒される最表面層がＺｒＯ２膜であれば、マスクは多層膜により構成されていてもよい。
（第２の実施形態）
既に述べたように、ＺｒＯ２膜は電子ビーム蒸着あるいはスパッタ蒸着しただけでは、弗化アンモニウム液によりエッチングされるが、酸素雰囲気下で熱処理を行うことにより、弗化アンモニウム液等の酸に対してもエッチングされなくなる。一方、ＳｉＯ２膜は同じ条件で熱処理しても弗化アンモニウムによりエッチングされる。すなわち、マスクをＺｒＯ２とＳｉＯ２の二層より構成した場合、マスクを熱処理することにより、ウエットエッチングによりＳｉＯ２層のみを選択的にエッチングすることが可能である。本発明の第２の実施形態はこの性質を利用するものであり、リッジ構造の両側にＺｒＯ２膜等の絶縁膜をリフトオフにより選択的に形成する方法である。
【００４９】
以下、本実施形態について説明する。図１乃至図３は、本発明による窒化ガリウム系化合物半導体素子の製造方法に係る実施形態を示す工程断面図である。
【００５０】
まず、図１（ａ）に示すように、サファイア基板１上にＧａＮバッファ層２を形成し、このＧａＮバッファ層２上にＧａＮ系半導体層（例えばＧａＮ層）３を形成する。
【００５１】
次に、図１（ｂ）に示すようにＧａＮ系半導体層３上に第１の酸化膜としてＳｉＯ２膜４をＣＶＤ法、電子ビーム蒸着法、スパッタ蒸着法等の方法により堆積する。さらに、第２の酸化膜としてＺｒＯ２膜５を電子ビーム蒸着法やスパッタ蒸着法等の方法により堆積する。その後、酸素雰囲気下で３００℃以上８００℃以下の温度で熱処理を行う。この工程により、ＺｒＯ２膜５は弗化アンモニウムにエッチングされないようになる。
【００５２】
次に、ＺｒＯ２膜５上にレジストを塗布し、光リソグラフィーにより図１（ｃ）のようにレジストパターン６を形成する。さらに、図１（ｄ）に示すように当該レジストパターン６をマスクとして反応性イオンエッチング（ＲＩＥ）によりＺｒＯ２膜５をエッチングし、パターンを転写する。続けて、ＳｉＯ２膜４をエッチングする。その後、レジストパターン６を除去し、図２（ｅ）のようなＺｒＯ２膜５とＳｉＯ２膜４との二層よりなるマスクパターンを形成する。
【００５３】
次に、このマスクパターンを用い塩素ガスを含むエッチングガスを用いてドライエッチング法によりＧａＮ系半導体層２をエッチングし凸部３ａを形成する（図２（ｆ））。ここでドライエッチング法としてはＥＣＲ−ＲＩＢＥやＩＣＰ−ＲＩＥを用いることができる。
【００５４】
次に、弗化アンモニウム液に試料を浸け、ＳｉＯ２膜４の側壁部をエッチングにより後退させて、図２（ｇ）のようにＳｉＯ２膜４の側壁に凹み４ａを形成する。上述したように、ＺｒＯ２膜５は酸素雰囲気下で熱処理を施しているため、弗化アンモニウム液に対してエッチングされず、ＳｉＯ２膜４のみが選択的にエッチングされる。
【００５５】
次に、図２（ｈ）のように第３の酸化膜であるＺｒＯ２膜７ａ、７ｂを電子ビーム蒸着法やスパッタ蒸着法等により堆積する。この時、前記の側壁部の凹み４ａにはＺｒＯ２膜は堆積されない。したがって、ＺｒＯ２膜５上にＺｒＯ２膜７ａが、ＧａＮ系半導体層２の凸部３ａの両側にＺｒＯ２膜７ｂがそれぞれ形成されることになる。
【００５６】
次に、図３に示すように試料を弗化アンモニウム液に浸す。ここで、弗化アンモニウム液は前記側壁の凹み部４ａより第１の酸化膜のＳｉＯ２膜４に達し、ＳｉＯ２膜４はエッチング除去される。この際、ＳｉＯ２膜４とともにＳｉＯ２膜４上に堆積した第２の酸化膜であるＺｒＯ２マスク５と、第３の酸化膜ＺｒＯ２７ｂが同時に除去される。
【００５７】
以上の工程により、ＧａＮ系半導体層２の凸部３ａの両側部分（エッチング溝側壁部およびエッチング溝底面部）にＺｒＯ２絶縁膜７ａが選択的に形成される。すなわち、図３に示すように、エッチングで形成された凸部３ａ上部のみに開口部を有するＺｒＯ２絶縁膜７ａの構造を容易に実現できる。すなわち、本発明では、エッチングにより凸部３ａを形成するためのマスクを、ＺｒＯ２絶縁膜７ａ形成時のリフトオフ用のマスクとしても使用しているため、例えば幅２μｍ以下の絶縁膜開口部であっても、ウエハーの反りに影響されることなく、正確に形成することができる。
【００５８】
また、本発明によるＺｒＯ２膜５をマスクとして用いたドライエッチング法によれば、マスクの後退はなく、ＧａＮ系半導体層２の凸部３ａにおいて垂直で平坦性も良好な側壁が得られ、凸部３ａの幅の制御も容易であった。
【００５９】
なお、開口部を有するＺｒＯ２絶縁膜に囲まれた窒化ガリウム系化合物半導体領域には、発光素子の他に、ＭＥＳＦＥＴ、ＭＯＳＦＥＴ等のトランジスタや、ダイオード等、他の半導体素子を形成することも可能である。
【００６０】
以上説明した実施形態では、別のＳｉＯ２／ＺｒＯ２マスクの形成方法を用いてもよい。例えば、レジストマスクを用いたリフトオフプロセスにより、ＳｉＯ２膜、ＺｒＯ２膜を順に堆積してパターン形成してもよい。また、ＳｉＯ２膜上にリフトオフプロセスによりＺｒＯ２マスクパターンを形成し、エッチングによりＳｉＯ２膜へパターンを転写してもよい。すなわち、本発明では、ＳｉＯ２／ＺｒＯ２の二種類の酸化膜よりなるマスクを形成し、これを、窒化ガリウム系化合物半導体のドライエッチング用および絶縁膜のリフトオフ用のマスクとして用いることが本質的であり、パターンの形成方法にはよらない。
【００６１】
【実施例】
（実施例）
以下、本発明の実施例を用いて、本発明によるＧａＮ系半導体発光素子の製造方法について具体的に説明する。
【００６２】
図４は、本発明の実施例に係わる窒化ガリウム系化合物半導体レーザの概略断面図である。サファイア基板１０１上には、窒化ガリウム系化合物半導体１０２〜１１０が形成されている。すなわち、基板１０１上には、ＧａＮバッファ層１０２、ｎ−ＧａＮコンタクト層１０３、ｎ−ＧａＡｌＮクラッド層１０４、ｎ−ＧａＮ導波層１０５、ＩｎＧａＮ多重量子井戸（ＭＱＷ）活性層１０６、ｎ−ＧａＡｌＮオーバーフロー防止層１０７、ｐ−ＧａＮ導波層１０８、ｐ−ＧａＡｌＮクラッド層１０９、ｐ−ＧａＮコンタクト層１１０が順次積層されている。
【００６３】
ｐ−ＧａＮコンタクト層１１０とｐ−ＧａＡｌＮクラッド層１０９の一部はｐ−ＧａＡｌＮクラッド層１０９の途中までエッチング除去され、ストライプ状のリッジ１０９ａが形成されている。図１に示すレーザの図中上側の面上（リッジ１０９ａの両側部）には、ＺｒＯ２膜１１１が形成されている。そして、ＺｒＯ２膜１１１には開口部が設けられており、この開口部においてリッジ１０９ａ上面が露呈している。後述するように、本実施形態では、このＺｒＯ２膜１１１の開口部をリフトオフにより形成している。
【００６４】
一方、ｐ側電極１１２は、この開口部を介してｐ−ＧａＮコンタクト層１１０に接するように蒸着されている。また、他方側の電極であるｎ側電極１１３は、ｐ−ＧａＮコンタクト層１１０からｎ−ＧａＡｌＮクラッド層１０４までが部分的に除去されて露呈したｎ−ＧａＮコンタクト層１０３に蒸着されている。
【００６５】
本実施例の特徴の１つは、ＳｉＯ２膜およびＺｒＯ２膜の二層よりなるマスクを用いてリッジ１０９ａ形成のドライエッチングを行い、さらにＺｒＯ２膜１１１形成に同じマスクを用いることにより、リッジ上部に電極形成用のＺｒＯ２膜開口部を位置ずれなく形成した点である。これにより、ＺｒＯ２膜の開口に形成されるｐ側電極１１２と、リッジ１０９ａ上面との位置ずれがなくなる。
【００６６】
次に、本発明の実施例に係る窒化ガリウム系化合物半導体素子の製造方法について、図５〜図７を用いて具体的に説明する。
【００６７】
まず、図５（ａ）に示すように、サファイア基板１０１上に、有機金属気相成長法（ＭＯＣＶＤ法）により窒化ガリウム系化合物半導体積層構造を形成する。すなわち、基板１０１上に、膜厚１０〜２００ｎｍのＧａＮバッファ層１０２、膜厚４μｍのｎ−ＧａＮコンタクト層１０３、膜厚０．６μｍのｎ−ＧａＡｌＮクラッド層１０４、膜厚０．１μｍのｎ−ＧａＮ光ガイド層１０５、Ｉｎ０．２５Ｇａ０．７５Ｎ井戸層／Ｉｎ０．０５Ｇａ０．９５Ｎ障壁層からなる多重量子井戸の活性層１０６、ｐ−ＧａＡｌＮからなるキャリアオーバーフロー防止層１０７、膜厚０．１μｍのｐ−ＧａＮ光ガイド層１０８、膜厚０．６μｍのｐ−ＧａＡｌＮクラッド層１０９、膜厚０．１μｍのｐ−ＧａＮコンタクト層１１０、を順次形成する。その後、ウエハーを成長装置から取り出す。
【００６８】
次に、図５（ｂ）に示すように、ｐ−ＧａＮコンタクト層１１０上にＳｉＯ２層１２１を熱ＣＶＤ法により４００ｎｍ堆積した。その後、電子ビーム蒸着装置によりＺｒＯ２層１２２を５００ｎｍ堆積した。
【００６９】
その後、酸素を含む雰囲気中、５００℃で１０分間保持し熱処理を行った。この熱処理により、ＺｒＯ２の弗化アンモニウムに対するエッチングは無視できるようになり、ＳｉＯ２層１２１との選択比をほぼ無限大にすることができる。
【００７０】
ポジレジストを塗布し、光露光プロセスにより幅２μｍのレジストパターンを形成する。次に、ＣＦ４およびＨ２をエッチングガスとする反応性イオンエッチングによりＺｒＯ２層１２２およびＳｉＯ２層１２１をエッチングした。エッチング後、レジストを除去し、図５（ｃ）のように、上記窒化ガリウム系化合物半導体積層構造上にＳｉＯ２層１２１およびＺｒＯ２層１２２よりなる幅２μｍのマスクを形成することができる。なお、この工程において、ＣＦ４およびＨ２をエッチングガスとする反応性イオンエッチング等によりＺｒＯ２層１２２をパターニングした後、レジストを除去し、さらにパターニングされたＺｒＯ２層１２２をマスクとしてＣＦ４およびＨ２をエッチングガスとする反応性イオンエッチング等によりＳｉＯ２層１２１をパターニングすることも可能である。
【００７１】
次に、図６（ｄ）に示すように、ＳｉＯ２層１２１／ＺｒＯ２層１２２からなるマスクを用いて、ｐ−ＧａＮコンタクト層１１０とｐ−ＧａＡｌＮクラッド層１０９を深さ０．５μｍまでドライエッチングして、リッジ１０９ａを形成する。具体的には、誘導結合型の反応性イオンエッチング（ＩＣＰ−ＲＩＥ）装置中にウエハーをセットし、塩素ガスをエッチングガスとして用い、プラズマ発生用ＲＦパワー５００Ｗ、基板バイアス用ＲＦパワー２００Ｗの条件でエッチングを行う。この時、基板温度は２５℃に制御する。
【００７２】
次に、図６（ｅ）に示すように、弗化アンモニウム液によりＳｉＯ２層１２１の側壁のみを選択的にエッチングし、リッジ側壁に深さ２００ｎｍ程度の小さな凹み１２１ａを形成した。なお、この側壁の選択的なエッチング工程は、ＳｉＯ２層１２１のパターニング工程と、ｐ−ＧａＮコンタクト層１１０とｐ−ＧａＡｌＮクラッド層１０９のドライエッチング工程との間に行うこともできる。また、ＺｒＯ２層１２２からなるマスクを用いて弗化アンモニウム液によりＳｉＯ２層１２１をエッチングしてパターニングを行う場合は、この側壁の選択的なエッチング工程を同時に行うこともできる。
【００７３】
次に、図６（ｆ）に示すように、電子ビーム蒸着装置により、上記ドライエッチングでマスクとして用いたＳｉＯ２層１２１／ＺｒＯ２層１２２からなるマスクをそのまま用いて、全面にＺｒＯ２膜を５００ｎｍ堆積させた。ここで、ｐ−ＧａＮコンタクト層１１０とｐ−ＧａＡｌＮクラッド層１０９のドライエッチング工程によりこれらの層に形成された凹部（リッジ１０９ａ両側）にはＺｒＯ２膜１１１が堆積し、当該マスク上にはＺｒＯ２膜１１１´が堆積した。あらかじめ形成したＳｉＯ２層１２１の側壁の凹み１２１ａの部分にはＺｒＯ２膜は形成されない。
【００７４】
次に、この構造を弗化アンモニウムに浸すことによりＳｉＯ２層１２１をエッチング除去でき、これにより、ＳｉＯ２層１２１上に堆積したＺｒＯ２層１２２とＺｒＯ２膜１１１´も同時に除去することができた。この工程において、ＺｒＯ２膜１１１をｐ−ＧａＮコンタクト層１１０とｐ−ＧａＡｌＮクラッド層１０９に形成された凹部に選択的に残すことができる（図７（ｇ））。
次に、図７（ｈ）に示すように、ｎ側電極１１０を形成するためのエッチングを行った。具体的には、まず、半導体レーザ構造層上にレジストを塗布し、光露光プロセスによりレジストパターン１２３を形成する。その後、ＣＦ４とＨ２ガスを用いた反応性イオンエッチング（ＲＩＥ）によりレジストパターン１２３に覆われていない部分のＺｒＯ２層１１１をエッチング除去した後、再度、誘導結合型の反応性イオンエッチング（ＩＣＰ−ＲＩＥ）装置中にウエハーをセットする。
【００７５】
次に、レジストパターン１２３をマスクとして、塩素ガスをエッチングガスとして用い、プラズマ発生用ＲＦパワー５００Ｗ、基板バイアス用ＲＦパワー２００Ｗの条件で、ｎ−ＧａＮコンタクト層１０３が露出するまで部分的にエッチング除去した（図７（ｈ））。
【００７６】
次に、レジストパターン１２３を除去し、リフトオフプロセスにより、図７（ｉ）に示すように、ｎ側電極１１２及びｐ側電極１１３を形成した。これにより、図４に示した半導体レーザが得られる。
【００７７】
本実施形態の製造方法では、リッジ形成のためのドライエッチング用マスクを、絶縁膜形成用のマスクとしても使用しており、この絶縁膜（ＺｒＯ２膜１１１）の開口の位置とリッジ１０９ａの位置とが極めて高い精度で一致する。即ち、ウエハーに反りがある場合でも、リッジ１０９ａの形成とＺｒＯ２膜１１１の開口形成とを同一マスクパターンを用いてセルフアラインに行うことができる。その結果、リッジ１０９ａの位置とｐ側電極１１２の位置とが極めて高い精度で一致し、ウエハーに反りがあってもｐ側電極１１２を極めて高い歩留まりで形成できる。
【００７８】
また、本発明によるＺｒＯ２層１２２をマスクとして用いたドライエッチング法によれば、マスクの後退はなく、リッジ１０９ａにおいて垂直で平坦性も良好な側壁が得られ、リッジ１０９ａの幅の制御も容易であった。
【００７９】
（比較例）
従来は、リッジに開口を有する絶縁膜としてＳｉＯ２膜が用いられており、リッジと開口の位置合わせが容易でなく製造歩留まりが悪かった。本発明者は、このようなリッジ構造を有するレーザを製造した。以下に、かかる製造方法を比較例として説明する。
【００８０】
図８乃至図１０は、当該比較例の製造方法を示す工程断面図である。まず、図８（ａ）に示すように、サファイア基板２０１上に、有機金属気相成長法により窒化ガリウム系化合物半導体積層構造を形成する。すなわち、基板２０１上に、膜厚１０〜２００ｎｍのＧａＮバッファ層２０２、膜厚４μｍのｎ−ＧａＮコンタクト層２０３、膜厚０．６μｍのｎ−ＧａＡｌＮクラッド層２０４、膜厚０．１μｍのｎ−ＧａＮ光ガイド層２０５、Ｉｎ０．２５Ｇａ０．７５Ｎ井戸層／Ｉｎ０．０５Ｇａ０．９５Ｎ障壁層からなる多重量子井戸の活性層２０６、ｐ−ＧａＡｌＮからなるキャリアオーバーフロー防止層２０７、膜厚０．１μｍのｐ−ＧａＮ光ガイド層２０８、膜厚０．６μｍのｐ−ＧａＡｌＮクラッド層２０９、膜厚０．１μｍのｐ−ＧａＮコンタクト層２１０、を順次形成する。その後、ウエハーを成長装置から取り出す。
【００８１】
次に、ｐ−ＧａＮコンタクト層２１０上にＳｉＯ２層２２１を熱ＣＶＤ法により４００ｎｍ堆積した。その後、ポジレジストを塗布し、光露光プロセスにより幅２μｍのストライプ状のレジストパターンを形成する。次に、ＣＦ４およびＨ２をエッチングガスとする反応性イオンエッチングによりＳｉＯ２層２２１をエッチングした。さらに、レジストを除去し、図８（ｂ）に示すように上記窒化ガリウム系化合物半導体積層構造上にＳｉＯ２層２２１よりなる幅２μｍのマスクを形成することができる。
【００８２】
次に、図８（ｃ）に示すように、ＳｉＯ２層２２１からなるマスクを用いて、ｐ−ＧａＮコンタクト層２１０とｐ−ＧａＡｌＮクラッド層２０９を深さ０．５μｍまでドライエッチングして、リッジ２０９ａを形成する。具体的には、誘導結合型の反応性イオンエッチング（ＩＣＰ−ＲＩＥ）装置中にウエハーをセットし、塩素ガスをエッチングガスとして用い、プラズマ発生用ＲＦパワー５００Ｗ、基板バイアス用ＲＦパワー２００Ｗの条件でエッチングを行う。この時、基板温度は２５℃に制御する。
【００８３】
次に、半導体レーザ構造層上にレジストを塗布し、光露光プロセスによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、塩素ガスをエッチングガスとして用い、プラズマ発生用ＲＦパワー５００Ｗ、基板バイアス用ＲＦパワー２００Ｗの条件で、ｎ−ＧａＮコンタクト層２０３が露出するまで部分的にエッチング除去した（図９（ｄ））。
【００８４】
次に、上記レジストパターンを除去し、図９（ｅ）に示すように全面にＳｉＯ２膜２１１を形成した。さらに、この構造上にレジストを塗布し、光露光プロセスによりレジストパターン２２２を形成する（図９（ｆ））。しかしながら、このレジストパターン２２２を形成する工程において、リッジ２０９ａに対してレジストパターン２２２の開口位置がずれてしまう問題が生じた。
【００８５】
図１２を用いてこのレジストパターン２２２の形成工程について詳細に説明する。通常は、リッジ２０９ａ（図１２では４００ａ、４００ｂの部分に相当。）上部にｐ側電極形成用の窓を形成するために、ガラスマスク４０１（４０２は遮光部、４０３は露光光。）を用いた光リソグラフィによるパターン転写を行う。しかし、ウエハーには大きな反りが存在するため、ウエハー中心部ではガラスマスク４０１との密着性は良好であるが、ウエハー端部ではガラスマスク４０１との密着性は劣化する。さらに、ウエハー中心部ではリッジ４００ａとガラスマスク４０１のパターン開口部との位置は一致するものの、ウエハー端部ではリッジ４００ｂとガラスマスク４０１のパターン開口部との間で位置ずれが生じてしまう。このため、上記比較例のプロセスでは、図１２に示すようにウエハー端部においてレジストパターン２２２の開口位置（ｐ側電極の形成される位置）がリッジ４００ｂ（２０９ａ）上部からずれてしまうという問題があった。本比較例においては、図９（ｆ）に示すように、レジストパターン２２２の開口の側壁２２２ａは、リッジ２０９ａ上及びリッジ２０９側部に位置してしまった。
【００８６】
次に、図９（ｆ）に示すようにレジストパターン２２２をマスクとしてＳｉＯ２膜２１１のパターニングを行った。ウエハー端部ではレジストパターン２２２の開口位置がリッジ２０９ａの位置とずれているため、ＳｉＯ２膜２１１の側壁はリッジ２０９ａ上及びリッジ２０９側部に位置してしまった。
【００８７】
次に、図１０（ｇ）に示すように、全面に電極となる金属膜を堆積した。レジストパターン２２２の開口内にはｐ側電極として金属膜２１２ａが、レジストパターン２２２上には金属膜２１２ａ´が形成された。さらに、レジストパターン２２２を除去してリフトオフプロセスを行うことにより、レジストパターン２２２上に堆積した金属膜２１２ａ´も同時に除去し、ｐ側電極として金属膜２１２ａを残した（図１０（ｈ））。しかしながら、ウエハー端部ではｐ側電極２１２ａはリッジ２０９ａに対してずれて形成されている。
【００８８】
次に、図１０（ｉ）に示すように、ｐ側電極２１２ａに対して電極パッド２１２ｂを形成した。また、ｎ−ＧａＮコンタクト層２０３上のＳｉＯ２膜２１１にはコンタクトホールを開口し、このコンタクトホール内にｎ側電極２１３を形成した。以上の工程により比較例による半導体レーザが得られる。
【００８９】
本比較例による半導体レーザでは、上記したようにウエハー端部ではｐ側電極２１２ａがリッジ２０９ａに対してずれて形成されているので、ウエハー端部のレーザ素子では、抵抗が上昇し素子が破壊されることがある。また逆に、電流リークが発生しレーザ発振が得られなくなる場合もあった。すなわち、ウエハーの端部ほどレーザ素子の歩留まりが低下していた。良好な特性のレーザ素子が得られるのは、ウエハーの中心付近２０％程度以下の領域しかなかった。
【００９０】
なお、本実施形態及び実施例は上記の記載に限定されない。例えば、上記実施形態及び実施例では、第１の膜としてＳｉＯ２膜、第２の膜としてＺｒＯ２膜を用いたが、これに限定されない。第２の膜としてはＺｒＯ２膜が一番好ましい効果が得られたが、その他、ＳｉＯ、Ｔａ２Ｏ３、Ｌａ２Ｏ５、ＣｅＯ２、ＨｆＯ２等の他の材料の膜を使うことも可能であることが確かめられた。また、これらの材料から選ばれる少なくとも二つの材料を互いに混ぜ合わせたり積層したりして組み合わせて用いることも可能である。
【００９１】
また、第３の膜としてＺｒＯ２膜を用いたが、これに限定されない。第３の膜としてはＺｒＯ２膜が一番好ましい効果が得られたが、その他、ＳｉＯ、Ｔａ２Ｏ３、Ｌａ２Ｏ５、ＣｅＯ２、ＨｆＯ２等の他の材料の膜を使うことも可能であることが確かめられた。また、これらの材料から選ばれる少なくとも二つの材料を互いに混ぜ合わせたり積層したりして組み合わせて用いることも可能である。
【００９２】
さらにまた、上記実施形態及び実施例では、窒化ガリウム系化合物半導体層を２層エッチングした例を示したが、これに限られず、一層のみをエッチングしても良いし、３層以上をエッチングしても良いことは言うまでもない。
【００９３】
また、弗素含有エッチャント及び塩素含有エッチャントはそれぞれ、ガス、液体、溶液の各状態を含むものである。上記実施形態及び実施例に用いたエッチャントがエッチングの効果が大きいが、これらに限定されず、他のエッチャントを使用することも可能である。
【００９４】
また、以上説明した実施例では、窒化窒化ガリウム系化合物半導体レーザに対する適用例を示したが、本発明の製造方法をＬＥＤ等の他の窒化ガリウム系化合物半導体発光素子、ＭＥＳＦＥＴ、ＭＯＳＦＥＴ等のトランジスタや、ダイオード等の他の半導体素子の製造に対しても適用することが可能である。
【００９５】
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【００９６】
【発明の効果】
本発明の窒化ガリウム系化合物半導体層の加工方法によれば、凸部の幅を精密に制御することができ、かつ平滑な凸部側壁を得ることが可能である。また、本発明の窒化ガリウム系化合物半導体素子の製造方法によれば、絶縁膜の開口部の位置と凸部の位置とを精度良く一致させることができ、素子形成の歩留まりを向上させることが可能である。
【図面の簡単な説明】
【図１】本発明の第２の実施形態に係る窒化ガリウム系化合物半導体素子の製造方法を示す工程断面図。
【図２】図１に続く工程断面図。
【図３】図２に続く工程断面図。
【図４】本発明の実施例に係る窒化ガリウム系化合物半導体素子の構造を示す断面図。
【図５】本発明の実施例に係る窒化ガリウム系化合物半導体素子の製造方法を示す工程断面図。
【図６】図５に続く工程断面図。
【図７】図６に続く工程断面図。
【図８】比較例に係る窒化ガリウム系化合物半導体素子の製造方法を示す工程断面図。
【図９】図８に続く工程断面図。
【図１０】図９に続く工程断面図。
【図１１】第１の実施形態に係るエッチングにおける側壁形状と従来のエッチングにおける側壁形状を比較する断面図。
【図１２】ウエハー端部においてレジストパターンの開口位置がリッジ位置からずれる問題を説明する図。
【符号の説明】
１　基板
２　バッファ層
３　ＧａＮ系半導体層
３ａ　凸部
４　ＳｉＯ２膜
４ａ　凹み
５　ＺｒＯ２膜
６　レジストパターン
７ａ、７ｂ　ＺｒＯ２膜
１０１　基板
１０２　バッファ層
１０３　ｎ−コンタクト層
１０４　ｎ−クラッド層
１０５　ｎ−光ガイド層
１０６　ＭＱＷ活性層
１０７　ｐ−オーバーフロー防止層
１０８　ｐ−光ガイド層
１０９　ｐ−クラッド層
１０９ａ　リッジ
１１０　ｐ−コンタクト層
１１１　ＺｒＯ２膜
１１２　ｎ側電極
１１３　ｐ側電極
１２１　ＳｉＯ２膜
１２１ａ　凹み
１２２　ＺｒＯ２膜
１２３　レジストパターン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a gallium nitride-based compound semiconductor device and a method for processing a gallium nitride-based compound semiconductor layer.
[0002]
[Prior art]
In recent years, blue light emitting semiconductor lasers using gallium nitride based compound semiconductors such as InGaAlN have been developed and are expected as light sources for high-density information processing such as optical disks.
[0003]
In application to an optical disk system or the like, it is necessary to narrow the beam emitted from the laser to a minimum spot, and fundamental transverse mode oscillation is indispensable. As such a gallium nitride-based compound semiconductor laser, many lasers having a ridge structure have been conventionally reported and sold (for example, see Patent Documents 1 and 2). The device characteristics such as the oscillation threshold value and the control of the transverse mode of the laser having the ridge structure depend on the depth of the ridge portion and the width of the ridge portion. In particular, the width of the ridge is a very narrow width of about 2 μm or less, and precise process control is required in a process such as forming an electrode on the ridge.
[0004]
[Patent Document 1]
Japanese Patent Application Laid-Open No. 2000-4063 (FIG. 2, etc.)
[0005]
[Patent Document 2]
JP 2001-160650 A (FIG. 1 etc.)
[0006]
[Problems to be solved by the invention]
The conventional gallium nitride based compound semiconductor laser having a ridge structure has the following problems.
[0007]
First, conventionally, in a step of forming a ridge or an etched end face of a semiconductor laser having a ridge structure, a resist, SiO 2 2 , Ni, etc. are used as a mask for dry etching. However, when Ni, which is a metal, is used for the mask, the etching selectivity to GaN (the ratio of the etching rate Re of the material to be etched to the etching rate Rm of the mask material, that is, Re / Rm) can be expected to be high. An etchant for removing Ni damages devices and crystals, and is difficult to apply to device processes. Also, resist or SiO 2 Is used as a mask, the etching selectivity to GaN is not sufficient, and the mask recedes during etching. When the mask is receded, irregularities are formed on the etched side wall in the form of vertical stripes, or the etched side wall is easily formed obliquely instead of being formed vertically.
[0008]
When used in an actual semiconductor laser process, the ridge width fluctuates along the stripe, causing light scattering loss and deterioration in ridge width controllability. Further, in the formation of the etching end face, a vertical end face cannot be obtained because the etching end face is tapered by about 85 °, and thus there is a problem that light confinement is reduced. To achieve vertical and smooth etching, it is necessary to use an etching mask made of a material having an excellent etching selectivity to GaN and suitable for device processing, but such a material has not been found yet.
[0009]
Further, a conventional GaN-based semiconductor laser is generally formed on a substrate made of sapphire or silicon carbide. However, a large warpage occurs in the wafer due to the difference in the coefficient of thermal expansion between the substrate and the GaN-based semiconductor laser structure layer. For example, when a wafer on which a GaN-based semiconductor laser structure layer having a diameter of about 5 cm is grown is placed on a horizontal surface, the difference in height between the center and the end of the wafer can reach several tens of μm. Found by the inventor.
[0010]
Therefore, it is difficult to form a window for the p-side electrode above the ridge. That is, usually, in order to form a window for the p-side electrode above the ridge, pattern transfer by photolithography using a glass mask or the like is performed. However, as described above, since the wafer is largely warped, the adhesion to the glass mask is good at the center of the wafer, but the adhesion to the glass mask is deteriorated at the edge of the wafer. Further, at the center of the wafer, the positions of the ridge and the pattern opening of the glass mask coincide with each other, but a positional shift occurs at the edge of the wafer. For this reason, in the conventional process, the position where the p-side electrode is formed at the edge of the wafer is shifted from the upper portion of the ridge.
[0011]
As a result, in the laser device at the end of the wafer, the resistance may increase and the device may be destroyed. Conversely, current leakage may occur and laser oscillation may not be obtained. That is, the yield of the laser device was lower at the end of the wafer. It has been confirmed by the present inventors that a laser element having good characteristics can be obtained only in a region of about 20% or less near the center of the wafer.
[0012]
As described above, the conventional method of manufacturing a gallium nitride-based compound semiconductor laser has problems in that it is difficult to control the ridge width and the yield of forming an electrode on a narrow ridge is extremely low. In addition, the problem of a decrease in the yield due to the warpage of the substrate also occurs in gallium nitride-based compound semiconductor light emitting devices other than the gallium nitride-based compound semiconductor laser and in gallium nitride-based compound semiconductor devices.
[0013]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method for manufacturing a gallium nitride-based compound semiconductor device and a method for processing a gallium nitride-based compound semiconductor layer having a high yield.
[0014]
[Means for Solving the Problems]
(Constitution)
In order to solve the above-described problems, a first method for manufacturing a gallium nitride-based compound semiconductor device of the present invention includes a step of forming a first film on a gallium nitride-based compound semiconductor layer, Forming a second film having an etching rate for the fluorine-containing etchant and the chlorine-containing etchant smaller than that of the first film; patterning the second film; and masking the patterned second film with a mask. Patterning the first film by etching using a fluorine-containing etchant, and further etching the gallium nitride-based compound semiconductor layer using a chlorine-containing etchant to form a concave portion; The side wall of the film is selectively etched with a fluorine-containing etchant to make the width of the first film smaller than the width of the second film. Forming a third film having a lower etching rate with respect to a fluorine-containing etchant than the first film on the patterned second film and in the concave portion; and forming the third film on the patterned first film. Removing the second film and the third film on the first film while leaving the third film in the concave portion by removing the film with a fluorine-containing etchant; Forming an electrode on the surface of the compound semiconductor layer from which the first film has been removed.
[0015]
Further, according to the second method of manufacturing a gallium nitride-based compound semiconductor device of the present invention, a step of forming a first conductivity type gallium nitride-based compound semiconductor layer and a step of forming the first conductivity type gallium nitride-based compound semiconductor layer A step of forming a gallium nitride-based compound semiconductor light emitting layer, a step of forming a second conductivity type gallium nitride-based compound semiconductor layer on the light emitting layer, and a step of forming a second conductivity type gallium nitride-based compound semiconductor layer on the second conductivity type gallium nitride-based compound semiconductor layer Forming a first film, forming a second film on the first film, the second film having a lower etching rate with respect to the fluorine-containing etchant and the chlorine-containing etchant than the first film; The first film is patterned by etching using a fluorine-containing etchant using the patterned second film as a mask, and further chlorine-containing. Etching the second conductivity type gallium nitride-based compound semiconductor layer using a etchant to form a ridge portion; and selectively etching a sidewall of the patterned first film using a fluorine-containing etchant. A step of making the width of the first film smaller than the width of the second film; and forming an etching rate for a fluorine-containing etchant on the patterned second film and on both sides of the ridge portion. Forming a smaller third film and removing the patterned first film with a fluorine-containing etchant to leave the third film on both sides of the ridge portion. A step of removing the second film and the third film above and a step of forming an electrode on the ridge portion.
[0016]
Further, according to a third method for manufacturing a gallium nitride-based compound semiconductor device of the present invention, a step of forming a first film on a gallium nitride-based compound semiconductor layer, and a step of forming a fluorine-containing etchant and chlorine on the first film. Forming a second film having an etching rate for the containing etchant smaller than that of the first film, patterning the second film, and using a fluorine-containing etchant with the patterned second film as a mask. Patterning the first film by etching, further etching the gallium nitride-based compound semiconductor layer using a chlorine-containing etchant to form a concave portion, and forming a side wall of the patterned first film with a fluorine-containing etchant. Selectively etching the first film to make the width of the first film narrower than the width of the second film; Forming a third film on the second film and in the concave portion, the third film having a lower etching rate with respect to the fluorine-containing etchant than the first film; and forming the patterned first film with the fluorine-containing etchant. Removing the second film and the third film on the first film while leaving the third film in the recess by removing the gallium nitride-based compound semiconductor layer. Forming a semiconductor element using the surface region from which the first film has been removed as an element region.
[0017]
Further, according to a fourth method for manufacturing a gallium nitride-based compound semiconductor device of the present invention, a step of forming a first film on a gallium nitride-based compound semiconductor layer, and a step of forming a fluorine-containing etchant and chlorine on the first film. A step of forming a second film having an etching rate for the contained etchant smaller than the first film, a step of patterning the first film and the second film, and a step of masking the patterned second film Forming a recess by etching the gallium nitride-based compound semiconductor layer by etching using a chlorine-containing etchant, and selectively etching the sidewall of the patterned first film with a fluorine-containing etchant. A step of making the width of the first film smaller than the width of the second film; and forming a fluorine-containing film on the patterned second film and in the concave portion. Forming a third film having an etch rate lower than that of the first film with respect to an etchant; and removing the patterned first film with a fluorine-containing etchant, thereby forming the third film in the recess. Removing the second film and the third film on the first film while leaving the first film, and forming an electrode on the surface of the gallium nitride-based compound semiconductor layer from which the first film has been removed. And a step.
[0018]
Further, according to a fifth method of manufacturing a gallium nitride-based compound semiconductor device of the present invention, a step of forming a first conductivity-type gallium nitride-based compound semiconductor layer and a step of forming the first conductivity-type gallium nitride-based compound semiconductor layer A step of forming a gallium nitride-based compound semiconductor light emitting layer, a step of forming a second conductivity type gallium nitride-based compound semiconductor layer on the light emitting layer, and a step of forming a second conductivity type gallium nitride-based compound semiconductor layer on the light emitting layer. Forming a first film, forming a second film on the first film, the second film having a lower etching rate with respect to the fluorine-containing etchant and the chlorine-containing etchant than the first film; Patterning the first and second films and etching using a chlorine-containing etchant using the patterned second film as a mask to form the second conductivity type gas nitride. Forming a ridge by etching the compound semiconductor layer, and selectively etching the side wall of the patterned first film with a fluorine-containing etchant to reduce the width of the first film to the second film. A step of making the width smaller than the width of the film and a step of forming a third film on the patterned second film and on both sides of the ridge portion, the third film having a lower etching rate with respect to the fluorine-containing etchant than the first film. And removing the patterned first film with a fluorine-containing etchant, thereby leaving the third film on both sides of the ridge portion, the second film and the third film on the first film. A step of removing the film; and a step of forming an electrode on the ridge portion.
[0019]
Further, according to a sixth method for manufacturing a gallium nitride-based compound semiconductor device of the present invention, a step of forming a first film on a gallium nitride-based compound semiconductor layer, and a step of forming a fluorine-containing etchant and chlorine on the first film. A step of forming a second film having an etching rate for the contained etchant smaller than the first film, a step of patterning the first film and the second film, and a step of masking the patterned second film Forming a recess by etching the gallium nitride-based compound semiconductor layer by etching using a chlorine-containing etchant, and selectively etching the sidewall of the patterned first film with a fluorine-containing etchant. A step of making the width of the first film smaller than the width of the second film; and forming a fluorine-containing film on the patterned second film and in the concave portion. Forming a third film having an etch rate lower than that of the first film with respect to an etchant; and removing the patterned first film with a fluorine-containing etchant, thereby forming the third film in the recess. Removing the second film and the third film on the first film while leaving the first film, and using the surface region of the gallium nitride based compound semiconductor layer from which the first film is removed as a device region, And a step of forming
[0020]
In the first to sixth methods for manufacturing a gallium nitride-based compound semiconductor device of the present invention, it is particularly preferable to have the following configuration.
[0021]
(1) The first film is made of SiO 2 Wherein the second film is ZrO 2 2 , SiO, Ta 2 O 3 , La 2 O 5 , CeO 2 , HfO 2 Be a film of a material selected from
[0022]
(2) The third film is made of ZrO 2 , SiO, Ta 2 O 3 , La 2 O 5 , CeO 2 , HfO 2 Be a film of a material selected from
[0023]
(3) The fluorine-containing etchant is ammonium fluoride or hydrofluoric acid.
[0024]
(4) The chlorine-containing etchant is chlorine gas.
[0025]
(5) The third film is a plurality of oxide films for end face coating. Where SiO 2 The film does not come to the surface.
[0026]
(6) forming the electrode from the surface of the gallium nitride-based compound semiconductor layer from which the first film has been removed to the third film in the concave portion;
[0027]
(7) The electrode is formed on the ridge portion and on the third film on both sides of the ridge portion.
[0028]
(8) After forming the second film, heat treatment is performed on the second film in an oxygen atmosphere.
[0029]
(9) After the formation of the third film, heat treatment is performed on the third film in an oxygen atmosphere.
[0030]
(10) In the step of patterning the first film and the second film, patterning by lift-off is used.
[0031]
(11) In the step of patterning the first film and the second film, dry etching is used.
[0032]
(12) The step of making the width of the first film narrower than the width of the second film includes the step of etching the second conductivity type gallium nitride-based compound semiconductor layer and the step of forming the third film. What to do between the process.
[0033]
(13) The step of making the width of the first film narrower than the width of the second film is performed simultaneously with or subsequent to the step of patterning the first film.
[0034]
In addition, the method for processing a gallium nitride-based compound semiconductor layer according to the present invention is characterized in that ZrO 2 , SiO, Ta 2 O 3 , La 2 O 5 , CeO 2 , HfO 2 A gallium nitride-based compound semiconductor layer is etched with a chlorine-containing etchant using the pattern as a mask.
[0035]
Here, the chlorine-containing etchant is preferably chlorine gas.
[0036]
(Action)
The present inventor has found that when etching a gallium nitride-based compound semiconductor by reactive plasma using chlorine gas, ZrO 2 The etching selectivity of the film is 6.8 and SiO 2 Experiments have found that it is more than twice that of the membrane (2.5). The resist was less than one. Therefore, ZrO 2 If etching is performed with a chlorine-containing etchant using the film as a mask, the gallium nitride-based compound semiconductor can be etched with a high selectivity, and a ridge portion or the like whose side surface is nearly vertical and which is smooth can be easily formed.
[0037]
Also, ZrO 2 When the film is formed by an electron beam evaporation method or a sputter evaporation method at room temperature, the film is etched by a fluorine-containing etchant such as ammonium fluoride or hydrofluoric acid. As a result, there is a property that it is hardly etched by a fluorine-containing etchant such as ammonium fluoride or hydrofluoric acid.
[0038]
Therefore, SiO 2 The above ZrO is placed on a film such as a film which is easily etched by a fluorine-containing etchant. 2 A film is formed and the ZrO 2 SiO2 by chlorine-containing etchant using the film as a mask 2 By etching the film or the like and the gallium nitride-based compound semiconductor, a concave portion or a ridge portion can be easily formed. Furthermore, the same ZrO 2 Using the film as a mask, the above SiO 2 By selectively etching the side wall of the film or the like with the above-mentioned fluorine-containing etchant, SiO 2 2 ZrO film width 2 The width of the film can be made smaller than that of the film. 2 When embedding with a film, the ZrO 2 It is possible to promote disconnection of the film. Embedded ZrO 2 SiO for the film 2 Since the film or the like can be etched with a good selectivity by the fluorine-containing etchant, the ZrO 2 It is possible to easily form a selective embedding structure of the film.
[0039]
As a result, it is possible to easily form a smooth ridge portion or the like whose side surface is nearly vertical, and it is possible to contact the electrode with the upper surface of the ridge portion or the like without misalignment. A method for manufacturing a compound semiconductor device can be provided.
[0040]
The above effect is achieved by ZrO 2 In addition to film, SiO, Ta 2 O 3 , La 2 O 5 , CeO 2 , HfO 2 Was also confirmed.
[0041]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0042]
(1st Embodiment)
First, a method for processing a gallium nitride-based compound semiconductor layer according to the present invention will be described with reference to ZrO. 2 A process of dry-etching a GaN-based semiconductor layer using a film as a mask will be described as an example.
[0043]
First, ZrO is deposited on the GaN-based semiconductor layer. 2 The film is deposited by an electron beam evaporation method, a sputter evaporation method, or the like. Next, this ZrO 2 A resist is applied on the film, and a pattern is formed by photolithography. Further, ZrO is formed by wet etching using ammonium fluoride using the resist as a mask or reactive ion etching (RIE). 2 The film is etched and ZrO 2 Transfer the pattern to the film. Further, by removing the resist, ZrO 2 Can be formed.
[0044]
Furthermore, this ZrO 2 Using the pattern as a mask, the GaN-based semiconductor layer is etched by a dry etching method using an etching gas containing chlorine gas, and the pattern is transferred to the GaN-based semiconductor layer. Here, as the dry etching method, electron cyclotron resonance-reactive ion beam etching (ECR-RIBE), inductively coupled plasma-reactive ion etching (ICP-RIE), or the like can be used.
[0045]
Note that ZrO 2 As a method of forming the mask pattern described above, a method by lift-off can also be applied. That is, a resist is applied on a GaN-based semiconductor element, and a pattern is formed by photolithography. Next, ZrO 2 The film is deposited at room temperature by electron beam evaporation or sputter evaporation. Next, the resist is stripped with a stripping solution. At this time, ZrO deposited on the resist 2 The film is also peeled off and removed, and ZrO deposited on the GaN film is removed. 2 Only the film remains, ZrO 2 A film pattern is formed.
[0046]
As shown in FIG. 2 When the mask 302 is used, only the etching sidewall having an inclination of about 85 ° is obtained at the ridge portion (convex portion) 301 a due to the retreat of the mask 302, and vertical stripe-like irregularities are formed, and the width of the ridge portion 301 a is reduced. It causes fluctuation. Here, 201 is a sapphire substrate, 202 is a GaN buffer layer, and 301 is a gallium nitride-based compound semiconductor layer.
[0047]
On the other hand, as shown in FIG. 2 According to the dry etching method using the mask 303, there is no receding of the mask 303, a vertical side wall with good flatness is obtained at the ridge portion (convex portion) 301b, and the width of the ridge portion 301b can be easily controlled. Was. In FIG. 11B, 101 is a sapphire substrate, 102 is a GaN buffer layer, and 301 is a gallium nitride-based compound semiconductor layer.
[0048]
In the present invention, ZrO 2 is used as a mask. 2 Has been described, but the outermost surface layer exposed to plasma or ions during dry etching is made of ZrO. 2 If it is a film, the mask may be formed of a multilayer film.
(Second embodiment)
As already mentioned, ZrO 2 The film is etched by an ammonium fluoride solution only by electron beam evaporation or sputter deposition. However, by performing a heat treatment in an oxygen atmosphere, the film is not etched by an acid such as an ammonium fluoride solution. On the other hand, SiO 2 Even if the film is heat-treated under the same conditions, it is etched by ammonium fluoride. That is, the mask is made of ZrO 2 And SiO 2 When the mask is composed of two layers, the mask is subjected to a heat treatment so that SiO 2 is formed by wet etching. 2 It is possible to selectively etch only the layers. The second embodiment of the present invention makes use of this property, and uses ZrO on both sides of the ridge structure. 2 In this method, an insulating film such as a film is selectively formed by lift-off.
[0049]
Hereinafter, the present embodiment will be described. 1 to 3 are process cross-sectional views showing an embodiment according to a method for manufacturing a gallium nitride-based compound semiconductor device according to the present invention.
[0050]
First, as shown in FIG. 1A, a GaN buffer layer 2 is formed on a sapphire substrate 1, and a GaN-based semiconductor layer (for example, a GaN layer) 3 is formed on the GaN buffer layer 2.
[0051]
Next, as shown in FIG. 1B, SiO.sub.2 is formed on the GaN-based semiconductor layer 3 as a first oxide film. 2 The film 4 is deposited by a method such as a CVD method, an electron beam evaporation method, and a sputter evaporation method. Further, ZrO is used as a second oxide film. 2 The film 5 is deposited by a method such as an electron beam evaporation method or a sputter evaporation method. Thereafter, heat treatment is performed at a temperature of 300 ° C. or more and 800 ° C. or less in an oxygen atmosphere. By this step, ZrO 2 The film 5 will not be etched by ammonium fluoride.
[0052]
Next, ZrO 2 A resist is applied on the film 5, and a resist pattern 6 is formed by photolithography as shown in FIG. Further, as shown in FIG. 1D, ZrO is formed by reactive ion etching (RIE) using the resist pattern 6 as a mask. 2 The film 5 is etched and the pattern is transferred. Continuing, SiO 2 The film 4 is etched. After that, the resist pattern 6 is removed, and ZrO as shown in FIG. 2 Film 5 and SiO 2 A mask pattern consisting of two layers with the film 4 is formed.
[0053]
Next, using the mask pattern, the GaN-based semiconductor layer 2 is etched by a dry etching method using an etching gas containing a chlorine gas to form a projection 3a (FIG. 2F). Here, ECR-RIBE or ICP-RIE can be used as the dry etching method.
[0054]
Next, the sample is immersed in an ammonium fluoride solution, 2 The side wall of the film 4 is receded by etching, and as shown in FIG. 2 A recess 4 a is formed in the side wall of the film 4. As described above, ZrO 2 Since the film 5 is subjected to a heat treatment in an oxygen atmosphere, it is not etched by the ammonium fluoride solution, 2 Only the film 4 is selectively etched.
[0055]
Next, as shown in FIG. 2H, the third oxide film ZrO 2 The films 7a and 7b are deposited by an electron beam evaporation method, a sputter evaporation method, or the like. At this time, ZrO is formed in the recess 4a of the side wall. 2 No film is deposited. Therefore, ZrO 2 ZrO on film 5 2 The film 7a is made of ZrO on both sides of the projection 3a of the GaN-based semiconductor layer 2. 2 The films 7b are respectively formed.
[0056]
Next, as shown in FIG. 3, the sample is immersed in an ammonium fluoride solution. Here, the ammonium fluoride solution is applied to the first oxide film SiO 2 through the recess 4a of the side wall. 2 Reaching the film 4, SiO 2 The film 4 is etched away. At this time, SiO 2 SiO with film 4 2 ZrO as a second oxide film deposited on the film 4 2 Mask 5 and third oxide film ZrO 2 7b is removed at the same time.
[0057]
By the above steps, the ZrO 2 is formed on both sides (the side walls of the etching groove and the bottom surface of the etching groove) of the projection 3a of the GaN-based semiconductor layer 2. 2 The insulating film 7a is selectively formed. That is, as shown in FIG. 3, ZrO having an opening only at the upper part of the projection 3a formed by etching. 2 The structure of the insulating film 7a can be easily realized. That is, in the present invention, the mask for forming the projection 3a by etching is made of ZrO. 2 Since it is also used as a mask for lift-off when forming the insulating film 7a, even an insulating film opening having a width of, for example, 2 μm or less can be accurately formed without being affected by the warpage of the wafer.
[0058]
Also, the ZrO according to the present invention 2 According to the dry etching method using the film 5 as a mask, there is no receding of the mask, a vertical and good flat side wall is obtained in the convex portion 3a of the GaN-based semiconductor layer 2, and the width of the convex portion 3a can be controlled. It was easy.
[0059]
Note that ZrO having an opening 2 In the gallium nitride-based compound semiconductor region surrounded by the insulating film, other semiconductor elements such as a transistor such as a MESFET and a MOSFET, a diode, and the like can be formed in addition to the light-emitting element.
[0060]
In the embodiment described above, another SiO 2 / ZrO 2 A method for forming a mask may be used. For example, by a lift-off process using a resist mask, SiO 2 2 Membrane, ZrO 2 Patterns may be formed by sequentially depositing films. In addition, SiO 2 ZrO on the film by lift-off process 2 A mask pattern is formed, and SiO is formed by etching. 2 The pattern may be transferred to a film. That is, in the present invention, SiO 2 2 / ZrO 2 It is essential to form a mask composed of two types of oxide films, and to use this as a mask for dry etching of a gallium nitride-based compound semiconductor and for a lift-off of an insulating film, regardless of the pattern forming method. .
[0061]
【Example】
(Example)
Hereinafter, a method for manufacturing a GaN-based semiconductor light-emitting device according to the present invention will be specifically described with reference to examples of the present invention.
[0062]
FIG. 4 is a schematic sectional view of a gallium nitride-based compound semiconductor laser according to an embodiment of the present invention. Gallium nitride-based compound semiconductors 102 to 110 are formed on a sapphire substrate 101. That is, on the substrate 101, a GaN buffer layer 102, an n-GaN contact layer 103, an n-GaAlN cladding layer 104, an n-GaN waveguide layer 105, an InGaN multiple quantum well (MQW) active layer 106, and an n-GaAlN overflow The prevention layer 107, the p-GaN waveguide layer 108, the p-GaAlN cladding layer 109, and the p-GaN contact layer 110 are sequentially stacked.
[0063]
A part of the p-GaN contact layer 110 and a part of the p-GaAlN cladding layer 109 are removed by etching to a part of the p-GaAlN cladding layer 109 to form a stripe-shaped ridge 109a. On the upper surface of the laser shown in FIG. 1 (on both sides of the ridge 109a), ZrO 2 A film 111 is formed. And ZrO 2 An opening is provided in the film 111, and the upper surface of the ridge 109a is exposed in this opening. As described later, in the present embodiment, this ZrO 2 The opening of the film 111 is formed by lift-off.
[0064]
On the other hand, the p-side electrode 112 is deposited so as to be in contact with the p-GaN contact layer 110 through this opening. The n-side electrode 113, which is the other electrode, is deposited on the n-GaN contact layer 103, which is exposed by partially removing the p-GaN contact layer 110 to the n-GaAlN cladding layer 104.
[0065]
One of the features of this embodiment is that SiO 2 2 Membrane and ZrO 2 Dry etching for forming the ridge 109a is performed by using a mask composed of two layers of a film. 2 By using the same mask for forming the film 111, ZrO for forming an electrode is formed on the ridge. 2 The point is that the film opening is formed without displacement. Thereby, ZrO 2 The displacement between the p-side electrode 112 formed in the opening of the film and the upper surface of the ridge 109a is eliminated.
[0066]
Next, a method for manufacturing a gallium nitride-based compound semiconductor device according to an embodiment of the present invention will be specifically described with reference to FIGS.
[0067]
First, as shown in FIG. 5A, a gallium nitride-based compound semiconductor multilayer structure is formed on a sapphire substrate 101 by metal organic chemical vapor deposition (MOCVD). That is, a GaN buffer layer 102 having a thickness of 10 to 200 nm, an n-GaN contact layer 103 having a thickness of 4 μm, an n-GaAlN cladding layer 104 having a thickness of 0.6 μm, and an n- GaN light guide layer 105, In 0.25 Ga 0.75 N well layer / In 0.05 Ga 0.95 An active layer 106 of a multiple quantum well composed of an N barrier layer, a carrier overflow prevention layer 107 composed of p-GaAlN, a p-GaN optical guide layer 108 having a thickness of 0.1 μm, and a p-GaAlN cladding layer 109 having a thickness of 0.6 μm. Then, a p-GaN contact layer 110 having a thickness of 0.1 μm is sequentially formed. Thereafter, the wafer is taken out of the growth apparatus.
[0068]
Next, as shown in FIG. 5B, SiO 2 is formed on the p-GaN contact layer 110. 2 A layer 121 was deposited to a thickness of 400 nm by a thermal CVD method. Then, ZrO was deposited by electron beam evaporation. 2 Layer 122 was deposited to a thickness of 500 nm.
[0069]
After that, a heat treatment was performed by holding at 500 ° C. for 10 minutes in an atmosphere containing oxygen. By this heat treatment, ZrO 2 Etching to ammonium fluoride becomes negligible and SiO 2 2 The selectivity with the layer 121 can be made almost infinite.
[0070]
A positive resist is applied, and a resist pattern having a width of 2 μm is formed by a light exposure process. Next, CF 4 And H 2 ZrO by reactive ion etching using 2 Layer 122 and SiO 2 Layer 121 was etched. After the etching, the resist is removed, and as shown in FIG. 5C, SiO 2 is formed on the gallium nitride-based compound semiconductor laminated structure. 2 Layer 121 and ZrO 2 A 2 μm-wide mask including the layer 122 can be formed. In this step, CF 4 And H 2 By reactive ion etching or the like using 2 After patterning layer 122, the resist is removed and the patterned ZrO 2 CF using layer 122 as a mask 4 And H 2 SiO 2 by reactive ion etching or the like using 2 It is also possible to pattern the layer 121.
[0071]
Next, as shown in FIG. 2 Layer 121 / ZrO 2 Using a mask composed of the layer 122, the p-GaN contact layer 110 and the p-GaAlN cladding layer 109 are dry-etched to a depth of 0.5 μm to form a ridge 109a. Specifically, the wafer is set in an inductively coupled reactive ion etching (ICP-RIE) apparatus, and chlorine gas is used as an etching gas under the conditions of RF power for plasma generation of 500 W and RF power for substrate bias of 200 W. Perform etching. At this time, the substrate temperature is controlled at 25 ° C.
[0072]
Next, as shown in FIG. 2 Only the side wall of the layer 121 was selectively etched to form a small recess 121a having a depth of about 200 nm on the ridge side wall. Note that this selective etching process of the side wall is performed by using SiO 2 2 It can also be performed between the patterning step of the layer 121 and the dry etching step of the p-GaN contact layer 110 and the p-GaAlN cladding layer 109. Also, ZrO 2 SiO 2 with ammonium fluoride solution using a mask consisting of layer 122 2 When patterning is performed by etching the layer 121, the selective etching process of the side wall can be performed at the same time.
[0073]
Next, as shown in FIG. 6 (f), the SiO 2 used as a mask in the dry etching was used by an electron beam evaporation apparatus. 2 Layer 121 / ZrO 2 Using the mask composed of the layer 122 as it is, ZrO 2 A 500 nm film was deposited. Here, ZrO is formed in the concave portions (both sides of the ridge 109a) formed in the p-GaN contact layer 110 and the p-GaAlN cladding layer 109 by the dry etching process. 2 A film 111 is deposited, and ZrO 2 A film 111 'has been deposited. Preformed SiO 2 ZrO is formed in the recess 121a on the side wall of the layer 121. 2 No film is formed.
[0074]
The structure is then immersed in ammonium fluoride to form SiO 2 2 Layer 121 can be etched away, which results in SiO 2 2 ZrO deposited on layer 121 2 Layer 122 and ZrO 2 The film 111 'could be removed at the same time. In this step, ZrO 2 The film 111 can be selectively left in the concave portions formed in the p-GaN contact layer 110 and the p-GaAlN clad layer 109 (FIG. 7G).
Next, as shown in FIG. 7H, etching for forming the n-side electrode 110 was performed. Specifically, first, a resist is applied on the semiconductor laser structure layer, and a resist pattern 123 is formed by a light exposure process. Then, CF 4 And H 2 Of ZrO not covered by resist pattern 123 by reactive ion etching (RIE) using gas 2 After the layer 111 is removed by etching, the wafer is set again in an inductively coupled reactive ion etching (ICP-RIE) apparatus.
[0075]
Next, the resist pattern 123 is used as a mask, and chlorine gas is used as an etching gas. Under the conditions of RF power for plasma generation of 500 W and RF power for substrate bias of 200 W, the n-GaN contact layer 103 is partially etched away until the n-GaN contact layer 103 is exposed. (FIG. 7 (h)).
[0076]
Next, the resist pattern 123 was removed, and an n-side electrode 112 and a p-side electrode 113 were formed by a lift-off process, as shown in FIG. Thus, the semiconductor laser shown in FIG. 4 is obtained.
[0077]
In the manufacturing method of this embodiment, the dry etching mask for forming the ridge is also used as a mask for forming the insulating film. 2 The position of the opening of the film 111) and the position of the ridge 109a coincide with extremely high accuracy. That is, even when the wafer is warped, the formation of the ridge 109a and the ZrO 2 The opening of the film 111 can be self-aligned using the same mask pattern. As a result, the position of the ridge 109a matches the position of the p-side electrode 112 with extremely high accuracy, and the p-side electrode 112 can be formed with a very high yield even if the wafer is warped.
[0078]
Also, the ZrO according to the present invention 2 According to the dry etching method using the layer 122 as a mask, there was no receding of the mask, a vertical sidewall having good flatness was obtained in the ridge 109a, and the width of the ridge 109a could be easily controlled.
[0079]
(Comparative example)
Conventionally, as an insulating film having an opening in a ridge, SiO 2 is used. 2 Since a film was used, the alignment between the ridge and the opening was not easy, and the production yield was poor. The inventor has manufactured a laser having such a ridge structure. Hereinafter, such a manufacturing method will be described as a comparative example.
[0080]
8 to 10 are process cross-sectional views illustrating a manufacturing method of the comparative example. First, as shown in FIG. 8A, a gallium nitride-based compound semiconductor multilayer structure is formed on a sapphire substrate 201 by metal organic chemical vapor deposition. That is, a GaN buffer layer 202 having a thickness of 10 to 200 nm, an n-GaN contact layer 203 having a thickness of 4 μm, an n-GaAlN cladding layer 204 having a thickness of 0.6 μm, and an n- GaN light guide layer 205, In 0.25 Ga 0.75 N well layer / In 0.05 Ga 0.95 An active layer 206 of a multiple quantum well composed of an N barrier layer, a carrier overflow prevention layer 207 composed of p-GaAlN, a p-GaN optical guide layer 208 having a thickness of 0.1 μm, and a p-GaAlN cladding layer 209 having a thickness of 0.6 μm. Then, a p-GaN contact layer 210 having a thickness of 0.1 μm is sequentially formed. Thereafter, the wafer is taken out of the growth apparatus.
[0081]
Next, SiO 2 is formed on the p-GaN contact layer 210. 2 A layer 221 was deposited to a thickness of 400 nm by a thermal CVD method. Thereafter, a positive resist is applied, and a stripe-shaped resist pattern having a width of 2 μm is formed by a light exposure process. Next, CF 4 And H 2 By reactive ion etching using 2 Layer 221 was etched. Further, the resist is removed and SiO 2 is formed on the gallium nitride-based compound semiconductor laminated structure as shown in FIG. 2 A mask with a width of 2 μm including the layer 221 can be formed.
[0082]
Next, as shown in FIG. 2 The ridge 209a is formed by dry-etching the p-GaN contact layer 210 and the p-GaAlN cladding layer 209 to a depth of 0.5 μm using a mask including the layer 221. Specifically, the wafer is set in an inductively coupled reactive ion etching (ICP-RIE) apparatus, and chlorine gas is used as an etching gas under the conditions of RF power for plasma generation of 500 W and RF power for substrate bias of 200 W. Perform etching. At this time, the substrate temperature is controlled at 25 ° C.
[0083]
Next, a resist is applied on the semiconductor laser structure layer, and a resist pattern is formed by a light exposure process. Thereafter, the resist pattern was used as a mask, and chlorine gas was used as an etching gas. Under the conditions of RF power for plasma generation of 500 W and RF power for substrate bias of 200 W, partial etching was performed until the n-GaN contact layer 203 was exposed. (FIG. 9D).
[0084]
Next, the resist pattern is removed, and as shown in FIG. 2 A film 211 was formed. Further, a resist is applied on this structure, and a resist pattern 222 is formed by a light exposure process (FIG. 9F). However, in the process of forming the resist pattern 222, there has been a problem that the opening position of the resist pattern 222 is shifted with respect to the ridge 209a.
[0085]
The step of forming the resist pattern 222 will be described in detail with reference to FIG. Normally, a glass mask 401 (402 is a light-shielding portion, 403 is exposure light) is used to form a window for forming a p-side electrode above the ridge 209a (corresponding to the portions 400a and 400b in FIG. 12). Perform pattern transfer by optical lithography. However, since the wafer is greatly warped, the adhesion with the glass mask 401 is good at the center of the wafer, but the adhesion with the glass mask 401 is deteriorated at the edge of the wafer. Further, the position of the ridge 400a and the pattern opening of the glass mask 401 coincide with each other at the center of the wafer, but a positional shift occurs between the ridge 400b and the pattern opening of the glass mask 401 at the end of the wafer. Therefore, in the process of the comparative example, as shown in FIG. 12, the opening position of the resist pattern 222 (the position where the p-side electrode is formed) is shifted from the upper part of the ridge 400b (209a) at the edge of the wafer. there were. In this comparative example, as shown in FIG. 9F, the side wall 222a of the opening of the resist pattern 222 was located on the ridge 209a and on the side of the ridge 209.
[0086]
Next, as shown in FIG. 2 The film 211 was patterned. At the edge of the wafer, the opening position of the resist pattern 222 is shifted from the position of the ridge 209a. 2 The side wall of the film 211 is located on the ridge 209a and on the side of the ridge 209.
[0087]
Next, as shown in FIG. 10G, a metal film serving as an electrode was deposited on the entire surface. A metal film 212a was formed as a p-side electrode in the opening of the resist pattern 222, and a metal film 212a 'was formed on the resist pattern 222. Further, by removing the resist pattern 222 and performing a lift-off process, the metal film 212a ′ deposited on the resist pattern 222 was also removed at the same time, leaving the metal film 212a as a p-side electrode (FIG. 10H). However, at the edge of the wafer, the p-side electrode 212a is formed shifted from the ridge 209a.
[0088]
Next, as shown in FIG. 10I, an electrode pad 212b was formed on the p-side electrode 212a. Also, the SiO 2 on the n-GaN contact layer 203 2 A contact hole was opened in the film 211, and an n-side electrode 213 was formed in the contact hole. Through the above steps, a semiconductor laser according to the comparative example is obtained.
[0089]
In the semiconductor laser according to this comparative example, since the p-side electrode 212a is formed at a position shifted from the ridge 209a at the wafer end as described above, the resistance of the laser device at the wafer end is increased and the device is destroyed. Sometimes. Conversely, current leakage may occur and laser oscillation may not be obtained. That is, the yield of the laser device was lower at the end of the wafer. A laser element having good characteristics was obtained only in a region of about 20% or less near the center of the wafer.
[0090]
The present embodiment and examples are not limited to the above description. For example, in the above embodiments and examples, SiO 1 is used as the first film. 2 Film, ZrO as the second film 2 Although a membrane was used, it is not limited to this. As the second film, ZrO 2 The most preferable effect was obtained with the film, but in addition, SiO, Ta 2 O 3 , La 2 O 5 , CeO 2 , HfO 2 It has been confirmed that it is also possible to use a film made of other materials such as the above. Further, at least two materials selected from these materials can be used in combination by mixing or laminating each other.
[0091]
Further, ZrO is used as the third film. 2 Although a membrane was used, it is not limited to this. As the third film, ZrO 2 The most preferable effect was obtained with the film, but in addition, SiO, Ta 2 O 3 , La 2 O 5 , CeO 2 , HfO 2 It has been confirmed that it is also possible to use a film made of other materials such as the above. Further, at least two materials selected from these materials can be used in combination by mixing or laminating each other.
[0092]
Furthermore, in the above-described embodiments and examples, an example in which the gallium nitride-based compound semiconductor layer is etched by two layers is shown. However, the present invention is not limited to this, and only one layer may be etched, or three or more layers may be etched. Needless to say, it is good.
[0093]
Further, the fluorine-containing etchant and the chlorine-containing etchant each include a gas, a liquid, and a solution. The etchant used in the above embodiments and examples has a large effect of etching, but is not limited thereto, and other etchants can be used.
[0094]
In the above-described embodiment, an example of application to a gallium nitride-based compound semiconductor laser has been described. It can also be applied to the manufacture of other semiconductor elements such as diodes.
[0095]
In addition, various modifications can be made without departing from the spirit of the present invention.
[0096]
【The invention's effect】
According to the method for processing a gallium nitride-based compound semiconductor layer of the present invention, it is possible to precisely control the width of a convex portion and obtain a smooth convex portion side wall. Further, according to the method for manufacturing a gallium nitride-based compound semiconductor device of the present invention, the position of the opening of the insulating film and the position of the projection can be accurately matched, and the yield of device formation can be improved. It is.
[Brief description of the drawings]
FIG. 1 is a process sectional view showing a method for manufacturing a gallium nitride-based compound semiconductor device according to a second embodiment of the present invention.
FIG. 2 is a process sectional view following FIG. 1;
FIG. 3 is a process sectional view following FIG. 2;
FIG. 4 is a sectional view showing the structure of a gallium nitride-based compound semiconductor device according to an example of the present invention.
FIG. 5 is a process sectional view illustrating the method for manufacturing the gallium nitride-based compound semiconductor device according to the embodiment of the present invention.
FIG. 6 is a process sectional view following FIG. 5;
FIG. 7 is a process sectional view following FIG. 6;
FIG. 8 is a process sectional view illustrating the method for manufacturing the gallium nitride-based compound semiconductor device according to the comparative example.
FIG. 9 is a process sectional view following FIG. 8;
FIG. 10 is a process sectional view following FIG. 9;
FIG. 11 is a cross-sectional view comparing a sidewall shape in etching according to the first embodiment with a sidewall shape in conventional etching.
FIG. 12 is a view for explaining a problem that an opening position of a resist pattern is shifted from a ridge position at an edge of a wafer.
[Explanation of symbols]
1 substrate
2 Buffer layer
3 GaN-based semiconductor layer
3a convex part
4 SiO 2 film
4a dent
5 ZrO 2 film
6 resist pattern
7a, 7b ZrO 2 film
101 substrate
102 buffer layer
103 n-contact layer
104 n-cladding layer
105 n-light guide layer
106 MQW active layer
107 p-overflow prevention layer
108 p-light guide layer
109 p-cladding layer
109a Ridge
110 p-contact layer
111 ZrO 2 film
112 n-side electrode
113 p-side electrode
121 SiO 2 film
121a dent
122 ZrO 2 film
123 resist pattern

Claims (12)

窒化ガリウム系化合物半導体層上に第１の膜を形成する工程と、この第１の膜上に、弗素含有エッチャント及び塩素含有エッチャントに対するエッチング速度が当該第１の膜よりも小さい第２の膜を形成する工程と、前記第２の膜をパターニングし、パターニングされた当該第２の膜をマスクとして弗素含有エッチャントを用いたエッチングにより前記第１の膜をパターニングし、さらに塩素含有エッチャントを用いて前記窒化ガリウム系化合物半導体層をエッチングして凹部を形成する工程と、パターニングされた前記第１の膜の側壁を弗素含有エッチャントにより選択的にエッチングして当該第１の膜の幅を前記第２の膜の幅よりも狭くする工程と、パターニングされた前記第２の膜上及び前記凹部内に、弗素含有エッチャントに対するエッチング速度が前記第１の膜よりも小さい第３の膜を形成する工程と、パターニングされた前記第１の膜を弗素含有エッチャントにより除去することにより、前記凹部内に前記第３の膜を残しながら当該第１の膜上の前記第２の膜及び第３の膜を除去する工程と、前記窒化ガリウム系化合物半導体層の前記第１の膜を除去した表面の上に電極を形成する工程とを具備することを特徴とする窒化ガリウム系化合物半導体素子の製造方法。Forming a first film on the gallium nitride-based compound semiconductor layer, and forming a second film on the first film, the second film having a lower etching rate with respect to the fluorine-containing etchant and the chlorine-containing etchant than the first film; Forming, patterning the second film, patterning the first film by etching using a fluorine-containing etchant using the patterned second film as a mask, and further using the chlorine-containing etchant to form the first film. Etching the gallium nitride-based compound semiconductor layer to form a concave portion; and selectively etching the side wall of the patterned first film with a fluorine-containing etchant to reduce the width of the first film to the second film. A step of making the width smaller than the width of the film; and forming a fluorine-containing etchant on the patterned second film and in the concave portion. Forming a third film having a lower etching speed than the first film, and removing the patterned first film with a fluorine-containing etchant to leave the third film in the recess. Removing the second film and the third film on the first film while forming an electrode on the surface of the gallium nitride-based compound semiconductor layer from which the first film has been removed; A method for manufacturing a gallium nitride-based compound semiconductor device, comprising: 第１導電型の窒化ガリウム系化合物半導体層を形成する工程と、この第１導電型の窒化ガリウム系化合物半導体層上に窒化ガリウム系化合物半導体の発光層を形成する工程と、この発光層上に第２導電型の窒化ガリウム系化合物半導体層を形成する工程と、この第２導電型の窒化ガリウム系化合物半導体層上に第１の膜を形成する工程と、この第１の膜上に、弗素含有エッチャント及び塩素含有エッチャントに対するエッチング速度が当該第１の膜よりも小さい第２の膜を形成する工程と、前記第２の膜をパターニングし、パターニングされた当該第２の膜をマスクとして弗素含有エッチャントを用いたエッチングにより前記第１の膜をパターニングし、さらに塩素含有エッチャントを用いて前記第２導電型の窒化ガリウム系化合物半導体層をエッチングしてリッジ部を形成する工程と、パターニングされた前記第１の膜の側壁を弗素含有エッチャントにより選択的にエッチングして当該第１の膜の幅を前記第２の膜の幅よりも狭くする工程と、パターニングされた前記第２の膜上及び前記リッジ部の両側に、弗素含有エッチャントに対するエッチング速度が前記第１の膜よりも小さい第３の膜を形成する工程と、パターニングされた前記第１の膜を弗素含有エッチャントにより除去することにより、前記リッジ部の両側に前記第３の膜を残しながら当該第１の膜上の前記第２の膜及び第３の膜を除去する工程と、前記リッジ部上に電極を形成する工程とを具備することを特徴とする窒化ガリウム系化合物半導体素子の製造方法。A step of forming a gallium nitride-based compound semiconductor layer of the first conductivity type; a step of forming a light-emitting layer of a gallium nitride-based compound semiconductor on the gallium nitride-based compound semiconductor layer of the first conductivity type; Forming a second conductivity type gallium nitride-based compound semiconductor layer, forming a first film on the second conductivity type gallium nitride-based compound semiconductor layer, and forming fluorine on the first film. Forming a second film having an etching rate smaller than that of the first film with respect to the etchant containing chlorine and the etchant containing chlorine; patterning the second film; and using the patterned second film as a mask to obtain a fluorine-containing etchant. The first film is patterned by etching using an etchant, and the second conductive gallium nitride-based compound semiconductor layer is further etched using a chlorine-containing etchant. Etching to form a ridge portion, and selectively etching the patterned side wall of the first film with a fluorine-containing etchant so that the width of the first film is smaller than the width of the second film. Forming a third film on the patterned second film and on both sides of the ridge portion, the third film having a smaller etching rate with respect to the fluorine-containing etchant than the first film. Removing the first film with a fluorine-containing etchant to remove the second film and the third film on the first film while leaving the third film on both sides of the ridge portion; Forming a gallium nitride-based compound semiconductor device on the ridge portion. 窒化ガリウム系化合物半導体層上に第１の膜を形成する工程と、この第１の膜上に、弗素含有エッチャント及び塩素含有エッチャントに対するエッチング速度が当該第１の膜よりも小さい第２の膜を形成する工程と、前記第２の膜をパターニングし、パターニングされた当該第２の膜をマスクとして弗素含有エッチャントを用いたエッチングにより前記第１の膜をパターニングし、さらに塩素含有エッチャントを用いて前記窒化ガリウム系化合物半導体層をエッチングして凹部を形成する工程と、パターニングされた前記第１の膜の側壁を弗素含有エッチャントにより選択的にエッチングして当該第１の膜の幅を前記第２の膜の幅よりも狭くする工程と、パターニングされた前記第２の膜上及び前記凹部内に、弗素含有エッチャントに対するエッチング速度が前記第１の膜よりも小さい第３の膜を形成する工程と、パターニングされた前記第１の膜を弗素含有エッチャントにより除去することにより、前記凹部内に前記第３の膜を残しながら当該第１の膜上の前記第２の膜及び第３の膜を除去する工程と、前記窒化ガリウム系化合物半導体層の前記第１の膜を除去した表面領域を素子領域として半導体素子を形成する工程とを具備することを特徴とする窒化ガリウム系化合物半導体素子の製造方法。Forming a first film on the gallium nitride-based compound semiconductor layer, and forming a second film on the first film, the second film having a lower etching rate with respect to the fluorine-containing etchant and the chlorine-containing etchant than the first film; Forming, patterning the second film, patterning the first film by etching using a fluorine-containing etchant using the patterned second film as a mask, and further using the chlorine-containing etchant to form the first film. Etching the gallium nitride-based compound semiconductor layer to form a concave portion; and selectively etching the side wall of the patterned first film with a fluorine-containing etchant to reduce the width of the first film to the second film. A step of making the width smaller than the width of the film; and forming a fluorine-containing etchant on the patterned second film and in the concave portion. Forming a third film having a lower etching speed than the first film, and removing the patterned first film with a fluorine-containing etchant to leave the third film in the recess. Removing the second film and the third film on the first film while forming a semiconductor element using the surface region of the gallium nitride-based compound semiconductor layer from which the first film is removed as an element region A method of manufacturing a gallium nitride-based compound semiconductor device. 窒化ガリウム系化合物半導体層上に第１の膜を形成する工程と、この第１の膜上に、弗素含有エッチャント及び塩素含有エッチャントに対するエッチング速度が当該第１の膜よりも小さい第２の膜を形成する工程と、前記第１の膜及び第２の膜をパターニングする工程と、パターニングされた前記第２の膜をマスクとして塩素含有エッチャントを用いたエッチングにより、前記窒化ガリウム系化合物半導体層をエッチングして凹部を形成する工程と、パターニングされた前記第１の膜の側壁を弗素含有エッチャントにより選択的にエッチングして当該第１の膜の幅を前記第２の膜の幅よりも狭くする工程と、パターニングされた前記第２の膜上及び前記凹部内に、弗素含有エッチャントに対するエッチング速度が前記第１の膜よりも小さい第３の膜を形成する工程と、パターニングされた前記第１の膜を弗素含有エッチャントにより除去することにより、前記凹部内に前記第３の膜を残しながら当該第１の膜上の前記第２の膜及び第３の膜を除去する工程と、前記窒化ガリウム系化合物半導体層の前記第１の膜を除去した表面の上に電極を形成する工程とを具備することを特徴とする窒化ガリウム系化合物半導体素子の製造方法。Forming a first film on the gallium nitride-based compound semiconductor layer, and forming a second film on the first film, the second film having a lower etching rate with respect to the fluorine-containing etchant and the chlorine-containing etchant than the first film; Forming, patterning the first film and the second film, and etching the gallium nitride-based compound semiconductor layer by etching using a chlorine-containing etchant using the patterned second film as a mask. Forming a concave portion by etching, and selectively etching the patterned side wall of the first film with a fluorine-containing etchant so that the width of the first film is smaller than the width of the second film. On the patterned second film and in the concave portion, the etching rate for the fluorine-containing etchant is smaller than that of the first film. Forming the film, and removing the patterned first film with a fluorine-containing etchant, thereby leaving the third film in the concave portion and forming the second film on the first film. And a step of removing a third film, and a step of forming an electrode on a surface of the gallium nitride-based compound semiconductor layer from which the first film has been removed. Device manufacturing method. 第１導電型の窒化ガリウム系化合物半導体層を形成する工程と、この第１導電型の窒化ガリウム系化合物半導体層上に窒化ガリウム系化合物半導体の発光層を形成する工程と、この発光層上に第２導電型の窒化ガリウム系化合物半導体層を形成する工程と、この第２導電型の窒化ガリウム系化合物半導体層上に第１の膜を形成する工程と、この第１の膜上に、弗素含有エッチャント及び塩素含有エッチャントに対するエッチング速度が当該第１の膜よりも小さい第２の膜を形成する工程と、前記第１の膜及び第２の膜をパターニングする工程と、パターニングされた前記第２の膜をマスクとして塩素含有エッチャントを用いたエッチングにより、前記第２導電型の窒化ガリウム系化合物半導体層をエッチングしてリッジ部を形成する工程と、パターニングされた前記第１の膜の側壁を弗素含有エッチャントにより選択的にエッチングして当該第１の膜の幅を前記第２の膜の幅よりも狭くする工程と、パターニングされた前記第２の膜上及び前記リッジ部の両側に、弗素含有エッチャントに対するエッチング速度が前記第１の膜よりも小さい第３の膜を形成する工程と、パターニングされた前記第１の膜を弗素含有エッチャントにより除去することにより、前記リッジ部の両側に前記第３の膜を残しながら当該第１の膜上の前記第２の膜及び第３の膜を除去する工程と、前記リッジ部上に電極を形成する工程とを具備することを特徴とする窒化ガリウム系化合物半導体素子の製造方法。A step of forming a gallium nitride-based compound semiconductor layer of the first conductivity type; a step of forming a light-emitting layer of a gallium nitride-based compound semiconductor on the gallium nitride-based compound semiconductor layer of the first conductivity type; Forming a second conductivity type gallium nitride-based compound semiconductor layer, forming a first film on the second conductivity type gallium nitride-based compound semiconductor layer, and forming fluorine on the first film. Forming a second film having a lower etching rate with respect to the etchant containing chlorine and the etchant containing chlorine than the first film, a step of patterning the first film and the second film, and a step of patterning the second film. Forming a ridge portion by etching the second conductivity type gallium nitride-based compound semiconductor layer by etching with a chlorine-containing etchant using the film as a mask; Selectively etching the turned side wall of the first film with a fluorine-containing etchant to make the width of the first film smaller than the width of the second film; Forming a third film on the film and on both sides of the ridge portion, the etching speed of the fluorine-containing etchant being smaller than that of the first film; and removing the patterned first film by the fluorine-containing etchant. Thereby removing the second film and the third film on the first film while leaving the third film on both sides of the ridge portion, and forming an electrode on the ridge portion And a method for manufacturing a gallium nitride-based compound semiconductor device. 窒化ガリウム系化合物半導体層上に第１の膜を形成する工程と、この第１の膜上に、弗素含有エッチャント及び塩素含有エッチャントに対するエッチング速度が当該第１の膜よりも小さい第２の膜を形成する工程と、前記第１の膜及び第２の膜をパターニングする工程と、パターニングされた前記第２の膜をマスクとして塩素含有エッチャントを用いたエッチングにより、前記窒化ガリウム系化合物半導体層をエッチングして凹部を形成する工程と、パターニングされた前記第１の膜の側壁を弗素含有エッチャントにより選択的にエッチングして当該第１の膜の幅を前記第２の膜の幅よりも狭くする工程と、パターニングされた前記第２の膜上及び前記凹部内に、弗素含有エッチャントに対するエッチング速度が前記第１の膜よりも小さい第３の膜を形成する工程と、パターニングされた前記第１の膜を弗素含有エッチャントにより除去することにより、前記凹部内に前記第３の膜を残しながら当該第１の膜上の前記第２の膜及び第３の膜を除去する工程と、前記窒化ガリウム系化合物半導体層の前記第１の膜を除去した表面領域を素子領域として半導体素子を形成する工程とを具備することを特徴とする窒化ガリウム系化合物半導体素子の製造方法。Forming a first film on the gallium nitride-based compound semiconductor layer, and forming a second film on the first film, the second film having a lower etching rate with respect to the fluorine-containing etchant and the chlorine-containing etchant than the first film; Forming, patterning the first film and the second film, and etching the gallium nitride-based compound semiconductor layer by etching using a chlorine-containing etchant using the patterned second film as a mask. Forming a concave portion by etching, and selectively etching the patterned side wall of the first film with a fluorine-containing etchant so that the width of the first film is smaller than the width of the second film. On the patterned second film and in the concave portion, the etching rate for the fluorine-containing etchant is smaller than that of the first film. Forming the film, and removing the patterned first film with a fluorine-containing etchant, thereby leaving the third film in the concave portion and forming the second film on the first film. And a step of removing a third film, and a step of forming a semiconductor element using a surface region of the gallium nitride-based compound semiconductor layer from which the first film has been removed as an element region. A method for manufacturing a compound semiconductor device. 前記第１の膜及び第２の膜をパターニングする工程において、リフトオフによるパターニングを用いることを特徴とする請求項４乃至６のいずれかに記載の窒化ガリウム系化合物半導体素子の製造方法。7. The method of manufacturing a gallium nitride-based compound semiconductor device according to claim 4, wherein in the step of patterning the first film and the second film, patterning by lift-off is used. 前記第１の膜はＳｉＯ２膜であり、前記第２の膜はＺｒＯ２、ＳｉＯ、Ｔａ２Ｏ３、Ｌａ２Ｏ５、ＣｅＯ２、ＨｆＯ２から選ばれる材料の膜であることを特徴とする請求項１乃至７のいずれかに記載の窒化ガリウム系化合物半導体素子の製造方法。The first film is a SiO 2 film, and the second film is a film of a material selected from ZrO 2 , SiO, Ta 2 O 3 , La 2 O 5 , CeO 2 , and HfO 2. The method for manufacturing a gallium nitride-based compound semiconductor device according to claim 1. 前記第３の膜はＺｒＯ２、ＳｉＯ、Ｔａ２Ｏ３、Ｌａ２Ｏ５、ＣｅＯ２、ＨｆＯ２から選ばれる材料の膜であることを特徴とする請求項８記載の窒化ガリウム系化合物半導体素子の製造方法。Said third film is ZrO 2, SiO, Ta 2 O 3, La 2 O 5, CeO 2, a gallium nitride-based compound according to claim 8, characterized in that it is a film of a material selected from HfO 2 semiconductor element Manufacturing method. 前記弗素含有エッチャントは弗化アンモニウム又は弗化水素酸であることを特徴とする請求項１乃至９のいずれかに記載の窒化ガリウム系化合物半導体素子の製造方法。10. The method of manufacturing a gallium nitride-based compound semiconductor device according to claim 1, wherein said fluorine-containing etchant is ammonium fluoride or hydrofluoric acid. 前記塩素含有エッチャントは塩素ガスであることを特徴とする請求項１乃至１０のいずれかに記載の窒化ガリウム系化合物半導体素子の製造方法。The method for manufacturing a gallium nitride-based compound semiconductor device according to any one of claims 1 to 10, wherein the chlorine-containing etchant is chlorine gas. 窒化ガリウム系化合物半導体層上にＺｒＯ２、ＳｉＯ、Ｔａ２Ｏ３、Ｌａ２Ｏ５、ＣｅＯ２、ＨｆＯ２から選ばれる材料のパターンを形成し、このパターンをマスクとして前記窒化ガリウム系化合物半導体層を塩素含有エッチャントによりエッチングすることを特徴とする窒化ガリウム系化合物半導体層の加工方法。A pattern of a material selected from ZrO 2 , SiO, Ta 2 O 3 , La 2 O 5 , CeO 2 , and HfO 2 is formed on the gallium nitride-based compound semiconductor layer, and the pattern is used as a mask to form the gallium nitride-based compound semiconductor layer. Etching a gallium nitride-based compound semiconductor layer with a chlorine-containing etchant.
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