JP2004119615A - Memory film texture, memory element and its manufacturing method, semiconductor integrated circuit and portable electronic equipment using the same - Google Patents

Memory film texture, memory element and its manufacturing method, semiconductor integrated circuit and portable electronic equipment using the same Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory film structure operable with a low voltage and a memory element using it. <P>SOLUTION: A silicon substrate 110 as a first electrode, a silicon oxide film 120, a multi-crystal silicon film 130, a silicon oxide film 140 containing conductive silicon particles, a multi-crystal silicon film 170, a silicon oxide film 180, and a multi-crystal silicon film 190 as the second electrode, are successively laminated. Also, the conductive silicon particles are constituted of first particles 150 in the proximity of the multi-crystal silicon film 130 and second particles 160 in the proximity of a multi-crystal silicon film 170. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリ膜構造、メモリ素子及びその製造方法、並びに、半導体集積回路及びそれを用いた携帯電子機器に関する。より具体的には、導電性の微粒子を含むメモリ膜構造、並びにそのようなメモリ膜構造を有するメモリ素子およびその製造方法に関する。また、メモリ回路とロジック回路とが混載された半導体集積回路およびそれを用いた携帯電子機器に関する。
【０００２】
【従来の技術】
従来、メモリ素子としては、電荷を蓄積するメモリ膜をゲート絶縁膜中に備えた電界効果トランジスタを用いたフラッシュメモリがある（例えば、特許文献１）。このフラッシュメモリには、電界効果トランジスタのコントロールゲート電極とチャネル領域との間の絶縁膜中に、フローティングゲート電極と呼ばれる導電膜がある。上記電界効果トランジスタのチャネル領域からフローティングゲート電極へ、ＦＮ（ファウラーノルドハイム）トンネリングにより電子を注入または放出することにより、フローティングゲート電極中の電荷量を変化させ、この電荷量の多寡を記憶情報として保持する。そして、記憶情報の読み出しには、フローティングゲート電極中の電荷量の多寡を、電界効果トランジスタのしきい値電圧の差として検知することができる。
【０００３】
【特許文献１】
特公平６−４４６１１号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上記フラッシュメモリでは、動作電圧が高いという問題がある。上記フラッシュメモリの動作例としては、例えば、書き込み時には選択ワード線に−８Ｖを印可し、選択ビット線に６Ｖを印加し、消去時には選択ワード線に１０Ｖを印加し、選択ビット線に−８Ｖを印可する。上記フラッシュメモリは、このように動作電圧が高いため、書き込み及び消去時の消費電力が大きく、低消費電力化を阻害する。また、上記フラッシュメモリは、ゲート絶縁膜に高電界がかかるため、素子の劣化が問題になっていた。
【０００５】
本発明は、上記課題を解決するためになされたものであり、本発明の目的は、低電圧で動作可能なメモリ膜構造、並びに、そのようなメモリ膜構造を有するメモリ素子およびその製造方法を提供することにある。
【０００６】
さらに、本発明のもう１つの目的は、そのようなメモリ素子を用いた半導体集積回路及びそれを用いた携帯電子機器を提供することにある。
【０００７】
【課題を解決するための手段】
この明細書において、「微粒子」及び「粒子」とは、ナノメートル（ｎｍ）オーダーの寸法を持つ粒子を意味する。
【０００８】
上記課題を解決するため、第１の発明であるメモリ膜構造は、第１の絶縁膜と、上記第１の絶縁膜上に形成された第１の導電体膜と、上記第１の導電体膜上に形成された、第２の絶縁膜と、上記第２の絶縁膜上に形成された導電性の微粒子を含む第３の絶縁膜と、上記第３の絶縁膜上に形成された第２の導電体膜（または面状に広がる導電体群）と、上記第２の導電体膜（または面状に広がる導電体群）上に形成された第４の絶縁膜とを備えたことを特徴としている。なお、上記面状に広がる導電体群は、導電体からなる複数の粒子が第３の絶縁膜上に面状に広がっているものであってもよいし、球状でない複数の導電体の塊が第３の絶縁膜上に面状に広がっているものであってもよい。
【０００９】
上記構成のメモリ膜構造によれば、例えば、半導体基板の上部に上記メモリ膜構造を形成し、そのメモリ膜構造の上部に導電性の電極を形成することによりメモリ素子を形成した場合、このメモリ素子は、低電圧（例えば±３Ｖ）で書き込み・消去が行なわれ、読み出し時にしきい値電圧に差を有するヒステリシス特性が得られる。しかも、例えば１Ｖでは、記憶は破壊されないため、非破壊読出しが可能である。したがって、従来技術のフラッシュメモリに比べて著しく低電圧動作が可能である。また、低電圧動作が可能なため、メモリ膜の劣化を抑制することができる。したがって、低電圧で動作可能な信頼性の高いメモリ素子を提供できる。また、上記第３の絶縁膜上に面状に広がる導電体群を形成した場合は、より大きなヒステリシス特性を有するメモリ膜構造が得られる。
【００１０】
１実施の形態では、上記第３の絶縁膜に含まれる上記導電性の微粒子は、上記第１の導電体膜に近接する第１の微粒子と、上記第１の微粒子の斜め上方に隣接する第２の微粒子から構成されていることを特徴としている。
【００１１】
上記構成によれば、安定して大きなヒステリシス特性が得られ良好なメモリ特性を実現できる。また、メモリ膜構造の厚さを薄くして静電容量を大きくすることができる。
【００１２】
１実施の形態では、上記第２の導電体膜（または面状に広がる導電体群）と上記第４の絶縁膜からなる層を複数積層していることを特徴としている。
【００１３】
上記構成によれば、上記第２の導電体膜（または面状に広がる導電体群）が２層以上存在するので、安定して大きなヒステリシス特性が得られ良好なメモリ特性を実現できる。
【００１４】
また、１実施の形態では、上記第３の絶縁膜に含まれる上記導電性の微粒子はランダムに配置されていることを特徴としている。
【００１５】
上記実施の形態によれば、メモリ特性が再現性よく現れる上に、上記第３の絶縁膜に含まれる導電性の微粒子の位置を制御する必要がない。したがって、特殊なプロセス装置を用いる必要が無いため、従来のプロセス装置を用いて低コストでメモリ膜構造を製造することができる。
【００１６】
また、１実施の形態では、上記第１の微粒子及び上記第２の微粒子の平均直径をＤ２とし、上記第１の導電体膜と上記第１の微粒子との距離をＴ１とし、上記第２の導電体（または面状に広がる導電体群）と上記第１の導電体膜との間に存在する絶縁膜の平均厚さをＷとするとき、
Ｗ　≦　２Ｄ２＋Ｔ１
の条件を満たすことを特徴としている。
【００１７】
上記実施の形態では、上記条件を満たすことによって、第２の微粒子の多くが、上記第１の微粒子の真上には存在せずに斜め上方に位置することになる。したがって、実質的なメモリ膜構造の厚さが薄くなるので、静電容量を大きくすることができる。さらに、このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、実効的なゲート絶縁膜厚が薄くできることにより、短チャネル効果が抑制されるので、メモリ素子の微細化が可能となる。
【００１８】
また、１実施の形態では、上記第４の絶縁膜の膜厚の平均値をＴ４とし、上記第２の導電体（または面状に広がる導電体群）と上記第２の微粒子との間に存在する絶縁層の平均厚さをＴ３とするとき、
Ｔ４　≧　Ｔ３
の条件を満たすことを特徴としている。
【００１９】
上記実施の形態では、例えば、半導体基板の上部に上記メモリ膜構造を形成し、そのメモリ膜構造の上部に導電性の電極を形成することによりメモリ素子を形成した場合、上記第４の絶縁膜のほうが上記第３の絶縁膜より厚く、電荷がトンネル現象で上部の導電性の電極へ絶縁膜を透過する確率が減少するので、記憶保持時間を増大できる。また、第４の絶縁膜の膜厚を電荷が保持できる十分な膜厚に設定した上で、第２の導電体膜（または面状に広がる導電体群）と第２の微粒子との間の絶縁層の厚さを薄くしているため、トータルのメモリ膜構造の厚さを薄くして静電容量を大きくすることができる。さらに、このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、実効的なゲート絶縁膜厚が薄くできることにより、短チャネル効果が抑制されるので、メモリ素子の微細化が可能となる。
【００２０】
また、１実施の形態では、上記導電性の微粒子の平均直径をＤ２とし、上記第２の導電体膜の平均厚さ（または面状に広がる導電体群の平均直径）をＤ３とするとき、
Ｄ３≧Ｄ２を満たすことを特徴としている。
【００２１】
上記実施の形態では、上記導電性の微粒子の多くが、共通の上記第２の導電体膜（または面状に広がる導電体群）と隣接する関係にある。したがって、書き込み時、すなわちメモリ膜構造に電荷をチャージしたときに、導電性の微粒子間で電荷の分布に極端な不均一性が発生した場合でも、第２の導電体膜（または面状に広がる導電体群）を介して再分配が行われ電荷の分布が均一化されるので、消去時などの電荷の移動の際に必要な電圧のバラツキを小さくできる。また、素子を微細化しても素子毎の電荷のバラツキが小さいため、良好な素子特性を維持することができる。したがって、このメモリ膜構造を用いることによって、記憶保持時間が長く、低電圧動作で、微細化が容易なメモリ素子が提供される。
【００２２】
また、第２の発明のメモリ素子は、電界効果型トランジスタのゲート電極と半導体基板の間に、上記メモリ膜構造が形成されていることを特徴としている。
【００２３】
上記メモリ素子では、上記メモリ膜構造を使用しているため、従来技術のフラッシュメモリよりも低電圧で書き込み及び消去が可能で、しかも素子の微細化が可能な電界効果トランジスタ型メモリ素子を実現できる。
【００２４】
また、第３の発明のメモリ素子の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜上に第１の導電体膜を形成する工程と、上記第１の導電体膜上に第２の絶縁膜を形成する工程と、上記第２の絶縁膜上に導電性の微粒子を含む第３の絶縁膜を形成する工程と、上記第３の絶縁膜上に第２の導電体膜（または面状に広がる導電体群）を形成する工程と、上記第２の導電体膜（または面状に広がる導電体群）上に第４の絶縁体を形成する工程と、上記第４の絶縁膜上に第３の導電体膜を形成する工程とを含むことを特徴としている。
【００２５】
上記メモリ素子の製造方法によれば、上記半導体基板上に上記第１の絶縁膜を介して上記第１の導電体が形成され、上記第１の導電体上に上記第２の絶縁膜を介して導電性の微粒子を含む第３の絶縁膜が形成され、上記第３の絶縁膜上に第２の導電体膜（または面状に広がる導電体群）と第４の絶縁膜が順次形成され、上記第４の絶縁膜上に第３の導電体が形成される。それゆえ、上記半導体基板と上記第３の導電体が電極となり、上記第１の導電体と導電性の微粒子を含む第３の絶縁膜と第２の導電体膜（または面状に広がる導電体群）とが電荷蓄積部となってメモリ膜構造を構成する所望の構造のメモリ素子を形成することができる。
【００２６】
また、第４の発明の半導体集積回路は、上記メモリ素子からなるメモリ回路と、ロジック回路とを混載したことを特徴としている。
【００２７】
上記半導体集積回路によれば、上記メモリ素子からなるメモリ回路は、低電圧動作可能であるので、ロジック回路と電源を共通化することが可能で、従来のように昇圧回路が不要でメモリ回路が占める面積を小さくできる。
【００２８】
また、第５の発明の携帯電子機器は、上記半導体集積回路を具備したことを特徴としている。
【００２９】
上記携帯電子機器によれば、ＬＳＩ部を高機能化、低消費電力化することができるので、高機能で低消費電力の電子システム、または電池寿命の長い携帯電子機器が提供される。
【００３０】
【発明の実施の形態】
以下、この発明のメモリ膜構造、メモリ素子及びその製造方法、並びに、半導体集積回路及びそれを用いた携帯電子機器を図示の実施の形態により詳細に説明する。
【００３１】
以下のメモリ素子に関する実施の形態では、半導体基板としてシリコン基板を用いた場合を示しているが、半導体であれば特にこれに限定されない。なお、以下の実施の形態では、Ｎチャネル型素子をメモリ素子とした場合について述べているが、Ｐチャネル型素子をメモリ素子として用いてもよい。この場合は、不純物の導電型を全て逆にすれば良い。
【００３２】
（第１実施形態）
本発明の第１実施形態は、低電圧で電荷の保持が可能なメモリ素子及びその製造方法に関する。以下、本発明の第１実施形態を、図１〜図７を用いて説明する。本第１実施形態のメモリ素子は、第１の電極となる半導体基板と、第２の電極となる導電体との間に、絶縁体および導電体から構成された電荷蓄積膜が挟まれた構造を有しており、そのメモリ構造は３種類に分類される。図１〜図３は、上記３種類のメモリ膜構造を有するメモリ素子の構成をそれぞれ説明する図である。また、図４及び図５は、メモリ素子のＣ−Ｖ測定結果である。さらに、図６及び図７は、第１のメモリ膜構造を有するメモリ素子の製造方法を説明する図である。
【００３３】
まず、図１により第１のメモリ膜構造を有するメモリ素子の構成を説明する。図１（ａ）は、第１のメモリ膜構造を有するメモリ素子の断面図であり、図１（ｂ）は、図１（ａ）の一部を拡大して導電体や絶縁膜の寸法を説明するものである。
【００３４】
図１（ａ）に示すように、第１の電極となるシリコン基板１１０と第２の電極となる多結晶シリコン膜１９０の間にメモリ膜構造が形成されている。なお、本実施の形態では、半導体基板の一例としてシリコン基板を用いているが、半導体であればこの限りではない。また、半導体基板の代わりにＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｏｎ　Ｉｎｓｕｌａｔｏｒ：　シリコン・オン・インシュレータ）基板を用いてもよい。
【００３５】
上記シリコン基板１１０上には、第１の絶縁膜の一例としてのシリコン酸化膜１２０を介して第１の導電体膜の一例としての多結晶シリコン膜１３０が形成されている。上記多結晶シリコン膜１３０と多結晶シリコン膜１７０との間には、第２，第３の絶縁膜の一例としてのシリコン酸化膜１４０があり、このシリコン酸化膜１４０中には、導電性の微粒子の一例としてのシリコン微粒子が形成されている。このシリコン微粒子は、多結晶シリコン膜１３０の近くに存在する第１の微粒子の一例としての第１のシリコン微粒子１５０と、第１のシリコン微粒子１５０の上方に隣接し、多結晶シリコン膜１７０の近くに存在する第２の微粒子の一例としての第２のシリコン微粒子１６０とに大別される。更にシリコン微粒子（１５０，１６０）を含むシリコン酸化膜１４０上には、第２の導電体膜の一例としての多結晶シリコン膜１７０が形成され、多結晶シリコン膜１７０上には、第４の絶縁膜の一例としてのシリコン酸化膜１８０が形成されている。そして、上記シリコン酸化膜１８０上に第２の電極である多結晶シリコン膜１９０が形成されている。なお、各多結晶シリコン膜（１３０，１７０）の表面には自然酸化膜が形成されていても良いが、図１では省略している。
【００３６】
また、多結晶シリコン膜１３０、第１のシリコン微粒子１５０及び第２のシリコン微粒子１６０、多結晶シリコン膜１７０、第２の電極である多結晶シリコン膜１９０の材質はこれに限らず、ゲルマニウム、ガリウム砒素などの半導体や、アルミニウム、銅、銀、金などの金属でもよく、導電性の物質であれば良い。また、シリコン酸化膜１２０，１４０，１８０の材質はこれに限らず、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層膜、金属酸化膜など、電気絶縁性の物質であれば良い。
【００３７】
上記シリコン基板１１０と多結晶シリコン膜１３０とに挟まれたシリコン酸化膜１２０の厚さは、例えば１ｎｍ〜６ｎｍとすることが好ましく、多結晶シリコン膜１３０の厚さは、例えば０．５ｎｍ〜１０ｎｍとすることが好ましく、第１のシリコン微粒子１５０及び第２のシリコン微粒子１６０の直径は、量子サイズ効果を発現する例えば２ｎｍ〜１０ｎｍとすることが好ましいが、多結晶シリコン膜１７０の厚さは、例えば０．５ｎｍ〜１０ｎｍとすることが好ましく、多結晶シリコン膜１７０と第２の電極となる多結晶シリコン膜１９０とに挟まれたシリコン酸化膜１８０の厚さは、例えば１ｎｍ〜１０ｎｍとすることが好ましいが、それぞれこの限りではない。
【００３８】
ただし、シリコン基板１１０と多結晶シリコン膜１３０とに挟まれたシリコン酸化膜１２０の厚さは、あまりに薄いとトンネル効果により電荷の保持時間が短くなり、余りに厚いと短チャネル効果の増大により素子の微細化が阻害されるので、２ｎｍ〜５ｎｍであることが最も好ましい。同様の理由でシリコン酸化膜１８０の厚さは２ｎｍ〜８ｎｍであることが最も好ましい。
【００３９】
更にまた、第１のシリコン微粒子１５０及び第２のシリコン微粒子１６０の直径は、あまり小さいと量子サイズ効果が大きくなって、電荷の移動に大きな電圧が必要となり、あまりに大きいと、素子が微細化したときに素子毎の微粒子数のばらつきが大きくなり、素子特性がばらつく可能性があり、また短チャネル効果が増して素子の微細化が困難となるので３〜７ｎｍとするのがより望ましい。
【００４０】
シリコン微粒子を含むシリコン酸化膜１４０の平均厚さＷは、
Ｗ　≦　２Ｄ２＋Ｔ１　………　（１）
の条件を満たすのが望ましい。ここで、図１（ｂ）に示すとおり、Ｄ２はシリコン微粒子の平均直径（または平均高さ）、Ｔ１は第１のシリコン微粒子１５０と多結晶シリコン膜１３０との距離すなわちそれぞれを隔てるシリコン酸化膜の厚さである。例として、Ｄ２が５ｎｍ、Ｔ１が２ｎｍのとき、（１）式によると平均厚さＷは１２ｎｍ以下となる。（１）式は、第２のシリコン微粒子の多くが第１のシリコン微粒子の直上には存在せず、斜め上方もしくは近接せず十分に離れた位置に存在するときに満たされる。上記（１）式を満たすことにより、メモリ膜構造の実効的な厚さを薄くすることができ、メモリ膜構造の静電容量を増加することが可能になる。さらに、このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、実効的なゲート絶縁膜厚が薄くできることにより、短チャネル効果が抑制されるので、メモリ素子の微細化が可能となる。
【００４１】
ここで、シリコン微粒子の平均直径Ｄ２は、高解像の透過型電子顕微鏡（ＴＥＭ；Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）解析により、断面を観察することにより算出した。また、シリコン微粒子を含むシリコン酸化膜１４０の厚さも、断面をＴＥＭ解析することにより、その平均値Ｗを算出した。本実施の形態で形成したメモリ膜構造は、上記断面ＴＥＭ解析を行ったところ、シリコン微粒子の高さの平均（平均直径Ｄ２に相当）は５ｎｍ、第１のシリコン微粒子１５０と多結晶シリコン膜１３０との距離すなわちそれぞれを隔てるシリコン酸化膜の厚さＴ１は２ｎｍであり、シリコン微粒子を含むシリコン酸化膜１４０の平均厚さＷは８ｎｍであり、（１）式を満たしていた。
【００４２】
また、多結晶シリコン膜１７０上のシリコン酸化膜１８０の平均厚さＴ４と、多結晶シリコン膜１７０と第２のシリコン微粒子１６０とを隔てるシリコン酸化膜の平均厚さＴ３は、
Ｔ４　≧　Ｔ３　………　（２）
の条件を満たすのが望ましい。例として、Ｔ４が５ｎｍ、Ｔ３が２ｎｍのとき、（２）式を満足する。（２）式は、シリコン酸化膜１８０が第２のシリコン微粒子を囲む酸化膜より厚いときに満たされる。上記（２）式を満たすことにより、蓄積電荷のリークを抑制しつつ、メモリ膜構造の実効的な厚さを薄くすることができるため、メモリ膜構造の静電容量を増加することが可能になる。すなわち、電荷がトンネル現象でシリコン酸化膜１８０を透過する確率が減少するので、記憶保持時間を増大できると共に、シリコン酸化膜１８０の平均厚さＴ４を電荷が保持できる十分な膜厚に設定した上で、第２のシリコン微粒子１６０と第２の導電体膜１７０との間の絶縁層の厚さＴ３を薄くしているため、メモリ膜構造の厚さを薄くして静電容量を大きくできるのである。さらに、このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、実効的なゲート絶縁膜厚を薄くできることにより、短チャネル効果が抑制されるので、メモリ素子の微細化が可能となる。
【００４３】
また、シリコン微粒子の平均直径（または平均高さ）Ｄ２と多結晶シリコン膜１７０の平均厚さＤ３は、
Ｄ３　≧　Ｄ２　………　（３）
の条件を満たすが望ましい。例として、Ｄ３が７ｎｍ、Ｄ２　が５ｎｍのとき、（３）式を満足する。（３）式は、多結晶シリコン膜１７０が第２のシリコン微粒子１６０の大きさより厚いときに満たされる。上記（３）式を満たすことにより、第２のシリコン微粒子１６０の多くが、多結晶シリコン膜１７０と隣接する関係にある。また、第２のシリコン微粒子１６０の段差部にも、多結晶シリコン膜１７０は断線することなく連続した膜として形成される。したがって、書き込み時、すなわちメモリ膜構造に電荷をチャージしたときに、第２のシリコン微粒子で極端な電荷の分布に不均一性が発生した場合でも、電荷密度が小さな領域に多結晶シリコン膜１７０を介して再分配が行われることにより電荷の分布が均一化されるので、消去時などの電荷の移動の際に必要な電圧のバラツキを小さくできる。また、素子を微細化しても、上記再分布により素子毎の電荷のバラツキが小さくできるため、良好な素子特性を維持することができる。したがって、記憶保持時間が長く、低電圧動作で、微細化が容易なメモリ素子を提供することができる。
【００４４】
次に、図２により第２のメモリ膜構造を有するメモリ素子の構成を説明する。図２（ａ）は、第２のメモリ膜構造を有するメモリ素子の断面図であり、図２（ｂ）は、図２（ａ）の一部を拡大して導電体や絶縁膜の寸法を説明するものである。本第２のメモリ膜構造を有するメモリ素子が図１に示す第１のメモリ膜構造を有するメモリ素子と異なるのは、多結晶シリコン膜１７０を、面状に広がる導電体群の一例としてのシリコン粒子１７１に置き換えていることである。このシリコン粒子１７１の直径は、第１のシリコン微粒子１５０や第２のシリコン微粒子１６０よりも大きく、すなわち、Ｄ３≧Ｄ２を満たすように形成されており、例えば３ｎｍ〜１５ｎｍである。第１のメモリ膜構造を有するメモリ素子と同様の理由で、シリコン粒子１７１があまり小さいと量子サイズ効果が大きくなって、電荷の移動に大きな電圧が必要となる。また、シリコン粒子１７１があまりに大きいと素子が微細化したときに素子毎の微粒子数のばらつきが大きくなり、素子特性がばらつく可能性があることと短チャネル効果が増して素子の微細化が困難となるという理由から、シリコン粒子１７１の直径は、４ｎｍ〜１０ｎｍとするのがより望ましい。
【００４５】
シリコン粒子を含むシリコン酸化膜１４０の平均厚さＷは、
Ｗ≦２Ｄ２＋Ｄ３＋Ｔ１　………　（４）
の条件を満たすのが望ましい。ここで、Ｄ２は第１及び第２のシリコン微粒子１５０，１６０の平均直径、Ｄ３はシリコン粒子１７１の平均直径、Ｔ１は第１のシリコン微粒子１５０と多結晶シリコン膜１３０との距離すなわちそれぞれを隔てるシリコン酸化膜の厚さである。例として、Ｄ２が５ｎｍ、Ｄ３が７ｎｍ、Ｔ１が２ｎｍのとき、（４）式によると平均厚さＷは１９ｎｍ以下となる。（４）式は、第２のシリコン微粒子１６０の多くが第１のシリコン微粒子の斜め上方に位置するときに満たされる。上記（４）式を満たすことにより、メモリ膜構造の実効的な厚さを薄くすることができ、メモリ膜構造の静電容量を増加することが可能になる。
【００４６】
ここで、上記実施の形態で形成したメモリ膜構造の断面をＴＥＭ解析した結果、第１及び第２のシリコン微粒子１５０，１６０の平均直径Ｄ２は５ｎｍ、平均直径Ｄ３は７ｎｍ、第１のシリコン微粒子１５０と多結晶シリコン膜１３０とを隔てるシリコン酸化膜厚Ｔ１は２ｎｍであり、シリコン微粒子を含むシリコン酸化膜１４０の厚さＷは１２ｎｍであり、（４）式を満たしていた。
【００４７】
以上より、本第２のメモリ膜構造を有するメモリ素子は、第１のメモリ膜構造を有するメモリ素子と比して、以下の点でさらに大きな作用がある。
【００４８】
まず、多結晶シリコン膜ではなく、シリコン粒子１７１が形成されているため、第１のメモリ膜構造を有するメモリ素子よりも電荷が蓄積されやすい構造になっている。したがって、しきい値電圧のシフトが大きくなり、メモリ効果の大きな素子を得ることができる。また、第１のメモリ膜構造を有するメモリ素子よりも実効的なメモリ膜構造の膜厚は薄くなるので、静電容量を大きくすることができる。
【００４９】
次に、図３に第３のメモリ膜構造を有するメモリ素子の構成を示す。上記第１のメモリ膜構造を有するメモリ素子と異なるのは、多結晶シリコン膜１７０が連続膜でなく、ところどころ分断されていることであり、第２のメモリ膜構造と異なるのは、シリコン粒子１７１（図２（ａ）に示す）のように必ずしも球形ではなく、面状に広がる導電体群の一例としての多結晶シリコン塊１７３であることである。
【００５０】
なお、第１，第２のシリコン微粒子１５０，１６０の直径、シリコン酸化膜１２０の厚さ、多結晶シリコン塊１７３の高さは、第１，第２のメモリ膜構造で記載したものと同じであるのが最も好ましい。
【００５１】
シリコン酸化膜１４０の平均厚さＷと、第１，第２のシリコン微粒子１５０，１６０の平均直径（または平均高さ）Ｄ２、多結晶シリコン塊１７３の平均高さＤ３、第１のシリコン微粒子１５０と多結晶シリコン膜１３０とを隔てるシリコン酸化膜厚Ｔ１の関係、電極となる多結晶シリコン膜１９０と多結晶シリコン塊１７３との距離すなわちそれぞれを隔てるシリコン酸化膜の平均厚さＴ４と、多結晶シリコン塊１７３と第２のシリコン微粒子１６０との距離すなわちそれぞれを隔てるシリコン酸化膜の平均厚さＴ３の関係、第１および第２のシリコン微粒子１５０，１６０の平均直径または平均高さＤ２と多結晶シリコン塊１７３の平均高さＤ３の関係は、第１，第２のメモリ膜構造で記載したものと同じであるのが最も好ましい。
【００５２】
以上より、本第３のメモリ膜構造を有するメモリ素子は、第１のメモリ膜構造を有するメモリ素子と比して、第２のメモリ膜構造を有するメモリ素子と同様に、連続した多結晶シリコン膜ではなく、所々分断されている多結晶シリコン塊１７３が形成されているため、第１のメモリ膜構造を有するメモリ素子よりも電荷が蓄積されやすい構造になっている。したがって、しきい値電圧のシフトが大きくなりメモリ効果の大きな素子を得ることができる。また、第２のメモリ膜構造を有するメモリ素子と比して、多結晶シリコン塊１７３がシリコン粒子では無いため、書き込み時、すなわちメモリ膜構造に電荷をチャージしたときに、第２のシリコン微粒子１６０で極端な電荷の分布に不均一性が発生した場合でも、多結晶シリコン塊１７３を介して再分配が行われて電荷の分布が均一化されるので、消去時などの電荷の移動の際に必要な電圧のバラツキを小さくできる。
【００５３】
次に、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの酸化物（Ｏｘｉｄｅ）部をメモリ膜構造に置き換えることによりメモリ素子を作製して、本実施の形態のメモリ特性を評価した。その結果、第１から第３のメモリ膜構造を有するメモリ素子は、いずれもヒステリシス特性を示し、メモリ素子として有効であることがわかった。ここでは、その１例として、第１のメモリ膜構造を有するメモリ素子を用いて作成したＭＯＳトランジスタのゲート絶縁膜のＣ−Ｖ特性、すなわち、ゲート電圧（Ｖｇ）とゲート絶縁膜（ここではメモリ膜構造）の容量との関係を図４に示す。図中の矢印で示したように、ゲート電極（多結晶シリコン膜１９０に対応）の電圧を、
−３Ｖ　→　＋３Ｖ　→　−３Ｖ
とスリープさせると、しきい値電圧の差（ΔＶｔｈ）、すなわちヒステリシス特性が観測され、その値は０．２５Ｖ程度であった。第２および第３のメモリ膜構造を有するメモリ素子を用いて作成した電界効果トランジスタの電気測定においても、しきい値電圧の差に多少の違いはあるものの、同様のヒステリシス特性が現れた。また、ゲート電極の電圧を、
−１Ｖ　→　＋１Ｖ　→　−１Ｖ
というようにスリープさせても、しきい値電圧は変化しなかった。すなわち、メモリ膜構造に±３Ｖの電圧を与えるとメモリ素子の記憶情報が書き換えられるが、±１Ｖでは書き換えが行われないこととなり、本実施の形態のメモリ素子はメモリ素子として正常に機能していることがわかる。なお、書き込み・消去が行なわれる電圧は上部シリコン酸化膜の厚さにより変化した。シリコン酸化膜１８０を１〜３ｎｍに薄くしたときは、メモリ膜構造に±１．５Ｖの電圧が印加されるとメモリ膜構造の記憶情報が書き換えられるが、±０．５Ｖでは書き換えが行われるという、より低電圧化が可能であることがわかった。
【００５４】
ここで、多結晶シリコン膜１７０とシリコン酸化膜１８０の存在価値を説明する。図示はしていないが、多結晶シリコン膜１７０とシリコン酸化膜１８０が欠落した構造のメモリ膜構造を用いて作成した電界効果トランジスタのＣ−Ｖ特性を評価した。その結果を図５に示す。この構造のメモリ膜構造もヒステリシス特性は示すが、しきい値電圧の差は０．１５Ｖ程度と小さい。すなわち、多結晶シリコン膜１７０とシリコン酸化膜１８０の存在がヒステリシスの増大に大きく寄与していることがわかる。
【００５５】
次に、本第１実施形態のメモリ素子の作成手順を図６（ａ）〜（ｄ）および図７（ａ）〜（ｄ）を用いて説明する。ここでは、例として第１のメモリ膜構造を有するメモリ素子を作成する場合を説明するが、第２および第３のメモリ膜構造を有するメモリ素子を作成する手順も多結晶シリコン膜１７０を形成する条件が異なるのみで、その他は同様に形成することができる。
【００５６】
まず、図６（ａ）に示すように、シリコン基板１１０上に、９００℃のＮ２Ｏ雰囲気中で、２ｎｍのシリコン酸化膜１２０を形成した。ここで、このシリコン酸化膜１２０の形成方法は、本実施の形態の方法に限るものではなく、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはＣＶＤ法などを用いても形成できる。なお、本実施の形態では、ゲート酸化膜として電界効果トランジスタを形成する場合は、界面準位を少なく形成できる方法が好ましいため、熱酸化法を用いた。次に、減圧化学的気相成長法（ＬＰＣＶＤ法）により、ＳｉＨ４雰囲気中で成長温度は６２０℃、圧力は３０Ｐａ、成長時間は１分の条件で、５ｎｍの多結晶シリコン膜１３０を形成した。このとき、多結晶シリコン膜１３０は連続した膜として形成された。ここで、多結晶シリコン膜１３０は、非結晶シリコン膜を堆積した後、６００℃以上の成長温度でアニールすることにより形成しても良く、非結晶シリコン膜は、ＬＰＣＶＤ法により、ＳｉＨ４又はＳｉ２Ｈ６雰囲気中で成長温度は４５０℃〜５５０℃で形成できる。
【００５７】
次に、図６（ｂ）に示すように、９００℃のＮ２Ｏ雰囲気中で、多結晶シリコン膜１３０の表面を２ｎｍ程熱酸化してシリコン酸化膜１３５を形成した。ここで、このシリコン酸化膜１３５の形成方法は、本実施の形態の方法に限るものではなく、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはＣＶＤ法などを用いても形成できる。次に、多結晶シリコン膜１３０を形成したときと同じ条件で、第１のシリコン微粒子１５０を形成した。このとき、シリコンは多結晶シリコン膜１３０を形成したときとは異なり、連続した膜状には成長せず、ドット状に形成される。すなわち、シリコン単結晶基板を熱酸化して形成したシリコン酸化膜１２０上には多結晶シリコン膜が連続膜状に成長するが、多結晶シリコン膜１３０を熱酸化することにより形成したシリコン酸化膜１３５上ではシリコンがドット状に形成された。これは、シリコン酸化膜１３５上に生成されるシリコンの結晶核密度が、シリコン酸化膜１２０上のそれより小さいためである。かくして、この物理現象を利用することにより、第１のシリコン微粒子１５０が形成された。ここで、第１のシリコン微粒子１５０は量産ラインにおいても使用されている一般的な方法により形成されているため、その形成位置もランダムに分布している。
【００５８】
次に、図６（ｃ）に示すように、９００℃のＮ２Ｏ雰囲気中で酸化して、第１のシリコン微粒子１５０の表面にシリコン酸化膜１５５を形成した。このシリコン酸化膜１５５も、シリコン酸化膜１２０を形成したときと同様に、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはＣＶＤ法などを用いても形成できる。また、このときの第１のシリコン微粒子１５０の直径は約５ｎｍであった。
【００５９】
次に、図６（ｄ）に示すように、多結晶シリコン膜１３０を形成したときと同じ条件で、第２のシリコン微粒子１６０を形成した。このときも、第１のシリコン微粒子１５０を形成したときと同じ理由により、連続した膜状には成長せず、ドット状に形成される。この第２のシリコン微粒子１６０は、ほとんどが第１のシリコン微粒子１５０に隣接して形成される。すなわち、第２のシリコン微粒子１６０は、第１のシリコン微粒子１５０の斜め上方にランダムに形成される。
【００６０】
次に、図７（ａ）に示すように、９００℃のＮ２Ｏ雰囲気中で酸化して、第２のシリコン微粒子１６０の表面及びシリコン酸化膜１３５がさらに成長することにより、シリコン酸化膜１４０を形成した。このシリコン酸化膜１４０も、シリコン酸化膜１２０を形成したときと同様に、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはＣＶＤ法などを用いても形成できる。このとき、第２のシリコン微粒子１６０の直径は約５ｎｍであった。
【００６１】
次に、図７（ｂ）に示すように、多結晶シリコン膜１３０を形成したときと同様な条件を用いて、成長時間を２分に設定して約１０ｎｍの多結晶シリコン膜１７０を形成した。
【００６２】
次に、図７（ｃ）に示すように、９００℃のＮ２ＯとＨＣｌ雰囲気中で酸化したところ、多結晶シリコン膜１７０の表面が酸化され、約５ｎｍのシリコン酸化膜１８０を形成した。このシリコン酸化膜１８０も、シリコン酸化膜１２０を形成したときと同様に、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはＣＶＤ法などを用いても形成できる。
【００６３】
次に、図７（ｄ）に示すように、ＬＰＣＶＤ法により第２の電極となる多結晶シリコン膜１９０を約１５０ｎｍ程度形成した後、周知の工程により多結晶シリコン膜１９０に不純物をドープして電極となし、メモリ素子が完成した。
【００６４】
本実施の形態のメモリ素子の形成手順によれば、一般的に量産ラインにおいても用いられている熱酸化工程とＬＰＣＶＤ工程を繰り返すだけで、シリコン微粒子の数密度が３×１０１１／ｃｍ２程度の第１のシリコン微粒子及び第２のシリコン微粒子を形成することができる。したがって、シリコン微粒子の形成位置を制御するような特殊なプロセス設備は不要なので、図４に示したメモリ効果を有するメモリ素子が低コストで形成できる。
【００６５】
また、多結晶シリコン膜１７０の形成条件を変えると、第２のメモリ膜構造を有するメモリ素子を構成している第３のシリコン粒子１７１及び第３のメモリ膜構造を有するメモリ素子を構成する多結晶シリコン塊１７３が形成される。以下はその方法を説明する。まず、第２のメモリ膜構造を構成している第３のシリコン粒子１７１は、ＬＰＣＶＤ法により、ＳｉＨ４雰囲気中で成長温度は５７０℃〜５９０℃、圧力は３０Ｐａ、成長時間は３〜５分の条件で形成される。第３のメモリ膜構造を有するメモリ素子を構成する多結晶シリコン塊１７３は、ＬＰＣＶＤ法により、ＳｉＨ４雰囲気中で成長温度は６２０℃、圧力は６０〜１００Ｐａ、成長時間は１分の条件で形成される。
【００６６】
多結晶シリコン膜１３０、第１のシリコン微粒子１５０及び第２のシリコン微粒子１６０、多結晶シリコン膜１７０、第２の電極となる多結晶シリコン膜１９０の材質はこれに限らず、ゲルマニウム、ガリウム砒素などの半導体や、アルミニウム、銅、銀、金などの金属でもよく、導電性の物質であれば良い。また、シリコン酸化膜１２０，１４０（１３５，１５５を含む），１８０の材質はこれに限らず、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層膜、金属酸化膜など、電気絶縁性の物質であれば良い。
【００６７】
また、本実施の形態のメモリ素子の形成手順では、第１のシリコン微粒子１５０及び第２のシリコン微粒子１６０を形成するために、酸化工程と多結晶シリコン堆積工程をそれぞれ２回ずつ繰り返している。この一連の工程を全く行なわず、すなわち、図示はしていないが、第１のシリコン微粒子１５０及び第２のシリコン微粒子１６０が存在しない構成にした場合、ヒステリシスはほとんど観察されなかった。一方、一連の工程（酸化工程と多結晶シリコン膜堆積工程）を１回のみ行なったメモリ膜構造では小さなヒステリシスが観察された。しがしながら、データ保持時間が数１０秒以下と非常に短かった。一連の工程（酸化工程と多結晶シリコン膜堆積工程）を３回以上行なった場合でも、本実施の形態と同じ２回行った場合とほぼ同等のヒステリシスが現れた。
【００６８】
以上のことから、酸化工程と多結晶シリコン膜堆積工程は少なくとも２回以上行う必要が好ましいことがわかった。なお、５回以上行うとメモリ膜構造の実効的な膜厚がさらに厚くなり静電容量が減少する。このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、メモリ膜構造の実効的な膜厚が厚いと短チャネル効果の抑制が難しくなり、メモリ素子の微細化が難しくなる。したがって、酸化工程と多結晶シリコン膜堆積工程は、２回から４回が好ましい。
【００６９】
また、本実施の形態のメモリ素子によれば、低電圧での書き込みおよび消去が可能であり、このメモリ素子を電界効果トランジスタに適応させた場合、従来技術のフラッシュメモリに比べて著しく低電圧動作が可能なメモリ素子とすることができる。また、低電圧動作が可能なため、従来技術のフラッシュメモリで問題となっていた、高エネルギーの電荷注入によるメモリ膜構造の劣化を抑制し、メモリ素子の信頼性を向上することができる。
【００７０】
また、第１のシリコン微粒子１５０と第２のシリコン微粒子１６０をランダムに配置しているため、メモリ特性が再現性よく現れる上に、シリコン酸化膜１４０に含まれる第１，第２のシリコン微粒子１５０，１６０の位置を制御するための特殊なプロセス装置を用いる必要が無いため、従来のプロセス装置を用いて低コストでメモリ素子を製造することができる。
【００７１】
（第２実施形態）
本発明の第２実施形態のメモリ素子を図８を用いて説明する。本実施の形態のメモリ素子は、第１実施形態のメモリ膜構造を電界効果トランジスタのゲート絶縁膜に使用したものである。
【００７２】
図８は、本実施の形態であるメモリ素子の断面図である。シリコン基板１１０上に、第１実施形態で示した第１のメモリ膜構造を介してゲート電極となる多結晶シリコン膜１９０が形成されている。このメモリ膜構造は、第２または第３のメモリ膜構造を有するものであってもよい。さらに、シリコン基板１１０にソース領域２０１とドレイン領域２０２が形成されている。
【００７３】
なお、本実施の形態では、シリコン基板１１０の導電型がＰ型であり、ゲート電極、ソース領域及びドレイン領域の導電型がＮ型であるＮチャネル型の電界効果トランジスタとなっている。しかし、これに限らず、Ｐチャネル型の電界効果トランジスタ（Ｎ型のシリコン基板と、Ｐ型のソース領域及びドレイン領域を持つ）であっても良いし、ゲート電極は多結晶シリコン膜に限らず、金属であっても良い。
【００７４】
本実施の形態のメモリ素子は、上記第１実施形態の第１のメモリ膜構造を用いているので、大きなヒステリシス特性を持つ（図４参照）。
【００７５】
更に、本実施の形態のメモリ素子は、第１実施形態の第１のメモリ膜構造を用いているので、低電圧での書き込み及び消去及び非破壊読み出しが可能である。具体的には、例えば、±３Ｖでの書き込み・消去がおよび１Ｖでの非破壊読み出しが可能である。したがって、低電圧動作が可能で、低消費電力化が可能となり、素子の信頼性が向上する。
【００７６】
本実施の形態のメモリ素子を製造する手順は、電界効果トランジスタを作成する公知の手順とほぼ同じである。公知の手順と異なるのは、メモリ膜の形成においてのみであり、メモリ膜構造を形成する手順は第１実施形態に記載した通りである。すなわち、メモリ膜構造の形成において必要なのは、酸化工程とＬＰＣＶＤ工程のみである。したがって、簡単な工程で電気特性が安定したメモリ素子を形成することが可能である。
【００７７】
（第３実施形態）
本発明の第３実施形態のメモリ素子を図９を用いて説明する。本実施の形態のメモリ素子は、上記第２実施形態のメモリ素子を、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｏｎ　Ｉｎｓｕｌａｔｏｒ：　シリコン・オン・インシュレータ）基板上に形成したものである。図９は、本実施の形態の半導体装置におけるメモリ素子の断面図である。１１０はシリコン基板、２１０はボディ（シリコン）、２５０は埋め込み酸化膜である。また、図９に示すメモリ素子は、上記第１実施形態の第１のメモリ膜構造を有するメモリ素子を用いているが、上記第１実施形態の第２または第３のメモリ膜構造を有するメモリ素子を用いても良い。なお、図９では、完全空乏型の場合を示しているが、部分空乏型にしてもよい。
【００７８】
本実施の形態のメモリ素子を製造する手順は、ＳＯＩ基板上に電界効果トランジスタを作成する公知の手順とほぼ同じである。公知の手順と異なるのは、メモリ膜構造の形成においてのみであり、メモリ膜構造を形成する手順は、上記第１実施形態に記載した通りである。
【００７９】
本実施の形態の半導体装置においては、上記第２実施形態のメモリ素子で得られる効果に加えて以下の効果が得られる。本実施の形態のメモリ素子においては、ソース領域２０１及びドレイン領域２０２と、ボディ２１０との接合容量を非常に小さくすることができる。さらにまた、ＳＯＩ基板を用いると、ソース領域２０１及びドレイン領域２０２の深さを浅くするのが容易であり、短チャネル効果を抑制し、素子を更に微細化することができる。
【００８０】
（第４実施形態）
また、本第４実施形態の半導体集積回路は、上記第２実施形態及び第３実施形態のメモリ素子を論理回路やその他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）と混載したものである。本第４実施形態の半導体集積回路を図１０（ａ）及び図１０（ｂ）を用いて説明する。図１０（ａ）は本第４実施形態の半導体集積回路、図１０（ｂ）は従来の半導体集積回路をそれぞれ示している。本第４実施形態の半導体集積回路は、メモリセル占有領域３００、メモリセルの周辺回路領域３１０、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）３２０から構成されている。従来の半導体集積回路は、メモリセル占有領域４００、メモリセルの周辺回路領域４１０、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）４２０から構成されている。
【００８１】
上記半導体集積回路は、低電圧にて動作可能なので周辺回路と同一の電源電圧で動作可能である。したがって、図１０（ｂ）で示したような従来のフラッシュメモリのように大規模な周辺回路（昇圧回路およびその制御回路）が不要なため、図１０（ａ）に示すように、周辺回路部の占有面積を縮小できる。また、更にメモリ素子単体としても従来のフラッシュメモリに比べ絶縁膜を薄膜化できるため微細化が可能となるため、図１０（ａ）に示すように、メモリセル占有領域３００の占有面積を小さくすることができる。したがって、本発明のメモリ素子を用いた半導体集積回路は、微細化に適しているため、半導体集積回路の集積度を向上させることができると共に、その他の機能素子や回路を搭載できる割合を増して、機能の向上を図ることができる。
【００８２】
（第５実施形態）
上記第４実施形態の半導体集積回路を、電池駆動の携帯電子機器（特に携帯情報端末）に用いることができる。この携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。図１０（ｃ）は、携帯電子機器の一例としての携帯電話のブロック図を示している。制御回路９１１には、本発明の半導体装置が組み込まれている。なお、制御回路９１１は、本発明の半導体装置からなる論理回路と、メモリとを混載したＬＳＩから成っていてもよい。また、９１２は電池、９１３はＲＦ回路部、９１４は表示部、９１５はアンテナ部、９１６は信号線、９１７は電源線である。本発明の半導体集積回路を携帯電子機器に用いることにより、携帯電子機器の機能と動作速度を保ったままＬＳＩ部の消費電力を大幅に下げることが可能になる。これにより、電池寿命を大幅にのばすことが可能になる。
【００８３】
上記第１〜第５実施の形態では、第２の導電体膜の一例としての多結晶シリコン膜１７０（または面状に広がる導電体群）と第４の絶縁膜の一例としてのシリコン酸化膜１８０からなる層を１つ積層したメモリ膜構造を有するメモリ素子について説明したが、第２の導電体膜（または面状に広がる導電体群）と第４の絶縁膜からなる層を複数積層してもよい。そうすることにより、安定して大きなヒステリシス特性が得られ良好なメモリ特性を有するメモリ素子を実現できる。
【００８４】
また、上記第１〜第５実施の形態では、第３の絶縁膜の一例としてのシリコン酸化膜１４０に含まれる導電性の微粒子は、第１の導電体膜の一例としての多結晶シリコン膜１３０に近接する第１の微粒子の一例としての第１のシリコン微粒子１５０と、その第１のシリコン微粒子１５０の斜め上方に隣接する第２のシリコン微粒子１６０から構成されていたが、この構成に限定されるものではない。
【００８５】
【発明の効果】
以上より明らかなように、第１の発明であるメモリ膜構造は、第１の絶縁膜、第１の導電体膜、第２の絶縁膜、導電性の微粒子を含む第３の絶縁膜、第２の導電体膜（または面状に広がる導電体群）、第４の絶縁膜を順次形成したものであり、下部電極として半導体基板を備え、上部電極としてゲート電極を備えてメモリ素子を構成したとき、従来技術のフラッシュメモリと比して、低電圧で書き込み・消去が行うことができ、メモリ膜構造の劣化を抑制することができる。したがって、低電圧で信頼性の高いメモリ素子が提供できるという効果がある。
【００８６】
また、第２の発明のメモリ素子は、電界効果型トランジスタのゲート絶縁膜が、本発明のメモリ膜構造であるため、従来技術のフラッシュメモリ素子よりも低電圧で書き込み及び消去可能で、しかも素子の微細化が可能な電界効果トランジスタ型メモリ素子を実現できるという効果がある。
【００８７】
また、第３の発明のメモリ素子の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜上に第１の導電体膜を形成する工程と、上記第１の導電体膜上に第２の絶縁膜を形成する工程と、上記第２の絶縁膜上に導電体の微粒子を含む第３の絶縁膜を形成する工程と、上記第３の絶縁膜上に第２の導電体膜（または面状に広がる導電体群）を形成する工程と、上記第２の導電体膜（または面状に広がる導電体群）上に第４の絶縁体を形成する工程と、上記第４の絶縁膜上に第３の導電体膜を形成する工程とを含むものである。
【００８８】
上記メモリ素子の製造方法によれば、上記半導体基板上に上記第１の絶縁膜を介して上記第１の導電体膜が形成され、上記第１の導電体膜上に上記第２の絶縁膜を介して導電性の微粒子を含む第３の絶縁膜が形成され、上記第３の絶縁膜上に第２の導電体膜（または面状に広がる導電体群）と第４の絶縁体が順次形成され、上記第４の絶縁膜上に第３の導電体膜が形成される。それゆえ、上記半導体基板と上記第３の導電体膜が電極となり、上記第１の導電体膜と導電性の微粒子を含む第３の絶縁膜と第２の導電体膜（または面状に広がる導電体群）とが電荷蓄積部となってメモリ膜構造を構成する所望の構造のメモリ素子を形成することができる。
【００８９】
また、第４の発明の半導体集積回路は、第２の発明のメモリ素子を使用したメモリ回路と、ロジック回路とを混載しているので、メモリ回路は低電圧動作が可能であるので、ロジック回路と電源を共通化することができ、従来のように昇圧回路が不要でメモリが占める面積を小さくできる。
【００９０】
また、第５の発明の携帯電子機器は、第４の発明の半導体集積回路を具備しているため、ＬＳＩ部を高機能化、低消費電力化することができるので、高機能で電池寿命の長い携帯電子機器が提供される。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１実施形態の第１のメモリ膜構造を有するメモリ膜構造の断面図であり、図１（ｂ）は図１（ａ）の要部の拡大断面図である。
【図２】図２（ａ）は第１実施形態の第２のメモリ膜構造を有するメモリ膜構造の断面図であり、図２（ｂ）は図２（ａ）の要部の拡大断面図である。
【図３】図３は第１実施形態の第３のメモリ膜構造を有するメモリ膜構造の断面図である。
【図４】図４は上記第１のメモリ膜構造を有するメモリ膜構造を用いて作成したメモリ素子の書き込み時及び消去時におけるメモリ膜の容量とゲート電圧との関係を示すグラフである。
【図５】図５は第３の導電体と第４の絶縁膜が欠落したメモリ膜構造を有するメモリ素子の書き込み時及び消去時におけるメモリ膜構造の容量とゲート電圧との関係を示すグラフである。
【図６】図６（ａ）〜（ｄ）は上記第１のメモリ膜構造を有するメモリ膜構造の製造方法を示す図である。
【図７】図７（ａ）〜（ｄ）は、本発明の第１実施形態の第１のメモリ膜構造を有するメモリ膜構造の製造方法を示す図である。
【図８】図８は本発明の第２実施形態のメモリ素子の断面図である。
【図９】図９は本発明の第３実施形態のメモリ素子の断面図である。
【図１０】図１０（ａ）は本発明の第４実施形態の半導体集積回路の平面図であり、図１０（ｂ）は従来の半導体集積回路の平面図である。
【図１１】図１１は、本発明の第５実施形態の携帯電子機器の一例としての携帯電話の構成を示すブロック図である。
【符号の説明】
１１０…シリコン基板、
１２０，１３５，１４０，１５５，１８０…シリコン酸化膜、
１３０，１７０，１９０…多結晶シリコン膜、
１５０，１６０…シリコン微粒子、
１７１…シリコン粒子、
１７３…多結晶シリコン塊、
２０１…ソース領域、
２０２…ドレイン領域、
２１０…ボディ、
２５０…埋め込み酸化膜、
３００，４００…メモリセル占有領域、
３１０，４１０…周辺回路領域、
３２０，４２０…論理回路やその他のメモリ素子、
９１１…制御回路、
９１２…電池、
９１３…ＲＦ回路部、
９１４…表示部、
９１５…アンテナ部、
９１６…信号線、
９１７…電源線。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a memory film structure, a memory element and a method for manufacturing the same, a semiconductor integrated circuit, and a portable electronic device using the same. More specifically, the present invention relates to a memory film structure including conductive fine particles, a memory element having such a memory film structure, and a method for manufacturing the same. Further, the present invention relates to a semiconductor integrated circuit in which a memory circuit and a logic circuit are mounted together, and a portable electronic device using the same.
[0002]
[Prior art]
Conventionally, as a memory element, there is a flash memory using a field-effect transistor provided with a memory film for storing electric charges in a gate insulating film (for example, Patent Document 1). In this flash memory, a conductive film called a floating gate electrode is provided in an insulating film between a control gate electrode of a field effect transistor and a channel region. By injecting or emitting electrons from the channel region of the field effect transistor to the floating gate electrode by FN (Fowler-Nordheim) tunneling, the amount of charge in the floating gate electrode is changed, and the amount of charge is stored as storage information. Hold. For reading stored information, the amount of charge in the floating gate electrode can be detected as a difference in threshold voltage of the field effect transistor.
[0003]
[Patent Document 1]
Japanese Patent Publication No. 6-44611
[0004]
[Problems to be solved by the invention]
However, the flash memory has a problem that the operating voltage is high. As an operation example of the flash memory, for example, -8 V is applied to the selected word line during writing, 6 V is applied to the selected bit line, 10 V is applied to the selected word line during erasing, and -8 V is applied to the selected bit line. Apply. Since the flash memory has such a high operating voltage, the power consumption during writing and erasing is large, which hinders a reduction in power consumption. Further, in the above-mentioned flash memory, a high electric field is applied to the gate insulating film, so that there has been a problem of deterioration of the element.
[0005]
The present invention has been made to solve the above problems, and an object of the present invention is to provide a memory film structure operable at a low voltage, a memory element having such a memory film structure, and a method of manufacturing the same. To provide.
[0006]
Still another object of the present invention is to provide a semiconductor integrated circuit using such a memory element and a portable electronic device using the same.
[0007]
[Means for Solving the Problems]
In this specification, “fine particles” and “particles” mean particles having dimensions on the order of nanometers (nm).
[0008]
In order to solve the above problems, a memory film structure according to a first aspect of the present invention includes a first insulating film, a first conductive film formed on the first insulating film, and a first conductive film. A second insulating film formed on the film, a third insulating film containing conductive fine particles formed on the second insulating film, and a third insulating film formed on the third insulating film. 2 conductor film (or a group of conductors extending in a plane) and a fourth insulating film formed on the second conductor film (or a group of conductors extending in a plane). Features. Note that the conductor group spreading in a plane may be a group in which a plurality of particles made of a conductor are spread in a plane on the third insulating film, or a plurality of non-spherical conductive masses may be formed. The third insulating film may be spread in a plane.
[0009]
According to the memory film structure having the above structure, for example, when the memory element is formed by forming the memory film structure on a semiconductor substrate and forming a conductive electrode on the memory film structure, The element is written / erased at a low voltage (for example, ± 3 V), and a hysteresis characteristic having a difference in threshold voltage at the time of reading is obtained. In addition, for example, at 1 V, the memory is not destroyed, so that nondestructive reading is possible. Therefore, a significantly lower voltage operation is possible as compared with the conventional flash memory. Further, since low-voltage operation is possible, deterioration of the memory film can be suppressed. Therefore, a highly reliable memory element operable at a low voltage can be provided. In the case where a group of conductors spreading in a plane is formed on the third insulating film, a memory film structure having a larger hysteresis characteristic can be obtained.
[0010]
In one embodiment, the conductive fine particles included in the third insulating film include a first fine particle close to the first conductive film and a first fine particle obliquely adjacent to the first fine particle. It is characterized by being composed of two fine particles.
[0011]
According to the above configuration, a large hysteresis characteristic can be obtained stably and a good memory characteristic can be realized. Further, the capacitance can be increased by reducing the thickness of the memory film structure.
[0012]
One embodiment is characterized in that a plurality of layers including the second conductive film (or a group of conductors extending in a planar shape) and the fourth insulating film are stacked.
[0013]
According to the above configuration, since there are two or more layers of the second conductor film (or a group of conductors spread in a plane), a large hysteresis characteristic can be obtained stably, and good memory characteristics can be realized.
[0014]
In one embodiment, the conductive fine particles contained in the third insulating film are randomly arranged.
[0015]
According to the above embodiment, the memory characteristics appear with good reproducibility, and it is not necessary to control the position of the conductive fine particles included in the third insulating film. Therefore, since it is not necessary to use a special process device, a memory film structure can be manufactured at low cost using a conventional process device.
[0016]
In one embodiment, the average diameter of the first fine particles and the second fine particles is D2, the distance between the first conductive film and the first fine particles is T1, the second fine particles are When an average thickness of an insulating film existing between a conductor (or a group of conductors spread in a plane) and the first conductor film is W,
W ≦ 2D2 + T1
Is satisfied.
[0017]
In the above-described embodiment, by satisfying the above condition, most of the second fine particles do not exist directly above the first fine particles but are positioned obliquely upward. Therefore, the thickness of the substantial memory film structure is reduced, so that the capacitance can be increased. Further, when this memory film structure is adapted as a gate insulating film of a field effect transistor, the effective gate insulating film can be made thinner, and the short channel effect is suppressed, so that the memory element can be miniaturized. .
[0018]
In one embodiment, the average value of the thickness of the fourth insulating film is defined as T4, and the distance between the second conductor (or a group of conductors spread in a plane) and the second fine particles is set. When the average thickness of the existing insulating layer is T3,
T4 ≧ T3
Is satisfied.
[0019]
In the above embodiment, for example, when the memory element is formed by forming the memory film structure on a semiconductor substrate and forming a conductive electrode on the memory film structure, the fourth insulating film Is thicker than the third insulating film, and the probability that the electric charge passes through the insulating film to the upper conductive electrode due to the tunnel phenomenon is reduced, so that the memory retention time can be increased. In addition, the thickness of the fourth insulating film is set to a thickness sufficient to hold electric charges, and then the thickness of the fourth conductive film between the second conductive film (or the conductive group extending in a planar shape) and the second fine particles is reduced. Since the thickness of the insulating layer is reduced, the total thickness of the memory film structure can be reduced and the capacitance can be increased. Further, when this memory film structure is adapted as a gate insulating film of a field effect transistor, the effective gate insulating film can be made thinner, and the short channel effect is suppressed, so that the memory element can be miniaturized. .
[0020]
Further, in one embodiment, when the average diameter of the conductive fine particles is D2 and the average thickness of the second conductive film (or the average diameter of the group of conductors spread in a plane) is D3,
It is characterized by satisfying D3 ≧ D2.
[0021]
In the above embodiment, most of the conductive fine particles are adjacent to the common second conductive film (or a group of conductive materials spread in a plane). Therefore, at the time of writing, that is, when charge is charged to the memory film structure, even if extreme non-uniformity occurs in the distribution of charges between the conductive fine particles, the second conductive film (or spreads in a plane). Since the redistribution is performed via the conductor group) and the distribution of the charges is made uniform, it is possible to reduce the variation in the voltage required when the charges move during erasing or the like. Further, even if the element is miniaturized, the variation in electric charge among the elements is small, so that good element characteristics can be maintained. Therefore, by using this memory film structure, a memory element with a long storage retention time, low voltage operation, and easy miniaturization is provided.
[0022]
A memory device according to a second aspect of the present invention is characterized in that the memory film structure is formed between a gate electrode of a field effect transistor and a semiconductor substrate.
[0023]
Since the memory element uses the memory film structure, it is possible to realize a field effect transistor type memory element which can perform writing and erasing at a lower voltage than conventional flash memories and can further reduce the size of the element. .
[0024]
The method of manufacturing a memory element according to the third invention includes a step of forming a first insulating film on the semiconductor substrate; a step of forming a first conductor film on the first insulating film; A step of forming a second insulating film on the first conductive film, a step of forming a third insulating film containing conductive fine particles on the second insulating film, and a step of forming the third insulating film A step of forming a second conductor film (or a group of conductors extending in a planar shape) thereon, and a step of forming a fourth insulator on the second conductor film (or a group of conductors extending in a planar shape) And a step of forming a third conductor film on the fourth insulating film.
[0025]
According to the method of manufacturing a memory element, the first conductor is formed on the semiconductor substrate via the first insulating film, and the first conductor is formed on the first conductor via the second insulating film. A third insulating film containing conductive fine particles is formed, and a second conductive film (or a conductive group extending in a plane) and a fourth insulating film are sequentially formed on the third insulating film. A third conductor is formed on the fourth insulating film. Therefore, the semiconductor substrate and the third conductor serve as electrodes, and the first conductor and the third insulating film containing the conductive fine particles and the second conductor film (or the conductor spreading in a planar shape) ) Can be used as a charge storage portion to form a memory element having a desired structure constituting a memory film structure.
[0026]
Further, a semiconductor integrated circuit according to a fourth aspect of the present invention is characterized in that a memory circuit including the above memory element and a logic circuit are mixedly mounted.
[0027]
According to the semiconductor integrated circuit, a memory circuit including the memory element can operate at a low voltage, so that a logic circuit and a power supply can be shared. The area occupied can be reduced.
[0028]
According to a fifth aspect of the invention, there is provided a portable electronic device including the above semiconductor integrated circuit.
[0029]
According to the above-mentioned portable electronic device, since the LSI section can have high functionality and low power consumption, an electronic system with high function and low power consumption or a portable electronic device with a long battery life can be provided.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a memory film structure, a memory element and a method of manufacturing the same, a semiconductor integrated circuit and a portable electronic device using the same according to the present invention will be described in detail with reference to the illustrated embodiments.
[0031]
In the following embodiments relating to a memory element, a case where a silicon substrate is used as a semiconductor substrate is shown, but the present invention is not particularly limited to this as long as it is a semiconductor. Note that, in the following embodiments, a case where an N-channel element is used as a memory element is described, but a P-channel element may be used as a memory element. In this case, the conductivity types of the impurities may be all reversed.
[0032]
(1st Embodiment)
1st Embodiment of this invention is related with the memory element which can hold | maintain electric charge at low voltage, and its manufacturing method. Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. The memory element according to the first embodiment has a structure in which a charge storage film including an insulator and a conductor is sandwiched between a semiconductor substrate serving as a first electrode and a conductor serving as a second electrode. And its memory structure is classified into three types. FIGS. 1 to 3 are diagrams for explaining the configurations of the memory elements having the above three types of memory film structures. 4 and 5 show the CV measurement results of the memory element. 6 and 7 are views for explaining a method for manufacturing a memory element having the first memory film structure.
[0033]
First, the configuration of a memory element having the first memory film structure will be described with reference to FIG. FIG. 1A is a cross-sectional view of a memory element having a first memory film structure. FIG. 1B is an enlarged view of a part of FIG. It is for explanation.
[0034]
As shown in FIG. 1A, a memory film structure is formed between a silicon substrate 110 serving as a first electrode and a polycrystalline silicon film 190 serving as a second electrode. Note that in this embodiment, a silicon substrate is used as an example of a semiconductor substrate; however, the present invention is not limited to a semiconductor substrate. In addition, an SOI (Semiconductor on Insulator) substrate may be used instead of the semiconductor substrate.
[0035]
On the silicon substrate 110, a polycrystalline silicon film 130 as an example of a first conductor film is formed via a silicon oxide film 120 as an example of a first insulating film. Between the polycrystalline silicon film 130 and the polycrystalline silicon film 170, there is a silicon oxide film 140 as an example of the second and third insulating films. In the silicon oxide film 140, conductive fine particles are provided. Silicon fine particles as an example are formed. The silicon fine particles are a first silicon fine particle 150 as an example of the first fine particles existing near the polycrystalline silicon film 130, and adjacent to the upper side of the first silicon fine particle 150 and close to the polycrystalline silicon film 170. And the second silicon fine particles 160 as an example of the second fine particles existing in the semiconductor device. Further, a polycrystalline silicon film 170 as an example of a second conductive film is formed on silicon oxide film 140 containing silicon fine particles (150, 160), and a fourth insulating film is formed on polycrystalline silicon film 170. A silicon oxide film 180 is formed as an example of the film. Then, a polycrystalline silicon film 190 as a second electrode is formed on the silicon oxide film 180. Although a natural oxide film may be formed on the surface of each polycrystalline silicon film (130, 170), it is omitted in FIG.
[0036]
Further, the materials of the polycrystalline silicon film 130, the first silicon fine particles 150 and the second silicon fine particles 160, the polycrystalline silicon film 170, and the polycrystalline silicon film 190 as the second electrode are not limited to those described above. Semiconductors such as arsenic and metals such as aluminum, copper, silver, and gold may be used as long as they are conductive substances. The material of the silicon oxide films 120, 140, and 180 is not limited to this, and may be an electrically insulating material such as a silicon nitride film, a stacked film of a silicon oxide film and a silicon nitride film, and a metal oxide film.
[0037]
The thickness of the silicon oxide film 120 sandwiched between the silicon substrate 110 and the polycrystalline silicon film 130 is preferably, for example, 1 nm to 6 nm, and the thickness of the polycrystalline silicon film 130 is, for example, 0.5 nm to 10 nm. It is preferable that the diameters of the first silicon fine particles 150 and the second silicon fine particles 160 are, for example, 2 nm to 10 nm that exhibit the quantum size effect. However, the thickness of the polycrystalline silicon film 170 is For example, the thickness is preferably 0.5 nm to 10 nm, and the thickness of the silicon oxide film 180 sandwiched between the polycrystalline silicon film 170 and the polycrystalline silicon film 190 serving as the second electrode is, for example, 1 nm to 10 nm. However, each is not limited to this.
[0038]
However, if the thickness of the silicon oxide film 120 sandwiched between the silicon substrate 110 and the polycrystalline silicon film 130 is too small, the charge retention time is shortened by the tunnel effect, and if it is too thick, the short channel effect is increased, and the device becomes smaller. Since miniaturization is inhibited, it is most preferable that the thickness be 2 nm to 5 nm. For the same reason, the thickness of the silicon oxide film 180 is most preferably 2 nm to 8 nm.
[0039]
Furthermore, if the diameters of the first silicon fine particles 150 and the second silicon fine particles 160 are too small, the quantum size effect becomes large, and a large voltage is required for the transfer of electric charges. In some cases, the number of fine particles in each element greatly varies, and the element characteristics may vary. In addition, the short channel effect is increased, making it difficult to miniaturize the element.
[0040]
The average thickness W of the silicon oxide film 140 containing silicon fine particles is:
W ≦ 2D2 + T1 (1)
It is desirable to satisfy the following conditions. Here, as shown in FIG. 1B, D2 is the average diameter (or average height) of the silicon fine particles, and T1 is the distance between the first silicon fine particles 150 and the polycrystalline silicon film 130, that is, the silicon oxide film separating them. Is the thickness. As an example, when D2 is 5 nm and T1 is 2 nm, the average thickness W is 12 nm or less according to the equation (1). The expression (1) is satisfied when most of the second silicon fine particles do not exist directly above the first silicon fine particles, but exist obliquely upward or at a sufficiently distant position without approaching. By satisfying the above expression (1), the effective thickness of the memory film structure can be reduced, and the capacitance of the memory film structure can be increased. Further, when this memory film structure is adapted as a gate insulating film of a field effect transistor, the effective gate insulating film can be made thinner, and the short channel effect is suppressed, so that the memory element can be miniaturized. .
[0041]
Here, the average diameter D2 of the silicon fine particles was calculated by observing the cross section by a high-resolution transmission electron microscope (TEM) analysis. The average value W of the thickness of the silicon oxide film 140 containing silicon fine particles was also calculated by TEM analysis of the cross section. When the above-described cross-sectional TEM analysis was performed on the memory film structure formed in this embodiment, the average height of the silicon fine particles (corresponding to the average diameter D2) was 5 nm, and the first silicon fine particles 150 and the polycrystalline silicon film 130 , That is, the thickness T1 of the silicon oxide film separating them from each other was 2 nm, and the average thickness W of the silicon oxide film 140 containing silicon fine particles was 8 nm, which satisfied the expression (1).
[0042]
The average thickness T4 of the silicon oxide film 180 on the polycrystalline silicon film 170 and the average thickness T3 of the silicon oxide film separating the polycrystalline silicon film 170 and the second silicon fine particles 160 are as follows:
T4 ≧ T3 (2)
It is desirable to satisfy the following conditions. As an example, when T4 is 5 nm and T3 is 2 nm, the expression (2) is satisfied. Equation (2) is satisfied when the silicon oxide film 180 is thicker than the oxide film surrounding the second silicon fine particles. By satisfying the above expression (2), the effective thickness of the memory film structure can be reduced while suppressing the leakage of accumulated charges, so that the capacitance of the memory film structure can be increased. Become. That is, since the probability of the charges passing through the silicon oxide film 180 due to the tunnel phenomenon is reduced, the memory retention time can be increased, and the average thickness T4 of the silicon oxide film 180 is set to a sufficient thickness to hold the charges. Since the thickness T3 of the insulating layer between the second silicon fine particles 160 and the second conductor film 170 is reduced, the thickness of the memory film structure can be reduced to increase the capacitance. is there. Further, when this memory film structure is adapted as a gate insulating film of a field effect transistor, the effective gate insulating film can be made thinner, so that the short channel effect is suppressed, so that the memory element can be miniaturized. .
[0043]
The average diameter (or average height) D2 of the silicon fine particles and the average thickness D3 of the polycrystalline silicon film 170 are:
D3 ≧ D2 (3)
It is desirable to satisfy the following condition. As an example, when D3 is 7 nm and D2 is 5 nm, the expression (3) is satisfied. Equation (3) is satisfied when the polycrystalline silicon film 170 is thicker than the second silicon fine particles 160. By satisfying the expression (3), most of the second silicon fine particles 160 are adjacent to the polycrystalline silicon film 170. Also, the polycrystalline silicon film 170 is formed as a continuous film without disconnection at the step portion of the second silicon fine particles 160. Therefore, at the time of writing, that is, when charge is applied to the memory film structure, the polycrystalline silicon film 170 is formed in a region where the charge density is small even if the extremely uneven distribution of charge is generated by the second silicon fine particles. Since the distribution of charges is made uniform by performing the redistribution via the gate electrode, it is possible to reduce the variation in the voltage required when the charges move during erasing or the like. Further, even if the element is miniaturized, the variation in charge among the elements can be reduced by the above redistribution, so that good element characteristics can be maintained. Therefore, it is possible to provide a memory element which has a long storage retention time, operates at a low voltage, and is easily miniaturized.
[0044]
Next, the configuration of the memory element having the second memory film structure will be described with reference to FIG. FIG. 2A is a cross-sectional view of a memory element having a second memory film structure, and FIG. 2B is an enlarged view of a part of FIG. It is for explanation. The memory element having the second memory film structure is different from the memory element having the first memory film structure shown in FIG. 1 in that the polycrystalline silicon film 170 is formed of silicon as an example of a conductor group spreading in a plane. That is, the particles 171 are replaced. The diameter of the silicon particles 171 is larger than the first silicon fine particles 150 and the second silicon fine particles 160, that is, formed so as to satisfy D3 ≧ D2, and is, for example, 3 nm to 15 nm. For the same reason as in the memory element having the first memory film structure, if the silicon particles 171 are too small, the quantum size effect becomes large, and a large voltage is required for charge transfer. Also, if the silicon particles 171 are too large, when the device is miniaturized, the variation in the number of fine particles for each device becomes large, and there is a possibility that the device characteristics may vary, and it is difficult to miniaturize the device due to an increased short channel effect. For this reason, the diameter of the silicon particles 171 is more preferably 4 nm to 10 nm.
[0045]
The average thickness W of the silicon oxide film 140 containing silicon particles is:
W ≦ 2D2 + D3 + T1 (4)
It is desirable to satisfy the following conditions. Here, D2 is the average diameter of the first and second silicon microparticles 150 and 160, D3 is the average diameter of the silicon microparticle 171 and T1 is the distance between the first silicon microparticle 150 and the polycrystalline silicon film 130, ie, separates each other. This is the thickness of the silicon oxide film. As an example, when D2 is 5 nm, D3 is 7 nm, and T1 is 2 nm, the average thickness W is 19 nm or less according to the equation (4). Equation (4) is satisfied when most of the second silicon fine particles 160 are positioned obliquely above the first silicon fine particles. By satisfying the expression (4), the effective thickness of the memory film structure can be reduced, and the capacitance of the memory film structure can be increased.
[0046]
Here, as a result of TEM analysis of the cross section of the memory film structure formed in the above embodiment, the average diameter D2 of the first and second silicon fine particles 150 and 160 is 5 nm, the average diameter D3 is 7 nm, and the first silicon fine particle The silicon oxide film thickness T1 separating 150 and the polycrystalline silicon film 130 was 2 nm, and the thickness W of the silicon oxide film 140 containing silicon fine particles was 12 nm, satisfying the expression (4).
[0047]
As described above, the memory element having the second memory film structure has a greater effect in the following points than the memory element having the first memory film structure.
[0048]
First, since the silicon particles 171 are formed instead of the polycrystalline silicon film, charges are more easily stored than the memory element having the first memory film structure. Therefore, the shift of the threshold voltage becomes large, and an element having a large memory effect can be obtained. In addition, since the effective film thickness of the memory film structure is smaller than that of the memory element having the first memory film structure, the capacitance can be increased.
[0049]
Next, FIG. 3 shows a configuration of a memory element having a third memory film structure. The difference from the memory element having the first memory film structure is that the polycrystalline silicon film 170 is not a continuous film but is divided in some places. The difference from the second memory film structure is that the silicon particles 171 are different. As shown in FIG. 2A, the polycrystalline silicon mass 173 is not necessarily a spherical shape but an example of a conductor group that spreads in a plane.
[0050]
The diameters of the first and second silicon fine particles 150 and 160, the thickness of the silicon oxide film 120, and the height of the polycrystalline silicon lump 173 are the same as those described in the first and second memory film structures. Is most preferred.
[0051]
Average thickness W of silicon oxide film 140, average diameter (or average height) D2 of first and second silicon fine particles 150, 160, average height D3 of polycrystalline silicon lump 173, first silicon fine particle 150 And the thickness of the silicon oxide film T1 separating the polycrystalline silicon film 130, the distance between the polycrystalline silicon film 190 serving as an electrode and the polycrystalline silicon lump 173, that is, the average thickness T4 of the silicon oxide film separating each, The relationship between the distance between the silicon mass 173 and the second silicon fine particles 160, that is, the average thickness T3 of the silicon oxide film separating them, the average diameter or the average height D2 of the first and second silicon fine particles 150 and 160, and the polycrystal Most preferably, the relationship of the average height D3 of the silicon mass 173 is the same as that described in the first and second memory film structures.
[0052]
As described above, the memory element having the third memory film structure has the same structure as the memory element having the second memory film structure than the memory element having the first memory film structure. Since the polycrystalline silicon lump 173 is formed instead of the film, the charge is more easily accumulated than the memory element having the first memory film structure. Therefore, the shift of the threshold voltage becomes large, and an element having a large memory effect can be obtained. In addition, since the polycrystalline silicon lump 173 is not a silicon particle as compared with the memory element having the second memory film structure, the second silicon microparticles 160 are written at the time of writing, that is, when the memory film structure is charged. Therefore, even if extreme unevenness of the charge distribution occurs, redistribution is performed via the polycrystalline silicon lump 173 to make the charge distribution uniform. The required voltage variation can be reduced.
[0053]
Next, a memory element was manufactured by replacing an oxide (Oxide) portion of a MOS (Metal Oxide Semiconductor) transistor with a memory film structure, and the memory characteristics of this embodiment were evaluated. As a result, it was found that all of the memory elements having the first to third memory film structures exhibited hysteresis characteristics and were effective as memory elements. Here, as one example, CV characteristics of a gate insulating film of a MOS transistor formed using a memory element having a first memory film structure, that is, a gate voltage (Vg) and a gate insulating film (here, a memory FIG. 4 shows the relationship with the capacitance of the film structure). As indicated by the arrow in the figure, the voltage of the gate electrode (corresponding to the polycrystalline silicon film 190) is
-3V → + 3V → -3V
In the sleep mode, a difference in threshold voltage (ΔVth), that is, a hysteresis characteristic was observed, and the value was about 0.25 V. In the electric measurement of the field-effect transistor formed using the memory element having the second and third memory film structures, similar hysteresis characteristics appeared, although there were some differences in the threshold voltage. Also, the voltage of the gate electrode is
-1V → + 1V → -1V
The threshold voltage did not change even when the sleep mode was set. That is, when a voltage of ± 3 V is applied to the memory film structure, the stored information of the memory element is rewritten. However, the rewriting is not performed at ± 1 V, and the memory element of the present embodiment functions normally as a memory element. You can see that there is. The voltage at which writing / erasing was performed varied depending on the thickness of the upper silicon oxide film. When the silicon oxide film 180 is thinned to 1 to 3 nm, when a voltage of ± 1.5 V is applied to the memory film structure, the stored information of the memory film structure is rewritten. It was found that a lower voltage was possible.
[0054]
Here, the existence value of the polycrystalline silicon film 170 and the silicon oxide film 180 will be described. Although not shown, the CV characteristics of a field effect transistor formed using a memory film structure in which the polycrystalline silicon film 170 and the silicon oxide film 180 are missing were evaluated. The result is shown in FIG. Although the memory film structure of this structure also shows hysteresis characteristics, the difference in threshold voltage is as small as about 0.15V. That is, it is understood that the presence of the polycrystalline silicon film 170 and the silicon oxide film 180 greatly contributes to the increase of the hysteresis.
[0055]
Next, a procedure for manufacturing the memory element according to the first embodiment will be described with reference to FIGS. 6 (a) to 6 (d) and FIGS. 7 (a) to 7 (d). Here, a case where a memory element having the first memory film structure is formed will be described as an example. However, a procedure for forming a memory element having the second and third memory film structures also forms the polycrystalline silicon film 170. Only the conditions are different, and the others can be formed similarly.
[0056]
First, as shown in FIG. 6A, 900 ° C. N 2 A 2 nm silicon oxide film 120 was formed in an O atmosphere. Here, the method of forming the silicon oxide film 120 is not limited to the method of the present embodiment, but may be formed by wet oxidation using oxygen and hydrogen, dry oxidation using oxygen, a CVD method, or the like. Note that in this embodiment, when a field-effect transistor is formed as the gate oxide film, a thermal oxidation method is used because a method capable of forming a low interface state is preferable. Next, SiH is formed by low pressure chemical vapor deposition (LPCVD). 4 In the atmosphere, a 5 nm polycrystalline silicon film 130 was formed under the conditions of a growth temperature of 620 ° C., a pressure of 30 Pa, and a growth time of 1 minute. At this time, the polycrystalline silicon film 130 was formed as a continuous film. Here, the polycrystalline silicon film 130 may be formed by depositing an amorphous silicon film and then annealing the film at a growth temperature of 600 ° C. or more. 4 Or Si 2 H 6 The film can be formed at a growth temperature of 450 ° C. to 550 ° C. in an atmosphere.
[0057]
Next, as shown in FIG. 2 The surface of the polycrystalline silicon film 130 was thermally oxidized by about 2 nm in an O atmosphere to form a silicon oxide film 135. Here, the method of forming the silicon oxide film 135 is not limited to the method of the present embodiment, but may be formed by wet oxidation using oxygen and hydrogen, dry oxidation using oxygen, a CVD method, or the like. Next, the first silicon fine particles 150 were formed under the same conditions as when the polycrystalline silicon film 130 was formed. At this time, unlike the case where the polycrystalline silicon film 130 is formed, silicon does not grow in a continuous film shape but is formed in a dot shape. That is, a polycrystalline silicon film grows in a continuous film on silicon oxide film 120 formed by thermally oxidizing a silicon single crystal substrate, but silicon oxide film 135 formed by thermally oxidizing polycrystalline silicon film 130 is formed. Above, silicon was formed in a dot shape. This is because the crystal nucleus density of silicon generated on silicon oxide film 135 is smaller than that on silicon oxide film 120. Thus, the first silicon fine particles 150 were formed by utilizing this physical phenomenon. Here, since the first silicon fine particles 150 are formed by a general method used also in a mass production line, their formation positions are also randomly distributed.
[0058]
Next, as shown in FIG. 2 Oxidation was performed in an O atmosphere to form a silicon oxide film 155 on the surface of the first silicon fine particles 150. This silicon oxide film 155 can also be formed by wet oxidation using oxygen and hydrogen, dry oxidation using oxygen, or a CVD method, similarly to the case where the silicon oxide film 120 is formed. At this time, the diameter of the first silicon fine particles 150 was about 5 nm.
[0059]
Next, as shown in FIG. 6D, the second silicon fine particles 160 were formed under the same conditions as when the polycrystalline silicon film 130 was formed. Also at this time, for the same reason as when the first silicon fine particles 150 are formed, the first silicon fine particles 150 are not formed in a continuous film shape but formed in a dot shape. Most of the second silicon fine particles 160 are formed adjacent to the first silicon fine particles 150. That is, the second silicon fine particles 160 are randomly formed diagonally above the first silicon fine particles 150.
[0060]
Next, as shown in FIG. 2 Oxidation was performed in an O atmosphere to further grow the surface of the second silicon fine particles 160 and the silicon oxide film 135, thereby forming the silicon oxide film 140. This silicon oxide film 140 can also be formed by wet oxidation with oxygen and hydrogen, dry oxidation with oxygen, or a CVD method, similarly to the case where the silicon oxide film 120 is formed. At this time, the diameter of the second silicon fine particles 160 was about 5 nm.
[0061]
Next, as shown in FIG. 7B, a polycrystalline silicon film 170 having a thickness of about 10 nm was formed under the same conditions as when the polycrystalline silicon film 130 was formed, with the growth time set to 2 minutes. .
[0062]
Next, as shown in FIG. 2 When oxidized in an O and HCl atmosphere, the surface of the polycrystalline silicon film 170 was oxidized to form a silicon oxide film 180 of about 5 nm. This silicon oxide film 180 can also be formed by wet oxidation with oxygen and hydrogen, dry oxidation with oxygen, or a CVD method, similarly to the case where the silicon oxide film 120 is formed.
[0063]
Next, as shown in FIG. 7D, after a polycrystalline silicon film 190 serving as a second electrode is formed to a thickness of about 150 nm by LPCVD, the polycrystalline silicon film 190 is doped with impurities by a known process. With no electrodes, the memory element was completed.
[0064]
According to the memory element forming procedure of the present embodiment, the number density of silicon fine particles can be reduced to 3 × 10 by simply repeating the thermal oxidation step and the LPCVD step which are generally used also in a mass production line. 11 / Cm 2 It is possible to form the first silicon fine particles and the second silicon fine particles to a certain degree. Therefore, no special process equipment for controlling the formation position of the silicon fine particles is required, so that the memory element having the memory effect shown in FIG. 4 can be formed at low cost.
[0065]
When the formation conditions of the polycrystalline silicon film 170 are changed, the third silicon particles 171 forming the memory element having the second memory film structure and the polycrystalline silicon forming the memory element having the third memory film structure are changed. A crystalline silicon mass 173 is formed. The following describes the method. First, the third silicon particles 171 constituting the second memory film structure are made of SiH by LPCVD. 4 In the atmosphere, the growth temperature is 570 ° C. to 590 ° C., the pressure is 30 Pa, and the growth time is 3 to 5 minutes. The polycrystalline silicon lump 173 constituting the memory element having the third memory film structure is made of SiH by LPCVD. 4 In the atmosphere, the growth temperature is 620 ° C., the pressure is 60 to 100 Pa, and the growth time is 1 minute.
[0066]
The materials of the polycrystalline silicon film 130, the first silicon fine particles 150 and the second silicon fine particles 160, the polycrystalline silicon film 170, and the polycrystalline silicon film 190 serving as the second electrode are not limited to these, and may be germanium, gallium arsenide, or the like. Semiconductor or a metal such as aluminum, copper, silver, or gold may be used as long as it is a conductive substance. The material of the silicon oxide films 120, 140 (including 135, 155) and 180 is not limited to this, and may be an electrically insulating material such as a silicon nitride film, a stacked film of a silicon oxide film and a silicon nitride film, and a metal oxide film. Is fine.
[0067]
In the procedure for forming the memory element according to the present embodiment, the oxidation step and the polycrystalline silicon deposition step are repeated twice each to form the first silicon fine particles 150 and the second silicon fine particles 160. When this series of steps was not performed at all, that is, although not shown, when the configuration was such that the first silicon fine particles 150 and the second silicon fine particles 160 were not present, almost no hysteresis was observed. On the other hand, small hysteresis was observed in a memory film structure in which a series of steps (oxidation step and polycrystalline silicon film deposition step) were performed only once. However, the data retention time was very short, several tens of seconds or less. Even when a series of steps (oxidation step and polycrystalline silicon film deposition step) were performed three times or more, almost the same hysteresis appeared as in the case of performing the same two times as in the present embodiment.
[0068]
From the above, it was found that it is preferable to perform the oxidation step and the polycrystalline silicon film deposition step at least twice. Note that when the operation is performed five times or more, the effective film thickness of the memory film structure further increases, and the capacitance decreases. When this memory film structure is adapted as a gate insulating film of a field effect transistor, if the effective film thickness of the memory film structure is large, it is difficult to suppress the short channel effect, and it is difficult to miniaturize the memory element. Therefore, the oxidation step and the polycrystalline silicon film deposition step are preferably performed two to four times.
[0069]
Further, according to the memory element of the present embodiment, writing and erasing can be performed at a low voltage, and when this memory element is adapted to a field effect transistor, it can operate at a significantly lower voltage than a conventional flash memory. Memory element capable of Further, since low-voltage operation is possible, deterioration of the memory film structure due to high-energy charge injection, which has been a problem in the conventional flash memory, can be suppressed, and the reliability of the memory element can be improved.
[0070]
Further, since the first silicon fine particles 150 and the second silicon fine particles 160 are randomly arranged, the memory characteristics appear with good reproducibility, and the first and second silicon fine particles 150 included in the silicon oxide film 140 are included. , 160 need not be used, a memory device can be manufactured at low cost using a conventional process device.
[0071]
(2nd Embodiment)
A memory element according to a second embodiment of the present invention will be described with reference to FIG. The memory element of the present embodiment uses the memory film structure of the first embodiment as a gate insulating film of a field effect transistor.
[0072]
FIG. 8 is a cross-sectional view of the memory element according to the present embodiment. On the silicon substrate 110, a polycrystalline silicon film 190 serving as a gate electrode is formed via the first memory film structure shown in the first embodiment. This memory film structure may have a second or third memory film structure. Further, a source region 201 and a drain region 202 are formed on the silicon substrate 110.
[0073]
Note that in this embodiment, the silicon substrate 110 is an N-channel field-effect transistor in which the conductivity type of the silicon substrate 110 is P-type and the conductivity types of the gate electrode, the source region, and the drain region are N-type. However, the present invention is not limited to this, and may be a P-channel field-effect transistor (having an N-type silicon substrate and a P-type source region and a drain region), and the gate electrode is not limited to a polycrystalline silicon film. , May be metal.
[0074]
Since the memory element of the present embodiment uses the first memory film structure of the first embodiment, it has a large hysteresis characteristic (see FIG. 4).
[0075]
Further, since the memory element of the present embodiment uses the first memory film structure of the first embodiment, writing, erasing, and nondestructive reading at a low voltage are possible. Specifically, for example, writing / erasing at ± 3 V and nondestructive reading at 1 V are possible. Therefore, low voltage operation is possible, power consumption is reduced, and the reliability of the element is improved.
[0076]
The procedure for manufacturing the memory element of the present embodiment is almost the same as the known procedure for producing a field-effect transistor. The only difference from the known procedure is the formation of the memory film. The procedure of forming the memory film structure is as described in the first embodiment. That is, in the formation of the memory film structure, only the oxidation step and the LPCVD step are required. Therefore, a memory element with stable electric characteristics can be formed by a simple process.
[0077]
(Third embodiment)
A memory device according to a third embodiment of the present invention will be described with reference to FIG. The memory element according to the present embodiment is obtained by forming the memory element according to the second embodiment on an SOI (Semiconductor on Insulator) substrate. FIG. 9 is a cross-sectional view of a memory element in the semiconductor device according to the present embodiment. 110 is a silicon substrate, 210 is a body (silicon), and 250 is a buried oxide film. Although the memory element shown in FIG. 9 uses the memory element having the first memory film structure of the first embodiment, the memory element having the second or third memory film structure of the first embodiment is used. An element may be used. Although FIG. 9 shows a case of a completely depleted type, a partially depleted type may be used.
[0078]
The procedure for manufacturing the memory element of the present embodiment is almost the same as the known procedure for forming a field-effect transistor on an SOI substrate. The only difference from the known procedure is the formation of the memory film structure. The procedure for forming the memory film structure is as described in the first embodiment.
[0079]
In the semiconductor device of the present embodiment, the following effects are obtained in addition to the effects obtained by the memory element of the second embodiment. In the memory element of this embodiment, the junction capacitance between the source region 201 and the drain region 202 and the body 210 can be extremely reduced. Furthermore, when an SOI substrate is used, the depth of the source region 201 and the drain region 202 can be easily reduced, the short channel effect can be suppressed, and the element can be further miniaturized.
[0080]
(Fourth embodiment)
The semiconductor integrated circuit according to the fourth embodiment is obtained by mixing the memory elements according to the second and third embodiments with a logic circuit and other memories (DRAM, SRAM, etc.). The semiconductor integrated circuit according to the fourth embodiment will be described with reference to FIGS. 10A and 10B. FIG. 10A shows a semiconductor integrated circuit of the fourth embodiment, and FIG. 10B shows a conventional semiconductor integrated circuit. The semiconductor integrated circuit according to the fourth embodiment includes a memory cell occupied area 300, a peripheral circuit area 310 of a memory cell, a logic circuit, and other memories (DRAM, SRAM, etc.) 320. A conventional semiconductor integrated circuit includes a memory cell occupied region 400, a peripheral circuit region 410 of a memory cell, a logic circuit, and other memories (DRAM, SRAM, etc.) 420.
[0081]
Since the semiconductor integrated circuit can operate at a low voltage, it can operate at the same power supply voltage as the peripheral circuits. Therefore, a large-scale peripheral circuit (a booster circuit and a control circuit therefor) is unnecessary as in the conventional flash memory shown in FIG. 10B, and therefore, as shown in FIG. Occupied area can be reduced. In addition, since the insulating film can be made thinner as compared with a conventional flash memory as a single memory element, miniaturization becomes possible. As shown in FIG. 10A, the occupied area of the memory cell occupied region 300 is reduced. be able to. Therefore, since a semiconductor integrated circuit using the memory element of the present invention is suitable for miniaturization, the degree of integration of the semiconductor integrated circuit can be improved, and the ratio at which other functional elements and circuits can be mounted is increased. The function can be improved.
[0082]
(Fifth embodiment)
The semiconductor integrated circuit of the fourth embodiment can be used for a battery-driven portable electronic device (particularly a portable information terminal). Examples of the portable electronic device include a portable information terminal, a mobile phone, and a game device. FIG. 10C illustrates a block diagram of a mobile phone as an example of a mobile electronic device. The semiconductor device of the present invention is incorporated in the control circuit 911. Note that the control circuit 911 may be composed of an LSI in which a logic circuit including the semiconductor device of the present invention and a memory are mixed. Reference numeral 912 denotes a battery, 913 denotes an RF circuit portion, 914 denotes a display portion, 915 denotes an antenna portion, 916 denotes a signal line, and 917 denotes a power line. By using the semiconductor integrated circuit of the present invention in a portable electronic device, it is possible to greatly reduce the power consumption of the LSI unit while maintaining the function and operation speed of the portable electronic device. This makes it possible to greatly extend the battery life.
[0083]
In the first to fifth embodiments, the polycrystalline silicon film 170 (or a group of conductors spread in a plane) as an example of the second conductor film and the silicon oxide film 180 as an example of the fourth insulating film Has been described with respect to a memory element having a memory film structure in which one layer is formed by stacking a plurality of layers including a second conductor film (or a group of conductors spread in a plane) and a fourth insulating film. Is also good. By doing so, a large hysteresis characteristic can be obtained stably and a memory element having good memory characteristics can be realized.
[0084]
In the first to fifth embodiments, the conductive fine particles included in the silicon oxide film 140 as an example of the third insulating film are different from the polycrystalline silicon film 130 as an example of the first conductor film. The first silicon fine particles 150 as an example of the first fine particles close to the first silicon fine particles 150 and the second silicon fine particles 160 obliquely above and adjacent to the first silicon fine particles 150, but are not limited to this configuration. Not something.
[0085]
【The invention's effect】
As is clear from the above, the memory film structure according to the first invention includes a first insulating film, a first conductor film, a second insulating film, a third insulating film including conductive fine particles, A conductor element (or a conductor group extending in a planar shape) and a fourth insulating film, which were sequentially formed. A semiconductor element was provided as a lower electrode, and a gate electrode was provided as an upper electrode to constitute a memory element. At this time, writing and erasing can be performed at a lower voltage than in a conventional flash memory, and deterioration of the memory film structure can be suppressed. Therefore, there is an effect that a highly reliable memory element can be provided at a low voltage.
[0086]
Further, in the memory element of the second invention, since the gate insulating film of the field-effect transistor has the memory film structure of the present invention, writing and erasing can be performed at a lower voltage than the conventional flash memory element. There is an effect that a field effect transistor type memory element which can be miniaturized can be realized.
[0087]
The method of manufacturing a memory element according to the third invention includes a step of forming a first insulating film on the semiconductor substrate; a step of forming a first conductor film on the first insulating film; Forming a second insulating film on the first conductive film, forming a third insulating film containing fine conductive particles on the second insulating film, and forming the third insulating film on the second insulating film; A step of forming a second conductor film (or a group of conductors extending in a planar shape) thereon, and a step of forming a fourth insulator on the second conductor film (or a group of conductors extending in a planar shape) And forming a third conductor film on the fourth insulating film.
[0088]
According to the method for manufacturing a memory element, the first conductive film is formed on the semiconductor substrate via the first insulating film, and the second insulating film is formed on the first conductive film. A third insulating film containing conductive fine particles is formed through the substrate, and a second conductive film (or a group of conductors spread in a plane) and a fourth insulator are sequentially formed on the third insulating film. A third conductor film is formed on the fourth insulating film. Therefore, the semiconductor substrate and the third conductive film serve as electrodes, and the first conductive film, the third insulating film containing conductive fine particles, and the second conductive film (or spread in a plane). The conductor group) serves as a charge storage portion to form a memory element having a desired structure forming a memory film structure.
[0089]
In the semiconductor integrated circuit of the fourth invention, a memory circuit using the memory element of the second invention and a logic circuit are mixed, so that the memory circuit can operate at a low voltage. And a common power supply, so that a booster circuit is not required unlike the related art, and the area occupied by the memory can be reduced.
[0090]
Further, the portable electronic device of the fifth aspect of the present invention includes the semiconductor integrated circuit of the fourth aspect of the present invention, so that the LSI unit can have high performance and low power consumption, and thus has high performance and low battery life. Long portable electronic devices are provided.
[Brief description of the drawings]
FIG. 1A is a cross-sectional view of a memory film structure having a first memory film structure according to a first embodiment of the present invention, and FIG. 1B is an essential part of FIG. It is an expanded sectional view.
FIG. 2A is a sectional view of a memory film structure having a second memory film structure according to the first embodiment, and FIG. 2B is an enlarged sectional view of a main part of FIG. 2A; It is.
FIG. 3 is a sectional view of a memory film structure having a third memory film structure of the first embodiment.
FIG. 4 is a graph showing a relationship between a memory film capacity and a gate voltage at the time of writing and erasing of a memory element formed using the memory film structure having the first memory film structure.
FIG. 5 is a graph showing the relationship between the capacitance of the memory film structure and the gate voltage at the time of writing and erasing of a memory element having a memory film structure in which the third conductor and the fourth insulating film are missing. is there.
FIGS. 6A to 6D are views showing a method for manufacturing a memory film structure having the first memory film structure.
FIGS. 7A to 7D are views showing a method for manufacturing a memory film structure having a first memory film structure according to the first embodiment of the present invention.
FIG. 8 is a sectional view of a memory device according to a second embodiment of the present invention.
FIG. 9 is a sectional view of a memory device according to a third embodiment of the present invention.
FIG. 10A is a plan view of a semiconductor integrated circuit according to a fourth embodiment of the present invention, and FIG. 10B is a plan view of a conventional semiconductor integrated circuit.
FIG. 11 is a block diagram illustrating a configuration of a mobile phone as an example of a mobile electronic device according to a fifth embodiment of the present invention.
[Explanation of symbols]
110 ... silicon substrate,
120, 135, 140, 155, 180 ... silicon oxide film,
130, 170, 190 ... polycrystalline silicon film,
150, 160: silicon fine particles,
171 ... silicon particles,
173: polycrystalline silicon lump,
201 ... source area,
202 ... drain region,
210 ... body,
250 ... buried oxide film,
300, 400 ... memory cell occupied area,
310, 410 ... peripheral circuit area,
320, 420 ... logic circuits and other memory elements,
911: control circuit,
912 ... battery,
913: RF circuit section,
914 ... display unit,
915: antenna part,
916 ... signal line,
917: Power supply line.

Claims (11)

第１の絶縁膜と、
上記第１の絶縁膜上に形成された第１の導電体膜と、
上記第１の導電体膜上に形成された、第２の絶縁膜と、
上記第２の絶縁膜上に形成された導電性の微粒子を含む第３の絶縁膜と、
上記第３の絶縁膜上に形成された第２の導電体膜または上記第３の絶縁膜上に形成された面状に広がる導電体群と、
上記第２の導電体膜上または上記面状に広がる導電体群上に形成された第４の絶縁膜とを備えたことを特徴とするメモリ膜構造。A first insulating film;
A first conductor film formed on the first insulating film;
A second insulating film formed on the first conductor film;
A third insulating film including conductive fine particles formed on the second insulating film;
A second conductor film formed on the third insulating film or a group of conductors spread on a surface formed on the third insulating film;
And a fourth insulating film formed on the second conductor film or on the group of conductors spreading in a plane. 請求項１に記載のメモリ膜構造において、
上記第３の絶縁膜に含まれる上記導電性の微粒子は、上記第１の導電体膜に近接する第１の微粒子と、上記第１の微粒子の斜め上方に隣接する第２の微粒子から構成されていることを特徴とするメモリ膜構造。2. The memory film structure according to claim 1, wherein
The conductive fine particles contained in the third insulating film include first fine particles close to the first conductive film and second fine particles obliquely adjacent to the first fine particles. A memory film structure. 請求項１に記載のメモリ膜構造において、
上記第２の導電体膜または上記面状に広がる導電体群のいずれか一方と上記第４の絶縁膜からなる層を複数積層していることを特徴とするメモリ膜構造。2. The memory film structure according to claim 1, wherein
A memory film structure comprising a plurality of layers each including one of the second conductor film or the group of conductors spreading in a plane and the fourth insulating film. 請求項１に記載のメモリ膜構造において、
上記第３の絶縁膜に含まれる上記導電性の微粒子はランダムに配置されていることを特徴とするメモリ膜構造。2. The memory film structure according to claim 1, wherein
The memory film structure, wherein the conductive fine particles contained in the third insulating film are randomly arranged. 請求項２に記載のメモリ膜構造において、
上記第１の微粒子及び上記第２の微粒子の平均直径をＤ２、
上記第１の導電体膜と上記第１の微粒子との距離をＴ１、
上記第２の導電体膜または上記面状に広がる導電体群のいずれか一方と上記第１の導電体膜との間に存在する絶縁膜の平均厚さをＷとすると、
Ｗ　≦　２Ｄ２＋Ｔ１
の条件を満たすことを特徴とするメモリ膜構造。The memory film structure according to claim 2, wherein
The average diameter of the first fine particles and the second fine particles is D2,
The distance between the first conductor film and the first fine particles is T1,
Assuming that the average thickness of the insulating film existing between one of the second conductor film or the group of conductors spreading in a plane and the first conductor film is W,
W ≦ 2D2 + T1
A memory film structure characterized by satisfying the following conditions. 請求項１に記載のメモリ膜構造において、
上記第４の絶縁膜の平均厚さをＴ４、
上記第２の導電体膜または上記面状に広がる導電体群のいずれか一方と上記第２の微粒子との間に存在する絶縁層の平均厚さをＴ３とすると、
Ｔ４　≧　Ｔ３
の条件を満たすことを特徴とするメモリ膜構造。2. The memory film structure according to claim 1, wherein
The average thickness of the fourth insulating film is T4,
Assuming that the average thickness of the insulating layer existing between one of the second conductor film or the conductor group spreading in a plane and the second fine particles is T3,
T4 ≧ T3
A memory film structure characterized by satisfying the following conditions. 請求項１に記載のメモリ膜構造において、
上記導電性の微粒子の平均直径をＤ２、
上記第２の導電体膜の平均厚さまたは上記面状に広がる導電体群の平均直径をＤ３とすると、
Ｄ３　≧　Ｄ２
の条件を満たすことを特徴とするメモリ膜構造。2. The memory film structure according to claim 1, wherein
The average diameter of the conductive fine particles is D2,
Assuming that the average thickness of the second conductor film or the average diameter of the conductor group spreading in a plane is D3,
D3 ≧ D2
A memory film structure characterized by satisfying the following conditions. 電界効果型トランジスタのゲート電極と半導体基板の間に、請求項１乃至７の何れか１つに記載のメモリ膜構造が形成されていることを特徴とするメモリ素子。8. A memory element, wherein the memory film structure according to claim 1 is formed between a gate electrode of a field effect transistor and a semiconductor substrate. 半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に第１の導電体膜を形成する工程と、
上記第１の導電体膜上に第２の絶縁膜を形成する工程と、
上記第２の絶縁膜上に導電性の微粒子を含む第３の絶縁膜を形成する工程と、上記第３の絶縁膜上に第２の導電体膜または上記面状に広がる導電体群を形成する工程と、
上記第２の導電体膜上または上記面状に広がる導電体群上に第４の絶縁膜を形成する工程と、
上記第４の絶縁膜上に第３の導電体膜を形成する工程とを含むことを特徴とするメモリ素子の製造方法。Forming a first insulating film on a semiconductor substrate;
Forming a first conductor film on the first insulating film;
Forming a second insulating film on the first conductor film;
Forming a third insulating film containing conductive fine particles on the second insulating film, and forming a second conductor film or the group of conductors spreading in a plane on the third insulating film; The process of
Forming a fourth insulating film on the second conductor film or on the group of conductors spreading in a plane;
Forming a third conductor film on the fourth insulating film. 請求項８に記載のメモリ素子からなるメモリ回路と、ロジック回路とを混載したことを特徴とする半導体集積回路。A semiconductor integrated circuit comprising a memory circuit comprising the memory element according to claim 8 and a logic circuit. 請求項１０に記載の半導体集積回路を具備したことを特徴とする携帯電子機器。A portable electronic device comprising the semiconductor integrated circuit according to claim 10.
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