JP2004118016A - Array substrate in which short circuit between upper and lower wiring patterns is corrected, and its manufacturing method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide an array substrate for a flat display apparatus and a method for manufacturing the substrate for reliably repairing a short circuit generated between a scanning line and a signal line without depending on the kind, dimension or shape of the foreign matter or the like as the cause. <P>SOLUTION: After an interlayer short circuit 9 or 9' is detected, first and second bypass wiring patterns 61, 62 are formed by laser CVD and cut portions 65, 66, 67 on lines are formed by laser cutting. The first bypass wiring 61 runs from one side part 31a of a signal line 31-1, passing over a scanning line 11-1 and a nearby TFT7-1 to the edge of a pixel electrode 5-1 connected to the TFT 7-1. The second bypass wiring 62 connects the other part 31b of the signal wiring 31-1 and the pixel electrode 5-1 in a part adjacent to these with the shortest distance. That is, a bypass wiring path using one adjacent pixel electrode 5-1 is formed. A notch 51 is preliminarily formed in the corner of another pixel electrode 5-2. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に代表される平面表示装置等に用いられるアレイ基板及びその製造方法に関する。特には、画素領域での上下配線間の短絡を矯正（リペア）したアレイ基板及びその製造方法に関する。
【０００２】
【従来の技術】
近年、液晶表示装置等の平面表示装置は、薄型、軽量、低消費電力の特徴を生かして、パーソナル・コンピュータ、ワードプロセッサあるいはＴＶ等の表示装置として、更に投射型の表示装置として各種分野で利用されている。
【０００３】
中でも、各画素電極にスイッチ素子が電気的に接続されて成るアクティブマトリクス型表示装置は、隣接画素間でクロストークのない良好な表示画像を実現できることから、盛んに研究・開発が行われている。
【０００４】
以下に、光透過型のアクティブマトリクス型液晶表示装置を例にとり、その構成について簡単に説明する。
【０００５】
一般に、アクティブマトリクス型液晶表示装置は、マトリクスアレイ基板（以下アレイ基板と呼ぶ）と対向基板とが所定の間隔をなすよう近接配置され、この間隔中に、両基板の表層に設けられた配向膜を介して液晶層が保持されて成っている。
【０００６】
アレイ基板においては、ガラス等の透明絶縁基板上に、上層の金属配線パターンとして例えば複数本の信号線と、下層の金属配線パターンとして例えば複数本の走査線とが絶縁膜を介して格子状に配置され、格子の各マス目に相当する領域にＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）等の透明導電材料からなる画素電極が配される。そして、格子の各交点部分には、各画素電極を制御するスイッチング素子が配されている。スイッチング素子が薄膜トランジスタ（以下、ＴＦＴと略称する。）である場合には、ＴＦＴのゲート電極は走査線に、ドレイン電極は信号線にそれぞれ電気的に接続され、さらにソース電極は画素電極に電気的に接続されている。
【０００７】
対向基板は、ガラス等の透明絶縁基板上にＩＴＯ等から成る対向電極が配置され、またカラー表示を実現するのであればカラーフィルタ層が配置されて構成されている。
【０００８】
このようなアクティブマトリクス液晶表示装置の製造コストを低減する上で、アレイ基板製造のための工程数が多く、そのためアレイ基板のコスト比率が高い。
【０００９】
そこで、特開平９−１６００７６号（特願平８−２６０５７２号）においては、画素電極を最上層に配置し、これに伴い信号線、ソース、ドレイン電極と共に、半導体被膜等を同一のマスクパターンに基づいて一括してパターニングを行った後、ソース電極と画素電極とを接続するソース電極用コンタクトホールの作製と共に、信号線や走査線の接続端を露出するための外周部コンタクトホールの作製を同時に行うことが提案されている。
【００１０】
一方、上記のようなアレイ基板を製造する工程において、上層の配線パターンと下層の配線パターンとが交差または重複する個所で、これらの間の絶縁膜の欠陥や非絶縁性の異物の存在により、上下の配線パターン間で層間ショート（層間短絡、または層間リーク）が生じることがあった。
【００１１】
このような層間ショートが生じると、画像表示性能を著しく損なう。特には、走査線と信号線とが交差部で短絡すると、線状に連続する表示欠陥を生成することとなり、それだけ製品として出荷不能な不良品の比率を増大させ、結果的にコスト増加の要因となる。
【００１２】
そのため、このような層間ショートの発生を抑制すべく製造工程管理を徹底することにより、異物の低減と、絶縁膜及び金属膜の欠陥の低減とを図っていた。
【００１３】
ところが、それでもなお、ある程度の率の層間ショートの発生は避けられず、層間ショートが検査工程で発見されたアレイ基板については不良品として廃棄処理していた。このように廃棄処理する分だけ、アレイ基板の製造コストが増大し、生産効率が低下していた。
【００１４】
特に、大型かつ高精細の平面表示装置に用いるアレイ基板にあっては、層間ショート発生による製造歩留まりへの影響が大きく問題となっていた。
【００１５】
そこで、本件発明者は、次のようなリペア方法を提案している（特開２００１−７７１９８（特願平１１−２４５５０８））。上層側の配線（例えば信号線）と下層側の配線（例えば走査線）との交点（立体交差部）で層間ショートが生じた場合、該交点の個所を上層側の配線から分離する一対の断線部をレーザーカットにより設ける。そして、該上層側配線を、該交点の個所を挟む両側の部分の間で導通させるべく、コの字状バイパス配線をレーザーＣＶＤにより設ける。
【００１６】
【特許文献１】特開２００１−７７１９８号公報
【００１７】
【発明が解決しようとする課題】
しかし、このようなリペア方法を行った場合に、リペアが不成功になる場合があった。特には、コの字状バイパス配線による電気的接続が充分に行われない場合があった。
【００１８】
本件発明者は、この原因について鋭意検討した結果、異物が信号線と走査線との交点部に残存することが多く、比較的寸法の大きい異物により、バイパス配線の形成が阻害される場合があるということを知るに至った。
【００１９】
ある寸法以上の異物が残存すると、レーザーＣＶＤによるバイパス配線の形成が、異物の一部を横切るように行われる。この横切る個所で、レーザーＣＶＤによる導電層の形成が充分に行われなかったり、異物の縁のところで、バイパス配線に段切れによる断線が生じることがあった。
【００２０】
そこで、まず、残存する異物を予めレーザー照射により除去することについて検討した。ところが、残存する異物を除去する際に、下層側にある走査線に断線が生じる場合があった。また、異物が残存していた個所の周囲に、走査線と信号線との新たなショートを生成してしまうこともあった。
【００２１】
本発明は、上記問題点に鑑みなされたものであり、平面表示装置用のアレイ基板及びその製造方法において走査線と信号線との間に生じた短絡について、短絡個所の状態に拘わらず、特には層間短絡の原因となる異物の種類や寸法・形状に拘わらず、確実にリペアを行うことができるものを提供する。
【００２２】
【課題を解決するための手段】
本発明のアレイ基板は複数の走査線と、第１絶縁膜を介してこの走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点の近傍にそれぞれ配置され一の端子が前記信号線に電気的に接続されるスイッチング素子と、これら走査線、信号線及びスイッチング素子を含む積層配線パターンを被覆する第２絶縁膜と、この第２絶縁膜上にて前記各交点にそれぞれ対応してマトリクス状に配列される画素電極と、前記第２絶縁膜を貫き前記スイッチング素子の他の端子を前記画素電極に導通させる画素電極用コンタクトホールとを備えた平面表示装置用のアレイ基板において、一の前記走査線と一の前記信号線との間にて、これらの交差部またはこれらに係る前記スイッチング素子の電極間で生じた層間短絡部と、前記一の走査線及び前記一の信号線のうちの一の配線を、前記交差部と、この両側の第１及び第２配線部分に分離する一対の配線断線部と、前記交差部の近傍にて、前記一の走査線または前記一の信号線から分岐されて一の前記スイッチング素子の電極をなす部分を、該一の走査線または一の信号線から分離する電極分岐用断線部と、前記第１配線部分から、前記交差部の近傍、及び前記一のスイッチング素子のチャネル部を迂回して延び、これにより、該スイッチング素子に電気的に接続された一の前記画素電極の上面に接触して導通する第１バイパス配線と、前記第２配線部から、これに隣接する、前記一の画素電極へと延び、該一の画素電極の上面に接触して導通する第２バイパス配線とを備えることを特徴とする。
【００２３】
上記構成により、走査線と信号線との層間短絡が生じた場合に、短絡個所の状態に拘わらず、特には層間短絡の原因となる異物の種類や寸法・形状に拘わらず、確実にリペアを行うことができる。
【００２４】
好ましくは、前記第１バイパス配線と他の前記画素電極との導通を防止すべく、該他の画素電極の隅部が除去されている。
【００２５】
このような構成であると、リペア配線用に用いるもの以外の画素電極が交点部に近接したところにまで張り出している場合にも、該画素電極との短絡を充分に防止しつつ、充分に幅の広いバイパス配線を配置することができる。
【００２６】
本発明のアレイ基板の製造方法は、複数の走査線と、この走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点にそれぞれ対応するようにマトリクス状に配列される画素電極と、前記各交点の近傍にそれぞれ設けられ前記信号線から前記画素電極への信号入力を行なうスイッチング素子とを備えた平面表示装置用のアレイ基板を製造する方法であって、一連の成膜及びパターニングにより、前記走査線、前記信号線、前記画素電極及び前記スイッチング素子を完成させる成膜・パターニング工程と、この成膜・パターニング工程の後に、一の前記走査線と一の前記信号線との間にて、これらの交差部またはこれらに係る前記スイッチング素子の電極間で生じた層間短絡部を検出する工程と、前記一の走査線及び前記一の信号線のうちの一の配線を、前記交差部と、この両側の第１及び第２配線部分に分離する一対の配線断線部を、レーザー照射により設ける工程と、一端が前記第１配線部分に導通され、ここから前記交差部の近傍、及び前記スイッチング素子のチャネル部を迂回して延び、他端は、該スイッチング素子に電気的に接続された一の前記画素電極の上面に接触して導通する第１バイパス配線を、レーザーＣＶＤにより設ける工程と、一端が前記第２配線部分に導通され、ここから、これに隣接する、前記一の画素電極へと延び、該一の画素電極の上面に接触して導通する第２バイパス配線を、同様にレーザーＣＶＤにより設ける工程とを備えたことを特徴とする。
【００２７】
【発明の実施の形態】
実施例のアレイ基板及びその製造方法について、図１〜４を用いて説明する。以下において、逆スタガ型の非結晶シリコン（ａ−Ｓｉ）ＴＦＴを各画素のスイッチング素子とした、ノーマリホワイトモードの透過型液晶表示装置用のアレイ基板を例にとり説明する。また、比較的寸法の大きい異物により走査線と信号線との交点に層間短絡が生じた場合の矯正（リペア）を例にとり説明する。
【００２８】
図１は、リペア個所を含む画素ドット全体を模式的に示す、アレイ基板１０の部分平面図であり、図２は、リペア個所を模式的に示す積層断面（図１のＩＩ−ＩＩ断面）斜視図である。また、図３の部分断面図には、ＴＦＴ近傍（図１のＩＩＩ−ＩＩＩ断面）の積層構造を示す。
【００２９】
図示の例で、交点短絡部９は、走査線１１−１と信号線３１−１とがなす一の交点（立体交差部）に非絶縁性の異物８が、突き刺さったように配置されて生じたものである。交点短絡部９が一対の断線部６５，６６により該信号線の他の配線部分３１ａ及び３１ｂからそれぞれ分離されている。また、このように分離された配線部分３１ａ及び３１ｂは、それぞれ第１及び第２バイパス配線６１，６２を通じて一の画素電極５−１に電気的に接続されることで、互いに導通されている。すなわち、一の画素電極５−１と第１及び第２バイパス配線６１，６２とからなるバイパス配線経路により互いに導通されている。
【００３０】
なお、交点短絡部９の近傍では、ゲート電極１２をなす、走査線１１の延在部が、付け根のところで断線部６７により分離されている。これは、次の理由による。アレイ基板の電気的な検査結果、一の信号線３１−１と一の走査線１１−１との短絡が検出された場合、これらの交差部で短絡しているとは限らず、これら配線にそれぞれ接続するドレイン電極３２とゲート電極１２との間で短絡している可能性もある。このようなＴＦＴ７の電極１２，３２間の短絡である場合には、ゲート電極１２部分を走査線１１から分離することにより、ゲート・ドレイン電極間短絡部９’を走査線１１から分離しなければならないのである。
【００３１】
実施例のアレイ基板１０においては、ガラス基板１８上に複数の走査線１１（ゲート電極線）と、複数の信号線３１（ドレイン電極線、データ配線）とがゲート絶縁膜１５（図１及び３）を介して互いに直交するように配列される。また、画素電極５が、これら走査線１１及び信号線３１がなす各交点に対応して、これら走査線１１及び信号線３１により画される各画素ドット開口の略全体を覆うように、マトリクス状に配列される。また、走査線１１及び信号線３１がなす各交点の付近には、走査線１１に印加される走査パルスにしたがい信号線３１から画素電極５への信号入力をスイッチングするためのＴＦＴ７が配置されている。
【００３２】
アレイ基板１０には、下層から順に、▲１▼モリブデン−タングステン合金（ＭｏＷ）膜またはアルミニウム（Ａｌ）系金属膜等からなる、走査線１１及びＴＦＴ７のゲート電極１２を含む第１導電層のパターンと、▲２▼酸化シリコン層及び窒化シリコン層からなるゲート絶縁膜１５と、▲３▼アルミニウム（Ａｌ）系金属膜等からなる、信号線３１、及びＴＦＴ７のソース及びドレイン電極３３，３２を含む第２導電層のパターンと、▲４▼窒化シリコン膜等からなる層間絶縁膜４と、▲５▼ＩＴＯ等の透明導電材料からなる、画素電極５を含む第３導電層のパターンとが重ね合わされて配されている。画素電極５は、層間絶縁膜４を貫くコンタクトホール４３を通じてＴＦＴ７のソース電極３３に電気的に接続されている（図３）。
【００３３】
したがって、液晶配向膜（不図示）を除けば、画素電極５がアレイ基板１０の最上層に位置する。
【００３４】
ＴＦＴ７は、図３に示す例において、走査線１１の枝状の延在部をゲート電極１２とするチャネルストッパー型である。このゲート電極１２を覆う個所に、ゲート絶縁膜１５を介して、アモルファスシリコン（ａ−Ｓｉ：Ｈ）等の半導体活性層３４が配置される。この半導体活性層３４の上には、略中央のチャネル部７１にチャネル保護膜２が配置され、チャネル部以外にリンドープアモルファスシリコン（ｎ^＋ａ−Ｓｉ：Ｈ）等からなるオーミックコンタクト層３９が積層配置される。さらにこの上には、ソース電極３３及びドレイン電極３２が配置される。
【００３５】
アレイ基板上の、信号線、走査線、ＴＦＴ及び画素電極等を形成する成膜及びパターニングの工程は、例えば、特開平９−１６００７６号や特開２０００−２６７５９５号に提案された製造方法にしたがい、信号線を含む配線層パターンとＴＦＴの半導体層のパターンとを一括してパターニングすることにより、少ないパターニング工程でもって効率的に行うことができる。
【００３６】
実施例のアレイ基板において、リペア部分は、詳しくは下記のように構成される。図１〜２に模式的に示すように、交点短絡部９は、寸法の大きい異物３を介して走査線１１−１と信号線３１−１とが短絡された個所である。
【００３７】
信号線３１−１には、交点短絡部９を挟む個所に、断線部６５，６６が設けられ、これにより、交点短絡部９を挟む、信号線３１−１の各配線部分３１ａ及び３１ｂが、交点短絡部９及びこれに導通する走査線１１−１から電気的に分離されている。
【００３８】
交点短絡部９の近傍には、信号線３１−１の一方の配線部分３１ａの端部から延びる第１バイパス配線６１が設けられており、近傍のＴＦＴ７−１を介して該交点短絡部９に隣接する画素電極５−１の縁部にまで延びている。この第１バイパス配線６１は、該交点短絡部９を避け、さらに、近傍のＴＦＴ７のドレイン電極３２及びチャネル部７１を避けて迂回する形の幅広の折れ線状である。図示の例では、略くの字状ないしＬ字状であり、先端部が、ＴＦＴ７−１のチャネル部７１から一定の距離を保ちつつ、画素電極５−１の隅部に達している。
【００３９】
第１バイパス配線６１は、配線部分３１ａの端部を露出するコンタクトホール４１を介して、該配線部分３１ａに電気的に接続しており、画素電極５−１には、直接覆って接触することにより電気的に接続している。
【００４０】
一方、第２バイパス配線６２は、信号線３１−１の他方の配線部分３１ｂが、上記画素電極５−１の縁に沿って延びる個所に、短い直線状に設けられる。第２バイパス配線６２も、同様に、配線部分３１ｂの上面を露出させるコンタクトホール４２を介して該配線部分に電気的に接続されるとともに、上記画素電極５−１の縁部を直接被覆することにより該画素電極５−１に電気的に接続されている。
【００４１】
なお、第１バイパス配線６１を設けるにあたり、あらかじめ、配線部分３１ａの端部の近傍で、隣の画素電極５−２の隅部を除去して切り欠き５１を設けている。第１バイパス配線６１と画素電極５−２との電気的に接触を避けるためである。
【００４２】
リペア個所をこのように構成することにより、層間短絡部（交点短絡部９または電極間短絡部９’）をなす異物８の寸法が大きい場合にも、第１及び第２バイパス配線６１，６２を、該異物８から充分に距離を置いて配置することができるため、異物８による断線等の悪影響を受けることがない。
【００４３】
また、第１及び第２バイパス配線６１，６２は、画素パターンにもよるが、かなり幅広に設けることができる。そのため、特には、第１バイパス配線６１走査線３１等の縁にかかる個所で段切れを生じるのを充分に防止することができる。また、配線抵抗を低い状態で安定させることができる。バイパス配線経路が、第１及び第２バイパス配線６１，６２とともに透明導電層からなる画素電極５−１により構成されるが、この画素電極５−１の部分は「配線幅」が極めて広く、また、この部分の実質的な「配線長」が短いことから、充分に低抵抗となっている。
【００４４】
次ぎに、図１及び図４を用いて、リペア部分の製造工程、及びリペア部分のさらに詳細な構成について説明する。
【００４５】
アレイ基板の検査工程により、走査線１１−１と信号線３１−１との間の交点短絡部９が生じていることが判明したならば、例えばＸ−Ｙ可動載置台及び顕微鏡装置を用いて交点短絡部９の位置が正確に特定されるとともに、異物８による断線がどうかの判定が行われる。
【００４６】
異物８による層間短絡である場合には、さらに異物８の概略寸法についても特定された後、配向膜の形成前に、以下の（１）〜（４）の工程が行われる。
【００４７】
（１）　画素電極の切り欠き５１の形成（図４（ｂ））
交点短絡部９の近傍のＴＦＴ７−１が、２つの画素電極５−１，５−２と信号線３１−１とに囲まれる個所に配置されるが、これら画素電極５−１，５−２のうち該ＴＦＴ７−１に接続されない方の画素電極５−２には、交点短絡部９に沿った隅部が除去されて切り欠き５１が形成される。
【００４８】
切り欠き５１は、レーザーを照射することにより、すなわち、レーザー蒸散加工法（Ｚａｐｐｉｎｇ法）により、画素電極５を構成するＩＴＯ膜を、画素電極５−２の隅部で除去して設ける。図示（図１及び図４（ｂ））の例では、正方形に近い矩形状に切り欠き５１が形成される。
【００４９】
（２）　断線部６５，６６，６７の形成（図４（ｂ））
交点短絡部９の両側で、信号線３１−１に一対の断線部６５，６６を設けることにより、交点短絡部９と、他の信号線部分３ａ，３ｂとを切り離す。詳しくは、異物８による交点短絡部９と、コンタクトホール４１との間の適当な個所で、レーザー蒸散加工法（Ｚａｐｐｉｎｇ法）により、信号線３１をなす金属膜及びこれを覆う被覆絶縁膜４が除去されて信号線断線部６５，６６が形成される。
【００５０】
信号線断線部６５，６６は、異物８の縁から離間され、かつ、少なくとも走査線１及びバイパスの領域に掛からないように配置される。そのため、信号線断線部６５，６６を形成する際に走査線１１やバイパス配線６１，６２を損なうことがない。
【００５１】
さらに、ゲート・ドレイン電極間の電極間短絡部９’が形成された場合に対応して、ゲート電極１２の付け根部分を切断する断線部を同様に作成する。
【００５２】
（３）　コンタクトホール４１，４２の形成（図４（ｃ））
また、交点短絡部９の両側にある、信号線３１−１の配線部分３１ａ，３１ｂに、これらの上面を露出させる第１及び第２コンタクトホール４１，４２をそれぞれ設ける。第１コンタクトホール４１は、近傍のＴＦＴ７−１から遠い側で、交点短絡部９に対して、異物８の影響を受けるおそれがない程度に離れた位置に設けられる。これに対して第２コンタクトホール４２は、交点短絡部９から、近傍のＴＦＴ７−１のそばを通り過ぎた個所、すなわち、近傍のＴＦＴ７−１に近接し、かつ２つの画素電極５−１及び５−３に挟まれた個所に設けられている。
【００５３】
これら第１及び第２コンタクトホール４１，４２は、所定個所にレーザー光を照射して、該個所の絶縁膜４を除去する同様のレーザー蒸散加工法（Ｚａｐｐｉｎｇ法）で除去することにより行う。
【００５４】
（４）　バイパス配線６１，６２の形成（図４（ｃ））
次ぎに、レーザーＣＶＤを用いる局部的な金属層の堆積により、第１コンタクトホール４１から、切り欠き５１内の領域、及び近傍のＴＦＴ７−１の個所を通って、該ＴＦＴ７−１に接続した画素電極５−１の縁部にまで至る折れ線状の第１バイパス配線６１を設ける。
【００５５】
図示の例で、第１バイパス配線６１は、まず、第１コンタクトホール４１から切り欠き５１中を、走査線１１の方向、すなわち信号線３１−１に略直角の方向から、接続用の画素電極５−１の側へと傾斜した向きに、直線状に延びている。ここで、第１バイパス配線６１は、画素電極５の切り欠きの縁５１ａから、リーク電流の発生を充分に防止するのに必要な間隔だけ離されている。また、この間隔は、バックライト光の漏れを充分に防止するよう、リーク電流防止のための必要最小限の間隔とされている。
【００５６】
第１バイパス配線６１は、次ぎに、該切り欠き５１中で、直角よりわずかに大きい内角をなして折れ曲がった後、走査線１１を越えて、近傍ＴＦＴ７−１のソース電極３１を覆う個所にまで直線状に延びて、画素電極５−１におけるソース電極３１を覆う縁部の上面にまで延びている。図示の例では、信号線方向からわずかに傾斜して延びており、先端部に進むにつれてわずかに信号線３１−１から離れる。
【００５７】
一方、第２バイパス配線６２は、第２コンタクトホール４２から、やはり信号線３１−１に略直角に、直線状に延びて、画素電極５−１の縁部を覆っている。
【００５８】
このようにして、金属層からなる第１及び第２バイパス配線６１，６２と、これらに電気的に接続された一の画素電極５−１とにより、信号線３−１には、交点短絡部９の一方の側から他方の側へと、交点短絡部９近傍を大きく迂回して延びる一つのバイパス配線経路が形成される。ここで、第１及び第２バイパス配線６１，６２は、交点短絡部９から電極間短絡部９’に至る個所の両側において、信号線３１−１と画素電極５−１とをそれぞれ接続するための最低限の距離に設けることができる。
【００５９】
したがって、交点短絡部９ないし電極間短絡部９’を大きく迂回しつつも、レーザーＣＶＤによる配線長の合計は、一つのコの字状バイパス配線を設ける場合に比べて長くなるわけでない。すなわち、層間短絡の状態や異物の寸法に拘わらず、レーザーＣＶＤのための処理時間をほぼ一定にすることができる。
【００６０】
本実施例では異物８の除去を行っていない。しかし、層間短絡の原因となる異物８は、通常、安定であって、液晶層に悪影響を与える物質が染み出すことがない。そのため、異物８が突き刺さったままであっても、一般には、リペア後に何ら問題を引き起こさない。
【００６１】
以下に、レーザーＣＶＤ及びレーザー照射の条件についての具体例を挙げる。
【００６２】
レーザーＣＶＤによる導電層の堆積には、レーザー光源として、Ｎｄ^＋３：ＹＡＧレーザー装置を用い、この第３高調波（３４９ｎｍ）を使用した。
【００６３】
バイパス配線６１，６２の作成の際には、タングステン（Ｗ）を局部的に堆積させるように、ソースガスとしてタングステン含有カルボニル化合物、例えばＷ（ＣＯ）_６を用いた他、キャリアガスとしてアルゴンガス（Ａｒ）を用いた。また、例えば、連続発振のレーザー光であって、最大平均出力が１００ｍＷ（２ｋＨｚ）以上であるものを用い、配線幅が約１０μｍ、膜厚が約０．３μｍの配線層が堆積されるようにした。信号線３１の幅は約５μｍである。
【００６４】
上記具体例のようにタングステン含有カルボニル化合物を用いるならば、レーザー光による分解・堆積効率が高く、成膜安定性が優れるので、好ましい。しかし、クロムカルボニル等の他のソースガスも場合により使用可能である。したがって、バイパス配線６をクロム（Ｃｒ）その他の金属により形成することもできる。一方、キャリアガスとしては、不活性であるアルゴンガスが好ましいが、窒素ガス等も使用可能である。
【００６５】
バイパス配線６１，６２の幅は、レーザー光のスリット幅やエネルギーレベルを調整して、例えば３〜２５μｍの範囲から適宜選択することができる。また、膜厚が例えば１．０μｍ以下の範囲から適宜選択することができる。
【００６６】
一方、画素電極５を構成するＩＴＯ膜を除去して切り欠き５１を設けるためには、例えば、上記と同様のレーザー装置を用い超音波Ｑスイッチ素子により変調されてパルス状に発振するレーザー光であって、レーザー発振器直後のエネルギーレベルが０．４〜０．６ｍＪ（１〜１０Ｈｚ）の範囲内であるものを用いる。
【００６７】
また、コンタクトホール４１，４２の形成のためのレーザーによる絶縁膜４の除去の際には、例えば、同様のレーザー光であって、最大出力エネルギーが０．６ｍＪ／パルスを越えるものを用いる。
【００６８】
このように、レーザーＣＶＤによるバイパス配線６の形成と、レーザーによる切り欠き５１及びコンタクトホール４１，４２の形成とを、同一のレーザー装置でもって、効率よく行うことができる。
【００６９】
バイパス配線６１，６２の形成のためのレーザーＣＶＤの際には、画素電極５に近接した個所に配線を形成するため、画素電極がＩＴＯ等からなる透明電極である場合に、ＹＡＧレーザーまたはＹＬＦレーザーの第３高調波といった紫外線領域のレーザー光を用いるのが好ましい。しかし、画素電極がアルミニウム系金属等の金属膜からなる反射型電極である場合には、ＹＡＧレーザーまたはＹＬＦレーザーの第２高調波を用いることができる。
【００７０】
レーザー光の光源としては、上記具体例のようなＹＡＧレーザー、またはＹＬＦレーザーを用いるのが、上記範囲のエネルギーレベルを容易に得られることから好ましい。しかし、場合によっては炭酸ガスレーザーその他のレーザーを使用することも可能である。
【００７１】
以上に説明した実施例によると、レーザーＣＶＤによるバイパス配線６１，６２を、異物８、及び交点短絡部９または電極間短絡部９’から充分に距離を置いて設けることができる。そのため、バイパス配線６１，６２に、異物８等に起因する段切れや導電層形成不良個所が生じることなく、成功率及び信頼性の高いリペアを行うことができる。
【００７２】
しかも、レーザーカットやレーザーＣＶＤによる配線形成の長さ寸法、一つのコの字状バイパス配線を設ける場合（特開２００１−７７１９８（特願平１１−２４５５０８））と差がないため、リペアのための処理時間はほぼ一定である。
【００７３】
また、バイパス配線６１，６２の幅についての制約が少なく、一般的な画素パターンでは信号線等に比べてもかなり幅広に形成することができる。幅広とすることで、走査線の両縁等での段切れのおそれも充分に小さくすることができ、それ以外の個所でも配線の信頼性を高くし、配線抵抗を低い値で安定させることができる。
【００７４】
なお、上記のようなリペアにより、信号線３１−１に沿った線状の非表示領域（線欠）が、一つの点欠陥に変換される。信号線３１−１の接続に用いた画素電極５−１には、信号線からの電圧が常時印加されることとなったためである。
【００７５】
上記リペア方法によると、走査線と信号線との層間短絡をリペアするにあたり、成膜、露光等のパターニング工程を行う必要や、リペア用の予備配線を設けておく必要がなく、また、異物による断線の場合にも必ずしも異物を除去する必要がない。そのため、リペアのための工程に起因して、新たな不良や不具合を発生させるおそれがなく、また、周縁部非表示領域の幅を増加させたり画素開口率その他に悪影響を与えることもない。
【００７６】
特には、異物に起因する断線の場合、異物の種類や性状及び寸法形状に拘わらず、リペア用の配線に段切れ等の不良が生じることなく、簡便で低コストの方法により確実にリペアを行うことができる。
【００７７】
上記実施例により、層間短絡による欠陥が検出された不良品のアレイ基板から、充分に正常に動作するアレイ基板を確実に得ることができるため、アレイ基板の製品歩留まりを向上することができる。しかも、ほとんど最小限の工程負担及び装置負担により確実にリペアを行うことができるため、アレイ基板の製造効率を向上させるとともに、アレイ基板の製造コストを全体として低減することができる。また、不良品を廃棄するための工程及びコスト負担を低減することともなる。
【００７８】
上記実施例においては、信号線が比較的寸法の大きい異物により短絡が生じた場合のリペアについてだけ説明したが、そのような異物により層間短絡が生じたかどうかについての判定の後、そうでないと判断した場合には、レーザーＣＶＤにより一つのコの字状配線のみによりパイパス配線経路を設けることもできる。また、寸法の大きい異物による層間短絡以外の層間短絡についても、上記と同様、層間短絡部から迂回する、かなり幅広のバイパス配線経路によるリペアを行うことができる。この場合、リペア工程が若干複雑になるものの、段切れ等の不良の発生のおそれをより少なくして線欠陥をより確実にリペアすることができる。
【００７９】
上記実施例によると、リペアを施した信号線３１−１の電気抵抗について、他の信号線３１とほぼ同程度に保つことができる。したがって、駆動周波数が高くなった場合にも書き込み不足等の不良が生じるのを防ぐことができる。
【００８０】
上記実施例では、切り欠き５１を矩形状に設け、第１バイパス配線６１が、この領域内で略直角に折れ曲がる形状に設定されているので、レーザー照射スポットの位置合わせが容易となっている。しかし、第１バイパス配線６１は、滑らかな曲線からなる湾曲状または略Ｓ字状等であっても良く、また、場合によっては、１本の直線状であっても良い。
【００８１】
なお、画素電極を信号線に短絡するためのリペア回路が設けられている場合には、場合により、第２バイパス配線６２を省略することも可能である。しかし、コンタクト部の抵抗の問題から、通常は、レーザーＣＶＤ等によって第２バイパス配線６２を設けるべきである。
【００８２】
上記実施例においては、信号線が走査線の上層側に設けられる場合について説明したが、ＴＦＴがトップゲート型であって走査線が信号線よりも上層に設けられている場合にも全く同様である。
【００８３】
また、上記実施例においては、ＴＦＴのゲート電極が走査線からの枝状延在部からなるものとして説明したが、走査線そのものによりゲート電極が形成されている場合、すなわち、２つの画素ドット開口にまたがるようにＴＦＴが設けられている場合にも、ＴＦＴの近傍を経て一方のバイパス配線が配置されることに変わりがない。但し、この場合、ゲート電極を走査線から分離することは困難であるため、信号線から枝状に延びてドレイン電極をなす部分の付け根をレーザーにより切断する。
【００８４】
さらに、第１バイパス配線がＴＦＴの配置個所の一部をかすめるように延びているのでも良い。例えば、走査線から枝状に延びるゲート電極１２の付け根部分のみをかすめるように延びていても良い。また、場合によっては、ＴＦＴの配置個所から逸れて、走査線を越えるものであっても良い。
【００８５】
上記実施例においては、信号線が層間絶縁膜により覆われるとして説明したが、信号線が画素電極とともに一つの絶縁膜上に配置されていても良い。この場合には、断線部の両側で信号線を露出させるコンタクトホールを設ける必要がない。また、層間絶縁膜を介して、金属層からなる信号線とＩＴＯ膜からなる冗長配線とが重ね合わされる構造であって、異物により冗長配線もが断線している場合に、冗長配線の部分同士をバイパス配線経路により接続するのであっても良い。
【００８６】
上記実施例においては、アモルファスシリコン（ａ−Ｓｉ）ＴＦＴタイプのアレイ基板について説明したが、多結晶シリコン（ｐ−Ｓｉ）ＴＦＴタイプ等のアレイ基板であっても同様である。この場合、例えば、特開２０００−３３０４８４や特開２００１−３３９０７０に記載の方法により作成したアレイ基板について、上記と同様の方法によりリペアを行うことができる。
【００８７】
【発明の効果】
走査線と信号線との層間短絡が生じた場合に、短絡個所の状態に拘わらず、特には層間短絡の原因となる異物の種類や寸法・形状に拘わらず、確実にリペアを行うことができる。
【図面の簡単な説明】
【図１】リペア個所の構造を模式的に示す、実施例のアレイ基板の要部平面図である。
【図２】リペア個所の構造を模式的に示す、実施例のアレイ基板の要部の積層断面斜視図である。
【図３】ＴＦＴ近傍の構造を示す積層断面図である。
【図４】アレイ基板のリペアの工程を説明するための部分平面図による模式的な工程図である。
【符号の説明】
３１　信号線
４１，４２　レーザー照射により作成したコンタクトホール
５　画素電極
５１　レーザー照射による画素電極の切り欠き
６１　レーザーＣＶＤによる第１バイパス配線
６２　レーザーＣＶＤによる第２バイパス配線
６５，６６　レーザーカットによる断線部
８　非絶縁性の異物
９　層間短絡部（交点での短絡）
９’　電極間短絡部（ゲート電極とドレイン電極との短絡）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an array substrate used for a flat panel display device typified by a liquid crystal display device and a method for manufacturing the same. In particular, the present invention relates to an array substrate that corrects (repairs) a short circuit between upper and lower wirings in a pixel region and a method of manufacturing the same.
[0002]
[Prior art]
2. Description of the Related Art In recent years, flat display devices such as liquid crystal display devices have been used in various fields as display devices such as personal computers, word processors or TVs, and as projection display devices, taking advantage of the features of thinness, light weight, and low power consumption. ing.
[0003]
Among them, active matrix display devices in which a switch element is electrically connected to each pixel electrode are capable of realizing good display images without crosstalk between adjacent pixels, and are being actively researched and developed. .
[0004]
Hereinafter, the configuration of the active matrix type liquid crystal display device of a light transmission type will be briefly described by way of example.
[0005]
In general, an active matrix type liquid crystal display device has a matrix array substrate (hereinafter, referred to as an array substrate) and an opposing substrate which are arranged close to each other at a predetermined interval, and an alignment film provided on a surface layer of both substrates during this interval. , The liquid crystal layer is held.
[0006]
In an array substrate, for example, a plurality of signal lines as an upper metal wiring pattern and a plurality of scanning lines as a lower metal wiring pattern are formed in a grid on a transparent insulating substrate such as glass via an insulating film. A pixel electrode made of a transparent conductive material such as ITO (Indium-Tin-Oxide) is arranged in a region corresponding to each grid of the grid. At each intersection of the grid, a switching element for controlling each pixel electrode is arranged. When the switching element is a thin film transistor (hereinafter abbreviated as TFT), the gate electrode of the TFT is electrically connected to the scanning line, the drain electrode is electrically connected to the signal line, and the source electrode is electrically connected to the pixel electrode. It is connected to the.
[0007]
The opposing substrate is configured such that an opposing electrode made of ITO or the like is arranged on a transparent insulating substrate such as glass, and a color filter layer is arranged if color display is realized.
[0008]
In reducing the manufacturing cost of such an active matrix liquid crystal display device, the number of steps for manufacturing the array substrate is large, and therefore the cost ratio of the array substrate is high.
[0009]
Therefore, in Japanese Patent Application Laid-Open No. Hei 9-160076 (Japanese Patent Application No. Hei 8-260572), the pixel electrode is arranged on the uppermost layer, and accordingly, the semiconductor film and the like are formed in the same mask pattern together with the signal lines, source and drain electrodes. After the patterning is performed collectively, a contact hole for the source electrode for connecting the source electrode and the pixel electrode is formed, and a contact hole for exposing the connection end of the signal line or the scanning line is simultaneously formed. It is proposed to do.
[0010]
On the other hand, in the process of manufacturing an array substrate as described above, at the place where the upper wiring pattern and the lower wiring pattern cross or overlap, due to the presence of a defect in the insulating film or the presence of a non-insulating foreign substance therebetween, Interlayer short-circuit (interlayer short-circuit or interlayer leak) may occur between the upper and lower wiring patterns.
[0011]
When such an interlayer short circuit occurs, image display performance is significantly impaired. In particular, if a scanning line and a signal line are short-circuited at the intersection, a continuous display defect will be generated, which will increase the proportion of defective products that cannot be shipped as a product, resulting in a cost increase. It becomes.
[0012]
Therefore, by thoroughly controlling the manufacturing process to suppress the occurrence of such an interlayer short-circuit, foreign substances are reduced and defects in the insulating film and the metal film are reduced.
[0013]
However, the occurrence of an interlayer short-circuit at a certain rate is still unavoidable, and the array substrate in which the interlayer short-circuit was found in the inspection process was discarded as a defective product. The disposal cost increases the manufacturing cost of the array substrate and reduces the production efficiency.
[0014]
In particular, in the case of an array substrate used for a large-sized and high-definition flat panel display device, the influence on the production yield due to the occurrence of interlayer short-circuit has been a serious problem.
[0015]
Therefore, the present inventors have proposed the following repair method (Japanese Patent Application Laid-Open No. 2001-77198 (Japanese Patent Application No. 11-245508)). When an interlayer short circuit occurs at an intersection (three-dimensional intersection) between an upper-layer wiring (for example, a signal line) and a lower-layer wiring (for example, a scanning line), a pair of disconnections that separates the intersection from the upper-layer wiring The part is provided by laser cutting. Then, a U-shaped bypass line is provided by laser CVD so that the upper layer side line is conducted between portions on both sides of the intersection.
[0016]
[Patent Document 1] JP-A-2001-77198
[0017]
[Problems to be solved by the invention]
However, when such a repair method is performed, the repair may fail. In particular, the electrical connection by the U-shaped bypass wiring may not be sufficiently performed.
[0018]
As a result of diligent studies on the cause, the present inventor has found that foreign matter often remains at the intersection of the signal line and the scanning line, and the relatively large foreign matter may hinder the formation of the bypass wiring. I came to know that.
[0019]
When a foreign matter having a certain size or more remains, a bypass wiring is formed by laser CVD so as to cross a part of the foreign matter. At the crossing point, the conductive layer was not sufficiently formed by laser CVD, or disconnection due to disconnection of the bypass wiring occurred at the edge of the foreign matter in some cases.
[0020]
Then, first, the removal of the remaining foreign matter by laser irradiation was examined beforehand. However, when the remaining foreign matter is removed, the lower scanning line may be disconnected. Further, a new short circuit between the scanning line and the signal line may be generated around the portion where the foreign matter remains.
[0021]
The present invention has been made in view of the above problems, and particularly relates to a short circuit generated between a scanning line and a signal line in an array substrate for a flat display device and a method of manufacturing the same, regardless of the state of the short circuit point. Provides a device that can reliably perform repair regardless of the type, size, and shape of a foreign substance that causes an interlayer short circuit.
[0022]
[Means for Solving the Problems]
The array substrate of the present invention includes a plurality of scanning lines, a plurality of signal lines arranged substantially orthogonal to the scanning lines via the first insulating film, and a plurality of signal lines near each intersection formed by the scanning lines and the signal lines. A switching element arranged and one terminal electrically connected to the signal line, a second insulating film covering a laminated wiring pattern including the scanning line, the signal line, and the switching element; and a second insulating film on the second insulating film. A pixel electrode that is arranged in a matrix corresponding to each of the intersections, and a pixel electrode contact hole that penetrates through the second insulating film and connects another terminal of the switching element to the pixel electrode. In an array substrate for a display device, between one of the scanning lines and one of the signal lines, an intersecting portion thereof or an interlayer short-circuit portion generated between electrodes of the switching element related thereto, In the vicinity of the intersection, a pair of wiring disconnection portions that separates one of the scanning lines and the one signal line into the intersection, the first and second wiring portions on both sides thereof, An electrode branch disconnection portion that separates a portion that is branched from the one scanning line or the one signal line and forms an electrode of one switching element from the one scanning line or one signal line; It extends from the wiring portion in the vicinity of the intersection and bypassing the channel portion of the one switching element, thereby contacting the upper surface of the one pixel electrode electrically connected to the switching element and conducting. A first bypass wiring, and a second bypass wiring extending from the second wiring portion to the one pixel electrode adjacent thereto and in contact with the upper surface of the one pixel electrode to conduct. Features.
[0023]
With the above configuration, when an interlayer short circuit occurs between the scanning line and the signal line, the repair can be reliably performed regardless of the state of the short-circuit location, in particular, regardless of the type, size, and shape of the foreign matter that causes the interlayer short circuit. It can be carried out.
[0024]
Preferably, corners of the other pixel electrodes are removed to prevent conduction between the first bypass wiring and the other pixel electrodes.
[0025]
With such a configuration, even when a pixel electrode other than the one used for the repair wiring protrudes to a position close to the intersection, a short circuit with the pixel electrode is sufficiently prevented and the width is sufficiently increased. Wide bypass wiring can be arranged.
[0026]
The method for manufacturing an array substrate according to the present invention includes a plurality of scanning lines, a plurality of signal lines arranged substantially orthogonal to the scanning lines, and a matrix formed so as to correspond to each intersection formed by the scanning lines and the signal lines. A method for manufacturing an array substrate for a flat panel display device, comprising: pixel electrodes arranged in a matrix; and switching elements provided in the vicinity of each of the intersections and configured to input signals from the signal lines to the pixel electrodes. Then, by a series of film formation and patterning, a film formation and patterning step of completing the scanning line, the signal line, the pixel electrode and the switching element, and, after the film formation and patterning step, one scanning line A step of detecting an intersection between these signal lines or an inter-layer short-circuit portion generated between the electrodes of the switching element related to the one signal line; Providing a pair of wiring disconnection parts by laser irradiation for separating one wiring of the one signal line into the crossing part and first and second wiring parts on both sides thereof; Conducting to a wiring portion, extending from here near the intersection and bypassing the channel portion of the switching element, and the other end contacts the upper surface of one of the pixel electrodes electrically connected to the switching element. Providing a first bypass wiring which is electrically connected to the second wiring portion by one end, and one end of which is electrically connected to the second wiring portion, and extends from the second wiring portion to the one pixel electrode adjacent to the second bypass portion; Providing a second bypass wiring which is brought into contact with the upper surface of the semiconductor device and is electrically connected thereto by laser CVD.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
An array substrate according to an embodiment and a method of manufacturing the same will be described with reference to FIGS. Hereinafter, an array substrate for a normally white mode transmission type liquid crystal display device using an inverted stagger type amorphous silicon (a-Si) TFT as a switching element of each pixel will be described as an example. Also, a description will be given of an example of correction (repair) in a case where an interlayer short circuit occurs at an intersection between a scanning line and a signal line due to a relatively large foreign matter.
[0028]
FIG. 1 is a partial plan view of an array substrate 10 schematically showing the entire pixel dot including a repair portion, and FIG. 2 is a perspective view of a lamination section (II-II cross section in FIG. 1) schematically showing the repair portion. FIG. Further, the partial cross-sectional view of FIG. 3 shows a laminated structure near the TFT (a cross section taken along the line III-III of FIG. 1).
[0029]
In the illustrated example, the intersection short-circuit portion 9 is generated when a non-insulating foreign material 8 is arranged as if it pierces a single intersection (solid intersection) formed by the scanning line 11-1 and the signal line 31-1. It is a thing. The intersection short-circuit portion 9 is separated from the other wiring portions 31a and 31b of the signal line by a pair of disconnection portions 65 and 66, respectively. The wiring portions 31a and 31b thus separated are electrically connected to one pixel electrode 5-1 through the first and second bypass wirings 61 and 62, respectively. That is, the pixel electrodes 5-1 and the first and second bypass lines 61 and 62 are electrically connected to each other by the bypass line path.
[0030]
In the vicinity of the intersection short-circuiting portion 9, the extending portion of the scanning line 11 forming the gate electrode 12 is separated by a disconnection portion 67 at the base. This is for the following reason. When a short circuit between one signal line 31-1 and one scanning line 11-1 is detected as a result of the electrical inspection of the array substrate, the short circuit is not necessarily caused at the intersection thereof, and There is a possibility that a short circuit occurs between the drain electrode 32 and the gate electrode 12 that are connected to each other. In the case of such a short circuit between the electrodes 12 and 32 of the TFT 7, the gate electrode 12 portion must be separated from the scanning line 11 to separate the gate-drain electrode short-circuiting portion 9 ′ from the scanning line 11. It doesn't.
[0031]
In the array substrate 10 of the embodiment, a plurality of scanning lines 11 (gate electrode lines) and a plurality of signal lines 31 (drain electrode lines, data lines) are formed on a glass substrate 18 by a gate insulating film 15 (FIGS. 1 and 3). ) Are arranged so as to be orthogonal to each other. The pixel electrode 5 is arranged in a matrix so as to cover substantially the entire pixel dot opening defined by the scanning line 11 and the signal line 31 corresponding to each intersection formed by the scanning line 11 and the signal line 31. Is arranged. A TFT 7 for switching a signal input from the signal line 31 to the pixel electrode 5 according to a scanning pulse applied to the scanning line 11 is disposed near each intersection between the scanning line 11 and the signal line 31. I have.
[0032]
The array substrate 10 includes, in order from the bottom, (1) a pattern of a first conductive layer including a scanning line 11 and a gate electrode 12 of a TFT 7 made of a molybdenum-tungsten alloy (MoW) film or an aluminum (Al) based metal film or the like And (2) a gate insulating film 15 made of a silicon oxide layer and a silicon nitride layer, and (3) a signal line 31 made of an aluminum (Al) -based metal film or the like, and source and drain electrodes 33 and 32 of the TFT 7. The pattern of the second conductive layer, (4) the interlayer insulating film 4 made of a silicon nitride film or the like, and (5) the pattern of the third conductive layer made of a transparent conductive material such as ITO and including the pixel electrode 5 are overlapped. Is arranged. The pixel electrode 5 is electrically connected to the source electrode 33 of the TFT 7 through a contact hole 43 penetrating through the interlayer insulating film 4 (FIG. 3).
[0033]
Therefore, the pixel electrode 5 is located on the uppermost layer of the array substrate 10 except for the liquid crystal alignment film (not shown).
[0034]
In the example shown in FIG. 3, the TFT 7 is of a channel stopper type in which a branch extending portion of the scanning line 11 is used as the gate electrode 12. A semiconductor active layer 34 of amorphous silicon (a-Si: H) or the like is disposed at a position covering the gate electrode 12 via the gate insulating film 15. On the semiconductor active layer 34, the channel protective film 2 is disposed at a substantially central channel portion 71, and phosphorus-doped amorphous silicon (n ⁺ An ohmic contact layer 39 made of a-Si: H) or the like is stacked. Further thereon, a source electrode 33 and a drain electrode 32 are arranged.
[0035]
The steps of forming and patterning signal lines, scanning lines, TFTs, pixel electrodes, and the like on the array substrate are performed according to, for example, a manufacturing method proposed in Japanese Patent Application Laid-Open Nos. 9-160076 and 2000-267595. By patterning the wiring layer pattern including the signal line and the pattern of the semiconductor layer of the TFT collectively, the patterning can be efficiently performed with a small number of patterning steps.
[0036]
In the array substrate of the embodiment, the repair portion is configured in detail as follows. As schematically shown in FIGS. 1 and 2, the intersection short-circuit portion 9 is a portion where the scanning line 11-1 and the signal line 31-1 are short-circuited via the foreign matter 3 having a large size.
[0037]
The signal line 31-1 is provided with disconnection portions 65 and 66 at positions where the intersection short-circuit portion 9 is sandwiched, whereby the respective wiring portions 31a and 31b of the signal line 31-1 sandwiching the intersection short-circuit portion 9 are It is electrically separated from the intersection short-circuit portion 9 and the scanning line 11-1 connected thereto.
[0038]
A first bypass wiring 61 extending from an end of one of the wiring portions 31a of the signal line 31-1 is provided near the intersection short-circuit portion 9, and is connected to the intersection short-circuit portion 9 via the nearby TFT 7-1. It extends to the edge of the adjacent pixel electrode 5-1. The first bypass wiring 61 has a wide bent line shape avoiding the intersection short-circuit portion 9 and further bypassing the drain electrode 32 and the channel portion 71 of the nearby TFT 7. In the example shown in the drawing, the shape is substantially a letter shape or an L shape, and the tip portion reaches the corner portion of the pixel electrode 5-1 while keeping a certain distance from the channel portion 71 of the TFT 7-1.
[0039]
The first bypass wiring 61 is electrically connected to the wiring portion 31a via the contact hole 41 exposing the end of the wiring portion 31a, and directly covers and contacts the pixel electrode 5-1. Are electrically connected.
[0040]
On the other hand, the second bypass wiring 62 is provided in a short straight line at a position where the other wiring portion 31b of the signal line 31-1 extends along the edge of the pixel electrode 5-1. Similarly, the second bypass wiring 62 is electrically connected to the wiring portion via the contact hole 42 exposing the upper surface of the wiring portion 31b, and directly covers the edge of the pixel electrode 5-1. Is electrically connected to the pixel electrode 5-1.
[0041]
When the first bypass wiring 61 is provided, the notch 51 is provided in advance in the vicinity of the end of the wiring portion 31a by removing the corner of the adjacent pixel electrode 5-2. This is to avoid electrical contact between the first bypass wiring 61 and the pixel electrode 5-2.
[0042]
By configuring the repair portion in this way, even when the size of the foreign material 8 forming the interlayer short-circuit portion (intersection short-circuit portion 9 or inter-electrode short-circuit portion 9 ') is large, the first and second bypass wirings 61 and 62 can be formed. Since it can be arranged at a sufficient distance from the foreign matter 8, there is no adverse effect such as disconnection due to the foreign matter 8.
[0043]
Further, the first and second bypass wirings 61 and 62 can be provided to be considerably wide depending on the pixel pattern. For this reason, in particular, it is possible to sufficiently prevent the occurrence of a step break at a location on the edge of the first bypass wiring 61 or the scanning line 31 or the like. Further, the wiring resistance can be stabilized in a low state. The bypass wiring path is constituted by the pixel electrode 5-1 made of a transparent conductive layer together with the first and second bypass wirings 61 and 62, and the portion of the pixel electrode 5-1 has an extremely wide "wiring width". Since the substantial "wiring length" of this portion is short, the resistance is sufficiently low.
[0044]
Next, a manufacturing process of the repair portion and a more detailed configuration of the repair portion will be described with reference to FIGS.
[0045]
If it is found by the inspection process of the array substrate that the intersection short-circuit portion 9 between the scanning line 11-1 and the signal line 31-1 has occurred, for example, using an XY movable mounting table and a microscope device The position of the intersection short-circuit portion 9 is accurately specified, and a determination is made as to whether there is a disconnection due to the foreign matter 8.
[0046]
In the case of an interlayer short-circuit due to the foreign material 8, the following steps (1) to (4) are performed after the general size of the foreign material 8 is specified and before the alignment film is formed.
[0047]
(1) Formation of Notch 51 of Pixel Electrode (FIG. 4B)
The TFT 7-1 in the vicinity of the intersection short-circuiting portion 9 is disposed at a place surrounded by the two pixel electrodes 5-1 and 5-2 and the signal line 31-1, and these pixel electrodes 5-1 and 5-2 Of the pixel electrode 5-2 that is not connected to the TFT 7-1, a corner along the intersection short-circuit portion 9 is removed to form a notch 51.
[0048]
The notch 51 is provided by irradiating a laser, that is, by removing the ITO film forming the pixel electrode 5 at a corner of the pixel electrode 5-2 by a laser evaporation process (Zapping method). In the example shown in FIGS. 1 and 4B, the notch 51 is formed in a rectangular shape close to a square.
[0049]
(2) Formation of disconnection parts 65, 66, 67 (FIG. 4B)
On both sides of the intersection short-circuit portion 9, the signal line 31-1 is provided with a pair of disconnection portions 65 and 66 to separate the intersection short-circuit portion 9 from the other signal line portions 3a and 3b. Specifically, a metal film forming the signal line 31 and a coating insulating film 4 covering the metal film are formed by a laser evaporation process (Zapping method) at an appropriate location between the intersection short-circuit portion 9 due to the foreign material 8 and the contact hole 41. This is removed to form signal line disconnection portions 65 and 66.
[0050]
The signal line disconnection portions 65 and 66 are arranged so as to be separated from the edge of the foreign matter 8 and not to be at least applied to the scanning line 1 and the bypass area. Therefore, when forming the signal line disconnection portions 65 and 66, the scanning lines 11 and the bypass lines 61 and 62 are not damaged.
[0051]
Further, in response to the formation of the inter-electrode short-circuit portion 9 'between the gate and drain electrodes, a disconnection portion for cutting the base portion of the gate electrode 12 is similarly created.
[0052]
(3) Formation of contact holes 41 and 42 (FIG. 4C)
Further, first and second contact holes 41 and 42 for exposing the upper surfaces thereof are provided in the wiring portions 31a and 31b of the signal line 31-1 on both sides of the intersection short-circuit portion 9, respectively. The first contact hole 41 is provided on a side far from the neighboring TFT 7-1 and at a position away from the intersection short-circuit portion 9 to such an extent that there is no possibility of being affected by the foreign matter 8. On the other hand, the second contact hole 42 is located between the intersection short-circuit portion 9 and a portion passing by the nearby TFT 7-1, that is, in the vicinity of the nearby TFT 7-1 and the two pixel electrodes 5-1 and 5 -3.
[0053]
The first and second contact holes 41 and 42 are formed by irradiating a laser beam to a predetermined location and removing the insulating film 4 at the location by a similar laser evaporation process (Zapping method).
[0054]
(4) Formation of bypass wirings 61 and 62 (FIG. 4C)
Next, the pixel connected to the TFT 7-1 from the first contact hole 41 through the region in the notch 51 and the vicinity of the TFT 7-1 by the local deposition of a metal layer using laser CVD. A first bypass wiring 61 having a polygonal line extending to the edge of the electrode 5-1 is provided.
[0055]
In the illustrated example, the first bypass wiring 61 is connected to the pixel electrode for connection from the first contact hole 41 in the notch 51 in the direction of the scanning line 11, that is, in a direction substantially perpendicular to the signal line 31-1. It extends linearly in a direction inclined toward 5-1. Here, the first bypass wiring 61 is separated from the cutout edge 51a of the pixel electrode 5 by an interval necessary to sufficiently prevent the occurrence of a leak current. In addition, the interval is set to a minimum interval necessary for preventing leakage current so as to sufficiently prevent leakage of backlight light.
[0056]
Next, the first bypass wiring 61 is bent in the notch 51 at an inner angle slightly larger than a right angle, and then extends beyond the scanning line 11 to a position covering the source electrode 31 of the neighboring TFT 7-1. It extends linearly and extends to the upper surface of the edge of the pixel electrode 5-1 covering the source electrode 31. In the illustrated example, it extends slightly inclining from the signal line direction, and slightly separates from the signal line 31-1 toward the tip.
[0057]
On the other hand, the second bypass wiring 62 linearly extends from the second contact hole 42 substantially also at right angles to the signal line 31-1, and covers the edge of the pixel electrode 5-1.
[0058]
In this way, the first and second bypass wires 61 and 62 made of a metal layer and the one pixel electrode 5-1 electrically connected to the first and second bypass wires 61 and 62 make the signal line 3-1 have an intersection short-circuit portion. One bypass wiring path is formed extending from one side of 9 to the other side and largely bypassing the vicinity of the intersection short-circuit portion 9. Here, the first and second bypass wirings 61 and 62 connect the signal line 31-1 and the pixel electrode 5-1 respectively on both sides of a portion from the intersection short-circuit portion 9 to the inter-electrode short-circuit portion 9 '. Can be provided at the minimum distance.
[0059]
Therefore, while largely bypassing the intersection short-circuit portion 9 or the inter-electrode short-circuit portion 9 ', the total wiring length by laser CVD is not longer than in the case where one U-shaped bypass wiring is provided. That is, the processing time for laser CVD can be made substantially constant irrespective of the state of interlayer short-circuit and the size of foreign matter.
[0060]
In this embodiment, the removal of the foreign matter 8 is not performed. However, the foreign material 8 that causes an interlayer short circuit is usually stable, and does not exude a substance that adversely affects the liquid crystal layer. Therefore, even if the foreign matter 8 remains pierced, generally, no problem occurs after the repair.
[0061]
Hereinafter, specific examples of the conditions of laser CVD and laser irradiation will be described.
[0062]
For deposition of the conductive layer by laser CVD, Nd is used as a laser light source. ⁺³ : Using a YAG laser device, this third harmonic (349 nm) was used.
[0063]
At the time of forming the bypass wirings 61 and 62, a tungsten-containing carbonyl compound such as W (CO) is used as a source gas so that tungsten (W) is locally deposited. ₆ And argon gas (Ar) as a carrier gas. Further, for example, a continuous wave laser beam having a maximum average output of 100 mW (2 kHz) or more is used, and a wiring layer having a wiring width of about 10 μm and a film thickness of about 0.3 μm is deposited. did. The width of the signal line 31 is about 5 μm.
[0064]
It is preferable to use a tungsten-containing carbonyl compound as in the above specific examples, since the decomposition / deposition efficiency by laser light is high and the film formation stability is excellent. However, other source gases, such as chromium carbonyl, may optionally be used. Therefore, the bypass wiring 6 can be formed of chromium (Cr) or another metal. On the other hand, as the carrier gas, an inert argon gas is preferable, but a nitrogen gas or the like can also be used.
[0065]
The width of the bypass wirings 61 and 62 can be appropriately selected from, for example, a range of 3 to 25 μm by adjusting the slit width and the energy level of the laser light. Further, the film thickness can be appropriately selected, for example, from a range of 1.0 μm or less.
[0066]
On the other hand, in order to remove the ITO film forming the pixel electrode 5 and provide the notch 51, for example, using a laser device similar to the above, a laser beam modulated by an ultrasonic Q switch element and oscillating in a pulse shape is used. An energy level immediately after the laser oscillator is in the range of 0.4 to 0.6 mJ (1 to 10 Hz).
[0067]
When the insulating film 4 is removed by a laser for forming the contact holes 41 and 42, for example, the same laser light having a maximum output energy exceeding 0.6 mJ / pulse is used.
[0068]
In this manner, the formation of the bypass wiring 6 by laser CVD and the formation of the notch 51 and the contact holes 41 and 42 by laser can be efficiently performed by the same laser device.
[0069]
In the case of laser CVD for forming the bypass wirings 61 and 62, a wiring is formed at a position close to the pixel electrode 5. Therefore, when the pixel electrode is a transparent electrode made of ITO or the like, a YAG laser or a YLF laser is used. It is preferable to use a laser beam in the ultraviolet region, such as the third harmonic. However, when the pixel electrode is a reflective electrode made of a metal film such as an aluminum-based metal, a second harmonic of a YAG laser or a YLF laser can be used.
[0070]
It is preferable to use a YAG laser or a YLF laser as described above as a light source of the laser light because an energy level in the above range can be easily obtained. However, in some cases, a carbon dioxide laser or other lasers can be used.
[0071]
According to the embodiment described above, the bypass wires 61 and 62 formed by laser CVD can be provided at a sufficient distance from the foreign material 8 and the intersection short-circuit portion 9 or the inter-electrode short-circuit portion 9 '. Therefore, a repair with a high success rate and high reliability can be performed on the bypass wires 61 and 62 without occurrence of disconnection of the step or defective portion of the conductive layer due to the foreign matter 8 or the like.
[0072]
In addition, since there is no difference between the length of the wiring formed by laser cutting or laser CVD and the case where one U-shaped bypass wiring is provided (Japanese Patent Application Laid-Open No. 2001-77198 (Japanese Patent Application No. 11-245508)), it is necessary to perform repair. Is almost constant.
[0073]
In addition, there is little restriction on the width of the bypass wirings 61 and 62, and a general pixel pattern can be formed much wider than a signal line or the like. By increasing the width, the risk of disconnection at both edges of the scanning line can be sufficiently reduced, and the reliability of the wiring can be increased in other places, and the wiring resistance can be stabilized at a low value. it can.
[0074]
By the above-described repair, a linear non-display area (line gap) along the signal line 31-1 is converted into one point defect. This is because the voltage from the signal line is always applied to the pixel electrode 5-1 used to connect the signal line 31-1.
[0075]
According to the above repair method, in repairing an interlayer short circuit between a scanning line and a signal line, there is no need to perform a patterning process such as film formation and exposure, and it is not necessary to provide a spare wiring for repair. Even in the case of disconnection, it is not always necessary to remove foreign matter. Therefore, there is no possibility that a new defect or defect will occur due to the repair process, and the width of the peripheral non-display area will not be increased, and the pixel aperture ratio and the like will not be adversely affected.
[0076]
In particular, in the case of a disconnection caused by a foreign matter, regardless of the kind, property, and size and shape of the foreign matter, the repair wiring is reliably repaired by a simple and low-cost method without causing a defect such as a step breakage. be able to.
[0077]
According to the above-described embodiment, a sufficiently normal array substrate can be reliably obtained from a defective array substrate in which a defect due to an interlayer short circuit has been detected, so that the product yield of the array substrate can be improved. In addition, since repair can be reliably performed with almost minimum process load and device load, the manufacturing efficiency of the array substrate can be improved, and the manufacturing cost of the array substrate can be reduced as a whole. Also, the process and cost burden for discarding defective products can be reduced.
[0078]
In the above embodiment, only the repair in the case where the signal line is short-circuited by a foreign substance having a relatively large size has been described. In this case, a bypass wiring path can be provided by only one U-shaped wiring by laser CVD. In addition, for an interlayer short circuit other than an interlayer short circuit due to a foreign substance having a large size, repair can be performed by a considerably wide bypass wiring route that bypasses the interlayer short circuit portion in the same manner as described above. In this case, although the repair process is slightly complicated, the possibility of occurrence of a defect such as a step disconnection can be reduced and the line defect can be repaired more reliably.
[0079]
According to the above embodiment, the electrical resistance of the repaired signal line 31-1 can be kept substantially the same as that of the other signal lines 31. Therefore, it is possible to prevent a defect such as insufficient writing from occurring even when the driving frequency is increased.
[0080]
In the above embodiment, the notch 51 is provided in a rectangular shape, and the first bypass wiring 61 is set to be bent at a substantially right angle in this area, so that the positioning of the laser irradiation spot is facilitated. However, the first bypass wiring 61 may have a curved shape having a smooth curve, a substantially S-shaped shape, or the like, and may have a single linear shape in some cases.
[0081]
In the case where a repair circuit for short-circuiting the pixel electrode to the signal line is provided, the second bypass wiring 62 may be omitted in some cases. However, due to the problem of the resistance of the contact portion, usually, the second bypass wiring 62 should be provided by laser CVD or the like.
[0082]
In the above embodiment, the case where the signal line is provided on the upper layer side of the scanning line has been described. However, the same applies to the case where the TFT is a top gate type and the scanning line is provided above the signal line. is there.
[0083]
In the above embodiment, the gate electrode of the TFT is described as having a branch-like extension from the scanning line. However, when the gate electrode is formed by the scanning line itself, that is, when two pixel dot openings are formed. In the case where the TFT is provided so as to straddle, the bypass wiring is arranged in the vicinity of the TFT. However, in this case, since it is difficult to separate the gate electrode from the scanning line, the base of the portion extending in a branch shape from the signal line and forming the drain electrode is cut by a laser.
[0084]
Further, the first bypass wiring may extend so as to slightly obscure a part of the location where the TFT is disposed. For example, the gate electrode 12 may extend so that only the base portion of the gate electrode 12 extending in a branch shape from the scanning line is grazed. Further, depending on the case, it may deviate from the position where the TFT is arranged and extend beyond the scanning line.
[0085]
In the above embodiments, the signal lines are described as being covered with the interlayer insulating film. However, the signal lines may be arranged on one insulating film together with the pixel electrodes. In this case, there is no need to provide contact holes for exposing the signal lines on both sides of the disconnected portion. In addition, a signal line formed of a metal layer and a redundant wiring formed of an ITO film are overlapped with each other via an interlayer insulating film. May be connected by a bypass wiring path.
[0086]
In the above embodiment, an array substrate of an amorphous silicon (a-Si) TFT type has been described, but the same applies to an array substrate of a polycrystalline silicon (p-Si) TFT type or the like. In this case, for example, the array substrate prepared by the method described in JP-A-2000-330484 or JP-A-2001-339070 can be repaired by the same method as described above.
[0087]
【The invention's effect】
When an interlayer short circuit occurs between the scanning line and the signal line, the repair can be reliably performed regardless of the state of the short-circuit location, particularly, regardless of the type, size, and shape of the foreign matter that causes the interlayer short circuit. .
[Brief description of the drawings]
FIG. 1 is a plan view of a main part of an array substrate of an embodiment, schematically showing a structure of a repair location.
FIG. 2 is a laminated sectional perspective view of a main part of an array substrate of an embodiment, schematically showing a structure of a repair portion.
FIG. 3 is a cross-sectional view illustrating a structure near a TFT.
FIG. 4 is a schematic process diagram based on a partial plan view for explaining a process of repairing the array substrate.
[Explanation of symbols]
31 signal line
41,42 Contact holes made by laser irradiation
5 Pixel electrode
51 Cutout of pixel electrode by laser irradiation
61 First bypass wiring by laser CVD
62 Second bypass wiring by laser CVD
65,66 Disconnection by laser cutting
8 Non-insulating foreign matter
9 Short circuit between layers (short circuit at intersection)
9 'Short circuit between electrodes (short circuit between gate electrode and drain electrode)

Claims (7)

複数の走査線と、第１絶縁膜を介してこの走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点の近傍にそれぞれ配置され一の端子が前記信号線に電気的に接続されるスイッチング素子と、これら走査線、信号線及びスイッチング素子を含む積層配線パターンを被覆する第２絶縁膜と、この第２絶縁膜上にて前記各交点にそれぞれ対応してマトリクス状に配列される画素電極と、前記第２絶縁膜を貫き前記スイッチング素子の他の端子を前記画素電極に導通させる画素電極用コンタクトホールとを備えた平面表示装置用のアレイ基板において、
一の前記走査線と一の前記信号線との間にて、これらの交差部またはこれらに係る前記スイッチング素子の電極間で生じた層間短絡部と、
前記一の走査線及び前記一の信号線のうちの一の配線を、前記交差部と、この両側の第１及び第２配線部分に分離する一対の配線断線部と、
前記交差部の近傍にて、前記一の走査線または前記一の信号線から分岐されて一の前記スイッチング素子の電極をなす部分を、該一の走査線または一の信号線から分離する電極分岐用断線部と、
前記第１配線部分から、前記交差部の近傍、及び前記一のスイッチング素子のチャネル部を迂回して延び、これにより、該スイッチング素子に電気的に接続された一の前記画素電極の上面に接触して導通する第１バイパス配線と、
前記第２配線部から、これに隣接する、前記一の画素電極へと延び、該一の画素電極の上面に接触して導通する第２バイパス配線とを備えることを特徴とするアレイ基板。A plurality of scanning lines, a plurality of signal lines arranged substantially orthogonal to the scanning lines via the first insulating film, and one terminal disposed near each intersection formed by the scanning lines and the signal lines, respectively. A switching element electrically connected to the signal line, a second insulating film covering a stacked wiring pattern including the scanning line, the signal line, and the switching element; and each of the intersections on the second insulating film. An array substrate for a flat display device, comprising: a pixel electrode correspondingly arranged in a matrix; and a pixel electrode contact hole that penetrates through the second insulating film and connects another terminal of the switching element to the pixel electrode. At
Between one of the scanning lines and one of the signal lines, an intersection thereof or an interlayer short-circuit generated between the electrodes of the switching element according to them,
One pair of the one scanning line and the one signal line, the crossing portion, and a pair of wiring disconnection portions separating the first and second wiring portions on both sides thereof;
In the vicinity of the intersection, an electrode branch that separates a portion that is branched from the one scanning line or the one signal line and forms an electrode of one switching element from the one scanning line or the one signal line. Disconnection part,
The first wiring portion extends in the vicinity of the intersection and bypassing the channel portion of the one switching element, thereby contacting the upper surface of the one pixel electrode electrically connected to the switching element. A first bypass wiring that is conductive by
An array substrate, comprising: a second bypass wiring extending from the second wiring portion to the one pixel electrode adjacent to the second wiring portion and in contact with and electrically connected to an upper surface of the one pixel electrode. 前記第１バイパス配線と他の前記画素電極との導通を防止すべく、該他の画素電極の隅部が除去されたことを特徴とする請求項１記載のアレイ基板。2. The array substrate according to claim 1, wherein corners of the other pixel electrodes are removed to prevent conduction between the first bypass wiring and the other pixel electrodes. 複数の走査線と、この走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点にそれぞれ対応するようにマトリクス状に配列される画素電極と、前記各交点の近傍にそれぞれ設けられ前記信号線から前記画素電極への信号入力を行なうスイッチング素子とを備えた平面表示装置用のアレイ基板を製造する方法であって、
一連の成膜及びパターニングにより、前記走査線、前記信号線、前記画素電極及び前記スイッチング素子を完成させる成膜・パターニング工程と、
この成膜・パターニング工程の後に、一の前記走査線と一の前記信号線との間にて、これらの交差部またはこれらに係る前記スイッチング素子の電極間で生じた層間短絡部を検出する工程と、
前記一の走査線及び前記一の信号線のうちの一の配線を、前記交差部と、この両側の第１及び第２配線部分に分離する一対の配線断線部を、レーザー照射により設ける工程と、
一端が前記第１配線部分に導通され、ここから前記交差部の近傍、及び前記スイッチング素子のチャネル部を迂回して延び、他端は、該スイッチング素子に電気的に接続された一の前記画素電極の上面に接触して導通する第１バイパス配線を、レーザーＣＶＤにより設ける工程と、
一端が前記第２配線部分に導通され、ここから、これに隣接する、前記一の画素電極へと延び、該一の画素電極の上面に接触して導通する第２バイパス配線を、同様にレーザーＣＶＤにより設ける工程とを備えたことを特徴とするアレイ基板の製造方法。A plurality of scanning lines, a plurality of signal lines arranged substantially orthogonal to the scanning lines, and pixel electrodes arranged in a matrix so as to respectively correspond to intersections formed by the scanning lines and the signal lines, A method for manufacturing an array substrate for a flat panel display device, comprising: a switching element provided in the vicinity of each intersection, for inputting a signal from the signal line to the pixel electrode.
By a series of film formation and patterning, the scanning line, the signal line, the film formation and patterning step to complete the pixel electrode and the switching element,
After the film forming / patterning step, a step of detecting an intersecting portion between the one scanning line and the one signal line or an interlayer short-circuit portion generated between the electrodes of the switching element according to the intersecting portion. When,
Providing one of the one scanning line and the one signal line, the crossing part, and a pair of wiring disconnection parts separating the first and second wiring parts on both sides by laser irradiation; ,
One end is electrically connected to the first wiring portion, extends from the vicinity of the intersection, and bypasses the channel portion of the switching element, and the other end is connected to the one pixel electrically connected to the switching element. Providing, by laser CVD, a first bypass wiring that contacts and conducts with the upper surface of the electrode;
One end is electrically connected to the second wiring portion, and the second bypass wiring extending from the second wiring portion to the one pixel electrode adjacent thereto and being in contact with the upper surface of the one pixel electrode is similarly connected to a laser. A method for manufacturing an array substrate, the method comprising: providing a substrate by CVD. 複数の走査線と、第１絶縁膜を介してこの走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点の近傍にそれぞれ配置され一の端子が前記信号線に電気的に接続されるスイッチング素子と、これら走査線、信号線及びスイッチング素子を含む積層配線パターンを形成する一連の工程と、
これらを被覆する第２絶縁膜を形成する工程と、
この第２絶縁膜上に、前記各交点にそれぞれ対応してマトリクス状に画素電極を設ける工程と、
前記第２絶縁膜を貫き前記スイッチング素子の他の端子を前記画素電極に導通させる画素電極用コンタクトホールを設ける工程とを備えた平面表示装置用のアレイ基板の製造方法において、
一の前記走査線と一の前記信号線との間にて、これらの交差部またはこれらに係る前記スイッチング素子の電極間で生じた層間短絡部を検出する工程と、
前記一の走査線及び前記一の信号線のうちの一の配線を、前記交差部と、この両側の第１及び第２配線部分に分離する一対の配線断線部を、レーザー照射により設ける工程と、
前記交差部の近傍で前記第１配線部分の上面を露出させる第１コンタクトホールを、レーザー照射により設ける工程と、
前記交差部の近傍にある一の前記スイッチング素子に電気的に接続された一の前記画素電極の縁に沿った個所にて前記第２配線部分の上面を露出させる第２コンタクトホールを、同様にレーザー照射により設ける工程と、
前記第１コンタクトホールから前記交差部の近傍、及び前記スイッチング素子のチャネル部を迂回して延び、先端が前記一の画素電極の上面に接触して導通する第１バイパス配線を、レーザーＣＶＤにより設ける工程と、
前記第２コンタクトホールから前記一の画素電極へと延び、該一の画素電極の上面に接触して導通する第２バイパス配線を、同様にレーザーＣＶＤにより設ける工程とを備えたことを特徴とするアレイ基板の製造方法。A plurality of scanning lines, a plurality of signal lines arranged substantially orthogonal to the scanning lines via the first insulating film, and one terminal disposed near each intersection formed by the scanning lines and the signal lines, respectively. A switching element electrically connected to the signal line, and a series of steps of forming a stacked wiring pattern including these scanning line, signal line and switching element,
Forming a second insulating film covering them;
Providing pixel electrodes on the second insulating film in a matrix corresponding to the respective intersections;
Providing a pixel electrode contact hole that penetrates the second insulating film and allows another terminal of the switching element to be electrically connected to the pixel electrode.
Between the one scanning line and one signal line, a step of detecting an interlayer short-circuit portion generated between the electrodes of the intersection or the switching element according to them,
Providing one of the one scanning line and the one signal line, the crossing part, and a pair of wiring disconnection parts separating the first and second wiring parts on both sides by laser irradiation; ,
Providing a first contact hole exposing an upper surface of the first wiring portion in the vicinity of the intersection by laser irradiation;
A second contact hole for exposing the upper surface of the second wiring portion at a location along an edge of one of the pixel electrodes electrically connected to one of the switching elements near the intersection is similarly formed. Providing by laser irradiation,
A first bypass wiring extending from the first contact hole in the vicinity of the intersection and bypassing the channel of the switching element and having a leading end in contact with the upper surface of the one pixel electrode to be conductive is provided by laser CVD. Process and
Providing a second bypass wiring extending from the second contact hole to the one pixel electrode and electrically connected to the upper surface of the one pixel electrode by laser CVD. An array substrate manufacturing method. 前記交差部の近傍にて、前記一の走査線または前記一の信号線から分岐されて一の前記スイッチング素子の電極をなす部分を、該一の走査線または一の信号線から分離する電極分岐用断線部を、同様にレーザー照射により設けることを特徴とする請求項３または４記載のアレイ基板の製造方法。In the vicinity of the intersection, an electrode branch that separates a portion that is branched from the one scanning line or the one signal line and forms an electrode of one switching element from the one scanning line or the one signal line. 5. The method for manufacturing an array substrate according to claim 3, wherein the disconnection portion is similarly provided by laser irradiation. 前記第１バイパス配線と他の前記画素電極との導通を防止すべく、該他の画素電極の隅部がレーザー照射により除去されたことを特徴とする請求項３〜５のいずれかに記載のアレイ基板の製造方法。6. The method according to claim 3, wherein a corner of the other pixel electrode is removed by laser irradiation in order to prevent conduction between the first bypass wiring and the other pixel electrode. An array substrate manufacturing method. 前記層間短絡部が、ある寸法以上の異物の介在による短絡部であると判定した場合に、前記第１及び第２バイパス配線を設ける工程を行い、
その他の短絡部であると判定した場合には、前記交差部を避けて配置され両端が前記交差部の両側で前記一の配線に導通される一のバイパス配線を設けることを特徴とする請求項３または４に記載のアレイ基板の製造方法。Performing a step of providing the first and second bypass wiring when it is determined that the interlayer short-circuit portion is a short-circuit portion due to the presence of foreign matter having a certain size or more;
When it is determined that the short-circuit portion is another short-circuit portion, there is provided one bypass wiring which is disposed so as to avoid the crossing portion and both ends of which are electrically connected to the one wiring on both sides of the crossing portion. 5. The method for manufacturing an array substrate according to 3 or 4.

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