JP2004111872A - Vertical field effect transistor, its fabricating process and operational element equipped with the same - Google Patents
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Abstract
Description
【０００１】
【発明の属する技術分野】
本発明は、縦型電界効果トランジスタ及びその製造方法並びにそれを有する演算素子に関し、さらに、詳しくは、ソース電極層、半導体層及びドレイン電極層が順次積層された、電気信号によって電流値を制御するトランジスタ性能の向上を実現させた、縦型電界効果トランジスタ及びその製造方法並びにそれを有する、シートディスプレイ、シートコンピュータ装置等に用いられる、演算素子に関する。
【０００２】
【従来の技術】
半導体層（活性層）を無機半導体材料で構成した薄膜電界効果型トランジスタは、斯界で知られている（非特許文献１参照）。
【０００３】
かかる半導体層（活性層）を無機半導体材料で構成した薄膜電界効果型トランジスタは、すでに、工業製品としても製造されている。図１３は、従来の半導体層を無機半導体材料で構成した薄膜電界効果型トランジスタである。図１３に示すように、従来の半導体層を無機半導体材料で構成した薄膜電界効果型トランジスタは、基板１０１に対し、横方向に配置されている。ソース電極層１０５及びドレイン電極層１０６は、電気的に中性である無機半導体層（チャネル層領域）１０４により分離されて設けられている。ゲート電極１０２は、ゲート電気絶縁層１０３により無機半導体層１０４と電気的に分離されて、基板１０１の上に配置している。無機半導体層１０４を構成する半導体材料としては、無機アモルファス材料（水素化アモルファスＳｉ）、無機多結晶材料等の無機材料が用いられている。
【０００４】
また、半導体層を有機半導体材料で構成した薄膜電界効果型トランジスタも、斯界で知られている（非特許文献２参照）。
【０００５】
図１４は、従来の半導体層を有機半導体材料で構成した薄膜電界効果型トランジスタである。図１４に示すように、従来の半導体層を有機半導体材料で構成した薄膜電界効果型トランジスタも、前記半導体層を有機半導体材料で構成した薄膜電界効果型トランジスタと同様に、基板１１１に対し、横方向に配置されている。ソース電極層１１５及びドレイン電極層１１６は、電気的に中性である有機半導体層（チャネル層領域）１１４により分離されて設けられている。ゲート電極１１２は、ゲート電気絶縁層１１３により有機半導体層１１４と電気的に分離されて、基板１１１の上に配置している。有機半導体層１１４を構成する半導体材料としては、π電子共役系の高分子化合物、芳香族化合物等の有機材料が用いられてきた。
【０００６】
【特許文献１】
特開平１０−２７０７１２号公報
【特許文献２】
特開平１０−１９０００１号公報
【非特許文献１】
Ｄ． Ｂ． Ｔｈｏｍａｓｓｏｎ ＆ ａｌ．， ＩＥＥＥ Ｅｌ． Ｄｅｖ．Ｌｅｔｔ．， Ｖｏｌ． １８， ｐ．１１７； Ｍａｒｃｈ １９９７
【非特許文献２】
Ａ． Ｄｏｄａｂａｌａｐｕｒ ＆ ａｌ．， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， Ｖｏｌ． ６９， ｐｐ． ４２２７−２９， Ｄｅｃｅｍｂｅｒ １９９６
【０００７】
【発明が解決しようとする課題】
これらの薄膜電界効果型トランジスタは、ゲート電気絶縁層を介してゲート電極層より印可された電界が半導体層（チャネル部）に作用して、ソース電極層とドレイン電極層との間に流れる電流を制御することによりトランジスタ動作を実現している。半導体層に有機材料を用いた薄膜電界効果型トランジスタは、半導体層に水素化アモルファスＳｉのような無機材料を用いた薄膜電界効果型トランジスタと比べて、▲１▼真空を用いないで素子を作製できること、▲２▼広い面積の均一な素子を作製できること、▲３▼ソース／ドレイン領域の形成を行わずに電極配線ができること、等による製造方法の簡便さのために、製造コストを低減できる、という利点を有している。しかしながら、半導体層に有機材料を用いた薄膜電界効果型トランジスタは、半導体層に水素化アモルファスＳｉのような無機材料を用いた薄膜電界効果型トランジスタと比べて、（ａ）キャリア移動度（トランジスタ性能を示す）が低いこと、（ｂ）大電流を流せないこと、（ｃ）高速動作ができないこと、等の問題があった。
【０００８】
従来、このような問題を解決するために開発された技術としては、例えば、π共役高分子の共役状態を制御する技術、分子電気伝導異方性を用いる技術、等の有機半導体材料に係わる技術、及び、蒸着法にて有機高分子膜を得る際に高い結晶性を実現させる技術があった。
【０００９】
前記図１３に示される従来の半導体層を無機半導体材料で構成した薄膜電界効果型トランジスタは、ソース電極層とドレイン電極層との間に電圧を印加した状態でゲート電極に電圧を印加して、ゲート電気絶縁層と半導体層との界面にチャネルを誘起させることにより、ソース電極層とドレイン電極との間に電流を流すものである。この時のソース電極層とドレイン電極層との間の電流（Ｉｄ ）は、一般に、次の数式で表すことができる。
【００１０】
【数１】
Ｃｏｘ ：ゲート容量（Ｆ／ｍ２）
μ ：電界効果移動度（ｃｍ２／Ｖｓ）
Ｖｇ ：ゲート電圧（Ｖ）
Ｖｔｈ ：しきい値電圧（Ｖ ）
【００１１】
限られたトランジスタ寸法（Ｗ：ゲート幅、Ｌ：ゲート長）内でトランジスタ性能を向上させるには、より高いＩｄ 値を実現すればよい。式（１）より、Ｉｄ を向上させるＷ，Ｌ以外の因子としては、Ｃｏｘ、μの増加が考えられる。従来においては、比誘電率の高い材料を用いて実効的なＣｏｘを向上させたもの（前記特許文献１参照）、π共役系高分子材料の開発によりμを向上させたもの（前記特許文献２参照。）等が報告されているが、式（１）において、特に、Ｌを減少させることは、高いＩｄ を得るのに得策である。
【００１２】
Ｓｉテクノロジーにおいては、当初１０μｍ幅のゲート長が、現在では０．１μｍ程度まで縮小されつつある。これはＣｏｘやμの開発を行わなくて、Ｉｄ 値において１００倍の増加をもたらすこととなる。この短ゲート長の傾向は、これまでは、リソグラフィー加工限界の向上に主に依存してきた。前記図１４に示される従来の半導体層を有機半導体材料で構成した薄膜電界効果型トランジスタでは、ゲート長が１０〜５μｍ幅であるものがもっぱら試作されているが、リソグラフィー加工技術では、それ以上にゲート長を短くすることは難しいという問題があった。
【００１３】
有機半導体材料をトランジスタの製造に用いる利点は、低製造コストであるところ、Ｓｉテクノロジーで開発されたリソグラフィー加工技術を有機半導体材料を用いたトランジスタの製造に用いることは、有機トランジスタの利点である低製造コストの概念から反するものとなるので、この技術を積極的に採用することはありえないと考えられる。ソフトリソグラフィーなる概念の工法を用いて有機トランジスタを製造することが提案されているが、この工法を用いても前述のとおり１０〜５μｍのゲート長のものしか製造できないのが現状であるので、ゲート長を短くすることは難しいという問題があった。
【００１４】
本発明は、かかる問題を解決することを目的としている。
即ち、本発明は、実行的電界移動度を向上させることができ、しかも、素子の集積化が容易となると共に、素子に大きな電流を流すことが可能となる縦型電界効果トランジスタ及びその製造方法並びにそれを有する演算素子を低コストで提供することを目的としている。
【００１５】
【課題を解決するための手段】
本発明者は、電界効果トランジスタの構造を工夫することにより、キャリア移動度の向上と、素子の集積化とを同時に達成できないかとと考えて、電界効果トランジスタの構造について探求したところ、ソース電極層、半導体層及びドレイン電極層が順次積層され、そして、それらの層の一方の側壁に接するように垂直方向に立てて設けたゲート電気絶縁層及びゲート電極層を順次有する電界効果型トランジスタにおいて、前記ソース電極層、半導体層及びドレイン電極層を、６回回転対称軸を有する構造（正六角形）としたところ、実行的電界移動度を向上させることができ、しかも、素子の集積化が容易となると共に、素子に大きな電流を流すことが可能となることを見いだして、本発明を完成するに至った。
【００１６】
即ち、請求項１に記載された発明は、上記目的を達成するために、ソース電極層、半導体層及びドレイン電極層が順次積層され、そして、それらの層の一方の側壁に接するように垂直方向に立てて設けたゲート電気絶縁層及びゲート電極層を順次有する電界効果型トランジスタにおいて、前記ソース電極層、半導体層及びドレイン電極層を、６回回転対称軸を有する構造としたことを特徴とする縦形電界効果トランジスタである。
【００１７】
請求項２に記載された発明は、請求項１に記載された発明において、前記半導体層が、有機半導体材料で構成されていることを特徴とするものである。
【００１８】
請求項３に記載された発明は、請求項２に記載された発明において、前記有機半導体材料が、▲１▼ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン及びそれらの誘導体よりなる群から選択されるアセン分子材料、▲２▼フタロシアニン系化合物、アゾ系化合物及びペリレン系化合物よりなる群から選択される顔料及びその誘導体、▲３▼ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、フェニレン誘導体及びトリアリールアミン化合物よりなる群から選択される低分子化合物並びにそれらの誘導体、或いは、▲４▼ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン誘導体、チオフェンオリゴマー誘導体、ピレンホルムアルデヒド樹脂、ポリアセチレン誘導体、及び、エチルカルバゾールホルムアルデヒド樹脂よりなる群から選択される高分子化合物、であることを特徴とするものである。
【００１９】
請求項４に記載された発明は、請求項１に記載された発明において、前記半導体層が、無機半導体材料で構成されていることを特徴とするものである。
【００２０】
請求項５に記載された発明は、請求項４に記載された発明において、前記無機半導体材料が、酸化亜鉛、酸化スズ等の金属酸化物、或いは、チタン酸ストロンチウム等の複合酸化物よりなる群から選択される無機半導体材料であることを特徴とするものである。
【００２１】
請求項６に記載された発明は、請求項１〜５のいずれかに記載された発明において、前記ゲート電気絶縁層が、有機電気絶縁材料で構成されていることを特徴とするものである。
【００２２】
請求項７に記載された発明は、請求項６に記載された発明において、前記有機半導体材料が、ポリビニルアルコール、ポリビニルブチラール、フェノール樹脂、ノボラック樹脂等の水酸基を有する電気絶縁性のポリマー、及び、ポリアクリロニトリル等のシアノ基を有する電気絶縁性のポリマーよりなる群から選択される少なくとも１種の有機半導体材料であることを特徴とするものである。
【００２３】
請求項８に記載された発明は、請求項１〜７のいずれかに記載された発明において、前記ソース電極層、ドレイン電極層及びゲート電極層が、クロム（Ｃｒ）、タリウム（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、錫（Ｓｎ）、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル及び導電性ポリマよりなる群から選択される少なくとも１種の導電性材料で構成されていることを特徴とするものである。
【００２４】
請求項９に記載された発明は、
（イ）基板の上にソース電極層を形成する工程、
（ロ）前記ソース電極層の右側壁に接するように垂直方向に立てたゲート電気絶縁層、前記ソース電極層の左側壁に接するように立てた第１の素子分離電気絶縁層、及び、前記ソース電極層の右側壁よりゲート電気絶縁層の幅だけ離して垂直方向に立てた第２の素子間分離電気絶縁層、を形成する工程、
（ハ）前記ゲート電気絶縁層と第１の素子間分離電気絶縁層との間の前記ソース電極層の上に半導体層を形成する工程、
（ニ）前記ゲート電気絶縁層と第２の素子間分離電気絶縁層との間の前記基板の上にゲート電極層を形成する工程、
（ホ）前記ゲート電気絶縁層と第１の素子間分離電気絶縁層との間の前記半導体層の上にドレイン電極層を形成する工程、
を順次有することを特徴とする縦型電界効果トランジスタの製造方法である。
【００２５】
請求項１０に記載された発明は、基板上にパターニングされたＴ型電極上に、ｐ−ｃｈ、ｎ−ｃｈ及び導電部材（Ｖｏｕｔ ）を互いに導通するように有し、そして、前記ｐ−ｃｈ及びｎ−ｃｈのゲート電極層に密着するよう設けられたゲート電圧を印加する導電部材（Ｖｉｎ）を有する演算素子であって、前記ｐ−ｃｈが、請求項１〜８のいずれかに記載の有機半導体層を正孔輸送材料で構成した縦型電界効果トランジスタで形成され、そして、前記ｎ−ｃｈが、請求項１〜８のいずれかに記載の有機半導体層を電子輸送材料で構成した縦型電界効果トランジスタで形成されていることを特徴とする演算素子である。
【００２６】
【発明の実施の形態】
図１は、本発明の一実施の形態を示す縦型電界効果トランジスタの断面図である。図２は、本発明の他の一実施の形態を示す縦型電界効果トランジスタの断面図である。図３は、本発明の他の一実施の形態を示す縦型電界効果トランジスタの断面図である。図４は、本発明の縦型電界効果トランジスタを駆動させるための電気的接続と動作を説明するための説明図である。図５は、演算素子が有する論理回路の説明図である。図６は、演算素子の論理演算回路におけるｐ−ｃｈ及びｎ−ｃｈが有する縦型電界効果トランジスタの説明図である。図７は、本発明の一実施の形態を示す縦型電界効果トランジスタを有する演算素子の説明図である。図８は、ｐ−ｃｈ、ｎ−ｃｈ及びＶｏｕｔを接続するＴ型電極の説明図である。図９は、本発明の一実施の形態を示す縦型電界効果トランジスタの製造工程を説明するための説明図である。図１０は、マイクロコンタクトプリンティングの工程を説明するための説明図である。
【００２７】
図１に示されているように、本発明の縦型電界効果トランジスタは、ソース電極層１、半導体層２及びドレイン電極層３が順次積層された、そして、それらの層の一方の側壁に接するように垂直方向に立てて設けたゲート電気絶縁層４及びゲート電極層５を順次有している。そして、前記ソース電極層、半導体層及びドレイン電極層は、６回回転対称軸を有する構造（正六角形）とされている。
【００２８】
図４に示されているように、ソース・ドレイン電圧ＶＤＳにより、ソース電極層１とドレイン電極層３の間に流れる電流Ｉｄ はゲート電極層５にゲート電圧ＶＧ を印加したとき、ゲート電気絶縁層４を介し、電界による半導体層２とゲート電気絶縁層との界面にチャネルが形成され、電流Ｉｄが流れる．この電流Ｉｄは、配置されているソース電極層１及びドレイン電極層３を流れるので、基板１１の面に直行するように電流が流れる．
【００２９】
図１，４に示されているように、本発明の縦型電界効果トランジスタによれば、電流（Ｉｄ ）を基板１１の面に直交する方向に流し、そして、活性領域１０の一方の外側に設けられた第３の電極層から第１の電気絶縁層４を介して半導体層２、即ち、半導体領域に電界が印可する構造となっているので、半導体層２の膜厚（上記式（１）におけるゲート長Ｌに相当する）をいっそう薄くすることができ、そのために、フォトリソグラフィー加工を用いなくても、ゲート長Ｌを短くして飛躍的な短チャネル長を構造的に実現でき、よって、トランジスタ性能、即ち、実行的電界移動度を向上させることができる。また、縦型電界効果トランジスタの構造がシンプルであるので、製造工程を簡略化することができ、そのために、縦型電界効果トランジスタの製造コストを低減することができる。
【００３０】
本発明の縦型電界効果トランジスタを有する演算素子は、図５に示される論理回路を有している。この縦型電界効果トランジスタは、図７に示されているように、ドレイン電極、半導体層（この厚みがチャネル）、ソース電極を順次積層したものであり、この導電性部材Ａと接する面は、ゲート電気絶縁層（図１の１参照）によって覆われている。本発明の縦型電界効果トランジスタを有する演算素子は、図７、８に示されているように、基板上にパターニングされたＴ型電極上にｐ−ｃｈ、ｎ−ｃｈ及び導電性部材（Ｖｏｕｔ ）Ｂを互いに導通するように有し、そして、前記ｐ−ｃｈ及びｎ−ｃｈのゲート電極層に密着するよう設けられたゲート電圧を印加する導電部材（Ｖｉｎ）を有している。前記「ｐ−ｃｈ」は、有機半導体層を正孔輸送材料で構成した縦型電界効果トランジスタによって形成され、そして、前記「ｎ−ｃｈ」は、有機半導体層を電子輸送材料で構成した縦型電界効果トランジスタによって形成される。図７において、ＶＤＤは、電源である。
【００３１】
このように、縦型電界効果トランジスタにおけるソース電極層１及びドレイン電極層３が、６回回転対称軸構造（正六角形）を有していることにより、円柱形状となっているもの、又は、対称軸を有していないものと比較して、素子の集積化が容易となる。さらに、ゲート電極層（図１の５参照）については、ゲート電気絶縁層（図１の４参照）を介して面で半導体層２にゲート電圧を印加できるので、チャネル幅を増加させることが可能となり、素子に大きな電流を流すことが可能となる。
【００３２】
図２に示されているように、本発明の縦型電界効果トランジスタは、好ましくは、第１の電極層１と半導体層２との間及び／又は半導体層２と第２の電極層３との間にバッファー層８，９を有することができる。第１の電極層１と半導体層２との間及び／又は半導体層２と第２の電極層３との間にバッファー層８，９を有していると、第１の電極層１及び第２の電極層３と半導体層２との間に良好な電気的コンタクトを得ることができる。バッファー層８，９は、例えば、印刷法、インクジェット法等のより形成可能な導電性高分子材料で形成され、また、ポリアニリンやポリジオキシチオフェンなどのほか、有機ＥＬ材料で周知になっている電荷移送材を真空蒸着法にて形成してもよい。また、他のバッファー層機能として、トランジスタオフ電流の低減の機能を保有させてもよい。電気伝導に寄与する伝導キャリアには電子とホールの二者が存在し、ホール輸送型の半導体材料のバッファー層としては、電子輸送機能を有する材料を用い、また、電子輸送型半導体材料のバッファー膜としては、ホール輸送機能を有する材料を用いてもよい。このように、構成された素子においては、キャリアは、半導体層とバッファー層の界面に形成された僅かな電位障壁を越えて伝導するので、特に、トランジスタオフ電流の低減に効果的に作用する。
【００３３】
図３に示すように、本発明の縦型電界効果トランジスタは、前記ソース電極１、半導体層２及びドレイン電極層３の他方の側壁、即ち、活性領域１０の他方の側壁に接するように、垂直方向に立てて設けた素子間分離電気絶縁層６、及び、前記ゲート電極層５の外側の側壁に接するように垂直方向に設けた素子間分離電気絶縁層７を有することができる。このような素子間分離電気絶縁層６及び素子間分離電気絶縁層７は、素子分離をするのに有効であり、また、本発明の縦型電界効果トランジスタを製造する際において、ソース電極層１、半導体層２及びドレイン電極層３を縦方向に順次、成膜するための型枠として、また、ゲート電極層５を成膜するための型枠として有効に作用する。
【００３４】
本発明における半導体層２は、有機半導体材料で構成される。かかる有機半導体材料は、好ましくは、▲１▼ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン及びそれらの誘導体よりなる群から選択されるアセン分子材料、▲２▼フタロシアニン系化合物、アゾ系化合物及びペリレン系化合物よりなる群から選択される顔料及びその誘導体、▲３▼ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、フェニレン誘導体及びトリアリールアミン化合物よりなる群から選択される低分子化合物並びにそれらの誘導体、或いは、▲４▼ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン誘導体、チオフェンオリゴマー誘導体、ピレンホルムアルデヒド樹脂、ポリアセチレン誘導体、及び、エチルカルバゾールホルムアルデヒド樹脂よりなる群から選択される高分子化合物である。また、フルオレノン系、ジフェノキノン系、ベンゾキノン系、アントラキノン系、インデノン系化合物も使用可能である。このように、半導体層２を構成する材料が有機半導体材料であると、高分子有機半導体材料では、その溶液を印刷法、インクジェット法等の手段により成膜することができ、また、低分子有機半導体材料では、これを真空蒸着法等の手段により成膜することができるので、極めて薄い有機半導体層を低コストで形成することができる。
【００３５】
また、本発明における半導体層２は、無機半導体材料で構成される。かかる無機半導体材料は、好ましくは、酸化亜鉛、酸化スズ等の金属酸化物、或いは、チタン酸ストロンチウム等の複合酸化物よりなる無機半導体材料である。このように、半導体層２を構成する材料が無機半導体材料であると、有機半導体材料を用いたものと比較し、高速応答の可能な縦型電界効果トランジスタが作製可能となる。
【００３６】
本発明におけるゲート電気絶縁層４は、有機電気絶縁材料で構成されている。かかる有機電気絶縁材料は、好ましくは、ポリビニルアルコール、ポリビニルブチラール、フェノール樹脂、ノボラック樹脂等の水酸基を有する電気絶縁性のポリマー、及び、ポリアクリロニトリル等のシアノ基を有する電気絶縁性のポリマーよりなる群から選択される少なくとも１種の有機電気絶縁材料である。このように、ゲート電気絶縁層が有機電気絶縁材料で構成されていると、真空真空蒸着法を用いることなく、印刷法、インクジェット法等の手段を用いて、ゲート電気絶縁層を形成することができるので、装置コスト及び製造コストを低減することができる。
【００３７】
本発明における前記ソース電極層１、ドレイン電極層３及びゲート電極層５は、クロム（Ｃｒ）、タリウム（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、錫（Ｓｎ）、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル及び導電性ポリマよりなる群から選択される少なくとも１種の導電性材料で構成されている。
【００３８】
本発明の縦型電界効果トランジスタは、例えば、絶縁性基板１１上に形成される。
【００３９】
本発明の縦型電界効果トランジスタの好ましい製造例
本発明の縦型電界効果トランジスタは、図１１（Ａ）〜（Ｅ）に示されるように、
（イ）基板の上にソース電極層を形成する工程（Ａ）、
（ロ）前記ソース電極層の右側壁に接するように垂直方向に立てたゲート電気絶縁層、前記ソース電極層の左側壁に接するように立てた第１の素子分離電気絶縁層、及び、前記ソース電極層の右側壁よりゲート電気絶縁層の幅だけ離して垂直方向に立てた第２の素子間分離電気絶縁層、を形成する工程（Ｂ）、
（ハ）前記ゲート電気絶縁層と第１の素子間分離電気絶縁層との間の前記ソース電極層の上に半導体層を形成する工程（Ｃ）、
（ニ）前記ゲート電気絶縁層と第２の素子間分離電気絶縁層との間の前記基板の上にゲート電極層を形成する工程（Ｄ）、
（ホ）前記ゲート電気絶縁層と第１の素子間分離電気絶縁層との間の前記半導体層の上にドレイン電極層を形成する工程（Ｅ）、
を順次経て製造される。
なお、図１１（Ｃ）において、イは、活性層領域であり、ロはゲート電極領域である。
【００４０】
前記（イ）工程においては、第１の電極層１は、例えば、ガラス基板（１１）の上に金（Ａｕ）を蒸着法等の周知の薄膜形成法により成膜することにより形成される。一般に、ガラス基板とＡｕ膜は密着力が乏しいので、密着層として、クロム（Ｃｒ）、チタン（Ｔｉ）、タリウム（Ｔａ）等の金属膜を配置するのが好ましい。Ａｕ膜を用いる場合には、アルカンチオール系有機材料がＡｕ膜表面に自己制御単分子吸着膜を形成するので、マイクロコンタクトプリンティング法を用いて、基板上の全面に成膜したＡｕ膜の所望する領域にアルカンチオールの転写を行い、続いて、ウェットエッチングにより露出している部分のＡｕ膜を除去して、電極パターン、即ち、ソース電極層１を形成する。
【００４１】
前記「マイクロコンタクトプリンティング法」は、図１０（ａ）〜（ｈ）に示すように、
▲１▼マスター（主として、Ｓｉ基板）２１を準備する工程（ａ）、
▲２▼前記マスター２１の上にレジスト２２を全面に被覆する工程（ｂ）、
▲３▼フォトリソグラフィ・エッチングにて前記レジスト２２の所望箇所を除去してマスター２１にパターンを形成する工程（ｃ）、
▲４▼残余の前記レジスト２２を除去する工程（ｄ）
▲５▼このパターンを形成したマスター２１の上にポリジメチルシロキサン（２３）を流し込み、これを熱処理する工程（ｅ）、
▲６▼この熱処理したポリジメチルシロキサン２３をマスター２１から剥がして版２３を形成する工程（ｆ）、
▲７▼このようにして形成した版２３にアルカンチオールインク２４を付ける工程（ｇ）、
▲８▼このアルカンチオールインク２４をインク付けした版２３を用いて基板に成膜されたＡｕ蒸着膜上に転写する工程（ｈ）、
を順次へて行われる。
【００４２】
前記ポリジメチルシロキサンは、柔軟な樹脂であるが、マスターパターンからの転写する条件を適正化すれば、この樹脂で形成した版は、５μｍ程度の解像度を有している。このようにして形成した版にアルカンチオールインクを付け、Ａｕ蒸着膜に転写することで、アルカンチオール自己制御組織化膜が形成される。この組織化膜は、Ａｕとチオール基が結合し、両面にはアルキル基が露出しているために、よう素／よう化アンモニウム水溶液のような極性溶媒エッチング液にＡｕ蒸着膜基板を浸漬すると、アルカンチオールの無い部位のみがエッチングされる（前記本発明の（Ａ）工程参照）。従来のフォトリソグラフィ・エッチングでは、その都度、レジスト塗布、露光、現像、エッチング、及び、レジスト剥離を順次経てパターン膜を得る方法と比較すると、このような「マイクロコンタクトプリンティング法」を用いれば、一度、版を作製するのみで、多量の膜加工が出来、製造コストの低減に好適である。
【００４３】
前記（ロ）の工程においては、好ましくは、フォトレジストをスピンコートしてフォトレジスト膜を形成した後、ゲート電気絶縁層４、素子間分離電気絶縁層６及び素子間分離電気絶縁層７の幅に露光、現像して、ゲート電気絶縁層４、素子間分離電気絶縁層６及び素子間分離電気絶縁層７を形成する。このようなゲート電気絶縁層４、素子間分離電気絶縁層６及び素子間分離電気絶縁層７は、本発明の縦型電界効果トランジスタを製造する際において、ソース電極層１、半導体層２及びドレイン電極層３を縦方向に順次、成膜するための型枠として、また、ゲート電極層５を成膜するための型枠として有効に作用する。しかし、素子間分離電気絶縁層６及び素子間分離電気絶縁層７は、素子分離膜として用いないのであれば、すべての膜を形成した後に、除去してもかまわない。
【００４４】
前記ゲート電気絶縁層４の材料は、前記式（１）で示されるＣｏｘを高めるため、比誘電率の高いものが好ましい。有機材料は、各種加工性に優れているので、このような電気絶縁層に特に好ましい。ノボラック樹脂にナフトキノンジアジド紫外線感光基を導入した、所謂ポジ型フォトレジストは、有機材料の中では、比較的比誘電率が高いので好ましい。前記基板１１の上に、フォトレジストを塗布、プリベークした後、高圧水銀ランプにて露光処理、現像処理、及び、ポストベーク処理を順次施して、これらの電気絶縁層を形成する。この際、後工程でのレジスト膜変質を防ぐためにＵＶキュア処理、２８０℃以下のハードベーク処理を行ってもよい。
【００４５】
本発明においては、好ましくは、前記（ハ）の工程で、高分子有機半導体材料の溶液をインクジェット法、凸版印刷法、凹版印刷法、オフセット印刷法、スクリーン印刷法等の手段により成膜するか、又は、低分子有機半導体材料を真空蒸着法、分子線蒸着法等の手段により成膜して、半導体層を形成する。また、真空成膜法を用いる場合には、酸化亜鉛、酸化スズ等の金属酸化物、チタン酸ストロンチウム等の複合酸化物からなる無機半導体材料も成膜出来る。
【００４６】
本発明においては、好ましくは、前記（イ）の工程、（ニ）の工程及び（ホ）の工程で、ソース電極層、ドレイン電極層及びゲート電極層を、高分子導電性材料の溶液を印刷法、インクジェット法、凸版印刷法、凹版印刷法、オフセット印刷法、スクリーン印刷法等の手段により成膜するか、又は、金属を真空蒸着法、イオンプレーティング法、スパッタリング法、メッキ法等の手段により成膜して、ソース電極層、ドレイン電極層及びゲート電極層を形成する。
【００４７】
本発明の縦型電界効果トランジスタは、前記（イ）工程〜（ホ）工程を経て製造するので、▲１▼半導体層の膜厚をいっそう薄くすることができるので、実行的電界移動度を向上させることができ、▲２▼ソース電極層、半導体層及びドレイン電極層を６回回転対称軸を有する構造（正六角形）とするので、素子の集積化が容易となり、また、▲３▼チャネル幅を増加させることが可能となり、素子に大きな電流を流すことができる。
【００４８】
本発明においては、縦型電界効果トランジスタの製造において、基板の上に垂直方向に立てて設けた一対の電気絶縁層の間に有機半導体材料の溶液を塗布して有機半導体層及び／又は無機半導体及び／又は導電層を形成する。このように、基板の上に垂直方向に立てて設けた一対の電気絶縁層の間に有機半導体材料の溶液を塗布して有機半導体層及び／又は無機半導体及び／又は導電層を形成すると、基板の上に垂直方向に立てて設けた一対の電気絶縁層が有機半導体層及び／又は無機半導体及び／又は導電層を成膜するための型枠として有効に作用するので、有機半導体層及び／又は無機半導体及び／又は導電層を低コストで成膜することができる。
【００４９】
本発明の演算素子は、基板上にパターニングされたＴ型電極上に、ｐ−ｃｈ、ｎ−ｃｈ及び導電部材（Ｖｏｕｔ ）Ｂを互いに導通するように有し、そして、前記ｐ−ｃｈ及びｎ−ｃｈのゲート電極層に密着するよう設けられたゲート電圧を印加する導電部材（Ｖｉｎ）Ａを有している。そして、前記ｐ−ｃｈが、請求項１〜８のいずれかに記載の有機半導体層を正孔輸送材料で構成した縦型電界効果トランジスタで形成され、そして、前記ｎ−ｃｈが、請求項１〜８のいずれかに記載の有機半導体層を電子輸送材料で構成した縦型電界効果トランジスタで形成されている。
【００５０】
本発明の演算素子は、このように、基板上にパターニングされたＴ型電極上に、ｐ−ｃｈ、ｎ−ｃｈ及び導電部材（Ｖｏｕｔ ）Ｂを互いに導通するように有し、そして、前記ｐ−ｃｈ及びｎ−ｃｈのゲート電極層に密着するよう設けられたゲート電圧を印加する導電部材（Ｖｉｎ）Ａを有し、しかも、前記ｐ−ｃｈが、請求項１〜８のいずれかに記載の有機半導体層を正孔輸送材料で構成した縦型電界効果トランジスタで形成され、そして、前記ｎ−ｃｈが、請求項１〜８のいずれかに記載の有機半導体層を電子輸送材料で構成した縦型電界効果トランジスタで形成されているので、▲１▼半導体層の膜厚をいっそう薄くすることができ、そのために、実行的電界移動度を向上させることができ、▲２▼ソース電極層、半導体層及びドレイン電極層を６回回転対称軸を有する構造とするので、素子の集積化が容易となり、また、▲３▼チャネル幅を増加させることが可能となり、素子に大きな電流を流すことができ、よって、入力信号に対する演算結果を高速で出力することができる。
【００５１】
【実施例】
（実施例１）
（１）ガラス基板上に密着膜としてＣｒ膜を３０ｎｍ幅に成膜し、続いて、このＣｒ膜の上にＡｕ膜を７０ｎｍ幅に成膜した。
（２）前記Ａｕ膜上にアルカンチオールインクをインク付けした版を用いて転写し、この基板をよう素／よう化アンモニウム水溶液よりなるエッチング液に浸漬して、Ａｕ膜をエッチングし、続いて、この基板を硝酸セリウムアンモニウムを含む硝酸水溶液に浸漬してＣｒ膜をエッチングすることによりＴ型電極（図８参照）を形成した。
（３）フォトレジスト（東京応化社製、ＯＦＰＲ８００）を前記基板上にスピンコーティングしてレジスト膜を３μｍの厚さに成膜し、続いて、このレジスト膜を６回回転対称軸を有する構造（正六角形）に露光、現像した後、ポストベーク及びＵＶキュアを施して、前記第１の電極層の右側壁に接するように垂直方向に立てたゲート電極層を形成した。その際、トランジスタ動作部としての活性層の幅は、２００μｍとした（図９参照）。
【００５２】
（４）導電性高分子溶液（ダイエル社製、ＰＥＤＯＴ）を用いてドレイン電極層をインクジェット法により形成した後、精製したｐ型半導体材料のポリヘキシルチオフェン（市販品）をクロロホルムに溶解した溶液とし、この溶液をインクジェット法にて成膜して、ｐ型半導体層を形成した。その際、ポリヘキシルチオフェンの濃度を０．５重量％以下にした結果、約１００ｎｍ以下のｐ型半導体層の形成が可能になった。
（５）さらに、次の式
【化１】
（６）引き続きソース電極層及びゲート電極をインクジェット法にて形成して縦型電界効果トランジスタ素子を作製した。
【００５３】
（比較例１）
図１２に示すように、パターニング形条を円形とした以外は、実施例１と同様にして縦型電界効果トランジスタ素子を作製した。このようにして得られた縦型電界効果トランジスタ素子のチャネル幅は、約１０．５μｍであった。
【００５４】
【発明の効果】
（１）請求項１，８に記載された発明によれば、ソース電極層、半導体層及びドレイン電極層が順次積層され、そして、それらの層の一方の側壁に接するように垂直方向に立てて設けたゲート電気絶縁層及びゲート電極層を順次有する電界効果型トランジスタにおいて、前記ソース電極層、半導体層及びドレイン電極層を、６回回転対称軸を有する構造（正六角形）としたので、▲１▼半導体層の膜厚をいっそう薄くすることができ、そのために、フォトリソグラフィー加工を用いなくても、ゲート長Ｌを短くして飛躍的な短チャネル長を構造的に実現でき、よって、トランジスタ性能、即ち、実行的キャリア移動度を向上させることができ、▲２▼縦型電界効果トランジスタが円柱形状となっているもの、又は、対称軸を有していないものと比較して、素子の集積化が容易となるなり、そして、▲３▼ゲート電気絶縁層を介して面で半導体層にゲート電圧を印加できることにより、チャネル幅を増加させることが可能となり、素子に大きな電流を流すことが可能となる。
【００５５】
（２）請求項２，３に記載された発明によれば、半導体層が有機半導体材料で構成されているので、高分子有機半導体材料では、その溶液を印刷法、インクジェット法等の手段により成膜することができ、また、低分子有機半導体材料では、これを真空蒸着法等の手段により成膜することができ、よって、極めて薄い有機半導体層を低コストで形成することができる。
【００５６】
（３）請求項４，５に記載された発明によれば、半導体層が無機半導体材料で構成されているので、有機半導体材料を用いたものと比較し、高速応答の可能な縦型電界効果トランジスタが作製可能となる。
【００５７】
（４）請求項６，７に記載された発明によれば、ゲート電気絶縁層が有機電気絶縁材料で構成されているので、真空真空蒸着法を用いることなく、印刷法、インクジェット法等の手段を用いて、ゲート電気絶縁層を形成することができ、そのために、装置コスト及び製造コストを低減することができる。
【００５８】
（５）請求項９に記載された発明によれば、▲１▼半導体層の膜厚をいっそう薄くすることができるので、実行的電界移動度を向上させることができ、▲２▼ソース電極層、半導体層及びドレイン電極層を６回回転対称軸を有する構造（正六角形）とするので、素子の集積化が容易となり、また、▲３▼チャネル幅を増加させることが可能となり、素子に大きな電流を流すことができる。
【００５９】
（６）請求項１０に記載された発明によれば、▲１▼半導体層の膜厚をいっそう薄くすることができるので、実行的電界移動度を向上させることができ、▲２▼ソース電極層、半導体層及びドレイン電極層を６回回転対称軸を有する構造とするので、素子の集積化が容易となり、また、▲３▼チャネル幅を増加させることが可能となり、素子に大きな電流を流すことができ、よって、入力信号に対する演算結果を高速で出力することができる演算素子を低コストで提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す縦型電界効果トランジスタの断面図である。
【図２】本発明の他の一実施の形態を示す半導体装置の断面図である。
【図３】本発明の他の一実施の形態を示す縦型電界効果トランジスタの断面図である。
【図４】本発明の縦型電界効果トランジスタを駆動させるための電気的接続と動作を説明するための説明図である。
【図５】演算素子が有する論理回路の説明図である。
【図６】、演算素子の論理演算回路におけるｐ−ｃｈ及びｎ−ｃｈが有する縦型電界効果トランジスタの説明図である。
【図７】本発明の一実施の形態を示す縦型電界効果トランジスタを有する演算素子の説明図である。
【図８】ｐ−ｃｈ、ｎ−ｃｈ及びＶｏｕｔを接続するＴ型電極の説明図である。
【図９】本発明の一実施の形態を示す縦型電界効果トランジスタの製造工程を説明するための説明図である。
【図１０】マイクロコンタクトプリンティングの工程を説明するための説明図である。
【図１１】実施例１で得られた縦型電界効果トランジスタの平面図である。
【図１２】比較例１で得られた縦型電界効果トランジスタの平面図である。
【図１３】従来の半導体層を無機半導体材料で構成した薄膜電界効果型トランジスタである。
【図１４】従来の半導体層を有機半導体材料で構成した薄膜電界効果型トランジスタである。
【符号の説明】
１ ソース電極層
２ 半導体層
３ ドレイン電極層
４ ゲート電気絶縁層
５ ゲート電極層
６，７ 素子間分離電気絶縁層
８，９ バッファー層
１０ 活性領域
１１ 基板[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a vertical field-effect transistor, a method of manufacturing the same, and an arithmetic element having the same, and more particularly, controls a current value by an electric signal in which a source electrode layer, a semiconductor layer, and a drain electrode layer are sequentially stacked. The present invention relates to a vertical field-effect transistor realizing an improvement in transistor performance, a method for manufacturing the same, and an arithmetic element having the same for use in a sheet display, a sheet computer device, and the like.
[0002]
[Prior art]
A thin-film field-effect transistor in which a semiconductor layer (active layer) is made of an inorganic semiconductor material is known in the art (see Non-Patent Document 1).
[0003]
Such a thin-film field-effect transistor in which the semiconductor layer (active layer) is made of an inorganic semiconductor material has already been manufactured as an industrial product. FIG. 13 shows a conventional thin film field effect transistor in which a semiconductor layer is formed of an inorganic semiconductor material. As shown in FIG. 13, a conventional thin-film field-effect transistor in which a semiconductor layer is made of an inorganic semiconductor material is arranged laterally with respect to a
[0004]
Further, a thin film field effect transistor in which a semiconductor layer is formed of an organic semiconductor material is also known in the art (see Non-Patent Document 2).
[0005]
FIG. 14 shows a conventional thin film field effect transistor in which a semiconductor layer is formed of an organic semiconductor material. As shown in FIG. 14, a conventional thin-film field-effect transistor in which a semiconductor layer is formed of an organic semiconductor material also has a lateral It is arranged in the direction. The
[0006]
[Patent Document 1]
JP-A-10-270712
[Patent Document 2]
JP-A-10-190001
[Non-patent document 1]
D. B. Thomasson & al. , IEEE El. Dev. Lett. , Vol. 18, p. 117; March 1997
[Non-patent document 2]
A. Dodabalapur & al. , Appl. Phys. Lett. , Vol. 69 pp. 4227-29, December 1996
[0007]
[Problems to be solved by the invention]
In these thin-film field-effect transistors, an electric field applied from a gate electrode layer via a gate electric insulating layer acts on a semiconductor layer (channel portion) to generate a current flowing between a source electrode layer and a drain electrode layer. The transistor operation is realized by controlling. The thin-film field-effect transistor using an organic material for the semiconductor layer produces (1) a device without using a vacuum compared to the thin-film field-effect transistor using an inorganic material such as hydrogenated amorphous Si for the semiconductor layer. (2) a uniform element having a large area can be manufactured; (3) electrode wiring can be performed without forming source / drain regions; It has the advantage that. However, a thin film field effect transistor using an organic material for the semiconductor layer has a higher carrier mobility (transistor performance) than a thin film field effect transistor using an inorganic material such as amorphous silicon hydride for the semiconductor layer. Are low, (b) a large current cannot be passed, and (c) high-speed operation cannot be performed.
[0008]
Conventionally, technologies developed to solve such problems include technologies relating to organic semiconductor materials, such as a technology for controlling the conjugate state of a π-conjugated polymer, a technology using molecular electric conduction anisotropy, and the like. And a technique for realizing high crystallinity when obtaining an organic polymer film by a vapor deposition method.
[0009]
The thin-film field-effect transistor in which the conventional semiconductor layer shown in FIG. 13 is made of an inorganic semiconductor material, applies a voltage to the gate electrode while applying a voltage between the source electrode layer and the drain electrode layer, A current is caused to flow between the source electrode layer and the drain electrode by inducing a channel at the interface between the gate electric insulating layer and the semiconductor layer. The current (Id) between the source electrode layer and the drain electrode layer at this time can be generally expressed by the following equation.
[0010]
(Equation 1)
C ox : Gate capacitance (F / m 2 )
μ: Field effect mobility (cm 2 / Vs)
V g : Gate voltage (V)
V th : Threshold voltage (V)
[0011]
In order to improve transistor performance within limited transistor dimensions (W: gate width, L: gate length), a higher Id value may be realized. From the equation (1), as a factor other than W and L for improving Id, an increase in Cox and μ can be considered. Conventionally, an effective Cox is improved by using a material having a high relative dielectric constant (see Patent Document 1), and a μ is improved by developing a π-conjugated polymer material (see Patent Document 2). , Etc.), but in formula (1), it is particularly advantageous to decrease L in order to obtain a high Id.
[0012]
In the Si technology, a gate length of 10 μm is initially reduced to about 0.1 μm. This would result in a 100-fold increase in Id values without the development of Cox or μ. Until now, the tendency of the short gate length has mainly depended on the improvement of the lithography processing limit. In the conventional thin-film field-effect transistor shown in FIG. 14 in which the semiconductor layer is formed of an organic semiconductor material, a transistor having a gate length of 10 to 5 μm is mainly manufactured on a trial basis. There is a problem that it is difficult to shorten the gate length.
[0013]
The advantage of using an organic semiconductor material in the manufacture of a transistor is low manufacturing cost.However, using a lithography processing technology developed by Si technology for the manufacture of a transistor using an organic semiconductor material is an advantage of an organic transistor. It is unlikely that this technology will be actively adopted because it is contrary to the concept of manufacturing cost. It has been proposed to manufacture an organic transistor using a method based on the concept of soft lithography. However, as described above, it is currently possible to manufacture only an organic transistor having a gate length of 10 to 5 μm using this method. There was a problem that it was difficult to shorten the length.
[0014]
The present invention aims to solve such a problem.
That is, the present invention provides a vertical field effect transistor which can improve the effective electric field mobility, facilitates the integration of the device, and allows a large current to flow through the device, and a method of manufacturing the same. Another object of the present invention is to provide an arithmetic element having the same at low cost.
[0015]
[Means for Solving the Problems]
The present inventor considered that the improvement of the carrier mobility and the integration of the element could be achieved at the same time by devising the structure of the field-effect transistor. A semiconductor layer and a drain electrode layer are sequentially stacked, and a field-effect transistor having a gate electrical insulating layer and a gate electrode layer provided in a vertical direction so as to be in contact with one side wall of those layers. When the source electrode layer, the semiconductor layer, and the drain electrode layer have a structure having a six-fold rotational symmetry axis (a regular hexagon), the effective electric field mobility can be improved, and the element can be easily integrated. At the same time, they have found that a large current can be passed through the element, and have completed the present invention.
[0016]
That is, in order to achieve the above object, according to the invention described in
[0017]
The invention described in
[0018]
According to a third aspect of the present invention, in the second aspect, the organic semiconductor material is selected from the group consisting of (1) naphthalene, anthracene, tetracene, pentacene, hexacene, and derivatives thereof. Molecular materials, (2) pigments selected from the group consisting of phthalocyanine compounds, azo compounds and perylene compounds and derivatives thereof, (3) hydrazone compounds, triphenylmethane compounds, diphenylmethane compounds, stilbene compounds, arylvinyl compounds, Low molecular compounds selected from the group consisting of pyrazoline compounds, triphenylamine compounds, phenylene derivatives and triarylamine compounds and their derivatives, or (4) poly-N-vinylcarbazole, halogenated poly-N-vinylcarbazole , Polyvinyl Pyrene, polyvinyl anthracene, polythiophene derivative, a thiophene oligomer derivative, pyrene formaldehyde resin, polyacetylene derivatives, and is characterized in that a polymer compound, which is selected from the group consisting of ethyl carbazole formaldehyde resin.
[0019]
According to a fourth aspect of the present invention, in the first aspect of the present invention, the semiconductor layer is made of an inorganic semiconductor material.
[0020]
The invention described in
[0021]
The invention described in
[0022]
The invention according to claim 7 is the electric insulation polymer according to
[0023]
The invention described in
[0024]
The invention described in
(A) forming a source electrode layer on the substrate;
(B) a gate electric insulating layer that stands vertically in contact with the right side wall of the source electrode layer, a first element isolation electric insulating layer that stands in contact with the left side wall of the source electrode layer, and the source Forming a second inter-element isolation electrical insulation layer, which is vertically erected from the right side wall of the electrode layer by the width of the gate electrical insulation layer;
(C) forming a semiconductor layer on the source electrode layer between the gate electrical insulation layer and the first element isolation electrical insulation layer;
(D) forming a gate electrode layer on the substrate between the gate electrical insulation layer and the second element isolation electrical insulation layer;
(E) forming a drain electrode layer on the semiconductor layer between the gate electrical insulation layer and the first element isolation electrical insulation layer;
And a method for manufacturing a vertical field-effect transistor.
[0025]
According to a tenth aspect of the present invention, a p-ch, an n-ch and a conductive member (Vout) are provided on a T-type electrode patterned on a substrate so as to be mutually conductive, and the p-ch is provided. And an arithmetic element having a conductive member (Vin) for applying a gate voltage provided in close contact with the n-ch gate electrode layer, wherein the p-ch is any one of
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a sectional view of a vertical field effect transistor showing one embodiment of the present invention. FIG. 2 is a sectional view of a vertical field effect transistor showing another embodiment of the present invention. FIG. 3 is a cross-sectional view of a vertical field-effect transistor showing another embodiment of the present invention. FIG. 4 is an explanatory diagram for explaining electrical connection and operation for driving the vertical field effect transistor of the present invention. FIG. 5 is an explanatory diagram of a logic circuit included in the arithmetic element. FIG. 6 is an explanatory diagram of a vertical field-effect transistor included in p-ch and n-ch in a logical operation circuit of an operation element. FIG. 7 is an explanatory diagram of an arithmetic element having a vertical field-effect transistor according to an embodiment of the present invention. FIG. 8 is an explanatory diagram of a T-type electrode connecting p-ch, n-ch, and Vout. FIG. 9 is an explanatory diagram for explaining a manufacturing process of the vertical field-effect transistor according to the embodiment of the present invention. FIG. 10 is an explanatory diagram for explaining a microcontact printing process.
[0027]
As shown in FIG. 1, in the vertical field effect transistor of the present invention, a
[0028]
As shown in FIG. 4, the current Id flowing between the
[0029]
As shown in FIGS. 1 and 4, according to the vertical field effect transistor of the present invention, a current (Id) is caused to flow in a direction perpendicular to the plane of the
[0030]
The arithmetic element having the vertical field-effect transistor of the present invention has the logic circuit shown in FIG. As shown in FIG. 7, the vertical field-effect transistor has a structure in which a drain electrode, a semiconductor layer (this thickness is a channel), and a source electrode are sequentially laminated. It is covered with a gate electrical insulation layer (see 1 in FIG. 1). As shown in FIGS. 7 and 8, the arithmetic element having the vertical field-effect transistor of the present invention has p-ch, n-ch and conductive members (Vout) on a T-type electrode patterned on a substrate. B) so as to conduct B with each other, and a conductive member (Vin) for applying a gate voltage provided so as to be in close contact with the p-ch and n-ch gate electrode layers. The “p-ch” is formed by a vertical field-effect transistor in which the organic semiconductor layer is made of a hole transport material, and the “n-ch” is a vertical field effect transistor in which the organic semiconductor layer is made of an electron transport material. It is formed by a field effect transistor. In FIG. 7, VDD is a power supply.
[0031]
As described above, the
[0032]
As shown in FIG. 2, the vertical field effect transistor of the present invention preferably has a structure in which the
[0033]
As shown in FIG. 3, the vertical field-effect transistor of the present invention has a vertical contact with the other side wall of the
[0034]
The
[0035]
Further, the
[0036]
The gate electric insulating
[0037]
In the present invention, the
[0038]
The vertical field effect transistor of the present invention is formed on, for example, the insulating
[0039]
Preferred Manufacturing Example of Vertical Field Effect Transistor of the Present Invention
As shown in FIGS. 11A to 11E, the vertical field effect transistor of the present invention
(A) forming a source electrode layer on a substrate (A);
(B) a gate electric insulating layer that stands vertically in contact with the right side wall of the source electrode layer, a first element isolation electric insulating layer that stands in contact with the left side wall of the source electrode layer, and the source (B) forming a second inter-element isolation electrical insulation layer that is vertically set apart from the right side wall of the electrode layer by the width of the gate electrical insulation layer;
(C) forming a semiconductor layer on the source electrode layer between the gate electrical insulation layer and the first element isolation electrical insulation layer (C);
(D) forming a gate electrode layer on the substrate between the gate electrical insulation layer and the second element isolation electrical insulation layer (D);
(E) forming a drain electrode layer on the semiconductor layer between the gate electrical insulation layer and the first element isolation electrical insulation layer (E);
Are sequentially manufactured.
In FIG. 11C, a is an active layer region, and b is a gate electrode region.
[0040]
In the step (a), the
[0041]
The “micro contact printing method” is, as shown in FIGS.
(1) Step (a) of preparing a master (mainly a Si substrate) 21;
(2) Step (b) of coating a resist 22 on the entire surface of the
(3) Step (c) of forming a pattern on the
(4) Step (d) of removing the remaining resist 22
{Circle around (5)} A step (e) of pouring polydimethylsiloxane (23) onto the
{Circle around (6)} Step (f) of peeling off the heat-treated
(7) A step (g) of applying the
(8) a step (h) of transferring the
Are sequentially performed.
[0042]
The polydimethylsiloxane is a flexible resin, but if the conditions for transferring from the master pattern are optimized, a plate made of this resin has a resolution of about 5 μm. An alkane thiol ink is applied to the plate thus formed, and the alkane thiol ink is transferred to an Au vapor-deposited film, thereby forming an alkane thiol self-controlling organized film. In this structured film, since Au and a thiol group are bonded and an alkyl group is exposed on both surfaces, when the Au vapor-deposited film substrate is immersed in a polar solvent etching solution such as an iodine / ammonium iodide aqueous solution, Only the part without alkanethiol is etched (see step (A) of the present invention). In conventional photolithography and etching, when compared with the method of obtaining a pattern film by sequentially performing resist coating, exposure, development, etching, and resist stripping in each case, once such a “microcontact printing method” is used, once In addition, a large amount of film processing can be performed only by preparing a plate, which is suitable for reducing the manufacturing cost.
[0043]
In the step (b), preferably, after forming a photoresist film by spin-coating a photoresist, the width of the gate electrical insulating
[0044]
The material of the gate electrically insulating
[0045]
In the present invention, preferably, in the step (c), the solution of the polymer organic semiconductor material is formed into a film by means of an inkjet method, a relief printing method, an intaglio printing method, an offset printing method, a screen printing method, or the like. Alternatively, a semiconductor layer is formed by depositing a low-molecular organic semiconductor material by a method such as a vacuum evaporation method or a molecular beam evaporation method. In the case where a vacuum film formation method is used, an inorganic semiconductor material including a metal oxide such as zinc oxide or tin oxide or a composite oxide such as strontium titanate can be formed.
[0046]
In the present invention, preferably, in the steps (a), (d) and (e), the source electrode layer, the drain electrode layer and the gate electrode layer are printed with a solution of a polymer conductive material. Method, ink-jet method, letterpress printing method, intaglio printing method, offset printing method, screen printing method, etc., or metal, such as vacuum evaporation method, ion plating method, sputtering method, plating method, etc. To form a source electrode layer, a drain electrode layer, and a gate electrode layer.
[0047]
Since the vertical field-effect transistor of the present invention is manufactured through the above-mentioned steps (a) to (e), (1) the thickness of the semiconductor layer can be further reduced, thereby improving the effective electric field mobility. (2) Since the source electrode layer, the semiconductor layer, and the drain electrode layer have a structure having a six-fold rotational symmetry axis (a regular hexagon), the integration of elements is facilitated, and (3) the channel width. Can be increased, and a large current can flow through the element.
[0048]
According to the present invention, in the manufacture of a vertical field effect transistor, a solution of an organic semiconductor material is applied between a pair of electrically insulating layers provided vertically on a substrate to form an organic semiconductor layer and / or an inorganic semiconductor. And / or forming a conductive layer. As described above, when a solution of an organic semiconductor material is applied between a pair of electric insulating layers provided vertically on a substrate to form an organic semiconductor layer and / or an inorganic semiconductor and / or a conductive layer, the substrate A pair of electric insulating layers provided vertically on the substrate effectively functions as a mold for forming an organic semiconductor layer and / or an inorganic semiconductor and / or a conductive layer, so that the organic semiconductor layer and / or An inorganic semiconductor and / or a conductive layer can be formed at low cost.
[0049]
The arithmetic element of the present invention has a p-ch, an n-ch, and a conductive member (Vout) B on a T-type electrode patterned on a substrate so as to conduct each other, and the p-ch and the n-ch A conductive member (Vin) A for applying a gate voltage provided so as to be in close contact with the gate electrode layer of -ch. The p-ch is formed of a vertical field-effect transistor in which the organic semiconductor layer according to
[0050]
The arithmetic element of the present invention has the p-ch, the n-ch, and the conductive member (Vout) B on the T-type electrode patterned on the substrate in such a manner as to conduct with each other, and 9. A conductive member (Vin) A for applying a gate voltage provided so as to be in close contact with the gate electrode layers of -ch and n-ch, and the p-ch is any one of
[0051]
【Example】
(Example 1)
(1) A Cr film was formed to a thickness of 30 nm as an adhesion film on a glass substrate, and then an Au film was formed to a thickness of 70 nm on the Cr film.
(2) Transfer is performed on the Au film using a plate in which alkanethiol ink is inked, and the substrate is immersed in an etching solution composed of an aqueous solution of iodine / ammonium iodide to etch the Au film. This substrate was immersed in a nitric acid aqueous solution containing cerium ammonium nitrate to etch the Cr film, thereby forming a T-type electrode (see FIG. 8).
(3) A photoresist (OFPR800, manufactured by Tokyo Ohka Kabushiki Kaisha) is spin-coated on the substrate to form a resist film with a thickness of 3 μm, and then the resist film has a structure having a rotational symmetry axis six times ( After exposure and development to a regular hexagon, post-baking and UV curing were performed to form a gate electrode layer that stood vertically so as to be in contact with the right side wall of the first electrode layer. At this time, the width of the active layer as the transistor operation section was set to 200 μm (see FIG. 9).
[0052]
(4) After forming a drain electrode layer by an ink jet method using a conductive polymer solution (manufactured by Dyeel Corporation, PEDOT), a purified p-type semiconductor material polyhexylthiophene (commercially available) is dissolved in chloroform. This solution was formed into a film by an inkjet method to form a p-type semiconductor layer. At this time, as a result of setting the concentration of polyhexylthiophene to 0.5% by weight or less, it became possible to form a p-type semiconductor layer of about 100 nm or less.
(5) Furthermore, the following equation
Embedded image
(6) Subsequently, a source electrode layer and a gate electrode were formed by an inkjet method to produce a vertical field effect transistor device.
[0053]
(Comparative Example 1)
As shown in FIG. 12, a vertical field-effect transistor element was manufactured in the same manner as in Example 1 except that the patterning shape was circular. The channel width of the vertical field-effect transistor device obtained in this manner was about 10.5 μm.
[0054]
【The invention's effect】
(1) According to the first and eighth aspects of the present invention, the source electrode layer, the semiconductor layer, and the drain electrode layer are sequentially laminated, and are vertically set so as to be in contact with one side wall of the layers. In the field-effect transistor having the gate electric insulating layer and the gate electrode layer sequentially provided, the source electrode layer, the semiconductor layer, and the drain electrode layer have a structure (regular hexagon) having a six-fold rotational symmetry axis. ▼ The thickness of the semiconductor layer can be further reduced, so that the gate length L can be shortened and a drastic short channel length can be structurally realized without using photolithography processing, and thus the transistor performance can be improved. That is, the effective carrier mobility can be improved, and (2) the vertical field-effect transistor has a cylindrical shape or does not have a symmetry axis. In comparison, the integration of the device becomes easier, and (3) the channel width can be increased by applying a gate voltage to the semiconductor layer on the surface via the gate electrical insulating layer. A large current can flow.
[0055]
(2) According to the second and third aspects of the present invention, since the semiconductor layer is made of an organic semiconductor material, the solution of the polymer organic semiconductor material is formed by a printing method, an ink jet method, or the like. It can be formed into a film, and in the case of a low-molecular organic semiconductor material, it can be formed by a method such as a vacuum evaporation method, so that an extremely thin organic semiconductor layer can be formed at low cost.
[0056]
(3) According to the fourth and fifth aspects of the present invention, since the semiconductor layer is made of an inorganic semiconductor material, a vertical field effect that can provide a high-speed response can be achieved as compared with a case using an organic semiconductor material. A transistor can be manufactured.
[0057]
(4) According to the invention as set forth in
[0058]
(5) According to the ninth aspect of the present invention, (1) the thickness of the semiconductor layer can be further reduced, so that the effective electric field mobility can be improved, and (2) the source electrode layer. Since the semiconductor layer and the drain electrode layer have a structure having a six-fold rotational symmetry axis (a regular hexagon), the integration of the device is facilitated, and (3) the channel width can be increased, and the device has a large size. A current can flow.
[0059]
(6) According to the tenth aspect of the present invention, (1) the thickness of the semiconductor layer can be further reduced, so that the effective electric field mobility can be improved, and (2) the source electrode layer. Since the semiconductor layer and the drain electrode layer have a structure having a six-fold rotational symmetry axis, the integration of the device becomes easy, and (3) the channel width can be increased, and a large current flows through the device. Therefore, it is possible to provide a low-cost operation element capable of outputting an operation result for an input signal at high speed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a vertical field-effect transistor showing one embodiment of the present invention.
FIG. 2 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention.
FIG. 3 is a sectional view of a vertical field-effect transistor showing another embodiment of the present invention.
FIG. 4 is an explanatory diagram for explaining electrical connection and operation for driving a vertical field effect transistor of the present invention.
FIG. 5 is an explanatory diagram of a logic circuit included in an arithmetic element.
FIG. 6 is an explanatory diagram of a vertical field-effect transistor included in p-ch and n-ch in a logical operation circuit of an operation element.
FIG. 7 is an explanatory diagram of an arithmetic element having a vertical field-effect transistor according to an embodiment of the present invention.
FIG. 8 is an explanatory diagram of a T-type electrode connecting p-ch, n-ch, and Vout.
FIG. 9 is an explanatory diagram illustrating a manufacturing process of the vertical field effect transistor according to the embodiment of the present invention.
FIG. 10 is an explanatory diagram for explaining a micro contact printing process.
FIG. 11 is a plan view of the vertical field-effect transistor obtained in Example 1.
FIG. 12 is a plan view of the vertical field-effect transistor obtained in Comparative Example 1.
FIG. 13 shows a conventional thin film field effect transistor in which a semiconductor layer is formed of an inorganic semiconductor material.
FIG. 14 shows a conventional thin film field effect transistor in which a semiconductor layer is formed of an organic semiconductor material.
[Explanation of symbols]
1 Source electrode layer
2 Semiconductor layer
3 Drain electrode layer
4 Gate electrical insulation layer
5 Gate electrode layer
6,7 Element isolation electrical insulation layer
8,9 buffer layer
10 Active area
11 Substrate
Claims (10)
（ロ）前記ソース電極層の右側壁に接するように垂直方向に立てたゲート電気絶縁層、前記ソース電極層の左側壁に接するように立てた第１の素子分離電気絶縁層、及び、前記ソース電極層の右側壁よりゲート電気絶縁層の幅だけ離して垂直方向に立てた第２の素子間分離電気絶縁層、を形成する工程、
（ハ）前記ゲート電気絶縁層と第１の素子間分離電気絶縁層との間の前記ソース電極層の上に半導体層を形成する工程、
（ニ）前記ゲート電気絶縁層と第２の素子間分離電気絶縁層との間の前記基板の上にゲート電極層を形成する工程、
（ホ）前記ゲート電気絶縁層と第１の素子間分離電気絶縁層との間の前記半導体層の上にドレイン電極層を形成する工程、
を順次有することを特徴とする縦型電界効果トランジスタの製造方法。(A) forming a source electrode layer on the substrate;
(B) a gate electric insulating layer that stands vertically in contact with the right side wall of the source electrode layer, a first element isolation electric insulating layer that stands in contact with the left side wall of the source electrode layer, and the source Forming a second inter-element isolation electrical insulation layer, which is vertically erected from the right side wall of the electrode layer by the width of the gate electrical insulation layer;
(C) forming a semiconductor layer on the source electrode layer between the gate electrical insulation layer and the first element isolation electrical insulation layer;
(D) forming a gate electrode layer on the substrate between the gate electrical insulation layer and the second element isolation electrical insulation layer;
(E) forming a drain electrode layer on the semiconductor layer between the gate electrical insulation layer and the first element isolation electrical insulation layer;
And a method for manufacturing a vertical field effect transistor.
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