JP2004110902A - パルス計数回路及び不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】検出信号の条件の変更が容易に行え、構成が簡単で小さなサイズの計数回路及びそれを使用した不揮発性半導体メモリの実現。
【解決手段】パルス信号のパルス数を計数して、第1計数値から第2計数値の間であることを示す検出信号を出力するパルス計数回路であって、パルス信号をトリガとし、各段の出力は一旦変化した後はリセット信号により初期状態にリセットされるまで変化しないシフトレジスタ21と、シフトレジスタの各段の出力信号から検出信号を発生する計数検出論理回路23,24とを備える。
【選択図】 図3
【解決手段】パルス信号のパルス数を計数して、第1計数値から第2計数値の間であることを示す検出信号を出力するパルス計数回路であって、パルス信号をトリガとし、各段の出力は一旦変化した後はリセット信号により初期状態にリセットされるまで変化しないシフトレジスタ21と、シフトレジスタの各段の出力信号から検出信号を発生する計数検出論理回路23,24とを備える。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
本発明は、パルス信号を計数して第1計数値から第2計数値の間であることを示す検出信号を出力するパルス計数回路及びそのようなパルス計数回路を有するフラッシュメモリなどの電気的に書込又は消去を行う不揮発性半導体記憶装置(不揮発性メモリ)に関し、特に簡単な構成で小さなサイズのパルス計数回路に関する。
【0002】
【従来の技術】
電気的に書込及び消去を行う不揮発性メモリとしてはE2PROM,フラッシュメモリなどが知られており、電気的に書込は行えるが電気的に消去は行えない不揮発性メモリとしてはEPROMが知られており、それぞれ各種の変形例を有する。このような不揮発性メモリにおける書込及び消去動作では、各部に所定の電圧を印加してフローティングゲートに電荷を注入したりそこから電荷を抜き取ることが行われるが、電荷の注入量又は抜き取り量が大きくなりすぎると、正常な動作が行われなくなり、エラーが発生する。そのため、1度に多量の電荷を注入又は抜き取るのではなく、少量の電荷を注入又は抜き取る書込又は消去動作と、その後に所定の書込又は消去状態になったかを確認するベリファイ動作の組みを基本動作として繰返し、所定の書込又は消去状態になったことを確認すると動作を終了するようにしている。1回の書込又は消去動作で注入又は抜き取る電荷量は、直前のベリファイ動作で所定の書込又は消去状態になっていないと判定された後、最後の書込又は消去状態を行ってもエラーが発生しないように設定される。注入又は抜き取る電荷量が小さいほどエラーが発生せず、高い精度で所定の書込又は消去状態にすることができるが、逆に基本動作を繰り返す回数が増加し、書込又は消去動作全体に要する時間が長くなる。
【0003】
書込又は消去の各部の電圧条件は、設計段階で上記のような条件を考慮して設定されるが、プロセス変動などのためにメモリセルの動作条件及び各部に印加する電圧などがばらつき、想定した条件からずれることが避けられない。このようなばらつきも考慮すると、エラーが発生しないようにする必要があり、1回の書込又は消去動作で注入又は抜き取る電荷量を小さくする必要があり、基本動作の繰り返す回数が大きくなり、書込又は消去動作全体に要する時間が長くなるという問題が生じる。そこで、例えば1回目から5回目までは1回の書込又は消去動作で注入又は抜き取る電荷量が小さい条件で行い、6回目から9回目までは注入又は抜き取る電荷量が増加するような条件で行い、10回目から12回目までは注入又は抜き取る電荷量が更に増加するような条件で行い、13回目以降は注入又は抜き取る電荷量が更に増加するような条件で行い、以後この条件で基本動作を繰り返す。もちろんベリファイ動作で所定の書込又は消去状態になっていると判定された場合には、ただちに動作を終了する。
【0004】
上記のように基本動作の回数に応じて動作条件を変えるため、基本動作の回数を計数して、1回目から5回目まで、6回目から9回目まで、10回目から12回目まで及び13回目以降であることを示す検出信号を生成し、検出信号に応じて動作条件を設定する必要がある。また、書込及び消去動作では、読出動作に比べて高い電圧や負電圧を使用するが、このような電圧はチャージポンプ回路で発生させており、動作条件に応じて高電圧や負電圧の電圧値及び電流量が異なるので、検出信号に応じてチャージポンプ回路などの動作条件も設定する必要がある。このような対象となるパルス信号のパルス数を計数して、所定の第1計数値から第2計数値までの間であることを示す検出信号を出力する回路は、不揮発性半導体メモリに限らず他の半導体装置でも使用される場合がある。
【0005】
上記のような検出信号を発生させるため、従来の計数回路は、バイナリィカウンタを使用するのが一般的であった。
【0006】
図1は、従来の計数回路の構成を示す図である。図示のように、従来の計数回路は、パルス信号を計数(カウント)するバイナリィカウンタ11と、バイナリィカウンタ11の出力信号から、検出信号S1,S2,S3,S4を発生させる計数検出論理回路12とを備える。
【0007】
図2は、4ビットのバイナリィカウンタ11のパルス数に対するカウント値と、必要な検出信号S1,S2,S3,S4の信号値を示す。各検出信号S1,S2,S3,S4を発生させるもっとも簡単に考えられる構成は、それぞれが「1」になるバイナリィカウンタ11の4ビットの出力値の論理積を演算する回路と、その出力の論理和を演算する回路とを備える回路である。
【0008】
上記のような書込及び消去のための検出信号には関係しないが、特開平11−16345号公報は、半導体メモリのリフレッシュカウンタをダイナミック型のフィードバックシフトレジスタで構成することを開示している。
【0009】
【特許文献1】
特開平11−16345号公報(すべて)
【0010】
【発明が解決しようとする課題】
図1に示した従来の計数回路は、計数検出論理回路12の構成が非常に複雑になるという問題があった。そのため、回路のサイズが大きくなるという問題がある。また、4ビットのバイナリィカウンタの場合、16カウントで元の値に戻るため、16カウント以上でも検出信号S4が「1」の状態を維持するにはカウンタのキャリィを利用して検出信号S4が「0」にならないようにすることが必要であり、回路を一層複雑にする。
【0011】
更に、メモリセルの動作条件及び各部に印加する電圧などのばらつきを想定して条件を設定するが、想定した条件からずれることが避けられず、それに応じて検出信号を変えられることが望ましい。例えば、上記の検出信号の条件から、パルス数が1から6まで、7から10まで、11から15まで及び16以降であることを示す検出信号に変更する場合などである。そのため、実際に試作を行ってより高精度に条件を設定したり、検出信号の条件を画定した上で最終的な設計を行うことが考えられる。しかし、近年市場の変動に的確に対応するため、プロセステクノロジの開発と並行して製品開発が進めことにより、製品化のリードタイムを短くする必要が生じている。そのため、実際に試作を行ってより高精度に条件を設定したり、検出信号の条件を画定した上で最終的な設計を行う方法は採用できない。また、この方法は、製造段階でのばらつきに応じて条件を変更する必要がある場合には適用できない。
【0012】
更に、最初の製品の特性を調査してプロセステクノロジの改善が施される場合があるが、この場合には動作条件が変化することになり、それに応じて検出信号の条件も変更する必要がある。この場合には、設計変更が必要で、マスクなどの変更を行うことになり、変更が完了するまでに時間を要すると共にコストが増加する。
【0013】
以上のように、設計段階での検出信号の条件を変更できることが望ましいが、上記のように、従来の計数回路は計数検出論理回路12の構成が非常に複雑であるため、検出信号の条件を変更するには回路の大幅な変更が必要であり、再設計することが必要になる。そのため、最終製品を得るまでのリードタイムが長くなり、コストが増加するという問題がある。
【0014】
本発明は、検出信号の条件の変更が容易に行え、構成が簡単で小さなサイズの計数回路及びそれを使用した不揮発性半導体記憶装置(メモリ)の実現を目的とする。
【0015】
【課題を解決するための手段】
上記目的を実現するため、本発明の計数回路は、バイナリィカウンタの替わりにシフトレジスタを用いることを特徴とする。シフトレジスタは、パルス信号をトリガとし、各段の出力は一旦変化した後はリセット信号により初期状態にリセットされるまで変化しないので、シフトレジスタの出力信号から検出信号を生成する計数検出論理回路の構成が非常に簡単になり、変更も容易である。例えば、計数検出論理回路の入力を、シフトレジスタの出力信号線のいずれに接続するかを選択するだけで変更が可能であり、最終の配線メタル層を変更するだけでよい。また、計数検出論理回路の構成が簡単であるから、あらかじめ複数の異なる条件で検出信号を発生する複数の計数検出論理回路を用意しておき、いずれかを選択的に使用することも可能である。
【0016】
計数検出論理回路は、第1の入力と第2の入力の反転論理との論理積を演算する2入力論理回路で構成で、検出信号がオンする第1計数値に対応するシフトレジスタの段の出力信号を第1の入力とし、検出信号がオフする第2計数値に対応するシフトレジスタの段の出力信号を第2の入力とする。
【0017】
連続した計数値を分割した複数の範囲を検出信号に対応させる場合には、前段の2入力論理回路の第2の入力が、次段の2入力論理回路の第1の入力であるようにでき、配線も容易である。
【0018】
本発明の計数回路を、フラッシュメモリなどの電気的に書込又は消去動作を行い、書込又は消去動作は、書込又は消去動作と確認のためのベリファイ動作を基本動作として所定の状態になるまで基本動作を繰返し、段階的に前記電圧を変化させる不揮発性半導体記憶装置に適用すれば、適切な条件で書込又は消去動作が行えるものが、リードタイムを短くして、低コストで実現できる。
【0019】
【発明の実施の形態】
図3は、本発明の第1実施例の計数回路の個性を示す回路図である。図示のように、第1実施例の計数回路は、シフトレジスタ21と、計数検出論理回路23とを有する。シフトレジスタ21は、例えば図4の(A)に示すような構成の各段回路22を、最初の段のデータ入力は正論理値で、2段目以降のデータ入力として前段の正出力が接続されるように直列に接続したもので、各段はパルス信号をトリガとして同期して動作する。具体的には、図4の(B)に示すように、パルス信号から第1クロック信号CLK0と第2クロック信号CLK1が生成されて入力される。このシフトレジスタは、図5に示すように1方向(「0」から「1」)にのみ値が変化し、リセット信号RESETにより初期状態(すべて「0」)に復帰する。
【0020】
計数検出論理回路23は、第1の入力と第2の入力の反転論理との論理積を演算する2入力AND回路24が、発生する検出信号の個数分設けられている。各2入力AND回路24は、計数値がmからnの間「1」であり、それ以外の場合は「0」である検出信号を生成する場合には、第1の入力としてシフトレジスタ21のm番目の出力を、第2の入力としてシフトレジスタ21のm+1番目の出力を入力する。例えば、図5に示すように、パルス数が最初から5まで、6から9まで、10から12まで及び13回目以降であることを示す検出信号を生成する場合には、1番目の2入力AND回路24の第1の入力には高論理値を入力し、第2の入力にはシフトレジスタの6番目の出力信号を入力する。2番目の2入力AND回路24の第1の入力にはシフトレジスタの6番目の出力信号を入力し、第2の入力にはシフトレジスタの10番目の出力信号を入力する。3番目の2入力AND回路24の第1の入力にはシフトレジスタの10番目の出力信号を入力し、第2の入力にはシフトレジスタの13番目の出力信号を入力する。4番目の2入力AND回路24の第1の入力にはシフトレジスタの13番目の出力信号を入力し、第2の入力には低論理値を入力する。このように、前段の2入力AND回路24の第2の入力と後段の2入力AND回路24の第1の入力は共通である。従って、2入力AND回路を隣接して設ければ配線量が低減できる。最終段の2入力AND回路24の出力する検出信号は、計数値が16以上でも変化しない。
【0021】
図3からも明らかなように、第1実施例の計数検出論理回路23は非常に簡単な構成であり、回路規模を小さくできる。また、検出信号の条件を変更するには、計数検出論理回路23の各2入力AND回路24の入力とシフトレジスタの出力信号線の接続を変更するだけでよい。
【0022】
図6は、本発明の第2実施例のフラッシュメモリの概略構成を示すブロック図である。図示のように、フラッシュメモリ30は、4個のメモリセルアレイ31と、制御信号を発生するステートマシン回路32と、書込又は消去の基本動作数を計数して検出信号を発生する計数回路33と、負電圧チャージポンプ34と、正電圧チャージポンプ35とを備える。計数回路33は、検出信号をコード化した信号REGNとREGDを発生して負電圧チャージポンプ34と正電圧チャージポンプ35に出力する。負電圧チャージポンプ34と正電圧チャージポンプ35は、信号REGNとREGDに応じて動作を変更する。これは、書込又は消去動作では負電圧チャージポンプ34と正電圧チャージポンプ35の発生する負電圧及び高電圧を利用し、検出信号に応じて基本動作における電圧条件を変える場合に、負電圧チャージポンプ34と正電圧チャージポンプ35が供給する必要のある電圧や電流を変更する必要があるためである。
【0023】
図7は、第2実施例の計数回路33の構成を示す図である。図示のように、計数回路33は、シフトレジスタ41と、シフトレジスタ41の出力信号と条件信号から検出信号を発生するケースデコーダ42と、検出信号をコード化して信号REGNとREGDを発生するコード発生器43とを備える。
【0024】
図8は、第2実施例のシフトレジスタ41の構成を示す図である。第2実施例のシフトレジスタ41は、書込又は消去の1回の基本動作が行われたことを示すパルス信号を計数する。第1実施例のシフトレジスタと同じ構成であるが、第2実施例では出力信号として反転出力QBを出力する点が第1実施例と異なり、図9に示すような出力信号になる。
【0025】
図10は、ケースデコーダ42の構成を示す回路図である。図示のように、ケースデコーダ42は、同じ構成の4個の計数検出回路51〜54を有し、各計数検出回路はそれぞれが4個の2入力AND回路を有し、4個の計数検出回路51〜54の対応する検出信号の出力は共通に接続されている。このように、第1実施例と類似の構成を有するが、シフトレジスタの反転出力を使用するため、第1の入力の反転論理と第2の入力との論理積を演算し、1段目の2入力AND回路24の第1の入力には負論理値が入力され、最終段の2入力AND回路24の第2の入力には正論理値が入力される。
【0026】
各計数検出回路51〜54の3入力がシフトレジスタの出力信号QB1〜QB16の異なる組みに接続され、異なる条件の検出信号を生成する。計数検出回路51〜54には選択信号C1〜C4が入力され、各計数検出回路51〜54の4個の2入力AND回路は、選択信号で選択された時のみ出力を行い、それ以外の時には出力はハイ・インピーダンス状態になる。従って、あらかじめ想定される4つの異なる条件の検出信号が生成されるようにしておき、選択信号により任意の1つを選択する。これにより、4つの条件であれば単に信号を選択するだけで書込又は消去動作の条件を変更できる。
【0027】
図11は、コード発生器43の構成を示す図である。コード発生器43は、検出信号S1〜S4を2ビットの信号にコード化する回路である。回路61が1ビット目の出力D0を出力し、回路62が2ビット目の出力D1を出力する。S1が1の時にはD0とD1は共に「0」になり、S2が1の時にはD0は「0」でD1は「1」になり、S3が1の時にはD0は「1」でD1は「0」になり、S4が1の時にはD0とD1は共に「1」になる。これ以上の詳しい説明は省略する。
【0028】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、各種の変形例が可能である。
【0029】
【発明の効果】
本発明によれば、構成が簡単で小さなサイズの計数回路が実現でき、検出信号の条件の変更も容易に行えるようになる。従って、この計数回路を不揮発性半導体メモリに使用すれば、書込又は消去動作の条件を段階的に変化させる場合の条件を容易に変更できるようになり、適切な条件で書込又は消去動作が行えるものが、リードタイムを短くして、低コストで実現できるという効果を奏する。
【図面の簡単な説明】
【図1】従来の計数回路の構成例を示す図である。
【図2】従来例におけるカウント値と検出信号の値の関係を示す図である。
【図3】本発明の第1実施例の計数回路の構成を示す回路図である。
【図4】第1実施例のシフトレジスタの回路例を示す図である。
【図5】第1実施例のシフトレジスタの値と検出信号の関係を示す図である。
【図6】本発明の第2実施例のフラッシュメモリの構成を示すブロック図である。
【図7】第2実施例の計数回路の構成を示すブロック図である。
【図8】第2実施例のシフトレジスタの構成を示す図である。
【図9】第2実施例のシフトレジスタの出力信号の値を示す図である。
【図10】第2実施例のケースデコーダの構成を示す図である。
【図11】第2実施例のコード発生器の構成を示す回路図である。
【符号の説明】
21…シフトレジスタ
23…計数検出論理回路
24…2入力AND回路
30…フラッシュメモリ
31…メモリセルアレイ
33…計数回路
【発明の属する技術分野】
本発明は、パルス信号を計数して第1計数値から第2計数値の間であることを示す検出信号を出力するパルス計数回路及びそのようなパルス計数回路を有するフラッシュメモリなどの電気的に書込又は消去を行う不揮発性半導体記憶装置(不揮発性メモリ)に関し、特に簡単な構成で小さなサイズのパルス計数回路に関する。
【0002】
【従来の技術】
電気的に書込及び消去を行う不揮発性メモリとしてはE2PROM,フラッシュメモリなどが知られており、電気的に書込は行えるが電気的に消去は行えない不揮発性メモリとしてはEPROMが知られており、それぞれ各種の変形例を有する。このような不揮発性メモリにおける書込及び消去動作では、各部に所定の電圧を印加してフローティングゲートに電荷を注入したりそこから電荷を抜き取ることが行われるが、電荷の注入量又は抜き取り量が大きくなりすぎると、正常な動作が行われなくなり、エラーが発生する。そのため、1度に多量の電荷を注入又は抜き取るのではなく、少量の電荷を注入又は抜き取る書込又は消去動作と、その後に所定の書込又は消去状態になったかを確認するベリファイ動作の組みを基本動作として繰返し、所定の書込又は消去状態になったことを確認すると動作を終了するようにしている。1回の書込又は消去動作で注入又は抜き取る電荷量は、直前のベリファイ動作で所定の書込又は消去状態になっていないと判定された後、最後の書込又は消去状態を行ってもエラーが発生しないように設定される。注入又は抜き取る電荷量が小さいほどエラーが発生せず、高い精度で所定の書込又は消去状態にすることができるが、逆に基本動作を繰り返す回数が増加し、書込又は消去動作全体に要する時間が長くなる。
【0003】
書込又は消去の各部の電圧条件は、設計段階で上記のような条件を考慮して設定されるが、プロセス変動などのためにメモリセルの動作条件及び各部に印加する電圧などがばらつき、想定した条件からずれることが避けられない。このようなばらつきも考慮すると、エラーが発生しないようにする必要があり、1回の書込又は消去動作で注入又は抜き取る電荷量を小さくする必要があり、基本動作の繰り返す回数が大きくなり、書込又は消去動作全体に要する時間が長くなるという問題が生じる。そこで、例えば1回目から5回目までは1回の書込又は消去動作で注入又は抜き取る電荷量が小さい条件で行い、6回目から9回目までは注入又は抜き取る電荷量が増加するような条件で行い、10回目から12回目までは注入又は抜き取る電荷量が更に増加するような条件で行い、13回目以降は注入又は抜き取る電荷量が更に増加するような条件で行い、以後この条件で基本動作を繰り返す。もちろんベリファイ動作で所定の書込又は消去状態になっていると判定された場合には、ただちに動作を終了する。
【0004】
上記のように基本動作の回数に応じて動作条件を変えるため、基本動作の回数を計数して、1回目から5回目まで、6回目から9回目まで、10回目から12回目まで及び13回目以降であることを示す検出信号を生成し、検出信号に応じて動作条件を設定する必要がある。また、書込及び消去動作では、読出動作に比べて高い電圧や負電圧を使用するが、このような電圧はチャージポンプ回路で発生させており、動作条件に応じて高電圧や負電圧の電圧値及び電流量が異なるので、検出信号に応じてチャージポンプ回路などの動作条件も設定する必要がある。このような対象となるパルス信号のパルス数を計数して、所定の第1計数値から第2計数値までの間であることを示す検出信号を出力する回路は、不揮発性半導体メモリに限らず他の半導体装置でも使用される場合がある。
【0005】
上記のような検出信号を発生させるため、従来の計数回路は、バイナリィカウンタを使用するのが一般的であった。
【0006】
図1は、従来の計数回路の構成を示す図である。図示のように、従来の計数回路は、パルス信号を計数(カウント)するバイナリィカウンタ11と、バイナリィカウンタ11の出力信号から、検出信号S1,S2,S3,S4を発生させる計数検出論理回路12とを備える。
【0007】
図2は、4ビットのバイナリィカウンタ11のパルス数に対するカウント値と、必要な検出信号S1,S2,S3,S4の信号値を示す。各検出信号S1,S2,S3,S4を発生させるもっとも簡単に考えられる構成は、それぞれが「1」になるバイナリィカウンタ11の4ビットの出力値の論理積を演算する回路と、その出力の論理和を演算する回路とを備える回路である。
【0008】
上記のような書込及び消去のための検出信号には関係しないが、特開平11−16345号公報は、半導体メモリのリフレッシュカウンタをダイナミック型のフィードバックシフトレジスタで構成することを開示している。
【0009】
【特許文献1】
特開平11−16345号公報(すべて)
【0010】
【発明が解決しようとする課題】
図1に示した従来の計数回路は、計数検出論理回路12の構成が非常に複雑になるという問題があった。そのため、回路のサイズが大きくなるという問題がある。また、4ビットのバイナリィカウンタの場合、16カウントで元の値に戻るため、16カウント以上でも検出信号S4が「1」の状態を維持するにはカウンタのキャリィを利用して検出信号S4が「0」にならないようにすることが必要であり、回路を一層複雑にする。
【0011】
更に、メモリセルの動作条件及び各部に印加する電圧などのばらつきを想定して条件を設定するが、想定した条件からずれることが避けられず、それに応じて検出信号を変えられることが望ましい。例えば、上記の検出信号の条件から、パルス数が1から6まで、7から10まで、11から15まで及び16以降であることを示す検出信号に変更する場合などである。そのため、実際に試作を行ってより高精度に条件を設定したり、検出信号の条件を画定した上で最終的な設計を行うことが考えられる。しかし、近年市場の変動に的確に対応するため、プロセステクノロジの開発と並行して製品開発が進めことにより、製品化のリードタイムを短くする必要が生じている。そのため、実際に試作を行ってより高精度に条件を設定したり、検出信号の条件を画定した上で最終的な設計を行う方法は採用できない。また、この方法は、製造段階でのばらつきに応じて条件を変更する必要がある場合には適用できない。
【0012】
更に、最初の製品の特性を調査してプロセステクノロジの改善が施される場合があるが、この場合には動作条件が変化することになり、それに応じて検出信号の条件も変更する必要がある。この場合には、設計変更が必要で、マスクなどの変更を行うことになり、変更が完了するまでに時間を要すると共にコストが増加する。
【0013】
以上のように、設計段階での検出信号の条件を変更できることが望ましいが、上記のように、従来の計数回路は計数検出論理回路12の構成が非常に複雑であるため、検出信号の条件を変更するには回路の大幅な変更が必要であり、再設計することが必要になる。そのため、最終製品を得るまでのリードタイムが長くなり、コストが増加するという問題がある。
【0014】
本発明は、検出信号の条件の変更が容易に行え、構成が簡単で小さなサイズの計数回路及びそれを使用した不揮発性半導体記憶装置(メモリ)の実現を目的とする。
【0015】
【課題を解決するための手段】
上記目的を実現するため、本発明の計数回路は、バイナリィカウンタの替わりにシフトレジスタを用いることを特徴とする。シフトレジスタは、パルス信号をトリガとし、各段の出力は一旦変化した後はリセット信号により初期状態にリセットされるまで変化しないので、シフトレジスタの出力信号から検出信号を生成する計数検出論理回路の構成が非常に簡単になり、変更も容易である。例えば、計数検出論理回路の入力を、シフトレジスタの出力信号線のいずれに接続するかを選択するだけで変更が可能であり、最終の配線メタル層を変更するだけでよい。また、計数検出論理回路の構成が簡単であるから、あらかじめ複数の異なる条件で検出信号を発生する複数の計数検出論理回路を用意しておき、いずれかを選択的に使用することも可能である。
【0016】
計数検出論理回路は、第1の入力と第2の入力の反転論理との論理積を演算する2入力論理回路で構成で、検出信号がオンする第1計数値に対応するシフトレジスタの段の出力信号を第1の入力とし、検出信号がオフする第2計数値に対応するシフトレジスタの段の出力信号を第2の入力とする。
【0017】
連続した計数値を分割した複数の範囲を検出信号に対応させる場合には、前段の2入力論理回路の第2の入力が、次段の2入力論理回路の第1の入力であるようにでき、配線も容易である。
【0018】
本発明の計数回路を、フラッシュメモリなどの電気的に書込又は消去動作を行い、書込又は消去動作は、書込又は消去動作と確認のためのベリファイ動作を基本動作として所定の状態になるまで基本動作を繰返し、段階的に前記電圧を変化させる不揮発性半導体記憶装置に適用すれば、適切な条件で書込又は消去動作が行えるものが、リードタイムを短くして、低コストで実現できる。
【0019】
【発明の実施の形態】
図3は、本発明の第1実施例の計数回路の個性を示す回路図である。図示のように、第1実施例の計数回路は、シフトレジスタ21と、計数検出論理回路23とを有する。シフトレジスタ21は、例えば図4の(A)に示すような構成の各段回路22を、最初の段のデータ入力は正論理値で、2段目以降のデータ入力として前段の正出力が接続されるように直列に接続したもので、各段はパルス信号をトリガとして同期して動作する。具体的には、図4の(B)に示すように、パルス信号から第1クロック信号CLK0と第2クロック信号CLK1が生成されて入力される。このシフトレジスタは、図5に示すように1方向(「0」から「1」)にのみ値が変化し、リセット信号RESETにより初期状態(すべて「0」)に復帰する。
【0020】
計数検出論理回路23は、第1の入力と第2の入力の反転論理との論理積を演算する2入力AND回路24が、発生する検出信号の個数分設けられている。各2入力AND回路24は、計数値がmからnの間「1」であり、それ以外の場合は「0」である検出信号を生成する場合には、第1の入力としてシフトレジスタ21のm番目の出力を、第2の入力としてシフトレジスタ21のm+1番目の出力を入力する。例えば、図5に示すように、パルス数が最初から5まで、6から9まで、10から12まで及び13回目以降であることを示す検出信号を生成する場合には、1番目の2入力AND回路24の第1の入力には高論理値を入力し、第2の入力にはシフトレジスタの6番目の出力信号を入力する。2番目の2入力AND回路24の第1の入力にはシフトレジスタの6番目の出力信号を入力し、第2の入力にはシフトレジスタの10番目の出力信号を入力する。3番目の2入力AND回路24の第1の入力にはシフトレジスタの10番目の出力信号を入力し、第2の入力にはシフトレジスタの13番目の出力信号を入力する。4番目の2入力AND回路24の第1の入力にはシフトレジスタの13番目の出力信号を入力し、第2の入力には低論理値を入力する。このように、前段の2入力AND回路24の第2の入力と後段の2入力AND回路24の第1の入力は共通である。従って、2入力AND回路を隣接して設ければ配線量が低減できる。最終段の2入力AND回路24の出力する検出信号は、計数値が16以上でも変化しない。
【0021】
図3からも明らかなように、第1実施例の計数検出論理回路23は非常に簡単な構成であり、回路規模を小さくできる。また、検出信号の条件を変更するには、計数検出論理回路23の各2入力AND回路24の入力とシフトレジスタの出力信号線の接続を変更するだけでよい。
【0022】
図6は、本発明の第2実施例のフラッシュメモリの概略構成を示すブロック図である。図示のように、フラッシュメモリ30は、4個のメモリセルアレイ31と、制御信号を発生するステートマシン回路32と、書込又は消去の基本動作数を計数して検出信号を発生する計数回路33と、負電圧チャージポンプ34と、正電圧チャージポンプ35とを備える。計数回路33は、検出信号をコード化した信号REGNとREGDを発生して負電圧チャージポンプ34と正電圧チャージポンプ35に出力する。負電圧チャージポンプ34と正電圧チャージポンプ35は、信号REGNとREGDに応じて動作を変更する。これは、書込又は消去動作では負電圧チャージポンプ34と正電圧チャージポンプ35の発生する負電圧及び高電圧を利用し、検出信号に応じて基本動作における電圧条件を変える場合に、負電圧チャージポンプ34と正電圧チャージポンプ35が供給する必要のある電圧や電流を変更する必要があるためである。
【0023】
図7は、第2実施例の計数回路33の構成を示す図である。図示のように、計数回路33は、シフトレジスタ41と、シフトレジスタ41の出力信号と条件信号から検出信号を発生するケースデコーダ42と、検出信号をコード化して信号REGNとREGDを発生するコード発生器43とを備える。
【0024】
図8は、第2実施例のシフトレジスタ41の構成を示す図である。第2実施例のシフトレジスタ41は、書込又は消去の1回の基本動作が行われたことを示すパルス信号を計数する。第1実施例のシフトレジスタと同じ構成であるが、第2実施例では出力信号として反転出力QBを出力する点が第1実施例と異なり、図9に示すような出力信号になる。
【0025】
図10は、ケースデコーダ42の構成を示す回路図である。図示のように、ケースデコーダ42は、同じ構成の4個の計数検出回路51〜54を有し、各計数検出回路はそれぞれが4個の2入力AND回路を有し、4個の計数検出回路51〜54の対応する検出信号の出力は共通に接続されている。このように、第1実施例と類似の構成を有するが、シフトレジスタの反転出力を使用するため、第1の入力の反転論理と第2の入力との論理積を演算し、1段目の2入力AND回路24の第1の入力には負論理値が入力され、最終段の2入力AND回路24の第2の入力には正論理値が入力される。
【0026】
各計数検出回路51〜54の3入力がシフトレジスタの出力信号QB1〜QB16の異なる組みに接続され、異なる条件の検出信号を生成する。計数検出回路51〜54には選択信号C1〜C4が入力され、各計数検出回路51〜54の4個の2入力AND回路は、選択信号で選択された時のみ出力を行い、それ以外の時には出力はハイ・インピーダンス状態になる。従って、あらかじめ想定される4つの異なる条件の検出信号が生成されるようにしておき、選択信号により任意の1つを選択する。これにより、4つの条件であれば単に信号を選択するだけで書込又は消去動作の条件を変更できる。
【0027】
図11は、コード発生器43の構成を示す図である。コード発生器43は、検出信号S1〜S4を2ビットの信号にコード化する回路である。回路61が1ビット目の出力D0を出力し、回路62が2ビット目の出力D1を出力する。S1が1の時にはD0とD1は共に「0」になり、S2が1の時にはD0は「0」でD1は「1」になり、S3が1の時にはD0は「1」でD1は「0」になり、S4が1の時にはD0とD1は共に「1」になる。これ以上の詳しい説明は省略する。
【0028】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、各種の変形例が可能である。
【0029】
【発明の効果】
本発明によれば、構成が簡単で小さなサイズの計数回路が実現でき、検出信号の条件の変更も容易に行えるようになる。従って、この計数回路を不揮発性半導体メモリに使用すれば、書込又は消去動作の条件を段階的に変化させる場合の条件を容易に変更できるようになり、適切な条件で書込又は消去動作が行えるものが、リードタイムを短くして、低コストで実現できるという効果を奏する。
【図面の簡単な説明】
【図1】従来の計数回路の構成例を示す図である。
【図2】従来例におけるカウント値と検出信号の値の関係を示す図である。
【図3】本発明の第1実施例の計数回路の構成を示す回路図である。
【図4】第1実施例のシフトレジスタの回路例を示す図である。
【図5】第1実施例のシフトレジスタの値と検出信号の関係を示す図である。
【図6】本発明の第2実施例のフラッシュメモリの構成を示すブロック図である。
【図7】第2実施例の計数回路の構成を示すブロック図である。
【図8】第2実施例のシフトレジスタの構成を示す図である。
【図9】第2実施例のシフトレジスタの出力信号の値を示す図である。
【図10】第2実施例のケースデコーダの構成を示す図である。
【図11】第2実施例のコード発生器の構成を示す回路図である。
【符号の説明】
21…シフトレジスタ
23…計数検出論理回路
24…2入力AND回路
30…フラッシュメモリ
31…メモリセルアレイ
33…計数回路
Claims (7)
- パルス信号のパルス数を計数して、第1計数値から第2計数値の間であることを示す検出信号を出力するパルス計数回路であって、
前記パルス信号をトリガとし、各段の出力は一旦変化した後はリセット信号により初期状態にリセットされるまで変化しないシフトレジスタと、
前記シフトレジスタの各段の出力信号から前記検出信号を発生する計数検出論理回路とを備えることを特徴とするパルス計数回路。 - 前記計数検出論理回路は、前記シフトレジスタの前記第1計数値に対応する段の出力信号と、前記シフトレジスタの前記第2計数値に対応する段の出力信号の反転論理との論理積を演算する2入力論理回路を備える請求項1に記載のパルス計数回路。
- 前記計数検出論理回路は、前記1個の前記シフトレジスタの各段の出力信号から、異なる複数の組みの前記第1計数値と前記第2計数値の間であることをそれぞれ示す複数の検出信号を発生する複数の2入力論理回路を備える請求項2に記載のパルス計数回路。
- 前記第1計数値と前記第2計数値の前記異なる複数の組みは、前の組みの前記第2計数値に1を加えた計数値が次の組みの前記第1計数値であるという具合に、連続した計数値を複数の範囲に分割した組みであり、
前段の2入力論理回路の第2の入力が、次段の2入力論理回路の第1の入力である請求項3に記載のパルス計数回路。 - 前記計数検出論理回路は、前記複数の検出信号の異なる組みを出力する複数群の前記複数の2入力論理回路を備え、
前記複数群の前記複数の2入力論理回路は、選択信号に応じて、1群の前記複数の2入力論理回路が出力信号を出力し、他の群の前記複数の2入力論理回路は出力を停止する請求項3に記載のパルス計数回路。 - 電気的に書込又は消去動作を行い、前記書込又は消去動作は、書込又は消去のための電圧を印加した後所定の状態になったかを確認する動作を基本動作として、前記所定の状態になるまで前記基本動作を繰返し、段階的に前記電圧を変化させる不揮発性半導体記憶装置において、
前記基本動作の動作数を計数する回路として請求項1から5のいずれか1項に記載のパルス計数回路を備える不揮発性半導体記憶装置。 - 当該不揮発性半導体記憶装置は、フラッシュメモリである不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002270000A JP2004110902A (ja) | 2002-09-17 | 2002-09-17 | パルス計数回路及び不揮発性半導体記憶装置 |
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Application Number | Priority Date | Filing Date | Title |
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JP2002270000A JP2004110902A (ja) | 2002-09-17 | 2002-09-17 | パルス計数回路及び不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004110902A true JP2004110902A (ja) | 2004-04-08 |
Family
ID=32267763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002270000A Pending JP2004110902A (ja) | 2002-09-17 | 2002-09-17 | パルス計数回路及び不揮発性半導体記憶装置 |
Country Status (1)
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JP (1) | JP2004110902A (ja) |
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CN107872082A (zh) * | 2016-09-28 | 2018-04-03 | 三美电机株式会社 | 半导体集成电路 |
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2002
- 2002-09-17 JP JP2002270000A patent/JP2004110902A/ja active Pending
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CN107872082B (zh) * | 2016-09-28 | 2020-11-13 | 三美电机株式会社 | 半导体集成电路 |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080916 |