JP2004103813A - Semiconductor integrated circuit and its manufacturing method - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、情報を記憶処理する機能を有する半導体集積回路およびその製造方法に関する。
【0002】
【従来の技術】
個人のプライバシーおよび金銭等の重要な情報を記憶処理する機能を備えたICカード等の半導体集積回路が実用化されている。このような半導体集積回路は、記憶処理されている情報が重要であるために、第3者により半導体集積回路が回路解析されることにより、記憶された個人的な情報および回路情報を解読されたり、改竄されるおそれがある。
【0003】
半導体集積回路に記憶された情報および回路を解析する場合、光学顕微鏡により半導体集積回路の回路パターンを観測した上で、半導体集積回路の動作信号および記憶情報に依存した出力電圧および電流等を測定することにより、半導体集積回路の動作状態を解析することができる。
【0004】
光学顕微鏡により半導体集積回路の回路パターンを観測する場合、半導体装置(ICチップ)等に備えられた半導体集積回路を露出させ、光学顕微鏡により半導体集積回路の回路パターンを光学的に観測する。半導体集積回路の回路パターンが1μm以下の微細パターンである場合、光学顕微鏡により用いる観察光の波長が回路パターンの幅に近くなり、回折の影響により回路パターンの観測が困難になるおそれがある。光学顕微鏡では、回路パターンの幅よりも波長が短いレーザ光が用いられ、回路パターンに対する分解能および焦点深度の向上を図ることにより、回折による半導体集積回路の回路パターンの観測への影響を防いでいる。このように光学顕微鏡により回路パターンを観測した上で、電子ビームテスタにより、半導体集積回路の配線上に設けられた表面保護膜および絶縁体分離膜の上から直下の配線の電位を測定することにより、半導体集積回路の動作状態を解析することができる。
【0005】
このように半導体集積回路が回路解析されることを防止する構成を有する半導体集積回路として、遮光性および絶縁性または遮光性および導電性を有する遮蔽膜が形成された半導体集積回路が特開平10−270562号公報(特許文献1)に開示されている。
【0006】
特許文献1に開示された半導体集積回路では、Si基板上に互いに電気的に接続されることにより回路を形成する複数の配線層が設けられており、複数の配線層と同じ層に光学的および電気的に遮蔽されている遮蔽層が形成されている。
【0007】
この半導体装置は、複数の配線層と同じ層に形成されている複数の遮蔽層により、各遮蔽層の直下にある配線を光学的に観測することを防止することができるとともに、EB(電子ビーム)テスタにより各遮蔽層の直下にある配線の電位を測定することを防止することができる。
【0008】
また、この半導体集積回路では、遮蔽層が複数の配線層と同じ層に形成されているために、各材料に適した薬液を用いてそれぞれの膜を除去していく方法(薬液処理法)またはプラズマによるドライエッチングを用いてそれぞれの膜を選択的に除去する方法(ドライエッチ法)により、各遮蔽層を剥離しようとすると、同じ層に形成された配線層も剥離される。その結果、半導体集積回路が寸断されてしまい、回路解析することを防止することができる。
【0009】
また、回路解析されることを防止する別の構成を有する半導体集積回路が特開平11−154674号公報(特許文献2)に開示されている。
【0010】
特許文献2に開示された半導体集積回路では、特許文献1に開示された半導体集積回路と異なり、Si基板上に設けられた複数の配線層を互いに電気的に接続する接続層が遮蔽層と同一の材料で形成されている。したがって、この半導体集積回路では、薬液処理法またはドライエッチ法により、各遮蔽層を除去しようとすると、同じ層に設けられた接続層も除去され、半導体集積回路が寸断されてしまい、これにより回路解析することを防止することができる。
【0011】
【特許文献1】
特開平10−270562号公報。
【特許文献2】
特開平11−154674号公報。
【0012】
【発明が解決しようとする課題】
しかしながら、このような構成の半導体集積回路では、機械的研磨法を用いて各配線層および配線層と同じ層に形成された遮蔽層を順次に削り取ることにより、削り取った各配線層および配線層と同じ層に形成された遮蔽層の下層である配線層を光学的に観察することができ、回路を解析されるおそれがある。
【0013】
さらに、半導体集積回路の配線層の構造が把握されると、構造が把握された配線層の下層である配線層は、遮蔽膜により覆われた状態で、FIB(集束イオンビーム)装置等により露出させることができ、その結果、電子ビームテスターにより各遮蔽層の直下にある配線の電位を測定されるおそれがある。
【0014】
本発明は、このような問題を解決するものであり、半導体集積回路の解析を防止する半導体集積回路およびその製造方法を提供することを目的とする。
【0015】
【課題を解決するための手段】
本発明の半導体集積回路は、基板上に少なくとも一対の配線層が絶縁層を挟んで設けられ、各配線層内にそれぞれ設けられた配線同士が互いに電気的に接続されることにより回路が形成されている半導体集積回路であって、上記絶縁層内に、下側の配線層内に設けられた配線を覆うように形成された遮蔽膜と、上記各配線層および上記絶縁層を貫通して上記基板に達するように形成された内部が空洞である開口部と、を備える。
【0016】
上記遮蔽層は、所定の薬液によって上記複数の絶縁膜より速く溶解する。
【0017】
本発明の半導体集積回路を薬液処理法により回路解析をしようとする場合、用いられた薬液が開口部に入り込み、開口部を通して各遮蔽膜、各絶縁膜および各配線層に浸透することにより、まず、遮蔽膜を溶解する。その後、遮蔽膜を溶解した薬液は、各遮蔽膜の下層である絶縁層を溶解し、配線層が全体的に薬液中にて崩壊し、これにより半導体集積回路が回路解析されることを防ぐことができる。
【0018】
また、本発明の半導体集積回をドライエッチ法により回路解析しようとする場合、用いられたエッチガス薬液は、開口部に入り込み、開口部を通して各遮蔽膜、各絶縁膜および各配線層に浸透することにより、まず、遮蔽膜を溶解する。その後、遮蔽膜を溶解した薬液は、各遮蔽膜の下層である絶縁層を溶解し、配線層が全体的に薬液中にて崩壊し、これにより半導体集積回路が回路解析されることを防ぐことができる。
【0019】
上記遮蔽膜が遮光性および導電性、または、遮光性および絶縁性を有する。
【0020】
上記遮蔽膜は、TiSi2、Ti、Al、TiNまたは染色されたSOGによってから形成される。
【0021】
このような遮蔽膜により、光学顕微鏡を用いて光学的に遮蔽膜下の配線が観測されることを防止するとともに、電子ビームテスタを用いて遮蔽膜下の配線の電位が測定されることを防止する。
【0022】
上記遮蔽膜は、上記下側の配線層から上方に0.01μm〜0.500μmの位置に形成されている。
【0023】
このような絶縁層の厚みは、機械研磨法により絶縁層を研磨する場合に、研磨された表面が平坦化できず、この表面にばらつきが生じるような絶縁層の厚みであり、これにより機械研磨法により絶縁層が除去されることを防止できる。
【0024】
上記絶縁層を挟んで配置された一対の配線層内に設けられた配線同士がコンタクト部によって電気的に接続されている。
【0025】
上記遮蔽膜は、上記コンタクト部および上記開口部以外の部分に、上記絶縁層に形成されている。
【0026】
上記遮蔽膜は、上記コンタクト部および上記開口部以外の部分に、上記絶縁層に格子状に形成されている。
【0027】
上記遮蔽膜は、上記コンタクト部および上記開口部以外の部分に、上記絶縁層にスリット状に形成されている。
【0028】
このような形状に形成された遮蔽膜は、遮蔽膜の上下に設けられた配線間の容量に対する影響が最小限にすることができる。
【0029】
上記開口部内に、上記複数の絶縁層に形成された上記遮蔽膜と上記複数の絶縁層の下層である上記複数の配線層との間隔よりも粒径が大きく、上記配線層および上記絶縁膜よりも高い硬度を有する微細粒子が埋め込まれている。
【0030】
上記微細粒子は、セラミック、ダイヤモンドまたは金属片から形成される。
【0031】
このような構成を有する半導体集積回路を機械研磨法により回路解析しようとする場合、機械研磨法により遮蔽膜を除去する過程において、開口部に埋め込まれた微細粒子が機械研磨法の研磨剤と混在してしまう。機械研磨法の研磨剤を混在した微細粒子が配線を削り取ることにより、半導体***回路の回路解析をより確実に防ぐことができる。
【0032】
本発明の半導体集積回路の製造方法は、基板上に、配線をパターニング形成することにより第1の配線層を形成する工程と、上記配線層内に設けられた配線を覆う遮蔽膜を有する絶縁膜を形成する工程と、上記絶縁膜上に、配線をパターニング形成することにより第2の配線層を形成する工程と、上記第2の配線層から、上記絶縁層と、上記第1の配線層とを貫通して、上記基板に達するように開口部を形成する工程と、を包含する。
【0033】
これにより、薬液処理方法、ドライエッチ方法および機械研磨法を用いた回路解析を防止する半導体集積回路を製造することが可能となる。
【0034】
【発明の実施の形態】
以下、本発明の実施形態を、図面に基づいて詳細に説明する。
【0035】
図1は、本発明の1実施形態である半導体集積回路の概略構成を示す要部の断面図である。
【0036】
この半導体集積回路は、Si基板1を有している。Si基板1には、開口幅が上側になるにつれて順次広がった断面が台形状の溝部1aが設けられており、このSi基板1上には、溝部1aを挟むように、島状の一対のゲートシリコン2および3が形成されている。
【0037】
一対のゲートシリコン2および3が形成されているSi基板1上には、全面にわたって、SiO2によりなる層間膜4aが形成されており、その上面は平坦化されている。Si基板1上に形成された絶縁層である層間膜4a上には、一方のゲートシリコン2および3を覆うように、また、他方のゲートシリコン3を覆うことがないようにTiO2からなる遮蔽膜7がパターニング形成されている。TiSi2からなる遮蔽膜7は、遮光性および導電性を有する。遮蔽膜7の材料は、TiSi2以外にも、遮光性および導電性を有するTi、AlまたはTiN、あるいは遮光性および絶縁性を有する染色されたSOG膜等の様々な材料が選択可能である。
【0038】
遮蔽膜7がパターニング形成された層間膜4a上には、全面にわたって、SiO2によりなる層間膜4bが形成されており、その上面は平坦化されている。層間膜4a上に形成された層間膜4b上には、配線10がパターニング形成され、この配線10は、層間膜4aおよび層間膜4bを貫通して形成されているコンタクト部9によって一方のゲートシリコン3に電気的に接続されるとともに、層間膜4aおよび層間膜4bを貫通して形成されているコンタクト部8によって、他方のゲートシリコン2に電気的に接続されている。
【0039】
配線10がパターニング形成された層間膜4b上には、全面にわたって、SiO2によりなる層間膜11aが形成されている。配線10上に形成された絶縁層である層間膜11aの厚みは、機械研磨法により層間膜11aを研磨する場合に、研磨された表面が平坦化できず、この表面にばらつきが生じるような薄さである0.01〜0.5μm程度になるように設定される。これにより、層間膜11aを機械研磨法により除去する場合には、下側の配線10も除去されるために、層間膜11aのみが機械研磨法によって除去されることを防止できる。なお、層間膜4a、遮蔽膜7および層間膜4bを一つの絶縁層とし、配線10および配線10と同じ高さまでの層間膜11aを一つの配線層とする。すなわち、層間膜4b上に形成された配線層は、配線10および配線10と同じ高さまでの層間膜11aを含む。
【0040】
層間膜11a上には、配線10を覆うように、TiO2からなる遮蔽膜12がSi基板1に形成された溝部1a上に位置する層間膜11aが露出するようなパターニング形成されている。TiSi2からなる遮蔽膜12は、遮光性および導電性を有する。遮蔽膜12の材料は、TiSi2以外にも、遮光性および導電性を有するTi、AlまたはTiN、あるいは遮光性および絶縁性を有する染色されたSOG膜等の様々な材料が選択可能である。
【0041】
遮蔽膜12および遮蔽膜12から露出した層間膜11a上には、全面にわたって、SiO2からなる絶縁層11bが形成されており、その上面は平坦化されている。層間膜11b上には、Si基板1に設けられた溝部に対応する領域に配線層を形成する配線14がパターニング形成されており、この配線14は、層間膜11aおよび11bを貫通して形成されているコンタクト部13を介して配線10に電気的に接続されている。
【0042】
回路を形成するゲートシリコン2、配線10および配線14を避けるように、層間膜11b、遮蔽膜12、層間膜11a、層間膜4b、遮蔽膜7および層間膜4aを貫通して、Si基板1に達する開口部15が形成されており、開口部15の上端部には、開口部15の上端開口を閉塞する蓋部16が設けられている。配線14が形成された層間膜11b上には、酸化膜17が、配線14に対応する領域では上方に突出するように厚くなるように形成されるとともに、開口部15に対応する領域では僅かに薄くなるように形成されている。酸化膜17上には、保護膜18が形成され、その上面が平坦化されている。なお、層間膜11a、遮蔽膜12および層間膜11bを一つの絶縁層とし、配線14および配線14と同じ高さまでの酸化膜17を一つの配線層とする。すなわち、層間膜11b上に形成された配線層は、配線14および配線14と同じ高さまでの酸化膜17を含む。
【0043】
遮蔽膜7および12は、保護膜または絶縁膜を溶解する薬液によって、保護膜または絶縁膜よりも速く溶解する。遮蔽膜7により、光学顕微鏡を用いて光学的に遮蔽膜7下の一対のゲートシリコン2および3が観測されることを防止するとともに、電子ビームテスタを用いて遮蔽膜7下の一対のゲートシリコン2および3の電位が測定されることを防止する。また、遮蔽膜12により、光学顕微鏡を用いて光学的に遮蔽膜12下の配線10が観測されることを防止するとともに、電子ビームテスタを用いて遮蔽膜12下の配線10の電位が測定されることを防止する。
【0044】
このような構成を有する半導体集積回を薬液処理により回路解析しようとする場合、まず、薬液により保護膜18および酸化膜17が溶解される。その後、酸化膜17を溶解した薬液は、開口部15の上端部を閉塞する蓋部16を溶解することにより、酸化膜17下に形成されている開口部15に入り込み、開口部15を通して、層間膜4a、遮蔽膜7、層間膜4b、配線10、層間膜11a、遮蔽膜12および層間膜11b、配線14に浸透すると、まず、薬液に浸透された遮蔽膜7および12を溶解する。その後、遮蔽膜7および12が溶解した薬液は、遮蔽膜7および12のそれぞれ下層である層間絶縁膜4aおよび11aを溶解し、配線10および14が全体的に薬液中にて崩壊し、これにより半導体集積回路が回路解析されることを防ぐことができる。
【0045】
また、このような構成を有する半導体集積回をドライエッチ法により回路解析しようとする場合、まず、ドライエッチ法により保護膜18および酸化膜17が除去される。酸化膜17を溶解したエッチガスは、開口部15の上端部を閉塞する蓋部16を溶解することにより開口部15に入り込む。その後、エッチガスは、開口部15を通して、層間膜4a、遮蔽膜7、層間膜4b、配線10、層間膜11a、遮蔽膜12および層間膜11b、配線14に浸透すると、まず、遮蔽膜7および12がエッチングされる。遮蔽膜7および12がエッチングされた後、遮蔽膜7および12のそれぞれ下層である層間絶縁膜4aおよび11aがエッチングされる。これにより、配線10および14が全体的に崩壊し、これにより半導体集積回路が回路解析されることを防ぐことができる。
【0046】
図2(a)〜(e)は、それぞれ図1に示された本発明の1実施形態である半導体集積回路の製造方法の各工程を示す断面図である。
【0047】
本実施形態の製造方法では、図2(a)に示すように、溝部が所定位置設けられたSi基板1が準備される。Si基板1に設けられた溝部1aは、開口幅が上側になるにつれて順次広がった台形状の断面を有している。Si基板1が準備されると、Si基板1上の各溝部の近傍に、各溝部1aを挟むように、島状の一対のゲートシリコン2および3を形成する。一対のゲートシリコン2および3が設けられると、Si基板1上に、全面にわたって、SiO2を堆積する。その後、Si基板1上に堆積されたSiO2の上面を平坦化し、絶縁層である層間膜4aを形成する。Si基板1上に層間膜4aが形成されると、層間膜4a上に全面にわたって、Siを堆積して、堆積されたSiの上面を平坦化し、Si膜5を形成する。
【0048】
層間膜4a上にSi膜5を形成した後、図2(b)に示されるように、エッチングにより、ゲートシリコン2の近傍およびゲートシリコン3に対応する領域に形成されたSi膜5を除去する。層間膜4a上の所定の領域に形成されたSi膜5が除去されると、図2(c)に示されるように、Si膜5を形成された層間膜4a上に、全面にわたって、スパッタリングによりTi膜6を形成する。なお、Si膜5およびTi膜6を形成する場合、Si膜5がシリサイド化するように、例えば、Si膜5の膜厚が200Åに、Ti膜6の膜厚が200Åになるように調整する。
【0049】
層間膜4a上にTi膜6が形成されると、図2(d)に示されるように、Si膜5およびTi膜6を熱処理することによりTiSi2を形成する。TiSi2が形成されると、熱処理に対して未反応であったTiを除去することにより、TiSi2からなる遮蔽膜7を形成する。遮蔽膜7の材料は、TiSi2以外にも、遮光性および導電性を有するTi、AlまたはTiN、あるいは遮光性および絶縁性を有する染色されたSOG膜等の様々な材料が選択可能である。
【0050】
層間膜4a上に遮蔽膜7を形成すると、図2(e)に示されるように、遮蔽膜7が形成された層間膜4a上に、全面にわたって、SiO2を堆積する。その後、Si基板1上に堆積されたSiO2の上面を平坦化し、絶縁層である層間膜4bを層間膜4a上に形成する。
【0051】
層間膜4a上に層間膜4bが形成されると、Si膜5が除去されたゲートシリコン2の近傍およびゲートシリコン3に対応する領域(図2(b))に対応するように、層間膜4bおよび層間膜4aを貫通して、ゲートシリコン2の近傍であるSi基板1およびゲートシリコン2にそれぞれ達する一対のコンタクトホールを形成する。その後、層間膜4bおよび層間膜4aを貫通する一対のコンタクトホール内に金属等の導電性材料を堆積させコンタクト部8および9を形成する。コンタクト部8および9が形成されると、層間膜4b上に金属等の導電性材料を堆積させ、パターニング形成することにより、配線10を形成し、配線層を形成する。この場合、コンタクト部8および9はそれぞれ、Si膜1およびゲートシリコン2と配線10とを電気的に接続している。
【0052】
層間膜4b上に配線10が形成されると、図1に示すように、配線10が形成された層間膜4b上に、全面にわたって、SiO2を所定の膜厚になるように堆積する。その後、層間膜4b上に堆積されたSiO2の上面を平坦化し、層間膜11aを形成する。配線10上の層間膜11aの厚さは、機械研磨法により層間膜11aを研磨する場合に、研磨された表面が平坦化できず、この表面にばらつきが生じるような薄さである0.01〜0.5μm程度になるように設定される。これにより、層間膜11aを機械研磨法により除去する場合には下側の配線10も除去されるために、層間膜11aのみが機械研磨法によって除去されることを防止できる。
【0053】
層間膜4b上に層間膜11aが形成されると、層間膜4a上にTiSi2からなる遮蔽膜7を形成した場合と同様の方法にて、層間膜11a上に、TiSi2からなる遮蔽膜12をパターニング形成する。遮蔽膜12の材料は、TiSi2以外にも、遮光性および導電性を有するTi、AlまたはTiN、あるいは遮光性および絶縁性を有する染色されたSOG膜等の様々な材料が選択可能である。
【0054】
遮蔽膜12が層間膜11a上にパターニング形成されると、遮蔽膜12が形成された層間膜11a上に、全面にわたって、SiO2を堆積する。その後、層間膜11a上に堆積されたSiO2の上面を平坦化し、層間膜11a上に層間膜11bを形成する。層間膜11a上に層間膜11bを形成した後、エッチングにより遮蔽膜12が除去された所定領域に対応するように、層間膜11bを貫通して、層間膜11aに達するコンタクトホールを形成する。その後、層間膜11bを貫通するコンタクトホール内に金属等の導電性材料を堆積させコンタクト部13を形成する。コンタクト部13が形成されると、層間膜11b上に金属等の導電性材料を堆積させ、パターニング形成することにより、配線14を形成する。
【0055】
層間膜11b上に配線14が形成されると、回路を形成するゲートシリコン2、ゲートシリコン3、配線10および配線14を除く、層間膜11b、遮蔽膜12、層間膜11a、層間膜4b、遮蔽膜7および層間膜4aを貫通して、Si基板1に達する開口部15を形成し、その後、開口部15の上端部には、開口部15の上端開口を閉塞する蓋部16を形成する。
【0056】
開口部15の上端部に蓋部16が形成されると、配線14が形成された層間膜11b上に、酸化膜17を形成するが、この場合、酸化膜17は、蓋部16により開口部15の内部に入り込まない。また、層間膜11b上に形成された酸化膜17は、配線14に対応する領域では上方に突出するように形成され、開口部15に対応する領域では僅かに薄くなるように形成される。その後、酸化膜17上に保護膜を堆積させ、その上面を平坦化することにより保護膜18を形成する。
【0057】
さらに、半導体集積回を機械研磨法による回路解析をより確実に防止するために、開口部15が形成されると、図3に示されるように、薬液処理法で用いる薬液およびドライエッチ法で用いるエッチガスが入り込めるような隙間を有するように、開口部15内に微細粒子19を埋め込んでもよい。微細粒子19は、機械研磨法に用いられる研磨であるアルミナ等より硬度があり、配線と遮蔽膜との間の間隔、すなわち、層間膜11aの膜厚より大きいサイズのセラミック、ダイヤモンドまたは金属片等が用いられる。
【0058】
このような構成を有する半導体集積回路を機械研磨法により回路解析しようとする場合、機械研磨法により遮蔽膜12を除去する過程において、開口部15に埋め込まれたダイヤモンド片等の微細粒子19が機械研磨法の研磨剤と混在してしまう。機械研磨法の研磨剤を混在した微細粒子19が配線14を削り取ることにより、半導体***回路の回路解析をより確実に防ぐことができる。
【0059】
図4(a)〜(c)は、本発明の1実施形態である半導体集積回路の層間膜11a上に形成された遮蔽膜12のパターンを示す平面図である。図1は、図4(a)のA−A’線に対応している。
【0060】
遮蔽膜12は、図4(a)に示されるように、配線14と層間膜11aとを接続するコンタクト部13および開口部15に対応する領域を避けるようにパターニング形成されている。この遮蔽膜12は、遮蔽膜12の上下に設けられた配線10と配線14との間の容量に対する影響を最小限にするために、図4(b)に示すように、一方の辺が配線10に沿っており、他方の辺が配線14に沿った複数の矩形領域の遮蔽膜12を除去することにより格子状パターンに形成されてもよいし、または、図4(c)に示すように、長手方向が配線14に沿った複数のスリット領域の遮蔽膜12を除去することによりスリット状に形成されてもよい。
【0061】
上述された本発明の実施形態である半導体集積回路の配線層は、配線10を含む配線層および配線14を含む配線層の2層のみであるが、本発明の半導体集積回路は、配線14を含む配線層上に、さらに配線層を形成してもよい。
【0062】
配線層が2層以上である本発明の半導体集積回路を形成する場合には、上述したように、層間膜11b上に配線14を形成した後、配線10を形成した層間膜4b上に層間膜11aを形成する工程から配線14を形成する工程までの一連の工程を、半導体集積回路の最上部の配線を形成するまで繰り返す。最上部の配線を形成した後、各層に設けられた全ての配線の近傍領域に、最上部の配線が形成された層から下層からSi基板1に達するような開口部を形成する。開口部が形成されると、開口部の上端部に、開口部15の上端開口を閉塞する蓋部を形成する。蓋部が形成されると、最上部の配線が形成された層間膜上に酸化膜を形成する。この酸化膜は、最上部の配線に対応する領域では厚くなるように形成され、開口部に対応する領域では僅かに薄くなるように形成される。その後、酸化膜上に保護膜を堆積させ、その上面を平坦化することにより保護膜を形成する。
【0063】
【発明の効果】
本発明の半導体集積回路は、複数の絶縁層の下層である各配線層に設けられた配線を覆うように絶縁層内に形成された遮蔽膜と、回路を形成する配線を避けるように配線が形成されている最上層からSi基板に達するように形成された開口部とを備えることにより、薬液処理法、ドライエッチ法または機械研磨法を用いた回路解析を防止することができる。
【0064】
したがって、本発明により、回路解析を防止する半導体集積回路およびその製造方法を提供することが可能になる。
【図面の簡単な説明】
【図1】図1は、本発明の1実施形態である半導体集積回路を示す断面図である。
【図2】(a)〜(e)は、本発明の1実施形態である半導体集積回路の一連の製造方法を示す断面図である。
【図3】図1は、本発明の1実施形態である半導体集積回路を示す断面図である。
【図4】(a)〜(c)は、本発明の1実施形態の半導体集積回路を示す平面図である。
【符号の説明】
1 Si基板
2 ゲートポリシリコン
3 ゲートポリシリコン
4a 層間膜
4b 層間膜
7 遮蔽膜
8 コンタクト部
9 コンタクト部
10 配線
11a 層間膜
11b 層間膜
12 遮蔽膜
13 コンタクト部
14 配線
15 開口部
17 酸化膜
18 保護膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit having a function of storing and processing information and a method for manufacturing the same.
[0002]
[Prior art]
Semiconductor integrated circuits such as IC cards having a function of storing and processing important information such as personal privacy and money have been put to practical use. In such a semiconductor integrated circuit, since the information stored and processed is important, the stored personal information and circuit information can be decrypted by analyzing the circuit of the semiconductor integrated circuit by a third party. May be tampered with.
[0003]
When analyzing information and circuits stored in a semiconductor integrated circuit, the circuit pattern of the semiconductor integrated circuit is observed with an optical microscope, and then the output voltage and current, etc., depending on the operation signal and the stored information of the semiconductor integrated circuit are measured. Thus, the operation state of the semiconductor integrated circuit can be analyzed.
[0004]
When observing a circuit pattern of a semiconductor integrated circuit with an optical microscope, a semiconductor integrated circuit provided in a semiconductor device (IC chip) or the like is exposed, and the circuit pattern of the semiconductor integrated circuit is optically observed with an optical microscope. When the circuit pattern of the semiconductor integrated circuit is a fine pattern of 1 μm or less, the wavelength of the observation light used by the optical microscope becomes close to the width of the circuit pattern, and it may be difficult to observe the circuit pattern due to the influence of diffraction. In an optical microscope, laser light having a wavelength shorter than the width of a circuit pattern is used. By improving resolution and depth of focus for the circuit pattern, the influence of diffraction on the observation of the circuit pattern of the semiconductor integrated circuit is prevented. . After observing the circuit pattern with the optical microscope in this way, by measuring the potential of the wiring immediately above and below the surface protection film and the insulator separation film provided on the wiring of the semiconductor integrated circuit by the electron beam tester In addition, the operating state of the semiconductor integrated circuit can be analyzed.
[0005]
As a semiconductor integrated circuit having a configuration for preventing circuit analysis of a semiconductor integrated circuit as described above, a semiconductor integrated circuit having a light-shielding and insulating property or a light-shielding and conductive shielding film formed is disclosed in Japanese Patent Laid-Open No. It is disclosed in Japanese Patent Publication No. 270562 (Patent Document 1).
[0006]
In the semiconductor integrated circuit disclosed in
[0007]
In this semiconductor device, the plurality of shielding layers formed on the same layer as the plurality of wiring layers can prevent optically observing the wiring immediately below each shielding layer, and can prevent EB (electron beam). ) It is possible to prevent the tester from measuring the potential of the wiring immediately below each shielding layer.
[0008]
Further, in this semiconductor integrated circuit, since the shielding layer is formed in the same layer as the plurality of wiring layers, a method of removing each film using a chemical solution suitable for each material (chemical solution processing method) or When each shielding layer is to be separated by a method of selectively removing each film by dry etching using plasma (dry etching method), the wiring layer formed on the same layer is also separated. As a result, it is possible to prevent the semiconductor integrated circuit from being broken and performing circuit analysis.
[0009]
A semiconductor integrated circuit having another configuration for preventing circuit analysis is disclosed in Japanese Patent Application Laid-Open No. H11-154677.
[0010]
In the semiconductor integrated circuit disclosed in
[0011]
[Patent Document 1]
JP-A-10-270562.
[Patent Document 2]
JP-A-11-154677.
[0012]
[Problems to be solved by the invention]
However, in the semiconductor integrated circuit having such a configuration, each wiring layer and the shielding layer formed on the same layer as the wiring layer are sequentially scraped off by using a mechanical polishing method, so that the shaved wiring layer and the wiring layer are removed. The wiring layer that is the lower layer of the shielding layer formed on the same layer can be optically observed, and the circuit may be analyzed.
[0013]
Further, when the structure of the wiring layer of the semiconductor integrated circuit is grasped, the wiring layer, which is the lower layer of the wiring layer whose structure has been grasped, is exposed by a FIB (focused ion beam) device or the like while being covered with a shielding film. As a result, the potential of the wiring immediately below each shielding layer may be measured by the electron beam tester.
[0014]
An object of the present invention is to solve such a problem and to provide a semiconductor integrated circuit that prevents analysis of the semiconductor integrated circuit and a method of manufacturing the same.
[0015]
[Means for Solving the Problems]
In the semiconductor integrated circuit of the present invention, a circuit is formed by providing at least a pair of wiring layers on a substrate with an insulating layer interposed therebetween, and the wirings provided in each wiring layer are electrically connected to each other. A semiconductor integrated circuit, wherein in the insulating layer, a shielding film formed so as to cover a wiring provided in a lower wiring layer, and the insulating film penetrates the wiring layer and the insulating layer. And an opening formed inside to reach the substrate, the inside being a cavity.
[0016]
The shielding layer dissolves faster than the plurality of insulating films by a predetermined chemical solution.
[0017]
When the semiconductor integrated circuit of the present invention is to be subjected to circuit analysis by a chemical solution treatment method, the used chemical solution enters the opening, and penetrates through the opening to each shielding film, each insulating film and each wiring layer. Dissolve the shielding film. After that, the chemical solution in which the shielding films are dissolved dissolves the insulating layer below each shielding film, and the wiring layer is entirely collapsed in the chemical solution, thereby preventing the semiconductor integrated circuit from being subjected to circuit analysis. Can be.
[0018]
When the semiconductor integrated circuit of the present invention is to be subjected to circuit analysis by a dry etch method, the used etch gas chemical enters the openings and penetrates through the openings into the respective shielding films, the respective insulating films and the respective wiring layers. Thereby, first, the shielding film is dissolved. After that, the chemical solution in which the shielding films are dissolved dissolves the insulating layer below each shielding film, and the wiring layer is entirely collapsed in the chemical solution, thereby preventing the semiconductor integrated circuit from being subjected to circuit analysis. Can be.
[0019]
The shielding film has a light-shielding property and a conductive property, or a light-shielding property and an insulating property.
[0020]
The shielding film is made of TiSi 2 , Ti, Al, TiN or dyed SOG.
[0021]
Such a shielding film prevents the wiring under the shielding film from being observed optically using an optical microscope and prevents the potential of the wiring under the shielding film from being measured using an electron beam tester. I do.
[0022]
The shielding film is formed at a position of 0.01 μm to 0.500 μm above the lower wiring layer.
[0023]
The thickness of such an insulating layer is such that when the insulating layer is polished by a mechanical polishing method, the polished surface cannot be flattened, and the surface may vary. The removal of the insulating layer by the method can be prevented.
[0024]
Wirings provided in a pair of wiring layers disposed with the insulating layer interposed therebetween are electrically connected by contact portions.
[0025]
The shielding film is formed on the insulating layer in a portion other than the contact portion and the opening.
[0026]
The shielding film is formed in a lattice shape on the insulating layer in a portion other than the contact portion and the opening.
[0027]
The shielding film is formed in a slit shape in the insulating layer in a portion other than the contact portion and the opening.
[0028]
The shielding film formed in such a shape can minimize the influence on the capacitance between wirings provided above and below the shielding film.
[0029]
In the opening, the particle size is larger than the distance between the shielding film formed in the plurality of insulating layers and the plurality of wiring layers that are the lower layers of the plurality of insulating layers, and is larger than the distance between the wiring layer and the insulating film. Even fine particles having high hardness are embedded.
[0030]
The fine particles are formed from ceramic, diamond or metal pieces.
[0031]
When a semiconductor integrated circuit having such a configuration is to be analyzed by a mechanical polishing method, fine particles embedded in openings are mixed with an abrasive of the mechanical polishing method in a process of removing a shielding film by the mechanical polishing method. Resulting in. The fine particles mixed with the polishing agent of the mechanical polishing method scrape off the wiring, whereby the circuit analysis of the semiconductor main circuit can be more reliably prevented.
[0032]
According to a method of manufacturing a semiconductor integrated circuit of the present invention, a step of forming a first wiring layer by patterning wiring on a substrate, and an insulating film having a shielding film covering the wiring provided in the wiring layer Forming a second wiring layer by patterning wiring on the insulating film; forming the second wiring layer from the second wiring layer with the insulating layer and the first wiring layer; Forming an opening so as to reach the substrate through the substrate.
[0033]
This makes it possible to manufacture a semiconductor integrated circuit that prevents circuit analysis using a chemical treatment method, a dry etching method, and a mechanical polishing method.
[0034]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0035]
FIG. 1 is a sectional view of a main part showing a schematic configuration of a semiconductor integrated circuit according to one embodiment of the present invention.
[0036]
This semiconductor integrated circuit has a
[0037]
On the entire surface of the
[0038]
The entire surface of the interlayer film 4a on which the
[0039]
On the
[0040]
TiO is formed on the
[0041]
On the entire surface of the shielding
[0042]
The
[0043]
The shielding
[0044]
When the semiconductor integrated circuit having such a configuration is to be subjected to circuit analysis by chemical treatment, first, the
[0045]
In the case where a semiconductor integrated circuit having such a configuration is to be subjected to circuit analysis by a dry etching method, first, the
[0046]
2A to 2E are cross-sectional views showing respective steps of a method of manufacturing the semiconductor integrated circuit according to the embodiment of the present invention shown in FIG.
[0047]
In the manufacturing method of the present embodiment, as shown in FIG. 2A, a
[0048]
After forming the
[0049]
When the Ti film 6 is formed on the interlayer film 4a, as shown in FIG. 2 To form TiSi 2 Is formed, by removing Ti which has not reacted with the heat treatment, TiSi 2 Is formed. The material of the
[0050]
When the
[0051]
When the
[0052]
When the
[0053]
When the
[0054]
When the shielding
[0055]
When the
[0056]
When the
[0057]
Further, in order to more reliably prevent circuit analysis of the semiconductor integrated circuit by the mechanical polishing method, when the
[0058]
When a semiconductor integrated circuit having such a configuration is to be subjected to circuit analysis by mechanical polishing, in the process of removing the shielding
[0059]
FIGS. 4A to 4C are plan views showing patterns of the shielding
[0060]
As shown in FIG. 4A, the shielding
[0061]
Although the wiring layers of the semiconductor integrated circuit according to the embodiment of the present invention described above are only two layers, that is, the wiring layer including the
[0062]
When the semiconductor integrated circuit of the present invention having two or more wiring layers is formed, as described above, after forming the
[0063]
【The invention's effect】
The semiconductor integrated circuit of the present invention has a shielding film formed in an insulating layer so as to cover a wiring provided in each wiring layer that is a lower layer of a plurality of insulating layers, and a wiring formed so as to avoid wiring forming a circuit. By providing an opening formed so as to reach the Si substrate from the formed uppermost layer, it is possible to prevent circuit analysis using a chemical solution treatment method, a dry etch method, or a mechanical polishing method.
[0064]
Therefore, according to the present invention, it is possible to provide a semiconductor integrated circuit that prevents circuit analysis and a method for manufacturing the same.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a semiconductor integrated circuit according to one embodiment of the present invention.
FIGS. 2A to 2E are cross-sectional views illustrating a series of methods for manufacturing a semiconductor integrated circuit according to an embodiment of the present invention.
FIG. 1 is a cross-sectional view showing a semiconductor integrated circuit according to one embodiment of the present invention.
FIGS. 4A to 4C are plan views showing a semiconductor integrated circuit according to an embodiment of the present invention.
[Explanation of symbols]
1 Si substrate
2 Gate polysilicon
3 Gate polysilicon
4a Interlayer film
4b Interlayer film
7 Shielding film
8 Contact part
9 Contact part
10 Wiring
11a Interlayer film
11b Interlayer film
12 Shielding film
13 Contact part
14 Wiring
15 Opening
17 Oxide film
18 Protective film
Claims (12)
該絶縁層内に、下側の配線層内に設けられた配線を覆うように形成された遮蔽膜と、
前記配線層および前記絶縁層を貫通して、前記基板に達するように形成された内部が空洞である開口部と、
を備える、半導体集積回路。A semiconductor in which a circuit is formed by providing at least a pair of wiring layers on a substrate with an insulating layer interposed therebetween, providing wiring in each wiring layer, and electrically connecting the respective wirings to each other. An integrated circuit,
A shielding film formed in the insulating layer so as to cover the wiring provided in the lower wiring layer;
An opening formed through the wiring layer and the insulating layer to reach the substrate, the inside being a hollow;
A semiconductor integrated circuit comprising:
該第1の配線層内に設けられた配線を覆う遮蔽膜を有する絶縁膜を形成する工程と、
該絶縁膜上に、配線をパターニング形成することにより第2の配線層を形成する工程と、
該第2の配線層と、該絶縁層と、該第1の配線層とを貫通して、該基板に達する開口部を形成する工程と、
を包含する、半導体集積回路の製造方法。Forming a first wiring layer by patterning and forming wiring on the substrate;
Forming an insulating film having a shielding film covering the wiring provided in the first wiring layer;
Forming a second wiring layer by patterning wiring on the insulating film;
Forming an opening penetrating through the second wiring layer, the insulating layer, and the first wiring layer and reaching the substrate;
A method for manufacturing a semiconductor integrated circuit, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002263450A JP2004103813A (en) | 2002-09-09 | 2002-09-09 | Semiconductor integrated circuit and its manufacturing method |
Applications Claiming Priority (1)
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006216683A (en) * | 2005-02-02 | 2006-08-17 | Seiko Epson Corp | Semiconductor device |
KR100718622B1 (en) | 2004-09-10 | 2007-05-16 | 세이코 엡슨 가부시키가이샤 | Semiconductor device |
JP2007266083A (en) * | 2006-03-27 | 2007-10-11 | Renesas Technology Corp | Semiconductor device and fabrication method therefor |
CN105452153A (en) * | 2013-06-25 | 2016-03-30 | 美国亚德诺半导体公司 | Apparatus and method for shielding and biasing in mems devices encapsulated by active circuitry |
-
2002
- 2002-09-09 JP JP2002263450A patent/JP2004103813A/en not_active Withdrawn
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