JP2004103813A

JP2004103813A - Semiconductor integrated circuit and its manufacturing method

Info

Publication number: JP2004103813A
Application number: JP2002263450A
Authority: JP
Inventors: Tomoo Imataki; 今瀧　智雄; Kayoko Mori; 森　加代子
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-09-09
Filing date: 2002-09-09
Publication date: 2004-04-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit which prevents circuit analysis, and to provide its manufacturing method. <P>SOLUTION: After forming an interlayer film 11a on another interlayer film 4b, a shielding film 12 consisting of TiSi<SB>2</SB>is formed on the interlayer film 11a through patterning. When the shielding film 12 is formed on the interlayer film 11a through patterning, another interlayer film 11b is formed across the whole surface on the interlayer film 11a with the shielding film 12 thereon. Thereafter, a contact unit 13 is formed across the interlayer film 11b. When the contact unit 13 is formed, a wiring 14 is formed on the interlayer film 11b through patterning by depositing a conductive material of a metal or the like. When the wiring 14 is formed on the interlayer film 11b, an opening 15 to an Si substrate 1 is formed after penetrating the interlayer film 11b, the shielding film 12, the interlayer film 11a, the interlayer film 4b, the shielding film 7 and the interlayer film 4, so as to avoid a gate silicon 2, a wiring 10 and the wiring 14 which form the circuit. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、情報を記憶処理する機能を有する半導体集積回路およびその製造方法に関する。
【０００２】
【従来の技術】
個人のプライバシーおよび金銭等の重要な情報を記憶処理する機能を備えたＩＣカード等の半導体集積回路が実用化されている。このような半導体集積回路は、記憶処理されている情報が重要であるために、第３者により半導体集積回路が回路解析されることにより、記憶された個人的な情報および回路情報を解読されたり、改竄されるおそれがある。
【０００３】
半導体集積回路に記憶された情報および回路を解析する場合、光学顕微鏡により半導体集積回路の回路パターンを観測した上で、半導体集積回路の動作信号および記憶情報に依存した出力電圧および電流等を測定することにより、半導体集積回路の動作状態を解析することができる。
【０００４】
光学顕微鏡により半導体集積回路の回路パターンを観測する場合、半導体装置（ＩＣチップ）等に備えられた半導体集積回路を露出させ、光学顕微鏡により半導体集積回路の回路パターンを光学的に観測する。半導体集積回路の回路パターンが１μｍ以下の微細パターンである場合、光学顕微鏡により用いる観察光の波長が回路パターンの幅に近くなり、回折の影響により回路パターンの観測が困難になるおそれがある。光学顕微鏡では、回路パターンの幅よりも波長が短いレーザ光が用いられ、回路パターンに対する分解能および焦点深度の向上を図ることにより、回折による半導体集積回路の回路パターンの観測への影響を防いでいる。このように光学顕微鏡により回路パターンを観測した上で、電子ビームテスタにより、半導体集積回路の配線上に設けられた表面保護膜および絶縁体分離膜の上から直下の配線の電位を測定することにより、半導体集積回路の動作状態を解析することができる。
【０００５】
このように半導体集積回路が回路解析されることを防止する構成を有する半導体集積回路として、遮光性および絶縁性または遮光性および導電性を有する遮蔽膜が形成された半導体集積回路が特開平１０−２７０５６２号公報（特許文献１）に開示されている。
【０００６】
特許文献１に開示された半導体集積回路では、Ｓｉ基板上に互いに電気的に接続されることにより回路を形成する複数の配線層が設けられており、複数の配線層と同じ層に光学的および電気的に遮蔽されている遮蔽層が形成されている。
【０００７】
この半導体装置は、複数の配線層と同じ層に形成されている複数の遮蔽層により、各遮蔽層の直下にある配線を光学的に観測することを防止することができるとともに、ＥＢ（電子ビーム）テスタにより各遮蔽層の直下にある配線の電位を測定することを防止することができる。
【０００８】
また、この半導体集積回路では、遮蔽層が複数の配線層と同じ層に形成されているために、各材料に適した薬液を用いてそれぞれの膜を除去していく方法（薬液処理法）またはプラズマによるドライエッチングを用いてそれぞれの膜を選択的に除去する方法（ドライエッチ法）により、各遮蔽層を剥離しようとすると、同じ層に形成された配線層も剥離される。その結果、半導体集積回路が寸断されてしまい、回路解析することを防止することができる。
【０００９】
また、回路解析されることを防止する別の構成を有する半導体集積回路が特開平１１−１５４６７４号公報（特許文献２）に開示されている。
【００１０】
特許文献２に開示された半導体集積回路では、特許文献１に開示された半導体集積回路と異なり、Ｓｉ基板上に設けられた複数の配線層を互いに電気的に接続する接続層が遮蔽層と同一の材料で形成されている。したがって、この半導体集積回路では、薬液処理法またはドライエッチ法により、各遮蔽層を除去しようとすると、同じ層に設けられた接続層も除去され、半導体集積回路が寸断されてしまい、これにより回路解析することを防止することができる。
【００１１】
【特許文献１】
特開平１０−２７０５６２号公報。
【特許文献２】
特開平１１−１５４６７４号公報。
【００１２】
【発明が解決しようとする課題】
しかしながら、このような構成の半導体集積回路では、機械的研磨法を用いて各配線層および配線層と同じ層に形成された遮蔽層を順次に削り取ることにより、削り取った各配線層および配線層と同じ層に形成された遮蔽層の下層である配線層を光学的に観察することができ、回路を解析されるおそれがある。
【００１３】
さらに、半導体集積回路の配線層の構造が把握されると、構造が把握された配線層の下層である配線層は、遮蔽膜により覆われた状態で、ＦＩＢ（集束イオンビーム）装置等により露出させることができ、その結果、電子ビームテスターにより各遮蔽層の直下にある配線の電位を測定されるおそれがある。
【００１４】
本発明は、このような問題を解決するものであり、半導体集積回路の解析を防止する半導体集積回路およびその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の半導体集積回路は、基板上に少なくとも一対の配線層が絶縁層を挟んで設けられ、各配線層内にそれぞれ設けられた配線同士が互いに電気的に接続されることにより回路が形成されている半導体集積回路であって、上記絶縁層内に、下側の配線層内に設けられた配線を覆うように形成された遮蔽膜と、上記各配線層および上記絶縁層を貫通して上記基板に達するように形成された内部が空洞である開口部と、を備える。
【００１６】
上記遮蔽層は、所定の薬液によって上記複数の絶縁膜より速く溶解する。
【００１７】
本発明の半導体集積回路を薬液処理法により回路解析をしようとする場合、用いられた薬液が開口部に入り込み、開口部を通して各遮蔽膜、各絶縁膜および各配線層に浸透することにより、まず、遮蔽膜を溶解する。その後、遮蔽膜を溶解した薬液は、各遮蔽膜の下層である絶縁層を溶解し、配線層が全体的に薬液中にて崩壊し、これにより半導体集積回路が回路解析されることを防ぐことができる。
【００１８】
また、本発明の半導体集積回をドライエッチ法により回路解析しようとする場合、用いられたエッチガス薬液は、開口部に入り込み、開口部を通して各遮蔽膜、各絶縁膜および各配線層に浸透することにより、まず、遮蔽膜を溶解する。その後、遮蔽膜を溶解した薬液は、各遮蔽膜の下層である絶縁層を溶解し、配線層が全体的に薬液中にて崩壊し、これにより半導体集積回路が回路解析されることを防ぐことができる。
【００１９】
上記遮蔽膜が遮光性および導電性、または、遮光性および絶縁性を有する。
【００２０】
上記遮蔽膜は、ＴｉＳｉ_２、Ｔｉ、Ａｌ、ＴｉＮまたは染色されたＳＯＧによってから形成される。
【００２１】
このような遮蔽膜により、光学顕微鏡を用いて光学的に遮蔽膜下の配線が観測されることを防止するとともに、電子ビームテスタを用いて遮蔽膜下の配線の電位が測定されることを防止する。
【００２２】
上記遮蔽膜は、上記下側の配線層から上方に０．０１μｍ〜０．５００μｍの位置に形成されている。
【００２３】
このような絶縁層の厚みは、機械研磨法により絶縁層を研磨する場合に、研磨された表面が平坦化できず、この表面にばらつきが生じるような絶縁層の厚みであり、これにより機械研磨法により絶縁層が除去されることを防止できる。
【００２４】
上記絶縁層を挟んで配置された一対の配線層内に設けられた配線同士がコンタクト部によって電気的に接続されている。
【００２５】
上記遮蔽膜は、上記コンタクト部および上記開口部以外の部分に、上記絶縁層に形成されている。
【００２６】
上記遮蔽膜は、上記コンタクト部および上記開口部以外の部分に、上記絶縁層に格子状に形成されている。
【００２７】
上記遮蔽膜は、上記コンタクト部および上記開口部以外の部分に、上記絶縁層にスリット状に形成されている。
【００２８】
このような形状に形成された遮蔽膜は、遮蔽膜の上下に設けられた配線間の容量に対する影響が最小限にすることができる。
【００２９】
上記開口部内に、上記複数の絶縁層に形成された上記遮蔽膜と上記複数の絶縁層の下層である上記複数の配線層との間隔よりも粒径が大きく、上記配線層および上記絶縁膜よりも高い硬度を有する微細粒子が埋め込まれている。
【００３０】
上記微細粒子は、セラミック、ダイヤモンドまたは金属片から形成される。
【００３１】
このような構成を有する半導体集積回路を機械研磨法により回路解析しようとする場合、機械研磨法により遮蔽膜を除去する過程において、開口部に埋め込まれた微細粒子が機械研磨法の研磨剤と混在してしまう。機械研磨法の研磨剤を混在した微細粒子が配線を削り取ることにより、半導体***回路の回路解析をより確実に防ぐことができる。
【００３２】
本発明の半導体集積回路の製造方法は、基板上に、配線をパターニング形成することにより第１の配線層を形成する工程と、上記配線層内に設けられた配線を覆う遮蔽膜を有する絶縁膜を形成する工程と、上記絶縁膜上に、配線をパターニング形成することにより第２の配線層を形成する工程と、上記第２の配線層から、上記絶縁層と、上記第１の配線層とを貫通して、上記基板に達するように開口部を形成する工程と、を包含する。
【００３３】
これにより、薬液処理方法、ドライエッチ方法および機械研磨法を用いた回路解析を防止する半導体集積回路を製造することが可能となる。
【００３４】
【発明の実施の形態】
以下、本発明の実施形態を、図面に基づいて詳細に説明する。
【００３５】
図１は、本発明の１実施形態である半導体集積回路の概略構成を示す要部の断面図である。
【００３６】
この半導体集積回路は、Ｓｉ基板１を有している。Ｓｉ基板１には、開口幅が上側になるにつれて順次広がった断面が台形状の溝部１ａが設けられており、このＳｉ基板１上には、溝部１ａを挟むように、島状の一対のゲートシリコン２および３が形成されている。
【００３７】
一対のゲートシリコン２および３が形成されているＳｉ基板１上には、全面にわたって、ＳｉＯ_２によりなる層間膜４ａが形成されており、その上面は平坦化されている。Ｓｉ基板１上に形成された絶縁層である層間膜４ａ上には、一方のゲートシリコン２および３を覆うように、また、他方のゲートシリコン３を覆うことがないようにＴｉＯ_２からなる遮蔽膜７がパターニング形成されている。ＴｉＳｉ_２からなる遮蔽膜７は、遮光性および導電性を有する。遮蔽膜７の材料は、ＴｉＳｉ_２以外にも、遮光性および導電性を有するＴｉ、ＡｌまたはＴｉＮ、あるいは遮光性および絶縁性を有する染色されたＳＯＧ膜等の様々な材料が選択可能である。
【００３８】
遮蔽膜７がパターニング形成された層間膜４ａ上には、全面にわたって、ＳｉＯ_２によりなる層間膜４ｂが形成されており、その上面は平坦化されている。層間膜４ａ上に形成された層間膜４ｂ上には、配線１０がパターニング形成され、この配線１０は、層間膜４ａおよび層間膜４ｂを貫通して形成されているコンタクト部９によって一方のゲートシリコン３に電気的に接続されるとともに、層間膜４ａおよび層間膜４ｂを貫通して形成されているコンタクト部８によって、他方のゲートシリコン２に電気的に接続されている。
【００３９】
配線１０がパターニング形成された層間膜４ｂ上には、全面にわたって、ＳｉＯ_２によりなる層間膜１１ａが形成されている。配線１０上に形成された絶縁層である層間膜１１ａの厚みは、機械研磨法により層間膜１１ａを研磨する場合に、研磨された表面が平坦化できず、この表面にばらつきが生じるような薄さである０．０１〜０．５μｍ程度になるように設定される。これにより、層間膜１１ａを機械研磨法により除去する場合には、下側の配線１０も除去されるために、層間膜１１ａのみが機械研磨法によって除去されることを防止できる。なお、層間膜４ａ、遮蔽膜７および層間膜４ｂを一つの絶縁層とし、配線１０および配線１０と同じ高さまでの層間膜１１ａを一つの配線層とする。すなわち、層間膜４ｂ上に形成された配線層は、配線１０および配線１０と同じ高さまでの層間膜１１ａを含む。
【００４０】
層間膜１１ａ上には、配線１０を覆うように、ＴｉＯ_２からなる遮蔽膜１２がＳｉ基板１に形成された溝部１ａ上に位置する層間膜１１ａが露出するようなパターニング形成されている。ＴｉＳｉ_２からなる遮蔽膜１２は、遮光性および導電性を有する。遮蔽膜１２の材料は、ＴｉＳｉ_２以外にも、遮光性および導電性を有するＴｉ、ＡｌまたはＴｉＮ、あるいは遮光性および絶縁性を有する染色されたＳＯＧ膜等の様々な材料が選択可能である。
【００４１】
遮蔽膜１２および遮蔽膜１２から露出した層間膜１１ａ上には、全面にわたって、ＳｉＯ_２からなる絶縁層１１ｂが形成されており、その上面は平坦化されている。層間膜１１ｂ上には、Ｓｉ基板１に設けられた溝部に対応する領域に配線層を形成する配線１４がパターニング形成されており、この配線１４は、層間膜１１ａおよび１１ｂを貫通して形成されているコンタクト部１３を介して配線１０に電気的に接続されている。
【００４２】
回路を形成するゲートシリコン２、配線１０および配線１４を避けるように、層間膜１１ｂ、遮蔽膜１２、層間膜１１ａ、層間膜４ｂ、遮蔽膜７および層間膜４ａを貫通して、Ｓｉ基板１に達する開口部１５が形成されており、開口部１５の上端部には、開口部１５の上端開口を閉塞する蓋部１６が設けられている。配線１４が形成された層間膜１１ｂ上には、酸化膜１７が、配線１４に対応する領域では上方に突出するように厚くなるように形成されるとともに、開口部１５に対応する領域では僅かに薄くなるように形成されている。酸化膜１７上には、保護膜１８が形成され、その上面が平坦化されている。なお、層間膜１１ａ、遮蔽膜１２および層間膜１１ｂを一つの絶縁層とし、配線１４および配線１４と同じ高さまでの酸化膜１７を一つの配線層とする。すなわち、層間膜１１ｂ上に形成された配線層は、配線１４および配線１４と同じ高さまでの酸化膜１７を含む。
【００４３】
遮蔽膜７および１２は、保護膜または絶縁膜を溶解する薬液によって、保護膜または絶縁膜よりも速く溶解する。遮蔽膜７により、光学顕微鏡を用いて光学的に遮蔽膜７下の一対のゲートシリコン２および３が観測されることを防止するとともに、電子ビームテスタを用いて遮蔽膜７下の一対のゲートシリコン２および３の電位が測定されることを防止する。また、遮蔽膜１２により、光学顕微鏡を用いて光学的に遮蔽膜１２下の配線１０が観測されることを防止するとともに、電子ビームテスタを用いて遮蔽膜１２下の配線１０の電位が測定されることを防止する。
【００４４】
このような構成を有する半導体集積回を薬液処理により回路解析しようとする場合、まず、薬液により保護膜１８および酸化膜１７が溶解される。その後、酸化膜１７を溶解した薬液は、開口部１５の上端部を閉塞する蓋部１６を溶解することにより、酸化膜１７下に形成されている開口部１５に入り込み、開口部１５を通して、層間膜４ａ、遮蔽膜７、層間膜４ｂ、配線１０、層間膜１１ａ、遮蔽膜１２および層間膜１１ｂ、配線１４に浸透すると、まず、薬液に浸透された遮蔽膜７および１２を溶解する。その後、遮蔽膜７および１２が溶解した薬液は、遮蔽膜７および１２のそれぞれ下層である層間絶縁膜４ａおよび１１ａを溶解し、配線１０および１４が全体的に薬液中にて崩壊し、これにより半導体集積回路が回路解析されることを防ぐことができる。
【００４５】
また、このような構成を有する半導体集積回をドライエッチ法により回路解析しようとする場合、まず、ドライエッチ法により保護膜１８および酸化膜１７が除去される。酸化膜１７を溶解したエッチガスは、開口部１５の上端部を閉塞する蓋部１６を溶解することにより開口部１５に入り込む。その後、エッチガスは、開口部１５を通して、層間膜４ａ、遮蔽膜７、層間膜４ｂ、配線１０、層間膜１１ａ、遮蔽膜１２および層間膜１１ｂ、配線１４に浸透すると、まず、遮蔽膜７および１２がエッチングされる。遮蔽膜７および１２がエッチングされた後、遮蔽膜７および１２のそれぞれ下層である層間絶縁膜４ａおよび１１ａがエッチングされる。これにより、配線１０および１４が全体的に崩壊し、これにより半導体集積回路が回路解析されることを防ぐことができる。
【００４６】
図２（ａ）〜（ｅ）は、それぞれ図１に示された本発明の１実施形態である半導体集積回路の製造方法の各工程を示す断面図である。
【００４７】
本実施形態の製造方法では、図２（ａ）に示すように、溝部が所定位置設けられたＳｉ基板１が準備される。Ｓｉ基板１に設けられた溝部１ａは、開口幅が上側になるにつれて順次広がった台形状の断面を有している。Ｓｉ基板１が準備されると、Ｓｉ基板１上の各溝部の近傍に、各溝部１ａを挟むように、島状の一対のゲートシリコン２および３を形成する。一対のゲートシリコン２および３が設けられると、Ｓｉ基板１上に、全面にわたって、ＳｉＯ_２を堆積する。その後、Ｓｉ基板１上に堆積されたＳｉＯ_２の上面を平坦化し、絶縁層である層間膜４ａを形成する。Ｓｉ基板１上に層間膜４ａが形成されると、層間膜４ａ上に全面にわたって、Ｓｉを堆積して、堆積されたＳｉの上面を平坦化し、Ｓｉ膜５を形成する。
【００４８】
層間膜４ａ上にＳｉ膜５を形成した後、図２（ｂ）に示されるように、エッチングにより、ゲートシリコン２の近傍およびゲートシリコン３に対応する領域に形成されたＳｉ膜５を除去する。層間膜４ａ上の所定の領域に形成されたＳｉ膜５が除去されると、図２（ｃ）に示されるように、Ｓｉ膜５を形成された層間膜４ａ上に、全面にわたって、スパッタリングによりＴｉ膜６を形成する。なお、Ｓｉ膜５およびＴｉ膜６を形成する場合、Ｓｉ膜５がシリサイド化するように、例えば、Ｓｉ膜５の膜厚が２００Åに、Ｔｉ膜６の膜厚が２００Åになるように調整する。
【００４９】
層間膜４ａ上にＴｉ膜６が形成されると、図２（ｄ）に示されるように、Ｓｉ膜５およびＴｉ膜６を熱処理することによりＴｉＳｉ_２を形成する。ＴｉＳｉ_２が形成されると、熱処理に対して未反応であったＴｉを除去することにより、ＴｉＳｉ_２からなる遮蔽膜７を形成する。遮蔽膜７の材料は、ＴｉＳｉ_２以外にも、遮光性および導電性を有するＴｉ、ＡｌまたはＴｉＮ、あるいは遮光性および絶縁性を有する染色されたＳＯＧ膜等の様々な材料が選択可能である。
【００５０】
層間膜４ａ上に遮蔽膜７を形成すると、図２（ｅ）に示されるように、遮蔽膜７が形成された層間膜４ａ上に、全面にわたって、ＳｉＯ_２を堆積する。その後、Ｓｉ基板１上に堆積されたＳｉＯ_２の上面を平坦化し、絶縁層である層間膜４ｂを層間膜４ａ上に形成する。
【００５１】
層間膜４ａ上に層間膜４ｂが形成されると、Ｓｉ膜５が除去されたゲートシリコン２の近傍およびゲートシリコン３に対応する領域（図２（ｂ））に対応するように、層間膜４ｂおよび層間膜４ａを貫通して、ゲートシリコン２の近傍であるＳｉ基板１およびゲートシリコン２にそれぞれ達する一対のコンタクトホールを形成する。その後、層間膜４ｂおよび層間膜４ａを貫通する一対のコンタクトホール内に金属等の導電性材料を堆積させコンタクト部８および９を形成する。コンタクト部８および９が形成されると、層間膜４ｂ上に金属等の導電性材料を堆積させ、パターニング形成することにより、配線１０を形成し、配線層を形成する。この場合、コンタクト部８および９はそれぞれ、Ｓｉ膜１およびゲートシリコン２と配線１０とを電気的に接続している。
【００５２】
層間膜４ｂ上に配線１０が形成されると、図１に示すように、配線１０が形成された層間膜４ｂ上に、全面にわたって、ＳｉＯ_２を所定の膜厚になるように堆積する。その後、層間膜４ｂ上に堆積されたＳｉＯ_２の上面を平坦化し、層間膜１１ａを形成する。配線１０上の層間膜１１ａの厚さは、機械研磨法により層間膜１１ａを研磨する場合に、研磨された表面が平坦化できず、この表面にばらつきが生じるような薄さである０．０１〜０．５μｍ程度になるように設定される。これにより、層間膜１１ａを機械研磨法により除去する場合には下側の配線１０も除去されるために、層間膜１１ａのみが機械研磨法によって除去されることを防止できる。
【００５３】
層間膜４ｂ上に層間膜１１ａが形成されると、層間膜４ａ上にＴｉＳｉ_２からなる遮蔽膜７を形成した場合と同様の方法にて、層間膜１１ａ上に、ＴｉＳｉ_２からなる遮蔽膜１２をパターニング形成する。遮蔽膜１２の材料は、ＴｉＳｉ_２以外にも、遮光性および導電性を有するＴｉ、ＡｌまたはＴｉＮ、あるいは遮光性および絶縁性を有する染色されたＳＯＧ膜等の様々な材料が選択可能である。
【００５４】
遮蔽膜１２が層間膜１１ａ上にパターニング形成されると、遮蔽膜１２が形成された層間膜１１ａ上に、全面にわたって、ＳｉＯ_２を堆積する。その後、層間膜１１ａ上に堆積されたＳｉＯ_２の上面を平坦化し、層間膜１１ａ上に層間膜１１ｂを形成する。層間膜１１ａ上に層間膜１１ｂを形成した後、エッチングにより遮蔽膜１２が除去された所定領域に対応するように、層間膜１１ｂを貫通して、層間膜１１ａに達するコンタクトホールを形成する。その後、層間膜１１ｂを貫通するコンタクトホール内に金属等の導電性材料を堆積させコンタクト部１３を形成する。コンタクト部１３が形成されると、層間膜１１ｂ上に金属等の導電性材料を堆積させ、パターニング形成することにより、配線１４を形成する。
【００５５】
層間膜１１ｂ上に配線１４が形成されると、回路を形成するゲートシリコン２、ゲートシリコン３、配線１０および配線１４を除く、層間膜１１ｂ、遮蔽膜１２、層間膜１１ａ、層間膜４ｂ、遮蔽膜７および層間膜４ａを貫通して、Ｓｉ基板１に達する開口部１５を形成し、その後、開口部１５の上端部には、開口部１５の上端開口を閉塞する蓋部１６を形成する。
【００５６】
開口部１５の上端部に蓋部１６が形成されると、配線１４が形成された層間膜１１ｂ上に、酸化膜１７を形成するが、この場合、酸化膜１７は、蓋部１６により開口部１５の内部に入り込まない。また、層間膜１１ｂ上に形成された酸化膜１７は、配線１４に対応する領域では上方に突出するように形成され、開口部１５に対応する領域では僅かに薄くなるように形成される。その後、酸化膜１７上に保護膜を堆積させ、その上面を平坦化することにより保護膜１８を形成する。
【００５７】
さらに、半導体集積回を機械研磨法による回路解析をより確実に防止するために、開口部１５が形成されると、図３に示されるように、薬液処理法で用いる薬液およびドライエッチ法で用いるエッチガスが入り込めるような隙間を有するように、開口部１５内に微細粒子１９を埋め込んでもよい。微細粒子１９は、機械研磨法に用いられる研磨であるアルミナ等より硬度があり、配線と遮蔽膜との間の間隔、すなわち、層間膜１１ａの膜厚より大きいサイズのセラミック、ダイヤモンドまたは金属片等が用いられる。
【００５８】
このような構成を有する半導体集積回路を機械研磨法により回路解析しようとする場合、機械研磨法により遮蔽膜１２を除去する過程において、開口部１５に埋め込まれたダイヤモンド片等の微細粒子１９が機械研磨法の研磨剤と混在してしまう。機械研磨法の研磨剤を混在した微細粒子１９が配線１４を削り取ることにより、半導体***回路の回路解析をより確実に防ぐことができる。
【００５９】
図４（ａ）〜（ｃ）は、本発明の１実施形態である半導体集積回路の層間膜１１ａ上に形成された遮蔽膜１２のパターンを示す平面図である。図１は、図４（ａ）のＡ−Ａ’線に対応している。
【００６０】
遮蔽膜１２は、図４（ａ）に示されるように、配線１４と層間膜１１ａとを接続するコンタクト部１３および開口部１５に対応する領域を避けるようにパターニング形成されている。この遮蔽膜１２は、遮蔽膜１２の上下に設けられた配線１０と配線１４との間の容量に対する影響を最小限にするために、図４（ｂ）に示すように、一方の辺が配線１０に沿っており、他方の辺が配線１４に沿った複数の矩形領域の遮蔽膜１２を除去することにより格子状パターンに形成されてもよいし、または、図４（ｃ）に示すように、長手方向が配線１４に沿った複数のスリット領域の遮蔽膜１２を除去することによりスリット状に形成されてもよい。
【００６１】
上述された本発明の実施形態である半導体集積回路の配線層は、配線１０を含む配線層および配線１４を含む配線層の２層のみであるが、本発明の半導体集積回路は、配線１４を含む配線層上に、さらに配線層を形成してもよい。
【００６２】
配線層が２層以上である本発明の半導体集積回路を形成する場合には、上述したように、層間膜１１ｂ上に配線１４を形成した後、配線１０を形成した層間膜４ｂ上に層間膜１１ａを形成する工程から配線１４を形成する工程までの一連の工程を、半導体集積回路の最上部の配線を形成するまで繰り返す。最上部の配線を形成した後、各層に設けられた全ての配線の近傍領域に、最上部の配線が形成された層から下層からＳｉ基板１に達するような開口部を形成する。開口部が形成されると、開口部の上端部に、開口部１５の上端開口を閉塞する蓋部を形成する。蓋部が形成されると、最上部の配線が形成された層間膜上に酸化膜を形成する。この酸化膜は、最上部の配線に対応する領域では厚くなるように形成され、開口部に対応する領域では僅かに薄くなるように形成される。その後、酸化膜上に保護膜を堆積させ、その上面を平坦化することにより保護膜を形成する。
【００６３】
【発明の効果】
本発明の半導体集積回路は、複数の絶縁層の下層である各配線層に設けられた配線を覆うように絶縁層内に形成された遮蔽膜と、回路を形成する配線を避けるように配線が形成されている最上層からＳｉ基板に達するように形成された開口部とを備えることにより、薬液処理法、ドライエッチ法または機械研磨法を用いた回路解析を防止することができる。
【００６４】
したがって、本発明により、回路解析を防止する半導体集積回路およびその製造方法を提供することが可能になる。
【図面の簡単な説明】
【図１】図１は、本発明の１実施形態である半導体集積回路を示す断面図である。
【図２】（ａ）〜（ｅ）は、本発明の１実施形態である半導体集積回路の一連の製造方法を示す断面図である。
【図３】図１は、本発明の１実施形態である半導体集積回路を示す断面図である。
【図４】（ａ）〜（ｃ）は、本発明の１実施形態の半導体集積回路を示す平面図である。
【符号の説明】
１　Ｓｉ基板
２　ゲートポリシリコン
３　ゲートポリシリコン
４ａ　層間膜
４ｂ　層間膜
７　遮蔽膜
８　コンタクト部
９　コンタクト部
１０　配線
１１ａ　層間膜
１１ｂ　層間膜
１２　遮蔽膜
１３　コンタクト部
１４　配線
１５　開口部
１７　酸化膜
１８　保護膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit having a function of storing and processing information and a method for manufacturing the same.
[0002]
[Prior art]
Semiconductor integrated circuits such as IC cards having a function of storing and processing important information such as personal privacy and money have been put to practical use. In such a semiconductor integrated circuit, since the information stored and processed is important, the stored personal information and circuit information can be decrypted by analyzing the circuit of the semiconductor integrated circuit by a third party. May be tampered with.
[0003]
When analyzing information and circuits stored in a semiconductor integrated circuit, the circuit pattern of the semiconductor integrated circuit is observed with an optical microscope, and then the output voltage and current, etc., depending on the operation signal and the stored information of the semiconductor integrated circuit are measured. Thus, the operation state of the semiconductor integrated circuit can be analyzed.
[0004]
When observing a circuit pattern of a semiconductor integrated circuit with an optical microscope, a semiconductor integrated circuit provided in a semiconductor device (IC chip) or the like is exposed, and the circuit pattern of the semiconductor integrated circuit is optically observed with an optical microscope. When the circuit pattern of the semiconductor integrated circuit is a fine pattern of 1 μm or less, the wavelength of the observation light used by the optical microscope becomes close to the width of the circuit pattern, and it may be difficult to observe the circuit pattern due to the influence of diffraction. In an optical microscope, laser light having a wavelength shorter than the width of a circuit pattern is used. By improving resolution and depth of focus for the circuit pattern, the influence of diffraction on the observation of the circuit pattern of the semiconductor integrated circuit is prevented. . After observing the circuit pattern with the optical microscope in this way, by measuring the potential of the wiring immediately above and below the surface protection film and the insulator separation film provided on the wiring of the semiconductor integrated circuit by the electron beam tester In addition, the operating state of the semiconductor integrated circuit can be analyzed.
[0005]
As a semiconductor integrated circuit having a configuration for preventing circuit analysis of a semiconductor integrated circuit as described above, a semiconductor integrated circuit having a light-shielding and insulating property or a light-shielding and conductive shielding film formed is disclosed in Japanese Patent Laid-Open No. It is disclosed in Japanese Patent Publication No. 270562 (Patent Document 1).
[0006]
In the semiconductor integrated circuit disclosed in Patent Document 1, a plurality of wiring layers that form a circuit by being electrically connected to each other are provided on a Si substrate, and optical and optical layers are formed on the same layer as the plurality of wiring layers. An electrically shielded shielding layer is formed.
[0007]
In this semiconductor device, the plurality of shielding layers formed on the same layer as the plurality of wiring layers can prevent optically observing the wiring immediately below each shielding layer, and can prevent EB (electron beam). ) It is possible to prevent the tester from measuring the potential of the wiring immediately below each shielding layer.
[0008]
Further, in this semiconductor integrated circuit, since the shielding layer is formed in the same layer as the plurality of wiring layers, a method of removing each film using a chemical solution suitable for each material (chemical solution processing method) or When each shielding layer is to be separated by a method of selectively removing each film by dry etching using plasma (dry etching method), the wiring layer formed on the same layer is also separated. As a result, it is possible to prevent the semiconductor integrated circuit from being broken and performing circuit analysis.
[0009]
A semiconductor integrated circuit having another configuration for preventing circuit analysis is disclosed in Japanese Patent Application Laid-Open No. H11-154677.
[0010]
In the semiconductor integrated circuit disclosed in Patent Document 2, unlike the semiconductor integrated circuit disclosed in Patent Document 1, a connection layer that electrically connects a plurality of wiring layers provided on a Si substrate to each other is the same as a shielding layer. It is formed of a material. Therefore, in this semiconductor integrated circuit, if each of the shielding layers is to be removed by the chemical treatment method or the dry etching method, the connection layer provided on the same layer is also removed, and the semiconductor integrated circuit is cut off. Analysis can be prevented.
[0011]
[Patent Document 1]
JP-A-10-270562.
[Patent Document 2]
JP-A-11-154677.
[0012]
[Problems to be solved by the invention]
However, in the semiconductor integrated circuit having such a configuration, each wiring layer and the shielding layer formed on the same layer as the wiring layer are sequentially scraped off by using a mechanical polishing method, so that the shaved wiring layer and the wiring layer are removed. The wiring layer that is the lower layer of the shielding layer formed on the same layer can be optically observed, and the circuit may be analyzed.
[0013]
Further, when the structure of the wiring layer of the semiconductor integrated circuit is grasped, the wiring layer, which is the lower layer of the wiring layer whose structure has been grasped, is exposed by a FIB (focused ion beam) device or the like while being covered with a shielding film. As a result, the potential of the wiring immediately below each shielding layer may be measured by the electron beam tester.
[0014]
An object of the present invention is to solve such a problem and to provide a semiconductor integrated circuit that prevents analysis of the semiconductor integrated circuit and a method of manufacturing the same.
[0015]
[Means for Solving the Problems]
In the semiconductor integrated circuit of the present invention, a circuit is formed by providing at least a pair of wiring layers on a substrate with an insulating layer interposed therebetween, and the wirings provided in each wiring layer are electrically connected to each other. A semiconductor integrated circuit, wherein in the insulating layer, a shielding film formed so as to cover a wiring provided in a lower wiring layer, and the insulating film penetrates the wiring layer and the insulating layer. And an opening formed inside to reach the substrate, the inside being a cavity.
[0016]
The shielding layer dissolves faster than the plurality of insulating films by a predetermined chemical solution.
[0017]
When the semiconductor integrated circuit of the present invention is to be subjected to circuit analysis by a chemical solution treatment method, the used chemical solution enters the opening, and penetrates through the opening to each shielding film, each insulating film and each wiring layer. Dissolve the shielding film. After that, the chemical solution in which the shielding films are dissolved dissolves the insulating layer below each shielding film, and the wiring layer is entirely collapsed in the chemical solution, thereby preventing the semiconductor integrated circuit from being subjected to circuit analysis. Can be.
[0018]
When the semiconductor integrated circuit of the present invention is to be subjected to circuit analysis by a dry etch method, the used etch gas chemical enters the openings and penetrates through the openings into the respective shielding films, the respective insulating films and the respective wiring layers. Thereby, first, the shielding film is dissolved. After that, the chemical solution in which the shielding films are dissolved dissolves the insulating layer below each shielding film, and the wiring layer is entirely collapsed in the chemical solution, thereby preventing the semiconductor integrated circuit from being subjected to circuit analysis. Can be.
[0019]
The shielding film has a light-shielding property and a conductive property, or a light-shielding property and an insulating property.
[0020]
The shielding film is made of TiSi ₂ , Ti, Al, TiN or dyed SOG.
[0021]
Such a shielding film prevents the wiring under the shielding film from being observed optically using an optical microscope and prevents the potential of the wiring under the shielding film from being measured using an electron beam tester. I do.
[0022]
The shielding film is formed at a position of 0.01 μm to 0.500 μm above the lower wiring layer.
[0023]
The thickness of such an insulating layer is such that when the insulating layer is polished by a mechanical polishing method, the polished surface cannot be flattened, and the surface may vary. The removal of the insulating layer by the method can be prevented.
[0024]
Wirings provided in a pair of wiring layers disposed with the insulating layer interposed therebetween are electrically connected by contact portions.
[0025]
The shielding film is formed on the insulating layer in a portion other than the contact portion and the opening.
[0026]
The shielding film is formed in a lattice shape on the insulating layer in a portion other than the contact portion and the opening.
[0027]
The shielding film is formed in a slit shape in the insulating layer in a portion other than the contact portion and the opening.
[0028]
The shielding film formed in such a shape can minimize the influence on the capacitance between wirings provided above and below the shielding film.
[0029]
In the opening, the particle size is larger than the distance between the shielding film formed in the plurality of insulating layers and the plurality of wiring layers that are the lower layers of the plurality of insulating layers, and is larger than the distance between the wiring layer and the insulating film. Even fine particles having high hardness are embedded.
[0030]
The fine particles are formed from ceramic, diamond or metal pieces.
[0031]
When a semiconductor integrated circuit having such a configuration is to be analyzed by a mechanical polishing method, fine particles embedded in openings are mixed with an abrasive of the mechanical polishing method in a process of removing a shielding film by the mechanical polishing method. Resulting in. The fine particles mixed with the polishing agent of the mechanical polishing method scrape off the wiring, whereby the circuit analysis of the semiconductor main circuit can be more reliably prevented.
[0032]
According to a method of manufacturing a semiconductor integrated circuit of the present invention, a step of forming a first wiring layer by patterning wiring on a substrate, and an insulating film having a shielding film covering the wiring provided in the wiring layer Forming a second wiring layer by patterning wiring on the insulating film; forming the second wiring layer from the second wiring layer with the insulating layer and the first wiring layer; Forming an opening so as to reach the substrate through the substrate.
[0033]
This makes it possible to manufacture a semiconductor integrated circuit that prevents circuit analysis using a chemical treatment method, a dry etching method, and a mechanical polishing method.
[0034]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0035]
FIG. 1 is a sectional view of a main part showing a schematic configuration of a semiconductor integrated circuit according to one embodiment of the present invention.
[0036]
This semiconductor integrated circuit has a Si substrate 1. The Si substrate 1 is provided with a groove portion 1a having a trapezoidal cross section that gradually widens as the opening width increases, and a pair of island-shaped gates is formed on the Si substrate 1 so as to sandwich the groove portion 1a. Silicon 2 and 3 are formed.
[0037]
On the entire surface of the Si substrate 1 on which the pair of gate silicon 2 and 3 is formed, SiO 2 is formed. ₂ Is formed, and the upper surface thereof is flattened. On the interlayer film 4a which is an insulating layer formed on the Si substrate 1, TiO is formed so as to cover one gate silicon 2 and 3 and not to cover the other gate silicon 3. ₂ Is formed by patterning. TiSi ₂ Has a light-shielding property and a conductivity. The material of the shielding film 7 is TiSi ₂ In addition, various materials such as Ti, Al, or TiN having light-shielding properties and conductivity, or a dyed SOG film having light-shielding properties and insulating properties can be selected.
[0038]
The entire surface of the interlayer film 4a on which the shielding film 7 is patterned is formed of SiO. ₂ Is formed, and the upper surface thereof is flattened. On the interlayer film 4b formed on the interlayer film 4a, a wiring 10 is formed by patterning, and the wiring 10 is connected to one gate silicon by a contact portion 9 formed through the interlayer film 4a and the interlayer film 4b. 3 and is electrically connected to the other gate silicon 2 by a contact portion 8 formed through the interlayer film 4a and the interlayer film 4b.
[0039]
On the interlayer film 4b on which the wiring 10 is formed by patterning, SiO ₂ Is formed. The thickness of the interlayer film 11a, which is an insulating layer formed on the wiring 10, is so thin that when the interlayer film 11a is polished by a mechanical polishing method, the polished surface cannot be flattened and the surface may vary. Is set to be about 0.01 to 0.5 μm. Thus, when the interlayer film 11a is removed by the mechanical polishing method, the lower wiring 10 is also removed, so that only the interlayer film 11a can be prevented from being removed by the mechanical polishing method. The interlayer film 4a, the shielding film 7, and the interlayer film 4b are one insulating layer, and the wiring 10 and the interlayer film 11a up to the same height as the wiring 10 are one wiring layer. That is, the wiring layer formed on interlayer film 4b includes wiring 10 and interlayer film 11a up to the same height as wiring 10.
[0040]
TiO is formed on the interlayer film 11a so as to cover the wiring 10. ₂ Is formed by patterning such that the interlayer film 11a located on the groove 1a formed in the Si substrate 1 is exposed. TiSi ₂ The shielding film 12 made of has light shielding properties and conductivity. The material of the shielding film 12 is TiSi ₂ In addition, various materials such as Ti, Al, or TiN having light-shielding properties and conductivity, or a dyed SOG film having light-shielding properties and insulating properties can be selected.
[0041]
On the entire surface of the shielding film 12 and the interlayer film 11a exposed from the shielding film 12, SiO ₂ Is formed, and the upper surface thereof is flattened. On the interlayer film 11b, a wiring 14 for forming a wiring layer in a region corresponding to the groove provided in the Si substrate 1 is formed by patterning. The wiring 14 is formed penetrating through the interlayer films 11a and 11b. Is electrically connected to the wiring 10 through the contact portion 13.
[0042]
The silicon substrate 1 penetrates the interlayer film 11b, the shielding film 12, the interlayer film 11a, the interlayer film 4b, the shielding film 7, and the interlayer film 4a so as to avoid the gate silicon 2, the wiring 10 and the wiring 14 forming a circuit. An opening 15 that reaches is formed, and a lid 16 that closes the upper end opening of the opening 15 is provided at the upper end of the opening 15. An oxide film 17 is formed on interlayer film 11b on which wiring 14 is formed so as to be thicker so as to protrude upward in a region corresponding to wiring 14 and slightly in a region corresponding to opening 15. It is formed to be thin. A protective film 18 is formed on oxide film 17, and its upper surface is planarized. Note that the interlayer film 11a, the shielding film 12, and the interlayer film 11b form one insulating layer, and the wiring 14 and the oxide film 17 up to the same height as the wiring 14 form one wiring layer. That is, the wiring layer formed on interlayer film 11 b includes wiring 14 and oxide film 17 up to the same height as wiring 14.
[0043]
The shielding films 7 and 12 dissolve faster than the protective film or the insulating film due to the chemical that dissolves the protective film or the insulating film. The shielding film 7 prevents a pair of gate silicon 2 and 3 under the shielding film 7 from being optically observed using an optical microscope, and a pair of gate silicon 2 under the shielding film 7 using an electron beam tester. Prevent the potentials of 2 and 3 from being measured. The shielding film 12 prevents the wiring 10 under the shielding film 12 from being optically observed using an optical microscope, and the potential of the wiring 10 under the shielding film 12 is measured using an electron beam tester. To prevent that.
[0044]
When the semiconductor integrated circuit having such a configuration is to be subjected to circuit analysis by chemical treatment, first, the protective film 18 and the oxide film 17 are dissolved by the chemical. After that, the chemical solution in which the oxide film 17 is dissolved enters the opening 15 formed below the oxide film 17 by dissolving the lid 16 closing the upper end of the opening 15, and passes through the opening 15 to form an interlayer. When penetrating into the film 4a, the shielding film 7, the interlayer film 4b, the wiring 10, the interlayer film 11a, the shielding film 12, the interlayer film 11b, and the wiring 14, first, the shielding films 7 and 12 that have been permeated by the chemical solution are dissolved. Thereafter, the chemical solution in which the shielding films 7 and 12 are dissolved dissolves the interlayer insulating films 4a and 11a, which are the lower layers of the shielding films 7 and 12, respectively, and the wirings 10 and 14 are totally disintegrated in the chemical solution. The semiconductor integrated circuit can be prevented from being analyzed.
[0045]
In the case where a semiconductor integrated circuit having such a configuration is to be subjected to circuit analysis by a dry etching method, first, the protective film 18 and the oxide film 17 are removed by the dry etching method. The etch gas that has dissolved the oxide film 17 enters the opening 15 by dissolving the lid 16 that closes the upper end of the opening 15. Thereafter, when the etch gas permeates the interlayer film 4a, the shielding film 7, the interlayer film 4b, the wiring 10, the interlayer film 11a, the shielding film 12, the interlayer film 11b, and the wiring 14 through the opening 15, first, the shielding film 7 and the 12 is etched. After the shielding films 7 and 12 are etched, the interlayer insulating films 4a and 11a, which are lower layers of the shielding films 7 and 12, respectively, are etched. As a result, it is possible to prevent the wirings 10 and 14 from being totally collapsed, and thereby the semiconductor integrated circuit from being subjected to circuit analysis.
[0046]
2A to 2E are cross-sectional views showing respective steps of a method of manufacturing the semiconductor integrated circuit according to the embodiment of the present invention shown in FIG.
[0047]
In the manufacturing method of the present embodiment, as shown in FIG. 2A, a Si substrate 1 having a groove provided at a predetermined position is prepared. The groove 1a provided in the Si substrate 1 has a trapezoidal cross section that gradually widens as the opening width increases. When the Si substrate 1 is prepared, a pair of island-shaped gate silicon 2 and 3 is formed near each groove on the Si substrate 1 so as to sandwich each groove 1a. When a pair of gate silicons 2 and 3 are provided, the entire surface of the silicon ₂ Is deposited. Then, the SiO deposited on the Si substrate 1 ₂ Is flattened to form an interlayer film 4a which is an insulating layer. When the interlayer film 4a is formed on the Si substrate 1, Si is deposited on the entire surface of the interlayer film 4a, the upper surface of the deposited Si is flattened, and the Si film 5 is formed.
[0048]
After forming the Si film 5 on the interlayer film 4a, as shown in FIG. 2B, the Si film 5 formed in the vicinity of the gate silicon 2 and in the region corresponding to the gate silicon 3 is removed by etching. . When the Si film 5 formed in a predetermined region on the interlayer film 4a is removed, as shown in FIG. 2C, the entire surface of the interlayer film 4a on which the Si film 5 is formed is formed by sputtering. A Ti film 6 is formed. When forming the Si film 5 and the Ti film 6, the Si film 5 is adjusted to be silicified, for example, the thickness of the Si film 5 is set to 200 ° and the thickness of the Ti film 6 is set to 200 °. .
[0049]
When the Ti film 6 is formed on the interlayer film 4a, as shown in FIG. ₂ To form TiSi ₂ Is formed, by removing Ti which has not reacted with the heat treatment, TiSi ₂ Is formed. The material of the shielding film 7 is TiSi ₂ In addition, various materials such as Ti, Al, or TiN having light-shielding properties and conductivity, or a dyed SOG film having light-shielding properties and insulating properties can be selected.
[0050]
When the shielding film 7 is formed on the interlayer film 4a, as shown in FIG. 2E, the SiO.sub.2 is formed over the entire surface of the interlayer film 4a on which the shielding film 7 is formed. ₂ Is deposited. Then, the SiO deposited on the Si substrate 1 ₂ Is flattened, and an interlayer film 4b as an insulating layer is formed on the interlayer film 4a.
[0051]
When the interlayer film 4b is formed on the interlayer film 4a, the interlayer film 4b is formed so as to correspond to the vicinity of the gate silicon 2 from which the Si film 5 has been removed and the region corresponding to the gate silicon 3 (FIG. 2B). And a pair of contact holes penetrating through the interlayer film 4a and reaching the Si substrate 1 and the gate silicon 2 near the gate silicon 2, respectively. Thereafter, a conductive material such as metal is deposited in a pair of contact holes penetrating through the interlayer film 4b and the interlayer film 4a to form the contact portions 8 and 9. When the contact portions 8 and 9 are formed, a conductive material such as a metal is deposited on the interlayer film 4b and patterned to form a wiring 10, thereby forming a wiring layer. In this case, the contact portions 8 and 9 electrically connect the Si film 1 and the gate silicon 2 to the wiring 10, respectively.
[0052]
When the wiring 10 is formed on the interlayer film 4b, as shown in FIG. ₂ Is deposited to a predetermined thickness. After that, the SiO deposited on the interlayer film 4b ₂ Is flattened to form an interlayer film 11a. The thickness of the interlayer film 11a on the wiring 10 is such that when the interlayer film 11a is polished by a mechanical polishing method, the polished surface cannot be flattened and the surface may vary. It is set to be about 0.5 μm. Thus, when the interlayer film 11a is removed by the mechanical polishing method, the lower wiring 10 is also removed, so that only the interlayer film 11a can be prevented from being removed by the mechanical polishing method.
[0053]
When the interlayer film 11a is formed on the interlayer film 4b, TiSi is formed on the interlayer film 4a. ₂ In the same manner as when the shielding film 7 made of TiSi is formed, TiSi is formed on the interlayer film 11a. ₂ Is formed by patterning. The material of the shielding film 12 is TiSi ₂ In addition, various materials such as Ti, Al, or TiN having light-shielding properties and conductivity, or a dyed SOG film having light-shielding properties and insulating properties can be selected.
[0054]
When the shielding film 12 is formed by patterning on the interlayer film 11a, SiO 2 is formed over the entire surface of the interlayer film 11a on which the shielding film 12 is formed. ₂ Is deposited. After that, the SiO deposited on the interlayer film 11a ₂ Is planarized, and an interlayer film 11b is formed on the interlayer film 11a. After forming the interlayer film 11b on the interlayer film 11a, a contact hole penetrating the interlayer film 11b and reaching the interlayer film 11a is formed so as to correspond to a predetermined region where the shielding film 12 has been removed by etching. After that, a conductive material such as a metal is deposited in a contact hole penetrating the interlayer film 11b to form a contact portion 13. When the contact portion 13 is formed, a conductive material such as a metal is deposited on the interlayer film 11b, and the wiring 14 is formed by patterning.
[0055]
When the wiring 14 is formed on the interlayer film 11b, except for the gate silicon 2, the gate silicon 3, the wiring 10 and the wiring 14 which form a circuit, the interlayer film 11b, the shielding film 12, the interlayer film 11a, the interlayer film 4b, and the shielding An opening 15 penetrating through the film 7 and the interlayer film 4a and reaching the Si substrate 1 is formed. Thereafter, a lid 16 for closing the upper opening of the opening 15 is formed at the upper end of the opening 15.
[0056]
When the lid 16 is formed at the upper end of the opening 15, an oxide film 17 is formed on the interlayer film 11 b on which the wiring 14 is formed. In this case, the oxide film 17 is 15 does not get inside. The oxide film 17 formed on the interlayer film 11b is formed so as to protrude upward in a region corresponding to the wiring 14, and is formed to be slightly thinner in a region corresponding to the opening 15. Thereafter, a protective film is deposited on the oxide film 17 and the upper surface thereof is flattened to form the protective film 18.
[0057]
Further, in order to more reliably prevent circuit analysis of the semiconductor integrated circuit by the mechanical polishing method, when the opening 15 is formed, as shown in FIG. 3, it is used in the chemical solution used in the chemical solution processing method and in the dry etching method. The fine particles 19 may be embedded in the opening 15 so as to have a gap into which the etch gas can enter. The fine particles 19 are harder than alumina or the like, which is a polishing method used in the mechanical polishing method, and have a space between the wiring and the shielding film, that is, a ceramic, diamond or metal piece having a size larger than the thickness of the interlayer film 11a. Is used.
[0058]
When a semiconductor integrated circuit having such a configuration is to be subjected to circuit analysis by mechanical polishing, in the process of removing the shielding film 12 by mechanical polishing, fine particles 19 such as diamond pieces embedded in the opening 15 are mechanically removed. It is mixed with the polishing agent of the polishing method. Since the fine particles 19 mixed with the polishing agent of the mechanical polishing method scrape off the wiring 14, the circuit analysis of the semiconductor main circuit can be more reliably prevented.
[0059]
FIGS. 4A to 4C are plan views showing patterns of the shielding film 12 formed on the interlayer film 11a of the semiconductor integrated circuit according to one embodiment of the present invention. FIG. 1 corresponds to the line AA ′ in FIG.
[0060]
As shown in FIG. 4A, the shielding film 12 is formed by patterning so as to avoid regions corresponding to the contact portions 13 and the openings 15 connecting the wiring 14 and the interlayer film 11a. As shown in FIG. 4B, one side of the shielding film 12 has a wiring to minimize the influence on the capacitance between the wiring 10 and the wiring 14 provided above and below the shielding film 12. 10 may be formed in a lattice pattern by removing the shielding films 12 in a plurality of rectangular areas along the wiring 14 on the other side, or as shown in FIG. Alternatively, it may be formed in a slit shape by removing the shielding film 12 in a plurality of slit regions whose longitudinal direction is along the wiring 14.
[0061]
Although the wiring layers of the semiconductor integrated circuit according to the embodiment of the present invention described above are only two layers, that is, the wiring layer including the wiring 10 and the wiring layer including the wiring 14, the semiconductor integrated circuit of the present invention A wiring layer may be further formed on the wiring layer including the wiring layer.
[0062]
When the semiconductor integrated circuit of the present invention having two or more wiring layers is formed, as described above, after forming the wiring 14 on the interlayer film 11b, the interlayer film is formed on the interlayer film 4b on which the wiring 10 is formed. A series of steps from the step of forming 11a to the step of forming the wiring 14 is repeated until the uppermost wiring of the semiconductor integrated circuit is formed. After forming the uppermost wiring, an opening is formed in a region near all the wirings provided in each layer so as to reach the Si substrate 1 from a lower layer from the layer where the uppermost wiring is formed. When the opening is formed, a lid for closing the upper end opening of the opening 15 is formed at the upper end of the opening. When the lid is formed, an oxide film is formed on the interlayer film on which the uppermost wiring is formed. This oxide film is formed so as to be thicker in a region corresponding to the uppermost wiring, and is formed so as to be slightly thinner in a region corresponding to the opening. Thereafter, a protective film is deposited on the oxide film, and the upper surface thereof is planarized to form the protective film.
[0063]
【The invention's effect】
The semiconductor integrated circuit of the present invention has a shielding film formed in an insulating layer so as to cover a wiring provided in each wiring layer that is a lower layer of a plurality of insulating layers, and a wiring formed so as to avoid wiring forming a circuit. By providing an opening formed so as to reach the Si substrate from the formed uppermost layer, it is possible to prevent circuit analysis using a chemical solution treatment method, a dry etch method, or a mechanical polishing method.
[0064]
Therefore, according to the present invention, it is possible to provide a semiconductor integrated circuit that prevents circuit analysis and a method for manufacturing the same.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a semiconductor integrated circuit according to one embodiment of the present invention.
FIGS. 2A to 2E are cross-sectional views illustrating a series of methods for manufacturing a semiconductor integrated circuit according to an embodiment of the present invention.
FIG. 1 is a cross-sectional view showing a semiconductor integrated circuit according to one embodiment of the present invention.
FIGS. 4A to 4C are plan views showing a semiconductor integrated circuit according to an embodiment of the present invention.
[Explanation of symbols]
1 Si substrate
2 Gate polysilicon
3 Gate polysilicon
4a Interlayer film
4b Interlayer film
7 Shielding film
8 Contact part
9 Contact part
10 Wiring
11a Interlayer film
11b Interlayer film
12 Shielding film
13 Contact part
14 Wiring
15 Opening
17 Oxide film
18 Protective film

Claims

基板上に少なくとも一対の配線層が絶縁層を挟んで設けられ、各配線層内にそれぞれ配線が設けられ、該それぞれの配線同士が互いに電気的に接続されることにより回路が形成されている半導体集積回路であって、
該絶縁層内に、下側の配線層内に設けられた配線を覆うように形成された遮蔽膜と、
前記配線層および前記絶縁層を貫通して、前記基板に達するように形成された内部が空洞である開口部と、
を備える、半導体集積回路。A semiconductor in which a circuit is formed by providing at least a pair of wiring layers on a substrate with an insulating layer interposed therebetween, providing wiring in each wiring layer, and electrically connecting the respective wirings to each other. An integrated circuit,
A shielding film formed in the insulating layer so as to cover the wiring provided in the lower wiring layer;
An opening formed through the wiring layer and the insulating layer to reach the substrate, the inside being a hollow;
A semiconductor integrated circuit comprising:

前記遮蔽膜が遮光性および導電性、または、遮光性および絶縁性を有する、請求項１に記載の半導体集積回路。The semiconductor integrated circuit according to claim 1, wherein the shielding film has light-shielding properties and conductivity, or light-shielding properties and insulating properties.

前記遮蔽層は、所定の薬液によって該遮蔽膜が設けられた絶縁膜より速く溶解する、請求項１に記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein the shielding layer dissolves faster by a predetermined chemical solution than an insulating film provided with the shielding film.

前記遮蔽膜は、ＴｉＳｉ_２、Ｔｉ、Ａｌ、ＴｉＮまたは染色されたＳＯＧによって形成される、請求項１に記載の半導体集積回路。The semiconductor integrated circuit according to claim 1, wherein the shielding film is formed of TiSi ₂ , Ti, Al, TiN, or dyed SOG.

前記遮蔽膜は、前記下側の配線層から上方に０．０１μｍ〜０．５００μｍの位置に形成されている、請求項１に記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein the shielding film is formed at a position of 0.01 μm to 0.500 μm above the lower wiring layer. 3.

前記絶縁層を挟んで配置された一対の配線層内の配線同士がコンタクト部によって電気的に接続されている、請求項１に記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein wirings in a pair of wiring layers disposed with the insulating layer interposed therebetween are electrically connected by contact portions. 3.

前記遮蔽膜は、前記コンタクト部および前記開口部以外の部分に、該絶縁層に形成されている、請求項６に記載の半導体集積回路。The semiconductor integrated circuit according to claim 6, wherein the shielding film is formed on the insulating layer in a portion other than the contact portion and the opening.

前記遮蔽膜は、前記コンタクト部および前記開口部以外の部分に、該絶縁層に格子状に形成されている、請求項６に記載の半導体集積回路。The semiconductor integrated circuit according to claim 6, wherein the shielding film is formed in a lattice shape on the insulating layer in a portion other than the contact portion and the opening.

前記遮蔽膜は、前記コンタクト部および前記開口部以外の部分に、該絶縁層にスリット状に形成されている、請求項６に記載の半導体集積回路。The semiconductor integrated circuit according to claim 6, wherein the shielding film is formed in a slit shape in the insulating layer at a portion other than the contact portion and the opening.

前記開口部内に、前記複数の絶縁層に形成された前記遮蔽膜と該複数の絶縁層の下層である前記複数の配線層との間隔よりも粒径が大きく、該配線層および前記絶縁膜よりも高い硬度を有する微細粒子が埋め込まれている、請求項１に記載の半導体集積回路。In the opening, the particle size is larger than the distance between the shielding film formed on the plurality of insulating layers and the plurality of wiring layers below the plurality of insulating layers, and is larger than the distance between the wiring layer and the insulating film. 2. The semiconductor integrated circuit according to claim 1, wherein fine particles having high hardness are embedded.

前記微細粒子は、セラミック、ダイヤモンドまたは金属片である、請求項１０に記載の半導体集積回路。The semiconductor integrated circuit according to claim 10, wherein the fine particles are ceramic, diamond, or metal pieces.

基板上に、配線をパターニング形成することにより第１の配線層を形成する工程と、
該第１の配線層内に設けられた配線を覆う遮蔽膜を有する絶縁膜を形成する工程と、
該絶縁膜上に、配線をパターニング形成することにより第２の配線層を形成する工程と、
該第２の配線層と、該絶縁層と、該第１の配線層とを貫通して、該基板に達する開口部を形成する工程と、
を包含する、半導体集積回路の製造方法。Forming a first wiring layer by patterning and forming wiring on the substrate;
Forming an insulating film having a shielding film covering the wiring provided in the first wiring layer;
Forming a second wiring layer by patterning wiring on the insulating film;
Forming an opening penetrating through the second wiring layer, the insulating layer, and the first wiring layer and reaching the substrate;
A method for manufacturing a semiconductor integrated circuit, comprising: