JP2004088001A

JP2004088001A - Trench gate semiconductor device

Info

Publication number: JP2004088001A
Application number: JP2002249891A
Authority: JP
Inventors: Yasuhiko Kono; 河野　恭彦; Mutsuhiro Mori; 森　　睦宏
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-08-29
Filing date: 2002-08-29
Publication date: 2004-03-18
Anticipated expiration: 2022-08-29
Also published as: JP3997126B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a trench gate semiconductor device that accurately detects current up to the saturation current. <P>SOLUTION: The trench gate semiconductor device has an active cell arranged alternately individually forming channels in a main IGBT region and a sense IGBT region, and a floating cell which has no channel formed. It is controlled so that the saturation current characteristics of the main IGBT region and the sense region become similar, by setting the ratio of the widths of the active cells of the main IGBT region to a sense IGBT region and the widths of the floating cells at prescribed values. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、電力用半導体装置に係り、特に電流検出機能を有するトレンチゲート型半導体装置に関する。
【０００２】
【従来の技術】
チャネル抵抗が低く損失が小さいトレンチゲート型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）は、ｐ型コレクタ層，低抵抗のｎ型バッファ層，高抵抗のｎ型ドリフト層の３層からなるシリコン基板のドリフト層の露出面側に形成したｐ型ベース層に、平面形状がストライプ形状の溝が複数本掘られている。この溝の中に、シリコン基板から絶縁したトレンチゲート電極を設け、トレンチゲート電極の側壁を、ＭＯＳのチャネルとしている。
【０００３】
トレンチゲート型ＩＧＢＴはチャネル数が多いために飽和電流が大きく、過電流で素子が破壊し易いので、素子の短絡などによる過電流を素早く正確に検出し、電流を遮断する必要がある。特開平１０−１０７２８２号公報には、センスＩＧＢＴの飽和電流を主ＩＧＢＴの飽和電流より小さくし、主ＩＧＢＴの電流が飽和する前にセンスＩＧＢＴの電流を先に飽和させて過電流を検出し、センスＩＧＢＴの発熱を小さくしてセンス比の変動を防止したトレンチゲート型ＩＧＢＴが開示されている。
【０００４】
【発明が解決しようとする課題】
ＩＧＢＴの保護モードには大きく分けて短絡モードと過電流モードとがあり、それぞれ異なる動作をする。前記従来技術は短時間に定格電流の５倍以上の大電流を検出する短絡保護モードに好適である。しかし、過電流モードでは、負荷の一部が短絡したり、負荷が地絡してＩＧＢＴに流れる電流が徐々に増加するので、高い精度で電流を検出して、定格電流の２倍から数倍程度の範囲で正確に保護回路を動作させる必要があるため、前記従来技術には以下の問題がある。前記従来技術では、センスＩＧＢＴの飽和電流を小さくすると、センスＩＧＢＴの電流が先に飽和するので正確な電流を検出できず過電流モードの保護ができない。また、前記従来技術ではセンスＩＧＢＴ領域の飽和電流を小さくしてセンスＩＧＢＴ領域の発熱を抑制したために、主ＩＧＢＴ領域とセンスＩＧＢＴ領域とで特性が異なる問題、すなわち、温度が高くなるとＩＧＢＴのしきい電圧が低下し、飽和電流が増加するために、主ＩＧＢＴの温度だけ上昇すると主ＩＧＢＴの飽和電流だけが増し、センスＩＧＢＴの飽和電流が増えないため、主ＩＧＢＴとセンスＩＧＢＴの電流比であるセンス比が大きくなる問題があった。
【０００５】
本発明の目的は、飽和電流まで正確に検出できるトレンチゲート型半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
本発明のトレンチゲート型半導体装置は、主半導体装置とセンス半導体装置とにそれぞれ、チャネルを形成したアクティブセルと、チャネルを形成していないフローティングセルとを交互に配置し、主半導体装置とセンス半導体装置のアクティブセルの幅とフローティングセルの幅との比を所定の値に設定して飽和電流を制御した。
【０００７】
本発明のトレンチゲート型半導体装置は、第１半導体層に積層した第２半導体層が主通電領域と副通電領域とを備えていて、該主通電領域が、第２半導体層に積層した第３半導体層を貫いて第２半導体層に達する複数の絶縁ゲートと、隣り合う絶縁ゲートに挟まれた領域であって、互いに隣接する第１領域と第２領域と、第１領域の第３半導体層内で絶縁ゲートに接する第４半導体層と、第１領域で第３半導体層と第４半導体層とに電気的に接続する第１電極とを備え、前記副通電領域が、第２半導体層に隣接する第５半導体層を貫いて第２半導体層に達する複数の絶縁ゲートと、隣り合う該絶縁ゲートの間の領域であって互いに隣接する第３領域と第４領域と、第３領域の第５半導体層内で絶縁ゲートに接する第２導電型の第６半導体層と、第３の領域で第５半導体層と第６半導体層とに電気的に接続する第２電極と、第１半導体層に電気的に接続する第３電極とを備える。
【０００８】
【発明の実施の形態】
本発明の実施例の詳細を図面を参照しながら説明する。以下、本発明をＩＧＢＴに適用した実施例を説明するが、同様にトレンチゲートの絶縁ゲートを備えたＭＯＳＦＥＴ，ＭＯＳＦＥＴ制御サイリスタなどについても同様に本発明を適用できる。
【０００９】
（実施例１）
図１に本実施例のＩＧＢＴの断面構造を示し、図２に平面構造を示す。なお、図１は図２のＡ−Ｂ断面に相当する。図１に示すように、ｐ型のコレクタ層１０１の上にエピタキシャル法などで堆積したｎ型のバッファ層１０２と、ｎ型のドリフト層１０３とからなるシリコン半導体基板を、主ＩＧＢＴ領域とセンスＩＧＢＴ領域とに分け、主ＩＧＢＴ領域には図１の上側面から、主にボロンなどのｐ型不純物を注入し熱拡散等で形成したフローティング層１０４と、ｐベース層１１４と、このｐベース層１１４を貫通してドリフト層１０３に達するトレンチ（溝）と、このトレンチ内にゲート絶縁膜１０７を介して主に多結晶シリコン等で形成されたゲート電極１０８とがある。このトレンチの配列には間隔の狭い領域（アクティブセル：幅はＬａ）と、アクティブセルよりトレンチの配列の間隔が広い領域（フローティングセル：幅はＬｂ）とがあり、アクティブセルには、ｎ型のエミッタ層１０５とｐ型のコンタクト層１０６とを形成してある。
【００１０】
エミッタ層１０５と、ｐベース層１１４と、ドリフト層１０３とでｎチャネルＭＯＳＦＥＴを形成している。コンタクト層１０６は、表面に形成したエミッタ電極１１１とのオーミック接触をするために設けてある。コンタクト部分はよりよい接触を得るために図１に示すように窪んだ形状に加工することが好ましい。フローティングセルには電気的にフローティングの状態になっているｐ型のフローティング層１０４が形成されている。センスＩＧＢＴ領域にも主ＩＧＢＴ領域と同様にアクティブセルとフローティングセルとを形成してある。センスＩＧＢＴ領域のアクティブセルはセンス電極１１２に接続している。
【００１１】
図２は本実施例の平面構造を示す。図２の、左側が主ＩＧＢＴ領域、右側がセンスＩＧＢＴ領域であって、ストライプ状のセルを複数本配置してある。図１で説明したように、ゲート電極１０８を異なる間隔で配置し、アクティブセルとフローティングセルを形成している。エミッタ層１０５は飽和電流を低減するために、一定の間隔で配置してある。
【００１２】
図１で説明したコンタクト層１０６は、エミッタコンタクト４００から不純物注入後、熱拡散で形成した。エミッタ電極１１１は表現の便宜上、図２ではエミッタ電極境界４０４で示す。図２に矢印で示したエミッタ電極境界４０４の中の領域がエミッタ電極となる。エミッタ電極１１１はエミッタコンタクト４００を通してコンタクト層１０６に接続されている。
【００１３】
ｐベース層１１４とフローティング層１０４とは、ｐベース層境界４０６から図２の下側の領域に形成してある。ｐベース層境界４０６から図４の上側の領域では、部分的にドリフト層１０３が露出するまでトレンチを形成した後、ウェル層４０２を形成している。ウェル層４０２はｐベース層１１４やフローティング層１０４，ゲート電極１０８より深く形成している。ウェル層４０２の働きは、ゲート電極終端部での電界の緩和や、セル終端部の余剰キャリア（特にホール）の排出などである。ウェル層４０２にはウェルコンタクト４０１が形成されており、このコンタクトを介してエミッタ電極１１１に接続する。ゲート電極１０８の終端部は、ゲートコンタクト用多結晶シリコン層４０３に覆われている。なお、全てのトレンチを図４の横方向にゲートコンタクト用多結晶シリコン層４０３で連結した構成も好ましい。ゲートコンタクト用多結晶シリコン層４０３はゲート電極１０８と電気的に接触しており、図４の上側に延在してゲート配線コンタクト４０７を介してゲート配線３００に接触している。センス電極１１２はセンス電極境界４０５より下側の領域であり、エミッタコンタクトを介してコンタクト層に接触している。
【００１４】
本実施例では、飽和電流を低減するために、チャネルを形成したアクティブセル（図１のＬａの部分）と、チャネルを形成しないフローティングセル（図１のＬｂの部分）とを交互に配列し、主ＩＧＢＴ領域とセンスＩＧＢＴ領域の両方の飽和電流を低減した。この時、アクティブセルとフローティングセルの幅を、Ｌａ≦Ｌｂとすることが望ましい。このＬａ：Ｌｂの比を大きくすると飽和電流を小さくでき、この比を１：３以上にすること、例えばＬａ＝４μｍに設定した場合にはＬｂ＝１２μｍ以上とすることが好ましい。
【００１５】
本実施例では、このＬａ：Ｌｂの比を調整して飽和電流が定格電流の１０倍程度になるように設定したので、負荷短絡時のＧＢＴの瞬間的な破壊を防止できる。本実施例では、負荷短絡時にＩＧＢＴが瞬間的には壊れないので、センスＩＧＢＴ領域の電流を主ＩＧＢＴ領域の電流より先に飽和させる必要が無くなり、主ＩＧＢＴ領域と同じセル構造をセンスＩＧＢＴ領域にも適用でき、過電流モードで電流を正確に検出できる。
【００１６】
また、本実施例では主ＩＧＢＴ領域とセンスＩＧＢＴ領域とに同じように電流が流れるため、発熱も同じとなり、同じ特性の変動（しきい電圧の変動）を示すので、センス比の変動が小さい。さらに本実施例では、主ＩＧＢＴ領域とセンスＩＧＢＴ領域の間に特別な遮断領域を設けずに、主ＩＧＢＴ領域とセンスＩＧＢＴ領域がフローティングセルを介して隣接するため、主ＩＧＢＴ領域からセンスＩＧＢＴ領域で規則的にセルを配置できる。このため、主ＩＧＢＴ領域とセンスＩＧＢＴ領域とに均一に電流が流れ、正確に主電流の一部をセンスＩＧＢＴ領域で取り出せる。
【００１７】
（実施例２）
図３と図４とに本実施例の平面構造図を示す。図３は本実施例のトレンチゲート型ＩＧＢＴのチップ外観を示し、チップをエミッタ面から見た図である。チップの周辺部には耐圧保持領域２００を形成しており、チップ周辺部分での電界を緩和している。耐圧保持領域２００の内側には、チップ全体に渡って張り巡らせたゲート配線２０１があり、ゲートパッド２０４と電気的に接続している。ゲートパッド２０４には直径１００μｍ〜５００μｍのボンディングワイヤが打ち込まれ、外部回路と電気的に接続される。温度検出用パッド２０２と２０３とは、図示していない、多結晶シリコンで形成したダイオードなどの温度検出用素子に接続し、温度検出ができるようになっている。エミッタセンスパッド２０５はエミッタ電極１１１の電位検出や、ゲート回路のグランドなどを接続するために設けてある。主ＩＧＢＴ領域２０８はチップ全体に配置されており、その表面のほとんどをエミッタパッドとしてもよい。このエミッタパッドに直径３００μｍ〜５００μｍのワイヤーを複数本接続して、主電流を通電する。センスＩＧＢＴ領域２０６はセンスパッド２０７に隣接して配置してある。
【００１８】
図３の点線で囲んだセンスＩＧＢＴ領域２０６の詳細を図４を用いて説明する。図４は図３のセンスＩＧＢＴ領域２０６を拡大した模式図であり、表現の便宜上、エミッタ電極１１１やセンス電極１１２などを省略してある。図４の上側に主ＩＧＢＴセルを、下側にセンスＩＧＢＴセルを示す。
【００１９】
本実施例では、センスＩＧＢＴ領域２０６を、ＩＧＢＴのターンオンが最も早いセルと最も遅いセルとの中間に配置した。センスＩＧＢＴが、ターンオンが最も早いセルと同時にターンオンすると、大きな突入電流が流れ電流波形にスパイクが生じる。また、センスＩＧＢＴが、最もターンオンが遅いセルと同時にターンオンするように配置すると、センスＩＧＢＴがターンオンするまでの期間が電流検出の不感帯となり、その間に電流が増大して破壊に至る可能性がある。
【００２０】
発明者らの検討によれば、図４のゲート配線３００に加えた信号で、センスＩＧＢＴ領域をターンオンするタイミングを、主ＩＧＢＴ領域の最もターンオンの早いセルをターンオンするタイミングより少なくとも５％程度遅らせればスパイクが生じず、検出の時間遅れもほとんど生じないことが分かった。具体的には図４の配置に示すように、ターンオンが最も早いセルとゲート配線３００の距離Ｌ１と、ターンオンが最も遅いセルとゲート配線３００の距離Ｌ２から（数１）式で表されるＬ３だけゲート配線３００からの距離を離してセンスＩＧＢＴ領域のエミッタ層１０５を配置すればよい。
【００２１】
Ｌ３≧（Ｌ２−Ｌ１）×０．０５＋Ｌ１　　　　　　　　　　　　…（数１）
例えば、Ｌ１が５０μｍ、Ｌ２が３８０μｍであれば、Ｌ３≧６６．５μｍとすればよく、（数１）式の条件を満たす組合せの中でも、特に（数２）式に示すＬ３が好ましい。
【００２２】
Ｌ３＝（Ｌ２−Ｌ１）／２＋Ｌ１　　　　　　　　　　　　　　…（数２）
例えば、Ｌ１が５０μｍ、Ｌ２が３８０μｍとした場合に、Ｌ３＝２１５μｍとなる。以上のような配置によって、ターンオン時のスパイクを防止しつつ、検出遅れのないセンスＩＧＢＴを実現でき、信頼性の高い電流検出を実現できる。
【００２３】
（実施例３）
図５に本実施例の断面構造を示す。図５では図１〜図４と同じ構成要素には同一の符号を付してある。本実施例では、センスＩＧＢＴ領域２０６と主ＩＧＢＴ領域２０８とを遮断セルを介して配置した点が実施例１や実施例２と異なる。
【００２４】
図６の等価回路に示すように、センス電極１１２にはセンス抵抗６００を接続する。図６に示すようにセンス抵抗６００をセンス電極１１２に接続すると、主ＩＧＢＴ領域の主電流Ｉ_Ｍ　の数百分の一から数千分の一程度のセンス電流Ｉ_Ｓ　がセンス抵抗６００に流れ、センス電圧Ｖｓが発生する。このセンス電圧Ｖｓから主電流Ｉ_Ｍ　を検出する。しかし、センス電圧Ｖｓが発生するとセンス電極１１２の電位が上昇し、センスＩＧＢＴ領域２０６の電位、具体的にはセンスＩＧＢＴ領域２０６のアクティブセルのｐベース層１１４の電位が、主ＩＧＢＴ領域２０８の電位、具体的には主ＩＧＢＴ領域のアクティブセルのｐベース層１１４の電位より高くなる。すると、この電位差によりセンスＩＧＢＴ領域２０６から主ＩＧＢＴ領域２０８に電流が漏れ、主ＩＧＢＴ領域２０８とセンスＩＧＢＴ領域２０６の電流の線形性が悪化する。
【００２５】
本実施例では主ＩＧＢＴ領域２０８のフローティングセルの幅Ｌｂより遮断セルの幅Ｌｃを大きく設定して、センスＩＧＢＴ領域２０６と主ＩＧＢＴ領域２０８との間の漏れ電流を低減した。本実施例では、Ｌａ＝４μｍ，Ｌｂ＝１２μｍの場合に、遮断セルの幅Ｌｃを１２μｍ以上にした。遮断セルの幅ＬｃをＬｂの２倍の２４μｍに設定するとよい。
【００２６】
本実施例によれば正確な電流検出が可能となり、高い精度で過電流保護ができる。本実施例は、検出電圧を高く設定する場合、特に前記センス電圧Ｖｓが０．５Ｖ〜１．０Ｖである場合に効果が大きい。
【００２７】
（実施例４）
図７に本実施例の断面構造を示す。図７において図１〜図６と同じ構成要素には同一の符号を付してある。図７において符号７００はダミーゲートである。
【００２８】
本実施例は、センスＩＧＢＴ領域２０６と主ＩＧＢＴ領域２０８とが遮断セルであるダミーセルを介して隣接配置したことが実施例１〜実施例３と相違する。実施例３でも述べたようにセンス電圧Ｖｓを高くすると主ＩＧＢＴ領域２０８と検出セルの間の漏れ電流が大きくなり線形性が低下する。
【００２９】
本実施例では、センス電圧Ｖｓを高く設定する場合（Ｖｓ＞１．０Ｖ）、つまり図７のＬｃを広くする場合にセンスＩＧＢＴ領域２０６と主ＩＧＢＴ領域２０８との間にダミーセルを配置し、トレンチ形状の加工のバラツキがセンス電圧Ｖｓに及ぼす影響を抑えている。本実施例ではダミーセルのダミーゲート７００を、フローティングにした。この理由は、フローティングでないトレンチゲート電極の表面には蓄積層が形成され、電気が流れ易くなっているので、ダミーセルを配置しても漏れ電流低減の効果が小さくなるためである。なお、本実施例では、ダミーセルを１個配置した例を説明したが、複数個のダミーセルを配置して図７の遮断セルの幅Ｌｃをさらに広くすることも好ましい。
【００３０】
（実施例５）
図８に本実施例の３相インバータを示す。図８において、符号８００は保護回路付きゲートドライバ、８０１，８０２は直流入力端子、８０３はＩＧＢＴ、８０４はフリーホイーリングダイオード、８０５〜８０７は交流出力端子、６００はセンス抵抗である。本実施例の３相インバータは、実施例１〜実施例４に記載したトレンチゲート型ＩＧＢＴのチップをインバータに適用した。本実施例の３相インバータではトレンチゲート型ＩＧＢＴのセンス電極に検出抵抗を接続するだけで正確な電流検出ができるため、電流測定用のカレントトランスやカレントプローブなどが不要になり、インバータ回路が簡略にできる。また、電流値を電圧として取り出せるために、保護回路付きゲートドライバの構成を簡単にできる。
【００３１】
【発明の効果】
本発明によれば、トレンチゲート型ＩＧＢＴの定格電流の数倍から飽和電流まで正確な電流検出ができるため、精度の高い短絡保護と、過電流保護とができる。
【図面の簡単な説明】
【図１】実施例１のＩＧＢＴの断面図である。
【図２】実施例１のＩＧＢＴの平面構造の説明図である。
【図３】実施例２のＩＧＢＴの平面構造の説明図である。
【図４】実施例２のＩＧＢＴのゲート配線とゲート電極の説明図である。
【図５】実施例３のＩＧＢＴの断面図である。
【図６】実施例３のＩＧＢＴの動作を説明する等価回路図である。
【図７】実施例４のＩＧＢＴの断面図である。
【図８】実施例５の３相インバータの等価回路図である。
【符号の説明】
１００…コレクタ電極、１０１…コレクタ層、１０２…バッファ層、１０３…ドリフト層、１０４…フローティング層、１０５…エミッタ層、１０６…コンタクト層、１０７…ゲート絶縁膜、１０８…ゲート電極、１０９…絶縁膜、１１０…層間絶縁膜、１１１…エミッタ電極、１１２…センス電極、１１３…表面保護膜、１１４…ｐベース層、２００…耐圧保持領域、２０１，３００…ゲート配線、２０２，２０３…温度検出用パッド、２０４…ゲートパッド、２０５…エミッタセンスパッド、２０６…センスＩＧＢＴ領域、２０７…センスパッド、２０８…主ＩＧＢＴ領域、４００…エミッタコンタクト、４０１…ウェルコンタクト、４０２…ウェル層、４０３…ゲートコンタクト用多結晶シリコン層、４０４…エミッタ電極境界、４０５…センス電極境界、４０６…ｐベース層境界、４０７…ゲート配線コンタクト、６００…センス抵抗、７００…ダミーゲート、８００…保護回路付きゲートドライバ、８０１，８０２…直流入力端子、８０３…ＩＧＢＴ、８０４…フリーホイーリングダイオード、８０５，８０６，８０７…交流出力端子。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a power semiconductor device, and more particularly to a trench gate type semiconductor device having a current detection function.
[0002]
[Prior art]
A trench gate type IGBT (Insulated Bipolar Transistor) having a low channel resistance and a small loss is an exposure of a drift layer of a silicon substrate including a p-type collector layer, a low-resistance n-type buffer layer, and a high-resistance n-type drift layer. In the p-type base layer formed on the surface side, a plurality of grooves having a stripe shape in a plane shape are dug. A trench gate electrode insulated from the silicon substrate is provided in this groove, and the side wall of the trench gate electrode is used as a channel of the MOS.
[0003]
Since the trench gate type IGBT has a large number of channels and a large saturation current and the element is easily broken by an overcurrent, it is necessary to quickly and accurately detect an overcurrent due to a short circuit of the element and to cut off the current. JP-A-10-107282 discloses that the saturation current of the sense IGBT is made smaller than the saturation current of the main IGBT, and the current of the sense IGBT is first saturated before the current of the main IGBT is saturated, and an overcurrent is detected. There is disclosed a trench gate type IGBT in which heat generation of a sense IGBT is reduced to prevent a change in a sense ratio.
[0004]
[Problems to be solved by the invention]
The protection modes of the IGBT are roughly divided into a short-circuit mode and an overcurrent mode, and operate differently. The above prior art is suitable for a short-circuit protection mode in which a large current of 5 times or more of the rated current is detected in a short time. However, in the overcurrent mode, the current flowing to the IGBT gradually increases due to a short-circuit of a part of the load or a ground fault of the load, so that the current is detected with high accuracy and is twice to several times the rated current. Since it is necessary to operate the protection circuit accurately within a certain range, the above-mentioned prior art has the following problems. In the prior art, when the saturation current of the sense IGBT is reduced, the current of the sense IGBT is saturated first, so that an accurate current cannot be detected and the overcurrent mode cannot be protected. Further, in the above prior art, the saturation current in the sense IGBT region is reduced to suppress the heat generation in the sense IGBT region. Therefore, the characteristics of the main IGBT region and the sense IGBT region differ from each other, that is, the IGBT threshold increases as the temperature increases. Since the voltage decreases and the saturation current increases, if the temperature of the main IGBT rises only, the saturation current of the main IGBT alone increases, and the saturation current of the sense IGBT does not increase. There was a problem that the ratio became large.
[0005]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a trench gate type semiconductor device capable of accurately detecting a saturation current.
[0006]
[Means for Solving the Problems]
In the trench gate type semiconductor device of the present invention, an active cell having a channel formed therein and a floating cell having no channel formed therein are alternately arranged in the main semiconductor device and the sense semiconductor device, respectively. The saturation current was controlled by setting the ratio between the width of the active cell and the width of the floating cell of the device to a predetermined value.
[0007]
In the trench gate type semiconductor device according to the present invention, the second semiconductor layer laminated on the first semiconductor layer includes a main conduction region and a sub conduction region, and the main conduction region is laminated on the second semiconductor layer. A plurality of insulated gates penetrating the semiconductor layer and reaching the second semiconductor layer; a first region and a second region adjacent to each other, which are interposed between adjacent insulated gates; and a third semiconductor layer in the first region And a first electrode electrically connected to the third semiconductor layer and the fourth semiconductor layer in the first region, and the sub-current conducting region is formed in the second semiconductor layer. A plurality of insulated gates penetrating the adjacent fifth semiconductor layer and reaching the second semiconductor layer; third and fourth regions between the adjacent insulated gates and adjacent to each other; A fifth conductive sixth semiconductor layer in contact with the insulated gate in the fifth semiconductor layer; Comprising a second electrode electrically connected to the second in the third region the fifth semiconductor layer and the sixth semiconductor layer, and a third electrode electrically connected to the first semiconductor layer.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiments of the present invention will be described in detail with reference to the drawings. Hereinafter, an embodiment in which the present invention is applied to an IGBT will be described. Similarly, the present invention can be similarly applied to a MOSFET having a trench gate insulating gate, a MOSFET control thyristor, and the like.
[0009]
(Example 1)
FIG. 1 shows a sectional structure of the IGBT of the present embodiment, and FIG. 2 shows a planar structure. FIG. 1 corresponds to a cross section taken along a line AB in FIG. As shown in FIG. 1, a silicon semiconductor substrate composed of an n-type buffer layer 102 and an n-type drift layer 103 deposited on a p-type collector layer 101 by an epitaxial method or the like is provided with a main IGBT region and a sense IGBT. In the main IGBT region, a floating layer 104 mainly formed by implanting a p-type impurity such as boron and thermally diffusing the p-type impurity, a p-base layer 114, and a p-base layer 114 are formed in the main IGBT region. There is a trench (groove) penetrating through the gate electrode and reaching the drift layer 103, and a gate electrode 108 mainly formed of polycrystalline silicon or the like in the trench with a gate insulating film 107 interposed therebetween. The arrangement of the trenches includes a region with a narrow interval (active cell: width La) and a region with an arrangement of the trenches wider than the active cell (floating cell: width Lb). The emitter layer 105 and the p-type contact layer 106 are formed.
[0010]
The emitter layer 105, the p base layer 114, and the drift layer 103 form an n-channel MOSFET. The contact layer 106 is provided to make ohmic contact with the emitter electrode 111 formed on the surface. The contact portion is preferably processed into a concave shape as shown in FIG. 1 in order to obtain better contact. A p-type floating layer 104 which is in an electrically floating state is formed in the floating cell. Active cells and floating cells are also formed in the sense IGBT region as in the main IGBT region. Active cells in the sense IGBT region are connected to the sense electrodes 112.
[0011]
FIG. 2 shows a planar structure of the present embodiment. In FIG. 2, the left side is the main IGBT region and the right side is the sense IGBT region, in which a plurality of striped cells are arranged. As described in FIG. 1, the gate electrodes 108 are arranged at different intervals to form an active cell and a floating cell. The emitter layers 105 are arranged at regular intervals in order to reduce the saturation current.
[0012]
The contact layer 106 described with reference to FIG. 1 was formed by thermal diffusion after impurity implantation from the emitter contact 400. The emitter electrode 111 is indicated by an emitter electrode boundary 404 in FIG. 2 for convenience of expression. The region inside the emitter electrode boundary 404 indicated by the arrow in FIG. 2 becomes the emitter electrode. The emitter electrode 111 is connected to the contact layer 106 through the emitter contact 400.
[0013]
The p base layer 114 and the floating layer 104 are formed in a lower region of FIG. In the region above the p base layer boundary 406 in FIG. 4, the trench is formed until the drift layer 103 is partially exposed, and then the well layer 402 is formed. The well layer 402 is formed deeper than the p base layer 114, the floating layer 104, and the gate electrode. The function of the well layer 402 is to alleviate the electric field at the end of the gate electrode and to discharge excess carriers (particularly holes) at the end of the cell. A well contact 401 is formed in the well layer 402 and is connected to the emitter electrode 111 via this contact. The terminal end of the gate electrode 108 is covered with a gate contact polycrystalline silicon layer 403. Note that a configuration in which all the trenches are connected in the lateral direction in FIG. 4 by the gate contact polycrystalline silicon layer 403 is also preferable. The gate contact polycrystalline silicon layer 403 is in electrical contact with the gate electrode 108, extends upward in FIG. 4 and contacts the gate line 300 via the gate line contact 407. The sense electrode 112 is a region below the sense electrode boundary 405 and is in contact with the contact layer via the emitter contact.
[0014]
In the present embodiment, in order to reduce the saturation current, active cells having a channel (La in FIG. 1) and floating cells without a channel (Lb in FIG. 1) are alternately arranged. The saturation current in both the main IGBT region and the sense IGBT region was reduced. At this time, it is desirable that the width of the active cell and the floating cell be La ≦ Lb. The saturation current can be reduced by increasing the ratio of La: Lb, and it is preferable to set the ratio to 1: 3 or more. For example, when La is set to 4 μm, it is preferable to set Lb to 12 μm or more.
[0015]
In the present embodiment, since the ratio of La: Lb is adjusted so that the saturation current is about 10 times the rated current, instantaneous destruction of the GBT at the time of load short-circuit can be prevented. In this embodiment, since the IGBT does not break instantaneously when the load is short-circuited, there is no need to saturate the current in the sense IGBT region before the current in the main IGBT region, and the same cell structure as the main IGBT region is used in the sense IGBT region. Can also be applied, and the current can be accurately detected in the overcurrent mode.
[0016]
Further, in the present embodiment, since the current flows in the main IGBT region and the sense IGBT region in the same manner, the heat generation is the same, and the same characteristic variation (threshold voltage variation) is exhibited, so that the variation in the sense ratio is small. Further, in the present embodiment, the main IGBT region and the sense IGBT region are adjacent to each other via the floating cell without providing a special cut-off region between the main IGBT region and the sense IGBT region. Cells can be arranged regularly. Therefore, current flows uniformly in the main IGBT region and the sense IGBT region, and a part of the main current can be accurately extracted from the sense IGBT region.
[0017]
(Example 2)
3 and 4 are plan structural views of the present embodiment. FIG. 3 shows the appearance of the chip of the trench gate type IGBT of the present embodiment, and is a view of the chip as viewed from the emitter surface. A withstand voltage holding region 200 is formed in the peripheral portion of the chip to reduce the electric field in the peripheral portion of the chip. Inside the breakdown voltage holding region 200, there is a gate wiring 201 extending all over the chip, and is electrically connected to the gate pad 204. A bonding wire having a diameter of 100 μm to 500 μm is driven into the gate pad 204 and is electrically connected to an external circuit. The temperature detecting pads 202 and 203 are connected to a temperature detecting element such as a diode (not shown) formed of polycrystalline silicon, so that the temperature can be detected. The emitter sense pad 205 is provided for detecting the potential of the emitter electrode 111 and connecting the ground of the gate circuit. The main IGBT region 208 is arranged over the entire chip, and most of its surface may be used as an emitter pad. A plurality of wires having a diameter of 300 μm to 500 μm are connected to this emitter pad, and a main current is supplied. The sense IGBT region 206 is arranged adjacent to the sense pad 207.
[0018]
Details of the sense IGBT region 206 surrounded by a dotted line in FIG. 3 will be described with reference to FIG. FIG. 4 is an enlarged schematic view of the sense IGBT region 206 of FIG. 3, and the emitter electrode 111 and the sense electrode 112 are omitted for convenience of expression. The main IGBT cell is shown on the upper side of FIG. 4, and the sense IGBT cell is shown on the lower side.
[0019]
In this embodiment, the sense IGBT region 206 is arranged between the cell where the IGBT is turned on the earliest and the cell which is the slowest. When the sense IGBT is turned on at the same time as the cell with the fastest turn-on, a large inrush current flows and a spike occurs in the current waveform. If the sense IGBT is arranged to be turned on at the same time as the cell that is turned on at the slowest turn-on time, the period until the sense IGBT is turned on becomes a dead zone for current detection, during which time the current may increase and lead to destruction.
[0020]
According to the study by the inventors, the timing of turning on the sense IGBT region is delayed by at least about 5% from the timing of turning on the cell with the fastest turn-on in the main IGBT region by the signal applied to the gate wiring 300 of FIG. It was found that no spikes occurred and there was almost no time delay in detection. Specifically, as shown in the arrangement of FIG. 4, the distance L1 between the cell with the fastest turn-on and the gate wiring 300 and the distance L2 between the cell with the slowest turn-on and the gate wiring 300 are represented by the following equation (3). The emitter layer 105 in the sense IGBT region may be disposed only at a distance from the gate wiring 300.
[0021]
L3 ≧ (L2−L1) × 0.05 + L1 (Equation 1)
For example, if L1 is 50 μm and L2 is 380 μm, L3 ≧ 66.5 μm may be satisfied, and among the combinations satisfying the condition of Expression (1), L3 shown in Expression (2) is particularly preferable.
[0022]
L3 = (L2-L1) / 2 + L1 (Equation 2)
For example, when L1 is 50 μm and L2 is 380 μm, L3 = 215 μm. With the above arrangement, a sense IGBT with no detection delay can be realized while preventing spikes at turn-on, and highly reliable current detection can be realized.
[0023]
(Example 3)
FIG. 5 shows a cross-sectional structure of this embodiment. 5, the same components as those in FIGS. 1 to 4 are denoted by the same reference numerals. This embodiment is different from the first and second embodiments in that the sense IGBT region 206 and the main IGBT region 208 are arranged via a cutoff cell.
[0024]
As shown in the equivalent circuit of FIG. 6, a sense resistor 600 is connected to the sense electrode 112. Connecting the sense resistor 600 to sense electrode 112 as shown in FIG. 6, the sense current I _S from a few hundredth of a few thousandths of the main current I _M of the main IGBT region flows through the sense resistor 600, A sense voltage Vs is generated. To detect the main current _{I M} from the sense voltage Vs. However, when the sense voltage Vs is generated, the potential of the sense electrode 112 rises, and the potential of the sense IGBT region 206, specifically, the potential of the p base layer 114 of the active cell of the sense IGBT region 206 becomes the potential of the main IGBT region 208. Specifically, the potential becomes higher than the potential of the p base layer 114 of the active cell in the main IGBT region. Then, a current leaks from sense IGBT region 206 to main IGBT region 208 due to this potential difference, and the linearity of the current between main IGBT region 208 and sense IGBT region 206 deteriorates.
[0025]
In the present embodiment, the leakage current between the sense IGBT region 206 and the main IGBT region 208 is reduced by setting the width Lc of the cutoff cell to be larger than the width Lb of the floating cell in the main IGBT region 208. In this embodiment, when La = 4 μm and Lb = 12 μm, the width Lc of the cutoff cell is set to 12 μm or more. The width Lc of the cutoff cell is preferably set to 24 μm, which is twice as large as Lb.
[0026]
According to this embodiment, accurate current detection is possible, and overcurrent protection can be performed with high accuracy. This embodiment has a large effect when the detection voltage is set high, particularly when the sense voltage Vs is 0.5 V to 1.0 V.
[0027]
(Example 4)
FIG. 7 shows a cross-sectional structure of this embodiment. 7, the same components as those in FIGS. 1 to 6 are denoted by the same reference numerals. In FIG. 7, reference numeral 700 denotes a dummy gate.
[0028]
This embodiment is different from the first to third embodiments in that the sense IGBT region 206 and the main IGBT region 208 are arranged adjacent to each other via a dummy cell which is a cutoff cell. As described in the third embodiment, when the sense voltage Vs is increased, the leakage current between the main IGBT region 208 and the detection cell increases, and the linearity decreases.
[0029]
In this embodiment, when the sense voltage Vs is set high (Vs> 1.0 V), that is, when Lc in FIG. 7 is increased, a dummy cell is arranged between the sense IGBT region 206 and the main IGBT region 208, and the trench is formed. The influence of the variation in shape processing on the sense voltage Vs is suppressed. In this embodiment, the dummy gate 700 of the dummy cell is set to a floating state. The reason for this is that an accumulation layer is formed on the surface of the trench gate electrode that is not floating, making it easier for electricity to flow, so that the effect of reducing the leakage current is reduced even if dummy cells are arranged. In this embodiment, an example in which one dummy cell is arranged has been described. However, it is also preferable to arrange a plurality of dummy cells to further increase the width Lc of the cutoff cell in FIG.
[0030]
(Example 5)
FIG. 8 shows a three-phase inverter of this embodiment. 8, 800 is a gate driver with a protection circuit, 801 and 802 are DC input terminals, 803 is an IGBT, 804 is a freewheeling diode, 805 to 807 are AC output terminals, and 600 is a sense resistor. In the three-phase inverter of this embodiment, the trench gate type IGBT chips described in the first to fourth embodiments are applied to the inverter. In the three-phase inverter of the present embodiment, accurate current detection can be performed only by connecting a detection resistor to the sense electrode of the trench gate type IGBT, so that a current transformer or a current probe for current measurement is not required, and the inverter circuit is simplified. Can be. Further, since the current value can be extracted as a voltage, the configuration of the gate driver with a protection circuit can be simplified.
[0031]
【The invention's effect】
According to the present invention, accurate current detection from several times the rated current of the trench gate type IGBT to the saturation current can be performed, so that highly accurate short-circuit protection and overcurrent protection can be performed.
[Brief description of the drawings]
FIG. 1 is a sectional view of an IGBT according to a first embodiment.
FIG. 2 is an explanatory diagram of a planar structure of the IGBT according to the first embodiment.
FIG. 3 is an explanatory diagram of a planar structure of an IGBT according to a second embodiment.
FIG. 4 is an explanatory diagram of a gate wiring and a gate electrode of the IGBT of Example 2.
FIG. 5 is a sectional view of an IGBT according to a third embodiment.
FIG. 6 is an equivalent circuit diagram illustrating an operation of the IGBT according to the third embodiment.
FIG. 7 is a sectional view of an IGBT according to a fourth embodiment.
FIG. 8 is an equivalent circuit diagram of the three-phase inverter according to the fifth embodiment.
[Explanation of symbols]
Reference Signs List 100 collector electrode, 101 collector layer, 102 buffer layer, 103 drift layer, 104 floating layer, 105 emitter layer, 106 contact layer, 107 gate insulating film, 108 gate electrode, 109 insulating film Reference numerals 110, interlayer insulating film, 111, emitter electrode, 112, sense electrode, 113, surface protection film, 114, p base layer, 200, breakdown voltage holding region, 201, 300, gate wiring, 202, 203, temperature detection pad , 204: Gate pad, 205: Emitter sense pad, 206: Sense IGBT region, 207: Sense pad, 208: Main IGBT region, 400: Emitter contact, 401: Well contact, 402: Well layer, 403: Multiple gate contacts Crystalline silicon layer, 404... Emitter electrode boundary, 40 .., Sense electrode boundary, 406, p base layer boundary, 407, gate wiring contact, 600, sense resistor, 700, dummy gate, 800, gate driver with protection circuit, 801, 802, DC input terminal, 803, IGBT, 804 Free wheeling diode, 805, 806, 807 ... AC output terminal.

Claims

第１導電型の第１半導体層と、前記第１半導体層に積層する第２導電型の第２半導体層とを備え、前記第２半導体層が主通電領域と副通電領域とを備えていて、
該第２半導体層の主通電領域が、前記第２半導体層に積層する第１導電型の第３半導体層と、該第３半導体層を貫き第３半導体層を各々分離するように前記第２半導体層に達する複数の絶縁ゲートと、隣り合う該絶縁ゲートの間の領域であって、互いに隣接する第１領域と第２領域と、該第１領域の前記第３半導体層内で、前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第１領域で前記第３半導体層と第４半導体層とに電気的に接続する第１電極とを備え、
前記第２半導体層の副通電領域が、前記第２半導体層に隣接する第１導電型の第５半導体層と、該第５半導体層を貫き第５半導体層を各々分離するように前記第２半導体層に達する複数の絶縁ゲートと、隣り合う該絶縁ゲートの間の領域であって、互いに隣接する第３領域と第４領域とを有し、該第３領域の前記第５半導体層内で、前記絶縁ゲートに接する第２導電型の第６半導体層と、前記第３領域で、前記第５半導体層と第６半導体層とに電気的に接続する第２電極と、前記第１半導体層に電気的に接続する第３電極とを備えたことを特徴とするトレンチゲート型半導体装置。A first semiconductor layer of a first conductivity type; and a second semiconductor layer of a second conductivity type laminated on the first semiconductor layer, wherein the second semiconductor layer has a main conduction region and a sub conduction region. ,
The main conduction region of the second semiconductor layer has a first conductive type third semiconductor layer laminated on the second semiconductor layer, and the second conductive layer has the second conductivity type so as to separate the third semiconductor layer through the third semiconductor layer. A plurality of insulated gates reaching the semiconductor layer, a region between the adjacent insulated gates, a first region and a second region adjacent to each other, and the insulated gate in the third semiconductor layer in the first region. A fourth semiconductor layer of a second conductivity type in contact with a gate, and a first electrode electrically connected to the third semiconductor layer and the fourth semiconductor layer in the first region;
A second conductive layer of the second semiconductor layer has a first conductivity type fifth semiconductor layer adjacent to the second semiconductor layer, and the second conductive layer has a second conductive layer. A plurality of insulated gates reaching the semiconductor layer, and a third region and a fourth region which are regions between the adjacent insulated gates and which are adjacent to each other, and in the fifth semiconductor layer in the third region A sixth semiconductor layer of a second conductivity type in contact with the insulated gate, a second electrode electrically connected to the fifth semiconductor layer and the sixth semiconductor layer in the third region, and the first semiconductor layer. And a third electrode electrically connected to the trench gate type semiconductor device.

請求項１に記載のトレンチゲート型半導体装置において、前記主通電領域の第１領域の幅が、前記第２領域の幅より狭いことを特徴とするトレンチゲート型半導体装置。2. The trench gate type semiconductor device according to claim 1, wherein a width of the first region of the main conduction region is smaller than a width of the second region.

請求項１に記載のトレンチゲート型半導体装置において、前記副通電領域の第３領域の幅が、前記副通電領域の第４領域の幅より狭いことを特徴とするトレンチゲート型半導体装置。2. The trench gate type semiconductor device according to claim 1, wherein a width of the third region of the auxiliary conduction region is smaller than a width of a fourth region of the auxiliary conduction region. 3.

請求項１に記載のトレンチゲート型半導体装置において、前記主通電領域が主ＩＧＢＴ領域であって、前記副通電領域がセンスＩＧＢＴ領域であり、該主ＩＧＢＴ領域の前記絶縁ゲートと電気的に接続したゲート配線と、センスＩＧＢＴ領域の前記絶縁ゲートと電気的に接続したゲート配線とを有し、前記主ＩＧＢＴ領域の前記ゲート配線と前記絶縁ゲートの接触点から最も近い前記第４半導体層と前記接触点の距離をＬ１とし、前記主ＩＧＢＴ領域の前記ゲート配線と前記絶縁ゲートの接触点から最も遠い前記第４半導体層と前記接触点の距離をＬ２とし、前記センスＩＧＢＴ領域の前記ゲート配線と前記絶縁ゲートの接触点から最も近い前記第６半導体層と前記接触点の距離をＬ３としたときに、Ｌ３≧（Ｌ２−Ｌ１）×０．０５＋Ｌ１　であることを特徴とするトレンチゲート型半導体装置。2. The trench gate type semiconductor device according to claim 1, wherein the main conduction region is a main IGBT region, and the sub conduction region is a sense IGBT region, and is electrically connected to the insulated gate of the main IGBT region. A gate line electrically connected to the insulated gate in the sense IGBT region; and a fourth semiconductor layer closest to a contact point between the gate line and the insulated gate in the main IGBT region. The distance between points is L1, the distance between the fourth semiconductor layer farthest from the contact point of the gate wiring and the insulating gate in the main IGBT region and the contact point is L2, and the distance between the gate wiring in the sense IGBT region and When the distance between the sixth semiconductor layer closest to the contact point of the insulated gate and the contact point is L3, L3 ≧ (L2−L1) × 0.05 + L1 Trench gate type semiconductor device, characterized in that it.

請求項１に記載のトレンチゲート型半導体装置において、前記主通電領域と前記副通電領域が、前記絶縁ゲートで挟まれた第５領域を介して隣接していることを特徴とするトレンチゲート型半導体装置。2. The trench gate type semiconductor device according to claim 1, wherein said main conduction region and said sub conduction region are adjacent to each other via a fifth region sandwiched by said insulating gates. apparatus.

請求項５に記載のトレンチゲート型半導体装置において、前記主通電領域と前記副通電領域の間にある前記第５領域が１つあるいは複数配置されていることを特徴とするトレンチゲート型半導体装置。6. The trench gate type semiconductor device according to claim 5, wherein one or more of said fifth regions between said main conduction region and said sub conduction region are arranged.

請求項５に記載のトレンチゲート型半導体装置において、前記主通電領域と前記副通電領域の間に配置された前記第５領域の幅が、前記第２領域の幅より広いことを特徴とするトレンチゲート型半導体装置。6. The trench gate type semiconductor device according to claim 5, wherein a width of said fifth region disposed between said main conduction region and said sub-conduction region is wider than a width of said second region. Gate type semiconductor device.

請求項１に記載の半導体装置において、前記主通電領域と前記副通電領域とが、前記副通電領域の第４領域を介して隣接していることを特徴とするトレンチゲート型半導体装置。2. The semiconductor device according to claim 1, wherein said main conduction region and said sub conduction region are adjacent to each other via a fourth region of said sub conduction region.

請求項５に記載のトレンチゲート型半導体装置において、前記主通電領域と前記副通電領域の間に配置された前記第５領域の幅が、前記第４領域の幅より広いことを特徴とするトレンチゲート型半導体装置。6. The trench gate type semiconductor device according to claim 5, wherein a width of the fifth region disposed between the main conduction region and the sub conduction region is wider than a width of the fourth region. Gate type semiconductor device.

請求項１に記載の半導体装置において、前記主通電領域の第１領域の幅と前記副通電領域の第３領域の幅とが同じであることを特徴とするトレンチゲート型半導体装置。2. The semiconductor device according to claim 1, wherein a width of the first region of the main conduction region is equal to a width of a third region of the sub conduction region. 3.

請求項１に記載の半導体装置において、前記主通電領域の第２領域の幅と前記副通電領域の第４領域の幅が同じであることを特徴とするトレンチゲート型半導体装置。2. The semiconductor device according to claim 1, wherein a width of the second region of the main conduction region is equal to a width of a fourth region of the sub conduction region. 3.

第１導電型コレクタ層と、低抵抗の第２導電型バッファ層と、高抵抗の第２導電型ドリフト層の３層を有する半導体基板の、前記ドリフト層の露出面側に積層した第１導電型ベース層に形成した平面形状がストライプ形状の複数の溝の中に配置した絶縁ゲート電極を備えたトレンチゲート型半導体装置において、
該半導体装置が主半導体領域と、電流検出用半導体領域とを備え、
該主半導体領域と、電流検出用半導体領域とがそれぞれ前記ストライプ形状の溝で挟まれた領域を備えていて、該ストライプ形状の溝で挟まれた領域に溝の間隔が狭いアクティブセル領域と、該アクティブセル領域より溝の間隔が広いフローティングセル領域とが配置されていて、該アクティブセル領域には第２導電型のエミッタ層が配置されていることを特徴とするトレンチゲート型半導体装置。A first conductive layer stacked on the exposed surface side of the drift layer of a semiconductor substrate having three layers, a first conductive type collector layer, a low-resistance second conductive type buffer layer, and a high-resistance second conductive type drift layer. A trench gate type semiconductor device including an insulated gate electrode arranged in a plurality of stripe-shaped grooves formed in a mold base layer,
The semiconductor device includes a main semiconductor region and a current detection semiconductor region,
An active cell region in which the main semiconductor region and the semiconductor region for current detection each include a region sandwiched by the stripe-shaped grooves, and an interval between the grooves is narrow in the region sandwiched by the stripe-shaped grooves; A trench gate type semiconductor device, comprising: a floating cell region having a larger groove interval than the active cell region; and a second conductivity type emitter layer disposed in the active cell region.

第１導電型コレクタ層と、低抵抗の第２導電型バッファ層と、高抵抗の第２導電型ドリフト層の３層を有する半導体基板の、前記ドリフト層の露出面側に積層した第１導電型ベース層に形成した平面形状がストライプ形状の複数の溝の中に配置した絶縁ゲート電極を備えたトレンチゲート型半導体装置において、
該半導体装置が主半導体領域と、電流検出用半導体領域とを備え、
該主半導体領域と、電流検出用半導体領域とがそれぞれ前記ストライプ形状の溝で挟まれた領域に溝の間隔が狭く第２導電型のエミッタ層が配置されたアクティブセル領域と、該アクティブセル領域より溝の間隔が広いフローティングセル領域とを備えていて、
前記主半導体領域と電流検出用半導体領域とが、前記ストライプ形状の溝の間隔が前記フローティングセルの溝の間隔より広い遮断セルを介して配置されていることを特徴とするトレンチゲート型半導体装置。A first conductive layer stacked on the exposed surface side of the drift layer of a semiconductor substrate having three layers, a first conductive type collector layer, a low-resistance second conductive type buffer layer, and a high-resistance second conductive type drift layer. A trench gate type semiconductor device including an insulated gate electrode arranged in a plurality of stripe-shaped grooves formed in a mold base layer,
The semiconductor device includes a main semiconductor region and a current detection semiconductor region,
An active cell region in which a second conductive type emitter layer is disposed in a region where the main semiconductor region and the current detection semiconductor region are sandwiched between the stripe-shaped grooves, the distance between the grooves being narrow, and the active cell region; With a floating cell region with a wider groove spacing,
A trench gate type semiconductor device, wherein the main semiconductor region and the current detection semiconductor region are arranged via a cutoff cell in which a distance between the stripe-shaped grooves is larger than a distance between the grooves of the floating cell.