JP2004087770A

JP2004087770A - Nonvolatile semiconductor memory device and charge injection method thereof

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Publication number: JP2004087770A
Application number: JP2002246455A
Authority: JP
Inventors: Kazumasa Nomoto; 野本　和正; Toshio Kobayashi; 小林　敏夫
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-08-27
Filing date: 2002-08-27
Publication date: 2004-03-18

Abstract

<P>PROBLEM TO BE SOLVED: To assure high injection efficiency at a low voltage while preventing degradation of a charge holding characteristics. <P>SOLUTION: A nonvolatile semiconductor memory device has a well 11 comprising a first conductive semiconductor, a source region 14 and a drain region 15 formed on the well and comprising a second conductive semiconductor, a charge accumulation film 12 formed in the well region between the source and the drain regions, a gate electrode 13 formed on the charge accumulation film, and a writing voltage supply circuit 2. In the writing voltage supply circuit, a voltage Vsub is applied to the well 11 on writing data by taking potentials at both the source and the drain regions as the reference with a polarity farther expanding than the non-bias case at the depletion layer between these regions and the well, avalanche breakdown is generated in the depletion layer, and, among charges generated, the charge (hot electron) of the same polarity as the voltage applied at the well is injected into the charge accumulation film 12. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、電荷蓄積能力を有する電荷蓄積膜を有しデータを電気的に書き換え可能な不揮発性半導体メモリ装置（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）と、その電荷注入方法とに関する。
【０００２】
【従来の技術】
不揮発性メモリ装置の記憶素子（不揮発性メモリトランジスタ）は、電荷蓄積手段が単一の導電層からなるＦＧ（Ｆｌｏａｔｉｎｇ　Ｇａｔｅ）型と、電荷蓄積手段が空間的に離散化された電荷トラップからなるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）型などが知られている。
【０００３】
ＦＧ型メモリトランジスタにおいて、チャネルが形成される半導体基板の表面領域（チャネル形成領域）の上に、第１の電位障壁層、周囲を絶縁膜に囲まれて電気的に浮遊状態とした導電膜（フローティングゲートＦＧ）、第２の電位障壁層、ゲート電極（コントロールゲート）を積層させている。
ＭＯＮＯＳ型メモリトランジスタにおいて、チャネル形成領域とゲート電極との間の複数の積層膜が、いわゆるＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造を有している。ＯＮＯ膜では窒化膜中のバルクトラップあるいは窒化膜と酸化膜との界面近傍の界面トラップが離散化された電荷蓄積手段として機能し、これらのトラップに電荷が蓄積される。
【０００４】
電荷トラップを含む複数の積層膜（ＯＮＯ膜）あるいはフローティングゲートＦＧに対し、基板側から電荷を注入して書き込みを行う。消去では、蓄積された電荷を基板側に抜き取るか、蓄積された電荷を打ち消す逆極性の電荷を、電荷トラップを含む複数の上記積層膜に注入する。
電荷の注入法としては、積層膜内における電荷のトンネル現象（ＦＮトンネリング、ダイレクトトンネリング）を利用する方法がある。また、いわゆるＣＨＥ（Ｃｈａｎｎｅｌ−Ｈｏｔ−Ｅｌｅｃｔｒｏｎ）注入法など、ＯＮＯ膜の最下層の酸化膜あるいはフローティングゲートＦＧの下の酸化膜（前記第１の電位障壁層）のエネルギー障壁高さを乗り越えられる程度にまで電荷をエネルギー的に励起したホットキャリアを用いる方法がある。
【０００５】
【発明が解決しようとする課題】
トンネル現象を用いる電荷注入方法は、データの書き込みまたは消去に必要とされる電流値が小さく、電荷がトンネルする酸化膜（トンネル酸化膜）のダメージが小さいという利点がある。
【０００６】
その一方で、トンネル現象を用いる電荷注入方法においては、高い電圧が必要となり、低電圧化に不利である。例えば、トンネル酸化膜が二酸化珪素ＳｉＯ_２からなる場合、トンネル現象を十分に生じさせるためには二酸化珪素膜に対し膜厚方向に７ＭＶ／ｃｍ以上の高い電界を加える必要がある。典型的に、ゲート電極とチャネル形成領域との間に形成された蓄積膜の総膜厚は２０ｎｍ程度である。この場合、トンネル酸化膜に７ＭＶ／ｃｍ以上の電界を印加するためには、１４Ｖ以上の高いゲート電圧が必要になる。
【０００７】
ホットキャリアを用いる電荷注入方法は、データの書き込みまたは消去に必要な電圧を、１０Ｖ程度と、トンネル現象を用いる電荷注入方法の電圧より低くできる。また、ホットキャリアを用いる電荷注入方法は、ＯＮＯ膜の最下層の酸化膜厚あるいはフローティングゲートＦＧの下の酸化膜厚（前記第１の電位障壁層の厚さ）を、トンネル酸化膜より厚くできるという利点がある。最下層の膜を厚くできれば、記憶保持特性が大きく改善される。
【０００８】
一方で、ホットキャリア、特にホットホールを酸化膜に注入すると酸化膜が劣化することが知られている。とくにＣＨＥ注入法など従来のホットキャリア注入方法においては、十分な閾値電圧変化に必要な電荷を全てドレイン端部から注入することから、ドレイン側での酸化膜質が著しく低下しやすい。このような理由により、ホットキャリアを用いる電荷注入方法は、トンネル現象を用いる電荷注入方法に比べ、データの書き換え、消去の繰り返し特性および電荷保持特性の面で不利である。
また、ＣＨＥ注入時にドレイン端にホットキャリアを効率よく生成させるために、例えばＨａｌｏイオン注入領域など、チャネルと同じＰ型の高濃度不純物領域を形成させている。その一方で、読み出し時には非選択のメモリトランジスタのドレインに、選択されたメモリトランジスタと同じ読み出しゲート電圧が印加される場合に、Ｈａｌｏイオン注入領域を設けていると、低い電圧でも弱い書き込みが生じやすくなる。この読み出しディスターブを防止するには、ドレイン不純物領域にＬＤＤ領域というＮ型の低濃度不純物領域を形成する。ところが、ＬＤＤ領域の形成によって水平方向の電界が弱まるため、ホットキャリアの発生効率が低下する。このように、ＣＨＥ注入のためのドレイン側の不純物分布の設計においては相反する要求を同時に満足させる必要性から、その最適化が難しいという課題がある。
【０００９】
上記したトンネル現象を用いた方法とＣＨＥ注入方法は、それぞれ一長一短があり、双方の欠点を克服し利点のみ有する電荷注入方法が強く望まれていた。
本発明の第１の目的は、低電圧で高い注入効率を有しながらも、電位障壁膜の品質および電荷保持特性の低下が防止できる新たな電荷注入法を制御する手段を有している不揮発性半導体メモリ装置を提供することにある。
本発明の第２の目的は、低電圧で高い注入効率を有しながらも、電位障壁膜の品質および電荷保持特性の低下が防止できる新たな電荷注入方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の第１の観点の不揮発性半導体メモリ装置は、上述した第１の目的を達成するためのものであり、半導体基板に形成され第１導電型半導体からなるウェルと、前記ウェルに形成され第２導電型半導体からなるソース領域と、前記ウェルに前記ソース領域と離れて形成され第２導電型半導体からなるドレイン領域と、少なくとも前記ソース領域と前記ドレイン領域の間のウェル領域の上に形成され電荷蓄積能力を有する電荷蓄積膜と、前記電荷蓄積膜の上に形成されているゲート電極と、前記ウェル、前記ソース領域、前記ドレイン領域に接続され、データの書き込み時に、前記ソース領域の電位および前記ドレイン領域の電位を基準として、前記ソース領域および前記ドレイン領域と前記ウェルとの間の空乏層が無バイアス時より拡がる極性の電圧を前記ウェルに印加し、前記空乏層内でアバランシェ降伏を生じさせ、前記アバランシェ降伏で発生させた電荷のうち前記ウェルに印加した電圧と同じ極性の電荷を前記電荷蓄積膜に注入させる書き込み電圧供給回路と、を有している。
この不揮発性半導体メモリ装置は、上記ウェルに形成された構造のほかに、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）絶縁分離構造の半導体層に形成することができる。
【００１１】
本発明の第２の観点における不揮発性半導体メモリ装置の電荷注入方法は、前述した第２の目的を達成するためのものであり、半導体基板に形成され第１導電型半導体からなるウェルと、前記ウェルに形成され第２導電型半導体からなるソース領域と、前記ウェルに前記ソース領域と離れて形成され第２導電型半導体からなるドレイン領域と、少なくとも前記ソース領域と前記ドレイン領域の間のウェル領域の上に形成され電荷蓄積能力を有する電荷蓄積膜と、前記電荷蓄積膜の上に形成されているゲート電極と、を有している不揮発性半導体メモリ装置の電荷注入方法であって、データの書き込み時に、前記ソース領域の電位および前記ドレイン領域の電位を基準として、前記ソース領域および前記ドレイン領域と前記ウェルとの間の空乏層が無バイアス時より拡がる極性の電圧を前記ウェルに印加し、前記空乏層内でアバランシェ降伏を生じさせ、前記アバランシェ降伏で発生させた電荷のうち前記ウェルに印加した電圧と同じ極性の電荷を前記電荷蓄積膜に注入する。
この電荷注入方法は、上記ウェルに形成された不揮発性半導体メモリ装置のほかに、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）絶縁分離構造の半導体層に形成された不揮発性半導体メモリ装置に適用することができる。
【００１２】
第１の観点における不揮発性半導体メモリ装置、および第２の観点における電荷注入方法において、データの書き込み時に、ソース領域およびドレイン領域を基準にウェルまたは半導体層に、空乏層が無バイアス時より拡がる極性の電圧を印加する。これにより、空乏層内の電界が強まりアバランシェ降伏が生じて正および負の電荷が増加する。このうち、ウェルまたは半導体層に印加した電圧と逆の極性の電荷の殆どはウェルまたは半導体層に散逸し、あるいは、書き込み電圧供給回路に吸収される。ウェルまたは半導体層に印加した電圧と同じ極性の電荷は、その一部がソース領域とドレイン領域に吸収されるが、残りの高エネルギーの電荷が電荷蓄積膜の最下層側の電位障壁高さを乗り越えて電荷蓄積膜内に注入され、蓄積される。
【００１３】
【発明の実施の形態】
以下、本発明の不揮発性半導体メモリ装置と、その電荷注入方法の実施の形態を、図面を参照しながら説明する。ここでは、メモリトランジスタを形成する半導体がＰ型の場合を例に説明する。半導体がＮ型の場合は、ゲート、ソース、およびドレインに添加されている不純物の導電型を逆にし、半導体およびゲートに電荷注入時に印加する電圧の極性を逆にする。
【００１４】
［第１の実施形態］
図１（Ａ）に、第１の実施形態おける不揮発性メモリ装置の平面図を示す。図１（Ｂ）に、図１（Ａ）のＡ−Ａ線に沿った断面図を示す。
不揮発性メモリ装置１は、メモリトランジスタＭと、メモリトランジスタに接続されている書き込み電圧供給回路２とを有している。
【００１５】
メモリトランジスタＭは、シリコンウェハなどの半導体基板１０に形成されたＰ型のウェル（以下、Ｐウェルという）１１に形成されている。Ｐウェル１１の上に、３層構造の電荷蓄積膜１２が形成され、電荷蓄積膜１２の上にゲート電極１３が形成されている。図１（Ｂ）においては、電荷蓄積膜１２とゲート電極１３が同じパターンに形成されている。但し、電荷蓄積膜１２をゲート電極１３より広いパターンに、あるいは電荷蓄積膜１２を全面に残してもよい。
ゲート電極１３は、不純物が添加されて抵抗率が低減された多結晶珪素あるいは非晶質珪素、または、それらをタングステンＷやコバルトＣｏ等と反応させて形成した高融点金属シリサイドからなる。
電荷蓄積膜１２は、Ｐウェル１１側から順に、第１の電位障壁層１２ａ、主電荷蓄積層１２ｂ、第２の電位障壁層１２ｃから構成されている。電荷蓄積膜１２がＯＮＯ膜構造の場合、第１および第２の電位障壁層１２ａ，１２ｃが酸化シリコンまたは酸化窒化シリコン（ｓｉｌｉｃｏｎ　ｏｘｙｎｉｔｒｉｄｅ）からなり、主電荷蓄積層１２ｂが窒化シリコンまたは酸化窒化シリコンからなる。このように電荷蓄積膜１２が酸化膜、窒化膜、酸化膜の積層構造を有する場合、以下、電荷蓄積膜１２をＯＮＯ膜ということがある。電荷蓄積膜１２は、主電荷蓄積層１２ｂのバルク中の電荷トラップ（バルクトラップ）、主電荷蓄積層１２ｂと第２の電位障壁層１２ｃとの界面近傍に形成された深い電荷トラップ（界面トラップ）などに電荷を保持する機能を有する。
【００１６】
電荷蓄積膜１２直下のウェル表面領域が、動作時にチャネルが形成される“チャネル形成領域”である。
チャネル形成領域の一方のウェル表面領域にＮ型のソース領域１４が形成されている。チャネル形成領域の他方のウェル表面領域にＮ型のドレイン領域１５が形成されている。
メモリトランジスタＭと離れたＰウェル部分に、Ｐ型の導電型を有し、Ｐ型不純物濃度がＰウェル１１より高いコンタクト領域１１ａが形成されている。
【００１７】
図１（Ａ）に図解したように、コンタクト領域１１ａ，ゲート電極１３，ソース領域１４およびドレイン領域１５のそれぞれが、上層配線とのコンタクトを形成のために幅広いランディング・パッド部を有する。コンタクト領域１１ａ，ゲート電極１３，ソース領域１４およびドレイン領域１５のそれぞれが、図示を省略した配線層を介して、書き込み電圧供給回路２に接続されている。
【００１８】
メモリトランジスタＭを行列状に配置させてメモリセルアレイを形成する場合、Ｐウェル１１はメモリトランジスタＭごとに分離して設けられる。この場合、ゲート電極１３が配線層を兼用することが望ましい。ゲート電極１３においてコンタクト形成のためのランディング・パッド部ができるからである。コンタクト領域１１ａ，ソース領域１４およびドレイン領域１５のそれぞれが配線層により行方向または列方向において共通に接続される。
【００１９】
メモリトランジスタＭに対するデータの書き込み時に、ソース領域１４およびドレイン領域１５の電位を基準として、Ｐウェル１１に負電位を印加する。具体的には、書き込み電圧供給回路２が、ソース領域１４およびドレイン領域１５に基準電位Ｖｓｓ、例えば接地電位０Ｖを印加し、Ｐウェル１１に基板側書き込み電圧（以下、Ｖｓｕｂと表記）を印加する。基板側書き込み電圧Ｖｓｕｂの極性は、ソース領域１４およびドレイン領域１５とＰウェル１１との間の空乏層が無バイアス時より拡がる極性である。したがって、本例のＮチャネル型メモリトランジスタＭの場合、基板側書き込み電圧Ｖｓｕｂは負電圧である。なお、ゲート電極１３に対しては、基準電圧Ｖｓｓを印加するか、あるいは、電気的にフローティングにする。
【００２０】
図２は、基板側書き込み電圧を印加したときの、ウェル表面部、第１の電位障壁層、および、主電荷蓄積層のエネルギーバンド図である。図３は、電荷注入の動作を模式的に示す図である。
基板側書き込み電圧Ｖｓｕｂとして、例えば−１０Ｖを印加すると、電子に対するポテンシャル差が図２のように強くなり、電子が価電子帯から伝導帯にバンド間トンネリングし、図３に示すように電子とホール対が生じる。このうち、ホールの殆どはＰウェル１１内に散逸し、あるいは、書き込み電圧供給回路２に吸収される。電子は、その一部がソース領域１４とドレイン領域１５に吸収されるが、残りの高エネルギー電子（ホットエレクトロン）が電荷蓄積膜１２の第１の電位障壁層１２ａにより形成される電位障壁高さを乗り越えて電荷蓄積膜１２内に注入され、主電荷蓄積層１２ｂにより形成されている電荷トラップに蓄積される。以下、このホットエレクトロンの注入方法をＳＨＥ（Ｓｕｂｓｔｒａｔｅ　Ｈｏｔ　Ｅｌｅｃｔｒｏｎ）注入法という。
【００２１】
第１の電位障壁層１２ａの厚さが電荷注入に与える影響を検討した。
図４〜図６に、その結果を示す。
検討に用いた試料を作製するにあたって、主電荷蓄積膜１２ｂとしての窒化シリコン膜の厚さを６ｎｍで一定とし、また、第２の電位障壁層１２ｃとしての酸化シリコン膜の厚さを４ｎｍで一定とした。第１の電位障壁膜１２ａとしての酸化シリコン膜の厚さｔｏｘを、図４，図５，図６において、それぞれ３ｎｍ，４ｎｍ，５ｎｍと変化させた。また、チャネルとなるウェル表面に対する閾値電圧調整用のイオン注入条件を図４〜図６に対応した試料で同じにした。すなわち、全ての試料の作製にあたって閾値電圧調整用のイオン注入時に、ボロンイオンＢ^＋を、加速エネルギー１５ｋｅＶ、ドーズ９×１０^１２ｃｍ^−２の条件でイオン注入した。
【００２２】
作製した試料のそれぞれにおいて、基板側書き込み電圧Ｖｓｕｂを印加するパルスの持続時間（Ｖｓｕｂ　ｐｕｌｓｅ　ｄｕｒａｔｉｏｎ）Ｔ_Ｖｓｕｂを種々変化させ、そのときの閾値電圧Ｖｔｈを測定した。図４〜図６は、測定結果をグラフ化したものである。
各図において黒丸を結んだ閾値電圧変化の特性が、第１の実施形態における上述したＳＨＥ注入法によるものである。ＳＨＥ注入の条件は、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびゲート電圧Ｖｇを全て０Ｖとし、基板側書き込み電圧Ｖｓｕｂ＝−１０ＶをＰウェル１１に印加した。
ここで、比較のため、チャネル全面からのＦＮトンネル法を用いた電子注入による閾値電圧変化を調べた。各図において白丸を結んだ閾値電圧変化の特性は、このＦＮトンネル注入法によるものである。ＦＮトンネル注入の条件は、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびウェル電圧Ｖｓｕｂを全て０Ｖとし、書き込み電圧Ｖｇ＝１０Ｖをゲート電極１３に印加した。
【００２３】
図４〜図６のグラフが示すように、ＦＮトンネル法では、第１の電位障壁層１２ａの厚さが４ｎｍ以上になると有効な閾値電圧の変化が得られない。また、第１の電位障壁層１２ａの厚さが３ｎｍと薄い場合でも、パルス持続時間Ｔ_Ｖｓｕｂは１ｍｓ以上が必要であり、書き込み速度が遅い。
本実施形態におけるＳＨＥ注入法は、ＦＮトンネル注入法と比較すると、第１の電位障壁層１２ａの膜厚依存性が極めて小さい。また、より短時間で閾値電圧が大きくシフトすることが分る。
【００２４】
第１の電位障壁層１２ａを薄くすればそれだけ書き込み速度が向上するが、第１の電位障壁層１２ａの厚さに、良好な電荷保持特性を維持するために下限値が存在する。
図７に、第１の電位障壁層１２ａが６ｎｍの場合と２．７ｎｍの場合とで電荷保持曲線を比較して示す。第１の電位障壁層１２ａが２．７ｎｍと薄くなると、蓄積された電子が室温でも徐々に抜け、閾値電圧Ｖｔｈが低下する。この結果から第１の電位障壁層１２ａの必要最小限の膜厚は、必ずしも明確ではないが、最低でも３ｎｍ以上は必要であると言える。
【００２５】
電荷注入動作の、基板側書き込み電圧Ｖｓｕｂの依存性を調べた。
この検討において、第１の電位障壁層１２ａの厚さが２．４７ｎｍと比較的薄い試料を用いた。また、この試料において、チャネルの閾値調整時に、ボロンイオンＢ^＋を加速エネルギー１５ｋｅＶ，ドーズ１×１０^１３ｃｍ^−２の条件で注入した。ＳＨＥ注入の条件は、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびゲート電圧Ｖｇを全て０Ｖとし、基板側の書き込み電圧Ｖｓｕｂを−１０Ｖ，−８Ｖ，−７．５Ｖと変えて、それぞれＰウェル１１に印加した。
【００２６】
図８に、その結果を示す。
基板側書き込み電圧Ｖｓｕｂが−１０Ｖの場合、パルス持続時間Ｔ_Ｖｓｕｂが１０μｓ程度と短くても３Ｖ程度の閾値電圧変化が得られる。基板側書き込み電圧Ｖｓｕｂが−７．５Ｖの場合は、パルス持続時間Ｔ_Ｖｓｕｂを１ｍｓにすれば３Ｖ程度の閾値電圧変化が達成できる。基板側書き込み電圧Ｖｓｕｂが−８．０Ｖの場合、中間の書き込み速度が得られた。
この検討によって、基板側書き込み電圧Ｖｓｕｂを負の向きに大きくすればするほど閾値電圧Ｖｔｈの変化は大きくなり、書き込み速度が速くなることが分る。また、基板側書き込み電圧Ｖｓｕｂの絶対値が１０Ｖ未満でも十分な書き込みが可能なことが分った。
【００２７】
電荷注入動作の、閾値電圧調整用のイオン注入条件の依存性を調べた。
この検討において、ＯＮＯ膜の各層の厚さが、下層から順に２．４７ｎｍ、６ｎｍ、４ｎｍである試料を用いた。ＳＨＥ注入の条件は、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびゲート電圧Ｖｇを全て０Ｖとし、Ｐウェル１１に印加する基板側書き込み電圧Ｖｓｕｂを０Ｖから−１０Ｖまで変化させた。書き込み電圧Ｖｓｕｂを印加するパルスの持続時間Ｔ_Ｖｓｕｂは１ｍｓで一定とした。
【００２８】
図９は、結果を示すグラフである。
このグラフは、チャネルの閾値調整時のイオン注入のドーズを３種類に変化させたときの測定結果を示す。３種類の試料とも、イオン注入種はボロンイオンＢ^＋であり、加速エネルギーは１５ｋｅＶと一定にした。第１のドーズは０．７×１０^１３ｃｍ^−２であり、図中に黒丸印で示す測定点に対応する。第２のドーズは１．０×１０^１３ｃｍ^−２であり、図中に白丸印で示す測定点に対応する。第３のドーズは１．５×１０^１３ｃｍ^−２であり、図中に白抜きの四角印で示す測定点に対応する。
この検討によって、Ｐウェル１１の閾値電圧調整用に導入された不純物濃度が高いほど、所望の閾値電圧シフトを生じさせるのに必要なウェル電位（基板側書き込み電圧Ｖｓｕｂ）の絶対値が小さくなっていることが分った。すなわち、基板側書き込み電圧Ｖｓｕｂの低電圧化は、チャネルのイオン注入不純物濃度を高くすることで可能となる。なお、チャネルの不純物濃度が高すぎるとメモリトランジスタの耐圧が低下し、読み出し時のリーク電流が増大し、読み出しデータの信号対ノイズ比（Ｓ／Ｎ比）が低下する。
【００２９】
データの消去方法は任意であるが、好ましくは、以下の第１〜第３の消去方法が採用できる。
第１の消去方法において、ソース，ドレイン，ウェルの電位を基準にしてゲート電極１３に負の電圧を印加する。これにより、蓄積された電子を電荷蓄積膜１２内でトンネルさせてチャネル側（基板側）に引き抜く。蓄積された電子が引き抜かれると閾値電圧が低下し、消去状態となる。
第２の消去方法において、ソース，ドレイン，ウェルの電位を基準にしてゲート電極１３に正の電圧を印加する。これにより、蓄積された電子を電荷蓄積膜１２内でトンネルさせてゲート電極側に引き抜く。
第３の消去方法において、ウェル電位を基準としてソース領域１４とドレイン領域１５にそれぞれ正の電位、ゲート電極１３に負の電位を印加する。ドレイン端でのバンド間トンネルを引き金とするアバランシェ降伏が生じ、これによってホットホールが発生する。発生したホットホールはゲート電圧に引き寄せられて電荷蓄積膜１２内に注入される。注入されたホールは、蓄積されていた電子と相殺される。なお、第３の消去方法において、ゲート長が０．３μｍ以下と短くドレイン側からのホール注入で閾値電圧が十分低下する場合、ソースを電気的にフローティング状態としてもよい。
【００３０】
データの読み出し動作は、チャネル全面から注入された電子による閾値電圧の差を読み出す。具体的に、ソース領域１４を基準に、ドレイン領域１５に正の電圧を印加し、ゲート電極１３に消去状態の閾値電圧より高く、書き込み状態の閾値電圧より低い読み出しゲート電圧を印加する。このとき、閾値電圧の差によってメモリトランジスタＭがオンまたはオフするため、閾値電圧差がドレイン領域１５に流れる電流あるいは電位の変位に変換される。この変位を図示しないセンスアンプ等で増幅し、その結果から書き込みデータを判別する。
【００３１】
第１の実施形態では、ソース領域１４、ドレイン領域１５、および、ゲート電極１３の電位を基準にＰウェル１１に、空乏層を拡げる極性、本例では負の電圧を印加する。この方法では印加電圧の最大絶対値が１０Ｖ以下、例えば８Ｖ程度でも高い注入効率が得られるホットキャリア注入が達成できる。その結果、ＦＮトンネル注入方法と比較すると、書き込み速度を落とすことなく印加電圧の低減が図れる利点がある。
【００３２】
従来のＣＨＥ注入を効率よく行うためには、ドレイン端に高い電界を集中させる構造が必要であり、そのためには、高いチャネル不純物濃度、あるいはハローと呼ばれるドレイン端付近のチャネル濃度を局所的に高くしたチャネル不純物構造、そして急峻なドレイン不純物分布構造が必要であった。
第１の実施形態では、チャネル形成領域にできた空乏層全面からのホットキャリア注入であることから、このようなドレイン不純物分布構造の最適化が不要である。このことはフォトマスク枚数の低減、工程の削減、さらにはコストの削減に寄与する。また、図示を省略したが通常のＬＤＤ構造など、ドレイン側の電界集中を緩和する不純物構造の採用ができ、これによって、耐圧の低下、読み出し時のリーク増大などの不利益が解消できる。
【００３３】
［第２の実施形態］
第２の実施形態は、データ書き込み時のバイアス印加条件の一部変更に関する。メモリトランジスタＭの構造は図１（Ａ），図１（Ｂ）に図解した構造と同じである。図２および図３を用いて説明したデータ書き込みの動作のうち、ソース領域１４およびドレイン領域１５を基準としてＰウェル１１に電圧Ｖｓｕｂを印加することにより、チャネル形成領域に形成した空乏層全面からホットキャリアを注入すること自体は第１の実施形態と同じである。
【００３４】
第２の実施形態においては、さらに、ゲート電極１３に対し、基板側書き込み電圧Ｖｓｕｂと反対極性のゲート書き込み電圧Ｖｇを印加する。この点で、第１の実施形態におけるデータ書き込み時のバイアス印加条件と異なる。
【００３５】
図１０は、ゲート書き込み電圧印加の効果を調べた検討の結果を示すグラフである。
ゲート書き込み電圧Ｖｇ＝５Ｖを印加した場合と印加しない場合とで、基板側書き込み電圧Ｖｓｕｂに対する閾値電圧Ｖｔｈの変化を調べた。ＯＮＯ膜の各層の厚さが、下層から順に２．４７ｎｍ、６ｎｍ、４ｎｍである試料を用いた。この試料の作製においてチャネルの閾値調整時に、ボロンイオンＢ^＋を加速エネルギー１５ｋｅＶ，ドーズ０．７×１０^１３ｃｍ^−２の条件で注入した。ＳＨＥ注入の条件は、ソース電圧Ｖｓ、ドレイン電圧Ｖｄを０Ｖとし、Ｐウェル１１に印加する基板側書き込み電圧Ｖｓｕｂを−５Ｖから−１０Ｖまで変化させた。書き込み電圧Ｖｓｕｂを印加するパルスの持続時間は１ｍｓで一定とした。
【００３６】
ゲート書き込み電圧Ｖｇの印加の有無により、基板側書き込み電圧Ｖｓｕｂを負側に大きくしていったときの閾値電圧Ｖｔｈの変化の初期段階に違いが見られる。即ち、ゲート書き込み電圧Ｖｇを印加しない場合、基板側書き込み電圧Ｖｓｕｂが−９．２Ｖまでは閾値電圧変化が見られないが、ゲート書き込み電圧Ｖｇ＝５Ｖの印加により、基板側書き込み電圧Ｖｓｕｂが−８．０Ｖ付近から閾値電圧変化が始まる。この差は書き込みパルスを短くしていったときに顕著となるため、ゲート書き込み電圧Ｖｇの印加によって、基板側書き込み電圧Ｖｓｕｂの絶対値を低減することが出来る。
【００３７】
［第３の実施形態］
第３の実施形態は、トランジスタ構造の変更に関する。
図１１（Ａ）に、第３の実施形態おける不揮発性メモリ装置の平面図を示す。図１１（Ｂ）に、図１１（Ａ）のＢ−Ｂ線に沿った断面図を示す。
不揮発性メモリ装置３は、メモリトランジスタＭ’と、メモリトランジスタに接続されている書き込み電圧供給回路２とを有している。書き込み電圧供給回路２の働き、およびデータの書き込み、消去、読み出し動作の基本は第１および第２の実施形態と同じである。
【００３８】
第３の実施形態におけるメモリトランジスタＭ’は、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板に形成されている。
半導体または他の材料からなる基板２０の上に、誘電体分離を行うための絶縁膜２１が形成されている。絶縁膜２１の上に、例えばＰ型の単結晶シリコンなどからなるＳＯＩ半導体層２２が形成されている。ＳＯＩ半導体層２２の一部が絶縁化されて素子分離絶縁層２３が形成されている。絶縁化では、ＳＯＩ半導体層２２の一部を酸化するか、一部を除去後に絶縁物を埋め込む。素子分離絶縁層２３により周囲を取り囲まれることによって、ＳＯＩ半導体層２２がメモリトランジスタＭ’ごとに島状に形成されている。
このようなＳＯＩ基板は、いわゆる基板張り合わせ法、あるいはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）法などの既知の方法により形成される。
【００３９】
ＳＯＩ半導体層２２の厚さは一般に、数十ｎｍ程度であり、詳しくは、メモリトランジスタＭ’を完全空乏動作させるか部分空乏動作させるかによって異なる。ＳＯＩ半導体層２２の上には、第１の実施形態で説明したのと同じ膜構造の電荷蓄積膜１２とゲート電極１３との積層体が形成されている。また、ゲート電極１３の一方側の半導体層に第１の実施形態と同様なソース領域１４が形成され、ゲート電極１３の他方側の半導体層に第１の実施形態と同様なドレイン領域１５が形成されている。ソース領域１４およびドレイン領域１５の深さは、ＳＯＩ半導体層２２の厚さより小さくてもよい。但し、寄生容量の低減のために、望ましくは、図１１（Ｂ）に図解したようにソース領域１４およびドレイン領域１５をＳＯＩ半導体層２２の底面に達するまで深く形成する。このことに対応して、図１１（Ａ）に図解したように、基板側書き込み電圧Ｖｓｕｂを印加するためのコンタクト領域２２ａを、ゲート電極１３の先端側に設けている。コンタクト領域２２ａは、ＳＯＩ半導体層２２より高濃度なＰ型不純物領域である。
【００４０】
書き込み電圧供給回路２は、ゲート電極１３、ソース領域１４、ドレイン領域１５、およびコンタクト領域２２ａに接続されている。書き込み電圧供給回路２は、データ書き込み時に、第１の実施形態と同様な基板側書き込み電圧ＶｓｕｂをＳＯＩ半導体層２２に付与し、少なくともソース領域１４およびドレイン領域１５を基準電位Ｖｓｓで保持する。あるいは、第２の実施形態と同様に、ゲート電極１３にゲート書き込み電圧Ｖｇを印加してもよい。
【００４１】
第３の実施形態においては、ＳＯＩ型の素子分離構造を有しているため、メモリセルごとに基板書き込み電圧Ｖｓｕｂを印加することが容易であり、メモリセルアレイ化がしやすいという利点がある。また、素子分離が絶縁膜で達成され、素子間の電気的干渉が殆どなく、寄生容量が小さい。このため、低電圧で高速なメモリが実現できる。
【００４２】
今までの説明では、ＳＨＥ注入法ではホットエレクトロンを注入した場合をデータの書き込み動作と定義していた。第１〜第３の実施形態において、これとは逆に、電子を引き抜く、あるいはホールを注入する場合をデータの書き込み動作と定義しても良い。その場合、ＳＨＥ注入はデータの消去動作に利用される。
また、メモリトランジスタＭ，Ｍ’は、ＭＯＮＯＳ型に限らず、ＭＮＯＳ型などの電荷蓄積手段が空間的に離散化されたメモリトランジスタ、さらにはＦＧ型メモリトランジスタであってもよい。
【００４３】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置の電荷注入方法によれば、低電圧で高い注入効率を有し、電荷保持特性の低下が防止できる。
本発明に係る不揮発性半導体メモリ装置によれば、上記電荷注入方法を実現するためにデータの書き込み時に書き込み電圧を供給する手段を具備している不揮発性半導体メモリ装置が提供できる。
【図面の簡単な説明】
【図１】（Ａ）は第１の実施形態おける不揮発性メモリ装置の平面図、（Ｂ）は（Ａ）のＡ−Ａ線に沿った断面図である。
【図２】第１の実施形態のメモリトランジスタにおいて、基板側書き込み電圧を印加したときの、ウェル表面部、第１の電位障壁層、および、主電荷蓄積層のエネルギーバンド図である。
【図３】第１の実施形態のメモリトランジスタにおいて、電荷注入の動作を模式的に示す図である。
【図４】第１の電位障壁層の厚さが３ｎｍの場合の、閾値電圧の基板側書き込みパルス時間依存性を示すグラフである。
【図５】第１の電位障壁層の厚さが４ｎｍの場合の、閾値電圧の基板側書き込みパルス時間依存性を示すグラフである。
【図６】第１の電位障壁層の厚さが６ｎｍの場合の、閾値電圧の基板側書き込みパルス時間依存性を示すグラフである。
【図７】第１の電位障壁層が６ｎｍの場合と２．７ｎｍの場合で電荷保持特性を比較して示すグラフである。
【図８】基板書き込み電圧値をパラメータとして変化させた場合の、閾値電圧の基板側書き込みパルス持続時間依存性を示すグラフである。
【図９】閾値電圧調整用のイオン注入時のドーズをパラメータとして変化させた場合の、閾値電圧の基板側書き込み電圧依存性を示すグラフである。
【図１０】第２の実施形態のゲート書き込み電圧印加の有無による効果を調べる検討において、閾値電圧の基板側書き込み電圧依存性を示すグラフである。
【図１１】（Ａ）は第３の実施形態おける不揮発性メモリ装置の平面図、（Ｂ）は（Ａ）のＢ−Ｂ線に沿った断面図である。
【符号の説明】
１…不揮発性メモリ装置、２…書き込み電圧供給回路、３…不揮発性メモリ装置、１０…半導体基板、１１…ウェル、１１ａ…コンタクト領域、１２ｂ…主電荷蓄積層、１２ａ…第１の電位障壁層、１２ｃ…第２の電位障壁層、１２…電荷蓄積膜、１３…ゲート電極、１４…ソース領域、１５…ドレイン領域、２０…基板、２１…絶縁膜、２２ａ…コンタクト領域、２２…ＳＯＩ半導体層、２３…素子分離絶縁層、Ｍ…メモリトランジスタ、Ｔ_Ｖｓｕｂ…パルス持続時間、Ｖｄ…ドレイン電圧、Ｖｇ…ゲート書き込み電圧、Ｖｓ…ソース電圧、Ｖｓｓ…基準電圧、Ｖｓｕｂ…基板側書き込み電圧、Ｖｔｈ…閾値電圧[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a non-volatile semiconductor memory device (EEPROM: Electric Eraseable and Programmable Read Only Memory) having a charge storage film having a charge storage capability and capable of electrically rewriting data, and a charge injection method thereof.
[0002]
[Prior art]
The storage element (non-volatile memory transistor) of the nonvolatile memory device includes an FG (Floating Gate) type in which the charge storage means is formed of a single conductive layer, and a MONOS in which the charge storage means is formed of a spatially discrete charge trap. (Metal-Oxide-Nitride-Oxide-Semiconductor) type, MNOS (Metal-Nitride-Oxide-Nitride-Oxide) type and the like are known.
[0003]
In the FG memory transistor, a first potential barrier layer is formed over a surface region (a channel formation region) of a semiconductor substrate where a channel is formed, and a conductive film which is surrounded by an insulating film and is in an electrically floating state ( A floating gate FG), a second potential barrier layer, and a gate electrode (control gate) are stacked.
In the MONOS memory transistor, a plurality of stacked films between a channel formation region and a gate electrode have a so-called ONO (Oxide-Nitride-Oxide) structure. In the ONO film, bulk traps in the nitride film or interface traps near the interface between the nitride film and the oxide film function as discretized charge storage means, and charges are stored in these traps.
[0004]
Writing is performed by injecting charges from the substrate side into a plurality of stacked films (ONO films) including a charge trap or the floating gate FG. In the erasing, the accumulated charge is extracted to the substrate side, or a charge of the opposite polarity for canceling the accumulated charge is injected into the plurality of stacked films including the charge trap.
As a method of injecting electric charge, there is a method utilizing a tunnel phenomenon of electric charge (FN tunneling, direct tunneling) in the laminated film. In addition, a degree that can overcome the energy barrier height of the oxide film at the bottom of the ONO film or the oxide film (the first potential barrier layer) under the floating gate FG, such as a so-called CHE (Channel-Hot-Electron) implantation method. There is a method using hot carriers that have excited the charge energetically.
[0005]
[Problems to be solved by the invention]
The charge injection method using the tunnel phenomenon has an advantage that a current value required for writing or erasing data is small, and damage to an oxide film (a tunnel oxide film) through which charges tunnel is small.
[0006]
On the other hand, the charge injection method using the tunnel phenomenon requires a high voltage, which is disadvantageous for lowering the voltage. For example, if the tunnel oxide film is silicon dioxide SiO ₂ In order to sufficiently generate the tunnel phenomenon, it is necessary to apply a high electric field of 7 MV / cm or more to the silicon dioxide film in the thickness direction. Typically, the total thickness of the storage film formed between the gate electrode and the channel formation region is about 20 nm. In this case, a high gate voltage of 14 V or more is required to apply an electric field of 7 MV / cm or more to the tunnel oxide film.
[0007]
In the charge injection method using hot carriers, the voltage required for writing or erasing data can be about 10 V, which is lower than that in the charge injection method using a tunnel phenomenon. In the charge injection method using hot carriers, the oxide film thickness of the lowermost layer of the ONO film or the oxide film thickness under the floating gate FG (thickness of the first potential barrier layer) can be made larger than that of the tunnel oxide film. There is an advantage. If the lowermost layer can be made thicker, the memory retention characteristics are greatly improved.
[0008]
On the other hand, it is known that when hot carriers, particularly hot holes, are injected into an oxide film, the oxide film is deteriorated. In particular, in the conventional hot carrier injection method such as the CHE injection method, since all the charges necessary for a sufficient threshold voltage change are injected from the end of the drain, the quality of the oxide film on the drain side is liable to be remarkably deteriorated. For this reason, the charge injection method using hot carriers is disadvantageous in terms of the repetition characteristics of data rewriting and erasing and the charge retention characteristics as compared with the charge injection method using the tunnel phenomenon.
In addition, in order to efficiently generate hot carriers at the drain end during CHE injection, a P-type high-concentration impurity region such as a Halo ion implantation region, which is the same as the channel, is formed. On the other hand, when the same read gate voltage as that of the selected memory transistor is applied to the drain of the unselected memory transistor at the time of reading, if the Halo ion implantation region is provided, weak writing is likely to occur even at a low voltage. Become. To prevent this read disturb, an N-type low-concentration impurity region called an LDD region is formed in the drain impurity region. However, since the horizontal electric field is weakened by the formation of the LDD region, the generation efficiency of hot carriers is reduced. As described above, in designing the impurity distribution on the drain side for CHE implantation, there is a problem that it is difficult to optimize the impurity distribution because it is necessary to simultaneously satisfy conflicting requirements.
[0009]
The above-described method using the tunnel phenomenon and the CHE injection method each have advantages and disadvantages, and a charge injection method that overcomes both disadvantages and has only advantages has been strongly desired.
A first object of the present invention is to provide a non-volatile memory having a means for controlling a new charge injection method capable of preventing a decrease in the quality and charge retention characteristics of a potential barrier film while having a high injection efficiency at a low voltage. To provide a nonvolatile semiconductor memory device.
A second object of the present invention is to provide a new charge injection method capable of preventing a decrease in the quality and charge retention characteristics of a potential barrier film while having high injection efficiency at a low voltage.
[0010]
[Means for Solving the Problems]
A nonvolatile semiconductor memory device according to a first aspect of the present invention achieves the first object described above, and includes a well formed on a semiconductor substrate and formed of a first conductivity type semiconductor, and a well formed on the well. A source region made of a second conductivity type semiconductor, a drain region formed in the well away from the source region and made of the second conductivity type, and formed at least on a well region between the source region and the drain region. A charge storage film having a charge storage capability, a gate electrode formed on the charge storage film, and a potential of the source region connected to the well, the source region, and the drain region. And the depletion layer between the source region and the drain region and the well is expanded with respect to the potential of the drain region as compared with the non-biased state. Applying a polarity voltage to the well, causing avalanche breakdown in the depletion layer, and injecting into the charge storage film charges having the same polarity as the voltage applied to the well among charges generated by the avalanche breakdown. A write voltage supply circuit.
The non-volatile semiconductor memory device can be formed in a semiconductor layer having a so-called SOI (Silicon On Insulator) isolation structure in addition to the structure formed in the well.
[0011]
A charge injection method for a nonvolatile semiconductor memory device according to a second aspect of the present invention is for achieving the above-described second object, and includes a well formed on a semiconductor substrate and made of a first conductivity type semiconductor, A source region formed in the well and made of the second conductivity type semiconductor, a drain region formed in the well and made of the second conductivity type semiconductor apart from the source region, and a well region at least between the source region and the drain region A charge storage film formed on the charge storage film and having a charge storage capability; and a gate electrode formed on the charge storage film. In writing, depletion between the source region and the drain region and the well with reference to the potential of the source region and the potential of the drain region. Applying a voltage having a polarity that spreads more than when no bias is applied to the well, causing an avalanche breakdown in the depletion layer, and among charges generated by the avalanche breakdown, charges having the same polarity as the voltage applied to the well. It is injected into the charge storage film.
This charge injection method can be applied to a non-volatile semiconductor memory device formed in a semiconductor layer having a so-called SOI (Silicon On Insulator) isolation structure in addition to the non-volatile semiconductor memory device formed in the well.
[0012]
In the nonvolatile semiconductor memory device according to the first aspect and the charge injection method according to the second aspect, a polarity in which a depletion layer expands in a well or a semiconductor layer with respect to a source region and a drain region in a data write operation, compared to a non-biased state. Is applied. As a result, the electric field in the depletion layer is strengthened, avalanche breakdown occurs, and positive and negative charges increase. Of these, most of the charges having the opposite polarity to the voltage applied to the well or the semiconductor layer are dissipated in the well or the semiconductor layer, or absorbed by the write voltage supply circuit. A portion of the charge having the same polarity as the voltage applied to the well or the semiconductor layer is absorbed by the source region and the drain region, but the remaining high-energy charge reduces the potential barrier height on the lowermost layer side of the charge storage film. After getting over, it is injected into the charge storage film and is stored.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a nonvolatile semiconductor memory device of the present invention and a charge injection method thereof will be described with reference to the drawings. Here, a case where the semiconductor forming the memory transistor is a P-type will be described as an example. When the semiconductor is N-type, the conductivity type of the impurity added to the gate, the source, and the drain is reversed, and the polarity of the voltage applied at the time of charge injection to the semiconductor and the gate is reversed.
[0014]
[First Embodiment]
FIG. 1A is a plan view of the nonvolatile memory device according to the first embodiment. FIG. 1B is a cross-sectional view taken along the line AA in FIG.
The nonvolatile memory device 1 has a memory transistor M and a write voltage supply circuit 2 connected to the memory transistor.
[0015]
The memory transistor M is formed in a P-type well (hereinafter, referred to as a P-well) 11 formed in a semiconductor substrate 10 such as a silicon wafer. A charge storage film 12 having a three-layer structure is formed on the P well 11, and a gate electrode 13 is formed on the charge storage film 12. In FIG. 1B, the charge storage film 12 and the gate electrode 13 are formed in the same pattern. However, the charge storage film 12 may be formed in a pattern wider than the gate electrode 13 or the charge storage film 12 may be left on the entire surface.
The gate electrode 13 is made of polycrystalline silicon or amorphous silicon to which an impurity is added to reduce the resistivity, or a high melting point metal silicide formed by reacting them with tungsten W, cobalt Co, or the like.
The charge storage film 12 includes a first potential barrier layer 12a, a main charge storage layer 12b, and a second potential barrier layer 12c in order from the P well 11 side. When the charge storage film 12 has an ONO film structure, the first and second potential barrier layers 12a and 12c are made of silicon oxide or silicon oxynitride, and the main charge storage layer 12b is made of silicon nitride or silicon oxynitride. Become. When the charge storage film 12 has a stacked structure of an oxide film, a nitride film, and an oxide film, the charge storage film 12 may be hereinafter referred to as an ONO film. The charge storage film 12 includes a charge trap (bulk trap) in the bulk of the main charge storage layer 12b and a deep charge trap (interface trap) formed near the interface between the main charge storage layer 12b and the second potential barrier layer 12c. It has a function of retaining electric charges.
[0016]
The well surface region immediately below the charge storage film 12 is a “channel formation region” in which a channel is formed during operation.
An N-type source region 14 is formed in one well surface region of the channel formation region. An N-type drain region 15 is formed in the other well surface region of the channel formation region.
A contact region 11a having a P-type conductivity and a P-type impurity concentration higher than that of the P-well 11 is formed in a P-well portion remote from the memory transistor M.
[0017]
As illustrated in FIG. 1A, each of the contact region 11a, the gate electrode 13, the source region 14, and the drain region 15 has a wide landing pad portion for forming a contact with an upper wiring. Each of the contact region 11a, the gate electrode 13, the source region 14, and the drain region 15 is connected to the write voltage supply circuit 2 via a wiring layer (not shown).
[0018]
When forming the memory cell array by arranging the memory transistors M in a matrix, the P well 11 is provided separately for each memory transistor M. In this case, it is desirable that the gate electrode 13 also serves as the wiring layer. This is because a landing pad portion for forming a contact is formed in the gate electrode 13. Each of contact region 11a, source region 14, and drain region 15 is commonly connected by a wiring layer in a row direction or a column direction.
[0019]
At the time of writing data to the memory transistor M, a negative potential is applied to the P well 11 based on the potentials of the source region 14 and the drain region 15. Specifically, the write voltage supply circuit 2 applies a reference potential Vss, for example, a ground potential of 0 V, to the source region 14 and the drain region 15 and applies a substrate-side write voltage (hereinafter, referred to as Vsub) to the P well 11. . The polarity of the substrate-side write voltage Vsub is such that the depletion layer between the source region 14 and the drain region 15 and the P well 11 becomes wider than when no bias is applied. Therefore, in the case of the N-channel memory transistor M of this example, the substrate-side write voltage Vsub is a negative voltage. Note that the reference voltage Vss is applied to the gate electrode 13 or the gate electrode 13 is electrically floated.
[0020]
FIG. 2 is an energy band diagram of a well surface portion, a first potential barrier layer, and a main charge storage layer when a substrate-side write voltage is applied. FIG. 3 is a diagram schematically showing the operation of charge injection.
When, for example, -10 V is applied as the substrate-side write voltage Vsub, the potential difference with respect to the electrons increases as shown in FIG. 2, and the electrons tunnel from the valence band to the conduction band, and as shown in FIG. A pair arises. Among them, most of the holes are dissipated in the P well 11 or absorbed by the write voltage supply circuit 2. Some of the electrons are absorbed by the source region 14 and the drain region 15, but the remaining high-energy electrons (hot electrons) form a potential barrier height formed by the first potential barrier layer 12 a of the charge storage film 12. Is injected into the charge storage film 12 and accumulated in the charge trap formed by the main charge storage layer 12b. Hereinafter, this hot electron injection method is referred to as SHE (Substrate Hot Electron) injection method.
[0021]
The influence of the thickness of the first potential barrier layer 12a on the charge injection was examined.
4 to 6 show the results.
In preparing the sample used for the study, the thickness of the silicon nitride film as the main charge storage film 12b was made constant at 6 nm, and the thickness of the silicon oxide film as the second potential barrier layer 12c was made constant at 4 nm. And In FIGS. 4, 5, and 6, the thickness tox of the silicon oxide film as the first potential barrier film 12a was changed to 3 nm, 4 nm, and 5 nm, respectively. The ion implantation conditions for adjusting the threshold voltage with respect to the well surface serving as the channel were the same for the samples corresponding to FIGS. That is, when preparing all the samples, the boron ions B were implanted during the ion implantation for adjusting the threshold voltage. ⁺ With an acceleration energy of 15 keV and a dose of 9 × 10 ¹² cm ^-2 The ion implantation was performed under the following conditions.
[0022]
In each of the manufactured samples, the duration (Vsub pulse duration) T of the pulse for applying the substrate-side write voltage Vsub _Vsub Was varied, and the threshold voltage Vth at that time was measured. 4 to 6 are graphs of the measurement results.
In each figure, the characteristic of the threshold voltage change connecting the black circles is based on the above-described SHE injection method in the first embodiment. The conditions for SHE injection were such that the source voltage Vs, the drain voltage Vd, and the gate voltage Vg were all 0 V, and the substrate-side write voltage Vsub = −10 V was applied to the P well 11.
Here, for comparison, a change in threshold voltage due to electron injection from the entire channel using the FN tunneling method was examined. In each figure, the characteristic of the threshold voltage change connecting the white circles is based on the FN tunnel injection method. The conditions of the FN tunnel injection were such that the source voltage Vs, the drain voltage Vd, and the well voltage Vsub were all 0 V, and the write voltage Vg = 10 V was applied to the gate electrode 13.
[0023]
As shown in the graphs of FIGS. 4 to 6, in the FN tunneling method, when the thickness of the first potential barrier layer 12a is 4 nm or more, an effective change in the threshold voltage cannot be obtained. Further, even when the thickness of the first potential barrier layer 12a is as thin as 3 nm, the pulse duration T _Vsub Requires 1 ms or more, and the writing speed is slow.
In the SHE injection method according to the present embodiment, the thickness dependency of the first potential barrier layer 12a is extremely small as compared with the FN tunnel injection method. Also, it can be seen that the threshold voltage shifts greatly in a shorter time.
[0024]
If the first potential barrier layer 12a is made thinner, the writing speed is improved accordingly, but the thickness of the first potential barrier layer 12a has a lower limit in order to maintain good charge retention characteristics.
FIG. 7 shows a comparison of charge retention curves when the first potential barrier layer 12a is 6 nm and when it is 2.7 nm. When the thickness of the first potential barrier layer 12a is reduced to 2.7 nm, the accumulated electrons gradually escape even at room temperature, and the threshold voltage Vth decreases. From this result, the necessary minimum thickness of the first potential barrier layer 12a is not necessarily clear, but it can be said that at least 3 nm or more is required.
[0025]
The dependence of the charge injection operation on the substrate-side write voltage Vsub was examined.
In this study, a sample in which the thickness of the first potential barrier layer 12a was relatively thin, 2.47 nm, was used. In addition, in this sample, boron ions B ⁺ With an acceleration energy of 15 keV and a dose of 1 × 10 ^Thirteen cm ^-2 Was injected under the following conditions. The conditions for SHE injection were such that the source voltage Vs, the drain voltage Vd, and the gate voltage Vg were all 0 V, and the substrate-side write voltage Vsub was changed to -10 V, -8 V, and -7.5 V, and applied to the P well 11 respectively. .
[0026]
FIG. 8 shows the result.
When the substrate-side write voltage Vsub is -10 V, the pulse duration T _Vsub Is as short as about 10 μs, a threshold voltage change of about 3 V can be obtained. When the substrate-side write voltage Vsub is -7.5 V, the pulse duration T _Vsub Is set to 1 ms, a threshold voltage change of about 3 V can be achieved. When the substrate-side write voltage Vsub was -8.0 V, an intermediate write speed was obtained.
From this study, it can be seen that the more the substrate-side write voltage Vsub is increased in the negative direction, the larger the change in the threshold voltage Vth and the faster the write speed. It was also found that sufficient writing was possible even when the absolute value of the substrate-side writing voltage Vsub was less than 10 V.
[0027]
The dependence of the charge injection operation on the ion implantation conditions for adjusting the threshold voltage was examined.
In this study, a sample in which the thickness of each layer of the ONO film was 2.47 nm, 6 nm, and 4 nm from the bottom layer was used. The conditions for SHE injection were such that the source voltage Vs, the drain voltage Vd, and the gate voltage Vg were all 0 V, and the substrate-side write voltage Vsub applied to the P well 11 was changed from 0 V to -10 V. Duration T of pulse for applying write voltage Vsub _Vsub Was constant at 1 ms.
[0028]
FIG. 9 is a graph showing the results.
This graph shows measurement results when the dose of ion implantation at the time of adjusting the threshold value of the channel is changed to three types. The ion implanted species is boron ion B for all three types of samples. ⁺ And the acceleration energy was kept constant at 15 keV. The first dose is 0.7 × 10 ^Thirteen cm ^-2 And corresponds to the measurement points indicated by black circles in the figure. The second dose is 1.0 × 10 ^Thirteen cm ^-2 And corresponds to the measurement points indicated by white circles in the figure. The third dose is 1.5 × 10 ^Thirteen cm ^-2 And corresponds to the measurement point indicated by a white square mark in the figure.
According to this study, the absolute value of the well potential (substrate-side write voltage Vsub) required to cause a desired threshold voltage shift decreases as the impurity concentration introduced for adjusting the threshold voltage of the P well 11 increases. I found out. That is, the substrate-side write voltage Vsub can be lowered by increasing the ion-implanted impurity concentration of the channel. If the impurity concentration of the channel is too high, the withstand voltage of the memory transistor decreases, the leakage current during reading increases, and the signal-to-noise ratio (S / N ratio) of the read data decreases.
[0029]
The data erasing method is arbitrary, but preferably the following first to third erasing methods can be adopted.
In the first erasing method, a negative voltage is applied to the gate electrode 13 based on the source, drain, and well potentials. As a result, the stored electrons are tunneled in the charge storage film 12 and drawn out to the channel side (substrate side). When the stored electrons are pulled out, the threshold voltage decreases, and the erased state is set.
In the second erasing method, a positive voltage is applied to the gate electrode 13 with reference to the source, drain and well potentials. As a result, the stored electrons are tunneled in the charge storage film 12 and are drawn toward the gate electrode.
In the third erasing method, a positive potential is applied to the source region 14 and the drain region 15 and a negative potential is applied to the gate electrode 13 based on the well potential. Avalanche breakdown is triggered by the band-to-band tunnel at the drain end, which causes hot holes. The generated hot holes are attracted to the gate voltage and injected into the charge storage film 12. The injected holes cancel out the accumulated electrons. Note that in the third erasing method, when the gate length is as short as 0.3 μm or less and the threshold voltage is sufficiently lowered by hole injection from the drain side, the source may be electrically floated.
[0030]
In the data reading operation, a difference in threshold voltage due to electrons injected from the entire surface of the channel is read. Specifically, a positive voltage is applied to the drain region 15 with reference to the source region 14, and a read gate voltage higher than the threshold voltage in the erased state and lower than the threshold voltage in the written state is applied to the gate electrode 13. At this time, since the memory transistor M is turned on or off by the difference in threshold voltage, the threshold voltage difference is converted into a current flowing in the drain region 15 or a change in potential. This displacement is amplified by a sense amplifier (not shown) or the like, and the write data is determined from the result.
[0031]
In the first embodiment, a polarity for expanding the depletion layer, in this example, a negative voltage, is applied to the P well 11 with reference to the potentials of the source region 14, the drain region 15, and the gate electrode 13. With this method, hot carrier injection with high injection efficiency can be achieved even when the maximum absolute value of the applied voltage is 10 V or less, for example, about 8 V. As a result, compared to the FN tunnel injection method, there is an advantage that the applied voltage can be reduced without lowering the writing speed.
[0032]
In order to efficiently perform the conventional CHE injection, a structure for concentrating a high electric field at the drain end is required. To this end, a high channel impurity concentration or a channel concentration near the drain end called halo is locally increased. A channel impurity structure and a steep drain impurity distribution structure are required.
In the first embodiment, since hot carriers are injected from the entire surface of the depletion layer formed in the channel formation region, it is not necessary to optimize the drain impurity distribution structure. This contributes to the reduction in the number of photomasks, the number of steps, and the cost. Although not shown, an impurity structure for reducing electric field concentration on the drain side, such as a normal LDD structure, can be employed, thereby eliminating disadvantages such as a decrease in withstand voltage and an increase in leak at the time of reading.
[0033]
[Second embodiment]
The second embodiment relates to a partial change of a bias application condition at the time of writing data. The structure of the memory transistor M is the same as the structure illustrated in FIGS. 1A and 1B. In the data write operation described with reference to FIGS. 2 and 3, by applying a voltage Vsub to the P well 11 with reference to the source region 14 and the drain region 15, the hot surface is depleted from the entire depletion layer formed in the channel formation region. The carrier injection itself is the same as in the first embodiment.
[0034]
In the second embodiment, a gate write voltage Vg having a polarity opposite to that of the substrate-side write voltage Vsub is applied to the gate electrode 13. This is different from the bias application condition at the time of data writing in the first embodiment.
[0035]
FIG. 10 is a graph showing the result of a study for examining the effect of gate write voltage application.
The change in the threshold voltage Vth with respect to the substrate-side write voltage Vsub was examined between when the gate write voltage Vg = 5 V was applied and when it was not applied. A sample in which the thickness of each layer of the ONO film was 2.47 nm, 6 nm, and 4 nm in order from the bottom layer was used. In the preparation of this sample, boron ions B ⁺ At an acceleration energy of 15 keV and a dose of 0.7 × 10 ^Thirteen cm ^-2 Was injected under the following conditions. The conditions for SHE injection were such that the source voltage Vs and the drain voltage Vd were 0 V, and the substrate-side write voltage Vsub applied to the P well 11 was changed from -5 V to -10 V. The duration of the pulse for applying the write voltage Vsub was constant at 1 ms.
[0036]
The difference in the initial stage of the change in the threshold voltage Vth when the substrate-side write voltage Vsub is increased to the negative side can be seen depending on whether or not the gate write voltage Vg is applied. That is, when the gate write voltage Vg is not applied, no change in the threshold voltage is observed until the substrate-side write voltage Vsub is -9.2 V, but the substrate-side write voltage Vsub becomes -8 by the application of the gate write voltage Vg = 5 V. The threshold voltage change starts around 0.0V. Since this difference becomes significant when the write pulse is shortened, the absolute value of the substrate-side write voltage Vsub can be reduced by applying the gate write voltage Vg.
[0037]
[Third Embodiment]
The third embodiment relates to a change in the transistor structure.
FIG. 11A is a plan view of the nonvolatile memory device according to the third embodiment. FIG. 11B is a cross-sectional view taken along line BB of FIG.
The nonvolatile memory device 3 has a memory transistor M ′ and a write voltage supply circuit 2 connected to the memory transistor. The operation of the write voltage supply circuit 2 and the basics of data write, erase, and read operations are the same as in the first and second embodiments.
[0038]
The memory transistor M ′ according to the third embodiment is formed on an SOI (Silicon On Insulator) substrate.
An insulating film 21 for performing dielectric isolation is formed on a substrate 20 made of a semiconductor or another material. On the insulating film 21, an SOI semiconductor layer 22 made of, for example, P-type single crystal silicon is formed. An element isolation insulating layer 23 is formed by partially insulating the SOI semiconductor layer 22. In the insulation, a part of the SOI semiconductor layer 22 is oxidized, or an insulator is embedded after the part is removed. By being surrounded by the element isolation insulating layer 23, the SOI semiconductor layer 22 is formed in an island shape for each memory transistor M '.
Such an SOI substrate is formed by a known method such as a so-called substrate bonding method or a SIMOX (Separation by Implanted Oxygen) method.
[0039]
The thickness of the SOI semiconductor layer 22 is generally on the order of several tens of nanometers, and more specifically depends on whether the memory transistor M ′ is to be fully depleted or partially depleted. On the SOI semiconductor layer 22, a stacked body of the charge storage film 12 and the gate electrode 13 having the same film structure as described in the first embodiment is formed. Further, a source region 14 similar to the first embodiment is formed in the semiconductor layer on one side of the gate electrode 13, and a drain region 15 similar to the first embodiment is formed in the semiconductor layer on the other side of the gate electrode 13. Have been. The depth of the source region 14 and the drain region 15 may be smaller than the thickness of the SOI semiconductor layer 22. However, in order to reduce the parasitic capacitance, the source region 14 and the drain region 15 are preferably formed deep until reaching the bottom of the SOI semiconductor layer 22 as illustrated in FIG. In response to this, as illustrated in FIG. 11A, a contact region 22a for applying the substrate-side write voltage Vsub is provided on the tip end side of the gate electrode 13. The contact region 22a is a P-type impurity region having a higher concentration than the SOI semiconductor layer 22.
[0040]
The write voltage supply circuit 2 is connected to the gate electrode 13, the source region 14, the drain region 15, and the contact region 22a. The write voltage supply circuit 2 applies the same substrate-side write voltage Vsub as in the first embodiment to the SOI semiconductor layer 22 during data writing, and holds at least the source region 14 and the drain region 15 at the reference potential Vss. Alternatively, a gate write voltage Vg may be applied to the gate electrode 13 as in the second embodiment.
[0041]
The third embodiment has the advantage that the substrate write voltage Vsub can be easily applied to each memory cell and the memory cell array can be easily formed because of the SOI element isolation structure. In addition, element isolation is achieved with an insulating film, there is almost no electrical interference between elements, and parasitic capacitance is small. Therefore, a high-speed memory with a low voltage can be realized.
[0042]
In the description so far, in the SHE injection method, a case where hot electrons are injected is defined as a data write operation. In the first to third embodiments, on the contrary, the case of extracting electrons or injecting holes may be defined as a data write operation. In that case, SHE injection is used for the data erasing operation.
Further, the memory transistors M and M ′ are not limited to the MONOS type, but may be a memory transistor such as an MNOS type in which charge storage means is spatially discretized, or an FG type memory transistor.
[0043]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to the charge injection method of the nonvolatile semiconductor memory device according to the present invention, it has a high injection efficiency at a low voltage and can prevent a decrease in charge retention characteristics.
According to the nonvolatile semiconductor memory device of the present invention, it is possible to provide a nonvolatile semiconductor memory device including means for supplying a write voltage at the time of writing data in order to realize the above-described charge injection method.
[Brief description of the drawings]
FIG. 1A is a plan view of a nonvolatile memory device according to a first embodiment, and FIG. 1B is a cross-sectional view taken along line AA of FIG.
FIG. 2 is an energy band diagram of a well surface portion, a first potential barrier layer, and a main charge storage layer when a substrate-side write voltage is applied in the memory transistor of the first embodiment.
FIG. 3 is a diagram schematically showing a charge injection operation in the memory transistor according to the first embodiment;
FIG. 4 is a graph showing the dependence of the threshold voltage on the substrate-side write pulse time when the thickness of the first potential barrier layer is 3 nm.
FIG. 5 is a graph showing the dependence of the threshold voltage on the substrate-side write pulse time when the thickness of the first potential barrier layer is 4 nm.
FIG. 6 is a graph showing the dependence of the threshold voltage on the substrate-side write pulse time when the thickness of the first potential barrier layer is 6 nm.
FIG. 7 is a graph showing a comparison between charge retention characteristics when the first potential barrier layer is 6 nm and when it is 2.7 nm.
FIG. 8 is a graph showing the substrate-side write pulse duration dependency of the threshold voltage when the substrate write voltage value is changed as a parameter.
FIG. 9 is a graph showing the dependence of the threshold voltage on the substrate-side write voltage when the dose at the time of ion implantation for adjusting the threshold voltage is changed as a parameter.
FIG. 10 is a graph showing the dependence of a threshold voltage on a substrate-side write voltage in a study for examining the effect of the presence or absence of gate write voltage application in the second embodiment.
FIG. 11A is a plan view of a nonvolatile memory device according to a third embodiment, and FIG. 11B is a cross-sectional view taken along line BB of FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Non-volatile memory device, 2 ... Write voltage supply circuit, 3 ... Non-volatile memory device, 10 ... Semiconductor substrate, 11 ... Well, 11a ... Contact region, 12b ... Main charge storage layer, 12a ... First potential barrier layer , 12c: second potential barrier layer, 12: charge storage film, 13: gate electrode, 14: source region, 15: drain region, 20: substrate, 21: insulating film, 22a: contact region, 22: SOI semiconductor layer , 23 ... element isolation insulating layer, M ... memory transistor, T _Vsub ... Pulse duration, Vd ... Drain voltage, Vg ... Gate write voltage, Vs ... Source voltage, Vss ... Reference voltage, Vsub ... Substrate write voltage, Vth ... Threshold voltage

Claims

半導体基板に形成され第１導電型半導体からなるウェルと、
前記ウェルに形成され第２導電型半導体からなるソース領域と、
前記ウェルに前記ソース領域と離れて形成され第２導電型半導体からなるドレイン領域と、
少なくとも前記ソース領域と前記ドレイン領域の間のウェル領域の上に形成され電荷蓄積能力を有する電荷蓄積膜と、
前記電荷蓄積膜の上に形成されているゲート電極と、
前記ウェル、前記ソース領域、前記ドレイン領域に接続され、データの書き込み時に、前記ソース領域の電位および前記ドレイン領域の電位を基準として、前記ソース領域および前記ドレイン領域と前記ウェルとの間の空乏層が無バイアス時より拡がる極性の電圧を前記ウェルに印加し、前記空乏層内でアバランシェ降伏を生じさせ、前記アバランシェ降伏で発生させた電荷のうち前記ウェルに印加した電圧と同じ極性の電荷を前記電荷蓄積膜に注入させる書き込み電圧供給回路と、
を有している不揮発性半導体メモリ装置。A well formed on a semiconductor substrate and made of a first conductivity type semiconductor;
A source region formed in the well and made of a second conductivity type semiconductor;
A drain region formed in the well away from the source region and made of a second conductivity type semiconductor;
A charge storage film formed on at least a well region between the source region and the drain region and having a charge storage capability;
A gate electrode formed on the charge storage film;
A depletion layer connected to the well, the source region, and the drain region, and a depletion layer between the source region and the drain region and the well with respect to a potential of the source region and a potential of the drain region when data is written; Applying a voltage having a polarity that spreads more than when no bias is applied to the well, causing an avalanche breakdown in the depletion layer, and among charges generated by the avalanche breakdown, charges having the same polarity as the voltage applied to the well. A write voltage supply circuit for injecting into the charge storage film,
A nonvolatile semiconductor memory device comprising:

前記書き込み電圧供給回路が、さらに前記ゲート電極に接続され、データの前記書き込み時に、前記ウェルに印加した電圧と逆極性の電圧を前記ゲート電極に印加する
請求項１に記載の不揮発性半導体メモリ装置。2. The nonvolatile semiconductor memory device according to claim 1, wherein the write voltage supply circuit is further connected to the gate electrode, and applies a voltage having a polarity opposite to a voltage applied to the well to the gate electrode during the data writing. 3. .

基板の上に形成されている絶縁層と、
前記絶縁層の上に形成され第１導電型半導体からなる半導体層と、
前記半導体層に形成され第２導電型半導体からなるソース領域と、
前記半導体層に前記ソース領域と離れて形成され第２導電型半導体からなるドレイン領域と、
少なくとも前記ソース領域と前記ドレイン領域の間の半導体層の領域の上に形成され電荷蓄積能力を有する電荷蓄積膜と、
前記電荷蓄積膜の上に形成されているゲート電極と、
前記半導体層、前記ソース領域、前記ドレイン領域に接続され、データの書き込み時に、前記ソース領域の電位および前記ドレイン領域の電位を基準として、前記ソース領域および前記ドレイン領域と前記半導体層との間の空乏層が無バイアス時より拡がる極性の電圧を前記半導体層に印加し、前記空乏層内でアバランシェ降伏を生じさせ、前記アバランシェ降伏で発生させた電荷のうち前記半導体層に印加した電圧と同じ極性の電荷を前記電荷蓄積膜に注入させる書き込み電圧供給回路と、
を有している不揮発性半導体メモリ装置。An insulating layer formed on the substrate,
A semiconductor layer formed on the insulating layer and made of a first conductivity type semiconductor;
A source region formed in the semiconductor layer and made of a second conductivity type semiconductor;
A drain region formed in the semiconductor layer and separated from the source region and made of a second conductivity type semiconductor;
A charge storage film formed on at least a region of the semiconductor layer between the source region and the drain region and having a charge storage capability;
A gate electrode formed on the charge storage film;
The semiconductor layer, the source region, connected to the drain region, at the time of data writing, with reference to the potential of the source region and the potential of the drain region, between the source region and the drain region and the semiconductor layer The depletion layer is applied to the semiconductor layer with a voltage having a polarity that spreads more than when no bias is applied, causing avalanche breakdown in the depletion layer, and the same polarity as the voltage applied to the semiconductor layer among charges generated by the avalanche breakdown. A write voltage supply circuit for injecting the charge of
A nonvolatile semiconductor memory device comprising:

前記書き込み電圧供給回路が、さらに前記ゲート電極に接続され、データの前記書き込み時に、前記半導体層に印加した電圧と逆極性の電圧を前記ゲート電極に印加する
請求項３に記載の不揮発性半導体メモリ装置。4. The nonvolatile semiconductor memory according to claim 3, wherein the write voltage supply circuit is further connected to the gate electrode, and applies a voltage having a polarity opposite to a voltage applied to the semiconductor layer to the gate electrode during the data writing. apparatus.

半導体基板に形成され第１導電型半導体からなるウェルと、前記ウェルに形成され第２導電型半導体からなるソース領域と、前記ウェルに前記ソース領域と離れて形成され第２導電型半導体からなるドレイン領域と、少なくとも前記ソース領域と前記ドレイン領域の間のウェル領域の上に形成され電荷蓄積能力を有する電荷蓄積膜と、前記電荷蓄積膜の上に形成されているゲート電極と、を有している不揮発性半導体メモリ装置の電荷注入方法であって、
データの書き込み時に、前記ソース領域の電位および前記ドレイン領域の電位を基準として、前記ソース領域および前記ドレイン領域と前記ウェルとの間の空乏層が無バイアス時より拡がる極性の電圧を前記ウェルに印加し、前記空乏層内でアバランシェ降伏を生じさせ、前記アバランシェ降伏で発生させた電荷のうち前記ウェルに印加した電圧と同じ極性の電荷を前記電荷蓄積膜に注入する
不揮発性半導体メモリ装置の電荷注入方法。A well formed on a semiconductor substrate and made of a first conductivity type semiconductor, a source region formed on the well and made of a second conductivity type semiconductor, and a drain formed on the well and separated from the source region and made of a second conductivity type semiconductor A region, a charge storage film formed on at least a well region between the source region and the drain region and having a charge storage capability, and a gate electrode formed on the charge storage film. Charge injection method for a nonvolatile semiconductor memory device,
At the time of writing data, a voltage having a polarity in which a depletion layer between the source region and the drain region and the well expands more than when no bias is applied to the well based on the potential of the source region and the potential of the drain region. Avalanche breakdown in the depletion layer and charge injection of a nonvolatile semiconductor memory device in which charges having the same polarity as the voltage applied to the well among charges generated by the avalanche breakdown are injected into the charge storage film; Method.

基板の上に形成されている絶縁層と、前記絶縁層の上に形成され第１導電型半導体からなる半導体層と、前記半導体層に形成され第２導電型半導体からなるソース領域と、前記半導体層に前記ソース領域と離れて形成され第２導電型半導体からなるドレイン領域と、少なくとも前記ソース領域と前記ドレイン領域の間の半導体層の領域の上に形成され電荷蓄積能力を有する電荷蓄積膜と、前記電荷蓄積膜の上に形成されているゲート電極と、を有している不揮発性半導体メモリ装置の電荷注入方法であって、
データの書き込み時に、前記ソース領域の電位および前記ドレイン領域の電位を基準として、前記ソース領域および前記ドレイン領域と前記半導体層との間の空乏層が無バイアス時より拡がる極性の電圧を前記半導体層に印加し、前記空乏層内でアバランシェ降伏を生じさせ、前記アバランシェ降伏で発生させた電荷のうち前記半導体層に印加した電圧と同じ極性の電荷を前記電荷蓄積膜に注入する
不揮発性半導体メモリ装置の電荷注入方法。An insulating layer formed on a substrate, a semiconductor layer formed on the insulating layer and made of a first conductivity type semiconductor, a source region formed on the semiconductor layer and made of a second conductivity type semiconductor, A drain region formed of a second conductivity type semiconductor and separated from the source region in a layer; and a charge storage film formed on at least a region of the semiconductor layer between the source region and the drain region and having a charge storage capability. A gate electrode formed on the charge storage film, a charge injection method for a nonvolatile semiconductor memory device, comprising:
At the time of writing data, a voltage having a polarity in which a depletion layer between the source region and the drain region and the semiconductor layer is wider than when no bias is applied to the semiconductor layer with reference to the potential of the source region and the potential of the drain region. Avalanche breakdown in the depletion layer, and injects into the charge storage film charges of the same polarity as the voltage applied to the semiconductor layer among charges generated by the avalanche breakdown. Charge injection method.