【０００１】
【発明の属する技術分野】
本発明は、電流加算型のＤ／Ａ（ディジタル／アナログ）コンバータ及び自動補正方法に関する。
【０００２】
【従来の技術】
図６は、従来の電流加算型Ｄ／Ａコンバータの構成を示す回路図である。
この図において、電流加算型Ｄ／Ａコンバータは、ＰチャネルトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５と、ＮチャネルトランジスタＮ１と、オペアンプ１１と、バイアス抵抗Ｒｒｅｆと、入力されるディジタルデータに応じて電流を制御する電流セルマトリクス部１０と、この電流セルマトリクス部１０の出力と接地との間に介挿入される出力抵抗Ｒｏとを備えている。
【０００３】
電流セルマトリクス部１０は、入力されるディジタルデータにより電流値を変化させる構成を採るもので、例えば４ビットのＤ／Ａコンバータであれば、０〜１５のディジタルデータに対応して電流値を変化させるため、同一電流源を１５個有している。そして、それらの電流源をオンオフ制御することで、「０」を含めて１６段階の電流値を制御する。つまり、「０」の場合は全てオフし、電流値を「０」とする。また、「１５」の場合は同一電流源を全てオンにして一つ電流源の電流値×１５の電流を流すようにする。
【０００４】
出力電圧Ｖｏを取り出すための出力抵抗Ｒｏに流れる出力電流Ｉｏは、電流セルマトリクス部１０で制御されて以下の最終出力電圧Ｖｏが得られる。
Ｖｏ＝Ｉｏ×Ｒｏ
【０００５】
電流セルマトリクス部１０内の複数の電流源を同一特性にするために、それらに共通のリファレンスを与える必要があり、そのリファレンスを発生しているのがＰチャネルトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５及びＮチャネルトランジスタＮ１及びオペアンプ１１並びにバイアス抵抗Ｒｒｅｆである。
【０００６】
ここで発生したリファレンス電流をカレントミラーし、電流セルマトリクス部１０で使用する。リファレンス電流はＰチャネルトランジスタＰ１−Ｐ２に流れる電流であり、カレントミラーされているＰチャネルトランジスタＰ３−Ｐ４−Ｐ５は、ＰチャネルトランジスタＰ２のゲート電圧を決定するための補助回路である。
【０００７】
ＰチャネルトランジスタＰ１−Ｐ２に流れる電流を決定しているのはバイアス電圧Ｖｒｅｆとバイアス抵抗Ｒｒｅｆである。つまり、バイアス電圧Ｖｒｅｆはオペアンプ１１の正側端子に入力され、仮想接地により負側端子をバイアス電圧Ｖｒｅｆにするようにオペアンプ１１の出力が調整される。オペアンプ１１の出力は、ＮチャネルトランジスタＮ１のゲート電圧となり、ＮチャネルトランジスタＮ１の電流値を制御し、オペアンプ１１の負側端子がバイアス電圧Ｖｒｅｆになるよう調整される。
【０００８】
つまり、ＰチャネルトランジスタＰ１−Ｐ２に流れるバイアス電流Ｉｒｅｆは下記のようになる。
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｒｅｆ
【０００９】
また、バイアス電流Ｉｒｅｆは電流セルマトリクス部１０の電流源のリファレンスに使われるので
Ｉｏ＝Ａ×Ｉｒｅｆ（Ａ：ミラー比）
となる。
【００１０】
結局、最終出力電圧Ｖｏはリファレンスも考慮にいれると、
Ｖｏ＝Ａ×Ｖｒｅｆ／Ｒｒｅｆ×Ｒｏ
＝Ａ×Ｖｒｅｆ×Ｒｏ／Ｒｒｅｆ（Ａ：ミラー比）
となり、出力抵抗Ｒｏとバイアス抵抗Ｒｒｅｆの相対比、基準電圧Ｖｒｅｆの絶対値、ミラー比を決定するＰチャネルトランジスタＰ１−Ｐ２のトランジスタサイズと電流セルマトリクス部１０のトランジスタサイズの比が、振幅（ゲイン）を決めることがわかる。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のＤ／Ａコンバータにおいては、次のような問題がある。すなわち、バイアス電圧Ｖｒｅｆに比例してゲインが変わるので、生産した製品にバイアス電圧Ｖｒｅｆのばらつきがあると、そのばらつきに比例してゲインが変わってしまい、均一な品質を保つことが難しい。なお、ゲインが変わるその他の要因としては、出力抵抗Ｒｏとバイアス抵抗Ｒｒｅｆの比の精度やミラー比がある。
【００１２】
本発明は係る点に鑑みてなされたものであり、ゲインのばらつきを最小限に抑えることができるＤ／Ａコンバータ及び自動補正方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に係る発明のＤ／Ａコンバータは、入力ディジタルデータに応じた大きさの電流を生成する電流生成手段と、前記電流生成手段に与えるバイアスを生成するバイアス生成手段とを具備するＤ／Ａコンバータにおいて、前記電流生成手段の出力を所望の値と比較する比較手段と、前記比較手段の比較結果に基づいて前記バイアス生成手段におけるバイアス抵抗を調整して前記電流生成手段の出力を前記所望の値に一致させるバイアス抵抗調整手段と、を具備する構成を採る。
【００１４】
この構成によれば、電流生成手段にバイアスを与えるバイアス生成手段のバイアス抵抗値の調整を可能としたので、ゲイン誤差のばらつきを最小限に抑えたＤ／Ａコンバータを実現できる。
【００１５】
請求項２に係る発明のＤ／Ａコンバータは、入力ディジタルデータに応じた大きさの電流を生成する電流生成手段と、前記電流生成手段に与えるバイアスを生成するバイアス生成手段とを具備するＤ／Ａコンバータにおいて、前記電流生成手段の出力を所望の値と比較する比較手段と、前記比較手段の比較結果に基づいて前記バイアス生成手段におけるバイアス電圧を調整して前記電流生成手段の出力を前記所望の値に一致させるバイアス電圧調整手段と、を具備する構成を採る。
【００１６】
この構成によれば、電流生成手段にバイアスを与えるバイアス生成手段のバイアス電圧の調整を可能としたので、ゲイン誤差のばらつきを最小限に抑えたＤ／Ａコンバータを実現できる。
【００１７】
請求項３に係る発明のＤ／Ａコンバータは、入力ディジタルデータに応じた大きさの電流を生成する電流生成手段と、前記電流生成手段に与えるバイアスを生成するバイアス生成手段とを具備するＤ／Ａコンバータにおいて、前記電流生成手段の出力を所望の値と比較する比較手段と、前記比較手段の比較結果に基づいて前記電流生成手段におけるゲインを調整して前記電流生成手段の出力を前記所望の値に一致させるゲイン調整手段と、を具備する構成を採る。
【００１８】
この構成によれば、電流生成手段におけるゲイン調整を可能としたので、ゲイン誤差のばらつきを最小限に抑えたＤ／Ａコンバータを実現できる。
【００１９】
請求項４に係る発明のＤ／Ａコンバータは、入力ディジタルデータに応じた大きさの電流を生成する電流生成手段と、前記電流生成手段に与えるバイアスを生成するバイアス生成手段とを具備するＤ／Ａコンバータにおいて、前記電流生成手段の出力を電圧として取り出す出力抵抗と、前記出力抵抗により取り出された前記電流源の出力と所望の値とを比較する比較手段と、前記比較手段の比較結果に基づいて前記出力抵抗の値を調整して前記電流生成手段の出力が前記所望の値に一致させる出力抵抗調整手段と、を具備する構成を採る。
【００２０】
この構成によれば、電流生成手段の出力を電圧として取り出す出力抵抗の値を調整可能としたので、ゲイン誤差のばらつきを最小限に抑えたＤ／Ａコンバータを実現できる。
【００２１】
請求項５に係る発明の半導体集積回路は、請求項１から請求項４のいずれかに係る発明のＤ／Ａコンバータを具備する構成を採る。
【００２２】
この構成によれば、ゲイン誤差のばらつきが極めて小さいＤ／Ａコンバータを備えた半導体集積回路を提供することができる。
【００２３】
請求項６に係る発明の半導体集積回路は、請求項１から請求項４のいずれかに係る発明のＤ／Ａコンバータを複数具備し、各Ｄ／Ａコンバータの前記電流生成手段の出力と比較する所望の値を全てのＤ／Ａコンバータで共通化した構成を採る。
【００２４】
この構成によれば、Ｄ／Ａコンバータを複数備えていてもゲイン誤差のばらつきを極めて小さくすることができる。したがって、従来よりも高性能な半導体集積回路を提供することができる。
【００２５】
請求項７に係る発明の自動補正方法は、入力ディジタルデータに応じた大きさの電流を生成する電流生成手段と、前記電流生成手段に与えるバイアスを生成するバイアス生成手段とを具備するＤ／Ａコンバータの自動補正方法であって、前記電流生成手段の出力を所望の値と比較し、その比較結果に基づいて前記バイアス生成手段におけるバイアス抵抗又はバイアス電圧又は前記電流生成手段におけるゲイン又は前記電流生成手段の出力を電圧として取り出す出力抵抗のうち少なくとも一つを調整して前記電流生成手段の出力を前記所望の値に一致させる。
【００２６】
この方法によれば、ゲイン誤差のばらつきが極めて小さいＤ／Ａコンバータを実現することができる。
【００２７】
【発明の実施の形態】
本発明の骨子は、入力ディジタルデータに応じた大きさの電流を生成する電流生成手段の出力を所望の値と比較し、その比較結果に基づいて電流生成手段にバイアスを与えるバイアス生成手段におけるバイアス抵抗又はバイアス電圧又は電流生成手段におけるゲイン又は電流生成手段の出力を電圧として取り出す出力抵抗のうち少なくとも１を調整して、電流生成手段の出力を所望の値に一致させることである。
【００２８】
（実施の形態１）
図１は、本発明の実施の形態１に係るＤ／Ａコンバータの構成を示す回路図である。なお、本実施の形態に係るＤ／Ａコンバータは電流加算型のＤ／Ａコンバータである。
【００２９】
この図において、本実施の形態に係るＤ／Ａコンバータは、出力電圧Ｖｏを所望のリファレンス電圧Ｖｒｅｆ１と比較するコンパレータ１２と、バイアス抵抗Ｒｒｅｆ１〜Ｒｒｅｆ３を切り替えるスイッチＳＷｒｅｆと、コンパレータ１２における比較結果からスイッチＳＷｒｅｆの切り替えを行う電圧判定回路１３とを備えている。
【００３０】
次に、本実施の形態に係るＤ／Ａコンバータの動作について説明する。
まず、通常の設計値通りのバイアス抵抗Ｒｒｅｆ１〜Ｒｒｅｆ３を接続するようスイッチＳＷｒｅｆをオンする。この場合、ディジタル値はどんな値でも良いがフルスケール値として、これ以降説明する。フルスケール値にするために、電流セルマトリクス部１０の電流源を全てオンする。ここで設計値として出力電圧Ｖｏは所望のリファレンス電圧Ｖｒｅｆ１と同一になる筈である。しかしながら、前記のばらつきにより出力電圧Ｖｏは所望の値とはならない。そこで、その差分をコンパレータ１２で所望のリファレンス電圧Ｖｒｅｆ１と比較する。
【００３１】
電圧判定回路１３は、出力電圧Ｖｏが所望のリファレンス電圧Ｖｒｅｆ１より高ければバイアス抵抗Ｒｒｅｆ１〜Ｒｒｅｆ３が大きくなるようスイッチＳＷｒｅｆを切り替える。これによりバイアス電流Ｉｒｅｆが小さくなり、ミラーされた出力電流Ｉｏも小さくなる。これにより出力電圧Ｖｏが低くなる。他方、電圧判定回路１３は、出力電圧Ｖｏが所望のリファレンス電圧Ｖｒｅｆ１より低ければバイアス抵抗Ｒｒｅｆ１〜Ｒｒｅｆ３が小さくなるようスイッチＳＷｒｅｆを切り替える。これによりバイアス電流Ｉｒｅｆが大きくなり、ミラーされた出力電流Ｉｏも大きくなって出力電圧Ｖｏが高くなる。
【００３２】
この動作を繰り返し行えば、所望のリファレンス電圧Ｖｒｅｆ１に近い値又は略一致した値となる。そして、所望のリファレンス電圧Ｖｒｅｆ１に近い値又は略一致した値となると、電圧判定回路１３は、そのときのスイッチＳＷｒｅｆのオン条件を保持しておく。これにより、通常のＤ／Ａコンバータとして使用すれば、フルスケール値が設計値通りのＤ／Ａコンバータが得られる。
【００３３】
このように、本実施の形態に係るＤ／Ａコンバータによれば、複数のバイアス抵抗Ｒｒｅｆ１〜Ｒｒｅｆ３をスイッチＳＷｒｅｆで切り替えできるようにし、コンパレータ１２がＤ／Ａコンバータの出力電圧Ｖｏを所望のリファレンス電圧Ｖｒｅｆ１と比較して、出力電圧Ｖｏがリファレンス電圧Ｖｒｅｆ１に近くなるまで電圧判定回路１３がコンパレータ１２の比較結果からスイッチＳＷｒｅｆの切り替えを行いバイアス抵抗を調整するので、ゲイン誤差のばらつきが極めて小さいＤ／Ａコンバータを実現することができる。
【００３４】
なお、上記実施の形態では、３個のバイアス抵抗Ｒｒｅｆ１〜Ｒｒｅｆ３でバイアス電流Ｉｒｅｆを変えるようにしたが、当然ながらバイアス抵抗の数に限定は無く任意である。
【００３５】
（実施の形態２）
図２は、本発明の実施の形態２に係るＤ／Ａコンバータの構成を示す回路図である。この図において、本実施の形態に係るＤ／Ａコンバータは、出力電圧Ｖｏを所望の電圧Ｖｒｅｆ１と比較するコンパレータ１２と、コンパレータ１２の比較結果からバイアス電圧Ｖｒｅｆを設定する電圧判定回路２０とを備えている。
【００３６】
次に、本実施の形態に係るＤ／Ａコンバータの動作について説明する。
まず、通常の設計値通りの電圧値Ｖｒｅｆになるよう設定する。この場合、実施の形態１で説明したようにディジタル値はどんな値でも良いが、フルスケール値として、これ以降説明する。フルスケール値にするため、電流セルマトリクス部１０のスイッチを全てオンにする。ここで設計値として出力電圧Ｖｏは所望の電圧Ｖｒｅｆ１と同一になる筈であるが、前記のばらつきにより出力電圧Ｖｏは所望の値とはならない。その差分をコンパレータ１２で所望のリファレンス電圧Ｖｒｅｆ１と比較する。
【００３７】
電圧判定回路２０は、出力電圧Ｖｏが所望のリファレンス電圧Ｖｒｅｆ１より高ければ、バイアス電圧Ｖｒｅｆが低くなるようバイアス電圧Ｖｒｅｆを調整する。これによりバイアス電流Ｉｒｅｆが小さくなり、ミラーされたＩｏも小さくなって出力電圧Ｖｏが低くなる。他方、出力電圧Ｖｏが所望のリファレンス電圧Ｖｒｅｆ１より低ければ、バイアス電圧Ｖｒｅｆが高くなるようバイアス電圧Ｖｒｅｆを調整する。これによりバイアス電流Ｉｒｅｆが大きくなり、ミラーされたＩｏも大きくなって、出力電圧Ｖｏが高くなる。この動作を繰り返し行うことにより、所望のリファレンス電圧Ｖｒｅｆ１に近い値となる。電圧判定回路２０はバイアス電圧Ｖｒｅｆを保持しておくので、通常のＤ／Ａコンバータとして使用すればフルスケール値が設計値通りのＤ／Ａコンバータとなる。
【００３８】
このように、本実施の形態に係るＤ／Ａコンバータによれば、電流セルマトリクス部１０に与えるバイアス電圧Ｖｒｅｆを調整できるようにしたので、Ｄ／Ａコンバータの出力調整が可能となり、実施の形態１と同様にゲイン誤差のばらつきが極めて小さいＤ／Ａコンバータを実現することができる。
【００３９】
（実施の形態３）
図３は、本発明の実施の形態３に係るＤ／Ａコンバータの構成を示す回路図である。この図において、本実施の形態に係るＤ／Ａコンバータは、その出力電圧Ｖｏを所望のリファレンス電圧Ｖｒｅｆ１と比較するコンパレータ１２と、コンパレータ１２の比較結果から電流セルマトリクス部１０のゲイン設定信号を出力する電圧判定回路３０と、電圧判定回路３０からのゲイン設定信号に応じて電流セルマトリクス部１０のゲインを調整するゲイン調整回路３１とを備えている。
【００４０】
次に、本実施の形態に係るＤ／Ａコンバータの動作について説明する。
まず、通常の設計値通りの振幅最大値を出力するようゲイン調整回路３１を設定する。この場合、ディジタル値はどんな値でも良いが、フルスケール値にすると調整が負側にしか調整できなくなるので注意を要する。ここで設計値として出力電圧Ｖｏは所望のリファレンス電圧Ｖｒｅｆ１と同一になる筈であるが、前記のばらつきにより、出力電圧Ｖｏは所望の値とはならない。その差分をコンパレータ１２で所望のリファレンス電圧Ｖｒｅｆ１と比較する。
【００４１】
電圧判定回路３０は、出力電圧Ｖｏが所望のリファレンス電圧Ｖｒｅｆ１より高ければ、出力電圧Ｖｏを下げるゲイン設定信号をゲイン調整回路３１に入力する。ゲイン調整回路３１は、設計の中心値から振幅最大値の差に倍数を掛ける計算を行って倍数を大きくする。例えば最大片側振幅が「５００」として設計し、初期値を１倍としておく。その後、電圧判定回路３０から出力電圧Ｖｏが所望のリファレンス電圧Ｖｒｅｆ１より高いと判定された信号が送られてくると、倍数を「１．０１」倍にする。これにより、最大片側振幅が「５０５」となり、出力電圧Ｖｏが高くなる。
【００４２】
他方、出力電圧Ｖｏが所望のリファレンス電圧Ｖｒｅｆ１より低ければ、出力電圧Ｖｏを上げるゲイン設定信号をゲイン調整回路３１に入力する。ゲイン調整回路３１は、設計の中心値から振幅最大値の差に倍数を掛ける演算を行い、倍数を小さくする。例えば最大片側振幅が「５００」として設計し、初期値を「１」倍としておく。
【００４３】
その後、電圧判定回路３０から出力電圧Ｖｏが所望のリファレンス電圧Ｖｒｅｆ１より低いと判定された信号が送られてくると、倍数を「０．９９」倍にする。これにより、最大片側振幅が「４９５」となり、出力電圧Ｖｏが低くなる。この動作を繰り返し行うことにより、所望のリファレンス電圧Ｖｒｅｆ１に近い値となる。ゲイン調整回路３１は調整した倍数を保持することから、通常のＤ／Ａコンバータとして使用すれば最大振幅値が設計値通りのＤ／Ａコンバータとなる。
【００４４】
このように、本実施の形態に係るＤ／Ａコンバータによれば、電流セルマトリクス部１０のゲインを調整できるようにしたので、Ｄ／Ａコンバータの出力調整が可能となり、実施の形態１と同様にゲイン誤差のばらつきが極めて小さいＤ／Ａコンバータを実現することができる。
【００４５】
（実施の形態４）
図４は、本発明の実施の形態４に係るＤ／Ａコンバータの構成を示す回路図である。この図において、本実施の形態に係るＤ／Ａコンバータは、その出力電圧Ｖｏを所望のリファレンス電圧Ｖｒｅｆ１と比較するコンパレータ１２と、出力抵抗Ｒｏ１〜Ｒｏ３と、出力抵抗Ｒｏ１〜Ｒｏ３の切り替えを行うスイッチＳＷｏと、コンパレータ１２の比較結果からスイッチＳＷｏの切り替えを行う電圧判定回路４０とを備えている。
【００４６】
次に、本実施の形態に係るＤ／Ａコンバータについて説明する。
まず、通常の設計値通りの出力抵抗Ｒｏ１〜Ｒｏ３を接続するようスイッチＳＷｏをオンする。この場合、ディジタル値はどんな値でも良いがフルスケール値として、これ以降説明する。フルスケール値にするため、電流セルマトリクス部１０の電流源を全てオンする。ここで設計値として出力電圧Ｖｏは所望のリファレンス電圧Ｖｒｅｆ１と同一になる筈であるが、前記のばらつきにより出力電圧Ｖｏは所望の値とはならない。その差分をコンパレータ１２で所望のリファレンス電圧Ｖｒｅｆ１と比較する。
【００４７】
電圧判定回路４０は、出力電圧Ｖｏが所望のリファレンス電圧Ｖｒｅｆ１より高ければ、出力抵抗Ｒｏ１〜Ｒｏ３が小さくなるようにスイッチＳＷｏの切り替えを行う。これにより、出力電流Ｉｏが変化することなく出力電圧Ｖｏが低くなる。他方、出力電圧Ｖｏが所望のリファレンス電圧Ｖｒｅｆ１より低ければ、出力抵抗Ｒｏ１〜Ｒｏ３が大きくなるようにスイッチＳＷｏの切り替えを行う。これにより、出力電流Ｉｏが変化することなく出力電圧Ｖｏが高くなる。この動作を繰り返し行うことによって、所望のリファレンス電圧Ｖｒｅｆ１に近い値となる。電圧判定回路４０はスイッチＳＷのオン条件を保持することから、通常のＤ／Ａコンバータとして使用することによって、フルスケール値が設計値通りのＤ／Ａコンバータを実現できる。
【００４８】
このように、本実施の形態に係るＤ／Ａコンバータによれば、電流セルマトリクス部１０の出力を電圧として取り出す出力抵抗の値を調整できるようにしたので、Ｄ／Ａコンバータの出力調整が可能となり、実施の形態１と同様にゲイン誤差のばらつきが極めて小さいＤ／Ａコンバータを実現することができる。
【００４９】
なお、上記実施の形態１〜４のＤ／Ａコンバータは、それ単体での使用も勿論可能であるが、半導体集積回路に内蔵させても勿論構わない。
【００５０】
また、上記実施の形態１〜４のＤ／Ａコンバータ夫々における出力調整方法を、他のＤ／Ａコンバータの出力調整方法と組み合わせるようにしても良い。例えば、実施の形態１のバイアス抵抗調整方法と実施の形態２のバイアス電圧調整方法とを組み合わせる。
【００５１】
（実施の形態５）
図５は、本発明の実施の形態５に係る半導体集積回路のＤ／Ａコンバータ部の構成を示す回路図である。この図において、本実施の形態に係る半導体集積回路は、実施の形態１に係るＤ／Ａコンバータを２つ備えたものであり、それぞれのリファレンス電圧Ｖｒｅｆ１を共通化した構成を採る。
【００５２】
実施の形態１に係るＤ／Ａコンバータは、所望のリファレンス電圧Ｖｒｅｆ１に調整することができるが、絶対値的には合わせることは難しい。その理由はリファレンス電圧Ｖｒｅｆ１自体にばらつきが含まれるため、実際の設計値通りにするためにはリファレンス電圧Ｖｒｅｆ１自体の精度が必要であるからである。
【００５３】
しかしながら、実際のところＤ／Ａコンバータ自体に絶対精度を望まれることは極稀であり、大体の場合においてＤ／Ａコンバータを複数配置したときのＤ／Ａコンバータ同士の相対精度が重要になる。例えば無線通信装置のＩ、Ｑの直交変調に使用するため、ＩとＱそれぞれにＤ／Ａコンバータを使用する場合、Ｉ、Ｑのゲイン誤差が送信特性を劣化させるイメージリークを発生させる。これを除去するためにはＩ、Ｑのゲイン誤差を無くすことが重要になるため、Ｄ／Ａコンバータ同士の相対精度が必要となる。
【００５４】
ここで、実施の形態１に係るＤ／Ａコンバータを使用して、所望のリファレンス電圧Ｖｒｅｆ１はばらつきにより適当な値となってしまうが、リファレンス電圧Ｖｒｅｆ１を共通にすることで、この値を基準としてＤ／Ａコンバータのゲインは合わせ込まれる。したがって、Ｉ、Ｑのゲイン誤差は生じない。
【００５５】
このように、本実施の形態に係る半導体集積回路によれば、２つのＤ／Ａコンバータそれぞれのリファレンス電圧Ｖｒｅｆ１を共通化したので、ゲイン精度の高い高性能な半導体集積回路を実現することができる。
【００５６】
なお、本実施の形態の半導体集積回路は、実施の形態１に係るＤ／Ａコンバータを用いたが、それ以外に実施の形態２、実施の形態３、または、実施の形態４のいずれのＤ／Ａコンバータを用いても構わない。
【００５７】
【発明の効果】
以上説明したように、本発明よれば、ゲイン誤差のばらつきが極めて小さいＤ／Ａコンバータを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るＤ／Ａコンバータの構成を示す回路図
【図２】本発明の実施の形態２に係るＤ／Ａコンバータの構成を示す回路図
【図３】本発明の実施の形態３に係るＤ／Ａコンバータの構成を示す回路図
【図４】本発明の実施の形態４に係るＤ／Ａコンバータの構成を示す回路図
【図５】本発明の実施の形態５に係る半導体集積回路のＤ／Ａコンバータ部の構成を示す回路図
【図６】従来のＤ／Ａコンバータの構成を示す回路図
【符号の説明】
１０ 電流セルマトリクス部
１１ オペアンプ
１２ コンパレータ
１３、２０、３０、４０ 電圧判定回路
３１ ゲイン調整回路
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５ Ｐチャネルトランジスタ
Ｎ１ Ｎチャネルトランジスタ
Ｒｏ、Ｒｏ１、Ｒｏ２、Ｒｏ３ 出力抵抗
Ｒｒｅｆ、Ｒｒｅｆ１、Ｒｒｅｆ２、Ｒｒｅｆ３ バイアス抵抗
ＳＷｒｅｆ、ＳＷｏ スイッチ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a current addition type D / A (digital / analog) converter and an automatic correction method.
[0002]
[Prior art]
FIG. 6 is a circuit diagram showing a configuration of a conventional current addition type D / A converter.
In the figure, a current addition type D / A converter is configured according to P-channel transistors P1, P2, P3, P4, P5, an N-channel transistor N1, an operational amplifier 11, a bias resistor Rref, and input digital data. It comprises a current cell matrix section 10 for controlling a current, and an output resistor Ro inserted between the output of the current cell matrix section 10 and the ground.
[0003]
The current cell matrix section 10 changes the current value according to the input digital data. For example, in the case of a 4-bit D / A converter, the current cell matrix section 10 changes the current value corresponding to 0 to 15 digital data. For this purpose, 15 identical current sources are provided. Then, by turning on and off these current sources, the current values in 16 stages including “0” are controlled. That is, in the case of “0”, all are turned off, and the current value is set to “0”. In the case of "15", all the same current sources are turned on so that a current of one current source × 15 flows.
[0004]
The output current Io flowing through the output resistor Ro for extracting the output voltage Vo is controlled by the current cell matrix unit 10, and the following final output voltage Vo is obtained.
Vo = Io × Ro
[0005]
In order to make a plurality of current sources in the current cell matrix section 10 have the same characteristics, it is necessary to give them a common reference. The P-channel transistors P1, P2, P3, P4, P5, N-channel transistor N1, operational amplifier 11, and bias resistor Rref.
[0006]
The reference current generated here is current mirrored and used in the current cell matrix unit 10. The reference current is a current flowing through the P-channel transistors P1-P2, and the P-channel transistors P3-P4-P5, which are current mirrored, are auxiliary circuits for determining the gate voltage of the P-channel transistor P2.
[0007]
It is the bias voltage Vref and the bias resistance Rref that determine the current flowing through the P-channel transistors P1-P2. That is, the bias voltage Vref is input to the positive terminal of the operational amplifier 11, and the output of the operational amplifier 11 is adjusted by the virtual ground so that the negative terminal has the bias voltage Vref. The output of the operational amplifier 11 becomes the gate voltage of the N-channel transistor N1, controls the current value of the N-channel transistor N1, and is adjusted so that the negative terminal of the operational amplifier 11 becomes the bias voltage Vref.
[0008]
That is, the bias current Iref flowing through the P-channel transistors P1-P2 is as follows.
Iref = Vref / Rref
[0009]
Further, since the bias current Iref is used as a reference of the current source of the current cell matrix section 10, Io = A × Iref (A: mirror ratio)
It becomes.
[0010]
Eventually, the final output voltage Vo, taking into account the reference,
Vo = A × Vref / Rref × Ro
= A × Vref × Ro / Rref (A: mirror ratio)
The relative ratio between the output resistance Ro and the bias resistance Rref, the absolute value of the reference voltage Vref, and the ratio between the transistor size of the P-channel transistors P1 and P2 that determine the mirror ratio and the transistor size of the current cell matrix unit 10 are represented by the amplitude (gain) ).
[0011]
[Problems to be solved by the invention]
However, the conventional D / A converter has the following problems. That is, since the gain changes in proportion to the bias voltage Vref, if there is a variation in the bias voltage Vref in the produced product, the gain changes in proportion to the variation, making it difficult to maintain uniform quality. Other factors that change the gain include the accuracy of the ratio between the output resistance Ro and the bias resistance Rref and the mirror ratio.
[0012]
The present invention has been made in view of the above points, and has as its object to provide a D / A converter and an automatic correction method capable of minimizing a variation in gain.
[0013]
[Means for Solving the Problems]
A D / A converter according to a first aspect of the present invention includes: a D / A converter comprising: a current generating means for generating a current having a magnitude corresponding to input digital data; and a bias generating means for generating a bias applied to the current generating means. In the A-converter, comparing means for comparing the output of the current generating means with a desired value, and adjusting the bias resistance in the bias generating means based on the comparison result of the comparing means to adjust the output of the current generating means to the desired value. And a bias resistance adjusting means for matching the value of
[0014]
According to this configuration, it is possible to adjust the bias resistance value of the bias generation unit that applies a bias to the current generation unit, so that it is possible to realize a D / A converter that minimizes variations in gain error.
[0015]
A D / A converter according to a second aspect of the present invention includes: a D / A converter comprising: a current generating means for generating a current having a magnitude corresponding to input digital data; and a bias generating means for generating a bias applied to the current generating means. In the A-converter, comparing means for comparing an output of the current generating means with a desired value, and adjusting a bias voltage in the bias generating means based on a comparison result of the comparing means to adjust an output of the current generating means to the desired value. And a bias voltage adjusting means for matching the value of the bias voltage.
[0016]
According to this configuration, it is possible to adjust the bias voltage of the bias generation unit that applies a bias to the current generation unit, so that it is possible to realize a D / A converter that minimizes variations in gain error.
[0017]
According to a third aspect of the present invention, there is provided a D / A converter comprising: a current generating unit configured to generate a current having a magnitude corresponding to input digital data; and a bias generating unit configured to generate a bias applied to the current generating unit. In the A converter, a comparison unit that compares an output of the current generation unit with a desired value, and a gain of the current generation unit is adjusted based on a comparison result of the comparison unit to output the output of the current generation unit to the desired value. And a gain adjusting means for matching the value.
[0018]
According to this configuration, since the gain adjustment in the current generating means is enabled, it is possible to realize a D / A converter in which variation in gain error is minimized.
[0019]
According to a fourth aspect of the present invention, there is provided a D / A converter comprising: a current generating means for generating a current having a magnitude corresponding to input digital data; and a bias generating means for generating a bias applied to the current generating means. In the A converter, an output resistor for extracting an output of the current generating unit as a voltage, a comparing unit for comparing an output of the current source extracted by the output resistor with a desired value, and a comparison result of the comparing unit. Output resistance adjusting means for adjusting the value of the output resistance to make the output of the current generating means coincide with the desired value.
[0020]
According to this configuration, the value of the output resistance from which the output of the current generating means is extracted as a voltage can be adjusted, so that it is possible to realize a D / A converter that minimizes variations in gain error.
[0021]
A semiconductor integrated circuit according to a fifth aspect of the present invention employs a configuration including the D / A converter according to any one of the first to fourth aspects.
[0022]
According to this configuration, it is possible to provide a semiconductor integrated circuit including a D / A converter with extremely small variation in gain error.
[0023]
According to a sixth aspect of the present invention, there is provided a semiconductor integrated circuit including a plurality of the D / A converters according to any one of the first to fourth aspects, and comparing the output with the output of the current generating means of each of the D / A converters. A configuration in which a desired value is shared by all the D / A converters is employed.
[0024]
According to this configuration, even if a plurality of D / A converters are provided, variation in gain error can be extremely reduced. Therefore, a semiconductor integrated circuit with higher performance than before can be provided.
[0025]
According to a seventh aspect of the present invention, there is provided an automatic correction method comprising: a current generation unit configured to generate a current having a magnitude corresponding to input digital data; and a bias generation unit configured to generate a bias applied to the current generation unit. An automatic correction method for a converter, comprising comparing an output of the current generation means with a desired value, and based on a result of the comparison, a bias resistance or a bias voltage in the bias generation means, a gain in the current generation means, or the current generation. The output of the current generating means is made to coincide with the desired value by adjusting at least one of the output resistors for taking out the output of the means as a voltage.
[0026]
According to this method, it is possible to realize a D / A converter having a very small variation in gain error.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
The gist of the present invention is to compare the output of a current generating means for generating a current having a magnitude corresponding to input digital data with a desired value, and to bias the current generating means based on the comparison result. It is to adjust at least one of a resistance or a bias voltage or an output resistance for taking out the output of the current or the gain of the current generating means as a voltage so that the output of the current generating means matches a desired value.
[0028]
(Embodiment 1)
FIG. 1 is a circuit diagram showing a configuration of the D / A converter according to Embodiment 1 of the present invention. The D / A converter according to the present embodiment is a current addition type D / A converter.
[0029]
In the figure, the D / A converter according to the present embodiment includes a comparator 12 that compares an output voltage Vo with a desired reference voltage Vref1, a switch SWref that switches between bias resistors Rref1 to Rref3, and a switch based on the comparison result of the comparator 12. And a voltage determination circuit 13 for switching SWref.
[0030]
Next, the operation of the D / A converter according to the present embodiment will be described.
First, the switch SWref is turned on so as to connect the bias resistors Rref1 to Rref3 as usual. In this case, the digital value may be any value, but will be described below as a full scale value. In order to obtain the full scale value, all the current sources of the current cell matrix section 10 are turned on. Here, the output voltage Vo should be the same as the desired reference voltage Vref1 as a design value. However, the output voltage Vo does not become a desired value due to the variation. Therefore, the difference is compared with a desired reference voltage Vref1 by the comparator 12.
[0031]
When the output voltage Vo is higher than the desired reference voltage Vref1, the voltage determination circuit 13 switches the switch SWref so that the bias resistances Rref1 to Rref3 increase. This reduces the bias current Iref and the mirrored output current Io. As a result, the output voltage Vo decreases. On the other hand, when the output voltage Vo is lower than the desired reference voltage Vref1, the voltage determination circuit 13 switches the switch SWref so that the bias resistances Rref1 to Rref3 become smaller. As a result, the bias current Iref increases, the mirrored output current Io also increases, and the output voltage Vo increases.
[0032]
By repeatedly performing this operation, a value close to or substantially equal to the desired reference voltage Vref1 is obtained. Then, when the voltage becomes a value close to or substantially equal to the desired reference voltage Vref1, the voltage determination circuit 13 holds the ON condition of the switch SWref at that time. Thus, when used as a normal D / A converter, a D / A converter having a full scale value as designed can be obtained.
[0033]
As described above, according to the D / A converter according to the present embodiment, the plurality of bias resistors Rref1 to Rref3 can be switched by the switch SWref, and the comparator 12 sets the output voltage Vo of the D / A converter to a desired reference voltage. As compared with Vref1, the voltage determination circuit 13 switches the switch SWref based on the comparison result of the comparator 12 and adjusts the bias resistance until the output voltage Vo becomes closer to the reference voltage Vref1, so that the variation in gain error is extremely small. An A-converter can be realized.
[0034]
In the above embodiment, the bias current Iref is changed by the three bias resistors Rref1 to Rref3. However, the number of the bias resistors is, of course, not limited and is arbitrary.
[0035]
(Embodiment 2)
FIG. 2 is a circuit diagram showing a configuration of a D / A converter according to Embodiment 2 of the present invention. In this figure, the D / A converter according to the present embodiment includes a comparator 12 that compares an output voltage Vo with a desired voltage Vref1, and a voltage determination circuit 20 that sets a bias voltage Vref based on a comparison result of the comparator 12. ing.
[0036]
Next, the operation of the D / A converter according to the present embodiment will be described.
First, a voltage value Vref is set so as to be a normal design value. In this case, the digital value may be any value as described in the first embodiment, but will be described hereinafter as a full scale value. In order to obtain the full scale value, all the switches of the current cell matrix unit 10 are turned on. Here, the output voltage Vo should be the same as the desired voltage Vref1 as a design value, but the output voltage Vo does not become the desired value due to the above-mentioned variation. The difference is compared by the comparator 12 with a desired reference voltage Vref1.
[0037]
If the output voltage Vo is higher than the desired reference voltage Vref1, the voltage determination circuit 20 adjusts the bias voltage Vref so that the bias voltage Vref becomes lower. As a result, the bias current Iref decreases, the mirrored Io also decreases, and the output voltage Vo decreases. On the other hand, if the output voltage Vo is lower than the desired reference voltage Vref1, the bias voltage Vref is adjusted so that the bias voltage Vref becomes higher. As a result, the bias current Iref increases, the mirrored Io also increases, and the output voltage Vo increases. By repeating this operation, the value becomes close to the desired reference voltage Vref1. Since the voltage determination circuit 20 holds the bias voltage Vref, if it is used as a normal D / A converter, the D / A converter has a full scale value as designed.
[0038]
As described above, according to the D / A converter according to the present embodiment, the bias voltage Vref applied to the current cell matrix unit 10 can be adjusted, so that the output of the D / A converter can be adjusted. As in the case of No. 1, a D / A converter with extremely small variation in gain error can be realized.
[0039]
(Embodiment 3)
FIG. 3 is a circuit diagram showing a configuration of a D / A converter according to Embodiment 3 of the present invention. In the figure, the D / A converter according to the present embodiment outputs a comparator 12 for comparing its output voltage Vo with a desired reference voltage Vref1, and a gain setting signal for the current cell matrix unit 10 based on the comparison result of the comparator 12. And a gain adjustment circuit 31 that adjusts the gain of the current cell matrix unit 10 according to a gain setting signal from the voltage determination circuit 30.
[0040]
Next, the operation of the D / A converter according to the present embodiment will be described.
First, the gain adjustment circuit 31 is set so as to output the maximum amplitude value as a normal design value. In this case, the digital value may be any value, but it should be noted that if the digital value is set to the full scale value, the adjustment can be performed only on the negative side. Here, as a design value, the output voltage Vo should be the same as the desired reference voltage Vref1, but the output voltage Vo does not become a desired value due to the above-described variation. The difference is compared by the comparator 12 with a desired reference voltage Vref1.
[0041]
If the output voltage Vo is higher than the desired reference voltage Vref1, the voltage determination circuit 30 inputs a gain setting signal for decreasing the output voltage Vo to the gain adjustment circuit 31. The gain adjustment circuit 31 performs a calculation of multiplying the difference between the center value of the design and the maximum amplitude value by a multiple to increase the multiple. For example, the maximum one-sided amplitude is designed to be "500", and the initial value is set to one time. Thereafter, when a signal that determines that the output voltage Vo is higher than the desired reference voltage Vref1 is sent from the voltage determination circuit 30, the multiple is increased to “1.01”. As a result, the maximum one-sided amplitude becomes “505”, and the output voltage Vo increases.
[0042]
On the other hand, if the output voltage Vo is lower than the desired reference voltage Vref1, a gain setting signal for increasing the output voltage Vo is input to the gain adjustment circuit 31. The gain adjustment circuit 31 performs an operation of multiplying the difference between the center value of the design and the maximum amplitude value by a multiple to reduce the multiple. For example, the maximum one-sided amplitude is designed to be "500", and the initial value is set to "1".
[0043]
Thereafter, when a signal that determines that the output voltage Vo is lower than the desired reference voltage Vref1 is sent from the voltage determination circuit 30, the multiple is increased to “0.99”. As a result, the maximum one-sided amplitude becomes “495”, and the output voltage Vo decreases. By repeating this operation, the value becomes close to the desired reference voltage Vref1. Since the gain adjustment circuit 31 holds the adjusted multiple, if it is used as a normal D / A converter, the maximum amplitude value becomes a D / A converter as designed.
[0044]
As described above, according to the D / A converter according to the present embodiment, since the gain of the current cell matrix unit 10 can be adjusted, the output of the D / A converter can be adjusted. In addition, it is possible to realize a D / A converter having extremely small variation in gain error.
[0045]
(Embodiment 4)
FIG. 4 is a circuit diagram showing a configuration of a D / A converter according to Embodiment 4 of the present invention. In the figure, the D / A converter according to the present embodiment has a comparator 12 for comparing the output voltage Vo with a desired reference voltage Vref1, a switch for switching among output resistors Ro1 to Ro3, and output resistors Ro1 to Ro3. SWo and a voltage determination circuit 40 that switches the switch SWo based on the comparison result of the comparator 12.
[0046]
Next, the D / A converter according to the present embodiment will be described.
First, the switch SWo is turned on so as to connect the output resistors Ro1 to Ro3 as usual. In this case, the digital value may be any value, but will be described below as a full scale value. In order to obtain the full scale value, all the current sources of the current cell matrix section 10 are turned on. Here, the output voltage Vo should be the same as the desired reference voltage Vref1 as a design value, but the output voltage Vo does not become the desired value due to the above-mentioned variation. The difference is compared by the comparator 12 with a desired reference voltage Vref1.
[0047]
If the output voltage Vo is higher than the desired reference voltage Vref1, the voltage determination circuit 40 switches the switch SWo so that the output resistances Ro1 to Ro3 become smaller. As a result, the output voltage Vo decreases without changing the output current Io. On the other hand, if the output voltage Vo is lower than the desired reference voltage Vref1, the switch SWo is switched so that the output resistances Ro1 to Ro3 increase. Thus, the output voltage Vo increases without changing the output current Io. By repeating this operation, the value becomes close to the desired reference voltage Vref1. Since the voltage determination circuit 40 holds the ON condition of the switch SW, it can be used as a normal D / A converter to realize a D / A converter having a full scale value as designed.
[0048]
As described above, according to the D / A converter according to the present embodiment, the value of the output resistance from which the output of current cell matrix unit 10 is extracted as a voltage can be adjusted, so that the output of the D / A converter can be adjusted. Thus, as in the first embodiment, a D / A converter having extremely small variation in gain error can be realized.
[0049]
The D / A converters according to the first to fourth embodiments can be used alone, but may be incorporated in a semiconductor integrated circuit.
[0050]
Further, the output adjustment method in each of the D / A converters of the first to fourth embodiments may be combined with the output adjustment method of another D / A converter. For example, the bias resistance adjustment method of the first embodiment and the bias voltage adjustment method of the second embodiment are combined.
[0051]
(Embodiment 5)
FIG. 5 is a circuit diagram showing a configuration of a D / A converter section of a semiconductor integrated circuit according to Embodiment 5 of the present invention. In this figure, the semiconductor integrated circuit according to the present embodiment includes two D / A converters according to the first embodiment, and adopts a configuration in which the respective reference voltages Vref1 are shared.
[0052]
The D / A converter according to the first embodiment can adjust to the desired reference voltage Vref1, but it is difficult to adjust the absolute value. The reason is that the reference voltage Vref1 itself includes variations, and therefore, the accuracy of the reference voltage Vref1 itself is required to achieve the actual design value.
[0053]
However, in practice, absolute accuracy is rarely desired for the D / A converter itself, and in most cases, the relative accuracy between the D / A converters when a plurality of D / A converters are arranged becomes important. For example, when a D / A converter is used for each of I and Q for use in quadrature modulation of I and Q of a wireless communication apparatus, an I and Q gain error causes image leakage that deteriorates transmission characteristics. In order to eliminate this, it is important to eliminate the I and Q gain errors, so that the relative accuracy between the D / A converters is required.
[0054]
Here, using the D / A converter according to the first embodiment, the desired reference voltage Vref1 becomes an appropriate value due to variation. However, by making the reference voltage Vref1 common, this value is used as a reference. The gain of the D / A converter is adjusted. Accordingly, no I and Q gain errors occur.
[0055]
As described above, according to the semiconductor integrated circuit according to the present embodiment, since the reference voltage Vref1 of each of the two D / A converters is shared, a high-performance semiconductor integrated circuit with high gain accuracy can be realized. .
[0056]
Although the semiconductor integrated circuit according to the present embodiment uses the D / A converter according to the first embodiment, the D / A converter according to any of the second, third, and fourth embodiments may be used. A / A converter may be used.
[0057]
【The invention's effect】
As described above, according to the present invention, it is possible to realize a D / A converter with a very small variation in gain error.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a D / A converter according to a first embodiment of the present invention; FIG. 2 is a circuit diagram showing a configuration of a D / A converter according to a second embodiment of the present invention; FIG. 4 is a circuit diagram showing a configuration of a D / A converter according to Embodiment 3 of the present invention. FIG. 4 is a circuit diagram showing a configuration of a D / A converter according to Embodiment 4 of the present invention. FIG. 6 is a circuit diagram showing a configuration of a D / A converter section of a semiconductor integrated circuit according to Embodiment 5. FIG. 6 is a circuit diagram showing a configuration of a conventional D / A converter.
Reference Signs List 10 current cell matrix section 11 operational amplifier 12 comparators 13, 20, 30, 40 voltage determination circuit 31 gain adjustment circuits P1, P2, P3, P4, P5 P-channel transistor N1 N-channel transistors Ro, Ro1, Ro2, Ro3 Output resistance Rref, Rref1, Rref2, Rref3 Bias resistance SWref, SWo switch
