JP2004080155A

JP2004080155A - Digital multiplier apparatus

Info

Publication number: JP2004080155A
Application number: JP2002235005A
Authority: JP
Inventors: Kazuhiro Komatsu; 小松　和弘; Tomohide Kasame; 笠目　知秀; Yoshikazu Hashimoto; 橋本　欣和; Taiji Tani; 谷　泰司
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 2002-08-12
Filing date: 2002-08-12
Publication date: 2004-03-11

Abstract

<P>PROBLEM TO BE SOLVED: To provide a digital multiplier apparatus using a ring oscillator which can set an oscillation period over a wide range particularly with less hardware and realizes it with high precision. <P>SOLUTION: The digital multiplier apparatus includes the ring oscillator for variably the setting of the oscillation period by switching the connection of a plurality of delay cells weighted in an amount of delay, a counter for counting an output clock of the oscillator, and a comparator for comparing the counted value of the counter included in the predetermined period of a basic clock with a set multiple number to control the oscillating period of the oscillator by switching the connection of the oscillator. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明はデジタル逓倍装置に関し、特に少ないハードウェアで広範囲な発振周期の設定が可能なリングオシレータを用いたデジタル逓倍装置に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路は、これまでアナログ回路として設計されていたが、その特性は半導体のプロセス依存性が高く、微細プロセスを使用したデジタル回路と混在させることは回路特性的及びコスト的に困難であった。そのため、近年、ＰＬＬ回路のデジタル化が検討されている。
【０００３】
従来はアナログ回路で実現していたＶＣＯ　（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）がデジタル化のネックとされていたが、リングオシレータを使用することで同様の結果を得ることができる。リングオシレータを使用するデジタルＰＬＬ回路については、例えば特開平９−２３８０５３号公報の「リングオシレータ及びＰＬＬ回路」や特開平９−２３８０５３号公報の「デジタル制御発振装置」等の先行文献がある。
【０００４】
図１には、従来のリングオシレータの周期可変方法の一例を示している。
図１において、各ディレイセル１０_１〜１０_ｎの出力はｎ入力セレクタ１１へ入力され、選択されたその内の１つの出力だけがインバータ１２を介して初段のディレイセル１０_１に帰還入力される。従って、ｎ入力セレクタ１１及びインバータ１２の各素子の遅延量を除けは、ディレイセル１０_１〜１０_ｎの直列接続段数によってリングオシレータの発振周期が定まる。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１に示すような従来のリングオシレータの発振周期を変更するには、多数の遅延素子の出力を個別に選択するセレクタとその制御信号とが必要となる。すなわち、従来のディレイセル構成では最大Ｔ時間の遅延が欲しい場合にディレイセル１個あたりの遅延時間をＴｄ（分解能＝Ｔｄ）とすると、Ｔ／Ｔｄ個のディレイセルが必要となる。
【０００６】
例えば、１ｎｓの分解能で６３ｎｓの最大遅延が必要な場合には１ｎｓのディレイセルが６３個必要となる。さらに、各ディレイセルの出力から６３本の出力線を６３−１セレクタに入力し、そのセレクタを制御する制御線も必要となる。このように、従来においては広範囲な発振周期の設定ができるように制御段数を増やそうとすると回路構成が極めて大規模化するという問題があった。
【０００７】
また、従来のリングオシレータの発振周期を変更する際には、所定条件下でセレクタ切替時に切替ノイズが発生し、その結果リングオシレータの動作が不安定になるという問題もあった。さらに、広範な適用分野からの要請により、より少ないハードウェアで高精度の発振周期を有し、その発振周期の設定や制御が容易で高速動作が可能なリングオシレータを提供する必要もある。
【０００８】
そこで本発明の目的は、上記問題点に鑑み、リングオシレータに使用するディレイセルに重み付けを行うことにより、周期変更に必要なセレクタ数を低減し、回路規模の縮小化を図ったリングオシレータを提供することにある。
また、本発明の目的は、セレクタ切替時における切替ノイズの発生を防止し、さらに小型で高精度の発振周期を有し、その発振周期の設定や制御が容易で高速動作が可能なリングオシレータを提供することにある。
【０００９】
【課題を解決するための手段】
本発明によれば、遅延量の重み付けがなされた複数のディレイセルの接続切替により発振周期が可変するリングオシレータと、前記リングオシレータの出力クロックをカウントするカウント部と、基本クロックの所定周期内に含まれる前記カウント部のカウント値と設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータの発信周期を制御する比較部と、で構成するデジタル逓倍装置が提供される。
【００１０】
また本発明によれば、前記リングオシレータは、さらに固定又は可変のディレイ時間を有する固定ディレイ手段又は可変ディレイ手段を有し、前記比較部は、前記固定又は可変のディレイ時間内に前記リングオシレータの次回周期のための接続切替を完了する。
【００１１】
さらに本発明によれば、前記リングオシレータは、前記遅延量の重み付けがなされた複数のディレイセルの内、未接続のディレイセルへの信号入力を禁止することによって前記ディレイセル接続時におけるノイズの発生を防止する手段を備える。
【００１２】
また、前記比較部は、前記基本クロックの所定周期内に含まれる前記カウント部のカウント値と設定逓倍数との種々の組み合わせによる比較によって、より精度の高いリングオシレータの接続切替を行なう。
少なくとも、前記リングオシレータ、カウント部、及び比較部は、半導体集積回路として一体に形成される。
【００１３】
【発明の実施の形態】
図２は、本発明によるデジタル逓倍回路の基本構成を示したものである。また、図３は、本発明によるリングオシレータ（リングＯＳＣ）のディレイ可変部の一実施例を示している。
図２において、本発明によるリングオシレータは、ディレイ可変部２０、インバータ、及びその帰還ループによって構成される。カウント回路２２は、外部から入力される基本クロックの周期にリングオシレータからの出力クロックが何個含まれるかをカウントし、そのカウント値を比較部２３に出力する。
【００１４】
比較部２３は、基本クロックの周期に含まれる出力クロック数（Ｃ）が設定逓倍数Ｎより多い場合（Ｃ＞Ｎ）にはディレイ可変部２０のディレイ時間を延長して出力クロックの周期を長くし、反対に小さい場合（Ｃ＜Ｎ）にはディレイ可変部２０のディレイ時間を短縮して出力クロックの周期を短くする。その結果、リングオシレータからは基本クロック周期をＮ逓倍した周期をもつクロック信号が出力される。
【００１５】
図３に示すディレイ可変部２０は本発明の特徴的な構成部分であり、ディレイ可変部２０は複数のディレイセル部分２０_１〜２０_６で構成される。各ディレイセル部分には重み付けがなされ、広い補正レンジを少ない段数で制御できるように構成されている。従来技術では、個々のディレイセルを選択するのに６４段階の切り替えが必要となり、そのため制御線も６４本必要であった。
【００１６】
一方、本願発明構成では重み付けがなされた各ディレイセル部分２０_１〜２０_６単位で制御するため、同じ切り替えを行なうのに制御線の数はわずか６本ですむ。すなわち、本発明構成によれば、各ディレイセルに重み付けをすることにより、最大遅延時間Ｔが必要な場合でも、ｎ＝ｌｏｇ_２（Ｔ／Ｔｄ）、但しｎ＝正の整数、で表されるｎ個のディレイセルのみで実現できる。その結果、セルの制御信号線を大幅に削減することができる。
【００１７】
一般に、ディレイセルの遅れ時間は、温度、プロセス、電源電圧等によってその絶対値が大きく変化するため、逓倍出力パルス幅の補正には広い補正レンジが必要である。本発明によれば、リングオシレータのディレイセルに重み付けを行うことにより、広い補正レンジを少ない制御線で従来例と同等の制御が実現できる。
【００１８】
図４は、上述した図２及び３の一動作例を示したものである。
図４において、デジタル逓倍回路のカウント回路２２には１ＭＨｚ（周期１μｓ）の基本クロックが入力されており、比較部２３の設定逓倍数Ｎは８である。本例において初期のカウント数Ｃは６（Ｃ＜Ｎ）のため、比較部２３はディレイ可変部２０を制御してディレイ時間を短縮するように制御する。その結果、カウント回路２２のカウント数はＣ＝６、７と徐々に増加していきＣ＝８（＝Ｎ）で安定する。このように、逓倍用の基本クロックに同期してカウントした結果は、次回のリングオシレータの周期変更に用いられ、連続的に逓倍出力パルス幅が補正されていく。
【００１９】
図５は、本発明によるデジタル逓倍回路を図２とは異なるブロック構成で示したものである。
この場合、図５のカウンタ３１は図２のカウント回路２２に、図５の比較器３２、セレクタ制御信号生成部３４、及び設定値部３３は図２の比較部２３に、そして図５のリングＯＳＣ＆セレクタ３５は図２のリングＯＳＣ部にそれぞれ対応する。
【００２０】
設定値部３３には、電源投入直後やデジタル逓倍回路のリセット解除直後におけるリングオシレータの初期値（図２の設定逓倍数＝Ｎ）として目標とする周期近辺の値を設定しておく。例えば、目標とする遅延時間が３７ｎｓの場合は、図３に示すセルの組み合わせの総遅延時間が３７ｎｓ（＝３２ｎｓ＋４ｎｓ＋１ｎｓ）となるように初期設定しておけば、温度や電圧等によるセルの遅延時間にバラツキが生じていても、目標とする遅延時間への収束を早めることができる。
【００２１】
他には、リングオシレータの初期値を選択可能な範囲（セレクト値）の中心に設定しておく。例えば、最大遅延時間が６３ｎｓの場合に、初期値の遅延時間を３２ｎｓに設定しておくことで、温度や電圧等によるセルの遅延時間にバラツキが生じていても、目標とする遅延時間への収束を早めることができる。
【００２２】
前記の例では初期値を選択可能な範囲の中心に設定していたが、対象機器の特性等に応じてその初期値を選択可能な範囲の最大値又は最小値に設定するようにしてもよい。また、後述するように周囲温度等により設定値部３３に設定される初期値自体を可変にし、様々な状況において最適の初期値が設定されるようにしてもよい。
【００２３】
図６は、本発明によるリングオシレータの別の構成例を示している。また、図７にはその動作の一例を示している。
図６には、リングオシレータの帰還入力の前段に各可変ディレイの周期設定処理時間を吸収するためのディレイ回路２１−１又は２１−２が設けられている。図６の（ａ）の例では固定ディレイ回路２１−１が、そして図６の（ｂ）の例では可変ディレイ回路２２−２がそれぞれ使用される。
【００２４】
図７には固定ディレイ回路２１−１を用いた場合の動作例を示している。図７の（ａ）では１０ｎｓの固定ディレイ回路２１が用いられ、図７の（ｂ）に示すように動作する。固定ディレイ回路２１の入力Ａ、すなわちリングオシレータの出力（＝Ａ）、の立ち上がりから固定ディレイ回路２１の１０ｎｓが経過する前までは、出力Ａを除く他の全ての出力Ｂ〜Ｆは低レベルである。
【００２５】
このディレイ時間内に、全ての可変ディレイセルのスイッチ切替処理が完了すれば、各可変ディレイセルの出力Ｂ〜Ｆは設定通りに出力される。もし、固定ディレイ回路２１の１０ｎｓのディレイ時間内に可変ディレイセルの出力Ｂ〜Ｆの中に１つにでも高レベルのものが存在すると、短パルス状のノイズが発生するが、これについては後述する。
【００２６】
図６の（ｂ）に示す可変ディレイ回路２１−２の動作も図７と同様である。但し、可変ディレイ回路２１−２を使用した場合にはその遅延時間が任意に調整できるため、全てのスイッチ切替処理が確実に完了したのを確認できる利点がある。本例では、帰還入力される出力クロックＣ（ＯＵＴＣＬＫ）のＡＮＤゲートの通過をゲート制御信号Ｄによって制御する。
【００２７】
このように、固定ディレイ回路２１−１又は可変ディレイ回路２１−２を用意し、このディレイ時間内に次回リングオシレータの周期設定を行うことで、リングオシレータの安定した動作が維持される。なお、上記の構成は制御中のリングオシレータの安定動作を確実にするが、それとは別に適切なスイッチ切替を実現するものとして、例えば基本クロックの１周期毎に交番する周期測定期間とセレクタ切替専用期間とを設け、周期測定期間では基本クロックの１周期内の出力クロック数をカウントし、セレクタ切換専用期間ではその測定結果に基づいてより適切なセレクタ切替制御を実行するようにしてもよい。
【００２８】
図８は、セレクタ切替時に発生し得る短パルスを防止する回路を付加したリングオシレータの一構成例を示したものである。図９には、図８の動作タイムチャートの一例を示している。
図８の（ａ）には、固定ディレイ回路２１−１を付加したリングオシレータを示しているが、実際には図８の（ｂ）に示すように短パルス防止回路を付加した回路構成を有している。ここでは、図９を参照しながら主に３２ｎｓ可変ディレイセルの動作を説明するが、他の可変ディレイセルについても同様である。
【００２９】
図９の（ａ）は短パルス防止回路が無い場合の動作例を示しており、制御信号ＣＴＬ６４〜１の変化前は、３２ｎｓ可変ディレイセル４５のスイッチ４８はスルー側（Ｅ）を選択している。この場合、スイッチ４８の出力（Ｇ）には前段のスイッチ４４で選択された信号がそのまま出力される。
【００３０】
次に、制御信号ＣＴＬ６４〜１が変化して３２ｎｓ可変ディレイセル４５のスイッチ４８が可変ディレイセル側（Ｆ）を選択すると、スイッチ４８は固定ディレイ回路２１−１の遅延時間内にスイッチ切替を完了するが、選択された可変ディレイセル側（Ｆ）にはスルー側（Ｅ）の信号が３２ｎｓ遅延した信号が依然存在しており、その結果スイッチ４８の出力（Ｇ）には短パルス状のノイズが発生する。
【００３１】
一方、図９の（ｂ）には短パルス防止回路を付加した場合の動作例を示している。図８の（ｂ）に示す回路構成からも明らかなように、制御信号ＣＴＬ３２がスルー側（Ｅ）を選択すると、ゲート４６によって３２ｎｓ可変ディレイセル３５への信号入力は禁止され、３２ｎｓ可変ディレイセル４５の出力は低レベルとなる。その結果、制御信号ＣＴＬ６４〜１が変化してスイッチ４８が可変ディレイセル側（Ｆ）を選択してもスイッチ４８の出力（Ｇ）には短パルス上のノイズが発生しない。
【００３２】
このように、本願発明による短パルス防止回路は、各々の可変ディレイセルが選択されていないときには、その入力を禁止することで出力側の論理を低レベルに固定させる。なお、可変ディレイセル側（Ｆ）の信号が固定ディレイ値（１０ｎｓ程度）以内で低レベル信号に変化すれば短パルスは発生しないが、６４ｎｓ可変ディレイセル３１等により固定ディレイ値を超える信号遅延が発生する回路構成となっており、本願発明による短パルス防止回路は有効に機能する。
【００３３】
以降では、本願発明によるリングオシレータの発振周期の制御構成例について幾つか説明する。
図１０は、リングオシレータ周期制御の原理的な構成例を示したものである。
図１０において、リングオシレータ部５１は、本願発明による重み付けがなされた可変ディレイセルにより構成され、またカウンタ＆チョッパ部５２はこれまでに説明してきたカウンタ回路や比較部等で構成されている。
【００３４】
図１１には、基本的な発振周期の制御例を示している。
図１１では、カウンタ＆チョッパ部５２のカウンタによって基本クロック（ＲＥＦＣＬＫ）の１周期中に発生するリングオシレータ５１から出力されるパルス数をカウントし、それを設定逓倍数と比較して１周期毎に次回の設定周期を変更していく。本例にはカウント数＞設定逓倍数の場合を示しており、遅延時間が増加するように制御される。
【００３５】
また、本例では１周期毎のカウント値によって次回の設定周期を変更しているが、基本クロックの１／２周期中に発生するリングオシレータ４１のパルス数をカウントし、それを設定逓倍数と比較することで次回周期を変更するようにしてもよい。この場合には、リングオシレータの遅延時間の変更も１／２周期毎に行なわれ、周期ずれの補正が１周期毎よりも早く対応できる。
【００３６】
図１２は、複数の基本クロック周期分のカウント値によって発振周期を制御する例を示している。
図１２では、基本クロックｎ周期分に発生するリングオシレータ５１のパルス数をカウントし、それを設定逓倍数のｎ倍と比較して次回の周期を決定する。一般に、カウント値が設定値と一致している場合でも、以下の式で表すように逓倍クロックの周期ずれが発生している。
【００３７】
ここでは、基本クロック周期＝Ｔ、設定値＝Ｎ、逓倍クロック周期＝Ｔｐとすると、カウント値がＮとなる逓倍クロック周期は　Ｔｐ（ＭＩＮ）＝Ｔ／（Ｎ−１）〜Ｔ（ＭＡＸ）＝Ｔ／Ｎ　の範囲となる。本例はＮ＝８の場合を示しており、この場合の逓倍クロックは逓倍クロックＴｐの７周期分＝Ｔとなる場合が最小となる。
【００３８】
従って、最大（１−（（Ｎ−１）／Ｎ））×１００〔％〕のずれが発生することになる。このずれを小さくするにはＮの値を大きくする。入力クロックおよび逓倍クロック周期を変えずにＮの値を増やすには、カウントする区間を広げればよい。つまり、基本クロック周期のｎ倍（ｎは正の整数）の区間カウントすれば、ずれは以下のようになる。
（１−（（Ｎ×ｎ−１）／（Ｎ×ｎ）））×１００〔％〕
【００３９】
これより、カウント区間をｎ倍すれば、ずれは１／ｎとなる。一例として、Ｎ＝１０の場合とＮ＝１００の場合とを比べると、Ｎ＝１０の場合には最大１０％のずれとなり、Ｎ＝１００の場合には最大１％のずれとなる。前者と比べて後者のずれの幅は１／１０に低減される。
【００４０】
図１３及び１４は、複数のカウンタを用いて１周期毎の発振周期を制御する例を示している。
図１３では、複数（ｎ個）のカウンタを用意し、各カウンタのカウント開始タイミングを１周期毎にずらせることで１周期毎にディレイ値の設定を変更する。本例はｎ＝２の場合を示しており、２つのカウンタ１及びカウンタ２はそれぞれ基本クロックの２周期分の逓倍クロックをカウントし、各々のカウント開始から終了までの位相を基本クロックの１周期分だけずらしている。
【００４１】
ここでは、各カウンタ１及び２のカウント終了時の値とディレイ設定値とを比較し、異なる場合はディレイ値設定を増減させる。１つのカウンタ１又は２しか持たない場合にはディレイ値の更新が２周期毎となり、図１２の例で示したように補正精度は向上するが（Ａ）、その分だけ更新処理が遅延する。本例では更新を１周期毎に行うことで、逓倍クロック周期のずれを早く補正することができる。
【００４２】
図１４には、１周期分の逓倍クロックをカウントするカウンタ１と２周期分の逓倍クロックをカウントするカウンタ２とを併用した例を示している。図１３の例ではｎの値が大きくなるとカウンタ数もｎ個となり、回路規模が大きくなる。そこで、１周期分をカウントするカウンタ１及びｎ周期分をカウントするカウンタ２（本例ではｎ＝２）の２つを使用してカウンタ数を減らし、且つ逓倍クロック周期ずれは１周期毎に対応できるようにしている。
【００４３】
カウンタ２による補正は、複数周期ｎのカウント値による補正のためその補正精度は向上するが（Ａ）、補正までにｎ周期の待ち時間が必要となる。本例では、カウンタ２がカウント中でもカウンタ１によって１周期毎に補正されるため、逓倍クロック周期のずれを早く補正することができる。ただし、カウンタ１による補正はカウンタ２による補正よりもその精度は低くなる（Ｂ）。
【００４４】
また、カウンタ値と逓倍設定値との間に所定の設定値以上の差がある場合には、周期設定のセレクタを１段階ずつ変更するのではなく、その差に応じた複数段階の周期変更を一度に行うことで、目標の逓倍値になるまでの収束性を高めることができる。
【００４５】
一例として、逓倍設定値とカウンタ値との比較結果が２倍以上又は３倍以上等の場合には、その比較結果に応じて、現在のディレイ値を次のように変化させる。１）カウント値≦設定値−２の場合は現状のディレイ値＊１／２にする。２）カウント値≧設定値＋２の場合は現状のディレイ値＊２にする。３）カウント値≦設定値−１の場合は現状のディレイ値−１にする。そして４）カウント値≧設定値＋１の場合は現状のディレイ値＋１にする。このように、収束性を高めるべくカウント値と逓倍設定値との差の大きさに応じて、ディレイ値の変化量を変える。
【００４６】
図１５は、カウンタの値に応じてなまし周期の数を可変することで、発振周期を制御するフローの一例を示している。
図１５では、カウント値が目標値に近い場合に周期安定化（高精度化）のためになまし周期を長くし、反対に目標値から大きく外れている場合には収束時間短縮のためになまし周期を短くするように制御する。
【００４７】
本例では、最初は収束時間の短縮を優先してなまし周期＝１（基本クロックの１周期分のカウント）からスタートし、目標カウント値＝８（８逓倍）±１のカウント値となるまで遅延時間補正処理を繰り返す（Ｓ１０１〜１０４）。やがてカウント値が８±１の範囲内に収まると、より高精度の周期安定化を達成すべく、なまし周期を２（基本クロックの２周期分のカウント）に変更し、その目標カウント値も１６（＝８×２）とする（Ｓ１０５〜１０７）。
【００４８】
次にカウント値が１６±１の範囲内に収まるか否かを判断し、その範囲外の場合にはなまし周期１の処理に戻ってそこからやりなおす（Ｓ１０８及び１０９、Ｓ１０１）。その範囲内の場合には最も高精度な周期安定化を達成すべく、なまし周期を３（基本クロックの３周期分のカウント）に変更し、その目標カウント値を２４（＝８×３）とする（Ｓ１１０〜１１２）。次にカウント値が２４±１の範囲内に収まるか否かを判断し、その範囲外の場合には一つ前のなまし周期２の処理に戻る（Ｓ１１３及び１１４、Ｓ１０６）。一方、その範囲内の場合にはなまし周期＝３の状態、すなわち最も高精度な周期安定状態を維持する（Ｓ１１１〜１１３）。
【００４９】
図１６は、基本クロックと出力クロックとの間の非同期によるディレイ値切り替えタイミングの一例を示したものである。
図１６の（ａ）では、リングオシレータ５１の出力クロックと基本クロックとは非同期のため、基本クロックのエッジを検出した次の出力クロックのエッジ（太線矢印）でディレイ値を切り替える。このように出力クロック側に同期したディレイ値の切り替え処理を行なう。
【００５０】
また、図１６の（ｂ）に示すように、基本クロックのエッジと出力クロックのエッジ検出とが重なった時には、その出力クロックのエッジでディレイ値の切り替え処理を行なうと動作が不安定になる。そのため、基本クロックのエッジを優先させてその次の出力クロックのエッジ検出でディレイ値を切り替える。これにより、出力クロック側に同期し且つ安定したディレイ値の切り替え処理が可能となる。
【００５１】
図１７〜１９は、リングオシレータの起動／停止を制御する回路構成例を示したものである。
リングオシレータはセルの遅延時間を利用した発振回路であり、リングオシレータを構成するインバータの数が奇数の場合には発振動作を行うが、インバータの数が偶数の場合には発振しない。図１７の例では、発振制御信号によってスイッチ５１を制御し、リングオシレータを構成するインバータの数を奇数（３段）又は偶数（４段）に切り替えることで発振の起動／停止を制御している。
【００５２】
図１８の例では、外部からの要求信号（Ａ又はＢの複数の要求信号を含む）によってリングオシレータの帰還ループに挿入されたＡＮＤゲート５２を制御する。このＡＮＤゲート５２の導通／非導通によってリングオシレータの起動／停止を制御している。また、図１９の例では、リングオシレータ自体は発振を継続しており、外部からの要求信号（Ａ又はＢの複数の要求信号を含む）によって出力段のＡＮＤゲート５３を制御する。このＡＮＤゲート５３の非導通時には出力クロックの供給が停止される。
【００５３】
図１７及び１８の例ではリングオシレータを実際に発振停止させるため、例えば低消費電力モード等において顕著に消費電力を抑制することができる。一方、図１９の例ではリングオシレータの発振動作は停止しないため、再度ＡＮＤゲート５３を導通にした時には直ちに安定した発振周期の出力クロックが供給される利点がある。
【００５４】
図２０及び２１は、外部からの要求によって逓倍数を可変できるように構成したデジタル逓倍回路の一例を示している。
図２０はその基本的な構成例を示したものであり、外部からＮ値設定信号が与えられる以外は、図２と同様である。例えば、外部からのオペレータによる設定や内部ＣＰＵ等からの要求等によって逓倍数Ｎが意図的に可変される。
【００５５】
図２１は、前記Ｎ値設定信号を与える具体的な構成例を示したものである。
図２１において、温度検出回路２４が検出した周囲温度に従って次段のＮ値変更回路２５が適宜好適なＮ値を算出し、そのＮ値設定信号を比較部２３に与える。例えば、高温時には逓倍数を低下させ、低温時には逓倍数を上げることで周囲温度に対する装置の最適な動作周波数を維持することが可能となる。
【００５６】
一般に、温度が高くなるほどセルの遅延が大きくなるため、逓倍クロックの周期も長くなる傾向にある。意図的に高温時は逓倍クロックの周波数を落として使用できるようなシステムにおいては、上記のような構成で温度による逓倍値を可変することが可能である。なお、本例に限らず、装置の省電力モード等によって装置の最適な動作周波数を維持するように構成してもよい。
【００５７】
図２２は、リングオシレータの高速動作を可能とする一回路構成例を示したものである。
図２２では、リングオシレータの出力に２分周回路３６を配置し、分周後のクロックをパルス数カウンタ３１によってカウントする。トランジスタの動作速度には限界があり、高速になると動作しなくなるような回路構成もある。本例では、パルス数カウンタ３１や比較器３２が正常に動作する動作速度を３２ＭＨｚとしており、逓倍クロックとして生成できるクロック周波数も３２ＭＨｚが限界となる。
【００５８】
従って、６４ＭＨｚの高速逓倍クロックを、直接パルス数カウタ３１に入力すると誤ったカウント値を出力する恐れがある。そのため、本例では２分周回路３６によって６４ＭＨｚの逓倍クロックを３２ＭＨｚの逓倍クロックに２分周してからパルス数カウンタ３１に入力する構成をとっている。一般に、分周回路はその回路構成が簡易であることから、パルス数カウンタや比較器よりも高速に動作する。高速逓倍クロックをｎ分周してからカウントする構成にすれば、より高速逓倍クロックで動作するリングオシレータが作成できる。
【００５９】
【発明の効果】
以上述べたように、本発明によれば、周期変更に必要なセレクタ数を低減し、回路規模の縮小化を図ったリングオシレータが提供可能となる。また、本発明によれば、セレクタ切替時における不要な切替ノイズの発生を防止し、さらには小型で高精度の発振周期を有し、その発振周期の設定や制御が容易で、且つ高速動作が可能なリングオシレータを提供できる。
【図面の簡単な説明】
【図１】従来のリングオシレータの発振周期可変方法の一例を示した図である。
【図２】本発明によるデジタル逓倍回路の基本構成を示した図である。
【図３】本発明によるリングオシレータのディレイ可変部の一例を示した図である。
【図４】図１の動作の一例を示した図である。
【図５】本発明によるデジタル逓倍回路の別のブロック構成例を示した図である。
【図６】本発明によるリングオシレータの別の構成例を示た図である。
【図７】図６の動作の一例を示した図である。
【図８】短パルス防止回路を付加したリングオシレータの一例を示した図である。
【図９】図８の動作タイムチャートの一例を示した図である。
【図１０】本願発明によるリングオシレータ周期制御の原理構成を示した図である。
【図１１】１周期分のカウント値による発振周期の制御例を示した図である。
【図１２】複数周期分のカウント値による発振周期の制御例を示した図である。
【図１３】複数のカウンタを用いて１周期毎の発振周期を制御する例を示した図である。
【図１４】複数のカウンタを用いて１周期毎の発振周期を制御する別の例を示した図である。
【図１５】なまし周期の数により発振周期を制御するフロー例を示した図である。
【図１６】基本クロックと出力クロックとの間の非同期によるディレイ値切り替えタイミングの一例を示した図である。
【図１７】リングオシレータの起動／停止を制御する回路例（１）を示した図である。
【図１８】リングオシレータの起動／停止を制御する回路例（２）を示した図である。
【図１９】リングオシレータの起動／停止を制御する回路例（３）を示した図である。
【図２０】外部からの要求により逓倍数が可変できるデジタル逓倍回路の一例（１）を示した図である。
【図２１】外部からの要求によって逓倍数が可変できるデジタル逓倍回路の一例（２）を示した図である。
【図２２】高速動作が可能なリングオシレータの一回路構成例を示した図である。
【符号の説明】
２０…ディレイ可変部
１０_１〜１０_ｎ、２０_１〜２０_６…可変ディレイセル
２１−１…固定ディレイ回路
２１−２…可変ディレイ回路
２２…パルスカウント回路
２３…比較部
２４…温度検出部
２５…Ｎ値変更回路
３１…カウンタ
３２…比較器
３３…設定値部
３４…セレクタ制御信号生成部
３５…リングＯＳＣ＆セレクタ部
３６…２分周回路
４１，４５…ディレイセル
４４，４８…スイッチ
４２、４６、５３〜５５…ゲート
５１…リングオシレータ
５２…カウンタ＆チョッパ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a digital multiplier and, more particularly, to a digital multiplier using a ring oscillator capable of setting a wide oscillation cycle with a small amount of hardware.
[0002]
[Prior art]
The PLL circuit has been designed as an analog circuit until now, but its characteristics are highly dependent on the process of the semiconductor, and it is difficult to mix it with a digital circuit using a fine process in terms of circuit characteristics and cost. Therefore, in recent years, digitalization of PLL circuits has been studied.
[0003]
Conventionally, a VCO (Voltage Controlled Oscillator) realized by an analog circuit has been a bottleneck in digitization. However, similar results can be obtained by using a ring oscillator. As for the digital PLL circuit using the ring oscillator, there are prior art documents such as “Ring oscillator and PLL circuit” in JP-A-9-238053 and “Digital-controlled oscillator” in JP-A-9-238053.
[0004]
FIG. 1 shows an example of a conventional method for varying the period of a ring oscillator.
In FIG. 1, each delay cell 10 ₁ -10 _n Is input to an n-input selector 11, and only one of the selected outputs is supplied via an inverter 12 to a first-stage delay cell 10. ₁ Is fed back to. Therefore, except for the delay amount of each element of the n-input selector 11 and the inverter 12, the delay cell 10 ₁ -10 _n The oscillation cycle of the ring oscillator is determined by the number of serially connected stages.
[0005]
[Problems to be solved by the invention]
However, in order to change the oscillation cycle of the conventional ring oscillator as shown in FIG. 1, a selector for individually selecting outputs of a large number of delay elements and a control signal thereof are required. That is, in the conventional delay cell configuration, if a delay of a maximum T time is desired, and the delay time per delay cell is Td (resolution = Td), T / Td delay cells are required.
[0006]
For example, when a maximum delay of 63 ns is required at a resolution of 1 ns, 63 delay cells of 1 ns are required. Further, a control line for inputting 63 output lines from the output of each delay cell to the 63-1 selector and controlling the selector is also required. As described above, in the related art, there is a problem in that if the number of control stages is increased so that a wide range of oscillation periods can be set, the circuit configuration becomes extremely large.
[0007]
Further, when changing the oscillation cycle of the conventional ring oscillator, there is a problem that switching noise occurs at the time of switching the selector under predetermined conditions, and as a result, the operation of the ring oscillator becomes unstable. Further, in response to requests from a wide range of application fields, it is also necessary to provide a ring oscillator that has a high-precision oscillation cycle with less hardware, can easily set and control the oscillation cycle, and can operate at high speed.
[0008]
In view of the above problems, an object of the present invention is to provide a ring oscillator in which the number of selectors necessary for changing the period is reduced by weighting delay cells used for the ring oscillator, thereby reducing the circuit scale. Is to do.
Another object of the present invention is to provide a ring oscillator that prevents switching noise during selector switching, has a small and high-precision oscillation cycle, is easy to set and control its oscillation cycle, and can operate at high speed. To provide.
[0009]
[Means for Solving the Problems]
According to the present invention, a ring oscillator whose oscillation cycle is varied by switching connection of a plurality of delay cells weighted with a delay amount, a counting unit for counting an output clock of the ring oscillator, and By comparing the count value of the included counting section with a set multiplication number, a digital multiplying apparatus is provided which includes a comparison section that performs connection switching of the ring oscillator and controls a transmission cycle of the ring oscillator.
[0010]
Further, according to the present invention, the ring oscillator further includes a fixed delay unit or a variable delay unit having a fixed or variable delay time, and the comparing unit includes the fixed or variable delay time of the ring oscillator within the fixed or variable delay time. The connection switching for the next cycle is completed.
[0011]
Furthermore, according to the present invention, the ring oscillator inhibits signal input to an unconnected delay cell among the plurality of delay cells weighted for the delay amount, thereby generating noise when the delay cell is connected. Is provided.
[0012]
Further, the comparison unit switches the connection of the ring oscillator with higher accuracy by comparing the count value of the counting unit included in a predetermined period of the basic clock with a set multiplication number in various combinations.
At least the ring oscillator, the counting unit, and the comparing unit are integrally formed as a semiconductor integrated circuit.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 2 shows a basic configuration of a digital multiplier according to the present invention. FIG. 3 shows an embodiment of a delay variable section of a ring oscillator (ring OSC) according to the present invention.
Referring to FIG. 2, the ring oscillator according to the present invention includes a variable delay unit 20, an inverter, and a feedback loop thereof. The count circuit 22 counts how many output clocks from the ring oscillator are included in the cycle of the basic clock input from the outside, and outputs the count value to the comparison unit 23.
[0014]
When the number (C) of output clocks included in the cycle of the basic clock is greater than the set multiple N (C> N), the comparing section 23 extends the delay time of the delay variable section 20 to increase the cycle of the output clock. On the other hand, if it is smaller (C <N), the delay time of the delay variable section 20 is shortened to shorten the cycle of the output clock. As a result, a clock signal having a cycle obtained by multiplying the basic clock cycle by N is output from the ring oscillator.
[0015]
The delay variable section 20 shown in FIG. 3 is a characteristic component of the present invention, and the delay variable section 20 includes a plurality of delay cell sections 20. ₁ ~ 20 ₆ It consists of. Each delay cell is weighted so that a wide correction range can be controlled with a small number of stages. In the prior art, 64 steps of switching were required to select individual delay cells, and thus 64 control lines were required.
[0016]
On the other hand, in the configuration of the present invention, each weighted delay cell portion 20 ₁ ~ 20 ₆ Since control is performed in units, only six control lines are required to perform the same switching. That is, according to the configuration of the present invention, by weighting each delay cell, even when the maximum delay time T is required, n = log ₂ (T / Td), where n is a positive integer, and can be realized only with n delay cells. As a result, the number of control signal lines of the cell can be significantly reduced.
[0017]
Generally, since the absolute value of the delay time of a delay cell greatly changes depending on temperature, process, power supply voltage, and the like, a wide correction range is required to correct the multiplied output pulse width. According to the present invention, by weighting the delay cells of the ring oscillator, control equivalent to the conventional example can be realized with a wide correction range and a small number of control lines.
[0018]
FIG. 4 shows an operation example of FIGS. 2 and 3 described above.
In FIG. 4, a basic clock of 1 MHz (period: 1 μs) is input to the count circuit 22 of the digital multiplication circuit, and the set multiplication number N of the comparison unit 23 is eight. In this example, since the initial count number C is 6 (C <N), the comparison unit 23 controls the delay variable unit 20 to reduce the delay time. As a result, the count number of the count circuit 22 gradually increases to C = 6 and 7, and stabilizes at C = 8 (= N). As described above, the result of counting in synchronization with the basic clock for multiplication is used for the next cycle change of the ring oscillator, and the multiplied output pulse width is continuously corrected.
[0019]
FIG. 5 shows a digital multiplying circuit according to the present invention in a block configuration different from that of FIG.
In this case, the counter 31 of FIG. 5 is provided to the count circuit 22 of FIG. 2, the comparator 32, the selector control signal generator 34, and the set value unit 33 are provided to the comparator 23 of FIG. The OSC & selector 35 corresponds to the ring OSC section in FIG.
[0020]
In the set value section 33, a value near a target cycle is set as an initial value of the ring oscillator immediately after the power is turned on or immediately after the reset of the digital multiplying circuit is released (the set multiplication number in FIG. 2 = N). For example, in the case where the target delay time is 37 ns, the cell delay time due to temperature, voltage, or the like can be set by initially setting the total delay time of the cell combination shown in FIG. 3 to be 37 ns (= 32 ns + 4 ns + 1 ns). , The convergence to the target delay time can be expedited.
[0021]
Otherwise, the initial value of the ring oscillator is set at the center of a selectable range (select value). For example, when the maximum delay time is 63 ns, by setting the initial delay time to 32 ns, even if the delay time of the cell varies due to temperature, voltage, etc., the delay time to the target delay time can be reduced. Convergence can be expedited.
[0022]
In the above example, the initial value is set at the center of the selectable range. However, the initial value may be set to the maximum value or the minimum value of the selectable range according to the characteristics of the target device. . In addition, as described later, the initial value itself set in the setting value unit 33 may be changed according to the ambient temperature or the like, so that an optimal initial value is set in various situations.
[0023]
FIG. 6 shows another configuration example of the ring oscillator according to the present invention. FIG. 7 shows an example of the operation.
In FIG. 6, a delay circuit 21-1 or 21-2 for absorbing the cycle setting processing time of each variable delay is provided at a stage preceding the feedback input of the ring oscillator. In the example of FIG. 6A, a fixed delay circuit 21-1 is used, and in the example of FIG. 6B, a variable delay circuit 22-2 is used.
[0024]
FIG. 7 shows an operation example when the fixed delay circuit 21-1 is used. In FIG. 7A, a fixed delay circuit 21 of 10 ns is used, and operates as shown in FIG. 7B. From the rising of the input A of the fixed delay circuit 21, that is, the output (= A) of the ring oscillator, until 10 ns of the fixed delay circuit 21 elapses, all other outputs B to F except the output A are at a low level. is there.
[0025]
If the switching operation of all the variable delay cells is completed within this delay time, the outputs B to F of the respective variable delay cells are output as set. If at least one of the outputs B to F of the variable delay cells has a high level within the delay time of 10 ns of the fixed delay circuit 21, short pulse noise is generated, which will be described later. I do.
[0026]
The operation of the variable delay circuit 21-2 shown in FIG. 6B is the same as that of FIG. However, when the variable delay circuit 21-2 is used, the delay time can be arbitrarily adjusted, so that there is an advantage that it is possible to confirm that all the switch switching processes have been reliably completed. In this example, the passage of the output clock C (OUTCLK) to be fed back through the AND gate is controlled by the gate control signal D.
[0027]
Thus, the fixed operation of the ring oscillator is maintained by preparing the fixed delay circuit 21-1 or the variable delay circuit 21-2 and setting the cycle of the ring oscillator next time within this delay time. Note that the above configuration ensures stable operation of the ring oscillator under control. However, as another means for realizing appropriate switch switching, for example, a period measurement period alternating every one period of the basic clock and a selector switching A period may be provided, and the number of output clocks within one cycle of the basic clock may be counted during the period measurement period, and more appropriate selector switching control may be executed based on the measurement result during the period dedicated to selector switching.
[0028]
FIG. 8 shows an example of the configuration of a ring oscillator to which a circuit for preventing a short pulse that may be generated when the selector is switched is added. FIG. 9 shows an example of the operation time chart of FIG.
FIG. 8A shows a ring oscillator to which a fixed delay circuit 21-1 is added, but actually has a circuit configuration to which a short pulse prevention circuit is added as shown in FIG. 8B. are doing. Here, the operation of the 32 ns variable delay cell will be mainly described with reference to FIG. 9, but the same applies to other variable delay cells.
[0029]
FIG. 9A shows an operation example when there is no short pulse prevention circuit. Before the control signals CTL 64 to 1 change, the switch 48 of the 32 ns variable delay cell 45 selects the through side (E). I have. In this case, the output (G) of the switch 48 outputs the signal selected by the preceding switch 44 as it is.
[0030]
Next, when the control signal CTL 64-1 changes and the switch 48 of the 32 ns variable delay cell 45 selects the variable delay cell side (F), the switch 48 completes switch switching within the delay time of the fixed delay circuit 21-1. However, a signal obtained by delaying the signal on the through side (E) by 32 ns still exists on the selected variable delay cell side (F), and as a result, a short pulse noise appears on the output (G) of the switch 48. Occurs.
[0031]
On the other hand, FIG. 9B shows an operation example when a short pulse prevention circuit is added. As is clear from the circuit configuration shown in FIG. 8B, when the control signal CTL32 selects the through side (E), the signal input to the 32 ns variable delay cell 35 is prohibited by the gate 46 and the 32 ns variable delay cell The output at 45 is low. As a result, even when the control signals CTL64 to CTL1 change and the switch 48 selects the variable delay cell side (F), no short pulse noise is generated in the output (G) of the switch 48.
[0032]
As described above, in the short pulse prevention circuit according to the present invention, when each of the variable delay cells is not selected, the input of the variable delay cell is inhibited to fix the output logic to a low level. If the signal on the variable delay cell side (F) changes to a low level signal within the fixed delay value (about 10 ns), no short pulse is generated, but the signal delay exceeding the fixed delay value due to the 64 ns variable delay cell 31 or the like. The short pulse prevention circuit according to the present invention functions effectively.
[0033]
Hereinafter, some examples of the control configuration of the oscillation cycle of the ring oscillator according to the present invention will be described.
FIG. 10 shows an example of the principle configuration of ring oscillator cycle control.
In FIG. 10, the ring oscillator unit 51 is configured by a weighted variable delay cell according to the present invention, and the counter & chopper unit 52 is configured by the counter circuit, the comparison unit, and the like described above.
[0034]
FIG. 11 shows a basic example of controlling the oscillation cycle.
In FIG. 11, the number of pulses output from the ring oscillator 51 generated during one cycle of the basic clock (REFCLK) is counted by the counter of the counter & chopper section 52, and the counted number is compared with the set multiplication number. Change the next set cycle. This example shows a case where the count number> the set multiplication number, and is controlled so as to increase the delay time.
[0035]
Further, in this example, the next set cycle is changed by the count value for each cycle. However, the number of pulses of the ring oscillator 41 generated during a half cycle of the basic clock is counted, and the number is set as the set multiple. The next cycle may be changed by comparing. In this case, the delay time of the ring oscillator is also changed every half cycle, and the correction of the cycle shift can be dealt with earlier than every cycle.
[0036]
FIG. 12 shows an example in which the oscillation cycle is controlled by count values for a plurality of basic clock cycles.
In FIG. 12, the number of pulses of the ring oscillator 51 generated for n cycles of the basic clock is counted, and the counted number is compared with n times the set multiplication number to determine the next cycle. In general, even when the count value matches the set value, a period shift of the multiplied clock occurs as represented by the following equation.
[0037]
Here, assuming that the basic clock cycle = T, the set value = N, and the multiplied clock cycle = Tp, the multiplied clock cycle at which the count value becomes N is Tp (MIN) = T / (N−1) to T (MAX) = T / N. This example shows a case where N = 8. In this case, the case where the multiplied clock is equal to T for seven periods of the multiplied clock Tp is minimized.
[0038]
Therefore, a maximum deviation of (1 − ((N−1) / N)) × 100 [%] occurs. To reduce this deviation, the value of N is increased. In order to increase the value of N without changing the input clock and the multiplied clock cycle, the counting interval may be widened. That is, if the section count is n times (n is a positive integer) the basic clock cycle, the deviation is as follows.
(1-((N × n-1) / (N × n))) × 100 [%]
[0039]
Thus, if the count section is multiplied by n, the shift becomes 1 / n. As an example, when N = 10 and N = 100 are compared, when N = 10, a maximum shift is 10%, and when N = 100, a maximum shift is 1%. The width of the displacement of the latter is reduced to 1/10 compared to the former.
[0040]
FIGS. 13 and 14 show examples of controlling the oscillation cycle for each cycle using a plurality of counters.
In FIG. 13, a plurality of (n) counters are prepared, and the setting of the delay value is changed for each cycle by shifting the count start timing of each counter for each cycle. This example shows a case where n = 2, where each of the two counters 1 and 2 counts a multiplied clock corresponding to two periods of the basic clock, and determines the phase from the start to the end of each period as one period of the basic clock. It's staggered by minutes.
[0041]
Here, the value at the end of counting of each of the counters 1 and 2 is compared with the delay set value, and if different, the delay value setting is increased or decreased. When only one counter 1 or 2 is provided, the delay value is updated every two cycles, and the correction accuracy is improved as shown in the example of FIG. 12 (A), but the update processing is delayed by that much. In this example, the update is performed every cycle, so that the deviation of the multiplied clock cycle can be corrected quickly.
[0042]
FIG. 14 shows an example in which a counter 1 for counting a multiplied clock for one cycle and a counter 2 for counting a multiplied clock for two cycles are used together. In the example of FIG. 13, when the value of n increases, the number of counters also increases to n, and the circuit scale increases. Thus, the number of counters is reduced by using two counters, one for counting one cycle and the second for counting n cycles (n = 2 in this example), and the deviation of the multiplied clock cycle corresponds to each cycle. I can do it.
[0043]
The correction by the counter 2 is performed using a count value in a plurality of cycles n, so that the accuracy of the correction is improved (A). However, a waiting time of n cycles is required before the correction. In this example, since the counter 1 corrects every cycle even while the counter 2 is counting, the deviation of the multiplied clock cycle can be corrected quickly. However, the accuracy of the correction by the counter 1 is lower than that of the correction by the counter 2 (B).
[0044]
If there is a difference between the counter value and the multiplied set value that is equal to or greater than a predetermined set value, instead of changing the cycle setting selector one step at a time, a plurality of steps of cycle change corresponding to the difference are performed. By performing the operations at once, it is possible to enhance the convergence until the target multiplied value is obtained.
[0045]
As an example, if the comparison result between the multiplication set value and the counter value is twice or more or three times or more, the current delay value is changed as follows according to the comparison result. 1) When the count value ≦ the set value−2, the current delay value * １／ is set. 2) When count value ≧ set value + 2, the current delay value * 2 is set. 3) If count value ≦ set value−1, the current delay value is set to −1. 4) If count value ≧ set value + 1, the current delay value is set to +1. As described above, the amount of change in the delay value is changed in accordance with the magnitude of the difference between the count value and the multiplication set value in order to enhance the convergence.
[0046]
FIG. 15 shows an example of a flow for controlling the oscillation cycle by changing the number of the smoothing cycles according to the value of the counter.
In FIG. 15, when the count value is close to the target value, the smoothing period is lengthened for period stabilization (high accuracy). Conversely, when the count value deviates greatly from the target value, the convergence time is shortened. Control is performed to shorten the period.
[0047]
In this example, initially, the reduction cycle time is prioritized, and the smoothing cycle is started from 1 (counting for one cycle of the basic clock) until the target count value becomes 8 (multiplied by 8) ± 1 count value. The delay time correction processing is repeated (S101 to 104). When the count value eventually falls within the range of 8 ± 1, the smoothing cycle is changed to 2 (counting for two cycles of the basic clock) to achieve more accurate cycle stabilization, and the target count value is also changed. 16 (= 8 × 2) (S105 to S107).
[0048]
Next, it is determined whether or not the count value falls within the range of 16 ± 1, and if it is out of the range, the process returns to the process of the averaging period 1 and starts over (S108, 109, and S101). In this case, in order to achieve the most accurate cycle stabilization, the smoothing cycle is changed to 3 (counting for three cycles of the basic clock), and the target count value is set to 24 (= 8 × 3). (S110-112). Next, it is determined whether or not the count value falls within the range of 24 ± 1, and if it is out of the range, the process returns to the previous smoothing cycle 2 (S113, 114, and S106). On the other hand, if it is within the range, the smoothing period = 3, that is, the most accurate period stable state is maintained (S111 to S113).
[0049]
FIG. 16 shows an example of the delay value switching timing due to the asynchronous between the basic clock and the output clock.
In FIG. 16A, since the output clock of the ring oscillator 51 and the basic clock are asynchronous, the delay value is switched at the edge (thick arrow) of the output clock following the detection of the edge of the basic clock. In this way, the switching process of the delay value synchronized with the output clock side is performed.
[0050]
As shown in FIG. 16B, when the edge of the basic clock and the edge detection of the output clock overlap, the operation becomes unstable if the delay value is switched at the edge of the output clock. Therefore, the edge value of the basic clock is prioritized, and the delay value is switched by detecting the edge of the next output clock. As a result, a stable delay value switching process synchronized with the output clock side can be performed.
[0051]
17 to 19 show circuit configuration examples for controlling the start / stop of the ring oscillator.
The ring oscillator is an oscillation circuit using the delay time of a cell, and performs an oscillating operation when the number of inverters constituting the ring oscillator is odd, but does not oscillate when the number of inverters is even. In the example of FIG. 17, the switch 51 is controlled by the oscillation control signal, and the start / stop of the oscillation is controlled by switching the number of inverters constituting the ring oscillator to an odd number (three stages) or an even number (four stages). .
[0052]
In the example of FIG. 18, the AND gate 52 inserted in the feedback loop of the ring oscillator is controlled by an external request signal (including a plurality of request signals of A or B). The ON / OFF of the ring oscillator is controlled by the conduction / non-conduction of the AND gate 52. In the example of FIG. 19, the ring oscillator itself continues to oscillate, and controls the output stage AND gate 53 by a request signal from the outside (including a plurality of request signals of A or B). When the AND gate 53 is turned off, the supply of the output clock is stopped.
[0053]
In the examples of FIGS. 17 and 18, since the ring oscillator is actually stopped from oscillating, the power consumption can be remarkably suppressed, for example, in a low power consumption mode or the like. On the other hand, in the example of FIG. 19, since the oscillation operation of the ring oscillator is not stopped, there is an advantage that an output clock having a stable oscillation cycle is supplied immediately when the AND gate 53 is turned on again.
[0054]
FIGS. 20 and 21 show an example of a digital multiplying circuit configured so that the multiplying number can be changed by an external request.
FIG. 20 shows an example of the basic configuration, which is the same as FIG. 2 except that an N-value setting signal is externally supplied. For example, the multiplication number N is intentionally changed by an external setting by an operator or a request from an internal CPU or the like.
[0055]
FIG. 21 shows a specific configuration example for providing the N value setting signal.
In FIG. 21, the next-stage N-value changing circuit 25 appropriately calculates a suitable N-value according to the ambient temperature detected by the temperature detecting circuit 24, and supplies the N-value setting signal to the comparing unit 23. For example, it is possible to maintain the optimum operating frequency of the device with respect to the ambient temperature by decreasing the multiplier at high temperatures and increasing the multiplier at low temperatures.
[0056]
In general, as the temperature increases, the cell delay increases, and the cycle of the multiplied clock tends to increase. In a system in which the frequency of the multiplied clock can be intentionally reduced when the temperature is high, the multiplied value according to the temperature can be varied by the above configuration. The present invention is not limited to this example, and a configuration may be adopted in which the optimum operating frequency of the device is maintained in a power saving mode or the like of the device.
[0057]
FIG. 22 shows an example of a circuit configuration that enables a high-speed operation of the ring oscillator.
In FIG. 22, a divide-by-2 circuit 36 is arranged at the output of the ring oscillator, and the clock after the frequency division is counted by the pulse number counter 31. There is a limit to the operating speed of a transistor, and there is a circuit configuration in which the transistor does not operate at a high speed. In this example, the operating speed at which the pulse number counter 31 and the comparator 32 operate normally is 32 MHz, and the clock frequency that can be generated as the multiplied clock is limited to 32 MHz.
[0058]
Therefore, if a high-speed multiplied clock of 64 MHz is directly input to the pulse number counter 31, an erroneous count value may be output. Therefore, in this example, a configuration is adopted in which the frequency-divided clock of 64 MHz is frequency-divided by 2 into a frequency-multiplied clock of 32 MHz by the frequency-dividing circuit 36 and then input to the pulse number counter 31. In general, a frequency divider operates at a higher speed than a pulse counter or a comparator because its circuit configuration is simple. If the high-speed multiplied clock is divided by n before counting, a ring oscillator that operates with the higher-speed multiplied clock can be created.
[0059]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a ring oscillator in which the number of selectors required for changing the period is reduced and the circuit scale is reduced. Further, according to the present invention, unnecessary switching noise is prevented from occurring at the time of selector switching, and furthermore, a small and high-precision oscillation cycle is provided. A possible ring oscillator can be provided.
[Brief description of the drawings]
FIG. 1 is a diagram showing an example of a conventional method for varying the oscillation cycle of a ring oscillator.
FIG. 2 is a diagram showing a basic configuration of a digital multiplier according to the present invention.
FIG. 3 is a diagram showing an example of a delay variable unit of the ring oscillator according to the present invention.
FIG. 4 is a diagram showing an example of the operation of FIG. 1;
FIG. 5 is a diagram showing another example of a block configuration of the digital multiplying circuit according to the present invention.
FIG. 6 is a diagram showing another configuration example of the ring oscillator according to the present invention.
FIG. 7 is a diagram showing an example of the operation of FIG. 6;
FIG. 8 is a diagram illustrating an example of a ring oscillator to which a short pulse prevention circuit is added.
FIG. 9 is a diagram showing an example of the operation time chart of FIG. 8;
FIG. 10 is a diagram showing a principle configuration of ring oscillator cycle control according to the present invention.
FIG. 11 is a diagram illustrating an example of controlling an oscillation cycle based on a count value for one cycle.
FIG. 12 is a diagram illustrating an example of controlling an oscillation cycle based on count values for a plurality of cycles.
FIG. 13 is a diagram illustrating an example in which an oscillation cycle is controlled for each cycle using a plurality of counters.
FIG. 14 is a diagram showing another example of controlling the oscillation cycle for each cycle using a plurality of counters.
FIG. 15 is a diagram illustrating an example of a flow of controlling an oscillation cycle based on the number of smoothing cycles.
FIG. 16 is a diagram illustrating an example of delay value switching timing due to the asynchronous between the basic clock and the output clock.
FIG. 17 is a diagram illustrating a circuit example (1) for controlling activation / stop of a ring oscillator.
FIG. 18 is a diagram illustrating a circuit example (2) for controlling activation / stop of the ring oscillator.
FIG. 19 is a diagram showing a circuit example (3) for controlling the start / stop of the ring oscillator.
FIG. 20 is a diagram showing an example (1) of a digital multiplying circuit in which the number of multiplications can be varied in response to an external request;
FIG. 21 is a diagram showing an example (2) of a digital multiplying circuit in which the number of multiplications can be varied by a request from the outside.
FIG. 22 is a diagram showing an example of a circuit configuration of a ring oscillator capable of high-speed operation.
[Explanation of symbols]
20 ... Delay variable section
10 ₁ -10 _n , 20 ₁ ~ 20 ₆ … Variable delay cell
21-1 ... Fixed delay circuit
21-2 ... Variable delay circuit
22 ... Pulse count circuit
23 ... Comparison section
24 ... Temperature detector
25 ... N value change circuit
31 ... Counter
32 ... Comparator
33… Set value part
34 ... Selector control signal generator
35 ... Ring OSC & Selector
36 ... divide-by-2 circuit
41, 45 ... delay cell
44, 48… Switch
42, 46, 53-55 ... gate
51… Ring oscillator
52 ... Counter & Chopper

Claims

遅延量の重み付けがなされた複数のディレイセルの接続切替により発振周期が可変するリングオシレータと、
前記リングオシレータの出力クロックをカウントするカウント部と、
基本クロックの所定周期内に含まれる前記カウント部のカウント値と設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータの発信周期を制御する比較部と、で構成することを特徴とするデジタル逓倍装置。A ring oscillator whose oscillation cycle is variable by switching connection of a plurality of delay cells weighted with a delay amount,
A counting unit for counting an output clock of the ring oscillator,
A comparison unit configured to perform a connection switching of the ring oscillator and control a transmission cycle of the ring oscillator by comparing a count value of the counting unit included in a predetermined cycle of a basic clock with a set multiplication factor. A digital multiplier.

前記設定逓倍数は、デジタル逓倍装置の起動直後における前記リングオシレータの目標周期の近傍値である、請求項１記載のデジタル逓倍装置。The digital multiplier according to claim 1, wherein the set multiplier is a value near a target cycle of the ring oscillator immediately after the digital multiplier is started.

前記設定逓倍数は、デジタル逓倍装置の起動直後における前記リングオシレータの選択可能な範囲の中心値である、請求項１記載のデジタル逓倍装置。The digital multiplier according to claim 1, wherein the set multiplier is a center value of a selectable range of the ring oscillator immediately after the digital multiplier is started.

前記設定逓倍数は、デジタル逓倍装置の起動直後における前記リングオシレータの選択可能な範囲の最小値である、請求項１記載のデジタル逓倍装置。The digital multiplier according to claim 1, wherein the set multiplier is a minimum value of a selectable range of the ring oscillator immediately after the digital multiplier is started.

前記設定逓倍数は、デジタル逓倍装置の起動直後における前記リングオシレータの選択可能な範囲の最大値である、請求項１記載のデジタル逓倍装置。The digital multiplier according to claim 1, wherein the set multiplier is a maximum value of a selectable range of the ring oscillator immediately after the digital multiplier is started.

さらに、前記設定逓倍数を外部から可変に設定できる設定部を有する、請求項１記載のデジタル逓倍装置。The digital multiplier according to claim 1, further comprising a setting unit configured to variably set the set multiplier from outside.

前記設定部には、さらに所定のパラメータを検出する検出部が接続され、そのパラメータ検出値に応じて前記設定逓倍数が可変される、請求項６記載のデジタル逓倍装置。The digital multiplier according to claim 6, wherein a detector that detects a predetermined parameter is further connected to the setting unit, and the set multiple is varied according to the detected parameter value.

前記パラメータは、デジタル逓倍装置を内包する装置の温度又は動作モードである、請求項７記載のデジタル逓倍装置。The digital multiplier according to claim 7, wherein the parameter is a temperature or an operation mode of a device including the digital multiplier.

前記リングオシレータは、さらに固定のディレイ時間を有する固定ディレイ手段を有し、
前記比較部は、前記固定のディレイ時間内に前記リングオシレータの次回周期のための接続切替を完了する、請求項１記載のデジタル逓倍装置。The ring oscillator further includes a fixed delay unit having a fixed delay time,
The digital multiplier according to claim 1, wherein the comparison unit completes connection switching for the next cycle of the ring oscillator within the fixed delay time.

前記リングオシレータは、さらに可変のディレイ時間を有する可変ディレイ手段を有し、
前記比較部は、前記可変のディレイ時間内に前記リングオシレータの次回周期のための接続切替を完了する、請求項１記載のデジタル逓倍装置。The ring oscillator further includes a variable delay unit having a variable delay time,
The digital multiplier according to claim 1, wherein the comparison unit completes connection switching for the next cycle of the ring oscillator within the variable delay time.

前記比較部は、交番する前記基本クロックの所定周期内の出力クロック数を測定する期間とその測定結果に基づいて前記リングオシレータの接続切替を制御する期間の各期間内で、その測定と制御とを繰り返し行なう、請求項１記載のデジタル逓倍装置。The comparison unit, during each period of the period of measuring the number of output clocks within a predetermined period of the alternating basic clock and the period of controlling the connection switching of the ring oscillator based on the measurement result, the measurement and control 2. The digital multiplying device according to claim 1, wherein the step (b) is repeatedly performed.

前記リングオシレータは、前記遅延量の重み付けがなされた複数のディレイセルの内、未接続のディレイセルへの信号入力を禁止することによって前記ディレイセル接続時におけるノイズの発生を防止する手段を備える、請求項１記載のデジタル逓倍装置。The ring oscillator includes means for preventing the occurrence of noise when the delay cell is connected by prohibiting signal input to an unconnected delay cell among the plurality of delay cells weighted with the delay amount. The digital multiplier according to claim 1.

前記比較部は、前記基本クロックの所定周期を１周期とし、その周期内に含まれる前記カウント部のカウント値と設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータの次回周期の制御を行なう、請求項１記載のデジタル逓倍装置。The comparison unit sets a predetermined period of the basic clock as one period, and performs a connection switching of the ring oscillator by comparing a count value of the counting unit included in the period with a set multiplication number, thereby performing the switching of the ring oscillator. 2. The digital multiplying device according to claim 1, wherein control of the next cycle is performed.

前記比較部は、前記基本クロックの所定周期を１／２周期とし、その周期内に含まれる前記カウント部のカウント値と１／２倍した設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータを１／２周期毎に制御する、請求項１記載のデジタル逓倍装置。The comparing unit sets a predetermined period of the basic clock to 周期 period, and compares the count value of the counting unit included in the period with a set multiple of 数 times to switch connection of the ring oscillator. 2. The digital multiplying device according to claim 1, wherein the ring oscillator is controlled every 周期 cycle by performing the following.

前記比較部は、前記基本クロックの所定周期をｎ（ｎは自然数）周期とし、その周期内に含まれる前記カウント部のカウント値とｎ倍した設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータをｎ周期毎に制御する、請求項１記載のデジタル逓倍装置。The comparing section sets a predetermined cycle of the basic clock to n (n is a natural number) cycle, and compares the count value of the counting section included in the cycle with a set multiplied number of n times to connect the ring oscillator. The digital multiplier according to claim 1, wherein switching is performed to control the ring oscillator every n cycles.

前記カウント部は、前記基本クロックのｎ周期毎のカウントを行なうｎ個のカウンタを有し、各々のカウンタは互いにカウント開始のタイミングを１周期分ずらしており、
前記比較部は、前記基本クロックの所定周期を１周期とし、前記各カウンタからのカウント値と設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータの次回周期の制御を行なう、請求項１記載のデジタル逓倍装置。The counting section has n counters for counting every n cycles of the basic clock, and the respective counters shift the count start timing from each other by one cycle.
The comparison unit sets a predetermined cycle of the basic clock as one cycle, and performs connection switching of the ring oscillator by comparing a count value from each counter with a set multiple to control the next cycle of the ring oscillator. The digital multiplying device according to claim 1, wherein the digital multiplying is performed.

前記カウント部は、前記基本クロックの１周期毎のカウントを行なうカウンタとｎ周期毎のカウントを行なうカウンタとを有し、
前記比較部は、前記基本クロックの所定周期を１周期とし、前記１周期毎のカウンタからのカウント値と設定逓倍数との比較により、それに優先する前記ｎ周期毎のカウンタからのカウント値とｎ倍した設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータの次回周期の制御を行なう、請求項１記載のデジタル逓倍装置。The counting unit includes a counter that counts every cycle of the basic clock and a counter that counts every n cycles.
The comparing unit sets a predetermined cycle of the basic clock as one cycle, and compares the count value from the counter for each cycle with a set multiplication factor to determine the count value from the counter for every n cycles and n 2. The digital multiplying device according to claim 1, wherein the connection of the ring oscillator is switched to control the next cycle of the ring oscillator by comparing the multiplied set multiplier.

前記比較部は、前記カウント部からのカウント値と逓倍設定値の値に所定値以上の差がある場合に、前記リングオシレータの接続切替時の遅延時間変更量を適宜変更する、請求項１記載のデジタル逓倍装置。The said comparison part changes the delay time change amount at the time of connection switching of the said ring oscillator suitably, when there exists a difference more than a predetermined value between the count value from the said count part, and the value of a multiplication setting value. Digital multiplier.

前記比較部は、前記カウント部からのカウント値と逓倍設定値の値との間の差に応じて、比較するカウント値と逓倍設定値のまなし周期を変更する、請求項１記載のデジタル逓倍装置。2. The digital multiplier according to claim 1, wherein the comparison unit changes a count cycle of the count value to be compared and a cycle of the multiplier setting value according to a difference between the count value from the counting unit and a value of the multiplier setting value. 3. apparatus.

前記比較部は、前記基本クロックのエッジを検出した次の出力クロックのエッジで前記リングオシレータの接続切替を行なう、請求項１記載のデジタル逓倍装置。2. The digital multiplier according to claim 1, wherein the comparison unit switches connection of the ring oscillator at an edge of an output clock next to an edge of the basic clock detected. 3.

前記比較部は、前記基本クロックのエッジと前記出力クロックのエッジが重なる時には、その次の出力クロックのエッジ検出で前記リングオシレータの接続切替を行なう、請求項１記載のデジタル逓倍装置。The digital multiplier according to claim 1, wherein when the edge of the basic clock and the edge of the output clock overlap, the comparison unit switches the connection of the ring oscillator by detecting the edge of the next output clock.

前記リングオシレータは、さらにその発振の起動／停止を制御する手段を有し、前記発振の停止を制御する手段はリングオシレータのループ経路中のインバータの数が偶数となるように制御する、請求項１記載のデジタル逓倍装置。The said ring oscillator further has a means for controlling start / stop of its oscillation, and the means for controlling stop of the oscillation controls the number of inverters in a loop path of the ring oscillator to be an even number. 2. The digital multiplier according to claim 1.

前記リングオシレータは、さらにその発振の起動／停止を制御する手段を有し、前記発振の起動／停止を制御する手段はリングオシレータのループ経路を、外部からの制御によって導通又は非道通とするゲートからなる、請求項１記載のデジタル逓倍装置。The ring oscillator further has means for controlling the start / stop of the oscillation, and the means for controlling the start / stop of the oscillation includes a gate for making the loop path of the ring oscillator conductive or non-conductive by external control. The digital multiplier according to claim 1, comprising:

前記リングオシレータは、さらにその発振の起動／停止を制御する手段を有し、前記発振の起動／停止を制御する手段はリングオシレータの出力と外部との間の接続を、外部からの制御によって導通又は非道通とするゲートからなる、請求項１記載のデジタル逓倍装置。The ring oscillator further has means for controlling the start / stop of the oscillation, and the means for controlling the start / stop of the oscillation conducts the connection between the output of the ring oscillator and the outside by the control from the outside. The digital multiplying device according to claim 1, further comprising a gate that is not connected.

さらに、前記リングオシレータの出力クロックが入力され、それを分周して前記カウント部に出力する手段を有する、請求項１記載のデジタル逓倍装置。2. The digital multiplying device according to claim 1, further comprising: a unit to which an output clock of the ring oscillator is input, frequency-divided and output to the counting unit.

少なくとも、前記リングオシレータ、カウント部、及び比較部は、半導体集積回路として一体に形成される、請求項１記載のデジタル逓倍装置。2. The digital multiplier according to claim 1, wherein at least the ring oscillator, the counting unit, and the comparing unit are integrally formed as a semiconductor integrated circuit.