JP2004078236A - Switching element substrate - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a liquid crystal display device which makes bright display possible by a liquid crystal panel having a high aperture ratio without the occurrence of a problem of the delay in the signal impressed to additive capacity common wiring and to provide a method of manufacturing the same. <P>SOLUTION: The liquid crystal display device is formed with a non-single crystalline silicon thin film 11, a gate insulating film 13, gate bus wiring, and a gate electrode 16a on a substrate and is formed with a first interlayer insulating film 15, source bus wiring 20, a second interlayer insulating film 24, and a pixel electrode 25, respectively, on the upper part of the gate electrode 16a. An additive capacity upper electrode 14 is formed to cover the inner wall of a contact hole disposed on the film 15 by the same material as the material of the source bus wiring. The additive capacity is formed between the upper electrode and the additive capacity lower electrode by the non-single crystalline silicon thin film. <P>COPYRIGHT: (C)2004,JPO

Description

　本発明は、薄膜トランジスタ（ＴＦＴ）などのスイッチング素子を備えたスイッチング素子基板に関し、特に画素部分における構造に関するものである。 The present invention relates to a switching element substrate provided with a switching element such as a thin film transistor (TFT), and particularly to a structure in a pixel portion.

　図６は、基板上に周辺駆動回路を形成した従来の液晶表示装置の構成を示す回路図である。 FIG. 6 is a circuit diagram showing a configuration of a conventional liquid crystal display device in which a peripheral driving circuit is formed on a substrate.

　図６において、ガラス基板または石英基板３１上には、ゲート駆動回路３２、ソース駆動回路３３、およびＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）アレイ部３４とが形成されている。このゲート駆動回路３２は、シフトレジスタ３２ａおよびバッファ３２ｂとから構成されている。また、ソース駆動回路３３は、シフトレジスタ３３ａ、バッファ３３ｂ、およびビデオライン３８のサンプリングを行うアナログスイッチ３９とから構成されている。 In FIG. 6, a gate drive circuit 32, a source drive circuit 33, and a TFT (Thin Film Transistor) array unit 34 are formed on a glass substrate or a quartz substrate 31. The gate drive circuit 32 includes a shift register 32a and a buffer 32b. The source driving circuit 33 includes a shift register 33a, a buffer 33b, and an analog switch 39 for sampling the video line 38.

　ＴＦＴアレイ部３４には、前記ゲート駆動回路３２から延びる多数の平行するゲートバス配線１１６が配設されており、前記ソース駆動回路３３からは多数のソースバス配線１２０が、該ゲートバス配線１１６に直交して配設されている。また、このゲートバス配線１１６に平行して、付加容量共通配線１１４が配設されている。 A large number of parallel gate bus lines 116 extending from the gate drive circuit 32 are provided in the TFT array section 34, and a large number of source bus lines 120 are provided from the source drive circuit 33 to the gate bus line 116. They are arranged orthogonally. An additional capacitance common line 114 is provided in parallel with the gate bus line 116.

　さらに、上述したような２本のゲートバス配線１１６、１１６、ソースバス配線１２０、１２０、および付加容量共通配線１１４、１１４とに囲まれた矩形の領域には、ＴＦＴ３５、画素３６、および付加容量３７とが配設されている。このとき、このＴＦＴ３５のゲート電極は、ゲートバス配線１１６に接続されており、また、該ＴＦＴ３５のソース電極は、ソースバス配線１２０に接続されている。 Further, in the rectangular area surrounded by the two gate bus lines 116, 116, the source bus lines 120, 120, and the additional capacitance common lines 114, 114, the TFT 35, the pixel 36, and the additional capacitance 37 are provided. At this time, the gate electrode of the TFT 35 is connected to the gate bus wiring 116, and the source electrode of the TFT 35 is connected to the source bus wiring 120.

　そして、前記ＴＦＴ３５のドレインに接続された画素電極３６と対向基板上に形成された対向電極との間に液晶が封入されて、画素が構成されている。また、このとき付加容量共通配線１１４は、対向電極と同じ電位の電極に接続されている。 (4) Liquid crystal is sealed between the pixel electrode 36 connected to the drain of the TFT 35 and the counter electrode formed on the counter substrate to form a pixel. At this time, the additional capacitance common wiring 114 is connected to an electrode having the same potential as the counter electrode.

　図４は、従来の液晶表示装置における画素１個分の構成を示した平面図であり、図５は、図４の液晶表示装置におけるＢ−Ｂ’線断面図を示している。 FIG. 4 is a plan view showing a configuration of one pixel in a conventional liquid crystal display device, and FIG. 5 is a sectional view taken along line B-B 'in the liquid crystal display device of FIG.

　図４および図５において、絶縁基板１１０上には、活性層となる多結晶シリコン薄膜１１１が４０ｎｍ〜８０ｎｍの厚さで形成されており、その上に、スパッタリングもしくはＣＶＤ法を用いて、ゲート絶縁膜１１３が８０ｎｍ〜１５０ｎｍの厚さで形成されている。 4 and 5, a polycrystalline silicon thin film 111 serving as an active layer is formed with a thickness of 40 nm to 80 nm on an insulating substrate 110, and a gate insulating film is formed thereon by sputtering or CVD. The film 113 is formed with a thickness of 80 nm to 150 nm.

　そして、前記多結晶シリコン薄膜１１１において、後に付加容量を形成する付加容量部（図４における斜線部分）に、Ｐ+ を１×１０15（ｃｍ-2）の濃度でイオン注入を行い、ゲート電極１１６ａおよび付加容量上部電極１１４ａを、多結晶シリコンを所定の形状にパターニングすることにより形成した。 Then, in the polycrystalline silicon thin film 111, P + is ion-implanted into the additional capacitance portion (the hatched portion in FIG. 4) at which the additional capacitance is to be formed later at a concentration of 1 × 10 15 (cm −2 ) to form the gate electrode. 116a and the additional capacitance upper electrode 114a were formed by patterning polycrystalline silicon into a predetermined shape.

　その後、この薄膜トランジスタの導電型を決定するために、前記ゲート電極１１６ａの上方から、Ｐ+ を１×１０15（ｃｍ-2）の濃度でイオン注入を行い、該ゲート電極１１６ａの下部にチャンネル１１２を形成した。 Thereafter, in order to determine the conductivity type of the thin film transistor, P + ions are implanted from above the gate electrode 116a at a concentration of 1 × 10 15 (cm −2 ), and a channel 112 is formed below the gate electrode 116a. Was formed.

　さらに、ＳｉＯ2 もしくはＳｉＮｘを用いて、第１の層間絶縁膜１１５を基板全面に形成後、コンタクトホール１１８および１１９の形成を行い、ソースバス配線１２０および積み上げ電極１２１をＡｌなどの低抵抗の金属を用いて形成した。 Further, after forming a first interlayer insulating film 115 over the entire surface of the substrate using SiO 2 or SiNx, contact holes 118 and 119 are formed, and the source bus wiring 120 and the stacked electrode 121 are formed of a low-resistance metal such as Al. It was formed using

　そして、前記第１の層間絶縁膜１１５と同様に、ＳｉＯ2 もしくはＳｉＮｘを用いて、第２の層間絶縁膜１２４を基板全面に形成後、コンタクトホール１２３の形成を行い、次に、該コンタクトホール１２３を覆い、ＴｉＷを用いてバリアメタル１２６を形成した。さらに該バリアメタル１２６を覆ってＩＴＯなどの透明導電膜からなる画素電極１２５の形成を行った。前記バリアメタル１２６を介して、前記画素電極１２５と前記積み上げ電極１２１とのオーミックコンタクトが取られている。 Then, as in the case of the first interlayer insulating film 115, a second interlayer insulating film 124 is formed on the entire surface of the substrate using SiO 2 or SiNx, and then a contact hole 123 is formed. A barrier metal 126 was formed using TiW to cover 123. Further, a pixel electrode 125 made of a transparent conductive film such as ITO was formed to cover the barrier metal 126. An ohmic contact between the pixel electrode 125 and the stacked electrode 121 is established via the barrier metal 126.

　以上の構成による液晶表示装置では、できるだけ小さな面積で大きな付加容量が得られるよう、ゲートバス配線と同一の材料を用いて付加容量共通配線を形成し、直下部のゲート絶縁膜を誘電体とする構成としていた。すなわち、ゲート絶縁膜は厚みが薄く、比誘電率が大きいので、高開口率のまま大きな付加容量を得られる誘電体となる。 In the liquid crystal display device having the above configuration, the additional capacitance common wiring is formed using the same material as the gate bus wiring so that a large additional capacitance can be obtained in the smallest possible area, and the gate insulating film immediately below is used as a dielectric. Had a configuration. That is, since the gate insulating film has a small thickness and a large relative dielectric constant, it becomes a dielectric that can obtain a large additional capacitance while maintaining a high aperture ratio.

　前記従来の液晶表示装置においては、高開口率を得ながら、大きな付加容量を得るために、ゲートバス配線と同一の材料を用いて付加容量共通配線を形成し、下部のゲート絶縁膜を誘電体とする構成としていた。しかしながら、従来の液晶表示装置において、付加容量共通配線をゲートバス配線と同じ材料で形成していたので、ゲートバス配線をソースバス配線よりも電気的に高抵抗の材料で形成した場合には、付加容量共通配線での信号の伝搬遅延の問題が発生していた。 In the conventional liquid crystal display device, in order to obtain a large additional capacitance while obtaining a high aperture ratio, an additional capacitance common wiring is formed using the same material as the gate bus wiring, and the lower gate insulating film is formed of a dielectric material. Was configured. However, in the conventional liquid crystal display device, since the additional capacitance common line is formed of the same material as the gate bus line, when the gate bus line is formed of a material having a higher resistance than the source bus line, There has been a problem of signal propagation delay in the additional capacitance common wiring.

　本発明は、このような問題点を解決するためになされたものであって、その目的とするところは、付加容量共通配線での信号の伝搬遅延の問題が無く、ゲート絶縁膜を付加容量の誘電体として用いることができるスイッチング素子基板を提供することにある。 The present invention has been made in order to solve such a problem, and an object of the present invention is to eliminate the problem of signal propagation delay in the additional capacitance common wiring, and to provide a gate insulating film with an additional capacitance. An object of the present invention is to provide a switching element substrate that can be used as a dielectric.

　本発明のスイッチング素子基板は、基板上に、多結晶シリコン薄膜とゲート絶縁膜とゲートバス配線とが形成され、該ゲートバス配線の上部に、第１の層間絶縁膜とソースバス配線と第２の層間絶縁膜と画素電極とがそれぞれ形成されたスイッチング素子基板において、前記ソースバス配線と同一工程および同一材料により、前記第１の層間絶縁膜に設けられたコンタクトホールを被覆するように形成された付加容量上部電極と、多結晶シリコンにより形成された付加容量下部電極とを備え、前記付加容量上部電極及び付加容量下部電極によって付加容量が形成されており、そのことにより、上記目的が達成される。 In a switching element substrate according to the present invention, a polycrystalline silicon thin film, a gate insulating film, and a gate bus wiring are formed on a substrate, and a first interlayer insulating film, a source bus wiring, and a second In the switching element substrate on which the interlayer insulating film and the pixel electrode are respectively formed, the same process and the same material as those of the source bus wiring are used to cover the contact holes provided in the first interlayer insulating film. An additional capacitance upper electrode, and an additional capacitance lower electrode formed of polycrystalline silicon, wherein an additional capacitance is formed by the additional capacitance upper electrode and the additional capacitance lower electrode, thereby achieving the object. You.

　また、前記第１の層間絶縁膜が有機材料によって形成されることが好ましい。また、前記有機材料が感光性を有することが好ましい。 It is preferable that the first interlayer insulating film is formed of an organic material. Further, it is preferable that the organic material has photosensitivity.

　本発明のスイッチング素子基板は、基板上に、非単結晶シリコン薄膜とゲート絶縁膜とゲートバス配線とが形成され、該ゲートバス配線の上部に、第１の層間絶縁膜とソースバス配線と第２の層間絶縁膜と画素電極とがそれぞれ形成されたスイッチング素子基板において、前記第１の層間絶縁膜または第２の層間絶縁膜は、有機材料によって形成されるとともに、前記ソースバス配線と平行かつ同一材料により形成された付加容量共通配線を備え、前記付加容量共通配線と前記多結晶シリコン薄膜とによって付加容量が形成されており、そのことにより上記目的が達成される。また、前記付加容量は、前記ゲート絶縁膜を用いて形成されることが好ましい。 In the switching element substrate of the present invention, a non-single-crystal silicon thin film, a gate insulating film, and a gate bus wiring are formed on the substrate, and a first interlayer insulating film, a source bus wiring, In the switching element substrate on which the two interlayer insulating films and the pixel electrodes are respectively formed, the first interlayer insulating film or the second interlayer insulating film is formed of an organic material and is parallel to the source bus wiring and An additional capacitance common wiring formed of the same material is provided, and the additional capacitance is formed by the additional capacitance common wiring and the polycrystalline silicon thin film, thereby achieving the above object. Further, it is preferable that the additional capacitance be formed using the gate insulating film.

　本発明のスイッチング素子基板の製造方法は、基板上に、多結晶シリコン薄膜とゲート絶縁膜とゲートバス配線とが形成され、該ゲートバス配線の上部に、第１の層間絶縁膜とソースバス配線と第２の層間絶縁膜と画素電極とがそれぞれ形成されたスイッチング素子基板の製造方法において、付加容量上部電極を前記ソースバス配線と同一工程および同一材料により、前記第１の層間絶縁膜に設けられたコンタクトホールを被覆するように形成する工程と、付加容量下部電極を多結晶シリコンにより形成する工程とを含むことを特徴とすることにより、上記目的が達成される。 According to the method of manufacturing a switching element substrate of the present invention, a polycrystalline silicon thin film, a gate insulating film, and a gate bus wiring are formed on a substrate, and a first interlayer insulating film and a source bus wiring are formed on the gate bus wiring. And a method for manufacturing a switching element substrate on which a second interlayer insulating film and a pixel electrode are respectively formed, wherein an additional capacitor upper electrode is provided on the first interlayer insulating film by the same process and the same material as the source bus wiring. The above object is achieved by including a step of forming the contact hole formed so as to cover the contact hole, and a step of forming the additional capacitance lower electrode of polycrystalline silicon.

　好ましくは、前記第１の層間絶縁膜を感光性を有する有機材料によって形成する工程を含む。 Preferably, the method includes a step of forming the first interlayer insulating film with a photosensitive organic material.

　以下、その作用について説明する。 Hereinafter, the operation will be described.

　本発明のスイッチング素子基板は、基板上に、非単結晶シリコン薄膜とゲート絶縁膜とゲートバス配線とが形成され、該ゲートバス配線の上部に、第１の層間絶縁膜とソースバス配線と第２の層間絶縁膜と画素電極とがそれぞれ形成されたスイッチング素子基板において、前記ソースバス配線と同一材料により、前記第１の層間絶縁膜に設けられたコンタクトホールを被覆するように形成された付加容量上部電極と、非単結晶シリコンにより形成された付加容量下部電極とを備え、前記付加容量上部電極及び付加容量下部電極によって付加容量が形成されることにより、付加容量上部電極は低抵抗であり、付加容量上部電極に発生する信号の伝搬遅延の問題が生じない。また、付加容量の誘電体としてゲート絶縁膜を使用するので、遮光膜である付加容量部の面積を縮小することができる。 In the switching element substrate of the present invention, a non-single-crystal silicon thin film, a gate insulating film, and a gate bus wiring are formed on the substrate, and a first interlayer insulating film, a source bus wiring, In the switching element substrate on which the second interlayer insulating film and the pixel electrode are respectively formed, an additional material formed so as to cover a contact hole provided in the first interlayer insulating film with the same material as the source bus wiring. A capacitor upper electrode, and an additional capacitor lower electrode formed of non-single-crystal silicon, wherein the additional capacitor is formed by the additional capacitor upper electrode and the additional capacitor lower electrode, whereby the additional capacitor upper electrode has a low resistance. In addition, the problem of propagation delay of a signal generated at the additional capacitor upper electrode does not occur. Further, since the gate insulating film is used as the dielectric of the additional capacitance, the area of the additional capacitance portion, which is a light shielding film, can be reduced.

　また、前記第１の層間絶縁膜が有機材料によって形成されることにより、ソースバス配線の下部領域が十分に平坦化されるので、薄膜トランジスタやゲートバス配線の段差によるソースバス配線の断線を防止することができる。また、前記有機材料が、感光性を有することにより、第１の層間絶縁膜に形成するコンタクトホールが露光及び現像工程のみにより形成可能となり、製造プロセスを簡単にすることができる。 Further, since the first interlayer insulating film is formed of an organic material, the lower region of the source bus line is sufficiently flattened, so that disconnection of the source bus line due to a step of the thin film transistor or the gate bus line is prevented. be able to. In addition, since the organic material has photosensitivity, a contact hole formed in the first interlayer insulating film can be formed only by the exposure and development steps, so that the manufacturing process can be simplified.

　さらに、第１の層間絶縁膜または第２の層間絶縁膜が有機材料によって形成されることにより、ソースバス配線に対する容量を低減することができ、また、ソースバス配線と平行かつ同一材料によって付加容量共通配線が形成されることにより、この付加容量共通配線によってソースバス配線の容量が増加することもない。そして、ゲート絶縁膜を用いて付加容量が形成されることにより、小さな面積で効率よく付加容量を形成することができるため、付加容量による開口率の低下を防止することができる。 Further, since the first interlayer insulating film or the second interlayer insulating film is formed of an organic material, the capacity with respect to the source bus wiring can be reduced. By forming the common wiring, the capacity of the source bus wiring does not increase due to the additional capacitance common wiring. Further, since the additional capacitance is formed using the gate insulating film, the additional capacitance can be efficiently formed with a small area, so that a decrease in the aperture ratio due to the additional capacitance can be prevented.

　本発明のスイッチング素子基板の製造方法は、基板上に、非単結晶シリコン薄膜とゲート絶縁膜とゲートバス配線とが形成され、該ゲートバス配線の上部に、第１の層間絶縁膜とソースバス配線と第２の層間絶縁膜と画素電極とがそれぞれ形成されたスイッチング素子基板の製造方法において、付加容量上部電極を前記ソースバス配線と同一材料により、前記第１の層間絶縁膜に設けられたコンタクトホールを被覆するように形成する工程と、付加容量下部電極を非単結晶シリコンにより形成する工程とを含むことを特徴とすることにより、従来のスイッチング素子基板の製造方法に、新たな装置や工程を追加することなく、付加容量共通配線における信号の伝搬遅延の問題を解消することができる。また、付加容量の誘電体としてゲート絶縁膜を使用しているので、遮光膜である付加容量部の面積を縮小することが可能となる。 According to a method of manufacturing a switching element substrate of the present invention, a non-single-crystal silicon thin film, a gate insulating film, and a gate bus wiring are formed on a substrate, and a first interlayer insulating film and a source bus are formed on the gate bus wiring. In the method of manufacturing a switching element substrate in which a wiring, a second interlayer insulating film, and a pixel electrode are respectively formed, an additional capacitor upper electrode is provided on the first interlayer insulating film using the same material as the source bus wiring. By including a step of forming so as to cover the contact hole and a step of forming the additional capacitance lower electrode of non-single-crystal silicon, a new apparatus and a new method can be added to the conventional method for manufacturing a switching element substrate. The problem of signal propagation delay in the additional capacitance common wiring can be solved without adding a step. Further, since the gate insulating film is used as the dielectric of the additional capacitance, it is possible to reduce the area of the additional capacitance portion which is a light shielding film.

　好ましくは、前記第１の層間絶縁膜を感光性を有する有機材料によって形成する工程を含むことにより、第１の層間絶縁膜におけるコンタクトホールの形成を、エッチング不要の光学的手法を用い、簡単な製造プロセスにより行うことが可能となる。この結果、エッチングによるゲート絶縁膜の損傷の問題が生じない。 Preferably, the method includes a step of forming the first interlayer insulating film using a photosensitive organic material, so that a contact hole in the first interlayer insulating film can be easily formed using an etching-free optical method. This can be performed by a manufacturing process. As a result, the problem of damage to the gate insulating film due to etching does not occur.

　本発明のスイッチング素子基板によれば、基板上に、非単結晶シリコン薄膜とゲート絶縁膜とゲートバス配線とが形成され、該ゲートバス配線の上部に、第１の層間絶縁膜とソースバス配線と第２の層間絶縁膜と画素電極とがそれぞれ形成されたスイッチング素子基板において、前記ソースバス配線と同一材料により、前記第１の層間絶縁膜に設けられたコンタクトホールを被覆するように形成された付加容量上部電極と、非単結晶シリコンにより形成された付加容量下部電極とを備え、前記付加容量上部電極及び付加容量下部電極によって付加容量が形成されることにより、付加容量上部電極は低抵抗であり、付加容量上部電極に発生する信号の伝搬遅延の問題が生じない。また、付加容量の誘電体としてゲート絶縁膜を使用するので、光を遮断する付加容量部の面積を拡大する、すなわち、開口率を低下させることはない。 According to the switching element substrate of the present invention, the non-single-crystal silicon thin film, the gate insulating film, and the gate bus wiring are formed on the substrate, and the first interlayer insulating film and the source bus wiring are formed above the gate bus wiring. And a switching element substrate on which a second interlayer insulating film and a pixel electrode are respectively formed, the same material as that of the source bus wiring being formed so as to cover a contact hole provided in the first interlayer insulating film. And an additional capacitance lower electrode formed of non-single-crystal silicon, and the additional capacitance upper electrode and the additional capacitance lower electrode form an additional capacitance. Therefore, the problem of propagation delay of a signal generated in the upper electrode of the additional capacitor does not occur. Further, since the gate insulating film is used as the dielectric of the additional capacitance, the area of the additional capacitance portion for blocking light is not increased, that is, the aperture ratio is not reduced.

　また、前記第１の層間絶縁膜が有機材料によって形成されることにより、ソースバス配線の下部領域が十分に平坦化されるので、薄膜トランジスタやゲートバス配線の段差によるソースバス配線の断線を防止することができる。これにより歩留まりの向上を望むことができる。 Further, since the first interlayer insulating film is formed of an organic material, the lower region of the source bus line is sufficiently flattened, so that disconnection of the source bus line due to a step of the thin film transistor or the gate bus line is prevented. be able to. Thereby, an improvement in yield can be expected.

　また、前記有機材料が、感光性を有することにより、第１の層間絶縁膜に形成するコンタクトホールが露光及び現像工程のみにより形成可能となり、製造プロセスを簡略化することができる。 In addition, since the organic material has photosensitivity, a contact hole formed in the first interlayer insulating film can be formed only by the exposure and development steps, and the manufacturing process can be simplified.

　本発明のスイッチング素子基板の製造方法は、付加容量上部電極を前記ソースバス配線と同一材料により、前記第１の層間絶縁膜に設けられたコンタクトホールを被覆するように形成する工程と、付加容量下部電極を非単結晶シリコンにより形成する工程とを含むことを特徴とすることにより、従来のスイッチング素子基板の製造方法に新たな装置や工程を追加することなく、付加容量共通電極における信号の伝搬遅延の問題を解消することができる。また、付加容量の誘電体としてゲート絶縁膜を使用しているので、遮光膜である付加容量部の面積を縮小することが可能となり、液晶パネルに適用すれば開口率を向上することができ、この結果、優れた表示品位を有する液晶表示装置を実現することが可能となる。 In the method for manufacturing a switching element substrate according to the present invention, a step of forming an additional capacitor upper electrode with the same material as the source bus wiring so as to cover a contact hole provided in the first interlayer insulating film; Forming the lower electrode from non-single-crystal silicon, so that signal propagation at the additional capacitance common electrode can be performed without adding a new device or process to the conventional switching element substrate manufacturing method. The problem of delay can be solved. In addition, since the gate insulating film is used as a dielectric of the additional capacitance, the area of the additional capacitance portion, which is a light-shielding film, can be reduced, and when applied to a liquid crystal panel, the aperture ratio can be improved. As a result, it is possible to realize a liquid crystal display device having excellent display quality.

　好ましくは、前記第１の層間絶縁膜を感光性を有する有機材料によって形成する工程を含むことにより、第１の層間絶縁膜におけるコンタクトホールの形成を、エッチング不要の光学的手法により行うことが可能となる。この結果、エッチングによるゲート絶縁膜の損傷の問題が生じないので、信頼性を向上することが可能となる。 Preferably, the method further includes a step of forming the first interlayer insulating film from a photosensitive organic material, so that the contact hole in the first interlayer insulating film can be formed by an optical method that does not require etching. It becomes. As a result, the problem of damage to the gate insulating film due to etching does not occur, so that reliability can be improved.

　以下、本発明の実施の形態について説明する。 Hereinafter, embodiments of the present invention will be described.

　図１は、本発明の実施の形態のスイッチング素子基板を用いた液晶表示装置における画素１個分の構成を示した平面図であり、図２は、図１の液晶表示装置におけるＡ−Ａ´線断面図を示している。 FIG. 1 is a plan view showing a configuration of one pixel in a liquid crystal display device using a switching element substrate according to an embodiment of the present invention, and FIG. 2 is an AA ′ in the liquid crystal display device of FIG. FIG.

　以下に、本実施の形態による液晶表示装置の構成を説明する。 Hereinafter, the configuration of the liquid crystal display device according to the present embodiment will be described.

　図１および図２において、絶縁基板１０上に、多結晶シリコン薄膜１１が設けられ、該多結晶シリコン薄膜１１の上には、ゲート絶縁膜１３が設けられている。該ゲート絶縁膜１３上には、Ａｌもしくは多結晶シリコンからなるゲート電極１６ａが設けられている。該ゲート電極１６ａの下部にはノンドープのチャンネル部１２が設けられ、該チャンネル部１２以外の領域は高濃度の不純物領域となっている。さらに、これらを被覆して第１の層間絶縁膜１５が設けられており、該第１の層間絶縁膜に形成されたコンタクトホール１８、１９を介してソースバス配線２０及び積み上げ電極２１がそれぞれ、前記多結晶シリコン薄膜１１と電気的に接続されている。また、コンタクトホール２８の内壁には付加容量上部電極１４が形成され、さらに、これらの上には第２の層間絶縁膜２４が設けられ、該第２の層間絶縁膜２４に設けられたコンタクトホール２３を介して、画素電極２５が前記積み上げ電極２１と接続されている。積み上げ電極２１と画素電極２５とのオーミックコンタクトをとるためにＴｉＷ等を用いてバリアメタル２６を形成してもよい。 1 and 2, a polycrystalline silicon thin film 11 is provided on an insulating substrate 10, and a gate insulating film 13 is provided on the polycrystalline silicon thin film 11. On the gate insulating film 13, a gate electrode 16a made of Al or polycrystalline silicon is provided. A non-doped channel portion 12 is provided below the gate electrode 16a, and regions other than the channel portion 12 are high-concentration impurity regions. Further, a first interlayer insulating film 15 is provided so as to cover them, and a source bus wiring 20 and a stacked electrode 21 are respectively formed through contact holes 18 and 19 formed in the first interlayer insulating film. It is electrically connected to the polycrystalline silicon thin film 11. The additional capacitor upper electrode 14 is formed on the inner wall of the contact hole 28, and a second interlayer insulating film 24 is further provided thereon, and the contact hole provided in the second interlayer insulating film 24 is provided. The pixel electrode 25 is connected to the stacked electrode 21 via 23. The barrier metal 26 may be formed using TiW or the like to make ohmic contact between the stacked electrode 21 and the pixel electrode 25.

　以下に、上記構成の液晶表示装置の製造方法について説明を行う。 Hereinafter, a method for manufacturing the liquid crystal display device having the above configuration will be described.

　図３（ａ）〜（g）は、図２の液晶表示装置の製造方法を示すフロー図である。 FIGS. 3A to 3G are flowcharts showing a method for manufacturing the liquid crystal display device of FIG.

　図３（ａ）において、まず、ガラスまたは石英などからなる絶縁基板１０上に、活性層となる多結晶シリコン薄膜１１を４０ｎｍ〜８０ｎｍの厚さで形成し、該多結晶シリコン薄膜１１の上部に、スパッタリングもしくはＣＶＤ法を用いて、ＳｉＯ2 もしくはＳｉＮｘからなるゲート絶縁膜１３を８０ｎｍの厚さで形成した。 3A, first, a polycrystalline silicon thin film 11 serving as an active layer is formed with a thickness of 40 nm to 80 nm on an insulating substrate 10 made of glass or quartz or the like. A gate insulating film 13 made of SiO 2 or SiNx was formed with a thickness of 80 nm by using sputtering or CVD.

　さらに、図３（ｂ）に示すように、前記ゲート絶縁膜１３上に、Ａｌもしくは多結晶シリコンからなるゲート電極１６ａを形成した。その後、この薄膜トランジスタの導電型を決定するために、前記ゲート電極１６ａの上方から、該ゲート電極１６ａをマスクとして、Ｐ+ を１×１０15（ｃｍ-2）の濃度でイオン注入を行って、活性層の該ゲート電極１６ａの下部にノンドープのチャンネル部１２を形成し、該チャンネル部１２以外の領域に高濃度の不純物領域を形成した。付加容量上部電極をゲート電極１６ａと同材料で形成した場合には、チャンネル部１２形成と同時に付加容量下部電極領域のイオン注入はできない。しかし、本実施の形態１においてはチャンネル部１２形成と同時に付加容量下部電極の低抵抗化が可能となる。また、このとき、ＴＦＴの活性層において、前記チャンネル部１２近傍に低濃度不純物領域もしくはノンドープ領域を設けて、ＴＦＴのオフ時にリーク電流を少なくするような構造としてもよい。この後、このゲート絶縁膜１３において、後にコンタクトホール１８、１９が形成されるコンタクト領域５８、５９の形成を行った。 Further, as shown in FIG. 3B, a gate electrode 16a made of Al or polycrystalline silicon was formed on the gate insulating film 13. Thereafter, in order to determine the conductivity type of the thin film transistor, P + is ion-implanted from above the gate electrode 16a at a concentration of 1 × 10 15 (cm −2 ) using the gate electrode 16a as a mask. A non-doped channel portion 12 was formed below the gate electrode 16a in the active layer, and a high concentration impurity region was formed in a region other than the channel portion 12. When the upper electrode of the additional capacitance is formed of the same material as the gate electrode 16a, ion implantation of the lower electrode region of the additional capacitance cannot be performed simultaneously with the formation of the channel portion 12. However, in the first embodiment, the resistance of the additional capacitance lower electrode can be reduced at the same time as the channel portion 12 is formed. At this time, a structure may be provided in which a low-concentration impurity region or a non-doped region is provided near the channel portion 12 in the active layer of the TFT so as to reduce the leakage current when the TFT is off. Thereafter, in the gate insulating film 13, contact regions 58 and 59 where contact holes 18 and 19 are to be formed later were formed.

　次に、図３（ｃ）に示すように、前記基板全面に、感光性のアクリル樹脂を用いて、スピンコート法により２．５μｍの膜厚で第１の層間絶縁膜１５を形成した。ここで、前記第１の層間絶縁膜１５を２μｍ以上積層したことにより、該第１の層間絶縁膜１５の下部領域の平坦化を行うことができた。 (3) Next, as shown in FIG. 3C, a first interlayer insulating film 15 was formed on the entire surface of the substrate using a photosensitive acrylic resin by a spin coating method to a thickness of 2.5 μm. Here, by laminating the first interlayer insulating film 15 to a thickness of 2 μm or more, the lower region of the first interlayer insulating film 15 could be planarized.

　この後、図３（ｄ）に示すように、露光および現像を行って、前記第１の層間絶縁膜１５上においてコンタクトホール１８、１９の形成を行った。さらに、本発明においては、付加容量形成部となるコンタクトホール２８を形成した。前記第１の層間絶縁膜１５として感光性のものを用いたことにより、エッチングを行わず、露光および現像工程だけで前記コンタクトホール１８、１９、２８の形成が可能となり、製造プロセスを単純にすることができた。エッチングを行わないので、下部のゲート絶縁膜が損傷を受けることがなく、信頼性を向上することができる。 (3) Thereafter, as shown in FIG. 3D, exposure and development were performed to form contact holes 18 and 19 on the first interlayer insulating film 15. Further, in the present invention, a contact hole 28 serving as an additional capacitance forming portion is formed. By using a photosensitive material as the first interlayer insulating film 15, the contact holes 18, 19, and 28 can be formed only by exposure and development steps without performing etching, thereby simplifying the manufacturing process. I was able to. Since the etching is not performed, the lower gate insulating film is not damaged, and the reliability can be improved.

　次に、図３（ｅ）に示すように、ソースバス配線２０および積み上げ電極２１および付加容量上部電極１４をＡｌなどの低抵抗の金属を用いて形成した。該付加容量上部電極１４は、コンタクトホール２８の内壁を被覆するように形成された。このとき、前記ソースバス配線２０の下部領域は、前記第１の層間絶縁膜１５により平坦化されているので、前記図１に示したような、該ソースバス配線２０とゲートバス配線１６との交差部分においても、該ソースバス配線２０が該ゲートバス配線１６の段差により断線することは無くなる。ここで、前記第１の層間絶縁膜１５として用いた感光性有機樹脂材料は、比誘電率が無機材料に比べて小さく、また、膜厚を大きくすることもできるので、前記ソースバス配線２０と前記ゲートバス配線１６との交差部分での容量は無視することができ、バス配線に発生する信号の伝搬遅延を防止することができる。また、前記付加容量上部電極１４及び付加容量共通配線に低抵抗のＡｌを使用しているので、付加容量配線に発生する信号の伝搬遅延の問題は生じない。さらに、付加容量が、前記付加容量上部電極１４直下の前記ゲート絶縁膜１３に形成されるので、開口率を低下させることもない。 (3) Next, as shown in FIG. 3E, the source bus wiring 20, the stacked electrode 21, and the additional capacitance upper electrode 14 were formed using a low-resistance metal such as Al. The additional capacitance upper electrode 14 was formed so as to cover the inner wall of the contact hole 28. At this time, since the lower region of the source bus line 20 is flattened by the first interlayer insulating film 15, the source bus line 20 and the gate bus line 16 as shown in FIG. Even at the intersection, the source bus line 20 is not disconnected due to the step of the gate bus line 16. Here, the photosensitive organic resin material used as the first interlayer insulating film 15 has a relative dielectric constant smaller than that of the inorganic material and can have a larger film thickness. The capacitance at the intersection with the gate bus line 16 can be neglected, and the propagation delay of the signal generated on the bus line can be prevented. Further, since low-resistance Al is used for the additional capacitance upper electrode 14 and the additional capacitance common wiring, the problem of propagation delay of a signal generated in the additional capacitance wiring does not occur. Further, since the additional capacitance is formed in the gate insulating film 13 immediately below the additional capacitance upper electrode 14, the aperture ratio does not decrease.

　次に、図３（ｆ）に示すように、第２の層間絶縁膜２４を前記第１の層間絶縁膜１５と同様に感光性アクリル樹脂を用いて形成した。さらに、図３（ｇ）に示すように、前記第２の層間絶縁膜２４の露光及び現像を行い、コンタクトホール２３を形成し、透明導電膜により画素電極２５をＩＴＯを用いて形成した。前記積み上げ電極２１及び画素電極２５とのコンタクトのオーミック性が問題となる場合には前記コンタクトホール２３にバリアメタル２６を形成してもよい。 (3) Next, as shown in FIG. 3F, a second interlayer insulating film 24 was formed using a photosensitive acrylic resin similarly to the first interlayer insulating film 15. Further, as shown in FIG. 3G, exposure and development of the second interlayer insulating film 24 were performed to form a contact hole 23, and a pixel electrode 25 was formed of a transparent conductive film using ITO. If the ohmic contact of the stacked electrode 21 and the pixel electrode 25 becomes a problem, a barrier metal 26 may be formed in the contact hole 23.

　以上のように、本発明のスイッチング素子基板およびその製造方法においては、付加容量共通配線での信号の伝搬遅延の問題が生じず、ゲート絶縁膜を付加容量の誘電体として用いることにより、液晶表示装置に適用した際には、高い開口率を実現することができる。 As described above, in the switching element substrate and the method of manufacturing the same according to the present invention, the problem of signal propagation delay in the additional capacitance common wiring does not occur, and the liquid crystal display is realized by using the gate insulating film as the dielectric of the additional capacitance. When applied to an apparatus, a high aperture ratio can be realized.

本発明の実施の形態の液晶表示装置における画素１個分の構成を示した平面図である。FIG. 2 is a plan view showing a configuration for one pixel in the liquid crystal display device according to the embodiment of the present invention. 図１の液晶表示装置におけるＡ−Ａ’線断面図である。FIG. 2 is a sectional view taken along line A-A ′ in the liquid crystal display device of FIG. 1. （ａ）〜（ｇ）は、図２の液晶表示装置の製造方法を示すフロー図である。(A)-(g) is a flowchart which shows the manufacturing method of the liquid crystal display device of FIG. 従来の液晶表示装置における画素１個分の構成を示した平面図である。FIG. 10 is a plan view showing a configuration for one pixel in a conventional liquid crystal display device. 図４の液晶表示装置におけるＢ−Ｂ’線断面図を示している。FIG. 5 is a sectional view taken along line B-B ′ in the liquid crystal display device of FIG. 4. 基板上に周辺駆動回路を形成した従来の液晶表示装置の構成を示す回路図である。FIG. 9 is a circuit diagram illustrating a configuration of a conventional liquid crystal display device in which a peripheral driving circuit is formed on a substrate.

符号の説明Explanation of reference numerals

１０ 絶縁基板
１１ 多結晶シリコン薄膜
１２ チャンネル部
１３ ゲート絶縁膜
１４ 付加容量上部電極
１５ 第１の層間絶縁膜
１６ ゲートバス配線
１６ａ ゲート電極
１８ コンタクトホール
１９ コンタクトホール
２０ ソースバス配線
２１ 積み上げ電極
２３ コンタクトホール
２４ 第２の層間絶縁膜
２５ 画素電極
２６ バリアメタル
２８ コンタクトホール
３１ 基板
３２ ゲート駆動回路
３２ａ シフトレジスタ
３２ｂ バッファ
３３ ソース駆動回路
３３ａ シフトレジスタ
３３ｂ バッファ
３４ ＴＦＴアレイ部
３５ ＴＦＴ
３６ 画素
３７ 付加容量
３８ ビデオライン
３９ アナログスイッチ
５８ コンタクト領域
５９ コンタクト領域
１１０ 絶縁基板
１１１ 多結晶シリコン薄膜
１１２ チャンネル
１１３ ゲート絶縁膜
１１４ 付加容量共通配線
１１４ａ 付加容量上部電極
１１５ 第１の層間絶縁膜
１１６ ゲートバス配線
１１６ａ ゲート電極
１１８ コンタクトホール
１１９ コンタクトホール
１２０ ソースバス配線
１２１ 積み上げ電極
１２３ コンタクトホール
１２４ 第２の層間絶縁膜
１２５ 画素電極
１２６ バリアメタル Reference Signs List 10 Insulating substrate 11 Polycrystalline silicon thin film 12 Channel portion 13 Gate insulating film 14 Additional capacitance upper electrode 15 First interlayer insulating film 16 Gate bus wiring 16a Gate electrode 18 Contact hole 19 Contact hole 20 Source bus wiring 21 Stacked electrode 23 Contact hole 24 Second interlayer insulating film 25 Pixel electrode 26 Barrier metal 28 Contact hole 31 Substrate 32 Gate drive circuit 32a Shift register 32b Buffer 33 Source drive circuit 33a Shift register 33b Buffer 34 TFT array unit 35 TFT
36 Pixel 37 Additional capacitance 38 Video line 39 Analog switch 58 Contact region 59 Contact region 110 Insulating substrate 111 Polycrystalline silicon thin film 112 Channel 113 Gate insulating film 114 Additional capacitance common wiring 114a Additional capacitance upper electrode 115 First interlayer insulating film 116 Gate Bus line 116a Gate electrode 118 Contact hole 119 Contact hole 120 Source bus line 121 Stacked electrode 123 Contact hole 124 Second interlayer insulating film 125 Pixel electrode 126 Barrier metal

Claims (2)

　基板上に、多結晶シリコン薄膜とゲート絶縁膜とゲートバス配線とが形成され、該ゲートバス配線の上部に、第１の層間絶縁膜とソースバス配線と第２の層間絶縁膜と画素電極とがそれぞれ形成されたスイッチング素子基板において、
　前記第１の層間絶縁膜または第２の層間絶縁膜は、有機材料によって形成されるとともに、前記ソースバス配線と平行かつ同一工程および同一材料により形成された付加容量共通配線を備え、
　前記付加容量共通配線と前記多結晶シリコン薄膜とによって付加容量が形成されていることを特徴とするスイッチング素子基板。 A polycrystalline silicon thin film, a gate insulating film, and a gate bus wiring are formed on a substrate, and a first interlayer insulating film, a source bus wiring, a second interlayer insulating film, a pixel electrode, In the switching element substrate on which each is formed,
The first interlayer insulating film or the second interlayer insulating film is formed of an organic material, and includes an additional capacitance common wiring formed in the same step and with the same material as the source bus wiring,
A switching element substrate , wherein an additional capacitance is formed by the additional capacitance common wiring and the polycrystalline silicon thin film . 　前記付加容量は、前記ゲート絶縁膜を用いて形成されていることを特徴とする請求項１記載のスイッチング素子基板。 The switching element substrate according to claim 1, wherein the additional capacitance is formed using the gate insulating film.
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