JP2004072964A - Dc−dcコンバータ - Google Patents
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Abstract
【課題】本発明は、DC−DCコンバータに関し、大電力を供給可能としつつ軽負荷時の損失電力を軽減することを目的とする。
【解決手段】DC−DCコンバータ(DDC)は、並列に接続された複数のスイッチFETQ1〜Q3と、スイッチFETQ1〜Q3をスイッチングさせるスイッチング制御信号Sを形成するDDC制御回路1と、DDC制御回路1と複数のスイッチFETQ2〜Q3との間に挿入される複数の接続制御FETQ12、Q13と、DDCの出力の状態を検出する状態検出手段2と、状態検出手段2における検出の結果に基づいて、接続制御FETQ12及びQ13のオン/オフを制御する接続制御信号a、bを形成する接続制御回路3とを備える。
【選択図】 図1
【解決手段】DC−DCコンバータ(DDC)は、並列に接続された複数のスイッチFETQ1〜Q3と、スイッチFETQ1〜Q3をスイッチングさせるスイッチング制御信号Sを形成するDDC制御回路1と、DDC制御回路1と複数のスイッチFETQ2〜Q3との間に挿入される複数の接続制御FETQ12、Q13と、DDCの出力の状態を検出する状態検出手段2と、状態検出手段2における検出の結果に基づいて、接続制御FETQ12及びQ13のオン/オフを制御する接続制御信号a、bを形成する接続制御回路3とを備える。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、DC−DCコンバータに関し、特に、大電力を供給可能としつつ軽負荷時の損失電力を軽減したDC−DCコンバータに関する。
【0002】
【従来の技術】
パーソナルコンピュータ(パソコン)等の電子機器の電源として、スイッチング方式のDC−DCコンバータ(DDC)が広く用いられている。スイッチング方式DDCは、基本的には、図8(A)に示すように、例えば、DDC制御回路と、スイッチFETと、スイッチFETの出力(ソース)側に接続されたダイオード、インダクタンス及びキャパシタとからなる。DDC制御回路において形成されたパルス状のスイッチFETの駆動信号が、スイッチFETのゲートに入力される。これにより、スイッチFETがON/OFFを繰り返して電源Vccからインダクタンスに電流を流し、その出力がキャパシタで平滑されて、直流の出力を得ることができる。
【0003】
ここで、当該電子機器を駆動するために消費される電力が本来の(又は有効な)消費電力である。これに対し、スイッチング方式DDCを駆動するために消費される電力は、本来の消費電力ではない。即ち、損失電力である。この損失電力は、主としてスイッチFETのゲート電極での(ゲート容量への)充放電の電流による。
【0004】
【発明が解決しようとする課題】
電子機器の電源は、その電子機器が必要とする最大電力を供給することができるように、これに見合った最大電流を流すことができなければならない。例えば、パソコンでいわゆる重いアプリケーションプログラムを実行する場合、そのCPU(中央演算処理装置)での消費電力は数W(ワット)以上となる。このため、一般には、数A(アンペア)〜数10Aの電流容量が必要となる。そこで、前述のスイッチング方式DDCにおいて、その出力の電流容量を増加しようとすると、図8(B)に示すように、複数(例えば2〜4個、図8(B)では2個)のスイッチFETを並列に接続しなければならない。
【0005】
一方、パソコンがいわゆるスリープモード(又はスタンバイモード、サスペンドモード)の場合や、ネットワーク関係の回路部分のみを動作させる場合のように、小電流しか流さなくてもよい場合(軽負荷の場合)がある。しかし、図8(B)に示す回路構成によると、軽負荷の場合でも、DDC制御回路は複数のスイッチFETを駆動しなければならない。このため、複数のスイッチFETのゲート電極の充放電の電流による損失電力の増加はさけることができなかった。
【0006】
例えば、一般に、数A以上の電流を流すことができるスイッチFETはサイズが大きく、そのゲート容量は数1000pF(ピコファラッド)程度ある。また、一般に、スイッチング方式DDCにおいて、そのスイッチング周波数は数100kHzである。そこで、例えば、1個のスイッチFETのゲート容量C=3000pF、駆動信号のスイッチング周波数f=300kHz(キロヘルツ)、駆動信号の振幅V=10V(ボルト)であるとする。この場合、1個のスイッチFETを駆動する電力P1は、P1=f×C×V2 =300kHz×3000pF×10V2 =0.09Wとなる。従って、図8(B)に示すように、2個のスイッチFETを駆動する場合、駆動のための電力P2は、0.18Wとなる。
【0007】
現在、パソコン等の電子機器においては、種々の消費電力についての基準又は規格(例えば、FEMP;Federal Energy Management Program等)が検討されつつあり、低電力モードにおける許容される消費電力が装置全体で1W以下とされる傾向にある。このような状況下では、前述のように、2個のスイッチFETを駆動するだけで、許容される消費電力の約2割が損失電力で占められることになる。即ち、電力の消費の効率が悪くなってしまい、無視できない。
【0008】
本発明は、大電力を供給可能としつつ軽負荷時の損失電力を軽減したDC−DCコンバータを提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明のDC−DCコンバータ(DDC)は、直流電力からの電流をスイッチングすることにより直流電力を供給するDDCであって、並列に接続された複数のスイッチFETと、複数のスイッチFETをスイッチングさせるスイッチング制御信号を形成するDDC制御回路と、DDC制御回路と複数のスイッチFETとの間に当該スイッチFETに対応して挿入される複数の接続制御FETと、当該DC−DCコンバータの出力の状態を検出する状態検出手段と、状態検出手段における検出の結果に基づいて、複数の接続制御FETのオン/オフを制御する接続制御信号を形成する接続制御回路とを備える。
【0010】
本発明のDDCによれば、当該DDCの出力の大小の状態に応じて、接続制御FETをオン/オフさせることにより、スイッチング制御信号によりスイッチングされるスイッチFETの数を増減させることができる。従って、例えば、電力供給の対象であるパソコン等の電子機器がスリープモード等の場合、供給すべき電力(電流)の減少に応じて、スイッチングされるスイッチFETの数を例えば1個のみとする。これにより、DDCのスイッチFETにおける消費電力を減らして損失電力を低減し、軽負荷の場合における損失電力の占める割合の増加を回避することができる。
【0011】
【発明の実施の形態】
図1は、DC−DCコンバータ構成図であり、本発明のDC−DCコンバータの構成の一例を示す。
【0012】
この例のDC−DCコンバータ(DDC)は、スイッチング方式のDC−DCコンバータからなる。DDCは、複数のスイッチFET(Q1〜Q3)、DDC制御回路1、複数の接続制御FET(Q12、Q13)、状態検出手段2である電流検出回路2A、接続制御回路3、ダイオードD、インダクタンスL、キャパシタCからなる。DDCは、基本的には、周知のように、外部から入力された直流電力Vccからの電流をスイッチFETQ1〜Q3でスイッチングし、インダクタンスLに蓄積された電流を放電し、これらをキャパシタCで平滑することにより、直流電力を出力端子4から負荷5に対して供給する。
【0013】
複数(n個、nは正の整数)のスイッチFETは、相互に並列に接続される。この例ではn=3であり、FETQ1〜FETQ3が設けられる。nの値はこれには制限されないが、実質的には4個程度までの場合が多い。スイッチFETQ1〜Q3は、例えば周知のnチャネルパワーMOSFETからなるが、これには制限されない。複数のスイッチFETQ1〜Q3とダイオードDとは、直流電源Vccと基準電位(例えば接地電位GND)との間に、直列に接続される。即ち、ダイオードDは、複数のスイッチFETQ1〜Q3の出力(ソース)側に、共通に接続される。
【0014】
DDC制御回路1は、複数のスイッチFETQ1〜Q3をスイッチングさせるスイッチング制御信号Sを形成する。DDC制御回路1は、例えば市販の1個の電源制御用のLSIにより構成される。DDC制御回路1は、周知のように、当該DDCの出力、例えば出力電流を検出して、これに基づいて、スイッチング制御信号Sを形成する。例えば、出力電流が大きければ、スイッチFETQ1〜Q3をオンとする期間を長くするように、スイッチング制御信号Sのハイレベルの期間を長くする(デューティ比を大きくする)。出力電流が小さければ、スイッチFETQ1〜Q3をオンとする期間を短くするように、スイッチング制御信号Sのハイレベルの期間を短くする(デューティ比を小さくする)。即ち、スイッチFETQ1〜Q3のオン/オフをPWM(パルス幅変調)制御する。
【0015】
複数の接続制御FETは、DDC制御回路1と複数のスイッチFETQ1〜Q3との間に設けられる。即ち、DDC制御回路1と複数のスイッチFETQ1〜Q3の各々との間に、当該スイッチFETに対応して直列に挿入される。従って、スイッチFETQ1、FETQ2及びFETQ3に対応して、接続制御FETQ11(図示せず)、FETQ12及びFETQ13が設けられる。即ち、DDC制御回路1の駆動信号の出力端子とスイッチFETQ2及びFETQ3のゲート電極との間には、各々、接続制御FETQ12及びFETQ13が直列に挿入される。
【0016】
但し、この例では、複数のスイッチFETQ1〜Q3の中の1個のスイッチFETQ1は、対応する接続制御FETQ11を省略して、DDC制御回路1からのスイッチング制御信号Sを直接入力される。従って、この例では、接続制御FETは、(n−1)個設けられる。即ち、DDC制御回路1とスイッチFETQ1との間には接続制御FETは設けられない。
【0017】
接続制御FETQ12及びQ13は、例えばアナログスイッチとして使用される周知のpチャネルMOSFETからなる。接続制御FETQ12及びQ13は、これに制限されず、アナログスイッチであればよい。例えば、接続制御FETQ12及びQ13は、nチャネルMOSFETであってもよい。また、接続制御FETQ12及びQ13は、各々、図6に示すように、例えばpチャネルMOSFETとnチャネルMOSFETとを並列に接続し、ゲート電極にインバータINVにより形成した反転信号を印加する周知のトランスファーゲートにより構成してもよい。
【0018】
状態検出手段2は、当該DC−DCコンバータの出力の状態を検出する。この例において、状態検出手段2は電流検出回路2Aからなる。電流検出回路2Aは、例えば出力線に挿入した微小な抵抗(例えば、10ミリΩ(オーム))の両端の電圧を計測し、これから電流値を求める。検出した電流値は、状態検出の結果として接続制御回路3に入力される。
【0019】
接続制御回路3は、状態検出手段2である電流検出回路2Aにおける状態検出の結果に基づいて、複数の接続制御FETのオン/オフを制御する接続制御信号a、bを形成する。即ち、当該DDCの出力電流の大小の状態に応じて、接続制御FETをオン/オフさせる。これにより、スイッチング制御信号SによりスイッチングされるスイッチFETの数を増減させることができる。接続制御信号a、bは、接続制御FETの数だけ形成される。この例では、前述のように、(n−1)=(3−1)=2個である。
【0020】
具体的には、接続制御回路3は、当該DC−DCコンバータの出力が小さくなる程より少ない接続制御FETをオンさせることにより、スイッチング制御信号SによりスイッチングされるスイッチFETの数をより少なくする。この例では、当該DDCの出力電流が大きい(第2の閾値より大きい)場合、全ての接続制御FETQ12及びFETQ13をオンとする接続制御信号a及びbを形成する。当該DDCの出力電流が中程度である(第1の閾値より大きく第2の閾値より小さい)場合、接続制御FETQ12をオンとする接続制御信号a及びFETQ13をオフとする接続制御信号bを形成する。
【0021】
また、接続制御回路3は、当該DC−DCコンバータの出力が所定の値(第1の閾値)より小さい場合、全ての接続制御FETQ12及びQ13をオフさせる接続制御信号a及びbを形成する。この場合でも、接続制御FETを持たないスイッチFETQ1には、スイッチング制御信号SがDDC制御回路1から直接供給される。従って、スイッチFETQ1はオン/オフを繰り返す(スイッチングする)ので、負荷5への必要な電力の出力は維持される。
【0022】
ここで、この例では、接続制御FETQ12及びQ13のオン抵抗は、数10ミリΩ〜数Ω程度である。即ち、接続制御FETQ12及びQ13をオンした場合、数Ω以下の抵抗を挿入したと等価となり、スイッチング周波数が数100KHz〜数M(メガ)Hzであることを考慮すると、単に配線で接続した場合とほぼ等価と考えてよい。また、接続制御FETQ12及びQ13をオフした場合、ほぼ無限大の抵抗となり、切断した場合と等価と考えてよい。そして、接続制御FETQ12及びQ13はスイッチFETQ1〜Q3をオンするだけの小さい電流を流せばよいので(ゲート電極の)サイズが小さく、従って、DDC制御回路1から接続制御FETQ12及びQ13(又は接続制御回路3)を見た場合の容量(等価容量)は数pFとなる。この容量は、スイッチFETQ1〜Q3の前述の大きな容量と比較すると判るように、無視することができる。
【0023】
更に、この例では、複数のスイッチFETQ1〜Q3の各々の電流供給能力が異なるようにされる。そして、対応する接続制御FETを省略されたスイッチFETQ1の電流供給能力が、最も小さくされる。スイッチFETQ1〜Q3の電流供給能力の一例を示すと、例えば、スイッチFETQ1<FETQ3<FETQ2の順に、電流供給能力が大きくなるようにされる。又は、スイッチFETQ1<FETQ2<FETQ3の順に、電流供給能力が大きくなるようにされる。そして、例えば最も小さいスイッチFET(FETQ1)が最大電流の2/14、中間サイズのスイッチFETが最大電流の4/14、最も大きなスイッチFETが最大電流の8/14を供給可能な(ゲート電極の)大きさとされる。
【0024】
第1の閾値及び第2の閾値の値は、複数のスイッチFETQ1〜Q3の各々の電流供給能力が定まれば、これを考慮して経験的に定めることができる。また、これらの値は、負荷5が何であるかによっても、設定の値が異なってくる。
【0025】
例えば、負荷5がCPUであれば、第1の閾値をスリープモードにおける消費電力に対応させ、第2の閾値をいわゆる重い(CPUの負荷が大きい)アプリケーションプログラムが動作する場合における消費電力に対応させればよい。この場合、図1のDDCにおいては、CPUがスリープモードに入ると、最終的には、電流検出回路2Aにおける検出の結果(電流値)が第1の閾値より小さくなるので、接続制御回路3は、全ての接続制御FETQ12及び13をオフとする接続制御信号a及びbを形成する。これにより、最もゲート容量の小さいスイッチFETQ1のみがスイッチング制御信号Sによりスイッチングされるので、軽負荷時における損失電力及び消費電力に対する割合を小さくすることができる。
【0026】
一方、CPUで重いアプリケーションプログラムが動作すると、最終的には、電流検出回路2Aにおける検出の結果が第2の閾値より大きくなるので、接続制御回路3は、全ての接続制御FETQ12及び13をオンとする接続制御信号a及びbを形成する。これにより、全てのスイッチFETQ1〜FETQ3がスイッチング制御信号Sによりスイッチングされるので、必要な電力(最大電力)を供給することができる。
【0027】
図2は、他のDC−DCコンバータ構成図であり、本発明のDC−DCコンバータの構成の他の一例を示す。この例のDDCは、図1のスイッチング方式のDDCにおいて、状態検出手段2として、電流検出回路2Aに代えて、負荷5であるCPU5Aが接続制御回路3へのモード通知処理部2Bを備える例である。
【0028】
モード通知処理部2Bは、負荷5の電力消費の状態即ち当該CPUの動作の状態を接続制御回路3へ通知する。例えば、CPU5Aがスリープモード(又はスタンバイモード、サスペンドモード)に入ると、モード通知処理部2Bは、動作の状態が第1の状態(軽負荷の状態)であることを通知する(当該状態を示す信号を形成して送信する、以下同じ)。第1の状態には、他に例えばネットワーク関係の回路部分のみを動作させる場合等が該当する。また、CPU5Aで重いアプリケーションプログラムが動作すると、モード通知処理部2Bは、動作の状態が第2の状態(重負荷の状態)であることを通知する。第2の状態には、他に例えば複数のプログラムを動作させる場合等が該当する。
【0029】
接続制御回路3は、第1の状態であるとの通知を受信すると、全ての接続制御FETQ12及び13をオフとする接続制御信号a及びbを形成する。これにより、スイッチFETQ1のみがスイッチング制御信号Sによりスイッチングされる。接続制御回路3は、第2の状態であるとの通知を受信すると、全ての接続制御FETQ12及び13をオンとする接続制御信号a及びbを形成する。これにより、全てのスイッチFETQ1〜FETQ3がスイッチング制御信号Sによりスイッチングされる。
【0030】
図3は、他のDC−DCコンバータ構成図であり、本発明のDC−DCコンバータの構成の他の一例を示す。この例のDDCは、図1のスイッチング方式のDDCにおいて、電流検出回路2Aからの検出結果を一旦負荷5であるCPU5Aの電力制御処理部2Cで処理した後に、接続制御回路3へ入力する例である。従って、この例では、状態検出手段2は電流検出回路2A及び電力制御処理部2Cからなると考えてよい。
【0031】
電流検出回路2Aからの検出結果は、電力制御処理部2Cに入力される。これに基づいて、電力制御処理部2Cは、負荷5の電力消費の状態即ち当該CPU5Aの動作の状態を判断して、これを接続制御回路3へ通知する。CPU5Aがスリープモード等に入ると、前述のように、電流検出回路2Aにおける検出の結果が前記第1の閾値より小さくなるので、電力制御処理部2Cは、動作の状態が前記第1の状態であると判断して、これを通知する。これに基づいて、接続制御回路3は、全ての接続制御FETQ12及び13をオフとする接続制御信号a及びbを形成する。これにより、スイッチFETQ1のみがスイッチング制御信号Sによりスイッチングされる。
【0032】
一方、CPU5Aで重いアプリケーションプログラム等が動作すると、前述のように、電流検出回路2Aにおける検出の結果が第2の閾値より大きくなるので、電力制御処理部2Cは、動作の状態が前記第2の状態であると判断して、これを通知する。これに基づいて、接続制御回路3は、全ての接続制御FETQ12及び13をオンとする接続制御信号a及びbを形成する。これにより、全てのスイッチFETQ1〜FETQ3がスイッチング制御信号Sによりスイッチングされる。
【0033】
図4は、他のDC−DCコンバータ構成図であり、本発明のDC−DCコンバータの構成の他の一例を示す。この例のDDCは、図1のスイッチング方式のDDCにおいて、状態検出手段2として、電流検出回路2Aに代えて、デューティ比検出回路2Dを備える例である。
【0034】
デューティ比検出回路2Dは、DDC制御回路1の出力するスイッチング制御信号Sについて、そのデューティ比を検出して、これを接続制御回路3へ通知する。例えば、負荷5がCPUであれば、デューティ比についての第1の閾値をスリープモードにおけるデューティ比に対応させ、デューティ比についての第2の閾値をいわゆる重いアプリケーションプログラムが動作する場合におけるデューティ比に対応させればよい。
【0035】
CPUがスリープモード等に入ると、消費電力が小さくなるので、スイッチング制御信号Sのデューティ比が小さくされる。これがデューティ比検出回路2Dにより検出される。当該検出されたデューティ比は、デューティ比についての第1の閾値よりも小さくなるので、デューティ比検出回路2Dはこれを通知する。これに基づいて、接続制御回路3は、全ての接続制御FETQ12及び13をオフとする接続制御信号a及びbを形成する。これにより、スイッチFETQ1のみがスイッチング制御信号Sによりスイッチングされる。
【0036】
一方、CPUで重いアプリケーションプログラム等が動作すると、消費電力が大きくなるので、スイッチング制御信号Sのデューティ比が大きくされる。これがデューティ比検出回路2Dにより検出される。当該検出されたデューティ比は、デューティ比についての第2の閾値よりも大きくなるので、デューティ比検出回路2Dはこれを通知する。これに基づいて、接続制御回路3は、全ての接続制御FETQ12及び13をオンとする接続制御信号a及びbを形成する。これにより、全てのスイッチFETQ1〜FETQ3がスイッチング制御信号Sによりスイッチングされる。
【0037】
図5は、他のDC−DCコンバータ構成図であり、本発明のDC−DCコンバータの構成の他の一例を示す。この例のDDCは、図1のスイッチング方式のDDCにおいて、スイッチFETの数をn個ではなく2個のみとし、接続制御FETの数を1個のみとした例である。即ち、スイッチFETQ3及び接続制御FETQ13を省略している。
【0038】
また、この例では、状態検出手段2としては、前述の図1〜図4に示すいずれの手段を用いてもよく、状態検出手段2からの状態検出の結果が接続制御回路3に入力されればよい。但し、この例では、接続制御FETの数が1個であるので、前述の第1の閾値及び第2の閾値のいずれか一方しか使用できない。即ち、この例では、例えば、負荷5がCPUであれば、第1の閾値を用いて、これをスリープモードにおける消費電力に対応させることが好ましい。なお、第2の閾値を用いて、これを重いアプリケーションプログラムが動作する場合における消費電力に対応させてもよい。
【0039】
CPUがスリープモード等に入ると、前述のように、例えばモード通知処理部2Bにより動作の状態が第1の状態(軽負荷の状態)であることが通知されるので、接続制御回路3は、接続制御FETQ12をオフとする接続制御信号aを形成する。これにより、スイッチFETQ1のみがスイッチング制御信号Sによりスイッチングされる。一方、これ以外の場合、当該通知がされないので、接続制御回路3は、接続制御FETQ12をオンとする接続制御信号aを形成する。これにより、全てのスイッチFETQ1及びFETQ2がスイッチング制御信号Sによりスイッチングされる。
【0040】
なお、前述のように、CPUのスリープモード等に対応させることが好ましいので、状態検出手段2としてモード通知処理部2Bを用いることが好ましい。これにより、CPUからそのスリープモード等を通知するのみで、容易に軽負荷時における損失電力及び消費電力に対する割合を小さくすることができる。
【0041】
図7は、他のDC−DCコンバータ構成図であり、本発明のDC−DCコンバータの構成の他の一例を示す。この例のDDCは、一対のnチャネルMOSFETを用いるいわゆる同期式のDDCの例である。即ち、図1のスイッチング方式のDDCにおいて、ダイオードDと並列に複数の第2のスイッチFETを備える例である。
【0042】
この例では、例えば前述の1個のスイッチFETQ1に代えて、一対のスイッチFETQ1a及び1bを用いる。スイッチFETQ1a及び1bは、電源Vccと接地電位との間に直列に接続される。スイッチFETQ1aは、スイッチFETQ1と同様に設けられる。スイッチFETQ1bは、ダイオードDと並列に接続される第2のスイッチFETである。スイッチFETQ2及び3についても同様である。これに伴って、例えば前述の1個の接続制御FETQ12に代えて、一対の接続制御FETQ12a及び12bを用いる。接続制御FETQ12aは、接続制御FETQ12と同様に設けられる。即ち、スイッチFETQ2aに対応する。接続制御FETQ12bは、スイッチFETQ2bに対応して設けられる。接続制御FETQ13についても同様である。
【0043】
また、この例では、状態検出手段2としては、前述の図1〜図4に示すいずれの手段を用いてもよく、状態検出手段2からの状態検出の結果が接続制御回路3に入力されればよい。更に、一対のスイッチFETの数をn個ではなく2個のみとし、一対の接続制御FETの数を1個のみとしてもよい。
【0044】
この例においても、前述のように、CPUがスリープモード等に入ると、例えば電流検出回路2Aにおける検出の結果が第1の閾値より小さくなるので、接続制御回路3は、全ての接続制御FETQ12a、12b、13a、13bをオフとする接続制御信号a及びbを形成する。これにより、スイッチFETQ1a、1bのみがスイッチング制御信号Sによりスイッチングされる。
【0045】
一方、CPUで重いアプリケーションプログラム等が動作すると、例えば電流検出回路2Aにおける検出の結果が第2の閾値より大きくなるので、接続制御回路3は、全ての接続制御FETQ12a、12b、13a、13bをオンとする接続制御信号a及びbを形成する。これにより、全てのスイッチFETQ1a、1b、2a、2b、3a、3b、がスイッチング制御信号Sによりスイッチングされる。
【0046】
以上、本発明をその実施の態様に従って説明したが、本発明はその主旨に従って、種々の変形が可能である。
【0047】
例えば、本発明は、スイッチング方式DDC及び同期式のDDCに限らず、直流電源をMOSFETのスイッチングにより直流に変換する形式のDDCであれば、チョッパ励起方式等の種々のDDCに広く適用することができる。
【0048】
また、本発明のDDCは、パソコンの電源以外にも、CPUを搭載した家電製品や、CPUを搭載しない家電製品、その他の直流電源を必要とする電子機器に広く適用することができる。
【0049】
【発明の効果】
以上説明したように、本発明によれば、DDCにおいて、当該DDCの出力の大小の状態に応じて、接続制御FETをオン/オフさせることにより、スイッチング制御信号によりスイッチングされるスイッチFETの数を増減させることができる。従って、例えば、電力供給の対象であるパソコン等の電子機器がスリープモード等の場合、供給すべき電力(電流)の減少に応じて、スイッチングされるスイッチFETの数を例えば1個のみとする。これにより、DDCのスイッチFETにおける消費電力を減らして損失電力を低減し、軽負荷の場合における損失電力の占める割合の増加を回避することができる。
【図面の簡単な説明】
【図1】DC−DCコンバータ構成図である。
【図2】他のDC−DCコンバータ構成図である。
【図3】他のDC−DCコンバータ構成図である。
【図4】他のDC−DCコンバータ構成図である。
【図5】他のDC−DCコンバータ構成図である。
【図6】接続制御FET構成図である。
【図7】他のDC−DCコンバータ構成図である。
【図8】従来技術説明図である。
【符号の説明】
Q1〜Q3 スイッチFET
Q12、Q13 接続制御FET
1 DDC制御回路
2 状態検出手段
3 接続制御回路
4 出力端子
5 負荷
0
【発明の属する技術分野】
本発明は、DC−DCコンバータに関し、特に、大電力を供給可能としつつ軽負荷時の損失電力を軽減したDC−DCコンバータに関する。
【0002】
【従来の技術】
パーソナルコンピュータ(パソコン)等の電子機器の電源として、スイッチング方式のDC−DCコンバータ(DDC)が広く用いられている。スイッチング方式DDCは、基本的には、図8(A)に示すように、例えば、DDC制御回路と、スイッチFETと、スイッチFETの出力(ソース)側に接続されたダイオード、インダクタンス及びキャパシタとからなる。DDC制御回路において形成されたパルス状のスイッチFETの駆動信号が、スイッチFETのゲートに入力される。これにより、スイッチFETがON/OFFを繰り返して電源Vccからインダクタンスに電流を流し、その出力がキャパシタで平滑されて、直流の出力を得ることができる。
【0003】
ここで、当該電子機器を駆動するために消費される電力が本来の(又は有効な)消費電力である。これに対し、スイッチング方式DDCを駆動するために消費される電力は、本来の消費電力ではない。即ち、損失電力である。この損失電力は、主としてスイッチFETのゲート電極での(ゲート容量への)充放電の電流による。
【0004】
【発明が解決しようとする課題】
電子機器の電源は、その電子機器が必要とする最大電力を供給することができるように、これに見合った最大電流を流すことができなければならない。例えば、パソコンでいわゆる重いアプリケーションプログラムを実行する場合、そのCPU(中央演算処理装置)での消費電力は数W(ワット)以上となる。このため、一般には、数A(アンペア)〜数10Aの電流容量が必要となる。そこで、前述のスイッチング方式DDCにおいて、その出力の電流容量を増加しようとすると、図8(B)に示すように、複数(例えば2〜4個、図8(B)では2個)のスイッチFETを並列に接続しなければならない。
【0005】
一方、パソコンがいわゆるスリープモード(又はスタンバイモード、サスペンドモード)の場合や、ネットワーク関係の回路部分のみを動作させる場合のように、小電流しか流さなくてもよい場合(軽負荷の場合)がある。しかし、図8(B)に示す回路構成によると、軽負荷の場合でも、DDC制御回路は複数のスイッチFETを駆動しなければならない。このため、複数のスイッチFETのゲート電極の充放電の電流による損失電力の増加はさけることができなかった。
【0006】
例えば、一般に、数A以上の電流を流すことができるスイッチFETはサイズが大きく、そのゲート容量は数1000pF(ピコファラッド)程度ある。また、一般に、スイッチング方式DDCにおいて、そのスイッチング周波数は数100kHzである。そこで、例えば、1個のスイッチFETのゲート容量C=3000pF、駆動信号のスイッチング周波数f=300kHz(キロヘルツ)、駆動信号の振幅V=10V(ボルト)であるとする。この場合、1個のスイッチFETを駆動する電力P1は、P1=f×C×V2 =300kHz×3000pF×10V2 =0.09Wとなる。従って、図8(B)に示すように、2個のスイッチFETを駆動する場合、駆動のための電力P2は、0.18Wとなる。
【0007】
現在、パソコン等の電子機器においては、種々の消費電力についての基準又は規格(例えば、FEMP;Federal Energy Management Program等)が検討されつつあり、低電力モードにおける許容される消費電力が装置全体で1W以下とされる傾向にある。このような状況下では、前述のように、2個のスイッチFETを駆動するだけで、許容される消費電力の約2割が損失電力で占められることになる。即ち、電力の消費の効率が悪くなってしまい、無視できない。
【0008】
本発明は、大電力を供給可能としつつ軽負荷時の損失電力を軽減したDC−DCコンバータを提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明のDC−DCコンバータ(DDC)は、直流電力からの電流をスイッチングすることにより直流電力を供給するDDCであって、並列に接続された複数のスイッチFETと、複数のスイッチFETをスイッチングさせるスイッチング制御信号を形成するDDC制御回路と、DDC制御回路と複数のスイッチFETとの間に当該スイッチFETに対応して挿入される複数の接続制御FETと、当該DC−DCコンバータの出力の状態を検出する状態検出手段と、状態検出手段における検出の結果に基づいて、複数の接続制御FETのオン/オフを制御する接続制御信号を形成する接続制御回路とを備える。
【0010】
本発明のDDCによれば、当該DDCの出力の大小の状態に応じて、接続制御FETをオン/オフさせることにより、スイッチング制御信号によりスイッチングされるスイッチFETの数を増減させることができる。従って、例えば、電力供給の対象であるパソコン等の電子機器がスリープモード等の場合、供給すべき電力(電流)の減少に応じて、スイッチングされるスイッチFETの数を例えば1個のみとする。これにより、DDCのスイッチFETにおける消費電力を減らして損失電力を低減し、軽負荷の場合における損失電力の占める割合の増加を回避することができる。
【0011】
【発明の実施の形態】
図1は、DC−DCコンバータ構成図であり、本発明のDC−DCコンバータの構成の一例を示す。
【0012】
この例のDC−DCコンバータ(DDC)は、スイッチング方式のDC−DCコンバータからなる。DDCは、複数のスイッチFET(Q1〜Q3)、DDC制御回路1、複数の接続制御FET(Q12、Q13)、状態検出手段2である電流検出回路2A、接続制御回路3、ダイオードD、インダクタンスL、キャパシタCからなる。DDCは、基本的には、周知のように、外部から入力された直流電力Vccからの電流をスイッチFETQ1〜Q3でスイッチングし、インダクタンスLに蓄積された電流を放電し、これらをキャパシタCで平滑することにより、直流電力を出力端子4から負荷5に対して供給する。
【0013】
複数(n個、nは正の整数)のスイッチFETは、相互に並列に接続される。この例ではn=3であり、FETQ1〜FETQ3が設けられる。nの値はこれには制限されないが、実質的には4個程度までの場合が多い。スイッチFETQ1〜Q3は、例えば周知のnチャネルパワーMOSFETからなるが、これには制限されない。複数のスイッチFETQ1〜Q3とダイオードDとは、直流電源Vccと基準電位(例えば接地電位GND)との間に、直列に接続される。即ち、ダイオードDは、複数のスイッチFETQ1〜Q3の出力(ソース)側に、共通に接続される。
【0014】
DDC制御回路1は、複数のスイッチFETQ1〜Q3をスイッチングさせるスイッチング制御信号Sを形成する。DDC制御回路1は、例えば市販の1個の電源制御用のLSIにより構成される。DDC制御回路1は、周知のように、当該DDCの出力、例えば出力電流を検出して、これに基づいて、スイッチング制御信号Sを形成する。例えば、出力電流が大きければ、スイッチFETQ1〜Q3をオンとする期間を長くするように、スイッチング制御信号Sのハイレベルの期間を長くする(デューティ比を大きくする)。出力電流が小さければ、スイッチFETQ1〜Q3をオンとする期間を短くするように、スイッチング制御信号Sのハイレベルの期間を短くする(デューティ比を小さくする)。即ち、スイッチFETQ1〜Q3のオン/オフをPWM(パルス幅変調)制御する。
【0015】
複数の接続制御FETは、DDC制御回路1と複数のスイッチFETQ1〜Q3との間に設けられる。即ち、DDC制御回路1と複数のスイッチFETQ1〜Q3の各々との間に、当該スイッチFETに対応して直列に挿入される。従って、スイッチFETQ1、FETQ2及びFETQ3に対応して、接続制御FETQ11(図示せず)、FETQ12及びFETQ13が設けられる。即ち、DDC制御回路1の駆動信号の出力端子とスイッチFETQ2及びFETQ3のゲート電極との間には、各々、接続制御FETQ12及びFETQ13が直列に挿入される。
【0016】
但し、この例では、複数のスイッチFETQ1〜Q3の中の1個のスイッチFETQ1は、対応する接続制御FETQ11を省略して、DDC制御回路1からのスイッチング制御信号Sを直接入力される。従って、この例では、接続制御FETは、(n−1)個設けられる。即ち、DDC制御回路1とスイッチFETQ1との間には接続制御FETは設けられない。
【0017】
接続制御FETQ12及びQ13は、例えばアナログスイッチとして使用される周知のpチャネルMOSFETからなる。接続制御FETQ12及びQ13は、これに制限されず、アナログスイッチであればよい。例えば、接続制御FETQ12及びQ13は、nチャネルMOSFETであってもよい。また、接続制御FETQ12及びQ13は、各々、図6に示すように、例えばpチャネルMOSFETとnチャネルMOSFETとを並列に接続し、ゲート電極にインバータINVにより形成した反転信号を印加する周知のトランスファーゲートにより構成してもよい。
【0018】
状態検出手段2は、当該DC−DCコンバータの出力の状態を検出する。この例において、状態検出手段2は電流検出回路2Aからなる。電流検出回路2Aは、例えば出力線に挿入した微小な抵抗(例えば、10ミリΩ(オーム))の両端の電圧を計測し、これから電流値を求める。検出した電流値は、状態検出の結果として接続制御回路3に入力される。
【0019】
接続制御回路3は、状態検出手段2である電流検出回路2Aにおける状態検出の結果に基づいて、複数の接続制御FETのオン/オフを制御する接続制御信号a、bを形成する。即ち、当該DDCの出力電流の大小の状態に応じて、接続制御FETをオン/オフさせる。これにより、スイッチング制御信号SによりスイッチングされるスイッチFETの数を増減させることができる。接続制御信号a、bは、接続制御FETの数だけ形成される。この例では、前述のように、(n−1)=(3−1)=2個である。
【0020】
具体的には、接続制御回路3は、当該DC−DCコンバータの出力が小さくなる程より少ない接続制御FETをオンさせることにより、スイッチング制御信号SによりスイッチングされるスイッチFETの数をより少なくする。この例では、当該DDCの出力電流が大きい(第2の閾値より大きい)場合、全ての接続制御FETQ12及びFETQ13をオンとする接続制御信号a及びbを形成する。当該DDCの出力電流が中程度である(第1の閾値より大きく第2の閾値より小さい)場合、接続制御FETQ12をオンとする接続制御信号a及びFETQ13をオフとする接続制御信号bを形成する。
【0021】
また、接続制御回路3は、当該DC−DCコンバータの出力が所定の値(第1の閾値)より小さい場合、全ての接続制御FETQ12及びQ13をオフさせる接続制御信号a及びbを形成する。この場合でも、接続制御FETを持たないスイッチFETQ1には、スイッチング制御信号SがDDC制御回路1から直接供給される。従って、スイッチFETQ1はオン/オフを繰り返す(スイッチングする)ので、負荷5への必要な電力の出力は維持される。
【0022】
ここで、この例では、接続制御FETQ12及びQ13のオン抵抗は、数10ミリΩ〜数Ω程度である。即ち、接続制御FETQ12及びQ13をオンした場合、数Ω以下の抵抗を挿入したと等価となり、スイッチング周波数が数100KHz〜数M(メガ)Hzであることを考慮すると、単に配線で接続した場合とほぼ等価と考えてよい。また、接続制御FETQ12及びQ13をオフした場合、ほぼ無限大の抵抗となり、切断した場合と等価と考えてよい。そして、接続制御FETQ12及びQ13はスイッチFETQ1〜Q3をオンするだけの小さい電流を流せばよいので(ゲート電極の)サイズが小さく、従って、DDC制御回路1から接続制御FETQ12及びQ13(又は接続制御回路3)を見た場合の容量(等価容量)は数pFとなる。この容量は、スイッチFETQ1〜Q3の前述の大きな容量と比較すると判るように、無視することができる。
【0023】
更に、この例では、複数のスイッチFETQ1〜Q3の各々の電流供給能力が異なるようにされる。そして、対応する接続制御FETを省略されたスイッチFETQ1の電流供給能力が、最も小さくされる。スイッチFETQ1〜Q3の電流供給能力の一例を示すと、例えば、スイッチFETQ1<FETQ3<FETQ2の順に、電流供給能力が大きくなるようにされる。又は、スイッチFETQ1<FETQ2<FETQ3の順に、電流供給能力が大きくなるようにされる。そして、例えば最も小さいスイッチFET(FETQ1)が最大電流の2/14、中間サイズのスイッチFETが最大電流の4/14、最も大きなスイッチFETが最大電流の8/14を供給可能な(ゲート電極の)大きさとされる。
【0024】
第1の閾値及び第2の閾値の値は、複数のスイッチFETQ1〜Q3の各々の電流供給能力が定まれば、これを考慮して経験的に定めることができる。また、これらの値は、負荷5が何であるかによっても、設定の値が異なってくる。
【0025】
例えば、負荷5がCPUであれば、第1の閾値をスリープモードにおける消費電力に対応させ、第2の閾値をいわゆる重い(CPUの負荷が大きい)アプリケーションプログラムが動作する場合における消費電力に対応させればよい。この場合、図1のDDCにおいては、CPUがスリープモードに入ると、最終的には、電流検出回路2Aにおける検出の結果(電流値)が第1の閾値より小さくなるので、接続制御回路3は、全ての接続制御FETQ12及び13をオフとする接続制御信号a及びbを形成する。これにより、最もゲート容量の小さいスイッチFETQ1のみがスイッチング制御信号Sによりスイッチングされるので、軽負荷時における損失電力及び消費電力に対する割合を小さくすることができる。
【0026】
一方、CPUで重いアプリケーションプログラムが動作すると、最終的には、電流検出回路2Aにおける検出の結果が第2の閾値より大きくなるので、接続制御回路3は、全ての接続制御FETQ12及び13をオンとする接続制御信号a及びbを形成する。これにより、全てのスイッチFETQ1〜FETQ3がスイッチング制御信号Sによりスイッチングされるので、必要な電力(最大電力)を供給することができる。
【0027】
図2は、他のDC−DCコンバータ構成図であり、本発明のDC−DCコンバータの構成の他の一例を示す。この例のDDCは、図1のスイッチング方式のDDCにおいて、状態検出手段2として、電流検出回路2Aに代えて、負荷5であるCPU5Aが接続制御回路3へのモード通知処理部2Bを備える例である。
【0028】
モード通知処理部2Bは、負荷5の電力消費の状態即ち当該CPUの動作の状態を接続制御回路3へ通知する。例えば、CPU5Aがスリープモード(又はスタンバイモード、サスペンドモード)に入ると、モード通知処理部2Bは、動作の状態が第1の状態(軽負荷の状態)であることを通知する(当該状態を示す信号を形成して送信する、以下同じ)。第1の状態には、他に例えばネットワーク関係の回路部分のみを動作させる場合等が該当する。また、CPU5Aで重いアプリケーションプログラムが動作すると、モード通知処理部2Bは、動作の状態が第2の状態(重負荷の状態)であることを通知する。第2の状態には、他に例えば複数のプログラムを動作させる場合等が該当する。
【0029】
接続制御回路3は、第1の状態であるとの通知を受信すると、全ての接続制御FETQ12及び13をオフとする接続制御信号a及びbを形成する。これにより、スイッチFETQ1のみがスイッチング制御信号Sによりスイッチングされる。接続制御回路3は、第2の状態であるとの通知を受信すると、全ての接続制御FETQ12及び13をオンとする接続制御信号a及びbを形成する。これにより、全てのスイッチFETQ1〜FETQ3がスイッチング制御信号Sによりスイッチングされる。
【0030】
図3は、他のDC−DCコンバータ構成図であり、本発明のDC−DCコンバータの構成の他の一例を示す。この例のDDCは、図1のスイッチング方式のDDCにおいて、電流検出回路2Aからの検出結果を一旦負荷5であるCPU5Aの電力制御処理部2Cで処理した後に、接続制御回路3へ入力する例である。従って、この例では、状態検出手段2は電流検出回路2A及び電力制御処理部2Cからなると考えてよい。
【0031】
電流検出回路2Aからの検出結果は、電力制御処理部2Cに入力される。これに基づいて、電力制御処理部2Cは、負荷5の電力消費の状態即ち当該CPU5Aの動作の状態を判断して、これを接続制御回路3へ通知する。CPU5Aがスリープモード等に入ると、前述のように、電流検出回路2Aにおける検出の結果が前記第1の閾値より小さくなるので、電力制御処理部2Cは、動作の状態が前記第1の状態であると判断して、これを通知する。これに基づいて、接続制御回路3は、全ての接続制御FETQ12及び13をオフとする接続制御信号a及びbを形成する。これにより、スイッチFETQ1のみがスイッチング制御信号Sによりスイッチングされる。
【0032】
一方、CPU5Aで重いアプリケーションプログラム等が動作すると、前述のように、電流検出回路2Aにおける検出の結果が第2の閾値より大きくなるので、電力制御処理部2Cは、動作の状態が前記第2の状態であると判断して、これを通知する。これに基づいて、接続制御回路3は、全ての接続制御FETQ12及び13をオンとする接続制御信号a及びbを形成する。これにより、全てのスイッチFETQ1〜FETQ3がスイッチング制御信号Sによりスイッチングされる。
【0033】
図4は、他のDC−DCコンバータ構成図であり、本発明のDC−DCコンバータの構成の他の一例を示す。この例のDDCは、図1のスイッチング方式のDDCにおいて、状態検出手段2として、電流検出回路2Aに代えて、デューティ比検出回路2Dを備える例である。
【0034】
デューティ比検出回路2Dは、DDC制御回路1の出力するスイッチング制御信号Sについて、そのデューティ比を検出して、これを接続制御回路3へ通知する。例えば、負荷5がCPUであれば、デューティ比についての第1の閾値をスリープモードにおけるデューティ比に対応させ、デューティ比についての第2の閾値をいわゆる重いアプリケーションプログラムが動作する場合におけるデューティ比に対応させればよい。
【0035】
CPUがスリープモード等に入ると、消費電力が小さくなるので、スイッチング制御信号Sのデューティ比が小さくされる。これがデューティ比検出回路2Dにより検出される。当該検出されたデューティ比は、デューティ比についての第1の閾値よりも小さくなるので、デューティ比検出回路2Dはこれを通知する。これに基づいて、接続制御回路3は、全ての接続制御FETQ12及び13をオフとする接続制御信号a及びbを形成する。これにより、スイッチFETQ1のみがスイッチング制御信号Sによりスイッチングされる。
【0036】
一方、CPUで重いアプリケーションプログラム等が動作すると、消費電力が大きくなるので、スイッチング制御信号Sのデューティ比が大きくされる。これがデューティ比検出回路2Dにより検出される。当該検出されたデューティ比は、デューティ比についての第2の閾値よりも大きくなるので、デューティ比検出回路2Dはこれを通知する。これに基づいて、接続制御回路3は、全ての接続制御FETQ12及び13をオンとする接続制御信号a及びbを形成する。これにより、全てのスイッチFETQ1〜FETQ3がスイッチング制御信号Sによりスイッチングされる。
【0037】
図5は、他のDC−DCコンバータ構成図であり、本発明のDC−DCコンバータの構成の他の一例を示す。この例のDDCは、図1のスイッチング方式のDDCにおいて、スイッチFETの数をn個ではなく2個のみとし、接続制御FETの数を1個のみとした例である。即ち、スイッチFETQ3及び接続制御FETQ13を省略している。
【0038】
また、この例では、状態検出手段2としては、前述の図1〜図4に示すいずれの手段を用いてもよく、状態検出手段2からの状態検出の結果が接続制御回路3に入力されればよい。但し、この例では、接続制御FETの数が1個であるので、前述の第1の閾値及び第2の閾値のいずれか一方しか使用できない。即ち、この例では、例えば、負荷5がCPUであれば、第1の閾値を用いて、これをスリープモードにおける消費電力に対応させることが好ましい。なお、第2の閾値を用いて、これを重いアプリケーションプログラムが動作する場合における消費電力に対応させてもよい。
【0039】
CPUがスリープモード等に入ると、前述のように、例えばモード通知処理部2Bにより動作の状態が第1の状態(軽負荷の状態)であることが通知されるので、接続制御回路3は、接続制御FETQ12をオフとする接続制御信号aを形成する。これにより、スイッチFETQ1のみがスイッチング制御信号Sによりスイッチングされる。一方、これ以外の場合、当該通知がされないので、接続制御回路3は、接続制御FETQ12をオンとする接続制御信号aを形成する。これにより、全てのスイッチFETQ1及びFETQ2がスイッチング制御信号Sによりスイッチングされる。
【0040】
なお、前述のように、CPUのスリープモード等に対応させることが好ましいので、状態検出手段2としてモード通知処理部2Bを用いることが好ましい。これにより、CPUからそのスリープモード等を通知するのみで、容易に軽負荷時における損失電力及び消費電力に対する割合を小さくすることができる。
【0041】
図7は、他のDC−DCコンバータ構成図であり、本発明のDC−DCコンバータの構成の他の一例を示す。この例のDDCは、一対のnチャネルMOSFETを用いるいわゆる同期式のDDCの例である。即ち、図1のスイッチング方式のDDCにおいて、ダイオードDと並列に複数の第2のスイッチFETを備える例である。
【0042】
この例では、例えば前述の1個のスイッチFETQ1に代えて、一対のスイッチFETQ1a及び1bを用いる。スイッチFETQ1a及び1bは、電源Vccと接地電位との間に直列に接続される。スイッチFETQ1aは、スイッチFETQ1と同様に設けられる。スイッチFETQ1bは、ダイオードDと並列に接続される第2のスイッチFETである。スイッチFETQ2及び3についても同様である。これに伴って、例えば前述の1個の接続制御FETQ12に代えて、一対の接続制御FETQ12a及び12bを用いる。接続制御FETQ12aは、接続制御FETQ12と同様に設けられる。即ち、スイッチFETQ2aに対応する。接続制御FETQ12bは、スイッチFETQ2bに対応して設けられる。接続制御FETQ13についても同様である。
【0043】
また、この例では、状態検出手段2としては、前述の図1〜図4に示すいずれの手段を用いてもよく、状態検出手段2からの状態検出の結果が接続制御回路3に入力されればよい。更に、一対のスイッチFETの数をn個ではなく2個のみとし、一対の接続制御FETの数を1個のみとしてもよい。
【0044】
この例においても、前述のように、CPUがスリープモード等に入ると、例えば電流検出回路2Aにおける検出の結果が第1の閾値より小さくなるので、接続制御回路3は、全ての接続制御FETQ12a、12b、13a、13bをオフとする接続制御信号a及びbを形成する。これにより、スイッチFETQ1a、1bのみがスイッチング制御信号Sによりスイッチングされる。
【0045】
一方、CPUで重いアプリケーションプログラム等が動作すると、例えば電流検出回路2Aにおける検出の結果が第2の閾値より大きくなるので、接続制御回路3は、全ての接続制御FETQ12a、12b、13a、13bをオンとする接続制御信号a及びbを形成する。これにより、全てのスイッチFETQ1a、1b、2a、2b、3a、3b、がスイッチング制御信号Sによりスイッチングされる。
【0046】
以上、本発明をその実施の態様に従って説明したが、本発明はその主旨に従って、種々の変形が可能である。
【0047】
例えば、本発明は、スイッチング方式DDC及び同期式のDDCに限らず、直流電源をMOSFETのスイッチングにより直流に変換する形式のDDCであれば、チョッパ励起方式等の種々のDDCに広く適用することができる。
【0048】
また、本発明のDDCは、パソコンの電源以外にも、CPUを搭載した家電製品や、CPUを搭載しない家電製品、その他の直流電源を必要とする電子機器に広く適用することができる。
【0049】
【発明の効果】
以上説明したように、本発明によれば、DDCにおいて、当該DDCの出力の大小の状態に応じて、接続制御FETをオン/オフさせることにより、スイッチング制御信号によりスイッチングされるスイッチFETの数を増減させることができる。従って、例えば、電力供給の対象であるパソコン等の電子機器がスリープモード等の場合、供給すべき電力(電流)の減少に応じて、スイッチングされるスイッチFETの数を例えば1個のみとする。これにより、DDCのスイッチFETにおける消費電力を減らして損失電力を低減し、軽負荷の場合における損失電力の占める割合の増加を回避することができる。
【図面の簡単な説明】
【図1】DC−DCコンバータ構成図である。
【図2】他のDC−DCコンバータ構成図である。
【図3】他のDC−DCコンバータ構成図である。
【図4】他のDC−DCコンバータ構成図である。
【図5】他のDC−DCコンバータ構成図である。
【図6】接続制御FET構成図である。
【図7】他のDC−DCコンバータ構成図である。
【図8】従来技術説明図である。
【符号の説明】
Q1〜Q3 スイッチFET
Q12、Q13 接続制御FET
1 DDC制御回路
2 状態検出手段
3 接続制御回路
4 出力端子
5 負荷
0
Claims (4)
- 直流電力からの電流をスイッチングすることにより直流電力を供給するDC−DCコンバータであって、
並列に接続された複数のスイッチFETと、
前記複数のスイッチFETをスイッチングさせるスイッチング制御信号を形成するDDC制御回路と、
前記DDC制御回路と前記複数のスイッチFETとの間に当該スイッチFETに対応して挿入される複数の接続制御FETと、
当該DC−DCコンバータの出力の状態を検出する状態検出手段と、
前記状態検出手段における検出の結果に基づいて、前記複数の接続制御FETのオン/オフを制御する接続制御信号を形成する接続制御回路とを備える
ことを特徴とするDC−DCコンバータ。 - 前記接続制御回路が、当該DC−DCコンバータの出力が小さくなる程より少ない前記接続制御FETをオンさせることにより、前記スイッチング制御信号によりスイッチングされる前記スイッチFETの数をより少なくする
ことを特徴とする請求項1に記載のDC−DCコンバータ。 - 前記複数のスイッチFETの中の1個は、対応する接続制御FETを省略して、前記DDC制御回路からのスイッチング制御信号を直接入力され、
前記接続制御回路が、当該DC−DCコンバータの出力が所定の値より小さい場合、全ての前記接続制御FETをオフさせる
ことを特徴とする請求項2に記載のDC−DCコンバータ。 - 前記複数のスイッチFETの各々の電流供給能力が異なるようにされ、対応する接続制御FETを省略されたスイッチFETの電流供給能力が最も小さくされた
ことを特徴とする請求項3に記載のDC−DCコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002232491A JP2004072964A (ja) | 2002-08-09 | 2002-08-09 | Dc−dcコンバータ |
Applications Claiming Priority (1)
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