JP2004071593A - Method of manufacturing semiconductor integrated circuit device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To improve the reliability evaluating accuracy of the gate oxide film of a MISFET. <P>SOLUTION: After a gate oxide film is formed on a semiconductor substrate through thermal oxidation and a polycrystalline silicon film is deposited on the gate oxide film, a gate electrode for test is formed by patterning the polycrystalline silicon film in a TEG section. Then a voltage is impressed in stages upon the gate electrode for test and a breakdown voltage (BV<SB>g</SB>[V]) and a cumulative plane defect density are plotted (TZDB tests) from the relation between the voltage and a leakage current. The voltage (axis of abscissa) of the plot is converted into time (service life) by using the relational expression between the service life [t<SB>m</SB>] at a prescribed voltage and a gate voltage using the actually measured value of breakdown time [t<SB>bd50%</SB>] reaching an arbitrary cumulative failure probability [ρ<SB>nd50%</SB>]. The converted result is fed back to the manufacturing process of a semiconductor integrated circuit device. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関し、特に、ゲート絶縁膜等の薄膜の試験（評価）工程を有する半導体集積回路装置の製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えば、ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）は、ゲート絶縁膜の劣化によりその特性が低下する。このゲート絶縁膜の劣化は、製品の出荷後、その駆動状態においても徐々に進む。従って、ゲート絶縁膜の品質（信頼性）の把握は、製品の信頼性を保証する上で、重要な役割を果たす。
【０００３】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置の研究・開発に従事しており、特にＭＩＳＦＥＴの特性に関し、ゲート絶縁膜の信頼性の測定方法について種々検討している。
【０００４】
例えば、製品の実際の駆動電圧下で、ゲート絶縁膜の寿命を測定するには、長時間を要するため、ストレス試験（加速試験）を行う等、種々の信頼性の試験方法が検討されている。
【０００５】
そこで、本発明者らは、ゲート絶縁膜に電圧を印加した場合に、絶縁膜中に流れるリーク電流を測定することによって、その絶縁特性を調べるＴＺＤＢ（ＴｉｍｅＺｅｒｏ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）法に注目し、ゲート絶縁膜の評価を行うことを検討している。
【０００６】
しかしながら、このＴＺＤＢ法においては、ゲート絶縁膜の寿命までは知り得ない。
【０００７】
そこで、１）局所薄膜化モデルや２）臨界電荷量分布モデルといった、ゲート絶縁膜の累積面欠陥密度（リーク電流）とゲート電圧との関係を、他のデータ（例えば、時間軸）に変換する手法が検討されている。例えば、１）局所薄膜化モデルは、「ＩＥＥＥ　ＥＤ，Ｖｏｌ．３７，Ｎｏ．７，Ｐ．１６４３，９０」にその記載がある。
【０００８】
即ち、ゲート絶縁膜に定電圧または定電流ストレスを加えると、膜中の構造欠陥（点欠陥）が徐々に増加する。そして、注入電荷量（正確にいうと電子ではなくホールの注入量）がある臨界値に到達した時点で、ゲート絶縁膜の破壊が起こる。
【０００９】
前記１）局所薄膜化モデルでは、次の手順でＴＺＤＢ試験で求めた欠陥密度のゲート電圧依存性を信頼性データ（寿命に関するデータ）に変換する。
【００１０】
（ステップ１）まず、充分小さい容量（キャパシタ）を用い、前記臨界注入電荷量（Ｑｂｄ）を実験により測定しておく。ここで、充分小さいとは、外因性の欠陥を含まない程度の大きさであり、例えば、容量絶縁膜が１０μｍ角程度の大きさのものを用いる。この充分小さい容量（キャパシタ）を用い測定した臨界注入電荷量（Ｑｂｄ）が真性の値（確定値）であると仮定する。
【００１１】
（ステップ２）ＴＺＤＢ試験で求めたグラフａ、例えば、欠陥密度を縦軸とし、ゲート電圧を横軸としたグラフの横軸を、Ｑｂｄに変換する。
【００１２】
即ち、真性Ｑｂｄに比べＱｂｄが変化した、例えば、小さくなった場合は、その原因を外的要因により等価的にゲート絶縁膜の膜厚が薄くなってＱｂｄが見かけ上小さくなったと解釈する。
【００１３】
従って、Ｑｂｄを膜厚に変換することにより、前記グラフａを、欠陥密度とゲート絶縁膜の見かけ上の膜厚（薄膜化の程度）との関係のグラフｂとする。
【００１４】
（ステップ３）膜厚（薄膜化の程度）の分布から、製品の実使用電圧での累積故障確率と使用時間との関係を決定する。
【００１５】
この１）局所薄膜化モデルでは、外因性欠陥部において、注入電荷量が真性Ｑｂｄに到達した時点で破壊すると仮定した。これに対し、前記２）の臨界電荷量分布モデルでは、外因性欠陥部のＱｂｄ自体が小さくなったと仮定する。
【００１６】
（ステップ１）ＴＺＤＢ試験で求めたグラフａ、例えば、欠陥密度を縦軸とし、ゲート電圧を横軸としたグラフの横軸を、臨界注入電荷量（Ｑｂｄ）に変換する。
【００１７】
（ステップ２）製品の実使用電圧を加えた際のゲート電流を使って、Ｑｂｄを時間に変換する。即ち、欠陥密度の時間依存性を決定する。
【００１８】
（ステップ３）欠陥密度の時間依存性から製品の実使用電圧での累積故障確率と使用時間との関係を決定する。
【００１９】
前記１）および２）のモデルの他、３）経験的モデルとして、次のようなモデルがある。
【００２０】
即ち、ある電界Ｅで、時間ｄｔだけストレスをかけたことは、別の電界Ｅ０で時間ｄｔ０＝ｅγ^{（Ｅ−Ｅ０）}ｄｔだけストレスをかけたことに等しいと仮定する。
【００２１】
そこで、ＴＺＤＢ試験中の各ストレス電界でのストレス時間を換算して重ね合わせて、個々の破壊電界をある電界での時間（寿命）に換算する。この経験的モデルについては、例えば、「ＩＲＰＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｒｅｌｉａｂｉｌｉｔｙ　Ｐｈｙｓｉｃｓ　Ｓｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉｎｇｓ）　１９８１，ｐ２０４」にその記載がある。
【００２２】
しかしながら、前記１）〜３）のいずれのモデルも、ゲート絶縁膜の膜厚が、比較的厚い（およそ８ｎｍ以上）領域であり、また、高電界の領域では、その予測精度が高いが、素子の微細化、低電圧化が進むにつれ、その予測精度が低下する傾向にある。
【００２３】
例えば、１）および２）のモデルについては、注入電荷量をパラメータの一つとして用いているが、注入電荷１個あたりの膜中欠陥発生確率が、ストレス条件で大きく変わり、もはや、注入電荷量だけでは破壊時間を把握できなくなっていると考えられる。
【００２４】
また、充分小さい容量（キャパシタ）を用い測定した臨界注入電荷量（Ｑｂｄ）を真性の値であると仮定していたが、この値は、確定値ではなく、統計値であること、また、膜が薄くなるほどこのＱｂｄ値のばらつきが大きくなること、が分かってきた（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｍｅｅｔｉｎｇ，１９９５，Ｐ８６３）。
【００２５】
また、３）については、その物理的起源が不明確であるため、適用範囲が不明確である。また、寿命が、電界強度（Ｅ）の指数関数に従うと仮定しているが、薄膜においては、ゲート電圧と膜厚とが寿命に別々に影響するため、薄膜の製品には適用できない。
【００２６】
このように、前記１）〜３）のいずれのモデルも、ゲート絶縁膜の膜厚が、薄い領域（例えば８ｎｍ以下）においては、その適用が難しくなってきており、後述するように、実測値との間でずれが生じている。
【００２７】
本発明の目的は、ＭＩＳＦＥＴのゲート絶縁膜の信頼性評価の精度を向上させる技術を提供することにある。特に、ゲート絶縁膜が薄膜化した場合であっても信頼性の高い評価を行うことにある。また、信頼性評価時間を低減することにある。
【００２８】
また、本発明の他の目的は、ＭＩＳＦＥＴのゲート絶縁膜を適切に評価することによって、製品の製造プロセスに、かかる評価結果をフィードバックし、製造プロセスの最適化を図るものである。
【００２９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００３０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３１】
本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板上に、絶縁膜を形成する工程と、（ｂ）前記絶縁膜上に導電性膜を形成する工程と、（ｃ）前記絶縁膜の信頼性を試験する工程であって、（ｃ１）前記絶縁膜の任意の累積故障確率に至る破壊時間の実測値を用い、前記導電性膜に所定の電圧を印加した場合の寿命と前記導電性膜への印加電圧との関係式を算出する工程と、（ｃ２）前記導電性膜に電圧を印加した場合の累積面欠陥密度を測定する工程と、（ｃ３）前記（ｃ２）の測定結果と前記（ｃ１）の関係式に基づき前記所定電圧における寿命を算出する工程と、を有する試験工程と、（ｄ）前記（ｃ）工程の試験結果に基づき前記絶縁膜の良否を判定する工程と、を有するものである。
【００３２】
また、前記（ｃ）工程の試験結果により、半導体ウエハをさらに投入する等、前記試験結果を半導体集積回路装置の製造工程にフィードバックしてもよい。
【００３３】
また、前記（ｃ）工程の試験結果により、半導体ウエハ完成後の試験や製品完成後の試験の加速条件を変更してもよい。例えば、前記試験結果が所定の値より小さい場合には、加速条件を厳しくする。また、これらの試験結果のフィードバックは、ロット（一定枚数のウエハ）毎に行ってもよいし、また、ウエハ毎に行ってもよい。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、原則として実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３５】
（実施の形態１）
本実施の形態の半導体集積回路装置の製造方法を図１〜図５を用いて工程順に説明する。なお、図１〜図５は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。図中の右側は、ＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）部であり、また、左側は、素子形成部である。
【００３６】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に「基板」という）１に素子分離２を形成する。
【００３７】
この素子分離２を形成するには、まず素子分離領域の基板１をエッチングして溝を形成した後、基板１を熱酸化することによって、溝の内壁に薄い酸化シリコン膜（図示せず）を形成する。次に、溝の内部を含む基板１上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で酸化シリコン膜７を堆積し、溝の外部の酸化シリコン膜７をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法で研磨してその表面を平坦化する。
【００３８】
次に、基板１にｐ型不純物（例えばホウ素）をイオン打ち込みすることによって、ｐ型ウエル３を形成する。また、ｎ型不純物（例えばリン）をイオン打ち込みし、ｎ型ウエル４を形成する。
【００３９】
次に、フッ酸系の洗浄液を用いて基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、図２に示すように、熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に薄いゲート酸化膜（ゲート絶縁膜）８を形成する。
【００４０】
次に、図３に示すように、ゲート酸化膜８の上部に膜厚２００ｎｍ程度の低抵抗多結晶シリコン膜９をＣＶＤ法で堆積する。次いで、ＴＥＧ部の多結晶シリコン膜９および素子形成部の多結晶シリコン膜９を、ゲート形成用のマスク（図示せず）を用いてパターニングし、テスト用のゲート電極Ｇｔおよび素子用のゲート電極Ｇを形成する（図４）。
【００４１】
この際、テスト用のゲート電極Ｇｔを構成する多結晶シリコン膜は、例えば、１０００μｍ角と、通常のゲート電極の短辺の幅（例えば１０μｍ程度）より極端に大きくパターニングされる。これは、ゲート酸化膜８の欠陥密度を小さいところまで評価するためである。
【００４２】
次いで、図５に示すように、ｐ型ウエル３のゲート電極Ｇの両側にヒ素（Ａｓ、ｎ型不純物）を注入することによりｎ⁻型半導体領域１１を形成する。また、同様に、ｎ型ウエル４のゲート電極Ｇの両側にｐ型不純物を注入し、ｐ⁻型半導体領域１２を形成する。
【００４３】
次に、基板１上にＣＶＤ法で窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサ１３を形成する。
【００４４】
次に、ｐ型ウエル３上のゲート電極Ｇの両側にヒ素を注入することによってｎ^＋型半導体領域１４（ソース、ドレイン）を形成する。また、ｎ型ウエル４上のゲート電極Ｇの両側にフッ化ホウ素を注入することによってｐ^＋型半導体領域１５（ソース、ドレイン）を形成する。
【００４５】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のソース、ドレイン（ｎ⁻型半導体領域、ｎ^＋型半導体領域、ｐ⁻型半導体領域およびｐ^＋型半導体領域）を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００４６】
この後、これらのＭＩＳＦＥＴ上に酸化シリコン膜等よりなる層間絶縁膜や配線が形成され、さらに、最上層配線上には、パッド部が開口した保護膜が形成され、半導体集積回路が略完成するが、これらの図示およびその詳細な形成工程の説明については省略する。
【００４７】
次いで、ゲート酸化膜８の信頼性を評価するためにゲート電極Ｇｔと基板（ｐ型ウエル３）１との間に、電圧を印加し、絶縁破壊特性を調べる（ＴＺＤＢ試験）。
【００４８】
具体的には、テスト用のゲート電極Ｇｔに、電圧を段階的に印加し、電圧とリーク電流との関係から、破壊電圧（ＢＶｇ［Ｖ］）と累積面欠陥密度（ＡｒｅａＤｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ^−２］）をプロットする。
【００４９】
この面欠陥とは、構造欠陥（点欠陥）が繋がり電流パスとなった状態と考えられる。この電流パスが多くなるに従い、リーク電流が大きくなる。
【００５０】
この測定を、大面積のパターン（ゲート酸化膜）で行えば、製品の小面積多数個のゲート酸化膜の累積故障確率（破壊に至ったゲート酸化膜の累積割合）が判明する。ここで、面積をＳとすると面欠陥密度Ｄと前記累積故障確率Ｆとの関係は、１−Ｆ＝ｅｘｐ（−Ｓ×Ｄ）の式で表せる。
【００５１】
例えば、ゲート酸化膜が８ｎｍの場合のプロットを図６に、また、ゲート酸化膜が２．５ｎｍの場合のプロットを図８に示す。
【００５２】
次いで、前記プロットから、所望の電圧（例えば、駆動電圧や、それにマージンをもたせた試験電圧）で、ゲート酸化膜が何時間持つか（破壊時間）を換算する。これは、ＴＺＤＢ結果をＴＤＤＢ（Ｔｉｍｅ　Ｄｅｐｅｎｄｅｎｔ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）結果に変換するものとも言える。
【００５３】
以下、この変換方法について詳細に説明する。
【００５４】
前述した通り、構造欠陥（点欠陥）が数珠繋ぎになった場合に絶縁破壊が起こり、リーク電流のパスができると考えられる。この考え方に基づいて、膜中の構造欠陥密度を介してＴＺＤＢの破壊電圧（図６および図８の横軸）を一定電圧下の破壊時間に変換することができる。
【００５５】
まず、ゲート酸化膜中の構造欠陥密度（ρ）は、図１０の式（１）で表すことができる。Ｐ_ｇは、構造欠陥の発生確率、Ｊは、電流密度、ｔは、ストレス時間である。このように、構造欠陥密度（ρ）は、Ｐ_ｇと流し込んだ電荷量Ｑ_ｉｎｊ（＝Ｊｔ）の積として表せる（例えば、Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｒｅｌｉａｂｉｌｉｔｙ　Ｐｈｙｓｉｃｓ　Ｓｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉｎｇｓ　　２００１、Ｐ．１３２参照）。
【００５６】
ここで、任意の累積故障確率（例えば、５０％の累積故障確率）に至る破壊時間（ｔ_{ｂｄ５０％}）が、実測により既知であれば、Ｐ_ｇは、図１０の式（２）のように表せる。即ち、破壊時間（ｔ_{ｂｄ５０％}）と電流密度（Ｊ）の積に逆比例する。このような取り扱いは、例えば「ＩＥＥＥ　ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　１９９８，Ｐ．１６０」にも記載がある。
【００５７】
次いで、式（２）を式（１）に代入すると、図１０の式（３）となる。即ち、構造欠陥密度（ρ）とストレス時間ｔとの関係式が導かれる。
【００５８】
次に、ＴＺＤＢ試験で生成される構造欠陥を定電圧下で作るのに要する時間を算出する。
【００５９】
まず、その算出の概念を、図１１を参照しながら説明する。図１１（ａ）に示すように、ＴＺＤＢ試験においては、電圧（Ｖ_ｇ）を段階的に上昇させる。この上昇に伴って構造欠陥が増加する。即ち、各電圧ステップ毎に生成される構造欠陥の総和が膜中の欠陥密度ρ_{ｍ，ＴＺＤＢ}となる。図１１（ｂ）に示すように、この構造欠陥密度を一定の電圧（Ｖ_ｇ０）で発生させるためには、ｔ_{ｍ，ｅｆｆ}の時間が必要である。
【００６０】
ここで、ＴＺＤＢ試験で、ある電圧（ｍΔＶ_ｇ）までストレスを加えた場合に、膜中に生じる欠陥密度ρ_ｍは、図１２の式（４）に示すようになる。
【００６１】
一方、図１０の式（３）より、欠陥密度ρ_ｍは、図１２の式（４’）に示すようになる。ここで、Δｔは、ＴＺＤＢ試験時に各電圧が印加されている時間である。
【００６２】
また、前記欠陥密度ρ_ｍを、一定電圧Ｖ_ｇ，０で発生させるのに要する時間をｔ_{ｅｆｆ，ｍ}とすると、これらの関係は、図１２の式（５）に示すようになる。
【００６３】
従って、図１２の式（４’）と式（５）から、図１２の式（６）が導かれる。
【００６４】
この式（６）により、ＴＺＤＢ試験のゲート電圧に対応する定電圧下でのストレス時間（寿命）を求めることができる。
【００６５】
この変換を、例えば、図６に示す各測定点において行うことにより、図６の各測定点を、例えば、定電圧（Ｖ_ｇ＝＋６Ｖ）の場合のストレス時間（ｔ_ｂｄ［ｓ］）に換算することができる（図７参照）。同様に、図８に示す各測定点において行うことにより、図８の各測定点を、例えば、定電圧（Ｖ_ｇ＝−３．６Ｖ）の場合のストレス時間（ｔ_ｂｄ［ｓ］）に換算することができる（図９参照）。
【００６６】
即ち、図１３のフローチャートに示すように、まず、（ア）ＴＺＤＢ試験結果を準備し、変換先の電圧値（Ｖ_ｇ０）を指定する。次いで、ｉ番目のＴＺＤＢ試験結果において、（イ）Ｖ_ｇ，ｉ＝ｉΔＶ_ｇまでに形成される膜中の構造欠陥密度ρ（ｉΔＶ_ｇ）を計算する。次いで、（ウ）定電圧（Ｖ_ｇ０）下で、ρ（ｉΔＶ_ｇ）の膜中の構造欠陥密度を形成するのに要する時間ｔ_{ｅｆｆ，ｉ}を算出する。
【００６７】
次に、（ｉ＋１）番目のＴＺＤＢ試験結果について、同様に時間ｔ_{ｅｆｆ，ｉ＋１}を算出する。これを繰り返すことにより（エ）ＴＺＤＢ試験結果の横軸Ｖ_ｇ（例えば、図６の横軸）を、時間ｔ_ｅｆｆ（例えば、図７の横軸）に変換することができる。
【００６８】
図１４は、図７のグラフに、実測データ（（ｂ）：黒丸）および「発明が解決しようとする課題」において説明した、臨界電荷量分布モデルを用いて変換した場合のグラフ（（ｃ）：破線）を加えたものである。同様に、図１５は、図９のグラフに、実測データ（（ｂ）：黒丸）と、臨界電荷量分布モデル変換グラフ（（ｃ）：破線）を加えたものである。
【００６９】
図１４および図１５に示すように、本実施の形態の変換方法（グラフ（ａ））によれば、実測データと近似した変換を行うことができる。これに対し、臨界電荷量分布モデル（グラフ（ｃ））においては、ゲート酸化膜の膜厚が８ｎｍ程度と比較的厚い場合には、実測データ（ｂ）と近似しているが、ゲート酸化膜の膜厚が２．５ｎｍ程度と比較的薄い場合には、ストレス時間（ｔ_ｂｄ、寿命）を低く見積もってしまう。その結果、本来は、製品化に耐え得るゲート酸化膜を不良と判断してしまう。
【００７０】
これに対し、本実施の形態の変換方法によれば、ゲート酸化膜の特性を適切に評価することができる。また、評価精度を向上させることができる。
【００７１】
ここで、本実施の形態においては、本変換方法の精度を評価するために、実測データを測定したが、これらのデータの測定には、ＴＺＤＢ試験よりも時間がかかる。例えば、ＴＺＤＢ試験の場合、１試料当たりその測定時間が約３０秒であるのに対し、図１５の実測データ（ｂ）においては、１０^２〜１０^４程度の時間を要している。また、この時間は、ゲート酸化膜の薄膜化や駆動電圧の低電圧化によりさらに長くなるものと考えられる。
【００７２】
従って、本変換方法によれば、短時間で高精度にゲート酸化膜の品質を評価することができる。
【００７３】
その後、半導体ウエハをダイシングし、チップとした後、個々のチップを実装することにより半導体集積回路装置が完成する。
【００７４】
なお、本実施の形態においては、テスト用のパターン（ゲート酸化膜やゲート電極Ｇｔ）をＴＥＧ部に形成したが、これをスクライブ領域（チップ領域間）に形成してもよい。この場合、スクライブ領域の幅は、約百μｍ程度であるため、テスト用のパターンを多数個金属配線で並列接続して形成するのが望ましい。
【００７５】
（実施の形態２）
実施の形態１において詳細に説明したゲート酸化膜の評価結果（ＴＺＤＢ試験の変換結果）を、以下のように装置の製造プロセスにフィードバックしてもよい。
【００７６】
例えば、ウエハの投入枚数にフィードバックしてもよい。
【００７７】
まず、製品寿命の目標値が、例えば、１０年使用後の故障確率で１００ｐｐｍ以下の場合には、この目標値をゲート酸化膜の特性について換算した時の設定値（例えば、欠陥密度やストレス電圧）を決定する。
【００７８】
この設定値と実施の形態１で説明したゲート酸化膜の評価結果を比較することにより、製品製造工程の途中（例えば、ゲート酸化膜の形成後）において、最終的な製品寿命の根拠となるバーンイン（Ｂｉ）試験の故障確率を予測することができる。
【００７９】
例えば、図１６に示すように、（ａ）ゲート電極材料を堆積し、次いで、（ｂ）専用マスクでゲート電極材料をパターニングし、実施の形態１で説明したようにＴＺＤＢ試験およびデータの変換（換算）を行う。ここでの専用マスクのパターンは、ＴＥＧ部よりさらに大きなパターン、例えば１０ｍｍ角とする。次いで、（ｃ）この結果に基づきバーンイン（Ｂｉ）試験の故障確率を予測する。
【００８０】
ここで、この予測結果に基づきウエハの投入枚数を調整する。
【００８１】
即ち、ゲート酸化膜の評価結果が悪く、平均寿命が短いと予測される場合には、ウエハの投入枚数を増やすため（ｄ）さらに、ウエハを投入（インプット）する。
【００８２】
追加されたウエハにも、ゲート電極材料堆積後、所定のプロセスを経て、半導体素子等が形成される。
【００８３】
その後、ウエハ状態において、（ｅ）半導体素子の特性等を検査（プローブ検査）し、この検査結果に応じてウエハの再投入を行う（ｆ）。
【００８４】
このように、本実施の形態においては、製品寿命（歩留まり）の予測に基づいてウエハの投入枚数を管理したので、製造プロセスラインの安定性をモニタすることができる。また、製品製造プロセスの初期の段階で、歩留まりの低下をフォローすることができるので、製品製造時間の短縮を図ることができる。
【００８５】
（実施の形態３）
（１）次に、バーンイン条件にフィードバックする場合について説明する。
【００８６】
例えば、図１７に示すように、（ａ）ゲート電極材料を堆積し、次いで、（ｂ）１ロット（単位枚数）のウエハのうち、試験用に数枚ウエハを抜き取り、専用マスクでゲート電極材料をパターニングし、実施の形態１で説明したＴＺＤＢ試験およびデータ変換（換算）を行う。次いで、（ｃ）この結果に基づきバーンイン（Ｂｉ）の故障確率を予測する。
【００８７】
一方、ゲート電極材料堆積後、所定のプロセスを経て、半導体素子等が形成される。
【００８８】
その後、ウエハ状態において、もしくは、ダイシングし各チップを実装した後に、バーンイン試験を行うが、この際、ゲート酸化膜の評価結果に基づきバーンイン条件を設定する。
【００８９】
即ち、ゲート酸化膜の評価結果が悪く、平均寿命が短いと予測される場合には、バーンイン条件を厳しくする。例えば、長期間、電圧ストレスを与える。
【００９０】
これに対し、ゲート酸化膜の評価結果が良く、平均寿命が長いと予測される場合には、バーンイン条件を緩和する。例えば、電圧ストレスを与える期間を短くする。
【００９１】
このように、本実施の形態においては、ゲート酸化膜の評価結果に基づきバーンイン条件を設定したので、バーインコストを削減することができる。例えば、信頼性の高いバーンイン試験を短期間で行うことができる。
【００９２】
（２）なお、本実施の形態においては、ロット毎にバーンイン条件を調整したが、もちろん、ウエハ毎に調整を行ってもよい。
【００９３】
図１８に、そのフローの一例を示す。この場合は、半導体素子等が形成されたウエハの、ウエハ状態での検査（Ｗ検査）において、あらかじめ形成しておいたテスト用のゲート電極に電圧を印加し、実施の形態１で説明したＴＺＤＢ試験およびデータ変換（換算）を行う（ａ）。その後、プローブ検査（Ｐ検）および組立（各チップの実装）を行い、バーンイン試験を行う（（ｂ）〜（ｄ））。
【００９４】
このバーンイン試験の条件を、ウエハ毎のゲート酸化膜の評価結果に基づき設定する（ｅ）。
【００９５】
この場合も、バーインコストを削減することができる。例えば、信頼性の高いバーンイン試験を短期間で行うことができる。
【００９６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９７】
特に、前記実施の形態においては、ゲート酸化膜の評価について説明したが、評価対象は、かかる膜に限られず、容量絶縁膜や層間絶縁膜等、種々の絶縁膜に広く適用することができる。
【００９８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００９９】
ゲート絶縁膜の信頼性の試験を、ゲート電極に電圧を印加した場合の累積面欠陥密度の測定結果から、任意の累積故障確率に至る破壊時間の実測値を用いた、所定の電圧における寿命とゲート電圧との関係式を利用して、所定電圧における寿命を算出することにより行ったので、評価精度を向上させることができる。また、信頼性評価時間を低減することができる。
【０１００】
さらに、この評価結果を用いて、ウエハの投入枚数を調整する、もしくは、製品のバーンイン試験条件を調整する等、半導体集積回路装置の製造工程にフィードバックしたので、半導体集積回路装置の製造工程を最適化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】ゲート酸化膜のテスト用のゲート電極Ｇｔに段階的に電圧を印加した場合の電圧（ＢＶ_ｇ［Ｖ］）と累積面欠陥密度（Ａｒｅａ　Ｄｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ^−２］）との関係を示すグラフ（図）である。
【図７】図６の累積面欠陥密度（Ａｒｅａ　Ｄｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ^−２］）とストレス時間ｔ_ｂｄ［ｓ］との関係を示すグラフ（図）である。
【図８】ゲート酸化膜のテスト用のゲート電極Ｇｔに段階的に電圧を印加した場合の電圧（ＢＶ_ｇ［Ｖ］）と累積面欠陥密度（Ａｒｅａ　Ｄｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ^−２］との関係を示すグラフ（図）である。
【図９】図８の累積面欠陥密度（Ａｒｅａ　Ｄｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ^−２］）とストレス時間ｔ_ｂｄ［ｓ］との関係を示すグラフ（図）である。
【図１０】本発明の実施の形態１であるデータの変換に用いられる関係式を導くための式を示す図である。
【図１１】本発明の実施の形態１であるデータの変換値を算出するための概念を示す図である。
【図１２】本発明の実施の形態１であるデータの変換に用いられる関係式およびそれを導くための式を示す図である。
【図１３】本発明の実施の形態１であるデータの変換を示すフローチャートである。
【図１４】図７の累積面欠陥密度（Ａｒｅａ　Ｄｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ^−２］）とストレス時間ｔ_ｂｄ［ｓ］との関係および実測データ等を示すグラフ（図）である。
【図１５】図９の累積面欠陥密度（Ａｒｅａ　Ｄｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ^−２］）とストレス時間ｔ_ｂｄ［ｓ］との関係および実測データ等を示すグラフ（図）である。
【図１６】本発明の実施の形態２であるゲート酸化膜の評価結果（ＴＺＤＢ試験の変換結果）を製造プロセスにフィードバックした場合のフローチャートである。
【図１７】本発明の実施の形態３であるゲート酸化膜の評価結果（ＴＺＤＢ試験の変換結果）をバーンイン条件にフィードバックした場合のフローチャートである。
【図１８】本発明の実施の形態３であるゲート酸化膜の評価結果（ＴＺＤＢ試験の変換結果）をバーンイン条件にフィードバックした場合の他のフローチャートである。
【符号の説明】
１　　基板（半導体基板，半導体ウエハ）
２　　素子分離
３　　ｐ型ウエル
４　　ｎ型ウエル
７　　酸化シリコン膜
８　　ゲート酸化膜
９　　多結晶シリコン膜
１１　　ｎ⁻型半導体領域
１２　　ｐ⁻型半導体領域
１３　　サイドウォールスペーサ
１４　　ｎ^＋型半導体領域
１５　　ｐ^＋型半導体領域
Ｇ　　ゲート電極
Ｇｔ　　テスト用のゲート電極
Ｑｎ　　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　　ｐチャネル型ＭＩＳＦＥＴ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and more particularly to a technique which is effective when applied to a method for manufacturing a semiconductor integrated circuit device having a test (evaluation) step of a thin film such as a gate insulating film.
[0002]
[Prior art]
For example, the characteristics of a MISFET (Metal Insulator Semiconductor Field Effect Transistor) are deteriorated due to deterioration of a gate insulating film. The deterioration of the gate insulating film gradually progresses even after the product is shipped, even in the driving state. Therefore, understanding the quality (reliability) of the gate insulating film plays an important role in guaranteeing the reliability of the product.
[0003]
[Problems to be solved by the invention]
The present inventors are engaged in research and development of a semiconductor integrated circuit device, and are variously examining various methods for measuring the reliability of a gate insulating film, particularly regarding characteristics of a MISFET.
[0004]
For example, it takes a long time to measure the life of a gate insulating film under an actual driving voltage of a product, and various reliability testing methods such as a stress test (accelerated test) are being studied. .
[0005]
Therefore, the present inventors have focused on a TZDB (Time Zero Dielectric Breakdown) method of measuring the leakage current flowing in an insulating film when a voltage is applied to the gate insulating film and examining the insulating characteristics thereof. We are considering evaluating the membrane.
[0006]
However, in the TZDB method, it is impossible to know the life of the gate insulating film.
[0007]
Therefore, the relationship between the accumulated surface defect density (leakage current) of the gate insulating film and the gate voltage, such as 1) a local thinning model and 2) a critical charge distribution model, is converted into other data (for example, a time axis). Methods are being considered. For example, 1) The local thinning model is described in “IEEE ED, Vol. 37, No. 7, P. 1643, 90”.
[0008]
That is, when a constant voltage or constant current stress is applied to the gate insulating film, structural defects (point defects) in the film gradually increase. Then, when the injected charge amount (more precisely, the injected amount of holes instead of electrons) reaches a certain critical value, the gate insulating film is destroyed.
[0009]
In the above 1) local thinning model, the gate voltage dependence of the defect density obtained by the TZDB test is converted into reliability data (lifetime data) in the following procedure.
[0010]
(Step 1) First, using a sufficiently small capacity (capacitor), the critical injected charge (Qbd) is measured by an experiment. Here, "sufficiently small" means a size that does not include an extrinsic defect. For example, a capacitor insulating film having a size of about 10 μm square is used. It is assumed that the critical injected charge (Qbd) measured using this sufficiently small capacitance (capacitor) is an intrinsic value (determined value).
[0011]
(Step 2) The graph a obtained by the TZDB test, for example, the horizontal axis of the graph having the defect density on the vertical axis and the gate voltage on the horizontal axis is converted into Qbd.
[0012]
That is, when Qbd is changed, for example, becomes smaller than intrinsic Qbd, the cause is interpreted as that the thickness of the gate insulating film is equivalently reduced due to an external factor and Qbd is apparently reduced.
[0013]
Therefore, by converting Qbd into a film thickness, the above-mentioned graph a becomes a graph b showing the relationship between the defect density and the apparent film thickness (the degree of thinning) of the gate insulating film.
[0014]
(Step 3) From the distribution of the film thickness (the degree of thinning), the relationship between the cumulative failure probability at the actual operating voltage of the product and the operating time is determined.
[0015]
In this 1) local thinning model, it is assumed that the extrinsic defect is destroyed when the injected charge reaches the intrinsic Qbd. On the other hand, in the critical charge distribution model 2), it is assumed that the Qbd of the extrinsic defect part itself has become smaller.
[0016]
(Step 1) The graph a obtained by the TZDB test, for example, the horizontal axis of the graph having the defect density on the vertical axis and the gate voltage on the horizontal axis is converted into the critical injection charge (Qbd).
[0017]
(Step 2) Qbd is converted to time using the gate current when the actual operating voltage of the product is applied. That is, the time dependency of the defect density is determined.
[0018]
(Step 3) The relationship between the cumulative failure probability at the actual operating voltage of the product and the operating time is determined from the time dependency of the defect density.
[0019]
In addition to the above models 1) and 2), 3) empirical models include the following models.
[0020]
That is, stress applied for a time dt in a certain electric field E is equivalent to time dt0 = eγ in another electric field E0. ^(E-E0) Assume that this is equivalent to stressing by dt.
[0021]
Therefore, the stress time in each stress electric field during the TZDB test is converted and superimposed, and each breakdown electric field is converted into the time (life) in a certain electric field. This empirical model is described, for example, in “IRPS (International Reliability Physics Symposium Proceedings) 1981, p204”.
[0022]
However, in any of the models 1) to 3), the thickness of the gate insulating film is relatively large (approximately 8 nm or more), and in a high electric field region, the prediction accuracy is high. As the miniaturization and the reduction of the voltage have advanced, the prediction accuracy tends to decrease.
[0023]
For example, in the models 1) and 2), the amount of injected charge is used as one of the parameters. However, the probability of occurrence of defects in the film per one injected charge changes greatly under stress conditions. It is considered that the destruction time cannot be grasped only by the above.
[0024]
Also, it has been assumed that the critical injection charge (Qbd) measured using a sufficiently small capacitance (capacitor) is an intrinsic value, but this value is not a definite value but a statistical value. It has been found that the variation in the Qbd value increases as the thickness decreases (International Electron Device Meeting, 1995, P863).
[0025]
The scope of 3) is unclear because its physical origin is unclear. Further, it is assumed that the lifetime follows an exponential function of the electric field strength (E). However, in the case of a thin film, the gate voltage and the film thickness separately affect the lifetime, so that it cannot be applied to a thin film product.
[0026]
As described above, it is difficult to apply any of the models 1) to 3) in a region where the thickness of the gate insulating film is small (for example, 8 nm or less). And there is a deviation between the two.
[0027]
An object of the present invention is to provide a technique for improving the accuracy of reliability evaluation of a gate insulating film of a MISFET. In particular, it is to perform highly reliable evaluation even when the gate insulating film is thinned. Another object is to reduce the reliability evaluation time.
[0028]
Another object of the present invention is to appropriately evaluate a gate insulating film of a MISFET, feed back the evaluation result to a product manufacturing process, and optimize the manufacturing process.
[0029]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0030]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0031]
The method of manufacturing a semiconductor integrated circuit device according to the present invention includes: (a) a step of forming an insulating film on a semiconductor substrate; (b) a step of forming a conductive film on the insulating film; And (c1) using a measured value of a destruction time to reach an arbitrary cumulative failure probability of the insulating film, and determining a life and a life when a predetermined voltage is applied to the conductive film. (C2) measuring a cumulative surface defect density when a voltage is applied to the conductive film, and (c3) measuring the above (c2). A step of calculating a life at the predetermined voltage based on a result and the relational expression of (c1); and (d) a step of determining pass / fail of the insulating film based on the test result of the step (c). And
[0032]
Further, based on the test result of the step (c), the test result may be fed back to the manufacturing process of the semiconductor integrated circuit device, such as further loading a semiconductor wafer.
[0033]
Further, the acceleration conditions of the test after the completion of the semiconductor wafer and the test after the completion of the product may be changed according to the test result of the step (c). For example, if the test result is smaller than a predetermined value, the acceleration condition is made strict. Feedback of these test results may be performed for each lot (a fixed number of wafers) or may be performed for each wafer.
[0034]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In principle, components having the same function are denoted by the same reference numerals in all drawings for describing the embodiments, and the description thereof will not be repeated.
[0035]
(Embodiment 1)
A method for manufacturing a semiconductor integrated circuit device according to the present embodiment will be described in the order of steps with reference to FIGS. 1 to 5 are cross-sectional views of main parts of a substrate showing a method of manufacturing a semiconductor integrated circuit device according to the present embodiment. The right side in the figure is a TEG (Test Element Group) section, and the left side is an element forming section.
[0036]
First, as shown in FIG. 1, an element isolation 2 is formed on a semiconductor substrate (hereinafter simply referred to as “substrate”) 1 made of, for example, p-type single crystal silicon.
[0037]
In order to form the element isolation 2, first, the substrate 1 in the element isolation region is etched to form a groove, and then the substrate 1 is thermally oxidized to form a thin silicon oxide film (not shown) on the inner wall of the groove. Form. Next, a silicon oxide film 7 is deposited on the substrate 1 including the inside of the groove by, for example, a CVD (Chemical Vapor Deposition) method, and the silicon oxide film 7 outside the groove is polished by a CMP (Chemical Mechanical Polishing) method. The surface is flattened.
[0038]
Next, a p-type impurity (for example, boron) is ion-implanted into the substrate 1 to form a p-type well 3. In addition, an n-type impurity (for example, phosphorus) is ion-implanted to form an n-type well 4.
[0039]
Next, after the surface of the substrate 1 (the p-type well 3 and the n-type well 4) is wet-cleaned using a hydrofluoric acid-based cleaning solution, as shown in FIG. 2, the p-type well 3 and the n-type well are thermally oxidized. A thin gate oxide film (gate insulating film) 8 is formed on each surface of the substrate 4.
[0040]
Next, as shown in FIG. 3, a low-resistance polycrystalline silicon film 9 having a thickness of about 200 nm is deposited on the gate oxide film 8 by a CVD method. Next, the polycrystalline silicon film 9 in the TEG portion and the polycrystalline silicon film 9 in the element forming portion are patterned using a mask for forming a gate (not shown), and a gate electrode Gt for a test and a gate electrode for an element are formed. G is formed (FIG. 4).
[0041]
At this time, the polycrystalline silicon film forming the test gate electrode Gt is patterned, for example, 1000 μm square, which is extremely larger than the width of a short side of a normal gate electrode (for example, about 10 μm). This is to evaluate the defect density of the gate oxide film 8 to a small value.
[0042]
Next, as shown in FIG. 5, arsenic (As, n-type impurity) is implanted into both sides of the gate electrode G of the p-type well 3 to obtain n. ⁻ A type semiconductor region 11 is formed. Similarly, a p-type impurity is implanted into both sides of the gate electrode G of the n-type well 4 to form a p-type impurity. ⁻ A type semiconductor region 12 is formed.
[0043]
Next, after depositing a silicon nitride film on the substrate 1 by the CVD method, anisotropic etching is performed to form a sidewall spacer 13 on the side wall of the gate electrode G.
[0044]
Next, arsenic is implanted into both sides of the gate electrode G on the p-type well 3 so that n ⁺ The type semiconductor region 14 (source, drain) is formed. Further, by implanting boron fluoride into both sides of the gate electrode G on the n-type well 4, p ⁺ Form semiconductor region 15 (source, drain).
[0045]
In the steps so far, the source and the drain (n) of the LDD (Lightly Doped Drain) structure ⁻ Type semiconductor region, n ⁺ Type semiconductor region, p ⁻ Semiconductor region and p ⁺ N-channel MISFET Qn and p-channel MISFET Qp each including a semiconductor region).
[0046]
Thereafter, an interlayer insulating film and a wiring made of a silicon oxide film or the like are formed on these MISFETs, and a protective film with an opened pad portion is formed on the uppermost wiring, whereby the semiconductor integrated circuit is substantially completed. However, the illustration and the detailed description of the formation process are omitted.
[0047]
Next, in order to evaluate the reliability of the gate oxide film 8, a voltage is applied between the gate electrode Gt and the substrate (p-type well 3) 1 to check the dielectric breakdown characteristics (TZDB test).
[0048]
Specifically, a voltage is applied stepwise to the test gate electrode Gt, and based on the relationship between the voltage and the leak current, the breakdown voltage (BVg [V]) and the cumulative plane defect density (AreaDefective Density [cm]) ^-2 ]) Is plotted.
[0049]
This surface defect is considered to be a state in which a structural defect (point defect) is connected to form a current path. As the number of current paths increases, the leak current increases.
[0050]
If this measurement is performed with a large-area pattern (gate oxide film), the cumulative failure probability (cumulative ratio of the gate oxide film that has been destroyed) of a large number of small-area gate oxide films of the product is determined. Here, assuming that the area is S, the relationship between the surface defect density D and the cumulative failure probability F can be expressed by an expression of 1−F = exp (−S × D).
[0051]
For example, FIG. 6 shows a plot when the gate oxide film is 8 nm, and FIG. 8 shows a plot when the gate oxide film is 2.5 nm.
[0052]
Next, from the plot, the number of hours (destruction time) of the gate oxide film is converted with a desired voltage (for example, a drive voltage or a test voltage with a margin). It can be said that this converts the TZDB result into a TDDB (Time Dependent Dielectric Breakdown) result.
[0053]
Hereinafter, this conversion method will be described in detail.
[0054]
As described above, it is considered that when the structural defects (point defects) are connected in a daisy chain, dielectric breakdown occurs and a leakage current path is formed. Based on this concept, the breakdown voltage of the TZDB (horizontal axis in FIGS. 6 and 8) can be converted into the breakdown time under a constant voltage via the density of structural defects in the film.
[0055]
First, the structural defect density (ρ) in the gate oxide film can be expressed by equation (1) in FIG. P _g Is the probability of occurrence of structural defects, J is the current density, and t is the stress time. Thus, the structural defect density (ρ) is P _g Charge amount Q _inj (= Jt) (see, for example, International Reliability Physics Symposium Proceedings 2001, p. 132).
[0056]
Here, the destruction time (t) to an arbitrary cumulative failure probability (for example, 50% cumulative failure probability) _bd50% ) Is known by actual measurement, P _g Can be expressed as equation (2) in FIG. That is, the destruction time (t _bd50% ) And the current density (J). Such a handling is also described in, for example, "IEEE Transaction on Electron Device 1998, P. 160".
[0057]
Next, when Expression (2) is substituted into Expression (1), Expression (3) in FIG. 10 is obtained. That is, a relational expression between the structural defect density (ρ) and the stress time t is derived.
[0058]
Next, the time required to create a structural defect generated by the TZDB test at a constant voltage is calculated.
[0059]
First, the concept of the calculation will be described with reference to FIG. As shown in FIG. 11A, in the TZDB test, the voltage (V _g ) Is gradually increased. With this increase, structural defects increase. That is, the sum of the structural defects generated at each voltage step is the defect density ρ in the film. _{m, TZDB} It becomes. As shown in FIG. 11 (b), the density of the structural defects is reduced to a constant voltage (V _g0 ) To generate _{m, eff} Time is needed.
[0060]
Here, in the TZDB test, a certain voltage (mΔV _g ), The density of defects ρ generated in the film when stress is applied _m Is as shown in equation (4) of FIG.
[0061]
On the other hand, from equation (3) in FIG. _m Is as shown in equation (4 ′) in FIG. Here, Δt is the time during which each voltage is applied during the TZDB test.
[0062]
Further, the defect density ρ _m Is a constant voltage V _{g, 0} Is the time required to generate _{eff, m} Then, these relationships are as shown in Expression (5) of FIG.
[0063]
Accordingly, equation (6) in FIG. 12 is derived from equations (4 ′) and (5) in FIG.
[0064]
The stress time (lifetime) under a constant voltage corresponding to the gate voltage of the TZDB test can be obtained from the equation (6).
[0065]
This conversion is performed, for example, at each of the measurement points shown in FIG. 6, so that each of the measurement points in FIG. _g = + 6V) (t) _bd [S]) (see FIG. 7). Similarly, by performing the measurement at each measurement point shown in FIG. 8, each measurement point in FIG. _g = -3.6 V) _bd [S]) (see FIG. 9).
[0066]
That is, as shown in the flowchart of FIG. 13, first, (a) the TZDB test result is prepared, and the voltage value (V _g0 ). Next, in the ith TZDB test result, (a) V _{g, i} = IΔV _g Defect density ρ (iΔV _g ) Is calculated. Next, (c) a constant voltage (V _g0 ), Ρ (iΔV _g Time t) required to form the density of structural defects in the film _{eff, i} Is calculated.
[0067]
Next, for the (i + 1) -th TZDB test result, the time t _{eff, i + 1} Is calculated. By repeating this, (d) the horizontal axis V of the TZDB test result _g (For example, the horizontal axis in FIG. 6) is the time t _eff (For example, the horizontal axis in FIG. 7).
[0068]
FIG. 14 is a graph obtained by converting the measured data ((b): black circle) and the critical charge amount distribution model described in “Problems to be Solved by the Invention” to the graph of FIG. 7 ((c)). : Dashed line). Similarly, FIG. 15 is obtained by adding the measured data ((b): black circle) and the critical charge distribution model conversion graph ((c): broken line) to the graph of FIG.
[0069]
As shown in FIG. 14 and FIG. 15, according to the conversion method (graph (a)) of the present embodiment, it is possible to perform conversion that approximates the measured data. On the other hand, in the critical charge distribution model (graph (c)), when the thickness of the gate oxide film is relatively large, about 8 nm, it is close to the measured data (b). When the film thickness is relatively thin, about 2.5 nm, the stress time (t _bd , Life expectancy). As a result, a gate oxide film that can withstand commercialization is originally determined to be defective.
[0070]
On the other hand, according to the conversion method of the present embodiment, the characteristics of the gate oxide film can be appropriately evaluated. In addition, evaluation accuracy can be improved.
[0071]
Here, in this embodiment, actually measured data was measured in order to evaluate the accuracy of the present conversion method, but the measurement of these data requires more time than the TZDB test. For example, in the case of the TZDB test, the measurement time per sample is about 30 seconds, whereas the measured data (b) in FIG. ² -10 ⁴ It takes some time. This time is considered to be longer due to the reduction in the thickness of the gate oxide film and the reduction in the driving voltage.
[0072]
Therefore, according to the present conversion method, the quality of the gate oxide film can be evaluated in a short time and with high accuracy.
[0073]
Then, after dicing the semiconductor wafer into chips, the individual chips are mounted to complete the semiconductor integrated circuit device.
[0074]
In the present embodiment, the test pattern (gate oxide film or gate electrode Gt) is formed in the TEG portion, but may be formed in the scribe region (between chip regions). In this case, since the width of the scribe region is about 100 μm, it is preferable to form a test pattern by connecting a large number of metal wirings in parallel.
[0075]
(Embodiment 2)
The evaluation result (conversion result of the TZDB test) of the gate oxide film described in detail in the first embodiment may be fed back to the device manufacturing process as follows.
[0076]
For example, feedback may be given to the number of wafers to be input.
[0077]
First, when the target value of the product life is, for example, 100 ppm or less in terms of the failure probability after 10 years of use, the target value is converted into a set value (for example, a defect density or a stress voltage) when the characteristic of the gate oxide film is converted. ).
[0078]
By comparing this set value with the evaluation result of the gate oxide film described in the first embodiment, during the product manufacturing process (for example, after the gate oxide film is formed), the burn-in which is the basis of the final product life is obtained. (Bi) The failure probability of a test can be predicted.
[0079]
For example, as shown in FIG. 16, (a) a gate electrode material is deposited, and then (b) the gate electrode material is patterned with a dedicated mask, and the TZDB test and data conversion ( Conversion). The pattern of the dedicated mask here is a pattern larger than the TEG portion, for example, a 10 mm square. Next, (c) the failure probability of the burn-in (Bi) test is predicted based on the result.
[0080]
Here, the number of wafers to be loaded is adjusted based on the prediction result.
[0081]
That is, when the evaluation result of the gate oxide film is poor and the average life is predicted to be short, the wafer is further input (input) in order to increase the number of input wafers (d).
[0082]
After the gate electrode material is deposited on the added wafer, a semiconductor device or the like is formed through a predetermined process.
[0083]
Thereafter, in the wafer state, (e) the characteristics and the like of the semiconductor element are inspected (probe inspection), and the wafer is reloaded according to the inspection result (f).
[0084]
As described above, in the present embodiment, since the number of wafers to be supplied is managed based on the prediction of the product life (yield), the stability of the manufacturing process line can be monitored. In addition, it is possible to follow a decrease in the yield at an early stage of the product manufacturing process, so that the product manufacturing time can be reduced.
[0085]
(Embodiment 3)
(1) Next, a case where feedback is provided to the burn-in condition will be described.
[0086]
For example, as shown in FIG. 17, (a) a gate electrode material is deposited, then (b) several wafers are withdrawn from a lot (unit number) of wafers for testing, and the gate electrode material is Is subjected to the TZDB test and data conversion (conversion) described in the first embodiment. Next, (c) a failure probability of burn-in (Bi) is predicted based on the result.
[0087]
On the other hand, after depositing the gate electrode material, a semiconductor device or the like is formed through a predetermined process.
[0088]
Thereafter, a burn-in test is performed in a wafer state or after dicing and mounting each chip. At this time, burn-in conditions are set based on the evaluation result of the gate oxide film.
[0089]
That is, when the evaluation result of the gate oxide film is poor and the average life is expected to be short, the burn-in condition is strict. For example, voltage stress is applied for a long period.
[0090]
On the other hand, when the evaluation result of the gate oxide film is good and the average life is expected to be long, the burn-in condition is relaxed. For example, the period during which voltage stress is applied is shortened.
[0091]
As described above, in the present embodiment, the burn-in condition is set based on the evaluation result of the gate oxide film, so that the burn-in cost can be reduced. For example, a highly reliable burn-in test can be performed in a short period of time.
[0092]
(2) In the present embodiment, the burn-in condition is adjusted for each lot, but may be adjusted for each wafer.
[0093]
FIG. 18 shows an example of the flow. In this case, in the inspection (W inspection) of the wafer on which the semiconductor elements and the like are formed in a wafer state, a voltage is applied to the test gate electrode formed in advance, and the TZDB described in the first embodiment is applied. A test and data conversion (conversion) are performed (a). Thereafter, a probe test (P test) and assembly (mounting of each chip) are performed, and a burn-in test is performed ((b) to (d)).
[0094]
The conditions of the burn-in test are set based on the evaluation result of the gate oxide film for each wafer (e).
[0095]
Also in this case, the burn-in cost can be reduced. For example, a highly reliable burn-in test can be performed in a short period of time.
[0096]
As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.
[0097]
In particular, in the above embodiment, the evaluation of the gate oxide film has been described. However, the evaluation target is not limited to such a film, and can be widely applied to various insulating films such as a capacitive insulating film and an interlayer insulating film.
[0098]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0099]
The reliability test of the gate insulating film is performed by measuring the cumulative surface defect density when a voltage is applied to the gate electrode, and using the measured value of the destruction time leading to an arbitrary cumulative failure probability, the life at a predetermined voltage and Since the calculation is performed by calculating the life at a predetermined voltage using the relational expression with the gate voltage, the evaluation accuracy can be improved. Further, the reliability evaluation time can be reduced.
[0100]
Furthermore, the evaluation results are used to adjust the number of wafers to be introduced or to adjust the burn-in test conditions of the product, etc., and are fed back to the manufacturing process of the semiconductor integrated circuit device. Can be
[Brief description of the drawings]
FIG. 1 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device of Embodiment 1 of the present invention.
FIG. 2 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
FIG. 3 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device of the first embodiment of the present invention.
FIG. 4 is an essential part cross sectional view of the substrate for illustrating the method for manufacturing the semiconductor integrated circuit device of Embodiment 1 of the present invention.
FIG. 5 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device of the first embodiment of the present invention.
FIG. 6 shows a voltage (BV) when a voltage is applied stepwise to a gate electrode Gt for testing a gate oxide film. _g [V]) and the cumulative surface defect density (Area Defect Density [cm]) ^-2 ]]) Is a graph (figure) showing the relationship with ().
FIG. 7 is a graph showing the cumulative surface defect density (Area Defect Density [cm] in FIG. 6); ^-2 ]) And stress time t _bd It is a graph (drawing) showing a relation with [s].
FIG. 8 shows a voltage (BV) when a voltage is applied stepwise to a gate electrode Gt for testing a gate oxide film. _g [V]) and the cumulative surface defect density (Area Defect Density [cm]) ^-2 [Fig.
FIG. 9 is a graph showing the cumulative surface defect density (Area Defect Density [cm] in FIG. 8); ^-2 ]) And stress time t _bd It is a graph (drawing) showing a relation with [s].
FIG. 10 is a diagram showing an expression for deriving a relational expression used for data conversion according to the first embodiment of the present invention.
FIG. 11 is a diagram showing a concept for calculating a converted value of data according to the first embodiment of the present invention.
FIG. 12 is a diagram showing a relational expression used for data conversion according to the first embodiment of the present invention and an expression for deriving the relational expression.
FIG. 13 is a flowchart showing data conversion according to the first embodiment of the present invention.
FIG. 14 is a graph showing the cumulative surface defect density (Area Defect Density [cm] in FIG. 7); ^-2 ]) And stress time t _bd 6 is a graph (figure) showing a relationship with [s], measured data, and the like.
FIG. 15 is a graph showing the cumulative surface defect density (Area Defect Density [cm] in FIG. 9); ^-2 ]) And stress time t _bd 6 is a graph (figure) showing a relationship with [s], measured data, and the like.
FIG. 16 is a flowchart in the case where the evaluation result (conversion result of the TZDB test) of the gate oxide film according to the second embodiment of the present invention is fed back to the manufacturing process.
FIG. 17 is a flowchart in the case where the evaluation result (conversion result of the TZDB test) of the gate oxide film according to the third embodiment of the present invention is fed back to the burn-in condition.
FIG. 18 is another flowchart when the evaluation result (conversion result of the TZDB test) of the gate oxide film according to the third embodiment of the present invention is fed back to the burn-in condition.
[Explanation of symbols]
1 Substrate (semiconductor substrate, semiconductor wafer)
2 Element separation
3 p-type well
4 n-type well
7 Silicon oxide film
8 Gate oxide film
9 Polycrystalline silicon film
11 n ⁻ Semiconductor region
12 p ⁻ Semiconductor region
13 Sidewall spacer
14 n ⁺ Semiconductor region
15 p ⁺ Semiconductor region
G gate electrode
Gate electrode for Gt test
Qn n-channel type MISFET
Qp p-channel type MISFET

Claims (5)

（ａ）半導体基板上に、絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導電性膜を形成する工程と、
（ｃ）前記絶縁膜の信頼性を試験する工程であって、
（ｃ１）前記絶縁膜の任意の累積故障確率に至る破壊時間の実測値を用い、前記導電性膜に所定の電圧を印加した場合の寿命と前記導電性膜への印加電圧との関係式を算出する工程と、
（ｃ２）前記導電性膜に電圧を印加した場合の累積面欠陥密度を測定する工程と、
（ｃ３）前記（ｃ２）の測定結果と前記（ｃ１）の関係式に基づき前記所定電圧における寿命を算出する工程と、を有する試験工程と、
（ｄ）前記（ｃ）工程の試験結果に基づき前記絶縁膜の良否を判定する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。(A) forming an insulating film on a semiconductor substrate;
(B) forming a conductive film on the insulating film;
(C) testing the reliability of the insulating film,
(C1) The relational expression between the life when a predetermined voltage is applied to the conductive film and the voltage applied to the conductive film is obtained by using the actually measured value of the destruction time leading to an arbitrary cumulative failure probability of the insulating film. Calculating,
(C2) measuring a cumulative plane defect density when a voltage is applied to the conductive film;
(C3) a test step comprising: calculating the life at the predetermined voltage based on the measurement result of (c2) and the relational expression of (c1);
(D) determining the quality of the insulating film based on the test result of the step (c);
A method for manufacturing a semiconductor integrated circuit device, comprising: （ａ）半導体ウエハ上に、絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導電性膜を形成する工程と、
（ｃ）前記絶縁膜の信頼性を試験する工程であって、
（ｃ１）前記絶縁膜の任意の累積故障確率に至る破壊時間の実測値を用い、前記導電性膜に所定の電圧を印加した場合の寿命と前記導電性膜への印加電圧との関係式を算出する工程と、
（ｃ２）前記導電性膜に電圧を印加した場合の累積面欠陥密度を測定する工程と、
（ｃ３）前記（ｃ２）の測定結果と前記（ｃ１）の関係式に基づき前記所定電圧における寿命を算出する工程と、を有する試験工程と、
（ｄ）前記（ｃ）工程の試験結果が所定の値より小さい場合には、他の半導体ウエハをさらに投入する工程、
を有することを特徴とする半導体集積回路装置の製造方法。(A) forming an insulating film on a semiconductor wafer;
(B) forming a conductive film on the insulating film;
(C) testing the reliability of the insulating film,
(C1) The relational expression between the life when a predetermined voltage is applied to the conductive film and the voltage applied to the conductive film is obtained by using the actually measured value of the destruction time leading to an arbitrary cumulative failure probability of the insulating film. Calculating,
(C2) measuring a cumulative plane defect density when a voltage is applied to the conductive film;
(C3) a test step comprising: calculating the life at the predetermined voltage based on the measurement result of (c2) and the relational expression of (c1);
(D) a step of further loading another semiconductor wafer when the test result of the step (c) is smaller than a predetermined value;
A method for manufacturing a semiconductor integrated circuit device, comprising: （ａ）半導体ウエハ上に、絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導電性膜を形成する工程と、
（ｃ）前記絶縁膜の信頼性を試験する工程であって、
（ｃ１）前記絶縁膜の任意の累積故障確率に至る破壊時間の実測値を用い、前記導電性膜に所定の電圧を印加した場合の寿命と前記導電性膜への印加電圧との関係式を算出する工程と、
（ｃ２）前記導電性膜に電圧を印加した場合の累積面欠陥密度を測定する工程と、
（ｃ３）前記（ｃ２）の測定結果と前記（ｃ１）の関係式に基づき前記所定電圧における寿命を算出する工程と、を有する試験工程と、
（ｄ）前記半導体ウエハ上に半導体素子を形成する工程と、
（ｅ）前記半導体素子の特性を試験する工程であって、前記（ｃ）工程の試験結果に基づき、前記試験の加速条件を変更しつつ試験する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。(A) forming an insulating film on a semiconductor wafer;
(B) forming a conductive film on the insulating film;
(C) testing the reliability of the insulating film,
(C1) The relational expression between the life when a predetermined voltage is applied to the conductive film and the voltage applied to the conductive film is obtained by using the actually measured value of the destruction time leading to an arbitrary cumulative failure probability of the insulating film. Calculating,
(C2) measuring a cumulative plane defect density when a voltage is applied to the conductive film;
(C3) a test step comprising: calculating the life at the predetermined voltage based on the measurement result of (c2) and the relational expression of (c1);
(D) forming a semiconductor element on the semiconductor wafer;
(E) a step of testing the characteristics of the semiconductor element, wherein the test is performed while changing acceleration conditions of the test based on the test result of the step (c);
A method for manufacturing a semiconductor integrated circuit device, comprising: （ａ）半導体ウエハ上に、絶縁膜および前記絶縁膜上の導電性膜を有する半導体素子を形成する工程と、
（ｂ）前記半導体素子の形成後、ウエハ状態で、前記絶縁膜の信頼性を試験する工程であって、
（ｂ１）前記絶縁膜の任意の累積故障確率に至る破壊時間の実測値を用い、前記導電性膜に所定の電圧を印加した場合の寿命と前記導電性膜への印加電圧との関係式を算出する工程と、
（ｂ２）前記導電性膜に電圧を印加した場合の累積面欠陥密度を測定する工程と、
（ｂ３）前記（ｂ２）の測定結果と前記（ｂ１）の関係式に基づき前記所定電圧における寿命を算出する工程と、を有する試験工程と、
（ｃ）前記半導体ウエハを個片化し、複数のチップを形成する工程と、
（ｄ）前記チップを実装する工程と、
（ｅ）前記（ｄ）工程の後、実装された前記チップの信頼性を試験する工程であって、前記（ｂ）工程の信頼性の試験結果に基づき、試験条件を変更しつつ試験する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。(A) forming a semiconductor element having an insulating film and a conductive film on the insulating film on a semiconductor wafer;
(B) testing the reliability of the insulating film in a wafer state after forming the semiconductor element,
(B1) Using the measured value of the destruction time to reach an arbitrary cumulative failure probability of the insulating film, the relational expression between the life when a predetermined voltage is applied to the conductive film and the voltage applied to the conductive film is calculated. Calculating,
(B2) measuring a cumulative plane defect density when a voltage is applied to the conductive film;
(B3) a test step comprising: calculating a life at the predetermined voltage based on the measurement result of (b2) and the relational expression of (b1);
(C) singulating the semiconductor wafer to form a plurality of chips;
(D) mounting the chip;
(E) a step of testing the reliability of the mounted chip after the step (d), wherein the test is performed while changing test conditions based on a result of the reliability test of the step (b). When,
A method for manufacturing a semiconductor integrated circuit device, comprising: 前記（ｅ）工程の試験条件の変更は、前記半導体ウエハ毎に行われることを特徴とする請求項４記載の半導体集積回路装置の製造方法。5. The method according to claim 4, wherein the change of the test condition in the step (e) is performed for each semiconductor wafer.

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