JP2004063627A

JP2004063627A - Cmos type solid-state image pickup element and its manufacturing method

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Publication number: JP2004063627A
Application number: JP2002217901A
Authority: JP
Inventors: Shinya Watanabe; 渡辺　慎也; Yasushi Maruyama; 丸山　康
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-07-26
Filing date: 2002-07-26
Publication date: 2004-02-26
Anticipated expiration: 2022-07-26
Also published as: JP4151334B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a CMOS type solid-state image pickup element capable of accelerating the transfer speed of electric charges stored in a photoelectric conversion element, and easily forming the capacitor of a peripheral circuit part provided on the outer periphery of a light receiving part, and to provide its manufacturing method. <P>SOLUTION: A transfer gate electrode connected to the respective photoelectric conversion elements of the light receiving part is turned to the 2-layer structure of a first transfer gate electrode and a second transfer gate electrode, and the second transfer gate electrode is constituted of a laminated part stacked with the first transfer gate electrode and a non-laminated part not stacked with the first transfer gate electrode. A first capacitor electrode of the capacitor formed at the peripheral circuit is formed together with the formation of the first transfer gate electrode, and a second capacitor electrode of the capacitor is formed together with the formation of the second transfer gate electrode. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、固体撮像素子は受光部と出力回路とで構成しており、同固体撮像素子を用いた製品を製造する場合には、固体撮像素子の出力回路から出力した出力信号を処理するための信号処理用素子を別途必要としていた。
【０００３】
しかし、昨今の固体撮像素子を用いた製品の小型化、軽量化、低消費電力化に関する要求にともなって、信号処理用素子に設けていた処理回路自体も固体撮像素子の受光部周辺に形成して、１つの固体撮像素子ですべての処理を可能とし、信号処理用素子を不要とすることが行われている。
【０００４】
かかる固体撮像素子としては、特にＣＭＯＳ型固体撮像素子が小型化及び低コスト化、さらに低消費電力化に有利であることが知られており、ＣＭＯＳ構造を有する光電変換素子を形成した受光部の周辺に、所要の回路からなる周辺回路部を設けることにより１つのＣＭＯＳ型固体撮像素子を形成している。
【０００５】
かかる周辺回路部には、回路素子の一つとして電荷を蓄積するためのキャパシタを形成しているが、同キャパシタでは、容量を所定値以上に形成可能とするとともに、生産プロセスのバラツキの影響による容量変動を抑制すべく、光電変換素子に接続したゲート電極と同様に多結晶シリコンを用いてキャパシタ用電極を形成している。
【０００６】
かかるキャパシタを具備するＣＭＯＳ型固体撮像素子は、以下のように形成している。
【０００７】
まず、図５（ａ）のＣＭＯＳ型固体撮像素子となるＮ型半導体基板１０１の要部断面図に示すように、Ｎ型半導体基板１０１には、例えばＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）技術によって素子分離膜１０２を形成し、その後、所要の領域に不純物を選択的に注入してウエル領域１０３を形成し、さらに、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタの形成領域に、所要の不純物を注入して拡散層１０４を形成している。
【０００８】
なお、図５において、向かって左側に光電変換素子を形成する受光部Ｌを、向かって右側に受光部Ｌの外周に設けた周辺回路部Ｒを示している。
【０００９】
さらに、Ｎ型半導体基板１０１上面には、熱シリコン酸化膜からなるゲート絶縁膜１０５を形成し、その後、Ｎ型半導体基板１０１上面には、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により第１多結晶シリコン膜、及び第１シリコン窒化膜を成膜し、同第１シリコン窒化膜上に第１フォトレジストを塗布して、同第１フォトレジストからなる第１エッチングパターン１０６を形成している。
【００１０】
そして、第１エッチングパターン１０６を用いて第１シリコン窒化膜及び第１多結晶シリコン膜のエッチングを行なうことにより、図５（ｂ）に示すように、転送ゲート電極１０７を形成している。また、転送ゲート電極１０７上には、第１シリコン窒化膜からなる転送ゲート絶縁膜１０８を形成している。
【００１１】
また、周辺回路部Ｒにトランジスタを形成する場合には、第１エッチングパターン１０６によってトランジスタ形成領域１０９にも第１多結晶シリコン膜及び第１シリコン窒化膜を残存させて、トランジスタ用ゲート電極１０７ｒ、及びトランジスタ用ゲート絶縁膜１０８ｒを形成している。
【００１２】
その後、第１エッチングパターン１０６を除去した後に、Ｎ型半導体基板１０１上面には第２フォトレジスト１１０を塗布し、図５（ｃ）に示すように、同第２フォトレジスト１１０をパターンニングしてＮ型半導体基板１０１の光電変換素子形成領域１１１上方に開口部１１２を設け、同開口部１１２から光電変換素子形成領域１１１にヒ素（Ａｓ）を注入し、光電変換素子１１３を形成している。このとき、転送ゲート電極１０７の一部を開口部１１２内に露出させ、同転送ゲート電極１０７をマスクとして不純物注入を行なうセルフアラインによって光電変換素子１１３を形成している。
【００１３】
そして、第２フォトレジスト１１０を除去し、図５（ｄ）に示すように、Ｎ型半導体基板１０１上面には減圧ＣＶＤ法により絶縁膜１１４を成膜している。
【００１４】
次いで、周辺回路部Ｒのキャパシタ形成領域１１５にキャパシタを形成すべく、Ｎ型半導体基板１０１上面には減圧ＣＶＤ法により第２多結晶シリコン膜を成膜し、さらに、同第２多結晶シリコン膜上面には第３フォトレジストを塗布し、同第３フォトレジストからなる第２エッチングパターン１１６を形成している。
【００１５】
そして、第２エッチングパターン１１６を用いて第２多結晶シリコン膜のエッチングを行なうことにより、図５（ｄ）に示すように、第１キャパシタ用電極１１７を形成している。
【００１６】
次いで、第２エッチングパターン１１６を除去し、第１キャパシタ用電極１１６表面には熱酸化によって熱酸化絶縁膜１１８を成膜した後、減圧ＣＶＤ法によりＮ型半導体基板１０１上に第３多結晶シリコン膜を成膜し、さらに、同第３多結晶シリコン膜上面には第４フォトレジストを塗布し、同第４フォトレジストからなる第３エッチングパターン１１９を形成している。
【００１７】
そして、第３エッチングパターン１１９を用いて第２多結晶シリコン膜のエッチングを行なうことにより、図５（ｅ）に示すように、第１キャパシタ用電極１１７上に第２キャパシタ用電極１２０を形成して、キャパシタを形成している。
【００１８】
この後、第３エッチングパターン１１９を除去し、以降、層間絶縁膜形成や配線形成などの通常の必要な工程を経て、受光部Ｌの各光電変換素子１１３上にマイクロレンズ及び／またはカラーフィルターを形成してＣＭＯＳ型固体撮像素子を形成している。
【００１９】
【発明が解決しようとする課題】
しかしながら、上記したように構成したＣＭＯＳ型固体撮像素子においては、各光電変換素子に接続した転送ゲート電極が単層であるために、光電変換素子に蓄積された電荷の転送を制御する転送ゲート電極に起因した転送速度に限界が生じやすく、転送効率のさらなる向上が困難となって、ＣＭＯＳ型固体撮像素子全体の性能向上が困難となっていた。
【００２０】
また、上記したように、周辺回路部に形成するキャパシタの第１キャパシタ用電極と第２キャパシタ用電極は、受光部の各光電変換素子に接続して形成する転送ゲート電極とは別個に形成しているために、転送ゲート電極と、第１キャパシタ用電極と、第２キャパシタ用電極との各形成作業を、別々に計３回にわたり行なわなければならなかった。すなわち、電極となる多結晶シリコン膜の成膜、同多結晶シリコン膜のパターンニング、形成した電極への絶縁膜の形成を計３回にわたって行なわなければならず、製造工程が長くなり、製造コストが高騰するという問題があった。
【００２１】
さらに、不純物をＮ型半導体基板に注入することによって光電変換素子を形成する際に、転送ゲート電極の一部をマスクとして不純物を注入するセルフアラインによって光電変換素子を形成するため、転送ゲート電極の厚みが小さいと同転送ゲート電極下にも不純物が注入されて、光電変換素子に蓄積された電荷の転送不良を生起し、光電変換素子特性にバラツキを生起するという問題があった。
【００２２】
【課題を解決するための手段】
そこで、本発明のＣＭＯＳ型固体撮像素子では、受光部の各光電変換素子に接続した転送ゲート電極を、第１転送ゲート電極と、第２転送ゲート電極の２層構造とするとともに、第２転送ゲート電極は、第１転送ゲート電極と積重した積層部と、第１転送ゲート電極と積重しない非積層部とから構成した。
【００２３】
また、本発明のＣＭＯＳ型固体撮像素子の製造方法では、受光部の各転送ゲート形成領域に第１転送ゲート電極を形成し、同第１転送ゲート電極を絶縁膜で被覆した後、一部を第１転送ゲート電極に積層させながら第２転送ゲート電極を形成することとした。
【００２４】
また、受光部の外周には、周辺回路を形成する周辺回路部を設け、同周辺回路部に形成するキャパシタの第１キャパシタ用電極と第２キャパシタ用電極は、第１転送ゲート電極の形成とともに第１キャパシタ用電極を形成し、第２転送ゲート電極の形成とともに第２キャパシタ用電極を形成することとしたことにも特徴を有するものである。
【００２５】
さらに、光電変換素子は、第１転送ゲート電極にオフセット層を積層した後、同第１転送ゲート電極とオフセット層とを用いてセルフアラインにより不純物を注入して形成することとしたことにも特徴を有するものである。
【００２６】
しかも、第１転送ゲート電極上に形成したオフセット用絶縁膜を除去した後、第１転送ゲート電極を絶縁膜で被覆し、その後、第２転送ゲート電極を形成することとしたことにも特徴を有するものである。
【００２７】
【発明の実施の形態】
本発明のＣＭＯＳ型固体撮像素子及びその製造方法では、ＣＭＯＳ型固体撮像素子の受光部に配設する各光電変換素子の形成において、光電変換素子に接続させて形成するＣＭＯＳ構造の転送ゲート電極を、第１転送ゲート電極と、第２転送ゲート電極の２層構造としているものであり、特に、第２転送ゲート電極は、第１転送ゲート電極と積重した積層部と、第１転送ゲート電極と積重しない非積層部とにより構成し、第２転送ゲート電極の積層部を第１転送ゲート電極に重合、すなわちオーバーラップさせたオーバーラップ構造としているものである。
【００２８】
以下において、「オーバーラップ」とは、２層構造のうちの一方の層を、他方の層に一部の領域だけ重合させ、残りの領域は重合させていない構造を指すものとし、そのような構造を「オーバーラップ構造」と呼ぶことにする。
【００２９】
光電変換素子に接続した転送ゲート電極を、オーバーラップ構造とした第１転送ゲート電極と第２転送ゲート電極とで構成することにより、第１転送ゲート電極と第２転送ゲート電極とで異なるクロックを用いて転送制御を行なうことができ、光電変換素子に蓄積された電荷の転送速度を向上させることができる。
【００３０】
また、受光部の外周に設けた周辺回路部に、第１キャパシタ用電極と第２キャパシタ用電極とを具備するキャパシタを形成する場合に、受光部における第１転送ゲート電極の形成とともに第１キャパシタ用電極を形成し、第２転送ゲート電極の形成とともに第２キャパシタ用電極を形成した場合には、第１転送ゲート電極と第２転送ゲート電極とからなる転送ゲート電極の形成後に、周辺回路部のキャパシタを形成する必要がなく、製造工程の短縮化をはかることができる。
【００３１】
特に、製造工程が短縮化されることによって製造コストを低減させることができるだけでなく、製造工程中に行なわれる熱負荷工程を削減することができ、熱拡散作用にともなう光電変換素子及び同光電変換素子に接続した制御素子の特性劣化を防止できる。
【００３２】
また、光電変換素子を形成する際に、あらかじめ第１転送ゲート電極を形成し、同第１転送ゲート電極にオフセット層を積層し、同第１転送ゲート電極とオフセット層とを用いてセルフアラインにより不純物注入を行なった場合には、オフセット層によって第１転送ゲート電極の厚みの嵩上げを行なうことができるので、セルフアラインによる不純物注入の際に第１転送ゲート電極の下側に不純物が注入されること防止できる。従って、光電変換素子に蓄積された電荷の転送不良の生起を防止でき、光電変換素子特性におけるバラツキを抑制できる。
【００３３】
また、光電変換素子の形成後に、第１転送ゲート電極上に第２転送ゲート電極を形成する際に、第１転送ゲート電極上に形成したオフセット用絶縁膜を除去した後に第１転送ゲート電極を絶縁膜で被覆し、その後、第２転送ゲート電極を形成する場合には、第１転送ゲート電極を絶縁膜で確実に被覆して所要の耐圧特性を有するようにできる。
【００３４】
以下において、図面に基づいて本発明の実施の形態をさらに詳説する。図１は、ＣＭＯＳ型固体撮像素子となるＮ型半導体基板１の要部断面図であり、向かって左側に光電変換素子を形成する受光部Ｌを、向かって右側に受光部Ｌの外周に設けた周辺回路部Ｒを示している。
【００３５】
本実施の形態におけるＣＭＯＳ型固体撮像素子は、Ｎ型半導体基板１に形成しており、図１（ａ）に示すように、同Ｎ型半導体基板１には、例えばＬＯＣＯＳ技術によって素子分離膜２を形成し、その後、所要の領域に不純物であるリン（Ｐ）やヒ素（Ａｓ）、あるいはホウ素（Ｂ）や二フッ化ホウ素（ＢＦ２）を選択的に注入してウエル領域３を形成し、さらに、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタの形成領域に、所要の不純物を注入して拡散層４を形成している。なお、素子分離膜２はＬＯＣＯＳ技術による形成に限定するものではなく、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）等の分離方法を用いてもよい。
【００３６】
さらに、Ｎ型半導体基板１上面には、熱シリコン酸化膜からなる第１ゲート絶縁膜５を形成し、その後、図１（ｂ）に示すように、Ｎ型半導体基板１上面には、減圧ＣＶＤ法により第１多結晶シリコン膜を成膜し、次いで、同多結晶シリコン膜上面に減圧ＣＶＤ法により第１シリコン窒化膜を成膜し、次いで、同第１シリコン窒化膜上に第１フォトレジストを塗布している。
【００３７】
そして、第１フォトレジストは、所定のパターンに露光して現像することにより第１エッチングパターン６とし、同第１エッチングパターン６を用いて第１シリコン窒化膜及び第１多結晶シリコン膜のエッチングを行なうことにより、図１（ｂ）に示すように、受光部Ｌの転送ゲート形成領域７に、第１多結晶シリコン膜からなる第１転送ゲート電極８と、同第１転送ゲート電極８上に積層した第１シリコン窒化膜からなる第１転送ゲート絶縁膜９と、同第１転送ゲート絶縁膜９上に積層した第１エッチングパターン６を残存させるとともに、周辺回路部Ｒのキャパシタ形成領域１０に、第１多結晶シリコン膜からなる第１キャパシタ用電極１１と、同第１キャパシタ用電極１１上に積層した第１シリコン窒化膜からなる第１キャパシタ絶縁膜１２と、同第１キャパシタ絶縁膜１２上に積層した第１エッチングパターン６を残存させ、第１転送ゲート電極８と第１キャパシタ用電極１１とを同時に形成している。
【００３８】
その後、第１エッチングパターン６は除去せず、そのままＮ型半導体基板１上面には、第２フォトレジストを塗布している。
【００３９】
同第２フォトレジストは、光電変換素子１３を形成すべくＮ型半導体基板１の光電変換素子形成領域１４にヒ素（Ａｓ）を注入するためのマスクとなるものであり、光電変換素子形成領域１４上方に開口部１５を設けるように第２フォトレジストを露光して現像し、図１（ｃ）に示すように、光電変換素子形成パターン１６を形成している。
【００４０】
特に、光電変換素子形成パターン１６に設けた開口部１５は、光電変換素子形成領域１４に隣接した第１転送ゲート電極８の一部を開口部１５内に露出させ、露出した第１転送ゲート電極８をマスクとして不純物を注入することにより光電変換素子１３を形成している。
【００４１】
特に、第１転送ゲート電極８の上部には、第１フォトレジストからなる第１エッチングパターン６を残存させており、同第１エッチングパターン６がオフセット層Ｆとなることにより、不純物の注入時に、第１転送ゲート電極８の下側に不純物が注入されることを防止でき、セルフアラインによる確実な不純物注入を行なうことができる。
【００４２】
不純物注入による光電変換素子１３の形成後、光電変換素子形成パターン１６を除去し、次いで、第１エッチングパターン６を除去している。
【００４３】
その後、Ｎ型半導体基板１には、図１（ｄ）に示すように、減圧ＣＶＤ法によりシリコン酸化膜１７を成膜し、さらに、同シリコン酸化膜１７上にシリコン窒化膜１８を積層し、シリコン窒化膜１８の膜厚分をＲＩＥ（反応性イオンエッチング）によってエッチバックすることにより、第１転送ゲート電極８及び第１キャパシタ用電極１１を絶縁膜で被覆している。
【００４４】
このとき、たとえば、図２に示すように、シリコン酸化膜１７及びシリコン窒化膜１８で第１転送ゲート電極８及び第１キャパシタ用電極１１を被覆する絶縁膜を形成するのではなく、熱酸化によって第１転送ゲート電極８側面及び第１キャパシタ用電極１１側面に熱酸化膜絶縁膜１９を形成した場合には、熱酸化膜の特性上、第１転送ゲート電極８側面及び第１キャパシタ用電極１１側面には膨出が生じ、膨出部２０が形成される。
【００４５】
かかる膨出部２０は、後述するように第１転送ゲート電極８上面及び第１キャパシタ用電極１１上面に成膜した第２多結晶シリコン膜を成膜し、所要のレジストパターンによって同第２多結晶シリコン膜をエッチングして除去した際に、膨出部２０下方の窪み空間２１内に第２多結晶シリコン膜の残渣が生じるおそれがあった。
【００４６】
窪み空間２１内に第２多結晶シリコン膜の残渣が生じた場合、隣り合った第１転送ゲート電極８間、あるいは隣り合った第１キャパシタ用電極１１間でショートを生起するおそれがあるが、上記したように、シリコン酸化膜１７及びシリコン窒化膜１８で第１転送ゲート電極８及び第１キャパシタ用電極１１を被覆する絶縁膜を形成することにより、そのおそれを解消することができる。
【００４７】
第１転送ゲート電極８及び第１キャパシタ用電極１１を絶縁膜で被覆した後、受光部Ｌの転送ゲート形成領域７に熱シリコン酸化膜からなる第２ゲート絶縁膜２２を形成し、その後、Ｎ型半導体基板１上面には、減圧ＣＶＤ法により第２多結晶シリコン膜を成膜し、次いで、同多結晶シリコン膜上面に第２フォトレジストを塗布している。
【００４８】
そして、第２フォトレジストは、所定のパターンに露光して現像することにより第２エッチングパターン２３とし、同第２エッチングパターン２３を用いて第２多結晶シリコン膜のエッチングを行なうことにより、図１（ｅ）に示すように、受光部Ｌの転送ゲート形成領域７に、第２多結晶シリコン膜からなる第２転送ゲート電極２４を残存させるとともに、周辺回路部Ｒのキャパシタ形成領域１０に、第２多結晶シリコン膜からなる第２キャパシタ用電極２５を残存させ、第２転送ゲート電極２４と第２キャパシタ用電極２５とを同時に形成している。
【００４９】
特に、第２転送ゲート電極２４は、一部が第１転送ゲート電極８と積重した積層部２４ａとなり、残りが第１転送ゲート電極８と積重しない非積層部２４ｂとなるべく第２エッチングパターン２３を構成し、第１転送ゲート電極８と第２転送ゲート電極２４とがオーバーラップ構造としている。かかるオーバーラップ構造の形成は、第２エッチングパターン２３を調整することにより容易に形成することができる。
【００５０】
また、本実施の形態では、第２キャパシタ用電極２５も、第２エッチングパターン２３を調整することにより第２キャパシタ用電極２５の一部を第１キャパシタ用電極１１に積層させたオーバーラップ構造としている。
【００５１】
なお、周辺回路部Ｒにトランジスタを形成する場合には、周辺回路部Ｒのトランジスタ形成領域部分２６に第２多結晶シリコン膜を残存させてトランジスタ用ゲート電極２７を形成すべく、第２エッチングパターン２３を構成している。
【００５２】
従って、転送ゲート電極となる第１転送ゲート電極８と第２転送ゲート電極２４の形成にともなって、周辺回路部Ｒのキャパシタの第１キャパシタ用電極１１及び第２キャパシタ用電極２５を形成することができるとともに、周辺回路部Ｒのトランジスタのトランジスタ用ゲート電極２７を形成することができ、製造工程の短縮化をはかることができる。
【００５３】
この後、第２エッチングパターン２３を除去し、以降、層間絶縁膜形成や配線形成などの通常の必要な工程を経て、受光部Ｌの各光電変換素子１１３上にマイクロレンズ及び／またはカラーフィルターを形成してＣＭＯＳ型固体撮像素子を形成している。
【００５４】
他の実施の形態として、図３に示す製造工程とすることもできる。図３に基づいて、他の実施形態を説明する。なお、本実施の形態では、オフセット層Ｆの構成が上記の実施形態と異なるものである。以下においては、上記した実施形態と同一構成部分には同一符号を付しており、詳細な説明は省略する。
【００５５】
図３（ａ）に示すように、同Ｎ型半導体基板１には、ＬＯＣＯＳ技術によって素子分離膜２を形成し、その後、所要の領域に不純物を選択的に注入してウエル領域３を形成し、さらに、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタの形成領域に、所要の不純物を注入して拡散層４を形成している。
【００５６】
次いで、Ｎ型半導体基板１上面には、熱シリコン酸化膜からなる第１ゲート絶縁膜５を形成し、その後、Ｎ型半導体基板１上面には、減圧ＣＶＤ法により第１多結晶シリコン膜を成膜し、次いで、同多結晶シリコン膜上面に減圧ＣＶＤ法により第１シリコン酸化膜を成膜し、次いで、同台１シリコン酸化膜上面に減圧ＣＶＤ法により第１シリコン窒化膜を成膜し、次いで、同第１シリコン窒化膜上に第１フォトレジストを塗布している。
【００５７】
そして、第１フォトレジストは、所定のパターンに露光して現像することにより第１エッチングパターン６とし、同第１エッチングパターン６を用いて第１シリコン窒化膜、第１シリコン酸化膜、及び第１多結晶シリコン膜のエッチングを行なうことにより、図３（ｂ）に示すように、受光部Ｌの転送ゲート形成領域７に、第１多結晶シリコン膜からなる第１転送ゲート電極８と、同第１転送ゲート電極８上に積層した第１シリコン酸化膜からなる第１転送ゲート絶縁膜９’と、第１転送ゲート絶縁膜９’上に積層した第１シリコン窒化膜からなるオフセット層Ｆと、同オフセット層Ｆ上に積層した第１エッチングパターン６を残存させるとともに、周辺回路部Ｒのキャパシタ形成領域１０に、第１多結晶シリコン膜からなる第１キャパシタ用電極１　１と、同第１キャパシタ用電極１１上に積層した第１シリコン酸化膜からなる第１キャパシタ絶縁膜１２’と、同第１キャパシタ絶縁膜１２上に積層した第１シリコン窒化膜からなるオフセット層１７と、同オフセット層Ｆ上に積層した第１エッチングパターン６を残存させ、第１転送ゲート電極８と第１キャパシタ用電極１１とを同時に形成している。
【００５８】
その後、第１エッチングパターン６を除去し、Ｎ型半導体基板１上面には、第２フォトレジストを塗布している。同第２フォトレジストの所要の位置には開口部１５を形成すべく露光して現像し、図３（ｃ）に示すように、光電変換素子形成パターン１６を形成している。
【００５９】
特に、本実施の形態においても、光電変換素子形成パターン１６に設けた開口部１５は、光電変換素子形成領域１４に隣接した第１転送ゲート電極８の一部を開口部１５内に露出させ、露出した第１転送ゲート電極８をマスクとして不純物を注入することにより光電変換素子１３を形成している。
【００６０】
特に、第１転送ゲート電極８の上部には、第１シリコン窒化膜からなるオフセット層Ｆを積層していることにより、不純物の注入時に、第１転送ゲート電極８の下側に不純物が注入されることを防止でき、セルフアラインによる確実な不純物注入を行なうことができる。
【００６１】
不純物注入による光電変換素子１３の形成後、光電変換素子形成パターン１６を除去し、次いで、燐酸等によるウエットエッチングによってオフセット層Ｆを除去している。
【００６２】
その後、Ｎ型半導体基板１には、図３（ｄ）に示すように、減圧ＣＶＤ法によりシリコン酸化膜１７を成膜し、さらに、同シリコン酸化膜１７上にシリコン窒化膜１８を積層し、シリコン窒化膜１８の膜厚分をＲＩＥによってエッチバックすることにより、第１転送ゲート電極８及び第１キャパシタ用電極１１を絶縁膜で被覆している。
【００６３】
なお、第１転送ゲート電極８及び第１キャパシタ用電極１１は、必ずしもシリコン酸化膜１７とシリコン窒化膜１８の二層で被覆するのではなく、たとえば図４に示すように、Ｎ型半導体基板１に減圧ＣＶＤ法によりシリコン酸化膜１７のみを厚く成膜し、同シリコン酸化膜１７に対してＲＩＥによるエッチバックを行なって第１転送ゲート電極８及び第１キャパシタ用電極１１を被覆する絶縁膜を形成してもよい。
【００６４】
第１転送ゲート電極８及び第１キャパシタ用電極１１を絶縁膜で被覆した後、受光部Ｌの転送ゲート形成領域７に熱シリコン酸化膜からなる第２ゲート絶縁膜２２を形成し、その後、Ｎ型半導体基板１上面には、減圧ＣＶＤ法により第２多結晶シリコン膜を成膜し、次いで、同多結晶シリコン膜上面に第２フォトレジストを塗布している。
【００６５】
そして、第２フォトレジストは、所定のパターンに露光して現像することにより第２エッチングパターン２３とし、同第２エッチングパターン２３を用いて第２多結晶シリコン膜のエッチングを行なうことにより、図３（ｅ）に示すように、受光部Ｌの転送ゲート形成領域７に、第２多結晶シリコン膜からなる第２転送ゲート電極２４を残存させるとともに、周辺回路部Ｒのキャパシタ形成領域１０に、第２多結晶シリコン膜からなる第２キャパシタ用電極２５を残存させ、第２転送ゲート電極２４と第２キャパシタ用電極２５とを同時に形成している。
【００６６】
この後、第２エッチングパターン２３を除去し、以降、層間絶縁膜形成や配線形成などの通常の必要な工程を経て、受光部Ｌの各光電変換素子１１３上にマイクロレンズ及び／またはカラーフィルターを形成してＣＭＯＳ型固体撮像素子を形成している。
【００６７】
上記した実施の形態では、転送ゲート電極を第１転送ゲート電極８と第２転送ゲート電極２４とにより構成しているが、従来技術のように、転送ゲート電極は炭層であってもよく、その場合には、転送ゲート電極は、第２キャパシタ用電極２５の形成と同時に形成すべく構成するとよい。
【００６８】
【発明の効果】
請求項１記載の発明によれば、受光部の各光電変換素子に接続した転送ゲート電極を、第１転送ゲート電極と、第２転送ゲート電極の２層構造とするとともに、第２転送ゲート電極は、第１転送ゲート電極と積重した積層部と、第１転送ゲート電極と積重しない非積層部とから構成したことによって、光電変換素子に蓄積された電荷の転送する際に、第１転送ゲート電極と第２転送ゲート電極とで異なるクロックを用いて転送制御を行なうことができ、電荷の転送速度を向上させることができる。
【００６９】
請求項２記載の発明によれば、受光部の各光電変換素子に接続した転送ゲート形成領域に第１転送ゲート電極を形成し、同第１転送ゲート電極を絶縁膜で被覆した後、一部を第１転送ゲート電極に積層させながら第２転送ゲート電極を形成することによって、請求項１記載の発明と同様に、光電変換素子に蓄積された電荷の転送する際に、第１転送ゲート電極と第２転送ゲート電極とで異なるクロックを用いて転送制御を行なうことができ、電荷の転送速度を向上させることができる。
【００７０】
請求項３記載の発明によれば、受光部の外周に設けた周辺回路部に形成するキャパシタの第１キャパシタ用電極と第２キャパシタ用電極は、第１転送ゲート電極の形成とともに第１キャパシタ用電極を形成し、第２転送ゲート電極の形成とともに第２キャパシタ用電極を形成することによって、受光部の第１転送ゲート電極と第２転送ゲート電極とからなる転送ゲート電極の形成後に、周辺回路部のキャパシタを別途形成する必要がなく、製造工程の短縮化をはかることができるので製造コストを低減させることができるとともに、製造工程中に行なわれる熱負荷工程を削減することができるので、熱拡散作用にともなう光電変換素子及び同光電変換素子に接続した制御素子の特性劣化を防止できる。
【００７１】
請求項４記載の発明によれば、光電変換素子は、第１転送ゲート電極にオフセット層を積層した後、同第１転送ゲート電極とオフセット層とを用いてセルフアラインにより不純物を注入することにより形成することによって、オフセット層によって第１転送ゲート電極の厚みの嵩上げを行なうことができるので、セルフアラインによる不純物注入の際に第１転送ゲート電極の下側に不純物が注入されること防止でき、光電変換素子に蓄積された電荷の転送不良の生起を防止して、光電変換素子特性におけるバラツキを抑制できる。
【００７２】
請求項５記載の発明によれば、第１転送ゲート電極上に形成したオフセット用絶縁膜を除去した後、第１転送ゲート電極を絶縁膜で被覆し、その後、第２転送ゲート電極を形成することによって、第１転送ゲート電極を絶縁膜で確実に被覆して所要の耐圧特性を有するようにできる。さらに、第２転送ゲート電極の形成の際に、第２転送ゲート電極となる多結晶シリコン層のパターンニング後に、所定のパターン以外の領域に多結晶シリコン層の残渣が生じることを防止でき、多結晶シリコン層の残渣にともなう転送ゲート電極間のショートの生起を防止できる。
【図面の簡単な説明】
【図１】本発明に係るＣＭＯＳ型固体撮像素子の製造工程の説明図である。
【図２】他の実施形態の製造工程の説明図である。
【図３】他の実施形態の製造工程の説明図である。
【図４】他の実施形態の製造工程の説明図である。
【図５】従来のＣＭＯＳ型固体撮像素子の製造工程の説明図である。
【符号の説明】
Ｌ　受光部
Ｒ　周辺回路部
Ｆ　オフセット層
１　Ｎ型半導体基板
２　素子分離膜
３　ウエル領域
４　拡散層
５　第１ゲート絶縁膜
６　第１エッチングパターン
７　転送ゲート形成領域
８　第１転送ゲート電極
９　第１転送ゲート絶縁膜
１０　キャパシタ形成領域
１１　第１キャパシタ用電極
１２　第１キャパシタ絶縁膜
１３　光電変換素子
１４　光電変換素子形成領域
１５　開口部
１６　光電変換素子形成パターン
１７　シリコン酸化膜
１８　シリコン窒化膜
２２　第２ゲート絶縁膜
２３　第２エッチングパターン
２４　第２転送ゲート電極
２４ａ　積層部
２４ｂ　非積層部
２５　第２キャパシタ用電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a CMOS (Complementary Metal Oxide Semiconductor) solid-state imaging device and a method of manufacturing the same.
[0002]
[Prior art]
Conventionally, a solid-state image sensor has a light receiving section and an output circuit. When a product using the solid-state image sensor is manufactured, a signal for processing an output signal output from the output circuit of the solid-state image sensor is used. A separate processing element was required.
[0003]
However, with the recent demand for miniaturization, weight reduction, and low power consumption of products using solid-state imaging devices, the processing circuit itself provided in the signal processing device is also formed around the light receiving portion of the solid-state imaging device. Thus, all processes can be performed by one solid-state imaging device, and a signal processing device is not required.
[0004]
As such a solid-state imaging device, it is known that a CMOS-type solid-state imaging device is particularly advantageous for miniaturization, cost reduction, and low power consumption. A CMOS type solid-state imaging device is formed by providing a peripheral circuit portion including a required circuit around the periphery.
[0005]
In such a peripheral circuit portion, a capacitor for storing electric charge is formed as one of the circuit elements. In this capacitor, the capacitance can be formed to a predetermined value or more, and the influence of the variation of the production process may be caused. In order to suppress capacitance fluctuation, a capacitor electrode is formed using polycrystalline silicon, similarly to the gate electrode connected to the photoelectric conversion element.
[0006]
A CMOS solid-state imaging device having such a capacitor is formed as follows.
[0007]
First, as shown in a cross-sectional view of a main part of an N-type semiconductor substrate 101 serving as a CMOS solid-state imaging device in FIG. 5A, the N-type semiconductor substrate 101 is subjected to element isolation by, for example, LOCOS (Local Oxidation of Silicon) technology. A film 102 is formed, and then impurities are selectively implanted into a required region to form a well region 103. Further, a necessary impurity is implanted into a formation region of an NMOS transistor or a PMOS transistor to form a diffusion layer 104. Has formed.
[0008]
In FIG. 5, a light receiving portion L forming a photoelectric conversion element is shown on the left side, and a peripheral circuit portion R provided on the outer periphery of the light receiving portion L is shown on the right side.
[0009]
Further, a gate insulating film 105 made of a thermal silicon oxide film is formed on the upper surface of the N-type semiconductor substrate 101, and thereafter, the first polycrystalline silicon is formed on the upper surface of the N-type semiconductor substrate 101 by a low-pressure CVD (Chemical Vapor Deposition) method. A film and a first silicon nitride film are formed, and a first photoresist is applied on the first silicon nitride film to form a first etching pattern 106 made of the first photoresist.
[0010]
Then, the transfer gate electrode 107 is formed by etching the first silicon nitride film and the first polycrystalline silicon film using the first etching pattern 106, as shown in FIG. 5B. On the transfer gate electrode 107, a transfer gate insulating film 108 made of a first silicon nitride film is formed.
[0011]
When a transistor is formed in the peripheral circuit portion R, the first polysilicon pattern and the first silicon nitride film are also left in the transistor formation region 109 by the first etching pattern 106, and the transistor gate electrode 107r, And a transistor gate insulating film 108r.
[0012]
Thereafter, after removing the first etching pattern 106, a second photoresist 110 is applied to the upper surface of the N-type semiconductor substrate 101, and the second photoresist 110 is patterned as shown in FIG. An opening 112 is provided above the photoelectric conversion element formation region 111 of the N-type semiconductor substrate 101, and arsenic (As) is injected into the photoelectric conversion element formation region 111 from the opening 112 to form a photoelectric conversion element 113. At this time, a part of the transfer gate electrode 107 is exposed in the opening 112, and the photoelectric conversion element 113 is formed by self-alignment in which impurity implantation is performed using the transfer gate electrode 107 as a mask.
[0013]
Then, the second photoresist 110 is removed, and as shown in FIG. 5D, an insulating film 114 is formed on the upper surface of the N-type semiconductor substrate 101 by a low pressure CVD method.
[0014]
Next, in order to form a capacitor in the capacitor formation region 115 of the peripheral circuit portion R, a second polysilicon film is formed on the upper surface of the N-type semiconductor substrate 101 by a low pressure CVD method, and further, the second polysilicon film is formed. A third photoresist is applied on the upper surface, and a second etching pattern 116 made of the third photoresist is formed.
[0015]
Then, by etching the second polysilicon film using the second etching pattern 116, the first capacitor electrode 117 is formed as shown in FIG. 5D.
[0016]
Next, the second etching pattern 116 is removed, a thermal oxide insulating film 118 is formed on the surface of the first capacitor electrode 116 by thermal oxidation, and then a third polycrystalline silicon is formed on the N-type semiconductor substrate 101 by a low pressure CVD method. A film is formed, and a fourth photoresist is applied on the upper surface of the third polycrystalline silicon film to form a third etching pattern 119 made of the fourth photoresist.
[0017]
Then, by etching the second polycrystalline silicon film using the third etching pattern 119, the second capacitor electrode 120 is formed on the first capacitor electrode 117 as shown in FIG. Thus, a capacitor is formed.
[0018]
Thereafter, the third etching pattern 119 is removed, and thereafter, through ordinary necessary steps such as formation of an interlayer insulating film and wiring, a microlens and / or a color filter are formed on each photoelectric conversion element 113 of the light receiving portion L. Thus, a CMOS type solid-state imaging device is formed.
[0019]
[Problems to be solved by the invention]
However, in the CMOS solid-state imaging device configured as described above, since the transfer gate electrode connected to each photoelectric conversion element is a single layer, the transfer gate electrode that controls the transfer of the charge accumulated in the photoelectric conversion element. Therefore, the transfer speed is likely to be limited, and it is difficult to further improve the transfer efficiency, and it is difficult to improve the performance of the entire CMOS solid-state imaging device.
[0020]
Further, as described above, the first capacitor electrode and the second capacitor electrode of the capacitor formed in the peripheral circuit portion are formed separately from the transfer gate electrode formed by connecting to each photoelectric conversion element of the light receiving portion. Therefore, each operation of forming the transfer gate electrode, the electrode for the first capacitor, and the electrode for the second capacitor must be separately performed three times in total. That is, the formation of the polycrystalline silicon film serving as an electrode, the patterning of the polycrystalline silicon film, and the formation of an insulating film on the formed electrode must be performed a total of three times, resulting in a long manufacturing process and a low manufacturing cost. There was a problem that soared.
[0021]
Furthermore, when the photoelectric conversion element is formed by injecting impurities into the N-type semiconductor substrate, the photoelectric conversion element is formed by self-alignment in which the impurity is injected using a part of the transfer gate electrode as a mask. If the thickness is small, impurities are also implanted below the transfer gate electrode, causing a transfer failure of the charge accumulated in the photoelectric conversion element, and causing a variation in photoelectric conversion element characteristics.
[0022]
[Means for Solving the Problems]
Therefore, in the CMOS solid-state imaging device of the present invention, the transfer gate electrode connected to each photoelectric conversion element of the light receiving section has a two-layer structure of a first transfer gate electrode and a second transfer gate electrode, and the second transfer gate electrode has a second transfer gate electrode. The gate electrode was composed of a stacked portion stacked with the first transfer gate electrode and a non-stacked portion not stacked with the first transfer gate electrode.
[0023]
In the method for manufacturing a CMOS solid-state imaging device according to the present invention, a first transfer gate electrode is formed in each transfer gate formation region of the light receiving section, and after covering the first transfer gate electrode with an insulating film, a portion is formed. The second transfer gate electrode is formed while being laminated on the first transfer gate electrode.
[0024]
Further, a peripheral circuit portion for forming a peripheral circuit is provided on the outer periphery of the light receiving portion, and the first capacitor electrode and the second capacitor electrode of the capacitor formed in the peripheral circuit portion are formed together with the formation of the first transfer gate electrode. It is also characterized in that the first capacitor electrode is formed, and the second capacitor electrode is formed together with the formation of the second transfer gate electrode.
[0025]
Further, the photoelectric conversion element is formed by stacking an offset layer on the first transfer gate electrode and then implanting impurities by self-alignment using the first transfer gate electrode and the offset layer. It has.
[0026]
Moreover, after the offset insulating film formed on the first transfer gate electrode is removed, the first transfer gate electrode is covered with the insulating film, and then the second transfer gate electrode is formed. Have
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
In the CMOS solid-state imaging device and the method of manufacturing the same according to the present invention, in forming each photoelectric conversion element provided in the light receiving portion of the CMOS solid-state imaging device, a transfer gate electrode having a CMOS structure formed by being connected to the photoelectric conversion element is formed. , A first transfer gate electrode, and a second transfer gate electrode. In particular, the second transfer gate electrode includes a stacked portion stacked with the first transfer gate electrode, and a first transfer gate electrode. And a non-stacked portion that does not stack, and the stacked portion of the second transfer gate electrode is overlapped with the first transfer gate electrode, that is, has an overlapped structure.
[0028]
In the following, the term “overlap” refers to a structure in which one layer of the two-layer structure is partially polymerized on the other layer, and the other region is not polymerized. The structure will be referred to as an "overlap structure".
[0029]
By configuring the transfer gate electrode connected to the photoelectric conversion element with the first transfer gate electrode and the second transfer gate electrode having an overlapped structure, different clocks are generated between the first transfer gate electrode and the second transfer gate electrode. Can be used to perform transfer control, and the transfer speed of charges accumulated in the photoelectric conversion element can be improved.
[0030]
In the case where a capacitor having a first capacitor electrode and a second capacitor electrode is formed in a peripheral circuit portion provided on the outer periphery of the light receiving portion, the first capacitor is formed together with the formation of the first transfer gate electrode in the light receiving portion. In the case where the second transfer gate electrode is formed and the second capacitor electrode is formed together with the second transfer gate electrode, the peripheral circuit section is formed after the transfer gate electrode including the first transfer gate electrode and the second transfer gate electrode is formed. Need not be formed, and the manufacturing process can be shortened.
[0031]
In particular, not only the manufacturing cost can be reduced by shortening the manufacturing process, but also the heat load step performed during the manufacturing process can be reduced, and the photoelectric conversion element and the photoelectric conversion device associated with the thermal diffusion action can be reduced. The characteristic deterioration of the control element connected to the element can be prevented.
[0032]
When forming the photoelectric conversion element, a first transfer gate electrode is formed in advance, an offset layer is stacked on the first transfer gate electrode, and self-aligned using the first transfer gate electrode and the offset layer. When the impurity is implanted, the thickness of the first transfer gate electrode can be increased by the offset layer, so that the impurity is implanted below the first transfer gate electrode during the impurity implantation by self-alignment. Can be prevented. Accordingly, it is possible to prevent the occurrence of transfer failure of the charge accumulated in the photoelectric conversion element, and to suppress variations in the characteristics of the photoelectric conversion element.
[0033]
Further, when forming the second transfer gate electrode on the first transfer gate electrode after the formation of the photoelectric conversion element, the first transfer gate electrode is removed after removing the offset insulating film formed on the first transfer gate electrode. When the second transfer gate electrode is formed after covering with the insulating film, the first transfer gate electrode can be surely covered with the insulating film so as to have a required withstand voltage characteristic.
[0034]
Hereinafter, embodiments of the present invention will be described in more detail with reference to the drawings. FIG. 1 is a cross-sectional view of a principal part of an N-type semiconductor substrate 1 serving as a CMOS solid-state imaging device. A light-receiving portion L for forming a photoelectric conversion element is provided on the left side and an outer periphery of the light-receiving portion L on the right side. FIG.
[0035]
The CMOS solid-state imaging device according to the present embodiment is formed on an N-type semiconductor substrate 1, and as shown in FIG. 1A, the N-type semiconductor substrate 1 has an element isolation film 2 formed by, for example, LOCOS technology. After that, a well region 3 is formed by selectively implanting phosphorus (P) or arsenic (As) or boron (B) or boron difluoride (BF2) as impurities into a required region, Further, a necessary impurity is implanted into a formation region of the NMOS transistor or the PMOS transistor to form the diffusion layer 4. Note that the element isolation film 2 is not limited to the formation by the LOCOS technique, and an isolation method such as STI (Shallow Trench Isolation) may be used.
[0036]
Further, a first gate insulating film 5 made of a thermal silicon oxide film is formed on the upper surface of the N-type semiconductor substrate 1, and then, as shown in FIG. A first polycrystalline silicon film is formed by a CVD method, a first silicon nitride film is formed on the upper surface of the polycrystalline silicon film by a low pressure CVD method, and then a first photoresist is formed on the first silicon nitride film. Is applied.
[0037]
Then, the first photoresist is exposed to a predetermined pattern and developed to form a first etching pattern 6, and the first etching pattern 6 is used to etch the first silicon nitride film and the first polycrystalline silicon film. As a result, as shown in FIG. 1B, a first transfer gate electrode 8 made of a first polycrystalline silicon film and a first transfer gate electrode 8 formed on the first transfer gate electrode 8 are formed in the transfer gate formation region 7 of the light receiving portion L. The first transfer gate insulating film 9 made of the stacked first silicon nitride film and the first etching pattern 6 stacked on the first transfer gate insulating film 9 are left and formed in the capacitor formation region 10 of the peripheral circuit portion R. , A first capacitor electrode 11 made of a first polycrystalline silicon film, and a first capacitor insulating layer made of a first silicon nitride film laminated on the first capacitor electrode 11. 12, to leave the first etching pattern 6 which is stacked on the first capacitor insulating film 12, are formed with the first transfer gate electrode 8 and the first capacitor electrode 11 at the same time.
[0038]
After that, the first etching pattern 6 is not removed, and the second photoresist is applied to the upper surface of the N-type semiconductor substrate 1 as it is.
[0039]
The second photoresist serves as a mask for injecting arsenic (As) into the photoelectric conversion element formation region 14 of the N-type semiconductor substrate 1 to form the photoelectric conversion element 13. The second photoresist is exposed and developed so as to provide an opening 15 above, thereby forming a photoelectric conversion element forming pattern 16 as shown in FIG. 1C.
[0040]
In particular, the opening 15 provided in the photoelectric conversion element formation pattern 16 exposes a part of the first transfer gate electrode 8 adjacent to the photoelectric conversion element formation region 14 into the opening 15, and the exposed first transfer gate electrode The photoelectric conversion element 13 is formed by implanting impurities using the mask 8 as a mask.
[0041]
In particular, the first etching pattern 6 made of the first photoresist is left above the first transfer gate electrode 8, and the first etching pattern 6 becomes the offset layer F. Impurity can be prevented from being implanted below the first transfer gate electrode 8, and reliable impurity implantation by self-alignment can be performed.
[0042]
After the formation of the photoelectric conversion element 13 by impurity implantation, the photoelectric conversion element formation pattern 16 is removed, and then the first etching pattern 6 is removed.
[0043]
Thereafter, as shown in FIG. 1D, a silicon oxide film 17 is formed on the N-type semiconductor substrate 1 by a low pressure CVD method, and a silicon nitride film 18 is further laminated on the silicon oxide film 17. The first transfer gate electrode 8 and the first capacitor electrode 11 are covered with an insulating film by etching back the silicon nitride film 18 by RIE (reactive ion etching).
[0044]
At this time, for example, as shown in FIG. 2, instead of forming an insulating film covering the first transfer gate electrode 8 and the first capacitor electrode 11 with the silicon oxide film 17 and the silicon nitride film 18, thermal oxidation is used. When the thermal oxide film insulating film 19 is formed on the side surface of the first transfer gate electrode 8 and the side surface of the electrode 11 for the first capacitor, the side surface of the first transfer gate electrode 8 and the electrode 11 A bulge occurs on the side surface, and a bulge 20 is formed.
[0045]
The bulging portion 20 is formed by forming a second polycrystalline silicon film formed on the upper surface of the first transfer gate electrode 8 and the upper surface of the first capacitor electrode 11 as will be described later, and by using a required resist pattern. When the crystalline silicon film is removed by etching, a residue of the second polycrystalline silicon film may be generated in the hollow space 21 below the bulging portion 20.
[0046]
When a residue of the second polycrystalline silicon film is generated in the recessed space 21, a short circuit may occur between the adjacent first transfer gate electrodes 8 or between the adjacent first capacitor electrodes 11. As described above, by forming the insulating film that covers the first transfer gate electrode 8 and the first capacitor electrode 11 with the silicon oxide film 17 and the silicon nitride film 18, the fear can be eliminated.
[0047]
After covering the first transfer gate electrode 8 and the first capacitor electrode 11 with an insulating film, a second gate insulating film 22 made of a thermal silicon oxide film is formed in the transfer gate forming region 7 of the light receiving section L. A second polycrystalline silicon film is formed on the upper surface of the mold semiconductor substrate 1 by a low pressure CVD method, and then a second photoresist is applied on the upper surface of the polycrystalline silicon film.
[0048]
The second photoresist is exposed to a predetermined pattern and developed to form a second etching pattern 23, and the second polycrystalline silicon film is etched using the second etching pattern 23, as shown in FIG. As shown in (e), the second transfer gate electrode 24 made of the second polycrystalline silicon film is left in the transfer gate formation region 7 of the light receiving portion L, and the second transfer gate electrode 24 is formed in the capacitor formation region 10 of the peripheral circuit portion R. The second transfer gate electrode 24 and the second capacitor electrode 25 are formed at the same time, while the second capacitor electrode 25 made of two polycrystalline silicon films is left.
[0049]
In particular, the second transfer gate electrode 24 has a second etching pattern so that a part of the second transfer gate electrode 24 is a stacked portion 24a stacked with the first transfer gate electrode 8 and the remaining portion is a non-stacked portion 24b not stacked with the first transfer gate electrode 8. 23, and the first transfer gate electrode 8 and the second transfer gate electrode 24 have an overlapping structure. Such an overlap structure can be easily formed by adjusting the second etching pattern 23.
[0050]
In the present embodiment, the second capacitor electrode 25 also has an overlapping structure in which a part of the second capacitor electrode 25 is laminated on the first capacitor electrode 11 by adjusting the second etching pattern 23. I have.
[0051]
When a transistor is formed in the peripheral circuit portion R, the second etching pattern is formed so that the second polycrystalline silicon film is left in the transistor forming region portion 26 of the peripheral circuit portion R to form the transistor gate electrode 27. 23.
[0052]
Accordingly, the first capacitor electrode 11 and the second capacitor electrode 25 of the capacitor of the peripheral circuit portion R are formed along with the formation of the first transfer gate electrode 8 and the second transfer gate electrode 24 serving as the transfer gate electrodes. In addition, the transistor gate electrode 27 of the transistor in the peripheral circuit portion R can be formed, and the manufacturing process can be shortened.
[0053]
Thereafter, the second etching pattern 23 is removed, and thereafter, a microlens and / or a color filter are formed on each photoelectric conversion element 113 of the light receiving portion L through ordinary necessary steps such as formation of an interlayer insulating film and wiring. Thus, a CMOS type solid-state imaging device is formed.
[0054]
As another embodiment, a manufacturing process shown in FIG. 3 can be adopted. Another embodiment will be described based on FIG. In the present embodiment, the configuration of the offset layer F is different from that of the above-described embodiment. In the following, the same components as those in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0055]
As shown in FIG. 3A, an element isolation film 2 is formed on the N-type semiconductor substrate 1 by the LOCOS technique, and then a well region 3 is formed by selectively implanting impurities into a required region. Further, a required impurity is implanted into the formation region of the NMOS transistor or the PMOS transistor to form the diffusion layer 4.
[0056]
Next, a first gate insulating film 5 made of a thermal silicon oxide film is formed on the upper surface of the N-type semiconductor substrate 1, and then a first polycrystalline silicon film is formed on the upper surface of the N-type semiconductor substrate 1 by a low pressure CVD method. Forming a first silicon oxide film on the upper surface of the polycrystalline silicon film by a low pressure CVD method, and then forming a first silicon nitride film on the upper surface of the 1 silicon oxide film by a low pressure CVD method; Next, a first photoresist is applied on the first silicon nitride film.
[0057]
The first photoresist is exposed to a predetermined pattern and developed to form a first etching pattern 6, and the first etching pattern 6 is used to form a first silicon nitride film, a first silicon oxide film, and a first silicon oxide film. By etching the polycrystalline silicon film, as shown in FIG. 3B, a first transfer gate electrode 8 made of a first polycrystalline silicon film and a A first transfer gate insulating film 9 ′ made of a first silicon oxide film stacked on the first transfer gate electrode 8, an offset layer F made of a first silicon nitride film stacked on the first transfer gate insulating film 9 ′, The first etching pattern 6 laminated on the offset layer F is left, and a first capacitor for a first capacitor made of a first polycrystalline silicon film is formed in the capacitor forming region 10 of the peripheral circuit portion R. The electrode 11, a first capacitor insulating film 12 ′ made of a first silicon oxide film stacked on the first capacitor electrode 11, and a first silicon nitride film stacked on the first capacitor insulating film 12. The first transfer gate electrode 8 and the first capacitor electrode 11 are formed simultaneously while the offset layer 17 and the first etching pattern 6 laminated on the offset layer F remain.
[0058]
After that, the first etching pattern 6 is removed, and a second photoresist is applied on the upper surface of the N-type semiconductor substrate 1. Exposure and development are performed to form an opening 15 at a required position of the second photoresist, and a photoelectric conversion element forming pattern 16 is formed as shown in FIG. 3C.
[0059]
In particular, also in the present embodiment, the opening 15 provided in the photoelectric conversion element formation pattern 16 exposes a part of the first transfer gate electrode 8 adjacent to the photoelectric conversion element formation region 14 to the inside of the opening 15, The photoelectric conversion element 13 is formed by implanting impurities using the exposed first transfer gate electrode 8 as a mask.
[0060]
In particular, since the offset layer F made of the first silicon nitride film is stacked on the upper part of the first transfer gate electrode 8, the impurity is implanted below the first transfer gate electrode 8 when the impurity is implanted. , And reliable impurity implantation by self-alignment can be performed.
[0061]
After the formation of the photoelectric conversion element 13 by impurity implantation, the photoelectric conversion element formation pattern 16 is removed, and then the offset layer F is removed by wet etching with phosphoric acid or the like.
[0062]
Thereafter, as shown in FIG. 3D, a silicon oxide film 17 is formed on the N-type semiconductor substrate 1 by a low pressure CVD method, and a silicon nitride film 18 is further laminated on the silicon oxide film 17. The first transfer gate electrode 8 and the first capacitor electrode 11 are covered with an insulating film by etching back the silicon nitride film 18 by RIE.
[0063]
Note that the first transfer gate electrode 8 and the first capacitor electrode 11 are not necessarily covered with the two layers of the silicon oxide film 17 and the silicon nitride film 18. For example, as shown in FIG. Only a silicon oxide film 17 is formed thick by a low pressure CVD method, and the silicon oxide film 17 is etched back by RIE to form an insulating film covering the first transfer gate electrode 8 and the first capacitor electrode 11. It may be formed.
[0064]
After covering the first transfer gate electrode 8 and the first capacitor electrode 11 with an insulating film, a second gate insulating film 22 made of a thermal silicon oxide film is formed in the transfer gate forming region 7 of the light receiving section L. A second polycrystalline silicon film is formed on the upper surface of the mold semiconductor substrate 1 by a low pressure CVD method, and then a second photoresist is applied on the upper surface of the polycrystalline silicon film.
[0065]
Then, the second photoresist is exposed to a predetermined pattern and developed to form a second etching pattern 23, and the second polycrystalline silicon film is etched using the second etching pattern 23, as shown in FIG. As shown in (e), the second transfer gate electrode 24 made of the second polycrystalline silicon film is left in the transfer gate formation region 7 of the light receiving portion L, and the second transfer gate electrode 24 is formed in the capacitor formation region 10 of the peripheral circuit portion R. The second transfer gate electrode 24 and the second capacitor electrode 25 are formed at the same time while the second capacitor electrode 25 made of two polycrystalline silicon films is left.
[0066]
Thereafter, the second etching pattern 23 is removed, and thereafter, a microlens and / or a color filter are formed on each photoelectric conversion element 113 of the light receiving portion L through ordinary necessary steps such as formation of an interlayer insulating film and wiring. Thus, a CMOS type solid-state imaging device is formed.
[0067]
In the above-described embodiment, the transfer gate electrode is constituted by the first transfer gate electrode 8 and the second transfer gate electrode 24. However, as in the prior art, the transfer gate electrode may be a charcoal layer. In this case, the transfer gate electrode may be formed so as to be formed simultaneously with the formation of the second capacitor electrode 25.
[0068]
【The invention's effect】
According to the first aspect of the present invention, the transfer gate electrode connected to each photoelectric conversion element of the light receiving section has a two-layer structure of the first transfer gate electrode and the second transfer gate electrode, and the second transfer gate electrode. Is composed of a stacked portion stacked with the first transfer gate electrode and a non-stacked portion not stacked with the first transfer gate electrode, so that when the charge accumulated in the photoelectric conversion element is transferred, the first Transfer control can be performed using different clocks for the transfer gate electrode and the second transfer gate electrode, and the transfer speed of electric charges can be improved.
[0069]
According to the second aspect of the present invention, the first transfer gate electrode is formed in the transfer gate forming region connected to each photoelectric conversion element of the light receiving section, and after the first transfer gate electrode is covered with the insulating film, Forming the second transfer gate electrode while laminating the first transfer gate electrode on the first transfer gate electrode. The transfer control can be performed using different clocks between the second transfer gate electrode and the second transfer gate electrode, and the transfer speed of charges can be improved.
[0070]
According to the third aspect of the present invention, the first capacitor electrode and the second capacitor electrode of the capacitor formed in the peripheral circuit portion provided on the outer periphery of the light receiving portion are formed with the first transfer gate electrode and the first capacitor electrode. By forming an electrode and forming a second capacitor electrode together with the formation of the second transfer gate electrode, the peripheral circuit is formed after the formation of the transfer gate electrode including the first transfer gate electrode and the second transfer gate electrode of the light receiving portion. Since it is not necessary to separately form a capacitor in the unit, the manufacturing process can be shortened, so that the manufacturing cost can be reduced. It is possible to prevent the characteristic deterioration of the photoelectric conversion element and the control element connected to the photoelectric conversion element due to the diffusion action.
[0071]
According to the invention as set forth in claim 4, the photoelectric conversion element is configured such that after the offset layer is stacked on the first transfer gate electrode, the impurity is implanted by self-alignment using the first transfer gate electrode and the offset layer. By forming the first transfer gate electrode, the thickness of the first transfer gate electrode can be increased by the offset layer, so that the impurity can be prevented from being implanted below the first transfer gate electrode when the impurity is implanted by self-alignment. It is possible to prevent a transfer failure of the charge accumulated in the photoelectric conversion element from occurring, thereby suppressing variations in the characteristics of the photoelectric conversion element.
[0072]
According to the fifth aspect of the present invention, after the offset insulating film formed on the first transfer gate electrode is removed, the first transfer gate electrode is covered with the insulating film, and thereafter, the second transfer gate electrode is formed. Thereby, the first transfer gate electrode can be surely covered with the insulating film to have a required breakdown voltage characteristic. Further, when forming the second transfer gate electrode, after patterning the polycrystalline silicon layer serving as the second transfer gate electrode, it is possible to prevent a residue of the polycrystalline silicon layer from being generated in a region other than a predetermined pattern, The occurrence of a short circuit between the transfer gate electrodes due to the residue of the crystalline silicon layer can be prevented.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a manufacturing process of a CMOS solid-state imaging device according to the present invention.
FIG. 2 is an explanatory diagram of a manufacturing process of another embodiment.
FIG. 3 is an explanatory diagram of a manufacturing process according to another embodiment.
FIG. 4 is an explanatory diagram of a manufacturing process of another embodiment.
FIG. 5 is an explanatory diagram of a manufacturing process of a conventional CMOS solid-state imaging device.
[Explanation of symbols]
L Light receiving section
R peripheral circuit
F offset layer
1 N-type semiconductor substrate
2 Device separation membrane
3 Well area
4 Diffusion layer
5 First gate insulating film
6 First etching pattern
7 Transfer gate formation area
8 First transfer gate electrode
9 First transfer gate insulating film
10 Capacitor formation area
11 1st capacitor electrode
12 First capacitor insulating film
13 photoelectric conversion element
14 Photoelectric conversion element formation area
15 Opening
16 Photoelectric conversion element formation pattern
17 Silicon oxide film
18 Silicon nitride film
22 Second gate insulating film
23 Second etching pattern
24 Second transfer gate electrode
24a laminated part
24b Non-laminated part
25 Electrode for 2nd capacitor

Claims

受光部の各光電変換素子に接続した転送ゲート電極は、第１転送ゲート電極と、第２転送ゲート電極の２層構造とするとともに、第２転送ゲート電極は、第１転送ゲート電極と積重した積層部と、第１転送ゲート電極と積重しない非積層部とから構成したことを特徴とするＣＭＯＳ型固体撮像素子。The transfer gate electrode connected to each photoelectric conversion element of the light receiving section has a two-layer structure of a first transfer gate electrode and a second transfer gate electrode, and the second transfer gate electrode is stacked with the first transfer gate electrode. A CMOS solid-state imaging device, comprising: a stacked portion formed as described above; and a non-stacked portion not stacked on the first transfer gate electrode.

受光部の各転送ゲート形成領域に第１転送ゲート電極を形成し、同第１転送ゲート電極を絶縁膜で被覆した後、一部を第１転送ゲート電極に積層させながら第２転送ゲート電極を形成することを特徴とするＣＭＯＳ型固体撮像素子の製造方法。A first transfer gate electrode is formed in each transfer gate formation region of the light receiving section, and after covering the first transfer gate electrode with an insulating film, a part of the second transfer gate electrode is laminated on the first transfer gate electrode. A method of manufacturing a CMOS solid-state imaging device, comprising:

受光部の外周には、周辺回路を形成する周辺回路部を設け、同周辺回路部に形成するキャパシタの第１キャパシタ用電極と第２キャパシタ用電極は、第１転送ゲート電極の形成とともに第１キャパシタ用電極を形成し、第２転送ゲート電極の形成とともに第２キャパシタ用電極を形成することを特徴とする請求項２記載のＣＭＯＳ型固体撮像素子の製造方法。A peripheral circuit section for forming a peripheral circuit is provided on the outer periphery of the light receiving section. 3. The method according to claim 2, wherein a capacitor electrode is formed, and the second capacitor electrode is formed together with the formation of the second transfer gate electrode.

光電変換素子は、第１転送ゲート電極にオフセット層を積層した後、同第１転送ゲート電極とオフセット層とを用いてセルフアラインにより不純物を注入して形成することを特徴とする請求項２または請求項３記載のＣＭＯＳ型固体撮像素子の製造方法。The photoelectric conversion element is formed by stacking an offset layer on the first transfer gate electrode and then implanting impurities by self-alignment using the first transfer gate electrode and the offset layer. A method for manufacturing a CMOS solid-state imaging device according to claim 3.

第１転送ゲート電極上に形成したオフセット用絶縁膜を除去した後、第１転送ゲート電極を絶縁膜で被覆し、その後、第２転送ゲート電極を形成することを特徴とする請求項４記載のＣＭＯＳ型固体撮像素子の製造方法。5. The method according to claim 4, wherein after removing the offset insulating film formed on the first transfer gate electrode, the first transfer gate electrode is covered with an insulating film, and thereafter, the second transfer gate electrode is formed. A method for manufacturing a CMOS solid-state imaging device.