JP2004062694A - Layout method for large-scale circuit, program and recording medium - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a layout method for a large-scale circuit that obtains the most adequate layout considering timing and wiring congestion degree of a logic device to be designed, when an LSI logic device is designed. <P>SOLUTION: When the layout of a logic circuit, wiring and so on in a large-scale integrated circuit is designed, a net list, which represents connection relations of logic circuit layout information, wiring information and so on, and timing restrictions are read in (S1 and S2), a high fanout net, in which the number of output fanout of each logic circuit becomes high fanout, is extracted from the net list (S3), the layout of the logic circuit is performed by timing-driven layout method on the basis of the read information on the net list and timing restrictions (S6), load distribution is executed to the extracted high fanout net in consideration of the layout of the logic circuit (S7), and a clock tree is established to the output of each logic circuit (S8), and then load-distributed and optimal layout is obtained. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、大規模回路のレイアウト方法、プログラムおよび記録媒体に関し、具体的には、ＬＳＩ（大規模半導体集積回路）論理デバイスの設計に際し、設計対象となる論理デバイスのタイミングおよび配線混雑度を考慮に入れた最適なレイアウトを得る技術に関し、マルチプレクサがツリー状になっているような、セレクタが密集しているエンコーダやデコーダを用いる論理デバイスのレイアウト設計に応用して好適である。
【０００２】
【従来の技術】
近年、高性能化および小型化がはかられている電子機器に使われる目的で、ＬＳＩ（大規模半導体集積回路）はＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　ＩＣ）に代表されるようにますます高集積化、高機能化の一途をたどっている。
従って、このＬＳＩの回路パターンも、ますます高集積化、複雑化してきており、設計したＬＳＩ回路が正常に動作するか否かの確認作業も一層重要なものとなってきている。
【０００３】
ＬＳＩ等を開発する場合、アーキテクチャ設計をもとに、ＨＤＬ（Ｈａｒｄｗａｒｅ　Ｄｅｓｃｒｉｐｔｉｏｎ　Ｌａｎｇｕａｇｅ）を用いて機能設計を行い、目標とするゲート回路の性能を設計制約条件として与えて、設計条件を満足するゲート回路を自動合成する。合成した回路に対して、タイミング解析を行い、要求しているタイミングを満たしているかを確認する。
【０００４】
この合成した回路に、テスト容易化設計を行って、テストパターンの自動合成を行い、ゲート回路のネットリストに従って、実際にチップを製造するために必要なマスクを作成するために、セルの自動配置・配線のレイアウト設計を行う。
これらの設計には、ＨＤＬ仕様に基づいた汎用のシミュレータが使われる。
【０００５】
このＬＳＩ等の設計では、Ｆａｎｏｕｔ数の多い箇所に対しては、論理合成の段階で負荷分散のためバッファリングして、レイアウト設定へ進んでいた。
また、負荷が大きくタイミングの厳しい箇所に対しても、論理合成段階で高ドライブセルをマッピングして、レイアウト設計へ進んでいた。
【０００６】
特開２０００−２３１５８３号公報の「論理合成方法及び装置」では、従来フロアプランを考慮した論理合成を行う際に、遅延調整のため論理セルを高ドライブセルに置き替えずに、仮フロアプランの情報からＦａｎｏｕｔ数を考慮して調整用バッファを自動挿入することにより、遅延改善を行っている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術や特開２０００−２３１５８３号公報の技術では、自動配置・配線後に確実にタイミング収束している保証はなく、また、論理合成時にＦａｎｏｕｔ調整用のバッファを挿入するため、レイアウト時に配線効率が悪くなる可能性がある。
【０００８】
本発明は、上述した実情を考慮してなされたものであって、レイアウト設計時にＨｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔに対して再度負荷分散処理をやり直すことによって、論理合成設計時に行われていたタイミング、配線混雑度を考慮に入れた最適なレイアウト結果を得ることができる大規模回路のレイアウト方法、大規模回路のレイアウト方法を実行するためのプログラムおよびそのプログラムを記録したコンピュータ読み取り可能な記録媒体を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１の大規模回路のレイアウト装置は、大規模集積回路における論理回路や配線等をレイアウトする際、論理回路の配置情報や配線情報等の接続関係を表すネットリストとタイミング制約を読み込み、このネットリストから各論理回路の出力Ｆａｎｏｕｔ数が高ＦａｎｏｕｔとなっているＨｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔを抽出し、読み込んだネットリストおよびタイミング制約の情報をもとに、タイミングドリブンレイアウト手法で論理回路を配置し、この論理回路の配置を考慮して、前記抽出されたＨｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔに対して負荷分散を行った後、各論理回路の出力に対してクロックツリーを張ることにより、負荷分散された最適なレイアウトを得ることを特徴とする。
【００１０】
また、本発明の請求項２は、請求項１に記載の大規模回路のレイアウト方法において、バッファおよびインバータを論理回路と認識しないようにして、前記Ｈｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔを抽出し、論理合成時に行われた負荷分散によるバッファツリーおよびインバータツリーを削除して、Ｈｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔとしてから論理回路を配置するようにしたことを特徴とする。
【００１１】
また、本発明の請求項３のプログラムは、コンピュータに、請求項１または２に記載の大規模回路のレイアウト方法を実施させるためのプログラムである。
また、本発明の請求項４の記録媒体は、請求項３に記載のプログラムを記録したコンピュータ読み取り可能な記録媒体である。
【００１２】
以上のような構成により、Ｈｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔを論理合成設計時に処理するのではなく、レイアウト設計時に行うことによって、論理合成設計時にＨｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔを負荷分散処理してしまっている箇所に対しても、レイアウト設計時に再度負荷分散処理をやりなおすことができ、また、論理合成設計時に行われた不要な負荷分散用のバッファやインバータを削除することができるので、タイミングや配線混雑度を考慮に入れた最適なレイアウト結果を得ることができる。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の大規模回路のレイアウト方法の一実施形態を説明する。
図３は、本発明の大規模回路のレイアウト方法を実施するためのコンピュータの構成を示すブロック図である。即ち、図３のコンピュータは、入力装置１、表示装置２、ＣＰＵ（中央演算処理ユニット）３、メモリ４、記憶装置５をシステムバス６で接続している。
【００１４】
入力装置１は、キーボード、マウスまたはタッチパネル等により構成され、シミュレータへの入力・編集や実行を対話的に行うのに使用される。
表示装置２は、ディスプレイ装置や液晶ディスプレイ装置等により構成され、シミュレータからの表示や入力装置１から入力された情報、実行経過や実行結果などを表示するのに使用される。
ＣＰＵ３は、シミュレータ等のプログラムを動作させる。
メモリ４は、プログラム自身を保持し、またそのプログラムがＣＰＵ３によって実行されるときに一時的に作成される情報等を保持する。
記憶装置５は、シミュレータ等のプログラムやこのプログラムが実行時に入出力する情報や処理結果等を保持する。
【００１５】
本実施形態では、ＨＤＬで書かれたアーキテクチャに依存しないＬＳＩ論理回路に対する機能記述を市販のシミュレータによって論理合成して得られる配置情報や配線情報等の接続関係を表すネットリストおよび設計者によって用意されたクロックとその周波数を定義するタイミング制約を記憶装置５へ記憶しておき、これらをもとにシミュレータを用いてタイミングドリブンレイアウト手法により、セルの自動配置・配線のレイアウト設計を行うものとする。
尚、シミュレータのＰＬＩ（Ｐｒｏｇｒａｍｍｉｎｇ　Ｌａｎｇｕａｇｅ　Ｉｎｔｅｒｆａｃｅ）にあるアクセス関数などを利用して、シミュレータへの各種の指示を行うものとする。
【００１６】
図１は、本発明の大規模回路のレイアウト方法の処理手順を示すフローチャートである。
まず、設計者が作成したＬＳＩ論理回路の配置情報や配線情報等の接続関係を表すネットリストを記憶装置５から読み込む（ステップＳ１）。
次いで、タイミング制約を記憶装置５から読みこむ（ステップＳ２）。
このタイミング制約は、クロックとその周波数を定義しているものとする（図２参照）。
【００１７】
読みこんだネットリストを解析し、各セルの出力Ｆａｎｏｕｔ数が抽出閾値以上のＨｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔを抽出する（ステップＳ３）。
このとき、論理合成時に、既に配線負荷分散されたバッファおよびインバータをセルとは認識しない。また、抽出閾値であるＦａｎｏｕｔ数は、ライブラリのドライブ能力もしくはユーザ定義を基準として決定する。
【００１８】
次に、論理合成時に配線負荷分散され、バッファもしくはインバータのツリーになっている箇所を検索する（ステップＳ４）。
このツリーは、論理合成時に配線負荷モデルを使用して、仮想的な配置・配線情報をもとに配線負荷分散されているため最適なものではない。
【００１９】
実際にセル配置を行う前に上記で検索されたツリーのバッファおよびインバータを論理の変更は行わないようにして削除し、それらをＨｉｇｈ　Ｆａｎｏｕｔ
Ｎｅｔとする（ステップＳ５）。
【００２０】
読み込んだネットリストおよびタイミング制約の情報をもとに、通常のタイミングドリブンレイアウト手法によってセル配置を行う（ステップＳ６）。
ステップＳ３およびＳ５で抽出したＨｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔに対し、ステップＳ６で処理したセルの配置を考慮して、ＣＴＳ（Ｃｌｏｃｋ　Ｔｒｅｅ　Ｓｙｎｔｈｅｓｉｓ）処理により配線負荷分散を行う（ステップＳ７）。
【００２１】
クロックツリー合成により、フリップフロップのクロックに対してクロックツリーを張る（ステップＳ８）。
この時点で、先に読み込んだタイミング制約をもとに、タイミング解析を行ない、その結果、セットアップまたはホールドが収束できていない箇所があるかを調べる（ステップＳ９）。
セットアップ、ホールドが収束できていない箇所がある場合（ステップＳ９のＮｏ）、ステップＳ６へ戻って、配置および配線負荷分散を見直す。
収束していれば（ステップＳ９のＹｅｓ）、処理を終了する。
【００２２】
これにより、タイミング、配線混雑度を考慮に入れた最適なレイアウト結果を得ることができる。
【００２３】
さらに、本発明は上記の実施形態のみに限定されたものではない。上述した実施形態の大規模回路のレイアウト方法を実施するプログラムコードを予めＣＤ−ＲＯＭの記録媒体に書き込んでおき、このＣＤ−ＲＯＭをＣＤ−ＲＯＭドライブのような媒体読取装置を搭載したコンピュータに装着して、プログラムをメモリあるいは記憶装置に格納し、コンピュータのＣＰＵがメモリまたは記憶装置に格納されたプログラムを読出して実行することによっても、本発明の目的が達成されることは言うまでもない。
また、上述のプログラムコードがＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）に記憶されている場合には、コンピュータのＣＰＵがこのＲＯＭからプログラムを読出して実行することによって、本発明の目的が達成される。
【００２４】
この場合、記録媒体から読出されたプログラム自体が上述した実施形態を実現することになり、そのプログラムおよびそのプログラムを記録した記録媒体も本発明を構成することになる。
【００２５】
尚、記録媒体としては半導体媒体（例えば、ＲＯＭ、不揮発性メモリカード等）、光媒体（例えば、ＤＶＤ、ＭＯ、ＭＤ、ＣＤ−Ｒ等）、磁気媒体（例えば、磁気テープ、フレキシブルディスク等）のいずれであってもよい。
【００２６】
また、ロードしたプログラムを実行することにより上述した実施形態が実現されるだけでなく、そのプログラムの指示に基づき、オペレーティングシステム等が実際の処理の一部または全部を行い、その処理によって上述した実施形態が実現される場合も含まれる。
【００２７】
また、上述したプログラムをサーバコンピュータの磁気ディスク等の記憶装置に格納しておき、インターネット等の通信網で接続されたユーザのコンピュータからダウンロード等の形式で頒布する場合、このサーバコンピュータの記憶装置も本発明の記録媒体に含まれる。
【００２８】
【発明の効果】
以上説明したように本発明によれば、Ｈｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔを論理合成設計時に処理するのではなく、レイアウト設計時に行うことによって、論理合成設計時にＨｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔを負荷分散処理してしまっている箇所に対しても、レイアウト設計時に再度負荷分散処理をやりなおすことができ、また、論理合成設計時に行われた不要な負荷分散用のバッファやインバータを削除することができるので、タイミングや配線混雑度を考慮に入れた最適なレイアウト結果を得ることができる。
【図面の簡単な説明】
【図１】本発明の大規模回路のレイアウト方法の処理手順を示すフローチャートである。
【図２】タイミング制約の記述例である。
【図３】本発明の大規模回路のレイアウト方法を実施するためのコンピュータの構成を示すブロック図である。
【符号の説明】
１…入力装置、２…表示装置、３…ＣＰＵ、４…メモリ、５…記憶装置、６…システムバス。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a layout method, a program, and a recording medium for a large-scale circuit, and more specifically, considers timing and wiring congestion of a logic device to be designed when designing an LSI (large-scale semiconductor integrated circuit) logic device. The technique for obtaining an optimum layout in the above is suitable for application to the layout design of a logic device using an encoder or a decoder in which selectors are dense, such as a multiplexer in a tree shape.
[0002]
[Prior art]
2. Description of the Related Art In recent years, LSIs (large-scale semiconductor integrated circuits) have become increasingly integrated and highly integrated, as represented by ASICs (Application Specific ICs), for the purpose of being used in electronic devices that are becoming increasingly sophisticated and compact. Functionalization is continuing.
Accordingly, the circuit pattern of this LSI is becoming more and more highly integrated and complicated, and it is becoming even more important to check whether or not the designed LSI circuit operates normally.
[0003]
When an LSI or the like is developed, a functional design is performed by using HDL (Hardware Description Language) based on an architectural design, and a target gate circuit performance is given as a design constraint condition, and a gate circuit satisfying the design conditions is provided. Is automatically synthesized. Perform timing analysis on the synthesized circuit to check whether the required timing is satisfied.
[0004]
The design of testability is performed on this synthesized circuit, the test pattern is automatically synthesized, and according to the netlist of the gate circuit, the cells are automatically arranged to create a mask necessary for actually manufacturing a chip.・ Design the wiring layout.
For these designs, a general-purpose simulator based on the HDL specification is used.
[0005]
In the design of an LSI or the like, a portion having a large number of Fanouts is buffered for load distribution at the stage of logic synthesis, and the process proceeds to layout setting.
In addition, high-drive cells are mapped at the logic synthesis stage even in a location where the load is large and the timing is severe, and the layout design has proceeded.
[0006]
In the "Logic synthesis method and apparatus" of Japanese Patent Application Laid-Open No. 2000-231583, when performing logic synthesis in consideration of the conventional floor plan, the logic cell is not replaced with a high drive cell for delay adjustment, and the temporary floor plan is not replaced. The delay is improved by automatically inserting the adjustment buffer in consideration of the Fanout number from the information.
[0007]
[Problems to be solved by the invention]
However, in the above-described conventional technology and the technology disclosed in Japanese Patent Application Laid-Open No. 2000-231583, there is no guarantee that the timing has converged reliably after the automatic placement and routing, and a Fanout adjustment buffer is inserted during logic synthesis. Wiring efficiency may be degraded during layout.
[0008]
The present invention has been made in consideration of the above-described circumstances, and re-performs load distribution processing again on High Fanout Net at the time of layout design, thereby reducing timing and wiring congestion at the time of logic synthesis design. An object of the present invention is to provide a large-scale circuit layout method capable of obtaining an optimal layout result taking into account, a program for executing the large-scale circuit layout method, and a computer-readable recording medium recording the program. And
[0009]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, a large-scale circuit layout apparatus according to claim 1 of the present invention, when laying out a logic circuit or a wiring in a large-scale integrated circuit, connects layout information or wiring information of the logic circuit. A netlist and a timing constraint that represent a relationship are read, and a High Fanout Net in which the number of outputs Fanout of each logic circuit is high Fanout is extracted from the netlist, and based on the read netlist and the information of the timing constraint, A logic circuit is arranged by a timing-driven layout method, and in consideration of the arrangement of the logic circuit, a load is distributed to the extracted High Fanout Net, and then a clock tree is formed for an output of each logic circuit. Thereby, an optimal layout with load distribution is obtained.
[0010]
According to a second aspect of the present invention, in the layout method of the large-scale circuit according to the first aspect, the buffer and the inverter are not recognized as a logic circuit, the High Fanout Net is extracted, and the processing is performed during logic synthesis. In addition, the buffer tree and the inverter tree due to the load distribution are deleted, and the logic circuit is arranged after the High Fanout Net.
[0011]
A third aspect of the present invention is a program for causing a computer to execute the large-scale circuit layout method according to the first or second aspect.
A recording medium according to a fourth aspect of the present invention is a computer-readable recording medium recording the program according to the third aspect.
[0012]
With the above configuration, the High Fanout Net is not processed at the time of logic synthesis design, but is performed at the time of layout design, so that even when the High Fanout Net has been load-balanced at the time of logic synthesis design, The load balancing process can be performed again at the time of layout design, and unnecessary load balancing buffers and inverters performed at the time of logic synthesis design can be deleted. Layout results can be obtained.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of a large-scale circuit layout method according to the present invention will be described with reference to the drawings.
FIG. 3 is a block diagram showing a configuration of a computer for implementing the large-scale circuit layout method of the present invention. That is, in the computer of FIG. 3, the input device 1, the display device 2, the CPU (Central Processing Unit) 3, the memory 4, and the storage device 5 are connected by the system bus 6.
[0014]
The input device 1 includes a keyboard, a mouse, a touch panel, and the like, and is used for interactively inputting, editing, and executing a simulator.
The display device 2 includes a display device, a liquid crystal display device, and the like, and is used to display information from a simulator, information input from the input device 1, execution progress, execution results, and the like.
The CPU 3 operates a program such as a simulator.
The memory 4 holds the program itself, and also holds information temporarily created when the program is executed by the CPU 3.
The storage device 5 holds a program such as a simulator, information input and output when the program is executed, a processing result, and the like.
[0015]
In the present embodiment, a designer prepares a netlist indicating connection relations such as placement information and wiring information obtained by logically synthesizing a functional description of an LSI logic circuit written in HDL that does not depend on the architecture using a commercially available simulator. The clocks and the timing constraints that define their frequencies are stored in the storage device 5, and based on these, the layout design of the automatic cell placement and wiring is performed by a timing driven layout method using a simulator.
It is assumed that various instructions to the simulator are given by using an access function or the like in a PLI (Programming Language Interface) of the simulator.
[0016]
FIG. 1 is a flowchart showing a processing procedure of a large-scale circuit layout method according to the present invention.
First, a netlist representing a connection relationship such as layout information and wiring information of an LSI logic circuit created by a designer is read from the storage device 5 (step S1).
Next, the timing constraint is read from the storage device 5 (step S2).
It is assumed that the timing constraint defines a clock and its frequency (see FIG. 2).
[0017]
The read netlist is analyzed, and a High Fanout Net whose output Fanout number of each cell is equal to or larger than the extraction threshold is extracted (step S3).
At this time, at the time of logic synthesis, the buffers and the inverters whose wiring loads are already distributed are not recognized as cells. The Fanout number, which is the extraction threshold, is determined based on the drive capability of the library or user definition.
[0018]
Next, at the time of logic synthesis, a search is made for a location where the wiring load is distributed and a buffer or inverter tree is formed (step S4).
This tree is not optimal because the wiring load is distributed based on virtual placement / wiring information using a wiring load model during logic synthesis.
[0019]
Before actually arranging the cells, the tree buffers and inverters searched above are deleted without changing the logic, and they are deleted from the High Fanout.
Net (step S5).
[0020]
Based on the read netlist and the information on the timing constraint, the cells are arranged by a normal timing-driven layout method (step S6).
Wiring load distribution is performed on the High Fanout Net extracted in steps S3 and S5 by CTS (Clock Tree Synthesis) processing in consideration of the cell arrangement processed in step S6 (step S7).
[0021]
A clock tree is formed for the clock of the flip-flop by the clock tree synthesis (step S8).
At this point, timing analysis is performed based on the previously read timing constraint, and as a result, it is checked whether there is a portion where the setup or hold has not converged (step S9).
If there is a portion where the setup and hold have not converged (No in step S9), the process returns to step S6, where the arrangement and the wiring load distribution are reviewed.
If it has converged (Yes in step S9), the process ends.
[0022]
As a result, it is possible to obtain an optimal layout result in consideration of timing and the degree of wiring congestion.
[0023]
Furthermore, the present invention is not limited to only the above embodiments. The program code for implementing the large-scale circuit layout method of the above-described embodiment is written in advance on a recording medium of a CD-ROM, and the CD-ROM is mounted on a computer equipped with a medium reading device such as a CD-ROM drive. It is needless to say that the object of the present invention can be achieved also by storing the program in a memory or a storage device and reading and executing the program stored in the memory or the storage device by a CPU of a computer.
Further, when the above-described program code is stored in a ROM (Read Only Memory), the object of the present invention is achieved by causing the CPU of the computer to read and execute the program from the ROM.
[0024]
In this case, the program itself read from the recording medium implements the above-described embodiment, and the program and the recording medium on which the program is recorded also constitute the present invention.
[0025]
The recording medium may be a semiconductor medium (for example, ROM, nonvolatile memory card, etc.), an optical medium (for example, DVD, MO, MD, CD-R, etc.), a magnetic medium (for example, magnetic tape, flexible disk, etc.). Any of them may be used.
[0026]
Further, not only the above-described embodiment is realized by executing the loaded program, but also, based on an instruction of the program, the operating system or the like performs part or all of the actual processing, and the processing performs the above-described execution. The case where a form is realized is also included.
[0027]
When the above-described program is stored in a storage device such as a magnetic disk of a server computer and distributed in a form such as download from a user's computer connected via a communication network such as the Internet, the storage device of the server computer is also used. It is included in the recording medium of the present invention.
[0028]
【The invention's effect】
As described above, according to the present invention, the High Fanout Net is not processed at the time of logic synthesis design but is performed at the time of layout design, so that the High Fanout Net is subjected to load distribution processing at the time of logic synthesis design. However, since the load distribution process can be performed again during layout design, and unnecessary load distribution buffers and inverters performed during logic synthesis design can be deleted, timing and wiring congestion are taken into account. An optimal layout result can be obtained.
[Brief description of the drawings]
FIG. 1 is a flowchart illustrating a processing procedure of a large-scale circuit layout method according to the present invention.
FIG. 2 is a description example of a timing constraint.
FIG. 3 is a block diagram showing a configuration of a computer for implementing a large-scale circuit layout method of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Input device, 2 ... Display device, 3 ... CPU, 4 ... Memory, 5 ... Storage device, 6 ... System bus.

Claims (4)

大規模集積回路における論理回路や配線等をレイアウトする際、論理回路の配置情報や配線情報等の接続関係を表すネットリストとタイミング制約を読み込み、このネットリストから各論理回路の出力Ｆａｎｏｕｔ数が高ＦａｎｏｕｔとなっているＨｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔを抽出し、読み込んだネットリストおよびタイミング制約の情報をもとに、タイミングドリブンレイアウト手法で論理回路を配置し、この論理回路の配置を考慮して、前記抽出されたＨｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔに対して負荷分散を行った後、各論理回路の出力に対してクロックツリーを張ることにより、負荷分散された最適なレイアウトを得ることを特徴とする大規模回路のレイアウト方法。When laying out a logic circuit or a wiring in a large-scale integrated circuit, a netlist and a timing constraint representing a connection relation such as layout information and wiring information of the logic circuit are read, and the output Fanout number of each logic circuit is high from the netlist. High @ Fanout @ Net, which is Fanout, is extracted, and a logic circuit is arranged by a timing-driven layout method based on the read netlist and the information on the timing constraint. A load distribution method for a high-level Fanout Net is performed, and then a clock tree is extended to an output of each logic circuit to obtain an optimal layout with a distributed load. 請求項１に記載の大規模回路のレイアウト方法において、バッファおよびインバータを論理回路と認識しないようにして、前記Ｈｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔを抽出し、論理合成時に行われた負荷分散によるバッファツリーおよびインバータツリーを削除して、Ｈｉｇｈ　Ｆａｎｏｕｔ　Ｎｅｔとしてから論理回路を配置するようにしたことを特徴とする大規模回路のレイアウト方法。2. The layout method of a large-scale circuit according to claim 1, wherein the buffer and the inverter are not recognized as a logic circuit, the High / Fanout / Net is extracted, and a buffer tree and an inverter tree based on load distribution performed during logic synthesis are extracted. A layout method of a large-scale circuit, wherein a logic circuit is arranged after deleting and replacing High | Fanout | Net. コンピュータに、請求項１または２に記載の大規模回路のレイアウト方法を実施させるためのプログラム。A program for causing a computer to execute the method for laying out a large-scale circuit according to claim 1. 請求項３に記載のプログラムを記録したコンピュータ読み取り可能な記録媒体。A computer-readable recording medium on which the program according to claim 3 is recorded.

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