JP2004056036A - Manufacturing method for semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであって、特に、絶縁膜に形成された配線溝や接続孔に銅膜を埋め込んで平坦化することにより、配線やビアを形成する工程を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
LSIの高集積化によりその内部配線の微細化、多層化が進んでおり、これに伴い配線形成時の平坦化技術や微細配線の加工及び信頼性確保が重要な課題となっている。これらの課題の解決手段の一つとして、ダマシン法等の埋め込み配線技術が検討され、一部開発されている。特に高速動作、低消費電力化を目指した、銅を用いた埋め込み配線技術が注目されており、一部、量産が開始されている。
【0003】
このような埋め込み配線技術によれば、図4(a)に示すように、シリコン基板からなる基板11上に絶縁膜12を形成し、ドライエッチング等により配線溝またはヴィアホールとなる孔部13を形成する。
そして、図4(b)に示すように、スパッタ法等により孔部13の内壁を覆うように絶縁膜12上に電極層14を成膜した後、スパッタ法等により、孔部13の内壁に形成された電極層14を覆うようにシードメタル層15を形成する。
【0004】
次に、図4(c)に示すように、例えば硫酸銅溶液等を用いた電解めっき法により、孔部13内を銅膜17で埋め込むようにシードメタル層15上に銅膜17を成長させる。
そして、図4(d)に示すように化学的機械的研磨(Chemical Mechanical Polishing(CMP))法により、銅膜17を平坦化した後、図4(e)に示すように、絶縁膜12の表面が露出されるまで、余剰な銅膜17、シードメタル層15、電極層14を除去する。
このようにして、孔部13内に配線またはヴィアを形成する。
【0005】
上述したような銅を用いた埋め込み配線技術はLSIチップだけでなく、パッケージやボード等の実装技術にも使用されている。
【0006】
【発明が解決しようとする課題】
しかしながら、電解めっき法により孔部13を埋め込むようにシードメタル層15上に銅膜17を形成すると、図4(c)に示すように、孔部13外のシードメタル層15上にも孔部13の深さに応じた膜厚の銅膜17が形成される。このため、CMP法により銅膜17の平坦化を行う場合には、孔部13外の銅膜17をも研磨して除去することから、銅膜17の平坦化に時間を要するという問題があった。
特に、実装基板において絶縁膜12に形成された孔部13内に銅膜17を埋め込んで配線を形成する場合には、配線となる銅膜17の膜厚がミクロンオーダーで形成されるため、銅膜17の平坦化に要する時間が非常に長くなっていた。
【0007】
また、孔部13を埋め込む場合の銅膜17は孔部13の配置パターンの疎密に応じて、表面が平坦に形成されない傾向がある。
したがって、研磨する銅膜17の量が多くなるほど研磨残りが発生し、また、研磨残りが発生しないようにすると、過剰研磨されて、埋め込み配線のディッシングやエロージョンといった問題が発生していた。
【0008】
【課題を解決するための手段】
上記のような課題を解決するために、本発明の半導体装置の製造方法は、基板上の絶縁膜に孔部を形成する第1工程と、孔部の内壁を覆うように絶縁膜上にシードメタル層を形成する第2工程と、孔部の内壁に形成されたシードメタル層を残して、絶縁膜上方のシードメタル層を除去する第3工程と、めっき法によりシードメタル層上に選択的に銅膜を成長させて、孔部内に銅膜を埋め込む第4工程と、孔部から突出した銅膜を除去して平坦化する第5工程を行うことを特徴としている。
【0009】
このような半導体装置の製造方法によれば、孔部内にシードメタル層を残して、孔部外の絶縁膜上方のシードメタル層を除去し、めっき法によりシードメタル層上に選択的に銅膜を成長させて、孔部内に銅膜を埋め込んだ後、孔部から突出した銅膜を除去して平坦化することから、孔部外にも銅膜が形成される場合と比較して、銅膜の研磨量を少なくすることができる。このため、銅膜の平坦化に要する時間を短縮することができる。
また、銅膜の研磨量を少なくすることができることから、研磨残りの発生や過剰研磨によるディッシングやエロージョンを防ぐことが可能である。
【0010】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
(第1実施形態)
本発明の半導体装置の製造方法に係わる実施形態の一例を図1〜図2の製造工程断面図によって説明する。
【0011】
図1(a)に示すように通常のLSIプロセスにより、基板11(例えばシリコン基板)上に素子形成などを行った後、絶縁膜12を成膜する。
なお、ここでの図示は省略したが、基板11の表面には導電層がパターン形成されていることとする。
次にレジストパターン(図示せず)をマスクに用いた反応性エッチングにより、上記導電層に接続させるための配線溝またはヴィアホールとなる孔部13を形成し、レジストパターンを除去する。
【0012】
次いで、図1(b)に示すように、孔部13の内壁を覆うように、絶縁膜12上に電極層14を形成する。電極層14は、後工程において銅膜を成膜する際の電解めっきの電極として用いられる。
電極層14としては、電解めっきにより孔部13内のシードメタル層15上に銅膜を選択的に成長させる際に、孔部13外で露出された電極層14に銅膜が付着しにくい材質であることが好ましい。
また、本実施形態では、後述するように、孔部13内に銅膜を埋め込むとともにシードメタル層15としても銅薄膜を用いるため、電極層14は銅の拡散を防ぐバリアメタルとしての機能も兼ねる必要がある。
【0013】
このような膜としては、例えば、タンタル、窒化タンタル、酸窒化タンタル、窒化タンタルシリコン、窒化チタン、酸窒化チタン、窒化チタンシリコン、窒化タングステン、酸窒化タングステン、窒化タングステンシリコン等の化合物を用いることができる。
上記の化合物の中でも特にタンタル系の化合物は銅の付着を防ぐ効果が高いため、好ましく、ここでは一例として、電極層14にタンタルを用いることとする。
【0014】
次に、電極層14の成膜に連続して、電極層14の表面に、例えば銅薄膜からなるシードメタル層15を形成する。
ここでは、シードメタル層15として銅との密着性の高い銅薄膜を用いることとするが、本発明はこれに限定されず、後工程で孔部13に埋め込む銅膜が付着し易い膜であればよい。
上述した電極層14およびシードメタル層15の成膜は、例えばスパッタ法や化学的気相成長(Chemical Vapor Deposition(CVD)法、蒸着法により行うことができる。
【0015】
次いで、図1(c)に示すように、孔部13内に形成されたシードメタル層15を覆うように、シードメタル層15上に例えば樹脂からなる保護膜16を形成する。
ここで、微細な孔部13において、保護膜16により孔部13が埋め込まれても構わない。
この保護膜16により、後工程で孔部13外のシードメタル層15を除去する場合に、孔部13内のシードメタル層15が保護される。
【0016】
そして、図1(d)に示すように、孔部13内の保護膜16を残して、孔部13外の絶縁膜12上方の保護膜16を例えば機械的研磨により除去する。
続いて、孔部13外の絶縁膜12上方のシードメタル層15を、例えばCMP法により研磨して除去し、孔部13外の電極層14を露出する。
ここでは、2段階の研磨により孔部13外の保護膜16とシードメタル層15を除去することとしたが、保護膜16とシードメタル層15とを1段階の研磨により除去してもよい。
【0017】
その後、図2(e)に示すように、酸素プラズマを用いたドライエッチング、または溶剤によるウェットエッチングにより孔部13内の保護膜16(前記図1(d)参照)を除去して、シードメタル層15を露出する。
【0018】
次に、図2(f)に示すように、電解めっき法によりシードメタル層15上に選択的に銅膜17を成長させて、孔部13内に銅膜17を埋め込む。
この際、孔部13外はシードメタル層15が形成されておらず、銅膜17の付着しにくい電極層14が露出されていることから、孔部13外には銅膜17が形成されず、孔部13内のみに銅膜17が埋め込まれる。
【0019】
次に、図2(g)に示すように、孔部13から突出した銅膜17をCMP法により研磨して除去し、銅膜17の平坦化を行う。
具体的には、孔部13外の電極層14と同じ高さになるまで研磨する。
【0020】
続いて、図2(h)に示すように、絶縁膜12の表面が露出されるまで、例えばCMP法により銅膜17(シードメタル層15も含む)および電極層14を研磨して除去する。
なお、ここでは、CMP法により絶縁膜12の表面が露出されるまで研磨することとしたが、本発明はこれに限定されず、ドライエッチングやウェットエッチングを用いてもよい。
このようにして、孔部13内に銅からなる配線またはヴィアを形成する。
【0021】
このような半導体装置の製造方法によれば、孔部13内にシードメタル層15を残して、孔部13外のシードメタル層15を除去し、シードメタル層15上に銅膜17を選択的に成長させて、孔部13内に銅膜17を埋め込んだ後、銅膜17の孔部13から突出した部分を除去して、銅膜17を平坦化することから、銅膜17の研磨量が少なくてよく、銅膜17の平坦化に要する時間を短縮することができる。
したがってTAT(Turn Around Time)が短縮化できることから、生産性の向上が図れる。
また、銅膜17の研磨量を少なくできることから、研磨残りの発生や過剰研磨によるディッシングやエロージョンを防ぐことが可能である。
【0022】
さらに、図1(d)に示すように、孔部13内に形成したシードメタル層15を覆うように、保護膜16を形成することから、孔部13外のシードメタル層15を除去する場合に、孔部13内のシードメタル層15が除去されないように保護することができる。
【0023】
なお、本実施形態ではシードメタル層15上に保護膜16を形成する例について説明したが、本発明はこれに限定されるものではなく、孔部13外のシードメタル層15を選択的に除去することができれば、保護膜16は形成しなくてもよい。
【0024】
また、本実施形態では電解めっき法により銅膜17を孔部13内に埋め込む例について説明したが、本発明はこれに限定されず、無電解めっき法によって形成してもよい。
ただし、実装基板に本発明を応用する場合には、電解めっき法の方が、ミクロンオーダーの膜厚であっても銅膜17を埋め込むのに時間を要さず、膜質も良質であることから、厚膜化に十分対応することができ好ましい。
また、本実施形態では電解めっき法により銅膜を成膜したため、電極層14を形成したが、無電解めっき法であれば電極層14を形成しなくてもよく、この場合には、シードメタル層15を、銅の密着性に優れるとともに銅の拡散を防ぐような材質で形成すればよい。
【0025】
また、本実施形態では、シリコン基板等の半導体基板(基板11)に配線またはヴィアを形成する例について説明したが、本発明はこれに限定されず、再配線やスーパーコネクト等、実装基板において銅配線を形成する場合にも用いることができる。
ここで、図3(a)に実装基板に用いる一例として、フリップチップ型マルチチップモジュールの概要構成図を示す。
この図に示すマルチチップモジュールは、多層配線層(図示せず)を備えた基板21上にフリップチップ接続にて2つのLSI22が横並びに搭載され、アンダーフィル23により樹脂封止されている。
また基板21の下部には接続端子となる複数のはんだボール24が形成されている。
【0026】
ここで、図3(b)の要部拡大図に示すように、実装基板21には例えばセラミックからなる基板31上に多層配線層32が形成されていることとする。
なお、ここでの図示は省略したが、基板31の下部には、はんだボール24(前記図3(a)参照)が形成されており、基板31の内部には、はんだボール24と導通可能な配線パターンが形成されていることとする。
【0027】
上記の多層配線層32を形成する場合には、導電層33がパターン形成された基板31上にミクロンオーダーの絶縁膜34を形成し、この絶縁膜34に上記導電層33に接続するための配線溝またはヴィアホールとなる孔部35を形成する。
ここで、孔部35は、配線溝の底部に連続してヴィアホールが形成されたような段差を有する孔部35aであってもよい。
【0028】
この孔部35(孔部35aも含む)に上述した実施形態と同様に、電極層(図示せず)およびシードメタル層(図示せず)を形成し、孔部35内のみにシードメタル層を残して、シードメタル層上に銅膜36を選択的に成長させる。
銅膜36は絶縁膜34に形成された孔部35の深さに応じた膜厚を有しており、ここでは絶縁膜34をミクロンオーダーで形成していることから、銅膜36もミクロンオーダーで形成される。
【0029】
その後、孔部35から突出した銅膜36を除去して平坦化した後、絶縁膜34の表面が露出するまで、銅膜36(シードメタル層も含む)、電極層、を除去し、孔部35内に配線またはヴィアを形成する。
そして、絶縁膜34上にさらに絶縁膜34を形成し、同様の方法で配線またはヴィアを形成する工程を繰り返し、多層配線層32を形成する。
【0030】
このように実装基板に本発明を適用する場合には、銅膜36の膜厚が厚いことから、孔部35内のみに銅膜36を埋め込むことにより、銅膜36の研磨量を少なくすることができ、銅膜36の平坦化に要する時間を大幅に減少することができる。
また、段差を有した孔部35a内に、いわゆるデュアルダマシン法により銅膜37を埋め込む場合には、その孔部35の深さに応じて銅膜36が厚く形成されるが、この場合においても、本発明によれば、銅膜36の研磨量を少なくすることができるため、銅膜36の平坦化に要する時間を短縮することができる。
【0031】
また、基板31に凹凸があった場合においても、銅膜36の研磨量を少なくできることで、研磨残りの発生や過剰研磨によるディッシングやエロージョンを防ぐことができ、平坦化が容易である。
【0032】
本発明は実装基板における多層配線層32を形成する場合に有効であり、このような多層配線層32を例えば別の基板で形成した後、多層配線層32のみを回路基板に転写させて用いることもできる。
【0033】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、孔部内のシードメタル層上に選択的に銅膜を成膜させて、孔部内に銅膜を埋め込んだ後、孔部から突出した銅膜を除去して平坦化することから、銅膜の研磨量を少なくすることができるため、平坦化に要する時間を短縮することができる。これによりTATを短縮化できるため、生産性の向上が図れる。
また、銅膜の研磨量を少なくすることができるため、研磨残りの発生や過剰研磨によるディッシングやエロージョンを防ぐことができることから、平坦化が容易であり、多層配線層も容易に形成することが可能である。
【0034】
特に、実装基板においては、銅膜がミクロンオーダーで形成されることから、銅膜の研磨量を少なくなることで、平坦化に要する時間を大幅に短縮することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法に係る実施形態の一例を示す製造工程断面図(その1)である。
【図2】本発明の半導体装置の製造方法に係る実施形態の一例を示す製造工程断面図(その2)である。
【図3】本発明の半導体装置の製造方法を実装基板に適用した場合の一例を示す概要構成図(a)および要部拡大図(b)である。
【図4】従来の技術における半導体装置の製造方法を示す製造工程断面図である。
【符号の説明】
11,31…基板、12,34…絶縁膜、13,35…孔部、14…電極層、15…シードメタル層、16…保護膜、17,36…銅膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a semiconductor having a process of forming wirings and vias by burying a copper film in wiring grooves and connection holes formed in an insulating film and flattening the copper film. The present invention relates to a device manufacturing method.
[0002]
[Prior art]
Due to the high integration of LSIs, internal wirings are becoming finer and multilayered, and accordingly, flattening technology at the time of forming wirings, processing of fine wirings, and securing reliability have become important issues. As one of means for solving these problems, an embedded wiring technique such as a damascene method has been studied and partially developed. In particular, attention has been paid to an embedded wiring technology using copper, which aims at high-speed operation and low power consumption, and mass production has been partially started.
[0003]
According to such an embedded wiring technique, as shown in FIG. 4A, an
Then, as shown in FIG. 4B, after the
[0004]
Next, as shown in FIG. 4C, the
Then, as shown in FIG. 4D, the
Thus, a wiring or a via is formed in the
[0005]
The above-described embedded wiring technology using copper is used not only for LSI chips but also for packaging technology for packages and boards.
[0006]
[Problems to be solved by the invention]
However, when the
In particular, when a wiring is formed by embedding the
[0007]
Further, the
Therefore, as the amount of the
[0008]
[Means for Solving the Problems]
In order to solve the above problems, a method of manufacturing a semiconductor device according to the present invention includes a first step of forming a hole in an insulating film on a substrate, and a step of forming a seed on the insulating film so as to cover an inner wall of the hole. A second step of forming a metal layer, a third step of removing the seed metal layer above the insulating film while leaving the seed metal layer formed on the inner wall of the hole, and a selective step on the seed metal layer by plating. And a fifth step of growing a copper film and burying the copper film in the hole, and a fifth step of removing the copper film protruding from the hole and planarizing the copper film.
[0009]
According to such a method of manufacturing a semiconductor device, the seed metal layer is removed inside the hole, the seed metal layer above the insulating film outside the hole is removed, and a copper film is selectively formed on the seed metal layer by plating. After the copper film is embedded in the hole, the copper film protruding from the hole is removed and flattened, so that the copper film is formed even outside the hole. The polishing amount of the film can be reduced. Therefore, the time required for flattening the copper film can be reduced.
Further, since the polishing amount of the copper film can be reduced, it is possible to prevent the occurrence of unpolished residue and dishing or erosion due to excessive polishing.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(1st Embodiment)
An example of an embodiment according to a method of manufacturing a semiconductor device of the present invention will be described with reference to manufacturing process sectional views of FIGS.
[0011]
As shown in FIG. 1A, an element is formed on a substrate 11 (for example, a silicon substrate) by a normal LSI process, and then an
Although illustration is omitted here, it is assumed that a conductive layer is pattern-formed on the surface of the
Next,
[0012]
Next, as shown in FIG. 1B, an
The
Further, in the present embodiment, as described later, since a copper film is embedded in the
[0013]
As such a film, for example, a compound such as tantalum, tantalum nitride, tantalum oxynitride, tantalum silicon nitride, titanium nitride, titanium oxynitride, titanium silicon nitride, tungsten nitride, tungsten oxynitride, or tungsten silicon nitride can be used. it can.
Among the above compounds, a tantalum-based compound is particularly preferable because it has a high effect of preventing copper from adhering. Here, for example, tantalum is used for the
[0014]
Next, a
Here, a copper thin film having high adhesion to copper is used as the
The above-described
[0015]
Next, as shown in FIG. 1C, a
Here, in the
The
[0016]
Then, as shown in FIG. 1D, the
Subsequently, the
Here, the
[0017]
Thereafter, as shown in FIG. 2E, the protective film 16 (see FIG. 1D) in the
[0018]
Next, as shown in FIG. 2F, a
At this time, since the
[0019]
Next, as shown in FIG. 2G, the
Specifically, polishing is performed until the height of the
[0020]
Subsequently, as shown in FIG. 2H, the copper film 17 (including the seed metal layer 15) and the
Here, the polishing is performed until the surface of the insulating
Thus, a wiring or a via made of copper is formed in the
[0021]
According to such a method of manufacturing a semiconductor device, the
Therefore, since TAT (Turn Around Time) can be shortened, productivity can be improved.
Further, since the amount of polishing of the
[0022]
Further, as shown in FIG. 1D, since the
[0023]
In this embodiment, an example in which the
[0024]
In the present embodiment, the example in which the
However, when the present invention is applied to a mounting substrate, the electrolytic plating method does not require much time to embed the
In the present embodiment, the
[0025]
Further, in the present embodiment, an example in which wirings or vias are formed on a semiconductor substrate (substrate 11) such as a silicon substrate has been described. However, the present invention is not limited to this. It can also be used for forming wiring.
Here, FIG. 3A shows a schematic configuration diagram of a flip-chip type multi-chip module as an example used for a mounting substrate.
In the multi-chip module shown in this figure, two
A plurality of
[0026]
Here, as shown in an enlarged view of a main part of FIG. 3B, it is assumed that a
Although illustration is omitted here, a solder ball 24 (see FIG. 3A) is formed at a lower portion of the
[0027]
When the above-mentioned
Here, the
[0028]
An electrode layer (not shown) and a seed metal layer (not shown) are formed in the hole 35 (including the
The
[0029]
Then, after the
Then, the insulating film 34 is further formed on the insulating film 34, and the step of forming wirings or vias by the same method is repeated to form the
[0030]
When the present invention is applied to the mounting substrate as described above, since the thickness of the
Further, when the
[0031]
Further, even when the
[0032]
The present invention is effective when the
[0033]
【The invention's effect】
As described above, according to the method for manufacturing a semiconductor device of the present invention, a copper film is selectively formed on the seed metal layer in the hole, and the copper film is buried in the hole. Since the protruding copper film is removed and planarized, the amount of polishing of the copper film can be reduced, so that the time required for planarization can be reduced. As a result, the TAT can be shortened, so that productivity can be improved.
In addition, since the polishing amount of the copper film can be reduced, dishing and erosion due to generation of unpolished residue and excessive polishing can be prevented, flattening is easy, and a multilayer wiring layer can be easily formed. It is possible.
[0034]
In particular, since the copper film is formed on the order of microns on the mounting substrate, the time required for planarization can be greatly reduced by reducing the polishing amount of the copper film.
[Brief description of the drawings]
FIG. 1 is a sectional view (part 1) of a manufacturing process showing an example of an embodiment according to a method of manufacturing a semiconductor device of the present invention.
FIG. 2 is a cross-sectional view (part 2) illustrating an example of an embodiment of the method for manufacturing a semiconductor device according to the present invention;
FIGS. 3A and 3B are a schematic configuration diagram showing an example of a case where the method for manufacturing a semiconductor device of the present invention is applied to a mounting board, and an enlarged view of a main part, respectively.
FIG. 4 is a manufacturing process sectional view showing a method of manufacturing a semiconductor device according to a conventional technique.
[Explanation of symbols]
11, 31: substrate, 12, 34: insulating film, 13, 35: hole, 14: electrode layer, 15: seed metal layer, 16: protective film, 17, 36: copper film
Claims (3)
前記孔部の内壁を覆うように前記絶縁膜上にシードメタル層を形成する第2工程と、
前記孔部の内壁に形成された前記シードメタル層を残して、前記絶縁膜上方の前記シードメタル層を除去する第3工程と、
めっき法により前記シードメタル層上に選択的に銅膜を成長させて、前記孔部内に前記銅膜を埋め込む第4工程と、
前記孔部から突出した前記銅膜を除去して平坦化する第5工程とを行う
ことを特徴とする半導体装置の製造方法。A first step of forming a hole in the insulating film on the substrate;
A second step of forming a seed metal layer on the insulating film so as to cover an inner wall of the hole;
A third step of removing the seed metal layer above the insulating film while leaving the seed metal layer formed on the inner wall of the hole;
A fourth step of selectively growing a copper film on the seed metal layer by plating and embedding the copper film in the hole;
A step of removing the copper film protruding from the hole and planarizing the copper film.
前記シードメタル層が形成された前記孔部の内壁を覆うように、前記シードメタル層上に保護膜を形成した後、前記孔部の内壁に形成された前記保護膜を残して、前記絶縁膜上方の前記保護膜を除去する工程を行い、
前記第3工程と前記第4工程の間に、
前記孔部内に残した保護膜を除去する工程を行う
ことを特徴とする請求項1記載の半導体装置の製造方法。Between the second step and the third step,
After forming a protective film on the seed metal layer so as to cover the inner wall of the hole in which the seed metal layer is formed, the insulating film is formed while leaving the protective film formed on the inner wall of the hole. Performing a step of removing the upper protective film,
Between the third step and the fourth step,
2. The method according to claim 1, wherein a step of removing a protective film left in the hole is performed.
前記孔部を覆うように前記絶縁膜上に電極層を形成する工程を行い、
前記第2工程では、前記電極層が形成された前記孔部の内壁を覆うように、前記電極層上にシードメタル層を形成し、
前記第4工程では、電解めっき法により前記孔部内に銅膜を埋め込むこと
を特徴とする請求項1記載の半導体装置の製造方法。Between the first step and the second step,
Performing a step of forming an electrode layer on the insulating film so as to cover the hole,
In the second step, a seed metal layer is formed on the electrode layer so as to cover an inner wall of the hole in which the electrode layer is formed,
2. The method according to claim 1, wherein, in the fourth step, a copper film is buried in the hole by electrolytic plating.
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