【０００１】
【発明の属する技術分野】
この発明は、電気的に書換可能なメモリを内蔵している半導体集積回路に関するものである。
【０００２】
【従来の技術】
図５は従来の半導体集積回路を示す構成図であり、図において、１はＬＳＩ、２はフラッシュメモリ１１の製品検査を実施する際にコマンドを発行するテスタ、３はＬＳＩ１の内部バス、４はフラッシュメモリ１１のテスト機能を有するメモリ装置、１１は電気的に書換可能なフラッシュメモリ、１２はテスタ２からコマンドの発行を受けると、そのコマンドに応じてフラッシュメモリ１１に対するデータの書込処理又は消去処理を実行する処理実行部、１３は処理実行部１２による処理の動作判定を実施し、その判定結果をステータスレジスタ１４に格納する動作判定部、１４は動作判定部１３の判定結果を格納するステータスレジスタである。
【０００３】
次に動作について説明する。
フラッシュメモリ１１の製品検査を実施する場合、図６に示すように、テスタ２が内部バス３を介して、例えば、データの消去を指示するコマンドをメモリ装置４に出力する。
メモリ装置４の処理実行部１２は、テスタ２からデータの消去を指示するコマンドの発行を受けると、そのフラッシュメモリ１１に格納されているデータの消去を実行する。
【０００４】
なお、処理実行部１２は、テスタ２からコマンドの発行を受けると、図６に示すように、内部動作中であることをテスタ２に知らせるため、ライトイネーブル信号ＷＥＢの立ち上がりに同期して、レディ／ビジー信号の信号レベルをＨレベルからＬレベルに遷移させる。
テスタ２は、レディ／ビジー信号の信号レベルがＨレベルからＬレベルに遷移すると、メモリ装置４が内部動作中であることを認識して待機状態となる。
【０００５】
メモリ装置４の動作判定部１３は、処理実行部１２がデータの消去を開始すると、例えば、ベリファイチェック等を実施することにより、処理実行部１２による処理の動作判定を実施して、その判定結果をステータスレジスタ１４に格納する。例えば、処理実行部１２による処理の動作が正常である場合、フラッシュメモリ１１が良品であることを示す“８０”のコードを判定結果としてステータスレジスタ１４に格納する。一方、処理実行部１２による処理の動作が正常でない場合、フラッシュメモリ１１が不良品であることを示す“Ａ０”のコードを判定結果としてステータスレジスタ１４に格納する。
【０００６】
なお、処理実行部１２は、動作判定部１３の動作判定が完了すると、図６に示すように、非動作中であることをテスタ２に知らせるためレディ／ビジー信号の信号レベルをＬレベルからＨレベルに遷移させる。
テスタ２は、レディ／ビジー信号の信号レベルがＬレベルからＨレベルに遷移すると、Ｌレベルのアウトプットイネーブル信号ＯＥＢをメモリ装置４に出力することにより、ステータスレジスタ１４に格納されている判定結果を読み出して、フラッシュメモリ１１が良品であるか、不良品であるかを判定する。
【０００７】
ここで、メモリ装置４の内部動作時間は、コマンドの種類によっても異なるが、例えば、コマンドがデータの消去を指示するコマンドである場合、フラッシュメモリ１１の全領域が５１２Ｋバイト程度であるとすると、数秒程度（約４〜５秒）の時間になる。
【０００８】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、メモリ装置４が内部動作中になると、テスタ２が待機状態に移行し、この間、フラッシュメモリ１１以外のブロック（例えば、ＬＳＩ１に搭載されているＲＡＭ）の良品判定を実施することができない。このため、テスタ２のテスト効率が劣化するなどの課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、テスタのテスト効率を高めることができる半導体集積回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る半導体集積回路は、処理実行手段が書込処理又は消去処理を開始すると、その書込処理又は消去処理が完了するまでの間、メモリ以外のその他の回路ブロックに対してコマンドを発行して、その他の回路ブロックのテストを行うようにしたものである。
【００１１】
この発明に係る半導体集積回路は、処理実行手段が書込処理又は消去処理を開始すると、処理実行手段を内部バスと切り離して、メモリ以外のその他の回路ブロックを内部バスに接続するようにしたものである。
【００１２】
この発明に係る半導体集積回路は、メモリがフラッシュメモリであるようにしたものである。
【００１３】
この発明に係る半導体集積回路は、処理実行手段が書込処理又は消去処理を開始すると、その処理実行手段を内部バスと切り離して、ＲＡＭに対してコマンドを発行して、そのＲＡＭの読み出しテストを実施するようにしたものである。
【００１４】
この発明に係る半導体集積回路は、処理実行手段が書込処理又は消去処理を開始すると、その処理実行手段を内部バスと切り離して、タイマーに対してコマンドを発行して、そのタイマーのカウントテストを実施するようにしたものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路を示す構成図であり、図において、２１はＬＳＩ、２２はフラッシュメモリ３１の製品検査を実施する際にコマンドを発行し、また、メモリ装置２４が内部動作中になるとＲＡＭ３７にコマンドを発行して、そのＲＡＭ３７の読み出しテストを実施するテスタ（コマンド発行手段）、２３はＬＳＩ２１の内部バス、２４はフラッシュメモリ３１のテスト機能を有するメモリ装置、３１は電気的に書換可能なフラッシュメモリ（メモリ）である。
【００１６】
３２はテスタ２２からコマンドの発行を受けると、そのコマンドに応じてフラッシュメモリ３１に対するデータの書込処理又は消去処理を実行する処理実行部（処理実行手段）、３３は処理実行部３２による処理の動作判定を実施し、その判定結果をステータスレジスタ３４に格納する動作判定部（動作判定手段）、３４は動作判定部３３の判定結果を格納するステータスレジスタ、３５はテスタ２２から出力されるバス切換信号の信号レベルがＨレベルのときに限りオン状態になるスイッチ、３６はテスタ２２から出力されるバス切換信号の信号レベルがＬレベルのときに限りオン状態になるスイッチ、３７は第２の検査対象であるＲＡＭ（メモリ以外のその他の回路ブロック）である。
【００１７】
次に動作について説明する。
フラッシュメモリ３１の製品検査を実施する場合、図２に示すように、テスタ２２が内部バス２３を介して、例えば、データの消去を指示するコマンドをメモリ装置２４に出力する。
なお、テスタ２２から出力されるバス切換信号の信号レベルは、レディ／ビジー信号の信号レベルがＨレベルのときはＨレベル、レディ／ビジー信号の信号レベルがＬレベルのときはＬレベルとなるが、この段階では、メモリ装置２４は非動作中であるため、レディ／ビジー信号の信号レベルがＨレベルである。このため、バス切換信号の信号レベルがＨレベルとなり、スイッチ３５がオン状態になるため（スイッチ３６はオフ状態）、テスタ２２により発行されたコマンドは、内部バス２３を介してメモリ装置２４に出力される。
【００１８】
メモリ装置２４の処理実行部３２は、テスタ２２からデータの消去を指示するコマンドの発行を受けると、そのフラッシュメモリ３１に格納されているデータの消去を開始する。なお、テスタ２２からデータの書込を指示するコマンドの発行を受けると、そのフラッシュメモリ３１に対してデータの書込を開始する。
メモリ装置２４の動作判定部３３は、処理実行部３２がデータの消去を開始すると、例えば、ベリファイチェック等を実施することにより、処理実行部３２による処理の動作判定を実施し、その判定結果をステータスレジスタ３４に格納する。例えば、処理実行部３２による処理の動作が正常である場合、フラッシュメモリ３１が良品であることを示す“８０”のコードを判定結果としてステータスレジスタ３４に格納する。一方、処理実行部３２による処理の動作が正常でない場合、フラッシュメモリ３１が不良品であることを示す“Ａ０”のコードを判定結果としてステータスレジスタ３４に格納する。
【００１９】
なお、メモリ装置２４の処理実行部３２は、テスタ２２からコマンドの発行を受けると、上述したようにデータの消去を開始するが、この際、内部動作中であることをテスタ２２に知らせるため、ライトイネーブル信号ＷＥＢの立ち上がりに同期して、レディ／ビジー信号の信号レベルをＨレベルからＬレベルに遷移させる。
【００２０】
テスタ２２は、レディ／ビジー信号の信号レベルがＨレベルからＬレベルに遷移すると、メモリ装置２４が内部動作中であることを認識する。
そして、メモリ装置２４が内部動作中であることを認識すると、メモリ装置２４の動作が完了するまでの間、第２の検査対象であるＲＡＭ３７の読み出してテストを行うため、バス切換信号の信号レベルをＬレベルにして、スイッチ３６をオン状態、スイッチ３５をオフ状態にする。
【００２１】
これにより、メモリ装置２４が内部バス２３から切り離されて、ＲＡＭ３７が内部バス２３に接続されるので、テスタ２２は、ＲＡＭ３７にコマンドを発行して、そのＲＡＭ３７の読み出しテストを実施する。
なお、ＲＡＭ３７の読み出しテストは、テスタクロックにもよるが、約数１００ｍｓ〜１秒程度で終了するため、動作判定部３３の動作判定が完了する前に終了することができる。
【００２２】
テスタ２２は、その後、動作判定部３３の動作判定が完了して、処理実行部３２がレディ／ビジー信号の信号レベルをＬレベルからＨレベルに遷移させると、Ｌレベルのアウトプットイネーブル信号ＯＥＢをメモリ装置２４に出力することにより、ステータスレジスタ３４に格納されている判定結果を読み出して、フラッシュメモリ３１が良品であるか、不良品であるかを判定する。
【００２３】
以上で明らかなように、この実施の形態１によれば、処理実行部３２が書込処理又は消去処理を開始すると、その書込処理又は消去処理が完了するまでの間、ＲＡＭ３７に対してコマンドを発行して、そのＲＡＭ３７の読み出しテストを行うように構成したので、テスタ２２のテスト効率を高めることができる効果を奏する。
【００２４】
実施の形態２．
上記実施の形態１では、テスタ２２がレディ／ビジー信号の信号レベルに応じてバス切換信号の信号レベルを変更するものについて示したが、図３に示すように、処理実行部３２から出力されるレディ／ビジー信号をスイッチ３５，３６に与えるようにしてもよい。
これにより、バス切換信号が不要になるため、ＬＳＩ２１とテスタ２２におけるバス切換信号用の専用ピンを削除することができる効果を奏する。
【００２５】
実施の形態３．
上記実施の形態１では、第２の検査対象がＲＡＭ３７であるものについて示したが、図４に示すように、第２の検査対象をタイマー３８としてもよい。
この場合、テスタ２２は、メモリ装置２４が内部動作中になると、タイマー３８に対してコマンドを発行して、そのタイマー３８のカウントテストを実施する。例えば、コマンド発行前後のタイマー３８のカウント値を確認して、正常にカウント値が更新されているか否かを検査する。
この実施の形態３によれば、メモリ装置２４が内部動作中のとき、タイマー３８のカウントテストを実施することができるため、テスタ２２のテスト効率を高めることができる効果を奏する。
【００２６】
【発明の効果】
以上のように、この発明によれば、処理実行手段が書込処理又は消去処理を開始すると、その書込処理又は消去処理が完了するまでの間、メモリ以外のその他の回路ブロックに対してコマンドを発行して、その他の回路ブロックのテストを行うように構成したので、テスタのテスト効率を高めることができる効果がある。
【００２７】
この発明によれば、処理実行手段が書込処理又は消去処理を開始すると、処理実行手段を内部バスと切り離して、メモリ以外のその他の回路ブロックを内部バスに接続するように構成したので、構成の複雑化を招くことなく、メモリ以外のブロックをテストすることができる効果がある。
【００２８】
この発明によれば、メモリがフラッシュメモリであるように構成したので、フラッシュメモリの製品検査を実施することができる効果がある。
【００２９】
この発明によれば、処理実行手段が書込処理又は消去処理を開始すると、その処理実行手段を内部バスと切り離して、ＲＡＭに対してコマンドを発行して、そのＲＡＭの読み出しテストを実施するように構成したので、フラッシュメモリの製品検査の際、ＲＡＭの読み出しテストを実施することができる効果がある。
【００３０】
この発明によれば、処理実行手段が書込処理又は消去処理を開始すると、その処理実行手段を内部バスと切り離して、タイマーに対してコマンドを発行して、そのタイマーのカウントテストを実施するように構成したので、フラッシュメモリの製品検査の際、タイマーのカウントテストを実施することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体集積回路を示す構成図である。
【図２】各種信号のタイミングを示す説明図である。
【図３】この発明の実施の形態２による半導体集積回路を示す構成図である。
【図４】この発明の実施の形態３による半導体集積回路を示す構成図である。
【図５】従来の半導体集積回路を示す構成図である。
【図６】各種信号のタイミングを示す説明図である。
【符号の説明】
２１ ＬＳＩ、２２ テスタ（コマンド発行手段）、２３ 内部バス、２４ メモリ装置、３１ フラッシュメモリ（メモリ）、３２ 処理実行部（処理実行手段）、３３ 動作判定部（動作判定手段）、３４ ステータスレジスタ、３５スイッチ、３６ スイッチ、３７ ＲＡＭ（メモリ以外のその他の回路ブロック）、３８ タイマー（メモリ以外のその他の回路ブロック）。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit having a built-in electrically rewritable memory.
[0002]
[Prior art]
FIG. 5 is a configuration diagram showing a conventional semiconductor integrated circuit. In the figure, 1 is an LSI, 2 is a tester that issues a command when performing a product inspection of the flash memory 11, 3 is an internal bus of the LSI 1, and 4 is A memory device having a test function for the flash memory 11; 11 an electrically rewritable flash memory; and 12 a write or erase of data in the flash memory 11 according to the command when a command is issued from the tester 2. A process execution unit 13 for executing the process performs an operation determination of the process by the process execution unit 12, and stores the determination result in the status register 14. A status storage unit 14 stores the determination result of the operation determination unit 13. It is a register.
[0003]
Next, the operation will be described.
When the product inspection of the flash memory 11 is performed, the tester 2 outputs, for example, a command for instructing data erasure to the memory device 4 via the internal bus 3 as shown in FIG.
Upon receiving a command to erase data from the tester 2, the process execution unit 12 of the memory device 4 erases the data stored in the flash memory 11.
[0004]
When the command is issued from the tester 2, the process execution unit 12 synchronizes with the rising of the write enable signal WEB to notify the tester 2 that the internal operation is being performed, as shown in FIG. / The signal level of the busy signal is changed from H level to L level.
When the signal level of the ready / busy signal transitions from the H level to the L level, the tester 2 recognizes that the memory device 4 is operating internally and enters a standby state.
[0005]
When the process execution unit 12 starts erasing data, the operation determination unit 13 of the memory device 4 performs an operation determination of the process by the process execution unit 12 by performing, for example, a verify check, and determines the determination result. Is stored in the status register 14. For example, when the operation of the process by the process execution unit 12 is normal, a code of “80” indicating that the flash memory 11 is non-defective is stored in the status register 14 as a determination result. On the other hand, when the operation of the process by the process execution unit 12 is not normal, the code of “A0” indicating that the flash memory 11 is defective is stored in the status register 14 as a determination result.
[0006]
When the operation determining unit 13 completes the operation determination, the process execution unit 12 changes the signal level of the ready / busy signal from the L level to the H level to notify the tester 2 that the operation is not performed, as shown in FIG. Transition to a level.
When the signal level of the ready / busy signal transitions from the L level to the H level, the tester 2 outputs an L level output enable signal OEB to the memory device 4 to thereby determine the determination result stored in the status register 14. By reading, it is determined whether the flash memory 11 is a good product or a bad product.
[0007]
Here, the internal operation time of the memory device 4 varies depending on the type of the command. For example, when the command is a command for instructing data erasure, if the entire area of the flash memory 11 is about 512 Kbytes, It takes about several seconds (about 4 to 5 seconds).
[0008]
[Problems to be solved by the invention]
Since the conventional semiconductor integrated circuit is configured as described above, when the memory device 4 is operating internally, the tester 2 shifts to a standby state, during which the blocks other than the flash memory 11 (for example, mounted on the LSI 1). Non-defective product) cannot be determined. For this reason, there is a problem that the test efficiency of the tester 2 is deteriorated.
[0009]
The present invention has been made to solve the above problems, and has as its object to obtain a semiconductor integrated circuit that can increase the test efficiency of a tester.
[0010]
[Means for Solving the Problems]
In the semiconductor integrated circuit according to the present invention, when the processing execution means starts the writing or erasing processing, a command is issued to other circuit blocks other than the memory until the writing or erasing processing is completed. Then, other circuit blocks are tested.
[0011]
In a semiconductor integrated circuit according to the present invention, when a process execution unit starts a writing process or an erasing process, the process execution unit is separated from an internal bus and other circuit blocks other than the memory are connected to the internal bus. It is.
[0012]
In a semiconductor integrated circuit according to the present invention, the memory is a flash memory.
[0013]
In the semiconductor integrated circuit according to the present invention, when the processing execution means starts the writing processing or the erasing processing, the processing execution means is disconnected from the internal bus, a command is issued to the RAM, and the reading test of the RAM is performed. It is intended to be implemented.
[0014]
In the semiconductor integrated circuit according to the present invention, when the processing execution means starts the writing processing or the erasing processing, the processing execution means is disconnected from the internal bus, a command is issued to the timer, and the count test of the timer is performed. It is intended to be implemented.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described.
Embodiment 1 FIG.
FIG. 1 is a configuration diagram showing a semiconductor integrated circuit according to a first embodiment of the present invention. In the figure, reference numeral 21 denotes an LSI, 22 denotes a command for executing a product inspection of a flash memory 31, and a memory device. A tester (command issuing means) for issuing a command to the RAM 37 to execute a read test of the RAM 37 when the internal memory 24 is operating, a reference numeral 23 for an internal bus of the LSI 21, a memory device 24 having a test function for the flash memory 31, Reference numeral 31 denotes an electrically rewritable flash memory (memory).
[0016]
When a command is issued from the tester 22, a process execution unit (process execution unit) 32 executes a process of writing or erasing data in the flash memory 31 in response to the command, and a process execution unit 33 executes processing of the process execution unit 32. An operation determination unit (operation determination unit) for performing an operation determination and storing the determination result in the status register 34, a status register 34 for storing the determination result of the operation determination unit 33, and a bus switch 35 output from the tester 22. A switch that is turned on only when the signal level of the signal is H level, a switch 36 that is turned on only when the signal level of the bus switching signal output from the tester 22 is L level, and 37 is a second test The target RAM (other circuit blocks other than the memory).
[0017]
Next, the operation will be described.
When the product inspection of the flash memory 31 is performed, the tester 22 outputs, for example, a command to instruct data erasure to the memory device 24 via the internal bus 23 as shown in FIG.
The signal level of the bus switching signal output from the tester 22 is H level when the signal level of the ready / busy signal is H level, and is L level when the signal level of the ready / busy signal is L level. At this stage, since the memory device 24 is not operating, the signal level of the ready / busy signal is at the H level. As a result, the signal level of the bus switching signal becomes H level and the switch 35 is turned on (the switch 36 is turned off), so that the command issued by the tester 22 is output to the memory device 24 via the internal bus 23. Is done.
[0018]
When the processing execution unit 32 of the memory device 24 receives the command from the tester 22 to instruct data erasure, it starts erasing data stored in the flash memory 31. When receiving a command to instruct data writing from tester 22, data writing to flash memory 31 is started.
When the process execution unit 32 starts erasing data, the operation determination unit 33 of the memory device 24 performs an operation determination of the process by the process execution unit 32 by performing, for example, a verify check, and determines the determination result. It is stored in the status register 34. For example, when the operation of the process by the process executing unit 32 is normal, a code of “80” indicating that the flash memory 31 is non-defective is stored in the status register 34 as a determination result. On the other hand, when the operation of the process by the process execution unit 32 is not normal, the code of “A0” indicating that the flash memory 31 is defective is stored in the status register 34 as a determination result.
[0019]
When the process execution unit 32 of the memory device 24 receives the command from the tester 22, it starts erasing the data as described above. At this time, in order to inform the tester 22 that the internal operation is being performed, In synchronization with the rise of the write enable signal WEB, the signal level of the ready / busy signal changes from the H level to the L level.
[0020]
When the signal level of the ready / busy signal changes from the H level to the L level, the tester 22 recognizes that the memory device 24 is operating internally.
When the memory device 24 recognizes that the internal operation of the memory device 24 is in progress, it reads out the RAM 37 to be inspected and performs a test until the operation of the memory device 24 is completed. Is set to the L level, the switch 36 is turned on, and the switch 35 is turned off.
[0021]
As a result, the memory device 24 is disconnected from the internal bus 23 and the RAM 37 is connected to the internal bus 23. Therefore, the tester 22 issues a command to the RAM 37 and performs a read test of the RAM 37.
Note that the read test of the RAM 37 is completed in about several hundreds of milliseconds to one second, depending on the tester clock, and thus can be completed before the operation determination of the operation determination unit 33 is completed.
[0022]
After that, the tester 22 completes the operation determination of the operation determining unit 33, and when the processing executing unit 32 changes the signal level of the ready / busy signal from the L level to the H level, the tester 22 changes the output enable signal OEB of the L level. By outputting the result to the memory device 24, the determination result stored in the status register 34 is read, and it is determined whether the flash memory 31 is a non-defective product or a defective product.
[0023]
As is apparent from the above, according to the first embodiment, when the process execution unit 32 starts the writing process or the erasing process, the command is sent to the RAM 37 until the writing process or the erasing process is completed. Is issued to perform a read test of the RAM 37, so that the test efficiency of the tester 22 can be improved.
[0024]
Embodiment 2 FIG.
In the first embodiment, the case where the tester 22 changes the signal level of the bus switching signal in accordance with the signal level of the ready / busy signal has been described. However, as shown in FIG. A ready / busy signal may be given to the switches 35 and 36.
This eliminates the need for a bus switching signal, and has the effect of eliminating the bus switching signal dedicated pins in the LSI 21 and the tester 22.
[0025]
Embodiment 3 FIG.
In the first embodiment, the case where the second inspection target is the RAM 37 is described. However, the second inspection target may be the timer 38 as shown in FIG.
In this case, when the memory device 24 is operating internally, the tester 22 issues a command to the timer 38 and performs a count test of the timer 38. For example, the count value of the timer 38 before and after the command is issued is checked to check whether the count value is updated normally.
According to the third embodiment, since the count test of the timer 38 can be performed when the memory device 24 is operating internally, the test efficiency of the tester 22 can be improved.
[0026]
【The invention's effect】
As described above, according to the present invention, when the processing execution unit starts the writing process or the erasing process, the command is sent to other circuit blocks other than the memory until the writing process or the erasing process is completed. Is issued to test the other circuit blocks, so that there is an effect that the test efficiency of the tester can be improved.
[0027]
According to the present invention, when the processing execution means starts the writing processing or the erasing processing, the processing execution means is separated from the internal bus, and other circuit blocks other than the memory are connected to the internal bus. This makes it possible to test blocks other than the memory without complicating the operation.
[0028]
According to the present invention, since the memory is configured to be a flash memory, there is an effect that a product inspection of the flash memory can be performed.
[0029]
According to the present invention, when the processing execution means starts the writing processing or the erasing processing, the processing execution means is disconnected from the internal bus, a command is issued to the RAM, and a reading test of the RAM is performed. Therefore, there is an effect that a read test of the RAM can be performed at the time of product inspection of the flash memory.
[0030]
According to this invention, when the processing execution means starts the writing processing or the erasing processing, the processing execution means is disconnected from the internal bus, a command is issued to the timer, and a count test of the timer is performed. Therefore, there is an effect that a count test of a timer can be performed at the time of product inspection of a flash memory.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing a semiconductor integrated circuit according to a first embodiment of the present invention.
FIG. 2 is an explanatory diagram showing timings of various signals.
FIG. 3 is a configuration diagram showing a semiconductor integrated circuit according to a second embodiment of the present invention;
FIG. 4 is a configuration diagram showing a semiconductor integrated circuit according to a third embodiment of the present invention.
FIG. 5 is a configuration diagram showing a conventional semiconductor integrated circuit.
FIG. 6 is an explanatory diagram showing timings of various signals.
[Explanation of symbols]
21 LSI, 22 tester (command issuing unit), 23 internal bus, 24 memory device, 31 flash memory (memory), 32 processing execution unit (processing execution unit), 33 operation determination unit (operation determination unit), 34 status register, 35 switches, 36 switches, 37 RAM (other circuit blocks other than memory), 38 timers (other circuit blocks other than memory).
